Calibration Techniques for Digitally Assisted - ETH E

DISS. ETH NO. 23227
Calibration Techniques for
Digitally Assisted
Nyquist-Rate ADCs
A thesis submitted to attain the degree of
DOCTOR OF SCIENCES of ETH ZURICH
(Dr. sc. ETH Zurich)
presented by
SCHEKEB FATEH
MSc ETH EEIT
born on April 23rd, 1983
citizen of Biel/Bienne BE, Switzerland
accepted on the recommendation of
Prof. Dr. Qiuting Huang, examiner
Prof. Dr. Christoph Studer, co-examiner
2016
Abstract
In recent years, the energy efficiency of ADCs has been continuously
increasing due to the advances in integrated circuit technologies, circuit and architecture innovations, novelties in digital calibration, as
well as improved CAD tools. With faster transistors in CMOS, the
trend is to move in particular to higher sampling rates. CMOS is
not only interesting because of the ease of combination of analog and
digital circuits on the same substrate but also because of the extensive
range of intellectual property (IP) available.
As digital circuits fully benefit from the CMOS technology scaling
due to improved transition frequencies of transistors, they are also
less sensitive to noise, supply and process variations, compared to
their analog counterparts. The use of these scaled transistors with
minimum channel length and minimum oxide thickness to implement
analog functions, adversely affects parameters relevant to analog design. Achieving high linearity, high sampling rate, and high dynamic
range, with low supply voltages and low power dissipation is a major
challenge in designing analog circuits.
The technology scaling benefits of digital circuits are exploited
in the presented ADC implementations in this thesis in order to reduce the complexity of ADCs in the analog domain and to enhance
the precision of the converters using digital circuit techniques. For
this reason, different digitally-assisted calibration and correction techniques are analyzed throughout this thesis which improve the energy
efficiency of ADCs compared to the uncalibrated ones and the most
effective ADCs are implemented in CMOS. This thesis focuses on
Nyquist-rate high-speed ADC architectures with emphasis on successive approximation register (SAR) and folding ADCs. The SAR
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ABSTRACT
ADC is more deeply considered due to its amenability to technology
scaling and its relevance to research and industry nowadays using
deep sub-micron technologies available. The folding ADC proves to
be interesting in research due to its fast conversion bandwidth and low
latency nature. However, the different circuit techniques discussed
for both chosen architectures can be adopted to other ADCs as well.
During the course of this thesis, two prototypes of digitally-assisted
SAR ADCs and a folding converter were implemented in a 130 nm
CMOS technology.
Two different prototypes of a 14 bit sub-radix-2 SAR ADC are
presented in a 130 nm CMOS technology employing a redundant segmented capacitor array with merged capacitor switching scheme. An
optimized non-uniform clocking scheme is proposed that reduces the
conversion time by more than 50 % compared to a traditional clocking
scheme. A perturbation-based least-mean square (LMS) start-up calibration has been implemented directly on-chip to correct capacitor
mismatch and enhance the effective resolution by more than 10 dB.
The first chip prototype achieves 71.1 dB SNDR (11.5 bit) at 2 MS/s
with a power consumption of 0.92 mW. These properties make it suitable as an alternative solution to Σ∆ ADCs in cellular systems. The
second prototyped SAR ADC is reconfigurable and achieves an ENOB
of 12.9 bit at a sampling rate of 286 kHz with a FoM of 59 fJ/conv.
Using non-subtractive dither, the achievable ENOB is enhanced to
13.5 bit. In particular for battery-powered biomedical applications,
the resolution and signal bandwidth of the implemented ADC can be
adapted to the needs of the application to avoid power wastage.
Measurement results of the fabricated folding ADC reveals a measured peak INL of 15.33 LSB which is reduced to 2.34 LSB after calibration. The peak DNL of 1.76 LSB is reduced to 1.56 LSB, respectively. The ASIC realization spans a silicon-area of 2.86 mm2 and
achieves 9.6 ENOB while running at 150 MHz. A FoM of 2.8 pJ/conv is
achieved in practice which is competitive to other Nyquist-rate ADCs
of similar precision and signal bandwidth coverage published by the
solid-state circuits community.
The measurement results obtained from the prototyped ASICs
show the effectiveness of digital calibration in practical Nyquist-rate
converter implementations.
Zusammenfassung
Die Energieeffizienz von Analog-Digital Wandlern (ADC) hat sich in
den letzten Jahren stetig verbessert aufgrund der Fortschritte der
Fabrikationstechnologien, der Schaltungsinnovationen, der komplexen
Kalibrationstechniken, sowie der verbesserten CAD-Tools. Mit Hilfe
der immer schneller und kleiner werdenden Transistoren, geht der
Trend in ADC Schaltungsentwurf in Richtung höherer Abtastraten.
Die geeignete Technologie, die für die Entwicklung der heutigen Schaltungen in Frage kommt, ist CMOS und zwar nicht wegen der einfach
zu platzierenden analogen und digitalen Schaltungen auf dem gleichen Siliziumsubstrat, sondern auch deshalb, weil eine umfangreiche
Anzahl von Schaltungen in CMOS mit der Technologie mitgeliefert
werden, die für den Entwurf von komplexen Systemen unerlässlich
sind.
Digitale Schaltungen profitieren vermehrt von der Skalierung der
modernen CMOS Technologien, weil sie weniger empfindlich auf elektronisches Rauschen und Prozessschwankungen reagieren im Vergleich
zu den analogen Schaltungen. Die Verwendung der skalierten Transistoren für den Entwurf analoger Schaltungen bringt jedoch Herausforderungen mit sich. Die Abnahme der Versorungsspannung der
Transistoren in modernen CMOS Technologien erschwert den Entwurf
hochauflösender ADCs, weil sich der analoge Signaldynamikbereich
proportional mit der Versorgungsspannung reduziert. Somit ist das
Signal-zu-Rausch Verhältnis (SNR) des Wandlers durch die Versorgungsspannung limitiert. Die Skalierung der CMOS Technologie kann
aber auch für den Entwurf analoger Schaltungen von Nutzen sein, vorallem wenn sie digital kalibriert werden. Die digitale Kalibrationslogik
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ZUSAMMENFASSUNG
kann in skalierten Technologien sehr effizient implementiert werden.
In dieser Arbeit wird die Wichtigkeit der digitalen Kalibrationsschaltungen hervorgehoben, die mit der Korrektur des Wandlers ebenfalls
dessen Energieeffizienz verbessern. Vorallem wird der Schwerpunkt der
Arbeit auf die sogenannte SAR und Folding Wandler Architekturen
gelegt. Der SAR ADC profitiert nicht nur von den beschleunigten
digitalen Schaltungen, sondern auch von der Skalierung der Transistoren in analogen Schaltungen und geniesst deshalb viel Ansehen in
der Forschung und der Industrie. Der Folding basierter Wandler ist
ebenfalls von grosser Interesse für die Forschung, weil damit grosse
Abtastraten bei geringer Verarbeitungslatenz erreicht werden. In dieser Arbeit werden verschiedene Wandlerimplementierungen in 130 nm
CMOS Technologien diskutiert.
Die Umsetzung zweier Prototypen eines redundanten 14 bit SAR
ADCs wird gezeigt. Ein innovatives Taktschema wurde für den ADC
entworfen, damit die Zeit für die analog-digital Wandlung um mehr als
50 % verkürzt wird. Eine auf LMS basierte Kalibrationsmethode wird
auf dem selben Chip implementiert, um die Fabrikationsungenauigkeiten digital zu korrigieren. Durch die Kalibration wird eine Verbesserung der effektiven Auflösung um mehr als 10 dB erreicht. Der erste
fabrizierte SAR ADC Prototyp erreicht 71.1 dB SNDR (11.5 bit) bei
2 MS/s und verbraucht dabei eine Leistung von 0.92 mW. Der Wandler
ist ein geeigneter Kandidat für den Einsatz in Mobilfunksysteme.
Der zweite Prototyp ist rekonfigurierbar und erreicht eine effektive
Auflösung von 12.9 bit bei einer Abtastrate von 286 kHz mit einem
FoM von 59 fJ/conv. Durch Dithering wird die effektive Auflösung auf
13.5 bit erhöht. Dieser Wandler ist für batteriebetriebene und biomedizinische Anwendungen gedacht, wobei die Auflösung und Signalbandbreite des Wandlers während der Laufzeit einer Anwendung angepasst
werden können, um unnötigen Leistungsverbrauch zu reduzieren.
Der Folding Wandler erreicht 9.6 ENOB, wobei der ADC bei einer
Taktrate von 150 MHz optimal operiert. Der Chip braucht 2.8 pJ/conv
und liefert ähnliche Präzision und Bandbreite wie andere kürzlich
publizierte Wandler, aber mit einem weniger komplexen Schaltungsaufbau.
Die Messergebnisse der Prototypen in dieser Arbeit zeigen die
Effektivität der digitalen Kalibration in praktischen Wandler Implementierungen.

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