Arria 10トランシーバPHYユーザー・ガイド

Arria 10 トランシーバ PHY ユーザー・ガ
イド
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UG-01143
2015.05.11
101 Innovation Drive
San Jose, CA 95134
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目次-2
Arria 10 トランシーバ PHY の概要
目次
Arria 10 トランシーバ PHY の概要..................................................................1-1
デバイスのトランシーバのレイアウト..............................................................................................1-3
Arria 10 GX デバイス・トランシーバのレイアウト........................................................... 1-3
Arria 10 GT デバイス・トランシーバのレイアウト........................................................... 1-9
Arria 10 GX および GT デバイスのパッケージの詳細..................................................... 1-13
Arria 10 SX デバイスのトランシーバのレイアウト.......................................................... 1-14
Arria 10 SX デバイスのパッケージの詳細............................................................................1-17
トランシーバ PHY アーキテクチャの概要..................................................................................... 1-17
トランシーバ・バンクのアーキテクチャ........................................................................... 1-18
PHY 層のトランシーバ・コンポーネント.......................................................................... 1-21
トランシーバのフェーズ・ロック・ループ....................................................................... 1-24
クロック生成ブロック（CGB）............................................................................................. 1-25
キャリブレーション...............................................................................................................................1-25
Arria 10 トランシーバへのプロトコルの実装................................................ 2-1
トランシーバ・デザインの IP ブロック............................................................................................ 2-1
トランシーバ・デザイン・フロー.......................................................................................................2-2
PHY IP コアの選択とインスタンス化.....................................................................................2-2
PHY IP コアの設定........................................................................................................................2-4
PHY IP コアの生成........................................................................................................................2-5
PLL IP コアの選択......................................................................................................................... 2-5
PLL IP コアの設定......................................................................................................................... 2-7
PLL IP コアの生成......................................................................................................................... 2-8
リセット・コントローラ............................................................................................................ 2-8
リコンフィギュレーション・ロジックの作成.....................................................................2-8
PLL IP とリセット・コントローラへの PHY IP の接続.....................................................2-9
データパスの接続......................................................................................................................... 2-9
アナログ・パラメータの設定................................................................................................... 2-9
デザインのコンパイル.............................................................................................................. 2-10
デザインの機能性の検証.......................................................................................................... 2-10
Arria 10 トランシーバのプロトコルと PHY IP のサポート........................................................2-10
Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用........................................................2-15
プリセット.................................................................................................................................... 2-18
汎用パラメータとデータパス・パラメータ....................................................................... 2-18
PMA パラメータ..........................................................................................................................2-22
エンハンスト PCS パラメータ................................................................................................ 2-29
標準 PCS パラメータ.................................................................................................................. 2-41
PCS ダイレクト............................................................................................................................2-48
ダイナミック・リコンフィギュレーション・パラメータ.............................................2-48
PMA ポート...................................................................................................................................2-52
Altera Corporation
Arria 10 トランシーバ PHY の概要
目次-3
エンハンスト PCS ポート......................................................................................................... 2-57
標準 PCS ポート...........................................................................................................................2-72
IP コア・ファイルの保存場所.................................................................................................2-79
Interlaken.................................................................................................................................................... 2-82
メタフレームのフォーマットとフレーミング層のコントロール・ワード.............. 2-83
Interlaken コンフィギュレーションのクロックとボンディング.................................. 2-85
Arria 10 トランシーバへの Interlaken の実装方法............................................................. 2-93
デザイン例.................................................................................................................................... 2-97
Interlaken 向けネイティブ PHY IP のパラメータ設定..................................................... 2-97
イーサネット..........................................................................................................................................2-104
ギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE.............. 2-104
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R
バリアント.............................................................................................................................2-119
10GBASE-KR PHY IP コア....................................................................................................... 2-134
1 ギガビット/10 ギガビット・イーサネット（GbE）PHY IP コア............................2-176
XAUI PHY IP コア..................................................................................................................... 2-230
頭字語........................................................................................................................................... 2-248
PCI Express（PIPE）............................................................................................................................. 2-249
PIPE 向けトランシーバ・チャネルのデータパス...........................................................2-251
サポートされる PIPE 機能......................................................................................................2-251
PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法............................................ 2-262
Arria 10 トランシーバでの PCI Express（PIPE）の実装方法....................................... 2-268
PIPE 向けネイティブ PHY IP のパラメータ設定.............................................................2-269
PIPE 向けネイティブ PHY IP のポート.............................................................................. 2-277
PIPE コンフィギュレーションでチャネルを配置する方法......................................... 2-284
Gen3 データ・レートでの PCIe（PIPE）向け PHY IP コアのリンク・イコライゼ
ーション................................................................................................................................. 2-288
デザイン例.................................................................................................................................. 2-290
CPRI...........................................................................................................................................................2-291
CPRI 向けトランシーバ・チャネルのデータパスとクロック.................................... 2-291
CPRI 向けにサポートされる機能.........................................................................................2-293
CPRI 向けのマニュアル・モードのワード・アライナ................................................. 2-294
Arria 10 トランシーバへの CPRI の実装方法....................................................................2-296
CPRI 向けネイティブ PHY IP のパラメータ設定............................................................ 2-298
その他のプロトコル.............................................................................................................................2-302
エンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コン
フィギュレーションの使用.............................................................................................. 2-302
ベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準 PCS
コンフィギュレーションを使用する............................................................................ 2-313
17.4 Gbps を超えるデータ・レートで Arria 10 GT チャネルを使用するデザイン
に関する考慮事項................................................................................................................2-337
PCS ダイレクト・トランシーバ・コンフィギュレーション・ルールの実装方法...........2-347
トランシーバ・ネイティブ PHY IP コアのシミュレーション................................................2-348
NativeLink シミュレーション・フロー...............................................................................2-349
カスタム・シミュレーション・フロー..............................................................................2-354
Altera Corporation
目次-4
Arria 10 トランシーバ PHY の概要
PLL およびクロック・ネットワーク............................................................... 3-1
PLL タイプ...................................................................................................................................................3-3
ATX PLL............................................................................................................................................3-3
fPLL..................................................................................................................................................3-14
CMU PLL........................................................................................................................................ 3-24
入力リファレンス・クロック・ソース............................................................................................3-31
専用リファレンス・クロック・ピン.................................................................................... 3-32
レシーバ入力ピン....................................................................................................................... 3-34
入力リファレンス・クロック・ソースとしての PLL カスケード接続...................... 3-34
リファレンス・クロック・ネットワーク........................................................................... 3-34
入力リファレンス・クロックとしてのグローバル・クロックまたはコア・クロ
ック ...........................................................................................................................................3-34
トランスミッタ・クロック・ネットワーク...................................................................................3-34
x1 クロック・ライン.................................................................................................................. 3-35
x6 クロック・ライン.................................................................................................................. 3-36
xN クロック・ライン.................................................................................................................3-37
GT クロック・ライン................................................................................................................ 3-39
クロック生成ブロック.......................................................................................................................... 3-40
FPGA ファブリック-トランシーバ・インタフェースのクロッキング.................................. 3-43
トランスミッタ・データ・パス・インタフェースのクロッキング....................................... 3-45
レシーバ・データパス・インタフェースのクロッキング.........................................................3-46
チャネル・ボンディングについて.................................................................................................... 3-48
PMA ボンディング..................................................................................................................... 3-48
PMA ボンディングと PCS ボンディング............................................................................. 3-50
チャネルの結合方法の選択......................................................................................................3-52
スキューの計算方法...................................................................................................................3-52
PLL フィードバックとカスケード・クロック・ネットワーク................................................ 3-52
PLL およびクロック・ネットワーク.................................................................................................3-54
非ボンディング・コンフィギュレーション....................................................................... 3-54
結合コンフィギュレーション................................................................................................. 3-59
PLL カスケード接続の実装...................................................................................................... 3-62
ミックス・デザインとマッチ・デザインの例...................................................................3-64
タイミング収束に関する推奨事項.........................................................................................3-68
トランシーバ・チャネルのリセット...............................................................4-1
リセットが必要なのはいつですか？ ................................................................................................. 4-2
どのようにしてリセットしますか？.................................................................................................. 4-2
トランシーバのリセット・シーケンス..................................................................................4-3
リセット信号およびパワーダウン信号の影響を受けるブロック..................................4-9
アルテラのトランシーバ PHY のリセット・コントローラの使用............................................4-9
トランシーバ PHY リセット・コントローラ IP のパラメータ化................................ 4-11
トランシーバ PHY リセット・コントローラのパラメータ...........................................4-11
トランシーバ PHY リセット・コントローラのインタフェース..................................4-14
トランシーバ PHY リセット・コントローラのリソース使用率..................................4-18
ユーザー・コード化されたリセット・コントローラの使用.................................................... 4-19
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Arria 10 トランシーバ PHY の概要
目次-5
ユーザー・コード化されたリセット・コントローラの信号........................................ 4-19
ステータスまたは PLL ロック信号の合成 ......................................................................................4-21
ボンディングした PCS および PMA チャネルのタイミング制約............................................ 4-22
Arria 10 トランシーバ PHY のアーキテクチャ.............................................. 5-1
Arria 10 PMA アーキテクチャ................................................................................................................5-1
トランスミッタ..............................................................................................................................5-1
レシーバ...........................................................................................................................................5-4
ループバック................................................................................................................................ 5-16
Arria 10 エンハンスト PCS のアーキテクチャ................................................................................5-18
トランスミッタ・データパス................................................................................................. 5-19
レシーバ・データパス.............................................................................................................. 5-29
Arria 10 標準 PCS のアーキテクチャ................................................................................................. 5-38
トランスミッタ・データパス................................................................................................. 5-38
レシーバ・データパス.............................................................................................................. 5-43
Arria 10 PCI Express Gen3 PCS のアーキテクチャ.......................................................................... 5-57
トランスミッタ・データパス................................................................................................. 5-58
レシーバ・データパス.............................................................................................................. 5-59
PIPE インタフェース..................................................................................................................5-60
リコンフィギュレーション・インタフェースとダイナミック・リコンフ
ィギュレーション ..........................................................................................6-1
チャネルおよび PLL ブロックのリコンフィギュレーション......................................................6-3
リコンフィギュレーション・インタフェースとのインタラクト..............................................6-4
リコンフィギュレーション・インタフェースからの読み出し...................................... 6-5
リコンフィギュレーション・インタフェースへの書き込み.......................................... 6-6
コンフィギュレーション・ファイル.................................................................................................. 6-7
複数のリコンフィギュレーション・プロファイル......................................................................6-10
Embedded Reconfiguration Streamer.....................................................................................................6-11
アービトレーション...............................................................................................................................6-13
ダイナミック・リコンフィギュレーション実行の手順............................................................. 6-14
ダイレクト・リコンフィギュレーション・フロー......................................................................6-16
PMA アナログ・パラメータの変更.......................................................................................6-16
CTLE 設定をマニュアル・モードで変更する.................................................................... 6-18
ループバック・モードのイネーブルとディセーブル..................................................... 6-18
IP ガイド・リコンフィギュレーション・フロー......................................................................... 6-21
特殊なケースでのリコンフィギュレーション・フロー............................................................. 6-22
トランスミッタ PLL の切り替え ........................................................................................... 6-23
リファレンス・クロックの切り替え.................................................................................... 6-24
ポートとパラメータ...............................................................................................................................6-28
複数の IP ブロックにわたってマージするダイナミック・リコンフィギュレーション・
インタフェース.................................................................................................................................. 6-34
On-Die Instrumentation（ODI）..........................................................................................................6-36
ODI を使用したオンチップ・アイの構築プロセス......................................................... 6-44
パターン・チェッカーの開始 ................................................................................................ 6-45
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目次-6
Arria 10 トランシーバ PHY の概要
エンベデッド・デバッグ機能............................................................................................................. 6-46
Altera Debug Master Endpoint （ADME）............................................................................. 6-46
オプションのリコンフィギュレーション・ロジック..................................................... 6-46
データ・パターン・ジェネレータおよびチェッカの使用.........................................................6-54
PRBS と方形波のデータ・パターン・ジェネレータおよびチェッカの使用............6-55
擬似ランダム・パターン・テスト・モードの使用..........................................................6-63
タイミング収束に関する推奨事項.................................................................................................... 6-65
サポートされない機能.......................................................................................................................... 6-68
Arria 10 トランシーバ・レジスタ・マップ.....................................................................................6-68
キャリブレーション.......................................................................................... 7-1
PreSICE エンジンを使用したリコンフィギュレーション・インタフェースとアービト
レーション ............................................................................................................................................7-1
キャリブレーション・レジスタ........................................................................................................... 7-2
Avalon-MM インタフェース・アービトレーション・レジスタ.....................................7-3
トランシーバ・チャネル・キャリブレーション・レジスタ.......................................... 7-3
fPLL キャリブレーション・レジスタ..................................................................................... 7-4
ATX PLL キャリブレーション・レジスタ............................................................................. 7-4
ケーパビリティ・レジスタ........................................................................................................7-5
パワーアップ・キャリブレーション.................................................................................................. 7-5
ユーザー・リキャリブレーション.......................................................................................................7-7
キャリブレーション例.............................................................................................................................7-8
ATX PLL キャリブレーション................................................................................................... 7-8
フラクショナル PLL（fPLL）リキャリブレーション ....................................................... 7-9
CDR/CMU PLL リキャリブレーション................................................................................... 7-9
PMA リキャリブレーション....................................................................................................7-10
トランシーバ・リファレンス・クロックのクロック周波数およびデータ・レー
ト変更後のリキャリブレーション...................................................................................7-11
アナログ・パラメータ設定...............................................................................8-1
Assignment Editor を使用したアナログ・パラメータ設定........................................................... 8-1
既知の割り当てを使用した Quartus Settings File の更新................................................................8-1
アナログ・パラメータ設定リスト.......................................................................................................8-2
レシーバの一般的なアナログ設定.......................................................................................................8-4
XCVR_A10_RX_LINK................................................................................................................... 8-5
XCVR_A10_RX_TERM_SEL........................................................................................................ 8-5
XCVR_VCCR_VCCT_VOLTAGE - RX......................................................................................8-6
レシーバ・イコライゼーションの設定..............................................................................................8-7
CTLE の設定....................................................................................................................................8-7
VGA の設定.....................................................................................................................................8-9
デジション・フィードバック・イコライザ（DFE）の設定......................................... 8-10
トランスミッタの一般的なアナログ設定....................................................................................... 8-12
XCVR_A10_TX_LINK................................................................................................................. 8-12
XCVR_A10_TX_COMPENSATION_EN................................................................................. 8-12
XCVR_VCCR_VCCT_VOLTAGE - TX....................................................................................8-13
XCVR_A10_TX_SLEW_RATE_CTRL...................................................................................... 8-14
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Arria 10 トランシーバ PHY の概要
目次-7
トランスミッタ・プリエンファシスの設定...................................................................................8-15
XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T................................................................. 8-15
XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T................................................................. 8-16
XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP............................................................ 8-16
XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP...........................................................8-17
XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T..................................... 8-17
XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T..................................... 8-18
XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP.................................8-19
XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP...............................8-19
トランスミッタ VOD の設定...............................................................................................................8-20
XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL.................................................................8-20
専用基準クロックの設定...................................................................................................................... 8-20
XCVR_A10_REFCLK_TERM_TRISTATE............................................................................... 8-21
現行リリースの資料改訂履歴 ..........................................................................9-1
以前のリリースの改訂履歴..................................................................................................................9-12
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Arria 10 トランシーバ PHY の概要
2015.05.11
UG-01143
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1
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このユーザー・ガイドは Arria® 10 トランシーバ物理（PHY）層のアーキテクチャ、PLL、クロッ
ク・ネットワーク、およびトランシーバ PHY IP についての詳しい説明を提供します。また、プ
ロトコル実装の詳細および、リセット・コントローラやダイナミック・リコンフィギュレーショ
ンといった機能についての説明も提供します。
アルテラの Arria 10 デバイスは、最大で 96 のトランシーバ・チャネルを、統合された最先端の
高速アナログ信号調整ならびにクロック・データ・リカバリ手法とともに、チップ間に、チップ
- モジュール間に、あるいはパックプレーン・アプリケーション向けに提供します。
Arria 10 の GX デバイスと SX デバイスは、チップ間アプリケーション向けに最大 17.4 Gbps のデ
ータ・レートを、バックプレーン・アプリケーション向けに 16.0 Gbps のデータ・レートをサポ
ートする、GX トランシーバ・チャネルを備えています。
Arria 10 GT デバイスは、短距離のチップ間アプリケーション、およびチップ - モジュール間のア
プリケーション向けに、最大 28.3 Gbps のデータ・レートをサポートする最大 16 の GT トランシ
ーバ・チャネルを備えています。加えて GT デバイスは、チップ間アプリケーションとバックプ
レーン・アプリケーションの両方で最大 17.4 Gbps のデータ・レートをサポートする GX トラン
シーバ・チャネルも備えています。もし 16 の GT チャネル全てが GT モードで使用されていた
としても、さらに最も大きな GT デバイスで最大 72 の GX トランシーバ・チャネルを備えてい
ます。
Arria 10 トランシーバは、クリティカル・パワー・センシティブ・デザイン向けに最大データ・
レート 11.3 Gbps（チップ間）と 10.3125 Gbps（バックプレーン）の省電力モードをサポートして
います。デバイスの両側にトランシーバを備える GX デバイスでは、各側を個別に標準または省
電力モードで動作させることができます。オーバーサンプリングでは、611 Mbps 以下の送信デ
ータ・レート、および 1.0 Gbps 以下の受信データ・レートが実現可能です。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
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ISO
9001:2008
1-2
UG-01143
2015.05.11
Arria 10 トランシーバ PHY の概要
表 1-1: GX トランシーバ・チャネル・タイプでサポートされるデータ・レート
標準電力モード (1)、(2)、(3)
省電力モード (1)、(2)、(3)
デバイス・
バリアン
ト
チップ間
バックプレーン
チップ間
SX (4)
611 Mbps～17.4 Gbps
611 Mbps～16.0 Gbps
611 Mbps～11.3 Gbps
611 Mbps～10.3125
Gbps
GX(4)
611 Mbps～17.4 Gbps
611 Mbps～16.0 Gbps
611 Mbps～11.3 Gbps
611 Mbps～10.3125
Gbps
GT (5)
611 Mbps～17.4 Gbps
611 Mbps～17.4 Gbps
611 Mbps～11.3 Gbps
611 Mbps～10.3125
Gbps
バックプレーン
表 1-2: GT トランシーバ・チャネル・タイプでサポートされるデータ・レート
データ・レート (2)、(3)、(6)
デバイス・バリアント(5)
GT
チップ間
611 Mbps～28.3 Gbps
バックプレーン
611 Mbps～17.4 Gbps
注: デバイスのデータ・レートはデバイスのスピード・グレードによって異なります。使用でき
るスピード・グレードとサポートされるデータ・レートについて詳しくは Arria 10 Device
Datasheet を参照してください。
関連情報
Arria 10 Device Datasheet
(1)
(2)
(3)
(4)
(5)
(6)
標準および省電力モードで GX トランシーバ・チャネルを指定されたデータ・レートで動作させる
には、対応するコアとペリフェリ電源を用います。詳しくは Arria 10 Device Datasheet を参照してく
ださい。
トランスミッタの最小動作データ・レートは 611 Mbps です。611 Mbps 以下のトランスミッタ・デ
ータ・レートでは、トランスミッタにオーバーサンプリングを適用する必要があります。
レシーバの最小動作データ・レートは 1.0 Gbps です。1.0 Gbps 以下のレシーバ・データ・レートで
は、レシーバにオーバーサンプリングを適用する必要があります。
デバイス・バリアント SX と GX では、最大トランシーバ・データ・レートは最速（-1）のトラン
シーバ・スピード・グレードに指定されています。
デバイス・バリアント GT では、最大トランシーバ・データ・レートは（-2）のトランシーバ・ス
ピード・グレードに指定されています。
GT トランシーバ・チャネルは最大性能を発揮するために設計されているため、省電力モードの動
作は有しません。
Altera Corporation
Arria 10 トランシーバ PHY の概要
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Arria 10 トランシーバ PHY の概要
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PCI Express Gen3 Hard IP
PLLs
Hard IP Per Transceiver: Standard PCS, PCIe Gen3 PCS, Enhanced PCS
Transceiver Channels
PCI Express Gen3 Hard IP
Variable Precision DSP Blocks
M20K
M20K
Internal
Internal
Memory
Memory
Blocks
Blocks
Hard Memory Controllers, General-Purpose I/O Cells, LVDS
I/O PLLs
Core Logic Fabric
Variable Precision DSP Blocks
M20K
M20K
Internal
Internal
Memory
Memory
Blocks
Blocks
Core Logic Fabric
I/O PLLs
Hard Memory Controllers, General-Purpose I/O Cells, LVDS
Variable Precision DSP Blocks
M20K
M20K
Internal
Internal
Memory
Memory
Blocks
Blocks
Transceiver Channels
Hard IP Per Transceiver: Standard PCS, PCIe Gen3 PCS, Enhanced PCS
PLLs
PCI Express Gen3 Hard IP
PCI Express Gen3 Hard IP
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2015.05.11
デバイスのトランシーバのレイアウト
1-3
デバイスのトランシーバのレイアウト
図 1-1: Arria 10 FPGA アーキテクチャのブロック図
ほとんどの Arria 10 デバイスでは、トランシーバ・チャネルは左側の外周部に配置されていま
す。大型の Arria 10 デバイスでは、これに加えて右側外周部にもトランシーバ・チャネルが追加
されています。
Arria 10 GX デバイス・トランシーバのレイアウト
最も大きな Arria 10 GX デバイスは、96 のトランシーバ・チャネルを備えています。デバイスの
左側と右側の外周部にある 8 つのトランシーバ・バンクのアレイの列を以下の図に示します。各
トランシーバ・バンクは 6 つのトランシーバ・チャネルを備えています。一部のデバイスは、3
チャネルだけを有するトランシーバ・バンクを備えています。3 チャネルだけのトランシーバ・
バンクは、トランシーバ・バンクの一番上に配置されています。また、Arria 10 デバイスは PCI
Express ハード IP ブロックも備えています。
以下の図に Arria 10 GX デバイス・バリアントのさまざまなトランシーバ・バンクのレイアウト
を示します。
Altera Corporation
1-4
UG-01143
2015.05.11
Arria 10 GX デバイス・トランシーバのレイアウト
PCIe ハード IP トランシーバの配置について、詳しくはこの項の最後部の関連情報を参照してく
ださい。
図 1-2: 96 のトランシーバ・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス
GXBL1J
Transceiver
Bank
GX 115 UF45
GX 090 UF45
Transceiver
Bank
GXBR4J
Transceiver
Bank
GXBL1I
Transceiver
Bank
Transceiver
Bank
GXBR4I
GXBL1H
Transceiver
Bank
Transceiver
Bank
GXBR4H
GXBL1G
Transceiver
Bank
Transceiver
Bank
GXBR4G
GXBL1F
Transceiver
Bank
Transceiver
Bank
GXBR4F
GXBL1E
Transceiver
Bank
Transceiver
Bank
GXBR4E
GXBL1D
Transceiver
Bank
Transceiver
Bank
GXBR4D
GXBL1C
(1)
Transceiver
Bank
Transceiver
Bank
GXBR4C
(2)
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
CH5
CH4
CH3
CH2
CH1
CH0
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) 右列下側のトランシーバ・バンクの名称の末尾は常に「C」、「D」、または「E」です。
Legend:
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with 96 transceiver channels and four PCIe Hard IP blocks.
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UG-01143
2015.05.11
Arria 10 GX デバイス・トランシーバのレイアウト
1-5
図 1-3: 72 あるいは 48 のトランシーバ・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10
GX デバイス
GXBL1H
Transceiver
Bank
GXBL1G
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
(1)
GX 115 SF45
GX 090 SF45
PCIe
Gen1 - Gen3
Hard IP
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
GX 115 NF45
GX 090 NF45
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
PCIe
Gen1 - Gen3
Hard IP
Transceiver
Bank
GXBR4H
Transceiver
Bank
GXBR4G
Transceiver
Bank
GXBR4F
Transceiver
Bank
GXBR4E
Transceiver
Bank
GXBR4D
Transceiver
Bank
Transceiver
Bank
CH5
CH4
CH3
CH2
CH1
CH0
GXBR4C
(2)
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) 右列下側のトランシーバ・バンクの名称の末尾は常に「C」、「D」、または「E」です。
Legend:
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with 72 transceiver channels and four PCIe Hard IP blocks.
Arria 10 GX device with 48 transceiver channels and four PCIe Hard IP blocks.
Arria 10 トランシーバ PHY の概要
フィードバック
Altera Corporation
1-6
UG-01143
2015.05.11
Arria 10 GX デバイス・トランシーバのレイアウト
図 1-4: 66 のトランシーバ・チャネルと 3 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス
GXBL1H
GXBL1G
Transceiver
Bank
GX 115 RF40
GX 090 RF40
Transceiver
Bank
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
(1)
Transceiver
Bank
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
GXBR4J
GXBR4I
Transceiver
Bank
GXBR4H
Transceiver
Bank
GXBR4G
Transceiver
Bank
GXBR4F
Transceiver
Bank
GXBR4E
Transceiver
Bank
CH2
CH1
CH0
Transceiver
Bank
CH5
CH4
CH3
CH2
CH1
CH0
(2)
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) 右列下側のトランシーバ・バンクの名称の末尾は常に「C」、「D」、または「E」です。
Legend:
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with 66 transceiver channels and three PCIe Hard IP blocks.
Altera Corporation
Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 GX デバイス・トランシーバのレイアウト
1-7
図 1-5: 48、36 あるいは 24 のトランシーバ・チャネルと 2 つの PCIe ハード IP ブロックを備える Arria
10 GX デバイス
CH5
CH4
CH3
CH2
CH1
CH0
Transceiver
Bank
GXBL1J
GX 115 NF40
GX 090 NF40
GX 066 NF40
GX 057 NF40
Transceiver
Bank
GXBL1I
Transceiver
Bank
GXBL1H
Transceiver
Bank
GXBL1G
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
Transceiver
Bank
GX 066 KF40
GX 057 KF40
GX 115 KF36
GX 090 KF36
GX 066 KF36
GX 066 KF35
GX 057 KF36
GX 057 KF35
GX 048 KF35
PCIe
Gen1 - Gen3
Hard IP
GX 115 HF34
GX 090 HF34
GX 066 HF34
GX 057 HF34
GX 048 HF34
GX 032 HF35
GX 032 HF34
GX 027 HF35
GX 027 HF34
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
注：
(1) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with 48 transceiver channels and two PCIe Hard IP blocks.
Arria 10 GX device with 36 transceiver channels and two PCIe Hard IP blocks.
Arria 10 GX device with 24 transceiver channels and two PCIe Hard IP blocks.
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-8
UG-01143
2015.05.11
Arria 10 GX デバイス・トランシーバのレイアウト
図 1-6: 12 のトランシーバ・チャネルと 1 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス
CH5
CH4
CH3
CH2
CH1
CH0
GXBL1D
Transceiver
Bank
GXBL1C
Transceiver
Bank
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
GX 048 EF29
GX 032 EF29
GX 027 EF29
GX 032 EF27
GX 027 EF27
GX 022 EF29
GX 022 EF27
GX 016 EF29
GX 016 EF27
注：
(1) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1 - Gen3 HIP blocks with Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with 12 transceiver channels and one PCIe Hard IP block.
図 1-7: 6 のトランシーバ・チャネルと 1 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス
CH5
CH4
CH3
CH2
CH1
CH0
Transceiver
Bank
GXBL1C
Transceiver
Bank
PCIe Hard IP (1)
GX 022 CU19
GX 016 CU19
注：
(1) CH5とCH4のみPCIeハードIPブロックとCvP機能を併せてサポートしています。
(2) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.
Arria 10 GX device with six transceiver channels and one PCIe Hard IP block.
関連情報
•
•
•
•
Altera Corporation
Arria 10 Avalon-ST Interface for PCIe Datasheet
Arria 10 Avalon-MM Interface for PCIe Datasheet
Arria 10 Avalon-MM DMA Interface for PCIe Datasheet
Arria 10 Avalon-ST Interface with SR-IOV for PCIe Datasheet
Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 GT デバイス・トランシーバのレイアウト
1-9
Arria 10 GT デバイス・トランシーバのレイアウト
最も大きな GT デバイスは 96 のトランシーバ・チャネルと 4 つの PCI Express ハード IP ブロッ
クを備えています。すべての GT デバイスは最大 28.3 Gbps のデータ・レートをサポートする合
計 16 の GT トランシーバ・チャネルを備えています。
GT デバイスでは、トランシーバ・バンク GXBL1E、GXBL1F、GXBL1G、ならびに GXBL1H それ
ぞれが 4 つの GT トランシーバ・チャネルを含んでいます。チャネル 0、1、3、4 は、GT または
GX トランシーバ・チャネルとして使用することができます。チャネル 2 と 5 は GX 専用トラン
シーバ・チャネルです。
PCIe ハード IP トランシーバの配置について、詳しくはこの項の最後部の関連情報を参照してく
ださい。
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-10
UG-01143
2015.05.11
Arria 10 GT デバイス・トランシーバのレイアウト
図 1-8: 96 のトランシーバ・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GT デバイス
GT Channels
Capable of Short
Reach 28.3 Gbps
CH5
CH4
CH3
CH2
CH1
CH0
GX or Restricted
GT or GX
GT or GX
GX or Restricted
GT or GX
GT or GX
GT 115 UF45
GT 090 UF45
Transceiver
Bank
GXBR4J
Transceiver
Bank
Transceiver
Bank
GXBR4I
GXBL1H
Transceiver
Bank
Transceiver
Bank
GXBR4H
GXBL1G
Transceiver
Bank
Transceiver
Bank
GXBR4G
GXBL1F
Transceiver
Bank
Transceiver
Bank
GXBR4F
GXBL1E
Transceiver
Bank
Transceiver
Bank
GXBR4E
Transceiver
Bank
GXBR4D
Transceiver
Bank
GXBR4C
GXBL1J
Transceiver
Bank
GXBL1I
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
(1)
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(2)
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) 右列下側のトランシーバ・バンクの名称の末尾は常に「C」、「D」、または「E」です。
Legend:
GT transceiver channels (channel 0, 1, 3, and 4)
GX transceiver channels (channel 2 and 5) with usage restrictions.
GX transceiver channels without usage restrictions.
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
注: Arria 10 GT チャネル使用の制限について、詳しくは 2-337 ページの Arria 10 GT チャネルの
使用を参照してください。
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Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 GT デバイス・トランシーバのレイアウト
1-11
図 1-9: 72 のトランシーバ・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GT デバイス
CH5
CH4
CH3
CH2
CH1
CH0
GX or Restricted
GT or GX
GT or GX
GX or Restricted
GT or GX
GT or GX
Transceiver
Bank
GXBL1H
Transceiver
Bank
GXBL1G
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
(1)
Transceiver
Bank
GT Channels
Capable of Short
Reach 28.3 Gbps
GT 115 SF45
GT 090 SF45
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
GXBR4H
Transceiver
Bank
GXBR4G
Transceiver
Bank
GXBR4F
Transceiver
Bank
GXBR4E
Transceiver
Bank
GXBR4D
Transceiver
Bank
GXBR4C
(2)
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) 右列下側のトランシーバ・バンクの名称の末尾は常に「C」、「D」、または「E」です。
Legend:
GT transceiver channels (channel 0, 1, 3, and 4).
GX transceiver channels (channel 2 and 5) with usage restrictions.
GX transceiver channels without usage restrictions.
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-12
UG-01143
2015.05.11
Arria 10 GT デバイス・トランシーバのレイアウト
図 1-10: 48 のトランシーバ・チャネルと 2 つの PCIe ハード IP ブロックを備える Arria 10 GT デバイ
ス
GT Channels
Capable of Short
Reach 28.3 Gbps
CH5
CH4
CH3
CH2
CH1
CH0
GX or Restricted
GT or GX
GT or GX
GX or Restricted
GT or GX
GT or GX
GXBL1J
Transceiver
Bank
GXBL1I
Transceiver
Bank
Transceiver
Bank
GXBL1H
Transceiver
Bank
GXBL1G
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
(1)
Transceiver
Bank
GT 115 NF40
GT 090 NF40
PCIe
Gen1 - Gen3
Hard IP
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
注：
(1) 左列下側のトランシーバ・バンクの名称の末尾は常に「C」です。
(2) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
GT transceiver channels (channel 0, 1, 3, and 4).
GX transceiver channels (channel 2 and 5) with usage restrictions.
GX transceiver channels without usage restrictions.
PCIe Gen3 HIP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen3 HIP blocks without Configuration via Protocol (CvP) capabilities.
注: Arria 10 GT チャネル使用の制限について、詳しくは 2-337 ページの Arria 10 GT チャネルの
使用を参照してください。
最も大きな GT デバイスは 96 のトランシーバ・チャネルを備えており、このうち 16 の GT トラ
ンシーバ・チャネルは 17.4 Gbps を超えるデータ・レートをサポートします。16 の GT トランシ
ーバ・チャネル全てが GT モードで使用されていたとしても、最大 17.4 Gbps のデータ・レート
でバックプレーンを駆動できる 72 の GX トランシーバ・チャネルと、使用不可の 8 つの GX チ
ャネルがあります。これに対して、SX ならびに GX のデバイス・バリアントでの GX トランシ
ーバ・チャネルは 16.0 Gbps のデータ・レートでバックプレーンを駆動します。
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Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 GX および GT デバイスのパッケージの詳細
1-13
デバイスの両側にトランシーバを備えた GT デバイスでは、右側の GX トランシーバ・チャネル
を省電力モードで使用することができます。GT チャネルが使用されていない場合の GT デバイ
スでは、トランシーバ・チャネルを、標準または省電力モードの GX チャネルとして使用するこ
とができます。
関連情報
• 2-337 ページの Arria 10 GT チャネルの使用
Arria 10 GT チャネルを使用するガイドラインについて詳しい情報を提供します。
• Arria 10 Avalon-ST Interface for PCIe Datasheet
• Arria 10 Avalon-MM Interface for PCIe Datasheet
• Arria 10 Avalon-MM DMA Interface for PCIe Datasheet
• Arria 10 Avalon-ST Interface with SR-IOV for PCIe Datasheet
Arria 10 GX および GT デバイスのパッケージの詳細
以下の表に Arria 10 GX および GT デバイスの、パッケージ・サイズ、利用可能なトランシーバ・
チャネルおよび PCI Express ハード IP ブロックを示します。
表 1-3: トランシーバとハード IP ブロックがデバイスの左側の外周部に配置された GX および GT デバ
イスのパッケージの詳細
•
•
•
•
•
U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。
U27 パッケージは 27mm x 27mm の 672 ピン・パッケージです。
U29 パッケージは 29mm x 29mm の 780 ピン・パッケージです。
F34、F35、F36 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。
F40 パッケージは 40mm x 40mm の 1517 ピン・パッケージです。
デバイス
U19
F27
F29
F34
F35
F36
K F40
N F40
トランシーバ数、PCIe ハード IP ブロック数
GX 016
6、1
12、1
12、1
GX 022
6、1
12、1
12、1
GX 027
12、1
12、1
24、2
24、2
GX 032
12、1
12、1
24、2
24、2
12、1
24、2
36、2
GX 057
24、2
36、2
36、2
36、2
48、2
GX 066
24、2
36、2
36、2
36、2
48、2
GX 090
24、2
36、2
48、2
GX 115
24、2
36、2
48、2
GX 048
GT 090
48、2
GT 115
48、2
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-14
UG-01143
2015.05.11
Arria 10 SX デバイスのトランシーバのレイアウト
表 1-4: トランシーバとハード IP ブロックがデバイスの左側と右側の外周部に配置された GX および GT
デバイスのパッケージの詳細
• F40 パッケージは 40mm x 40mm の 1517 ピン・パッケージです。
• F45 パッケージは 45mm x 45mm の 1932 ピン・パッケージです。
デバイス
R F40
N F45
S F45
U F45
トランシーバ数、PCIe ハード IP ブロック数
GX 090
66、3
48、4
72、4
96、4
GX 115
66、3
48、4
72、4
96、4
GT 090
72、4
96、4
GT 115
72、4
96、4
Arria 10 SX デバイスのトランシーバのレイアウト
最も大きな SX デバイスは 48 のトランシーバ・チャネルを備えています。全ての SX デバイスに
GX トランシーバ・チャネル・タイプが含まれます。SX デバイスのトランシーバ・バンクはデバ
イス左側の外周部に配置されています。
PCIe ハード IP トランシーバの配置について、詳しくはこの項の最後部の関連情報を参照してく
ださい。
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Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 SX デバイスのトランシーバのレイアウト
1-15
図 1-11: 48、36 と 24 のトランシーバ・チャネルと 2 つのハード IP ブロックを備える Arria 10 SX デ
バイス
CH5
CH4
CH3
CH2
CH1
CH0
GXBL1J
Transceiver
Bank
GXBL1I
Transceiver
Bank
GXBL1H
Transceiver
Bank
GXBL1G
Transceiver
Bank
GXBL1F
Transceiver
Bank
GXBL1E
Transceiver
Bank
GXBL1D
Transceiver
Bank
GXBL1C
Transceiver
Bank
Transceiver
Bank
SX 066 NF40
SX 057 NF40
SX 066 KF40
SX 066 KF35
SX 057 KF40
SX 057 KF35
SX 048 KF35
PCIe
Gen1 - Gen3
Hard IP
SX 066 HF34
SX 057 HF34
SX 048 HF34
SX 032 HF35
SX 032 HF34
SX 027 HF35
SX 027 HF34
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
注：
(1) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1- Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.
Arria 10 SX device with 48 transceiver channels and two PCIe Hard IP blocks.
Arria 10 SX device with 36 transceiver channels and two PCIe Hard IP blocks.
Arria 10 SX device with 24 transceiver channels and two PCIe Hard IP blocks.
Arria 10 トランシーバ PHY の概要
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1-16
UG-01143
2015.05.11
Arria 10 SX デバイスのトランシーバのレイアウト
図 1-12: 12 のトランシーバ・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス
CH5
CH4
CH3
CH2
CH1
CH0
GXBL1D
Transceiver
Bank
GXBL1C
Transceiver
Bank
Transceiver
Bank
PCIe
Gen1 - Gen3
Hard IP
(with CvP)
SX 048 EF29
SX 032 EF29
SX 032 EF27
SX 027 EF29
SX 027 EF27
SX 022 EF29
SX 022 EF27
SX 016 EF29
SX 016 EF27
注：
(1) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.
Arria 10 SX device with 12 transceiver channels and one Hard IP block.
図 1-13: 6 つのトランシーバ・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス
CH5
CH4
CH3
CH2
CH1
CH0
Transceiver
Bank
GXBL1C
Transceiver
Bank
PCIe Hard IP (1)
SX 022 CU19
SX 016 CU19
注：
(1) CH5とCH4のみPCIeハードIPブロックとCvP機能を併せてサポートしています。
(2) これらのデバイスは、デバイスの左側にのみトランシーバを有します。
Legend:
PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.
Arria 10 SX device with six transceiver channels and one PCIe Hard IP block.
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Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
Arria 10 SX デバイスのパッケージの詳細
1-17
関連情報
•
•
•
•
Arria 10 Avalon-ST Interface for PCIe Datasheet
Arria 10 Avalon-MM Interface for PCIe Datasheet
Arria 10 Avalon-MM DMA Interface for PCIe Datasheet
Arria 10 Avalon-ST Interface with SR-IOV for PCIe Datasheet
Arria 10 SX デバイスのパッケージの詳細
以下の表に Arria 10 SX デバイスの、パッケージ・サイズ、利用可能なトランシーバ・チャネル
および PCI Express ハード IP ブロックを示します。
表 1-5: トランシーバとハード IP ブロックがデバイスの左側の外周部に配置された SX デバイスのパッ
ケージの詳細
デバイス
U19(7)
F27(8)
F29(9)
F34(10)
F35(10)
K F40(11)
N F40(11)
トランシーバ数、PCIe ハード IP ブロック数
SX 016
6、1
12、1
12、1
SX 022
6、1
12、1
12、1
SX 027
12、1
12、1
24、2
24、2
SX 032
12、1
12、1
24、2
24、2
12、1
24、2
36、2
SX 057
24、2
36、2
36、2
48、2
SX 066
24、2
36、2
36、2
48、2
SX 048
トランシーバ PHY アーキテクチャの概要
1 つのリンクは 1 つのエンティティの通信ポートとして定義されています。リンクは 1 つ以上
のトランシーバ・チャネルを有することができます。トランシーバ・チャネルとは、トランシー
バ・レーンの同義語です。
たとえば、10GBASE-R リンクは 10.3125 Gbps のデータ・レートの 1 つのトランシーバ・チャネ
ル、つまりレーンを有します。40GBASE-R リンクは 4 つのトランシーバ・チャネルを有します。
各トランシーバ・チャネルが 10.3125 Gbps のレーン・データ・レートで動作します。4 つのトラ
ンシーバ・チャネルにより 41.25 Gbps（64B/66B のフィジカル・コーディング・サブレイヤ
（PCS）がエンコードされる前およびデコードされた後は 40 Gbps）の合計リンク帯域幅が得られ
ます。
(7)
(8)
(9)
(10)
(11)
U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。
U27 パッケージは 27mm x 27mm の 672 ピン・パッケージです。
U29 パッケージは 29mm x 29mm の 780 ピン・パッケージです。
F34、F35 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。
F40 パッケージは 40mm x 40mm の 1517 ピン・パッケージです。
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-18
UG-01143
2015.05.11
トランシーバ・バンクのアーキテクチャ
トランシーバ・バンクのアーキテクチャ
トランシーバ・バンクは、デバイスの高速シリアル・トランシーバに関連する全ての機能ブロッ
クを備える基本のユニットです。
66 のトランシーバ・チャネルを備えたデバイスを除くすべてのデバイスで、各トランシーバ・
バンクは 6 つのトランシーバ・チャネルを備えています。66 のトランシーバ・チャネルを備え
るデバイスは、6 チャネルと 3 チャネルのトランシーバ・バンクを有します。このデバイスの右
側と左側で一番上に配置されているトランシーバ・バンクが 3 チャネルのトランシーバ・バンク
です。その他のすべてのトランシーバ・チャネルは 6 チャネルのトランシーバ・バンクのみを有
します。
以下の図にトランシーバ・バンクのアーキテクチャと、各バンクで使用可能なフェーズ・ロッ
ク・ループ（PLL）とクロック生成ブロック（CGB）リソースを示します。
図 1-14: 3 チャネルの GT トランシーバ・バンク・アーキテクチャ
Three-Channel GX Transceiver Bank
CH2
PMA
Channel PLL
(CDR Only)
Clock
Distribution
Network
PCS
Local CGB2
fPLL0
CH1
PMA
Channel PLL
(CMU/CDR)
CH0
PMA
Channel PLL
(CDR Only)
FPGA Core
Fabric
PCS
Local CGB1
Master
CGB0
PCS
Local CGB0
ATX
PLL0
注: この図はトランシーバ・バンク・アーキテクチャの概要です。使用可能なクロック・ネット
ワークについては詳しくは PLL およびクロック・ネットワークの章を参照してください。
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Arria 10 トランシーバ PHY の概要
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トランシーバ・バンクのアーキテクチャ
1-19
図 1-15: 6 チャネルの GT トランシーバ・バンク・アーキテクチャ
Six-Channel GX Transceiver Bank
CH5
PMA
Channel PLL
(CDR Only)
Clock
Distribution
Network
PCS
Local CGB5
fPLL1
CH4
PMA
Channel PLL
(CMU/CDR)
CH3
PMA
Channel PLL
(CDR Only)
CH2
PMA
Channel PLL
(CDR Only)
PCS
Local CGB4
Master
CGB1
PCS
Local CGB3
ATX
PLL1
FPGA Core
Fabric
PCS
Local CGB2
fPLL0
CH1
PMA
Channel PLL
(CMU/CDR)
CH0
PMA
Channel PLL
(CDR Only)
PCS
Local CGB1
Master
CGB0
PCS
Local CGB0
ATX
PLL0
注: この図はトランシーバ・バンク・アーキテクチャの概要です。使用可能なクロック・ネット
ワークについては詳しくは PLL およびクロック・ネットワークの章を参照してください。
Arria 10 トランシーバ PHY の概要
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1-20
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トランシーバ・バンクのアーキテクチャ
図 1-16: GT トランシーバ・バンク・アーキテクチャ
GT デバイスでは、トランシーバ・バンク GXBL1E、GXBL1F、GXBL1G、GXBL1H が GT チャネ
ルを含みます。
Six-Channel GT Transceiver Bank
CH5
PMA
Channel PLL
(CDR Only)
Clock
Distribution
Network
PCS
Local CGB5
fPLL1
CH4
PMA
Channel PLL
(CMU/CDR)
CH3
PMA
Channel PLL
(CDR Only)
CH2
PMA
Channel PLL
(CDR Only)
PCS
Local CGB4
Master
CGB1
PCS
Local CGB3
ATX
PLL1
FPGA Core
Fabric
PCS
Local CGB2
fPLL0
CH1
PMA
Channel PLL
(CMU/CDR)
CH0
PMA
Channel PLL
(CDR Only)
PCS
Local CGB1
Master
CGB0
PCS
Local CGB0
ATX
PLL0
Legend
GT/GX Channel
GX Channel
注: この図はトランシーバ・バンク・アーキテクチャの概要です。使用可能なクロック・ネット
ワークについては詳しくは PLL およびクロック・ネットワークの章を参照してください。
トランシーバ・チャネルは、FPGA ファブリックとフィジカル・メディアとの間で必要な PHY
層の機能をすべて処理します。トランシーバ・チャネルが必要とする高速クロックは、トランシ
ーバ PLL によって生成されます。マスタまたはローカル・クロック生成ブロック（CGB）は、
必要な高速シリアルおよび低速パラレル・クロックを提供し、トランシーバ・バンクでノン・ボ
ンディングならびにボンディングのチャネルを駆動します。
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Arria 10 トランシーバ PHY の概要
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PHY 層のトランシーバ・コンポーネント
1-21
関連情報
• 3-1 ページの PLL およびクロック・ネットワーク
• Transceiver Basics
トランシーバのオンライン・トレーニング・コースです。
PHY 層のトランシーバ・コンポーネント
Arria 10 デバイスのトランシーバは物理（PHY）層でフィジカル・メディア・アタッチメント
（PMA）ならびにフィジカル・コーディング・サブレイヤ（PCS）の両方の機能をサポートして
います。
PMA はフィジカル・メディアへのトランシーバの電気的インタフェースです。トランシーバ
PMA は以下に示すような標準的なブロックで構成されています。
•
•
•
•
シリアライザ / デシリアライザ(SERDES)
クロックとデータ・リカバリ PLL
アナログ・フロント・エンド送信ドライバ
アナログ・フロント・エンド受信バッファ
PCS ダイレクト・コンフィギュレーションで PCS をバイパスすることができます。PMA および
PCS ブロックは、どちらも高性能 PLL によって駆動される複数のクロック・ネットワークによ
って信号を供給されます。PCS ダイレクト・コンフィギュレーションでは、データ・フローは
PCS ブロックを介しますが、すべての PCS 内部ブロックがバイパスされます。このモードでは
PCS 機能は FPGA ファブリックに実装されます。
GX トランシーバ・チャネル
図 1-17: 全二重モードでの GX トランシーバ・チャネル
FPGA Fabric
Transmitter PCS
Transmitter PMA
Standard PCS
Serializer
PCIe Gen3 PCS
(1)
KR FEC
(1)
Enhanced PCS
Soft PIPE
(Optional)
HIP
(Optional)
PCS Direct
Receiver PMA
Receiver PCS
Standard PCS
CDR
Deserializer
(1)
PCIe Gen3 PCS
KR FEC
(1)
Enhanced PCS
PCS Direct
注：
(1) FPGAファブリック - PCSおよびPCS - PMSインタフェース幅はコンフィギュレーション可能です。
Arria 10 トランシーバ PHY の概要
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1-22
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GT トランシーバ・チャネル
Arria 10 GX トランシーバ・チャネルは 611 Mbps から 17.4 Gbps までの間の連続データ・レート
をサポートする 3 種類の PCS ブロックを有します。
表 1-6: GX トランシーバ・チャネルでサポートされる PCS タイプ
PCS タイプ
データ・レート
Standard PCS
611 Mbps～12 Gbps
Enhanced PCS
960 Mbps(12)～17.4 Gbps
PCIe Gen3 PCS
8 Gbps
注: 1. GX チャネルは PCS ダイレクト・コンフィギュレーションでも 611 Mbps から 17.4 Gbps ま
でのデータ・レートで動作することができます。
2. トランスミッタの最小動作データ・レートは 611 Mbps です。611 Mbps 以下のトランスミ
ッタ・データ・レートでは、トランスミッタにオーバーサンプリングを適用する必要があ
ります。
3. レシーバの最小動作データ・レートは 1.0 Gbps です。1.0 Gbps 以下のレシーバ・データ・
レートでは、レシーバにオーバーサンプリングを適用する必要があります。
GT トランシーバ・チャネル
17.4 Gbps から 28.3 Gbps までのデータ・レートをサポートするために GT トランシーバ・チャネ
ルを使用します。すべての PCS ブロックをバイパスする PCS ダイレクト・データパスは、17.4
Gbps から 28.3 Gbps の GT データ・レートをサポートするために使用するプライマリ・コンフィ
ギュレーションです。あるいは、17.4 Gbps から 28.3 Gbps の GT データ・レートをサポートする
ために、エンハンスト PCS をベーシック低レイテンシ・コンフィギュレーションで使用するこ
ともできます。GT トランシーバ・チャネルは、GX トランシーバ・チャネルとしてコンフィギ
ュレーションすることもできます。GT トランシーバ・チャネルが GX トランシーバ・チャネル
としてコンフィギュレーションされると、標準 PCS、エンハンスト PCS と、PCIe Gen3 PCS を使
用でき、これらは 611 Mbps から 17.4 Gbps までのデータ・レートをサポートします。
(12)
省電力モードで動作する場合に適用されます。mid-power および high-power モードでは、エン
ハンスト PCS の最小データ・レートは 1600 Gbps です。
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Arria 10 トランシーバ PHY の概要
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GT トランシーバ・チャネル
1-23
図 1-18: 17.4 Gbps から 28.3 Gbps の間で動作する全二重モードでの GT トランシーバ・チャネル
Serializer
FPGA Fabric
Transmitter PCS
Transmitter PMA
(2)
KR FEC
Standard PCS
(3)
PCIe Gen3 PCS
(3)
Enhanced PCS
(1)
(2)
PCS Direct
Receiver PMA
CDR
Deserializer
Receiver PCS
(2)
KR FEC
Standard PCS
(3)
PCIe Gen3 PCS
(3)
Enhanced PCS
(2)
(1)
PCS Direct
注：
(1) 17.4 Gbpsから28.3 Gbpsのデータ・レート範囲をサポートするために、エンハンストPCSをベーシック低レイテンシモードで
コンフィギュレーションする必要があります。
(2) FPGAファブリック - PCSおよびPCS - PMSインタフェース幅はコンフィギュレーション可能です。
(3) 標準PCSとPCIe Gen3 PCSブロックは、GTチャネルをGXトランシーバ・チャネルとしてコンフィギュレーションした際に使用可能です。
表 1-7: GT チャネル・コンフィギュレーションでサポートされている PCS タイプとデータ・レート
GT チャネル・コンフィギュレーション
GT
GX
PCS タイプ
サポートされるデータ・レート
Standard PCS
GT コンフィギュレーションでは
使用できません
Enhanced PCS
17.4 Gbps～28.3 Gbps(13)
PCIe Gen3 PCS
GT コンフィギュレーションでは
使用できません
Standard PCS
611 Mbps～12 Gbps
Enhanced PCS
960 Mbps(14)～17.4 Gbps
PCIe Gen3 PCS
8 Gbps
注: 1. GT チャネルは PCS ダイレクト・コンフィギュレーションでも 611 Mbps から 28.3 Gbps ま
でのデータ・レートで動作することができます。すべての PCS ブロックをバイパスする
(13)
(14)
17.4 Gbps から 28.3 Gbps のデータ・レート範囲をサポートするには、エンハンスト PCS をベー
シック低レイテンシ・モードでコンフィギュレーションする必要があります。
省電力モードで動作する場合に適用されます。mid-power および high-power モードでは、エン
ハンスト PCS の最小データ・レートは 1600 Gbps です。
Arria 10 トランシーバ PHY の概要
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1-24
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トランシーバのフェーズ・ロック・ループ
PCS ダイレクト・データパスは、17.4 Gbps から 28.3 Gbps の GT データ・レートをサポー
トするために使用するプライマリ・コンフィギュレーションです。
2. トランスミッタの最小動作データ・レートは 611 Mbps です。611 Mbps 以下のトランスミ
ッタ・データ・レートでは、トランスミッタにオーバーサンプリングを適用する必要があ
ります。
3. レシーバの最小動作データ・レートは 1.0 Gbps です。1.0 Gbps 以下のレシーバ・データ・
レートでは、レシーバにオーバーサンプリングを適用する必要があります。
トランシーバのフェーズ・ロック・ループ
Arria 10 デバイスの各トランシーバ・チャネルは、以下の 3 種類の高性能 PLL に直接アクセスす
ることができます。
• ATX（Advanced Transmit）PLL
• フラクショナル PLL（fPLL）
• チャネル PLL / クロック・マルチプライヤ・ユニット（CMU）PLL
これらのトランシーバ PLL はマスタまたはローカル・クロック生成ブロック（CGB）とともに
トランシーバ・チャネルを駆動します。
関連情報
3-3 ページの PLL タイプ
Arria 10 デバイスのトランシーバ PLL について詳しい情報を提供します。
ATX（Advanced Transmit）PLL
ATX（Advanced Transmit）PLL は高性能 PLL です。整数周波数合成と、周波数分解能の低いフラ
クショナル周波数合成の両方をサポートしています。ATX PLL はトランシーバ・チャネルのプ
ライマリ送信 PLL です。高データ・レートのアプリケーションに必要な、サポートされるデー
タ・レートの全範囲にわたって動作することができます。
関連情報
• 3-3 ページの ATX PLL
ATX PLL について詳しい情報を提供します。
• 3-6 ページの ATX PLL IP コア
ATX PLL IP の実装について詳しい情報を提供します。
フラクショナル PLL（fPLL）
フラクショナル PLL（fPLL）は、低データ・レートのアプリケーション向けに低いクロック周波
数を生成するために使用される、もうひとつの送信 PLL です。fPLL は整数周波数合成と周波数
分解能の高いフラクショナル周波数合成の両方をサポートしています。ATX PLL とは異なり、
fPLL は FPGA ファブリックのクロック・ネットワークを介してコアを駆動できる周波数の合成
に使用することができます。
関連情報
• 3-14 ページの fPLL
fPLL について詳しい情報を提供します。
Altera Corporation
Arria 10 トランシーバ PHY の概要
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UG-01143
2015.05.11
チャネル PLL（CMU/CDR PLL）
1-25
• 3-17 ページの fPLL IP コア
fPLL IP の実装について詳しい情報を提供します。
チャネル PLL（CMU/CDR PLL）
チャネル PLL は各トランシーバ・チャネルに存在します。主な機能は、PLL がクロック・デー
タ・リカバリ（CDR）モードで使用される際のトランシーバ・チャネルでのクロックとデータの
リカバリです。チャネル PLL のチャネル 1 と 4 は、クロック・マルチプライヤ・ユニット
（CMU）モードでコンフィギュレーションした際に送信 PLL として使用できます。チャネル PLL
のチャネル 0、2、3、5 は CMU モードでコンフィギュレーションできないので、送信 PLL とし
ては使用できません。
関連情報
• 3-24 ページの CMU PLL
CMU PLL について詳しい情報を提供します。
• 3-27 ページの CMU PLL IP コア
CMU PLL IP の実装について詳しい情報を提供します。
クロック生成ブロック（CGB）
Arria 10 デバイスには以下の 2 種類のクロック生成ブロック（CGB）があります。
• マスタ CGB
• ローカル CGB
6 つのトランシーバ・チャネルを備えるトランシーバ・バンクには 2 つのマスタ CGB がありま
す。マスタ CGB1 はトランシーバ・バンクの上部にあります。マスタ CGB0 はトランシーバ・バ
ンクの下部にあります。3 つのトランシーバ・チャネルを備えるトランシーバ・バンクにはマス
タ CGB が 1 つだけあります。マスタ CGB はボンディング・チャネル・グループのためにボンデ
ィング・クロックを分周し分配します。また、x6 や xN クロック・ネットワークを介してノン・
ボンディング・チャネルにノン・ボンディング・クロックを分配します。
各トランシーバ・チャネルはローカル CGB を備えています。ローカル CGB は自身のチャネルの
PCS および PMA ブロックにノン・ボンディング・クロックを分周し分配するために使用されま
す。
関連情報
3-40 ページのクロック生成ブロック
クロック生成ブロックについて詳しい情報を提供します。
キャリブレーション
Arria 10 FPGA は、プロセスのばらつきを補償するために専用のキャリブレーション・エンジン
を含んでいます。キャリブレーション・エンジンは、トランスミッタとレシーバの両方が最適な
性能で動作できるようにトランシーバのアナログ部分を校正します。
CLKUSR ピンがキャリブレーション・エンジンをクロック駆動します。すべてのトランシーバの
リファレンス・クロックと CLKUSR クロックは、キャリブレーション・プロセスを正常に完了し、
トランシーバの性能を最適にするために、FPGA コンフィギュレーションの開始時にフリー・ラ
ンニングで、かつ安定している必要があります。
Arria 10 トランシーバ PHY の概要
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Altera Corporation
1-26
UG-01143
2015.05.11
キャリブレーション
注: CLKUSR の電気的特性について詳しくは、Arria 10 Device Datasheet を参照してください。
CLKUSR をコンフィギュレーション・クロックとして使用することもできます。CLKUSR ピン
向けのコンフィギュレーション要件について詳しくは、Arria 10 Core Fabric and GeneralPurpose I/O Handbook の Configuration, Design Security, and Remote System Upgrades in Arria 10
Devices の章を参照してください。キャリブレーションについて詳しくは、キャリブレーショ
ンの章を参照してください。CLKUSR ピンの要件について詳しくは、Arria 10 GX, GT, and SX
Device Family Pin Connection Guidelines を参照してください。
関連情報
•
•
•
•
Altera Corporation
7-1 ページのキャリブレーション
Arria 10 Device Datasheet
Configuration, Design Security, and Remote System Upgrades in Arria 10 Devices
Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
Arria 10 トランシーバ PHY の概要
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Arria 10 トランシーバへのプロトコルの実装
2015.05.11
UG-01143
更新情報
2
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トランシーバ・デザインの IP ブロック
図 2-1: Arria 10 トランシーバ・デザインの基本的なビルディング・ブロック
トランシーバ・チャネルのリセットに
リセット・コントローラを使用します。
Transceiver
Reset Controller (2)
トランシーバPLL IPコアは、トランシーバ
チャネルを駆動するクロック・
ネットワークにクロック・ソースを
提供します。Arria 10デバイスでは、
PLL IPコアはトランシーバPHY IPコアと
別れています。
Avalonマスタにより、Avalon Memory Mapped
インタフェースを介してAvalon-MM
リコンフィギュレーション・レジスタへの
アクセスが可能です。これにより、PCS、
PMAならびにPLLのリコンフィギュレーションが
可能になります。リコンフィギュレーション・
レジスタにアクセスするためにAvalonマスタを
FPGAファブリックに実装します。Avalon-MM
インタフェースを介した読み出しおよび
書き込みを行うことによって
リコンフィギュレーションが容易になります。
このブロックは、MAC IPコア、フレーム・
ジェネレータ/アナライザ、または
データ・ジェネレータ/アナライザの
いずれかにすることができます。
Transceiver
PLL IP Core
Master/Local
Clock
Generation
Block
Avalon-MM Master
MAC IP Core /
Data Generator /
Data Analyzer
Analog and Digital
Reset Bus
Reset Ports
Transceiver PHY IP Core (1)
Non-Bonded and
Bonded Clocks
Avalon-MM
Interface
トランシーバPHY IPコアは、全ての
通信プロトコル向けPCSおよび
PMAコンフィギュレーション、
ならびにトランシーバ・チャネル
機能を制御します。
Reconfiguration
Registers
Parallel Data Bus
注：
（1）トランシーバ・ネイティブPHY IPコアを、サポートされるPHY IPのいずれかにできます（例：ネイティブPHY IPコア、XAUI PHY IPコア）。
（2）ユーザー設計のリセット・コントローラの設計、アルテラのトランシーバPHYリセット・コントローラIPコアの使用、どちらも可能です。
Legend:
Altera generated IP block
User created IP block
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
2-2
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2015.05.11
トランシーバ・デザイン・フロー
トランシーバ・デザイン・フロー
図 2-2: トランシーバ・デザイン・フロー
注: alterawiki ページのデザイン例は、デザイン開発のための実用的なガイドラインを提供しま
す。ただし、alterawiki ページの内容はアルテラが保証するものではありません。
PHY IPコアを選択する
PHY IPコアを設定する
アルテラ・トランシーバPHYリセット・コントローラIPコアを
生成、またはユーザーが独自にコード化したリセット・
コントローラを作成
PHY IPコアを生成する
PLL IPコアを選択する
PLL IPコアを設定する
リコンフィギュレーション・
ロジックを作成する
（必要な場合）
PLL IPコアを生成する
PHY IPコアをPLL IPコア、リセット・コントローラと接続し、
リコンフィギュレーション・ロジックをAvalon-MMインタフェースを介して接続する
トランシーバ・データパスをMAC IPコアまたはデータ・ジェネレータ/アナライザと接続する
アサインメント・エディタの使用またはQuartus II設定ファイルの更新によりI/Oのアナログ・パラメータを設定する
デザインをコンパイルする
デザインの機能を検証する
関連情報
http://www.alterawiki.com
PHY IP コアの選択とインスタンス化
プロトコルを実装するために適切な PHY IP コアを選択します。
プロトコルを実装するためにどの PHY IP を選択するかを決定するには、Arria 10 のトランシー
バ・プロトコルと PHY IP のサポートの項を参照してください。
また、先に Quartus® II プロジェクトを作成してから、デザインに必要な様々な IP をインスタン
ス化することもできます。その場合には IP HDL ファイルを保存する位置を指定します。現在
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PHY IP コアの選択とインスタンス化
2-3
のバージョンの PHY IP にはスピード・グレードを設定するオプションがありません。デバイ
ス・ファミリとスピード・グレードは Quartus II プロジェクトの作成時に指定します。
あるいは、PHY IP を直接インスタンス化してさまざまな機能を評価することもできます。
PHY IP をインスタンス化するには以下のステップを実行します。
Quartus II ソフトウェアを開きます。
Tools > IP Catalog の順にクリックします。
IP Catalog ウィンドウの上部で Arria 10 デバイス・ファミリを選択します。
IP Catalog の Library > Interface Protocols の下で目的の PHY IP を選択し。Add をクリックし
ます。
5. New IP Instance Dialog Box で IP のインスタンス名を設定します。
6. Arria 10 デバイス・ファミリを選択します。
7. 使用するデバイスを選択して OK をクリックします。
1.
2.
3.
4.
PHY IP のパラメータ・エディタ・ウィンドウが開きます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-4
UG-01143
2015.05.11
PHY IP コアの設定
図 2-3: Arria 10 のトランシーバ PHY タイプ
関連情報
2-10 ページの Arria 10 トランシーバのプロトコルと PHY IP のサポート
PHY IP コアの設定
有効なパラメータを、作成するデザインに合わせて選択してゆくことにより、PHY IP コアを設
定します。選択可能なパラメータ設定は、プロトコルごとに異なります。各プロトコルで選択可
能なパラメータ設定については、該当するプロトコルの項を参照してください。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PHY IP コアの生成
2-5
関連情報
• 2-15 ページの Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
ネイティブ PHY IP について詳しい情報を提供します。
• 2-82 ページの Interlaken
• 2-104 ページのギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE
• 2-119 ページの 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASER バリアント
• 2-134 ページの 10GBASE-KR PHY IP コア
• 2-176 ページの 1 ギガビット/10 ギガビット・イーサネット（GbE）PHY IP コア
• 2-249 ページの PCI Express（PIPE）
• 2-291 ページの CPRI
• 2-302 ページのエンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コ
ンフィギュレーションの使用
• 2-313 ページのベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準
PCS コンフィギュレーションを使用する
• 2-337 ページの 17.4 Gbps を超えるデータ・レートで Arria 10 GT チャネルを使用するデザイ
ンに関する考慮事項
PHY IP コアの生成
PHY IP の設定後に、以下のステップを実行して PHY IP を生成します。
1. Parameter Editor ウィンドウで Generate HDL ボタンをクリックします。Generation ダイアロ
グ・ボックスが開きます。
2. Synthesis オプションの Create HDL design for synthesis の下で Verilog または VHDL を選択
します。
3. Synthesis オプションで選択したハードウェア記述言語に応じて、適切な Simulation オプショ
ンを選択します。
4. これまでに生成した IP ファイルを選択した出力ディレクトリから消去する必要がある場合
には、Output Directory の Clear output directories for selected generation targets を選択します。
5. Generate をクリックします。
Quartus II ソフトウェアは<phy ip instance name> フォルダ、<phy ip instance name>_sim フォルダ、
<phy ip instance name>.qip ファイル、<phy ip instance name>.qsys ファイル、<phy ip instance name>.v
ファイルまたは、<phy ip instance name>.vhd ファイルを生成します。この<phy ip instance name>.v
ファイルが PHY IP のトップレベル・デザインであり、これは<phy ip instance name>/synth フォル
ダの下に配置されます。他のフォルダは、シュミレーションとコンパイルで使用する下層のレベ
ルのデザイン・ファイルを格納します。
関連情報
2-79 ページの IP コア・ファイルの保存場所
PLL IP コアの選択
Arria 10 デバイスは以下の 3 種類の PLL IP コアを有しています。
• ATX（Advanced Transmit）PLL IP コア
• フラクショナル PLL（fPLL）IP コア
• チャネル PLL/クロック・マルチプライヤ・ユニット（CMU）PLL IP コア
Arria 10 トランシーバへのプロトコルの実装
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2-6
UG-01143
2015.05.11
PLL IP コアの選択
デザインに向けに適切な PLL IP を選択します。使用可能な PLL とクロック・ネットワークの詳
細については PLL およびクロック・ネットワークの章を参照してください。
PLL IP をインスタンス化するには以下のステップを実行します。
Quartus II ソフトウェアを開きます。
Tools > IP Catalog の順にクリックします。
IP Catalog ウィンドウの上部で Arria 10 デバイス・ファミリを選択します。
IP Catalog の Library > Basic Functions > Clocks, PLLs, and Resets > PLL の下でデザインに含め
る PLL IP （Arria 10 fPLL、Arria 10 Transceiver ATX PLL、または Arria 10 Transceiver CMU
PLL）を選択し、Add をクリックします。
5. New IP Instance Dialog Box で IP のインスタンス名を設定します。
6. Arria 10 デバイス・ファミリを選択します。
7. 使用するデバイスを選択して OK をクリックします。
1.
2.
3.
4.
PLL IP の GUI ウィンドウが開きます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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PLL IP コアの設定
2-7
図 2-4: Arria 10 トランシーバの PLL タイプ
関連情報
3-3 ページの PLL タイプ
PLL IP コアの設定
使用可能な PLL、クロック・ネットワーク、ならびにサポートされているクロックの設定を把握
している必要があります。デザインに対して十分なデータ・レートを実現できるように PLL IP
を設定します。
Arria 10 トランシーバへのプロトコルの実装
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2-8
UG-01143
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PLL IP コアの生成
関連情報
•
•
•
•
3-6 ページの ATX PLL IP コア
3-17 ページの fPLL IP コア
3-27 ページの CMU PLL IP コア
3-54 ページの PLL およびクロック・ネットワーク
PLL IP コアの生成
PLL IP の設定後に、以下のステップを実行して PLL IP を生成します。
1. Parameter Editor ウィンドウで Generate HDL ボタンをクリックします。Generation ダイアロ
グ・ボックスが開きます。
2. Synthesis オプションの Create HDL design for synthesis の下で Verilog または VHDL を選択
します。
3. Synthesis オプションで選択したハードウェア記述言語に応じて、適切な Simulation オプショ
ンを選択します。
4. これまでに生成した IP ファイルを選択した出力ディレクトリから消去する必要がある場合
には、Output Directory の Clear output directories for selected generation targets を選択します。
5. Generate をクリックします。
Quartus II ソフトウェアは<pll ip instance name>フォルダ、pll ip instance name>_sim フォルダ、<pll
ip instance name>.qip ファイル、pll ip instance name>.qsys と、pll ip instance name>.v ファイルまた
は、pll ip instance name>.vhd ファイルを生成します。この<pll ip instance name>.v ファイルが PLL
IP のトップレベル・デザインであり、これは<pll ip instance name>/ synth フォルダの下に配置さ
れます。他のフォルダは、シュミレーションとコンパイルで使用する下層のレベルのデザイン・
ファイルを格納します。
関連情報
2-79 ページの IP コア・ファイルの保存場所
リセット・コントローラ
Arria 10 デバイスでトランシーバをリセットするには、以下の 2 通りの方法があります。
• アルテラ・トランシーバ PHY リセット・コントローラ IP コアを使用する
• 推奨されるリセット・シーケンスで動作するユーザー設計のリセット・コントローラを作成
する。
関連情報
4-1 ページのトランシーバ・チャネルのリセット
リコンフィギュレーション・ロジックの作成
ダイナミック・リコンフィギュレーションにより、デバイスの動作中にトランシーバ・チャネル
や PLL の設定を動的に変更することができます。ダイナミック・リコンフィギュレーションを
サポートするには、デザインに、Avalon-MM インタフェースを使用するダイナミック・リコン
フィギュレーション・レジスタにアクセスすることができる Avalon マスタを含める必要があり
ます。
Avalon-MM マスタにより、PCS ダイナミック・スイッチング、PLL、ならびにチャネル・リコン
フィギュレーションが使用できるようになります。Vod（Differential Output Voltage Swing）やプ
リエンファシスといった PMA パラメータの設定を動的に調整できます。この調整は、デザイン
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PLL IP とリセット・コントローラへの PHY IP の接続
2-9
で生成した Avalon-MM マスタを介した Avalon-MM リコンフィギュレーション・レジスタへの
書き込みによって行います。
ダイナミック・リコンフィギュレーションについて詳しくは、リコンフィギュレーション・イン
タフェースとダイナミック・リコンフィギュレーションの章を参照してください。
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
PLL IP とリセット・コントローラへの PHY IP の接続
PHY IP、PLL IP とリセット・コントローラを接続します。すべての IP ブロックを接続するため
に、トップレベルのモジュールを記述します。
各 IP の I/O ポートはすべて、<phy instance name>.v ファイルまたは<phy instance name>.vhd、およ
び<phy_instance_name>_bb.v ファイルで確認できます。
ポートの説明ついては、PLL タイプ、トランシーバ・チャネルのリセット、 Arria 10 トランシー
バのネイティブ PHY IP コアの使用と、トランシーバ・チャネルのリセットの章のポートの表を
確認してください。
関連情報
•
•
•
•
•
2-57 ページのエンハンスト PCS ポート
2-72 ページの標準 PCS ポート
4-1 ページのトランシーバ・チャネルのリセット
2-15 ページの Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
3-1 ページの PLL およびクロック・ネットワーク
データパスの接続
トランシーバ PHY 層デザインを MAC（Media Access Controller）IP コア、またはデータ・ジェネ
レータとデータ・アナライザ、あるいはフレーム・ジェネレータとフレーム・アナライザに接続
します。
アナログ・パラメータの設定
I/O ピンへのアナログ・パラメータを設定するには、Assignment Editor を使用するか、Quartus
II Settings File を更新します。
デザインの機能性を検証した後で、トランシーバ・ピンにピン・アサインメントと PMA アナロ
グ・パラメータの設定を行います。
1. すべてのトランシーバとリファレンス・クロック I/O ピンに FPGA ピンを割り当てます。詳
しくは Arria 10 Pin Connection Guidelines を参照してください。
2. Assignment Editor を使用して、トランスミッタ、レシーバとリファレンス・クロック・ピン
のアナログ・パラメータを設定します。
Pin Planner と Assignment Editor を使用したピン・アサインメントとアナログ・パラメータ設
定はすべて<top_level_project_name>.qsf ファイルに保存されます。また、.qsf（Quartus Settings
File）を直接変更することにより PMA アナログ・パラメータを設定することもできます。
Arria 10 トランシーバへのプロトコルの実装
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2-10
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2015.05.11
デザインのコンパイル
関連情報
• 8-1 ページのアナログ・パラメータ設定
• Arria 10 Pin Connection Guidelines
デザインのコンパイル
トランシーバ・デザインをコンパイルするには、Quartus II プロジェクト・ライブラリで IP カタ
ログを使用して生成された IP ブロック全ての<phy_instancename>.qip ファイルを追加します。
あるいは、IP コアの.qsys や.qip バリアントを追加することもできます。
注: Quartus II プロジェクトに.qsys ファイルと.qip ファイルの両方を追加すると、Quartus II でエ
ラーが生じます。
関連情報
Quartus II Incremental Compilation for Hierarchical and Team-Based Design
コンパイルについて詳しい情報を提供します。
デザインの機能性の検証
デザインの機能を検証するためにデザインをシミュレーションします。詳しくはトランシー
バ・ネイティブ PHY IP コアのシミュレーションの項を参照してください。
関連情報
• 2-348 ページのトランシーバ・ネイティブ PHY IP コアのシミュレーション
• Quartus II Handbook - Volume 3: Verification
デザインのシミュレーションと検証に関する情報を提供します。
Arria 10 トランシーバのプロトコルと PHY IP のサポート
表 2-1: Arria 10 トランシーバのプロトコルと PHY IP のサポート
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
PCIe Gen3 x1、x2、x4、x8
Native PHY IP
(PIPE)(17)
Standard と
Gen3
Gen3 PIPE
Native PHY IP
(PIPE)(17)
Standard
Gen2 PIPE
PCIe Gen2 x1、x2、x4、x8
(15)
(16)
(17)
PCIe PIPE Gen3 x1
PCIe PIPE Gen3 x8
PCIe PIPE Gen2 x1
PCIe PIPE Gen2 x8
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
PCI Express ハード IP は個別の IP としても使用可能です。
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Arria 10 トランシーバへのプロトコルの実装
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Arria 10 トランシーバのプロトコルと PHY IP のサポート
2-11
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
PCIe Gen1 x1、x2、x4、x8
Native PHY IP
(PIPE)(17)
Standard
Gen1 PIPE
ユーザー設計
1000BASE-X ギガビッ
ト・イーサネット
Native PHY IP
Standard
GbE
GIGE - 1.25 Gbps
1588 規格 1000BASE-X ギ
ガビット・イーサネット
Native PHY IP
Standard
GbE 1588
GIGE - 1.25 Gbps 1588
10GBASE-R
Native PHY IP
Enhanced
10GBASE-R
10GBASE-R
10GBASE-R Low Latency
Native PHY IP
Enhanced
10GBASE-R
10GBASE-R Low Latency
10GBASE-R 1588
Native PHY IP
Enhanced
10GBASE-R
1588
10GBASE-R 1588
KR FEC 付き 10GBASE-R
Native PHY IP
Enhanced
10GBASE-R w/
KR FEC
10GBASE-R w/KR FEC
10GBASE-KR と
1000BASE-X
1G/10GbE と
10GBASE-KR
PHY IP(18)
Standard と
Enhanced
適用されません
BackPlane_wo_1588
LineSide
LineSide_1588
40GBASE-R/100GBASE-R
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
Low Latency Enhanced
PCS(20) (19)
FEC 付き 40GBASE-R/
40GBASE-KR4(21)
Native PHY IP
Enhanced
Basic w/KR FEC
ユーザー設計
CAUI-4/CPPI-4/BP-4 経由
100GBASE-R
Native PHY IP
Enhanced PCS
(low latency
mode) PCS
Direct
Basic (Enhanced
PCS) / PCS
Direct
Low Latency GT(20)
(15)
(16)
(18)
(19)
(20)
(21)
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
1G/10GbE および 10GBASE-KR PHY IP コアには、リンク・トレーニング、自動速度ネゴシエーシ
ョンとシーケンサ機能に必要なソフト IP が含まれています。
低レイテンシ・エンハンスト PCS プリセットを使用する 40GBASE-R/100GBASE-R を実装するには、
データ・チャネルの数を 4 に変更し、適切な PCS-FPGA ファブリックと PCS-PMA 幅を選択します。
OTL4.4/CEI-28G-VSR 経由の OTU-4（100G）を実装するためには、低レイテンシ GT プロトコル・
プリセットに若干の調整が必要です。
リンク・トレーニング、自動速度ネゴシエーションとシーケンサ機能にユーザー設計の IP が必要
です。
Arria 10 トランシーバへのプロトコルの実装
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Arria 10 トランシーバのプロトコルと PHY IP のサポート
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
CAUI 経由 100GBASE-R
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
Low Latency Enhanced
PCS (22)
FEC 付き CAUI 経由
100GBASE-R
Native PHY IP
Enhanced
Basic w/KR FEC
ユーザー設計
XAUI
XAUI PHY IP
Soft PCS
適用されません
適用されません
SPAUI
Native PHY IP
Standard と
Enhanced
Basic/Custom
(Standard PCS)
ユーザー設計
Basic (Enhanced
PCS)
DDR XAUI
Native PHY IP
Standard と
Enhanced
Basic/Custom
(Standard PCS)
ユーザー設計
Basic (Enhanced
PCS)
Interlaken（CEI-6G/
11G）(23)
Native PHY IP
Enhanced
Interlaken
Interlaken 10x12.5Gbps
Interlaken 6x10.3Gbps
Interlaken 1x6.25Gbps
OTL4.4/CEI-25G/28G
VSR/SR 経由 OTU-4
（100G）
Native PHY IP
Enhanced PCS
(low latency
mode)
Basic (Enhanced
PCS) / PCS
Direct
Low Latency GT(20) (24)
Basic (Enhanced
PCS)
SFI-S 64:64 4x11.3 Gbps
PCS Direct
OTL4.10/OIF SFI-S 経由
OTU-4（100G）
(15)
(16)
(22)
(23)
(24)
Native PHY IP
Enhanced
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
低レイテンシ・エンハンスト PCS プリセットを使用する CAUI 経由の 100GBASE-R を実装するに
は、データ・チャネルの数を 10 に変更し、適切な PCS-FPGA ファブリックと PCS-PMA 幅を選択し
ます。
マルチ・レーン・ボンディングのコンフィギュレーションには送信 PCS ソフト・ボンディング・
ロジックが必要です。また、受信 PCS マルチ・レーン・デスキュー・コントロール・ロジックは、
デザイン例で提供されます。
OTL4.4/CEI-28G-VSR 経由の OTU-4（100G）を実装するためには、低レイテンシ GT プロトコル・
プリセットに若干の調整が必要です。
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Arria 10 トランシーバへのプロトコルの実装
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Arria 10 トランシーバのプロトコルと PHY IP のサポート
2-13
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
OTL3.4/OIF SFI-5.2/SFI5.1 経由 OTU-3（40G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
SFP+/SFF-8431/CEI-11G
経由 OTU-2（10G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
OIF SFI-5.1s 経由 OTU-2
（10G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
OTU-1（2.7G）
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
OIF SFI-5.2/STL256.4 経由
SONET/SDH STS-768/
STM-256（40G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
OIF SFI-5.1 経由 SONET/
SDH STS-768/STM-256
（40G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
SFP+/SFF-8431/CEI-11G
経由 SONET/SDH STS192/STM-64（10G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
OIF SFI-5.1s/SxI-5/SFI-4.2
経由 SONET/SDH STS192/STM-64（10G）
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
OIF SFI-5.1s 経由 SONET
STS-96（5G）
Native PHY IP
Enhanced
Basic/Custom
(Standard PCS)
SONET/SDH OC-96
SFP/TFI-5.1 経由 SONET/
SDH STS-48/STM-16
（2.5G）
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
SONET/SDH OC-48
SFP/TFI-5.1 経由 SONET/
SDH STS-12/STM-4
（0.622G）
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
SONET/SDH OC-12
Intel QPI 1.1/2.0
Native PHY IP
PCS Direct
PCS Direct
ユーザー設計
SD-SDI/HD-SDI/3G-SDI
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
3G/HD SDI NTSC
(15)
(16)
3G/HD SDI PAL
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
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2-14
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Arria 10 トランシーバのプロトコルと PHY IP のサポート
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
Vx1
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
DisplayPort
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
1.25G/ 2.5G
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
2.5G/1.25G GPON/EPON
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
16G/10G Fibre Channel
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
8G/4G/2G/1G Fibre
Channel
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
EDR Infiniband x1、x4、
x12
Native PHY IP
Enhanced (low
latency mode)
Basic (Enhanced
PCS)
PCS Direct
PCS Direct
10G GPON/EPON
ユーザー設計
FDR/FDR-10 Infiniband
x1、x4、x12
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
SDR/DDR/QDR
Infiniband x1、x4、x12
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
CPRI 6.0 10.1376 Gbps
Native PHY IP
Enhanced
10GBASE-R
1588
ユーザー設計
CPRI 4.2/OBSAI RP3 v4.2
Native PHY IP
Standard
CPRI (Auto) /
CPRI (Manual)
CPRI 9.8Gbps Auto Mode
(15)
(16)
CPRI 9.8 Gbps Manual
Mode
SRIO 2.2/1.3
Native PHY IP
Standard
Basic/Custom
with Rate
Match(Standard
PCS)
Serial Rapid IO 1.25 Gbps
SAS 3.0
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
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Arria 10 トランシーバへのプロトコルの実装
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Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
2-15
トランシーバ・コプロトコル・プリセット(16)
ンフィギュレー
ション・ルール(15)
プロトコル
トランシーバ IP
PCS のサポート
SATA 3.0/2.0/1.0 と SAS
2.0/1.1/1.0
Native PHY IP
Standard
HiGig/HiGig+/HiGig2/
HiGig2+
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
JESD204A/JESD204B
Native PHY IP
Standard と
Enhanced
Basic/Custom
(Standard PCS)
Basic (Enhanced
PCS)(25)
ユーザー設計
ASI
Native PHY IP
Standard
Basic/Custom
(Standard PCS)
ユーザー設計
SPI-5 (100G) / SPI-5 (50G)
Native PHY IP
Enhanced
Basic (Enhanced
PCS)
ユーザー設計
カスタムとその他のプロ
トコル
Native PHY IP
Standard と
Enhanced
Basis/Custom
(Standard PCS)
PCS Direct
Basic (Enhanced
PCS)
Basic/Custom
(Standard PCS)
SAS Gen2/Gen1.1/Gen1
SATA Gen3/Gen2/Gen1
ユーザー設計
Basic/Custom
with Rate Match
(Standard PCS)
PCS Direct
Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
この項では、アルテラが提供する Arria 10 トランシーバ・ネイティブ PHY IP コアの使用につい
て説明します。この IP コアは Arria 10 のトランシーバ PHY 機能への直接的なアクセスを提供
します。
必要なプロトコルの実装向けに PHY をコンフィギュレーションするために、トランシーバ・ネ
イティブ PHY IP コアを使用します。この IP をインスタンス化するには、Tools > IP Catalog をク
リックして IP コアの種類を選択します。次に、プロトコル実装のために、Parameter Editor を用
いて IP パラメータを指定して、PHY IP を設定します。短時間で PHY IP を設定するには、出発
点として、実装するプロトコルの設定に近いプリセットを選択します。プリセットは、様々なプ
(15)
(16)
(25)
トランシーバ・コンフィギュレーション・ルールについて詳しくは 2-15 ページの Arria 10 のトラ
ンシーバ・ネイティブ PHY IP コアの使用を参照してください。
プロトコルのプリセットについて詳しくは 2-15 ページの Arria 10 のトランシーバ・ネイティブ
PHY IP コアの使用を参照してください。
JESD204B では、データ・レートが 12.0Gbps を超えた場合にエンハンスト PCS が使用されます。
Arria 10 トランシーバへのプロトコルの実装
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2-16
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Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
ロトコル向けに IP の Parameter Editor で用意されている PHY IP コンフィギュレーション設定
です。プリセットについて詳しくは、以下に続くプリセットの項で説明しています。
適切な Transceiver Configuration Rule を選択することによっても、PHY IP を設定できます。ト
ランシーバ・コンフィギュレーション・ルールは、トランシーバ PHY 層での PCS ブロックと
PMA ブロックの有効な組み合わせを確認し、無効な設定についてはエラーまたは警告をレポー
トします。
以下の PCS オプションをインスタンス化するために、トランシーバ・ネイティブ PHY IP コアを
使用します。
•
•
•
•
Standard PCS
Enhanced PCS
PCIe Gen3 PCS
PCS Direct
選択したトランシーバ・コンフィギュレーション・ルールに基づいて、PHY IP コアが適切な PCS
を選択します。PCS を別の PCS へと動的にリコンフィギュレーションする必要がある場合に
は、PHY IP コアが全ての PCS ブロックを選択可能にします。ダイナミック・リコンフィギュレ
ーション向けに全ての PCS ブロックを有効にする方法について、詳しくは汎用パラメータとデ
ータパス・パラメータの項を参照してください。
Parameter Editor での PHY IP コアの設定後には、Generate HDL クリックして IP インスタンスを
生成します。IP インスタンスとともに生成されるトップレベル・ファイルには、そのコンフィ
ギュレーションで有効なすべてのポートが含まれています。これらのポートを使用して、PHY
IP コアを、PLL IP コア、リセット・コントローラ IP コア、およびデザイン内のその他のコアに
接続します。
図 2-5: トランシーバ・ネイティブ PHY IP コアのポートと機能ブロック
Enhanced PCS
Transmit Parallel Data
Receive Parallel Data
Reset Signals
Transmit
PMA
Transmit Serial Data
Receive
PMA
Receive Serial Data
Standard PCS
PCIe Gen3 PCS
PCS-Direct
Reconfiguration Interface
Reconfiguration
Registers
Nios II
Calibration
Calibration Signals
Transmit and Receive Clocks
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Arria 10 トランシーバへのプロトコルの実装
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Arria 10 のトランシーバ・ネイティブ PHY IP コアの使用
2-17
図 2-6: トランシーバ・ネイティブ PHY IP コアのパラメータ・エディタ
注: Quartus II ソフトウェアは適用性チェックを提供しています。ただし、PCS インタフェース
幅に対してサポートされる FPGA ファブリック、ならびにサポートされるデータ・レートの
特性評価は、現在評価中です。
関連情報
•
•
•
•
•
•
•
•
•
•
•
•
2-4 ページの PHY IP コアの設定
2-82 ページの Interlaken
2-104 ページのギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE
2-119 ページの 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASER バリアント
2-134 ページの 10GBASE-KR PHY IP コア
2-176 ページの 1 ギガビット/10 ギガビット・イーサネット（GbE）PHY IP コア
2-249 ページの PCI Express（PIPE）
2-291 ページの CPRI
2-302 ページのエンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コ
ンフィギュレーションの使用
2-313 ページのベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準
PCS コンフィギュレーションを使用する
2-337 ページの 17.4 Gbps を超えるデータ・レートで Arria 10 GT チャネルを使用するデザイ
ンに関する考慮事項
2-22 ページの PMA パラメータ
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-18
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プリセット
•
•
•
•
•
2-18 ページのプリセット
2-18 ページの汎用パラメータとデータパス・パラメータ
2-57 ページのエンハンスト PCS ポート
2-72 ページの標準 PCS ポート
2-52 ページの PMA ポート
プリセット
各プロトコル向けにトランシーバ・ネイティブ PHY IP を定義するために、プリセット設定を選
択できます。プロトコルやアプリケーションのパラメータを指定する開始点としてプリセット
を使用します。
トランシーバ・ネイティブ PHY IP にプリセットを適用するには、プリセット名をダブル・クリ
ックします。プリセットを適用すると、トランシーバ・ネイティブ PHY IP の現在のインスタン
ス上に、関連する全てのオプションとパラメータが設定されます。たとえば Interlaken のプリセ
ットを選択すると、Interlaken プロトコルに必要な全てのパラメータとポートがイネーブルにな
ります。
プリセットの選択は、デザイン要件を満たすためのパラメータ変更の妨げにはなりません。変更
した部分は、プリセットではなく Transceiver configuration rules のデザイン・ルールにより有効
にされます。
注: プリセットを選択すると、それまでのユーザーによる設定は消去されます。
汎用パラメータとデータパス・パラメータ
パラメータ値を指定することにより、トランシーバ・ネイティブ PHY IP のインスタンスをカス
タマイズすることができます。Parameter Editor では、パラメータは各機能ブロックおよび特性
向けに以下のセクションにまとめられています。
•
•
•
•
•
•
•
Altera Corporation
General および Datapath Options
TX PMA
RX PMA
Enhanced PCS
Standard PCS
PCS Direct
Dynamic Reconfiguration
Arria 10 トランシーバへのプロトコルの実装
フィードバック
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汎用パラメータとデータパス・パラメータ
2-19
表 2-2: General および Datapath Options
パラメータ
値
Message level for error
rule violations
warning
概要
パラメータ・ルール違反のメッセージング・レベルを指定
します。error を選択すると、いずれのルール違反によっ
ても IP の生成ができなくなります。warning を選択する
と全てのルール違反が警告としてメッセージ・ウィンドウ
に表示されますが、IP は違反にかかわらず生成されます。
(26)
Transceiver
configuration
rules
ユーザー選択
トランシーバーの有効なコンフィギュレーション・ルール
を指定します。
このパラメータは、特定のプロトコル向けに、Parameter
Editor が PMA および PCS パラメータ設定をチェックす
るためのコンフィギュレーション・ルールを指定します。
選択されたトランシーバ・コンフィギュレーション・ルー
ルに応じて、Parameter Editor は選択されたパラメータと
オプションを検証し、すべての無効な設定にエラー・メッ
セージまたは警告を出します。
プロトコル向けに選択するトランシーバ・コンフィギュレ
ーション・ルールを決定するために、各トランシーバ・コ
ンフィギュレーション・ルールの詳細について、1-10 ペー
ジの表 2-1 の Arria 10 トランシーバのプロトコルと PHY
IP のサポートを参照してください。
このパラメータは、ルール・チェックのために使用されま
す。また、これはプリセットではありません。プロトコル
の実装向けに全てのパラメータをセットする必要があり
ます。
PMA
configuration
rules
Basic
SATA
QPI
GPON
PMA のコンフィギュレーション・ルールを指定します。
SATA、GPON と QPI を除くすべてのプロトコル・モード
向けに、Basic を選択します。
SATA（Serial ATA）は Transceiver configuration rule が
Basic/Custom (Standard PCS)に設定されている場合にのみ
使用できます。
GPON は Transceiver configuration rule が Basic (Enhanced
PCS)に設定されている場合にのみ使用できます。
QPI は Transceiver configuration rule が PCS Direct に設定
されている場合にのみ使用できます。
(26)
ただし、警告を伴いながら PHY を生成できますが、その PHY を Quartus II でコンパイルする
ことができません。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-20
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2015.05.11
汎用パラメータとデータパス・パラメータ
パラメータ
Transceiver
mode
値
概要
TX / RX Duplex
トランシーバの動作モードを指定します。
TX Simplex
• TX/RX Duplex：送信と受信どちらの機能もサポートす
るシングル・チャネルを指定する
• TX Simplex：送信のみをサポートするシングル・チャネ
ルを指定する
• RX Simplex：受信のみをサポートするシングル・チャ
ネルを指定する
RX Simplex
デフォルトは TX/RX Duplex です。
Number of data
channels
1～<n>
実装されるトランシーバ・チャネルの数を指定します。使
用可能なチャネルの最大数は、選択したパッケージに応じ
た（<n>）です。
デフォルト値は 1 です。
Data rate
<有効なトランシ
ーバのデータ・レ
ート>
Enable datapath On/Off
and interface
reconfiguration
Mbps（megabits per second）でデータ・レートを指定しま
す。
このオプションをオンにすると、事前のコンフィギュレー
ションが可能であり、かつ、標準 PCS、エンハンスト
PCS、PCS ダイレクト・データパス間での動的な切り替え
が可能です。
デフォルト値は Off です。
Enable
simplified data
interface
On/Off
デフォルトでは、128 ビットすべてが有効な tx_parallel_
バスと rx_parallel_data バスのポートです。ユーザ
ーはインタフェース内のデータおよびコントロール信号
のマッピングについて把握している必要があります。デ
ータおよびコントロール信号のマッピングについて詳し
くはエンハンスト PCS の TX および RX コントロール・ポ
ートを参照してください。
data
このオプションをオンにすると、トランシーバ・ネイティ
ブ PHY IP は FPGA ファブリックとトランシーバの間に単
純化されたデータ・インタフェースとコントロール・イン
タフェースを提供します。128 ビットのうち FPGA ファブ
リック幅に対してアクティブになっているビットのみが
ポートとなります。
デフォルト値は Off です。(27)
(27)
このオプションは、PCS データパス間を動的にリコンフィギュレーションする、またはトラン
シーバのインタフェースをリコンフィギュレーションする場合には使用できません。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
汎用パラメータとデータパス・パラメータ
2-21
表 2-3: Transceiver Configuration Rule パラメータ
トランシーバ・コンフィギュレ
ーション設定
概要
Basic/Custom (Standard
PCS)
標準 PCS に、ルールの標準的なセットを適用します。このルールは、
標準 PCS 内にブロックを必要とするカスタム・プロトコル、または
他のコンフィギュレーション・ルールでカバーされていないプロト
コルを実装するために選択します。
Basic/Custom w /Rate
Match (Standard PCS)
標準 PCS に、レート・マッチ FIFO 用のルールを含むルールの標準
的なセットを適用します。このルールは、標準 PCS 内にブロックを
必要とするカスタム・プロトコル、または他のコンフィギュレーシ
ョン・ルールでカバーされていないプロトコルでを実装するために
選択します。
CPRI (Auto)
CPRI プロトコルが必要とするルールを適用します。レシーバのワ
ード・アライナ・モードが Auto に設定されます。Auto モードでは、
ワード・アライナは確定的レイテンシに設定されます。
CPRI (Manual)
CPRI プロトコルが必要とするルールを適用します。レシーバのワ
ード・アライナ・モードが Manual に設定されます。Manual モード
では、FPGA ファブリックのロジックがワード・アライナを制御しま
す。
GbE
1 Gbps イーサネット（1 GbE）プロトコルが必要とするルールを適用
します。
GbE 1588
IEEE 1588 規格で定義されている PTP（Precision Time Protocol）をサ
ポートする 1 GbE プロトコルのルールを適用します。
Gen1 PIPE
ソフト MAC やデータ・リンク層に接続できる Gen1 PCIe PIPE イン
タフェースのルールを適用します。
Gen2 PIPE
ソフト MAC やデータ・リンク層に接続できる Gen2 PCIe PIPE イン
タフェースのルールを適用します。
Gen3 PIPE
ソフト MAC やデータ・リンク層に接続できる Gen3 PCIe PIPE イン
タフェースのルールを適用します。
Basic (Enhanced PCS)
エンハンスト PCS に、ルールの標準的なセットを適用します。この
ルールは、エンハンスト PCS 内に、ブロックを必要とするカスタム・
プロトコル、または他のコンフィギュレーション・ルールでカバー
されていないプロトコルを実装するために選択します。
Interlaken
Interlaken プロトコルに必要なルールを適用します。
10GBASE-R
10GBASE-R プロトコルに必要なルールを適用します。
10GBASE-R 1588
1588 が有効にされた 10GBASE-R プロトコルに必要なルールを適用
します。
10GBASE-R w/KR FEC
KR FEC ブロックが有効にされた 10GBASE-R プロトコルに必要なル
ールを適用します。
®
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2-22
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PMA パラメータ
トランシーバ・コンフィギュレ
ーション設定
概要
40GBASE-R w/KR FEC
KR FEC ブロックが有効にされた 40GBASE-R プロトコルに必要なル
ールを適用します。
Basic w/KR FEC
KR FEC ブロックを有効にした際にエンハンスト PCS が必要とする
ルールを適用します。このルールは、エンハンスト PCS 内に、ブロ
ックを必要とするカスタム・プロトコル、または他のコンフィギュ
レーション・ルールでカバーされていないプロトコルを実装するた
めに選択します。
PCS Direct
PCS Direct モードに必要なルールを適用します。このコンフィギュ
レーションではデータは PCS チャネルを流れますが、すべての内部
PCS ブロックはバイパスされます。必要であれば、PCS 機能を FPGA
ファブリックに実装することができます。
関連情報
• 1-3 ページのデバイスのトランシーバのレイアウト
• 2-66 ページのエンハンスト PCS の TX および RX コントロール・ポート
PMA パラメータ
以下の種類の PMA パラメータに値を指定することができます。
TX PMA
• TX Bonding Options
• TX PLL Options
• TX PMA Optional Ports
RX PMA
• RX CDR Options
• Equalization
• RX PMA Optional Ports
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PMA パラメータ
2-23
表 2-4: TX Bonding Options
パラメータ
TX channel
bonding mode
値
Not bonded
PMA only bonding
PMA and PCS
bonding
概要
指定したチャネルで使用するボンディング・モードを選択
します。ボンディング・チャネルは、単独の TXPLL によ
り複数のチャネルを駆動するクロックを生成し、これによ
りチャネル間のスキューを削減します。以下のオプショ
ンが使用可能です。
Non-bonded：ノン・ボンディング・コンフィギュレーシ
ョンでは、TX PLL からネイティブ PHY まで高速シリア
ル・クロックのみが接続されることが想定されています。
低速パラレル・クロックは、トランシーバ・チャネルにあ
るローカル・クロック生成ブロック（CGB）によって生成
されます。ノン・ボンディング・コンフィギュレーション
ではチャネルが互いに関連しておらず、また、フィードバ
ック・パスが PLL に対してローカルであるために、チャネ
ル間のスキューを計算することができません。
PMA only bonding：PMA ボンディングでは、高速シリア
ル・クロックがトランスミッタ PLL からマスタ CGB に接
続されます。マスタ CGB が高速クロックと低速パラレル
ク・ロックを生成し、各チャネルのローカル CGB はバイ
パスされます。詳しくはチャネル・ボンディングについて
の項を参照してください。
PMA and PCS bonding：PMA および PCS ボンディングの
コンフィギュレーションでは、各チャネルのローカル
CGB はバイパスされ、マスタ CGB によって生成されたパ
ラレル・クロックがネットワークのクロック駆動に使用さ
れます。マスタ CGB は高速と低速どちらのクロックも生
成します。マスタ・チャネルは PCS コントロール信号を生
成し、コントロール・プレーン・ブロックを介して他のチ
ャネルに分配します。
デフォルト値は Not bonded です。
詳しくは PLL およびクロック・ネットワークの章でチャネ
ル・ボンディングについての項を参照してください。
PCS TX channel Auto、0～<チャネ PCS ボンディング・コンフィギュレーションのマスタ PCS
bonding master ル数> -1
チャネルを指定します。ボンディングでコンフィギュレ
ーションされた各トランシーバ・ネイティブ PHY IP イン
スタンスにボンディング・マスタを指定する必要がありま
す。Auto を選択した場合、推奨されるチャネルをトラン
シーバ・ネイティブ PHY IP コアが自動的に選択します。
デフォルト値は Auto です。TX チャネル・ボンディング・
マスタについては詳しくは、PLL およびクロック・ネット
ワークの章を参照してください。
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2-24
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PMA パラメータ
パラメータ
値
概要
Actual PCS TX 0～<チャネル数> - このパラメータは PCS TX channel bonding master パラメ
channel bonding 1
ータの選択に基づいて自動的に選択されます。PCS ボン
master
ディング・コンフィギュレーション向けに選択されたマス
タ PCS チャネルを示します。
表 2-5: TX PLL Options
パラメータ
TX local clock
division factor
値
概要
1、2、4、8
TX PLL 出力クロックを分周してパラレル・クロックとシ
リアル・クロック向けに正しい周波数を生成するためにト
ランシーバ・チャネルで使用できる分周器の値を指定しま
す。
Number of TX
1、2、3、4
PLL clock inputs
per channel
チャネル毎の TX PLL クロック入力の数を指定します。
TX PLL クロック・ソースを動的に切り替える設計をする
場合にこのパラメータを使用します。最大で 4 つの入力
ソースに対応できます。
Initial TX PLL
clock input
selection
最初に選択される TX PLL クロック入力を指定します。複
数の TX PLL クロック入力を切り替える設計をする場合に
このパラメータが必要です。
0～<TX PLL クロ
ック入力数> -1
表 2-6: TX PMA Optional Ports
パラメータ
Enable tx_pma_
clkout port
(28)
値
On/Off
概要
オプショナルの tx_pma_clkout 出力クロックをイネーブ
ルします。このクロックは TX PMA からの低速パラレ
ル・クロックであり、このクロックのソースはシリアライ
ザです。PCS/PMA インタフェース・ブロックによって駆
動されます。(28)
このクロックは FPGA トランシーバ・インタフェースの駆動には使用しません。このクロック
は外部クロック・クリーナーへのリファレンス・クロックとして使用します。
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PMA パラメータ
パラメータ
Enable tx_pma_div_
clkout port
値
On/Off
2-25
概要
オプショナルの tx_pma_div_clkout 出力クロックをイネ
ーブルします。このクロックはシリアライザによって生
成されます。このクロックは、コア・ロジックの駆動、ま
たは FPGA - トランシーバ・インタフェースの駆動に使用
できます。
を 1 または 2 に指定
した場合、このクロック出力は PMA パラレル・クロック
から供給されます。tx_pma_div_clkout division factor
を 33、40、または 66 に指定した場合、このクロックは
PMA High シリアル・クロックから供給されます。このク
ロックは通常、66:40 アプリケーションのように、TX FIFO
へのインタフェースが PMA パラレル・クロック周波数と
は異なるレートで動作する場合に使用されます。
tx_pma_div_clkout division factor
tx_pma_div_clkout
division factor:
Disabled、1、 tx_pma_div_clkout ポートがイネーブルされた際に、その
2、33、40、66 出力クロックの分周係数を指定します。
Enable tx_pma_
iqtxrx_clkout port
On/Off
オプショナルの tx_pma_iqtxrx_clkout 出力クロックをイ
ネーブルします。このクロックは、TX PMA 出力クロック
から PLL の入力までをカスケード接続するために使用し
ます。
Enable tx_pma_
elecidle port
On/Off
ポートをイネーブルします。このポート
をアサートすると、トランスミッタは強制的に電気的アイ
ドル状態になります。トランシーバが PCI Express として
コンフィギュレーションされた場合には、このポートは影
響を与えません。
tx_pma_elecidle
Enable tx_pma_
On/Off
qpipullup port (QPI)
コントロール入力ポートをイネーブル
します。このポートはクイック・パス・インタコネクト
（QPI）アプリケーション用にのみ使用します。
Enable tx_pma_
On/Off
qpipulldn port (QPI)
コントロール入力ポートをイネーブル
します。このポートは QPI アプリケーション用にのみ使
用します。
Enable tx_pma_
On/Off
txdetectrx port (QPI)
コントロール入力ポートをイネーブル
します。TX PMA のレシーバ検出ブロックは、チャネルの
もう一方の端にレシーバが存在するかを検出します。tx_
pma_txdetectrx 要求を受信すると、
レシーバ検出ブロック
が検出処理を開始します。このポートは QPI アプリケー
ションでのみ使用します。
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tx_pma_qpipullup
tx_pma_qpipulldn
tx_pma_txdetectrx
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2-26
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2015.05.11
PMA パラメータ
パラメータ
値
概要
Enable tx_pma_
rxfound port (QPI)
On/Off
ステータス出力ポートをイネーブルします。
TX PMA のレシーバ検出ブロックは、もう一方の端にレシ
ーバが存在するかを tx_pma_txdetectrx 入力を使用して
検出します。tx_pma_rxfound ポートは検出処理の状況を
レポートします。このポートは QPI アプリケーションで
のみ使用します。
Enable rx_
seriallpbken port
On/Off
オプショナルの rx_seriallpbken コントロール入力ポー
トをイネーブルします。この信号のアサートにより、トラ
ンシーバ内の TX から RX へのシリアル・ループバック・
パスがイネーブルされます。この信号は非同期入力信号
です。
tx_rxfound
表 2-7: RX CDR Options
パラメータ
値
Number of CDR 1～5
reference clocks
概要
CDR リファレンス・クロックの数を指定します。最大で
5 つのソースに対応できます。
デフォルト値は 1 です。
CDR リファレンス・クロック・ソースを動的にリコンフ
ィギュレーションする必要がある場合にこの機能を使用
します。
Selected CDR
reference clock
0～<CDR リファレ最初の CDR リファレンス・クロックを指定します。この
ンス・クロック数> パラメータで使用可能な CDR リファレンス・クロックを
-1
決定します。
デフォルト値は 0 です。
Selected CDR
reference clock
frequency
<データ・レートに CDR リファレンス・クロックの周波数を指定します。こ
より異なる>
の値は、指定されたデータ・レートに応じて異なります。
PPM detector
threshold
100
300
500
1000
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CDR の PPM しきい値を指定します。受信シリアル・デー
タと CDR リファレンス・クロックの間の PPM がこのしき
い値を超過すると、CDR のロックが外れます。
デフォルト値は 1000 です。
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PMA パラメータ
2-27
表 2-8: Equalization
パラメータ
CTLE adaptation mode
値
Manual
Triggered
概要
連続時間リニア・イコライザ（CTLE）の動作
モードを指定します。
マニュアル・モードでは、Assignment Editor を
使用して、または Quartus Settings File（.qsf）
の変更により、もしくは Avalon MemoryMapped（Avalon-MM）インタフェースを使用
してリコンフィギュレーション・レジスタに
書き込みをすることにより、CTLE オプション
を設定します。
CTLE のアーキテクチャについて詳しくは、
Arria 10 トランシーバ PHY のアーキテクチャ
の章で、5-6 ページの連続時間リニア・イ
コライゼーション（CTLE）の項を参照してく
ださい。サポートされる適応モードについて
詳しくは 5-12 ページの CTLE と DFE のイネ
ーブル方法を参照してください。
DFE adaptation mode
Continuous
Manual
Disabled
RX PMA のデシジョン・フィードバック・イ
コライゼーション（DFE）ブロックの動作モー
ドを指定します。
デフォルトの値は Disabled です。
マニュアル・モードでは、Assignment Editor を
使用して、または Quartus Settings File（.qsf）
の変更により、もしくは Avalon-MM インタフ
ェースを使用してリコンフィギュレーショ
ン・レジスタに書き込みをすることにより、
DFE オプションを設定します。
DFE について詳しくは、Arria 10 トランシーバ
PHY のアーキテクチャの章で、5-9 ページ
のディシジョン・フィードバック・イコライ
ゼーション（DFE）の項を参照してください。
サポートされる適応モードについて詳しくは
5-12 ページの CTLE と DFE のイネーブル方
法を参照してください。
Number of fixed DFE taps
Arria 10 トランシーバへのプロトコルの実装
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3、7
固定 DFE タップの数を指定します。タップの
数は、送信チャネルでのロスと、必要なイコ
ライゼーションの種類に基づいて選択しま
す。
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2-28
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2015.05.11
PMA パラメータ
表 2-9: RX PMA Optional Ports
パラメータ
値
概要
Enable rx_pma_ On/Off
clkout port
オプショナルの rx_pma_clkout 出力クロックをイネーブ
ルします。このポートは RX クロック・データ・リカバリ
（CDR）からのリカバリ・パラレル・クロックです。(29)
Enable rx_pma_ On/Off
div_clkout port
オプショナルの rx_pma_div_clkout 出力クロックをイネ
ーブルします。デシリアライザがこのクロックを生成し
ます。このクロックは、コア・ロジックを駆動するため、
RX PCS - FPGA ファブリック・インタフェースを駆動する
ため、またはその両方のために使用します。
を 1 または 2 に指定
した場合、このクロック出力は PMA パラレル・クロック
から供給されます。rx_pma_div_clkout division factor
を 33、40、または 66 に指定した場合、このクロックは
PMA シリアル・クロックから供給されます。このクロッ
クは通常、66:40 アプリケーションのように、RX FIFO へ
のインタフェースが PMA パラレル・クロック周波数とは
異なるレートで動作する場合に使用されます。
rx_pma_div_clkout division factor
rx_pma_div_
clkout division
factor:
Disabled、1、2、
33、40、66
Enable rx_pma_ On/Off
iqtxrx_clkout
port
オプショナルの rx_pma_iqtxrx_clkout 出力クロックをイ
ネーブルします。このクロックは、RX PMA 出力クロック
から PLL の入力までをカスケード接続するために使用し
ます。
Enable rx_pma_ On/Off
clkslip port
オプショナルの rx_pma_clkslip コントロール入力ポート
をイネーブルします。この信号の立ち上がりエッジで RX
シリアライザは 1 クロック・サイクル、あるいは 2 ユニッ
ト・インターバル（UI）でシリアル・データをスリップし
ます。
Enable rx_pma_ On/Off
qpipulldn port
(QPI)
Enable rx_is_
lockedtodata
port
(29)
ポートがイネーブルされた際に、その
出力クロックの分周係数を指定します。
rx_pma_div_clkout
On/Off
コントロール入力ポートをイネーブル
します。このポートは QPI アプリケーション用にのみ使
用します。
rx_pma_qpipulldn
オプショナルの rx_is_lockedtodata ステータス出力ポー
トをイネーブルします。この信号は、RX CDR がデータ・
モードにロックされている、または、受信データ・ストリ
ームにロックされようとしていることを示します。この
信号は非同期出力信号です。
このクロックは FPGA トランシーバ・インタフェースの駆動には使用しません。このクロック
は外部クロック・クリーナーへのリファレンス・クロックとして使用します。
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Arria 10 トランシーバへのプロトコルの実装
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エンハンスト PCS パラメータ
パラメータ
値
2-29
概要
Enable rx_is_
On/Off
lockedtoref port
オプショナルの rx_is_lockedtoref ステータス出力ポー
トをイネーブルします。この信号は、RX CDR が CDR リ
ファレンス・クロックにロックされていることを示しま
す。この信号は非同期出力信号です。
Enable rx_set_
On/Off
lockedtodata
port and rx_set_
lockedtoref
ports
オプショナルの rx_set_lockedtodata および rx_set_
lockedtoref コントロール入力ポートをイネーブルしま
す。これらのコントロール・ポートを使用して、RX CDR
のロック・モードを手動で制御します。これらの信号は非
同期入力信号です。
Enable rx_
seriallpbken
port
On/Off
オプショナルの rx_seriallpbken コントロール入力ポー
トをイネーブルします。この信号のアサートにより、トラ
ンシーバ内の TX から RX へのシリアル・ループバック・
パスがイネーブルされます。この信号は非同期入力信号
です。
On/Off
オプショナルの rx_prbs_err、rx_prbs_clr。および rx_
prbs_done コントロール・ポートをイネーブルします。こ
れらのポートは内部 PRBS ベリファイアを制御し、内部
PRBS ベリファイアからステータスを収集します。
Enable PRBS
（Pseudo
Random Bit
Sequence）
verifier control
and status port
関連情報
•
•
•
•
•
•
3-1 ページの PLL およびクロック・ネットワーク
3-48 ページのチャネル・ボンディングについて
5-6 ページの連続時間リニア・イコライゼーション（CTLE）
5-9 ページのディシジョン・フィードバック・イコライゼーション（DFE）
8-1 ページのアナログ・パラメータ設定
5-12 ページの CTLE と DFE のイネーブル方法
エンハンスト PCS パラメータ
この項では、エンハンスト PCS の個々のブロックをカスタマイズするためにトランシーバ・ネ
イティブ PHY の GUI で使用できるパラメータを定義します。
以下の表に、使用できるパラメータを示します。選択した Transceiver Configuration Rule に基づ
いて、指定した設定が標準プロトコルに違反する場合には、トランシーバ・ネイティブ PHY IP
コアの Parameter Editor でエラーまたは警告メッセージが表示されます。
注: イネーブルもしくはディセーブルにできるオプショナルのポートについて詳しくは、エンハ
ンスト PCS ポートの項を参照してください。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-30
UG-01143
2015.05.11
エンハンスト PCS パラメータ
表 2-10: Enhanced PCS パラメータ
パラメータ
範囲
概要
Enhanced PCS/
PMA interface
width
32、40、64
エンハンスト PCS と PMA との間のインタフェース幅
を指定します。
FPGA fabric/
Enhanced PCS
interface width
32、40、50、64、
66、67
エンハンスト PCS と FPGA ファブリックとの間のイ
ンタフェース幅を指定します。
66 ビットの FPGA ファブリックから PCS へのインタ
フェース幅では、TX や RX のパラレル・データに 64
ビットを使用します。ブロック・シンクロナイザは、
コントロール・バスからの下位 2 ビットを含む 66 ビ
ット・ワードのブロック境界を決定します。
67 ビットの FPGA ファブリックから PCS へのインタ
フェース幅は、TX や RX のパラレル・データに 64 ビ
ットを使用します。ブロック・シンクロナイザは、コ
ントロール・バスからの下位 3 ビットを含む 67 ビッ
ト・ワードのブロック境界を決定します。
On/Off
エンハンスト PCS の低レイテンシ・パスを有効にしま
す。このオプションをオンにすると、PMA からエン
ハンスト PCS まで最も低いレイテンシ・パスを提供す
るために、エンハンスト PCS の個々の機能ブロックが
バイパスされます。
Enable RX/TX
On/Off
FIFO double-width
mode
RX FIFO と TX FIFO の double width モードを有効にし
ます。double width モードを使用すると、FPGA ファブ
リックを PCS の半分の周波数で動作させることがで
きます。
Enable 'Enhanced
PCS' low latency
mode
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
エンハンスト PCS パラメータ
2-31
表 2-11: Enhanced PCS TX FIFO パラメータ
パラメータ
範囲
概要
TX FIFO Mode
Phase-Compensation 以下のいずれかのモードを指定します。
• Phase Compensation：TX FIFO が読み出しクロック
Register
（rx_clkout）と書き込みクロック（tx_coreclkin
Interlaken
または tx_clkout）の間のクロックの位相差を補償
します。TX FIFO は、等しくないギア比（64:40、
Basic
64:32 のような）および tx_enh_data_valid コント
Fast Register
ロール信号に基づきクロック周波数を書き込み、
クロック周波数を読み出します。等しくないギア
比では、TX FIFO フラグをモニタリングします。
等しいギア比（64:64、40:40 のような）では、tx_
enh_data_valid を 1’b1 に接続します。
• Register：TX FIFO はバイパスされます。tx_
parallel_data、tx_control と tx_enh_data_valid
は FIFO 出力で一度レジスタに格納されます。ギ
ア・ボックス比に基づいて tx_enh_data_valid を制
御する必要があります。ギア・ボックス比が等し
くない（66:40 のような）場合には tx_enh_data_
valid 信号を制御して、ギア・ボックスに TX デー
タが有効であることを通知します。等しいギア・
ボックス比（64:64 のような）向けには、ポート
1'b1 を常時アサートします。
• Interlaken：TX FIFO がエラスティック・バッファ
として機能します。このモードでは、FIFO へのデ
ータ・フローを制御するための追加的な信号があ
ります。そのため、FIFO 書き込みクロック周波数
は、読み出しクロック周波数と同一である必要は
ありません。tx_enh_data_valid を用いて FIFO へ
の書き込みを制御することができます。FIFO フ
ラグをモニタリングすることで、FIFO フル状態と
空の状態を回避できます。Interlaken フレーム・ジ
ェネレータは読み出しを制御します。
• Basic：TX FIFO はエラスティック・バッファとし
て機能し、tx_enh_data_valid を使用して、入力デ
ータ・フローを制御します。ギア・ボックスのデ
ータ有効フラグは FIFO 読み出しイネーブルを制
御します。
• Fast Register：TX FIFO は、より高いレイテンシを
負担しながら、FPGA ファブリックと TX PCS との
間により高い最大周波数（fMAX）を可能にします。
TX FIFO partially
full threshold
10、11、12、13、14、エンハンスト PCS TX FIFO の部分的にフルのしきい
15
値を指定します。TX FIFO が部分的にフルのステー
タスをフラグする必要がある値を入力します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-32
UG-01143
2015.05.11
エンハンスト PCS パラメータ
パラメータ
TX FIFO partially
empty threshold
範囲
1、2、3、4、5
Enable tx_enh_fifo_ On/Off
full port
Enable tx_enh_fifo_ On/Off
pfull port
Enable tx_enh_fifo_ On/Off
empty port
Enable tx_enh_fifo_ On/Off
pempty port
Altera Corporation
概要
エンハンスト PCS TX FIFO の部分的に空のしきい値
を指定します。TX FIFO が部分的に空のステータス
をフラグする必要がある値を入力します。
tx_enh_fifo_full ポートをイネーブルします。この
信号は、TX FIFO が指定されたフルのしきい値に達し
たことを示します。この信号は tx_coreclkin と同期
しています。
ポートをイネーブルします。この
信号は、TX FIFO が指定された部分的にフルのしきい
値に達したことを示します。この信号は tx_
coreclkin と同期しています。
tx_enh_fifo_pfull
tx_enh_fifo_empty ポートをイネーブルします。この
信号は、TX FIFO が指定された空のしきい値に達した
ことを示します。この信号は非同期信号です。
ポートをイネーブルします。こ
の信号は、TX FIFO が指定された部分的に空のしきい
値に達したことを示します。この信号は非同期信号
です。
tx_enh_fifo_pempty
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
エンハンスト PCS パラメータ
2-33
表 2-12: Enhanced PCS RX FIFO パラメータ
パラメータ
RX FIFO Mode
範囲
PhaseCompensation
Register
Interlaken
10GBASE-R
Basic
概要
エンハンスト PCS RX FIFO に以下のモードのいずれかを
指定します。
• Phase Compensation：このモードでは、読み出しクロッ
ク（rx_coreclkin または rx_clkout）と書き込みクロッ
ク（tx_clkout）の間のクロックの位相差を補償しま
す。
• Register：RX FIFO がバイパスされます。rx_parallel_
data、rx_control と rx_enh_data_valid は FIFO 出力で
一度レジスタに格納されます。
• Interlaken：Interlaken プロトコル向けにこのモードを選
択します。デスキュー・プロセスを実装するには、FIFO
フラグに基づいて FIFO 動作を制御する FSM の実装が
必要です。このモードでは FIFO はエラスティック・バ
ッファとして機能します。
• 10GBASE-R：このモードでは、ブロックがロックされ
た後にデータが FIFO を通過します。オーダー・セット
（OS）は削除され、アイドルは、最大パケット長 64000
バイトで+/- 100ppm のファブリック・クロックと RX
PMA クロックとの間のクロック差を補償するために
挿入されます。
• Basic：このモードでは、RX FIFO はエラスティック・
バッファとして機能します。ギア・ボックスのデータ
有効フラグは FIFO の読み出しイネーブルを制御しま
す。FIFO から読み出すかどうかを判断するために rx_
enh_fifo_pfull フラグと rx_enh_fifo_empty フラグを
モニタリングします。
RX FIFO
partially full
threshold
0～31
エンハンスト PCS RX FIFO の部分的にフルのしきい値を
指定します。デフォルト値は 23 です。
RX FIFO
partially empty
threshold
0～31
エンハンスト PCS RX FIFO の部分的に空のしきい値を指
定します。デフォルト値は 2 です。
Enable RX FIFO
alignment word
deletion
(Interlaken)
On/Off
このオプションをオンにすると、フレーム同期後に、最初
の同期ワードを含むすべてのアライメント・ワード（同期
ワード）が削除されます。このオプションを有効にする場
合は、control word deletion もまた有効にする必要がありま
す。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-34
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エンハンスト PCS パラメータ
パラメータ
範囲
概要
Enable RX FIFO
control word
deletion
(Interlaken)
On/Off
このオプションをオンにすると、Interlaken の control word
removal が有効になります。エンハンスト PCS RX FIFO が
Interlaken モードでコンフィギュレーションされた際に
このモードを有効にしていると、フレーム同期後にすべて
のコントロール・ワードが削除されます。このオプション
を有効にする場合は、alignment word deletion もまた有効
にする必要があります。
Enable rx_enh_
data_valid port
On/Off
ポートをイネーブルします。この信号
は RX FIFO からの RX データが有効になったことを示し
ます。この信号は rx_coreclkin と同期しています。
Enable rx_enh_
fifo_full port
On/Off
Enable rx_enh_
fifo_pfull port
On/Off
Enable rx_enh_
fifo_empty port
On/Off
rx_enh_data_valid
ポートをイネーブルします。この信号
は、RX FIFO が指定されたフルのしきい値に達したことを
示します。この信号は非同期信号です。
rx_enh_fifo_full
ポートをイネーブルします。この信号
は、RX FIFO が指定された部分的にフルのしきい値に達し
たことを示します。この信号は非同期信号です。
rx_enh_fifo_pfull
ポートをイネーブルします。この信号
は、RX FIFO が指定された空のしきい値に達したことを示
します。この信号は rx_coreclkin と同期しています。
rx_enh_fifo_empty
Enable rx_enh_ On/Off
fifo_pempty port
rx_enh_fifo_pempty ポートをイネーブルします。この信
号は、RX FIFO が指定された部分的に空のしきい値に達し
たことを示します。この信号は rx_coreclkin と同期して
います。
Enable rx_enh_
fifo_del port
(10GBASE-R)
On/Off
オプショナルの rx_enh_fifo_del ステータス出力ポート
をイネーブルします。この信号はレート・マッチ FIFO か
らワードが削除されたことを示します。この信号は
10GBASE-R のトランシーバ・コンフィギュレーション・
ルールにのみ使用されます。この信号は非同期信号です。
Enable rx_enh_
fifo_insert port
(10GBASE-R)
On/Off
Enable rx_enh_
fifo_rd_en port
(Interlaken)
On/Off
Altera Corporation
ポートをイネーブルします。この信
号はレート・マッチ FIFO にワードが挿入されたことを示
します。この信号は 10GBASE-R のトランシーバ・コンフ
ィギュレーション・ルールにのみ使用されます。この信号
は rx_coreclkin と同期しています。
rx_enh_fifo_insert
入力ポートをイネーブルします。この
信号は RX FIFO からワードを読み出すためにイネーブル
されます。この信号は Interlaken のトランシーバ・コンフ
ィギュレーション・ルールにのみ使用されます。この信号
は rx_coreclkin と同期しています。
rx_enh_fifo_rd_en
Arria 10 トランシーバへのプロトコルの実装
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エンハンスト PCS パラメータ
パラメータ
範囲
概要
ステータス出力ポートをイネーブ
ルします。Interlaken のトランシーバ・コンフィギュレー
ション・ルールにのみ使用されます。この信号は rx_
clkout と同期しています。
Enable rx_enh_ On/Off
fifo_align_val
port (Interlaken)
Enable rx_enh_
fifo_align_clr
port　(Interlaken)
2-35
rx_enh_fifo_align_val
入力ポートをイネーブルします。
Interlaken にのみ使用されます。この信号は rx_clkout と
同期しています。
On/Off
rx_enh_fifo_align_clr
表 2-13: Interlaken Frame Generator パラメータ
パラメータ
範囲
概要
Enable
On/Off
Interlaken frame
generator
エンハンスト PCS のフレーム・ジェネレータ・ブロックを
イネーブルします。
Frame generator 5～8192
metaframe
length
フレーム・ジェネレータのメタフレーム長を指定します。
このメタフレーム長は、フレーム・ジェネレータが作成す
る 4 つのフレーミング・コントロール・ワードを含みま
す。
Enable frame
generator burst
control
On/Off
フレーム・ジェネレータ・バーストをイネーブルします。
これにより、フレーム・ジェネレータが tx_enh_frame_
burst_en ポートの入力に基づいて TX FIFO からデータを
読み出すかどうかを決定します。
Enable tx_enh_
frame port
On/Off
ステータス出力ポートをイネーブルします。
Interlaken frame generator をイネーブルした際に、この信号
が新しいメタフレームの開始を示します。この信号は非
同期信号です。
Enable tx_enh_
frame_diag_
status port
On/Off
2 ビットの tx_enh_frame_diag_status 入力ポートをイネ
ーブルします。Interlaken frame generator をイネーブルし
た際に、この信号の値はフレーミング・レイヤ診断ワード
からのステータス・メッセージを含みます。この信号は
tx_clkout と同期しています。
Enable tx_enh_
frame_burst_en
port
On/Off
Arria 10 トランシーバへのプロトコルの実装
フィードバック
tx_enh_frame
入力ポートをイネーブルします。
Interlaken frame generator のバースト・コントロールがイネ
ーブルされると、TX FIFO から読み出すフレーム・ジェネ
レータのデータを制御するためにこの信号がアサートさ
れます。この信号はの tx_clkout と同期しています。
tx_enh_frame_burst_en
Altera Corporation
2-36
UG-01143
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エンハンスト PCS パラメータ
表 2-14: Interlaken Frame Synchronizer パラメータ
パラメータ
範囲
概要
Enable
On/Off
Interlaken frame
synchronizer
このオプションをオンにすると、エンハンスト PCS フレー
ム・シンクロナイザがイネーブルされます。
Frame
synchronizer
metaframe
length
5～8192
フレーム・シンクロナイザのメタフレーム長を指定しま
す。
Enable rx_enh_
frame port
On/Off
ステータス出力ポートをイネーブルします。
Interlaken frame synchronizer をイネーブルした際に、この
信号が新しいメタフレームの開始を示します。この信号
は非同期信号です。
rx_enh_frame
出力ポートをイネーブルします。
Interlaken frame synchronizer をイネーブルした際に、この
信号はフレーム・シンクロナイザがメタフレームの境界を
検出したことを示すためにアサートされます。この信号
は非同期出力信号です。
Enable rx_enh_ On/Off
frame_lock port
Enable rx_enh_
frame_diag_
status port
rx_enh_frame_lock
rx_enh_frame_diag_status 出力ポートをイネーブルしま
す。Interlaken frame synchronizer をイネーブルした際に、
この信号に、フレーミング・レイヤ診断ワード（[33:32]ビ
ット）の値が含まれます。この信号はレーンあたり 2 ビッ
トの出力信号です。有効な診断ワードが受信されるとラ
ッチされます。この信号は非同期信号です。
On/Off
表 2-15: Interlaken CRC32 Generator and Checker パラメータ
パラメータ
範囲
概要
Enable
Interlaken TX
CRC-32
Generator
On/Off
このオプションをオンにすると、TX エンハンスト PCS デ
ータパスが CRC32 ジェネレータ機能をイネーブルしま
す。CRC32 は診断ツールとして使用できます。CRC は診
断ワードを含む全体のメタフレームを含んでいます。
Enable
Interlaken TX
CRC-32
generator error
insertion
On/Off
このオプションをオンにすると、Interlaken CRC-32 ジェネ
レータのエラー挿入が有効になります。エラー挿入はサ
イクル精度です。この機能をイネーブルすると、tx_
control[8]または tx_err_ins 信号のアサートにより、ワ
ードが不正に反転されている状態で CRC 演算が行われ、
これによりメタフレームが不正であるという CRC が作成
されます。
Enable
On/Off
Interlaken RX
CRC-32 checker
Altera Corporation
CRC-32 チェッカー機能をイネーブルします。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS パラメータ
パラメータ
Enable rx_enh_
crc32_err port
範囲
2-37
概要
このオプションをオンにすると、エンハンスト PCS が rx_
enh_crc32_err ポートをイネーブルします。この信号は、
CRC チェッカーが現在のメタフレームでエラーを発見し
たことを示すためにアサートされます。この信号は非同
期信号です。
On/Off
表 2-16: 10GBASE-R BER Checker パラメータ
パラメータ
範囲
概要
Enable rx_enh_
highber port
(10GBASE-R)
On/Off
ポートをイネーブルします。この信号は、
10GBASE-R のトランシーバ・コンフィギュレーション・
ルール向けに、ビット・エラー・レートが 10 -4 より高い
ことを示すためにアサートされます。これは、10GBASE-R
の仕様にそって、125 us 以内に少なくとも 16 のエラーが
ある場合に生じます。この信号は非同期信号です。
Enable rx_enh_
highber_clr_cnt
port
(10GBASE-R)
On/Off
入力ポートをイネーブルします。
この信号は、10GBASE-R のトランシーバ・コンフィギュ
レーション・ルール向けに、内部カウンタをクリアするた
めにアサートされます。カウンタは、BER ステート・マシ
ンが「BER_BAD_SH」ステートに入った回数を示します。
この信号は非同期信号です。
rx_enh_highber
rx_enh_highber_clr_cnt
rx_enh_clr_errblk_count 入力ポートをイネーブルしま
す。この信号は、10GBASE-R のトランシーバ・コンフィ
ギュレーション・ルール向けに、内部カウンタをクリアす
るためにアサートされます。カウンタは、RX ステート・
マシンが RX_E ステートに入った回数を示します。FEC
ブロックがイネーブルされたプロトコルでは、この信号は
RX FEC ブロックのステータス・カウンタをリセットする
ためにアサートされます。この信号は非同期信号です。
Enable rx_enh_ On/Off
clr_errblk_count
port
(10GBASE-R)
表 2-17: 64b/66b Encoder and Decoder パラメータ
パラメータ
範囲
概要
Enable TX 64b/
66b encoder
On/Off
このオプションをオンにすると、エンハンスト PCS が TX
64b/66b エンコーダをイネーブルします。
Enable RX 64b/
66b decoder
On/Off
このオプションをオンにすると、エンハンスト PCS が RX
64b/66b デコーダをイネーブルします。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-38
UG-01143
2015.05.11
エンハンスト PCS パラメータ
パラメータ
Enable TX sync
header error
insertion
範囲
概要
このオプションをオンにすると、エンハンスト PCS で、レ
シーバで行われるエラー状態テストを補佐するためのサ
イクル精度エラーの作成が可能になります。エラー挿入
がイネーブルされ、エラーフラグがセットされると、現在
のワード用のエンコーディング同期ヘッダが不正な形で
生成されます。正しい同期ヘッダが 2'b01（コントロール・
タイプ）であれば、2'b00 がエンコードされます。正しい
同期ヘッダが 2'b10（データ・タイプ）であれば、2'b11 が
エンコードされます。
On/Off
表 2-18: Scrambler and Descrambler パラメータ
パラメータ
Enable TX
scrambler
(10GBASE-R/
Interlaken)
範囲
概要
スクランブラ機能をイネーブルします。このオプション
は、Basic（エンハンスト PCS）モード、Interlaken と、
10GBASE-R のプロトコルで使用可能です。ブロック・シ
ンクロナイザがイネーブルされ、ギア・ボックス比が
66:32、66:40、または 66:64 である際の、Basic（エンハンス
ト PCS）モードでスクランブラをイネーブルにできます。
On/Off
TX scrambler
ユーザー指定の 58 Interlaken プロトコル用にゼロ以外のシードを用意する必
seed (10GBASE- ビットの値
要があります。マルチ・レーンの Interlaken トランシー
R/Interlaken)
バ・ネイティブ PHY IP では最初のレーンのスクランブラ
がこのシードを有します。他のレーンのスクランブラは、
このシードにレーンあたり 1 を増加させたシードを有し
ます。10GBASE-R の最初のシードは
0x03FFFFFFFFFFFFFF です。このパラメータは
10GBASE-R と Interlaken のプロトコルに必要です。
Enable RX
descrambler
(10GBASE-R/
Interlaken)
デスクランブラ機能をイネーブルします。このオプショ
ンは、Basic（エンハンスト PCS）モード、Interlaken と、
10GBASE-R のプロトコルで使用できます。ブロック・シ
ンクロナイザがイネーブルされ、ギアボックス比が 66:32、
66:40、または 66:64 の Basic（エンハンスト PCS）モードで
デスクランブラをイネーブルにできます。
On/Off
表 2-19: Interlaken Disparity Generator and Checker パラメータ
パラメータ
Enable
Interlaken TX
disparity
generator
Altera Corporation
範囲
On/Off
概要
このオプションをオンにすると、エンハンスト PCS はディ
スパリティ・ジェネレータをイネーブルします。このオプ
ションは Interlaken プロトコルで使用可能です。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS パラメータ
パラメータ
範囲
2-39
概要
Enable
On/Off
Interlaken RX
disparity checker
このオプションをオンにすると、エンハンスト PCS がディ
スパリティ・チェッカーをイネーブルします。このオプシ
ョンは Interlaken プロトコルで使用可能です。
Enable
Interlaken TX
random
disparity bit
Interlaken ランダム・ディスパリティ・ビットをイネーブ
ルします。イネーブルすると、レイテンシを 1 サイクル節
減するディスパリティ・ビットとして乱数が使用されま
す。
On/Off
表 2-20: Block Synchronizer パラメータ
パラメータ
範囲
概要
Enable RX block On/Off
synchronizer
このオプションをオンにすると、エンハンスト PCS は RX
ブロック・シンクロナイザをイネーブルします。このオプ
ションは Basic（Enhanced PCS）モード、Interlaken と
10GBASE-R のプロトコルで使用可能です。
Enable rx_enh_
blk_lock port
ポートをイネーブルします。ブロック・
シンクロナイザをイネーブルした際に、この信号はブロッ
クが境界を検出したことを示すためにアサートされます。
この信号は非同期出力信号です。
On/Off
rx_enh_blk_lock
表 2-21: Gearbox パラメータ
パラメータ
範囲
概要
Enable TX data
bitslip
On/Off
このオプションをオンにすると、TX ギアボックスは、ビ
ットスリップ・モードで動作します。tx_enh_bitslip ポー
トは、TX パラレル・データが PMA に行く前にスリップす
るビット数を制御します。
Enable TX data
polarity
inversion
On/Off
このオプションをオンにすると、TX データの極性が反転
されます。これにより PCB 上の誤った配置配線を修正す
ることができます。
Enable RX data
bitslip
On/Off
このオプションをオンにすると、エンハンスト PCS RX ブ
ロック・シンクロナイザがビットスリップ・モードで動作
します。イネーブルすると、PMA からの RX パラレル・デ
ータを PCS に渡す 1 ビット手前でスリップさせるために、
rx_bitslip ポートが立ち上がりエッジでアサートされま
す。
Enable RX data
polarity
inversion
On/Off
このオプションをオンにすると、RX データの極性が反転
されます。これにより PCB 上の誤った配置配線を修正す
ることができます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-40
UG-01143
2015.05.11
エンハンスト PCS パラメータ
パラメータ
Enable tx_enh_
bitslip port
範囲
概要
ポートをイネーブルします。TX ビットス
リップをイネーブルした際に、この信号は、TX パラレル・
データが PMA に行く前にスリップするビット数を制御し
ます。
On/Off
tx_enh_bitslip
ポートをイネーブルします。RX ビットスリッ
プをイネーブルした際に、PMA からの RX パラレル・デー
タを PCS に渡す 1 ビット手前でスリップさせるために、
rx_bitslip ポートが立ち上がりエッジでアサートされま
す。このポートは標準 PCS とエンハンスト PCS とで共有
されています。
Enable rx_bitslip On/Off
port
rx_bitslip
表 2-22: KR FEC パラメータ
パラメータ
範囲
概要
Enable RX KRFEC error
marking
On/Off
このオプションをオンにすると、デコーダは訂正不可能な
エラーを検出した際に両方の同期ビット（2'b11）をアサー
トします。この機能は KR-FEC デコーダを通過するレイ
テンシを増加させます。
Error marking
type
On/Off
エラー・マーキング・タイプを指定します（10G または
40G）
Enable KR-FEC
TX error
insertion
On/Off
KR-FEC エンコーダのエラー挿入機能をイネーブルしま
す。この機能を使用して、現在のワードのビット 0 で始ま
るデータを破損させることにより、エラーを挿入すること
ができます。
KR-FEC TX
error insertion
spacing
ユーザー入力（1 ビ KR-FEC の TX エラー挿入の間隔を指定します。
ット～15 ビット）
Enable tx_enh_
frame port
On/Off
tx_enh_frame
ポートをイネーブルします。
Enable rx_enh_
frame port
On/Off
rx_enh_frame
ポートをイネーブルします。
Enable rx_enh_
frame_diag_
status port
On/Off
rx_enh_frame_diag_status
ポートをイネーブルします。
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
• 2-302 ページのエンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コ
ンフィギュレーションの使用
• 2-82 ページの Interlaken
• 10GBASE-R and 10GBASE-R 1588
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
標準 PCS パラメータ
2-41
• 2-134 ページの 10GBASE-KR PHY IP コア
• 2-57 ページのエンハンスト PCS ポート
標準 PCS パラメータ
この項では、標準 PCS をカスタマイズするために指定できるパラメータについて説明します。
プロトコル向けの標準 PCS のコンフィギュレーションについての具体的な情報は、このユーザ
ー・ガイドでこれらのプロトコルのサポートについて説明している項を参照してください。
表 2-23: Standard PCS パラメータ
注: イネーブルもしくはディセーブルにできるオプショナルのポートについて詳しくは、2-72 ページ
の標準 PCS ポートの項を参照してください。
パラメータ
Standard PCS /
PMA interface
width
範囲
8、10、16、20
概要
標準 PCS とトランシーバ PMA 間のデータ・インタフェー
ス幅を指定します。
FPGA fabric /
Standard TX
PCS interface
width
8、10、16、20、32、 FPGA ファブリックから TX PCS へのインタフェース幅を
40
示します。この値は、標準 TX PCS データパス内のそれぞ
れのブロックの現在のコンフィギュレーションによって
決定します
FPGA fabric /
Standard RX
PCS interface
width
8、10、16、20、32、 FPGA ファブリックから RX PCS へのインタフェース幅を
40
示します。この値は、標準 RX PCS データパス内のそれぞ
れのブロックの現在のコンフィギュレーションによって
決定します
Enable Standard
PCS low latency
mode
On / Off
標準 PCS 向けに低レイテンシ・パスをイネーブルします。
標準 PCS 内の一部の機能ブロックは、最小のレイテンシを
提供するためにバイパスされます。Transceiver
configuration rules に Basic/Custom w/Rate Match
(Standard PCS)を指定している際には、このパラメータを
オンにできません。
表 2-24: TX および RX FIFO のパラメータ
パラメータ
TX FIFO mode
範囲
low_latency
register_fifo
fast_register
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
標準 PCS の TX FIFO モードを指定します。以下のモード
が使用可能です。
• low_latency：このモードは、TX データパスに 2～3 サ
イクルのレイテンシを追加します。
• register_fifo：このモードでは、PCS を通過するレイテ
ンシを削減するために FIFO はレジスタに置き換えら
れます。このモードは、CPRI のような確定的レイテン
シを必要とするプロトコル向けに使用します。
• fast_register：このモードは、より高いレイテンシを負
担しながら、FPGA ファブリックと TX PCS との間によ
り高い最大周波数（fMAX）を可能にします。
Altera Corporation
2-42
UG-01143
2015.05.11
標準 PCS パラメータ
パラメータ
RX FIFO mode
範囲
low_latency
register_fifo
Enable tx_std_
pcfifo_full port
On/Off
Enable tx_std_
pcfifo_empty
port
On/Off
Enable rx_std_
pcfifo_full port
On/Off
Enable rx_std_
pcfifo_empty
port
On/Off
概要
以下のモードが使用可能です。
• low_latency：このモードは、RX データパスに 2～3 サ
イクルのレイテンシを追加します。
• register_fifo：このモードでは、PCS を通過するレイテ
ンシを削減するために FIFO はレジスタに置き換えら
れます。このモードは、CPRI のような確定的レイテン
シを必要とするプロトコル向けに使用します。
ポートをイネーブルします。この信
号は、標準 TX 位相補償 FIFO が指定されたフルのしきい
値に達したことを示します。この信号は tx_std_clkout
と同期しています。
tx_std_pcfifo_full
ポートをイネーブルします。この信
号は、標準 TX 位相補償 FIFO が指定された空のしきい値
に達したことを示します。この信号は tx_std_clkout と
同期しています。
tx_std_pcfifo_empty
rx_std_pcfifo_full ポートをイネーブルします。この信
号は、標準 RX 位相補償 FIFO が指定されたフルのしきい
値に達したことを示します。この信号は rx_std_clkout
と同期しています。
ポートをイネーブルします。この信
号は、標準 RX 位相補償 FIFO が指定された空のしきい値
に達したことを示します。この信号は rx_std_clkout と
同期しています。
rx_std_pcfifo_empty
表 2-25: Byte Serializer and Deserializer パラメータ
パラメータ
Enable TX byte
serializer
範囲
Disabled
Serialize x2
Serialize x4
Enable RX byte
deserializer
Disabled
Deserialize x2
Deserialize x4
Altera Corporation
概要
標準 PCS の TX バイト・シリアライザ・モードを指定しま
す。トランシーバ・アーキテクチャでは、標準 PCS は PMA
シリアライザのデータ幅の 2 倍または 4 倍で動作するこ
とができます。バイト・シリアライザを使用することによ
り、PCS はより広い FPGA インタフェース幅に対応するた
めにより低い内部クロック周波数で動作可能になります。
Serialize x4 は PCIe プロトコル実装にのみ適用できます。
標準 PCS で RX バイト・デシリアライザのモードを指定し
ます。トランシーバ・アーキテクチャでは、標準 PCS は
PMA デシリアライザのデータ幅の 2 倍または 4 倍で動作
することができます。バイト・デシリアライザを使用する
ことにより、PCS はより広い FPGA インタフェース幅に対
応するためにより低い内部クロック周波数で動作可能に
なります。Deserialize x4 は PCIe プロトコル実装にのみ適
用できます。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
標準 PCS パラメータ
2-43
表 2-26: 8B/10B Encoder and Decoder パラメータ
パラメータ
範囲
概要
Enable TX 8B/
10B encoder
On/Off
このオプションをオンにすると、標準 PCS が TX 8B/10B エ
ンコーダをイネーブルします。
Enable TX 8B/
10B disparity
control
On/Off
このオプションをオンにすると、標準 PCS に 8B/10B エン
コーダのディスパリティ・コントロールが含まれます。
tx_forcedisp コントロール信号を使用して、8B/10B エン
コーダのディスパリティを強制することができます。
Enable RX 8B/
10B decoder
On/Off
このオプションをオンにすると、標準 PCS に 8B/10B デコ
ーダが含まれます。
表 2-27: Rate Match FIFO パラメータ
パラメータ
RX rate match FIFO
mode
範囲
Disabled
Basic 10-bit
PMA width
概要
標準 PCS の RX レート・マッチ FIFO の動作を指定しま
す。
Basic 20-bit
PMA width
GbE
PIPE
PIPE 0 ppm
RX rate match
insert/delete +ve
pattern (hex)
ユーザー指定の RX レート・マッチ FIFO に+ve（プラス）ディスパリティ
20 ビット・パタ値を 16 進数の文字列で指定します。
ーン
RX rate match
insert/delete -ve
pattern (hex)
ユーザー指定の RX レート・マッチ FIFO に-ve（マイナス）ディスパリテ
20 ビット・パタィ値を 16 進数の文字列で指定します。
ーン
Enable rx_std_
rmfifo_full port
On / Off
Enable rx_std_
rmfifo_empty port
On / Off
PCI Express Gen3
rate match FIFO
mode
Bypass
0 ppm
オプショナルの rx_std_rmfifo_full ポートをイネーブル
します。
rx_std_rmfifo_empty
ポートをイネーブルします。
PCI Express Gen3 のレート・マッチ FIFO に PPM 許容値を
指定します。
600 ppm
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-44
UG-01143
2015.05.11
標準 PCS パラメータ
表 2-28: Word Aligner and Bitslip パラメータ
パラメータ
範囲
Enable TX bitslip
On / Off
Enable tx_std_
bitslipboundarysel port
On / Off
RX word aligner mode
bitslip
manual (PLD
controlled)
概要
このオプションをオンにすると、PCS はビットスリッ
プ機能を含みます。発振される TX データを tx_std_
bitslipboundarysel コントロール信号によって指定
したビット数だけスリップさせることができます。
tx_std_bitslipboundarysel
ーブルします。
コントロール信号をイネ
標準 PC に RX ワード・アライナ・モードを指定しま
す。ワード・アライナ幅は、PCS と PMA の幅、なら
びに 8B/10B が有効になっているかどうかによって異
なります。
synchronous
state machine
deterministic
latency
RX word aligner pattern
length
7、8、10、16、ワード・アライナがアラインメントに使用するパター
(30)
20、32、40 ンの長さを指定します。
RX word aligner pattern
(hex)
ユーザー指定ワード・アラインメント・パターンを 16 進数で指定
します。
Number of word
alignment patterns to
achieve sync
Number of invalid words
to lose sync
Number of valid data
words to decrement error
count
(30)
0～255
0～63
0～255
ワード・アライナが同期をロックする前に受信する必
要がある、有効なワード・アラインメント・パターン
の数を指定します。デフォルトは 3 です。
ワード・アライナが同期を失う前に受信する必要があ
る、無効なデータ・コードまたはディスパリティ・エ
ラーの数を指定します。デフォルトは 3 です。
エラー・カウンタをデクリメントするために受信する
必要がある有効なデータ・コードの数を指定します。
ワード・アライナがエラー・カウントを 0 までデクリ
メントするのに十分な、有効なデータ・コードを受信
すると、ワード・アライナは、同期のロックに戻りま
す。
Arria 10 標準 PCS のアーキテクチャの章の 1-46 ページの表 2-11 を参照してください。この
表は、使用可能なワード・アライナ・モードで指定可能な「RX ワード・アライナ・パターン
長」の値を示しています。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
標準 PCS パラメータ
パラメータ
範囲
2-45
概要
Enable Fast Syncstatus
reporting for
deterministic latency SM
after RX-word aligner
mode
On / Off
イネーブルすると、デシリアライザがワードをアライ
ンメントするためにビット・スリップを完了した直後
に、rx_syncstatus が High にアサートします。これが
選択されていなければ、サイクル・スリップ動作が完
了し、ワード・アラインメント・パターンが PCS によ
って検出された（たとえば rx_patterndetect がアサ
ートされた）後に rx_syncstatus がアサートします。
このパラメータは、CPRI (Auto) プロトコルが選択さ
れた際にのみ適用されます。
Enable fast sync status
reporting for
deterministic latency SM
On / Off
このパラメータが選択されていれば、PCS と PMA 間
のサイクル・スリップ動作が完了すると、ワード・ア
ライン・ステータス信号が High にアサートされます。
それ以外の場合には、サイクル・スリップ動作が完了
し、ワード・アライン・パターンがアラインメントさ
れて PCS に到着したことが検出された後に、ワード・
アライン・ステータスがアサートされます。このパラ
メータは、CPRI (Auto) プロトコルが選択された際に
のみ適用されます。
Enable rx_std_wa_
patternalign port
On / Off
rx_std_wa_patternalign ポートをイネーブルします。
ワード・アライナがマニュアル・モードでコンフィギ
ュレーションされ、この信号がイネーブルされている
場合に、ワード・アライナは次に受信するワード・ア
ラインメント・パターンにアラインメントします。
Enable rx_std_wa_
a1a2size port
On / Off
オプショナルの rx_std_wa_a1a2size コントロール入
力ポートをイネーブルします。
Enable rx_std_
bitslipboundarysel port
On / Off
オプショナルの rx_std_bitslipboundarysel ステータ
ス出力ポートをイネーブルします。
Enable rx_bitslip port
On / Off
ポートをイネーブルします。このポート
は、標準 PCS とエンハンスト PCS とで共有されてい
ます。
rx_bitslip
表 2-29: Bit Reversal and Polarity Inversion
パラメータ
Enable TX bit
reversal
範囲
On / Off
Arria 10 トランシーバへのプロトコルの実装
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概要
このオプションをオンにすると、8B/10B エンコーダは TX
パラレル・データをシリアル化するために、PMA に送信
する前に逆転させます。送信される TX データ・ビットの
順序は逆転されます。通常の順序は LSB から MSB です。
逆転された順序は MSB から LSB です。回路の動作中に、
ダイナミック・リコンフィギュレーションによってこの
設定を変更することができます。
Altera Corporation
2-46
UG-01143
2015.05.11
標準 PCS パラメータ
パラメータ
範囲
概要
Enable TX byte
reversal
On / Off
このオプションをオンにすると、8B/10B エンコーダはデ
ータを送信する前にバイトの順序を逆転させます。この
機能を使用すると、誤った形に入れ替わったバイトの順
序を逆転させることができます。PCS は、PCS から PMA
へのインタフェース幅が 16 ビット、または 20 ビットで
ある際の、8 ビット・ワード、または 10 ビット・ワード
の、どちらの順序も入れ替えることができます。このオ
プションは一部の Transceiver configuration rules では有
効ではありません。
Enable TX polarity
inversion
On / Off
このオプションをオンにすると、tx_std_polinv ポートは
PMA への TX パラレル・データの極性反転を制御します。
このパラメータをオンにする場合には、Enable tx_polinv
port もオンにする必要があります。
Enable tx_polinv
port
On / Off
このオプションをオンにすると、tx_polinv 入力コントロ
ール・ポートがイネーブルされます。ボード・レイアウ
ト時にシリアル差動リンクの信号が誤った形に入れ替わ
った場合に、正と負の信号を入れ替えるためにこのコン
トロール・ポートを使用します。
Enable RX bit
reversal
On / Off
このオプションをオンにすると、ワード・アライナが RX
パラレル・データを反転させます。受信する RX データ・
ビットの順番は逆転されます。通常の順序は LSB から
MSB です。逆転された順序は MSB から LSB です。この
設定はダイナミック・リコンフィギュレーションによっ
て変更することができます。
Enable RX bit reversal をイネーブルする際には Enable rx_
std_bitrev_ena port もイネーブルする必要があります。
Enable rx_std_
bitrev_ena port
On / Off
このオプションをオンして、rx_std_bitrev_ena コントロ
ール・ポートをアサートすると、RX データの順序が逆転
されます。通常の順序は LSB から MSB です。逆転され
た順序は MSB から LSB です。
Enable RX byte
reversal
On / Off
このオプションをオンにすると、ワード・アライナは RX
FIFO にデータを格納する前にバイトの順序を逆転させ
ます。この機能を使用すると、誤った形に入れ替わった
バイトの順序を逆転させることができます。PCS は、PCS
から PMA へのインタフェース幅が 16 ビット、または 20
ビットである際の、8 ビット・ワード、または 10 ビット・
ワードの、どちらの順序も入れ替えることができます。
このオプションは一部の Transceiver configuration rules
では有効ではありません。
Enable RX byte reversal をイネーブルする際には Enable
rx_std_byterev_ena port も選択する必要があります。
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Arria 10 トランシーバへのプロトコルの実装
フィードバック
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2015.05.11
標準 PCS パラメータ
2-47
パラメータ
範囲
概要
Enable rx_std_
byterev_ena port
On / Off
このオプションをオンにして、rx_std_byterev_ena 入力
コントロール・ポートをアサートすると、PMA から受信
した 8 ビットまたは 10 ビット・ワードそれぞれの順番が
入れ替えられます。
Enable RX polarity
inversion
On / Off
このオプションをオンにすると、rx_std_polinv ポートは
RX パラレル・データの極性を反転します。このパラメー
タをオンにする場合には、Enable rx_polinv port もイネー
ブルにする必要があります。
Enable rx_polinv
port
On / Off
このオプションをオンにすると、rx_polinv 入力がイネー
ブルされます。ボード・レイアウト時にシリアル差動リ
ンクの信号が誤った形に入れ替わった場合に、正と負の
信号を入れ替えるためにこのコントロール・ポートを使
用します。
Enable rx_std_
signaldetect port
On / Off
このオプションをオンにすると、オプショナルの rx_std_
出力ポートがイネーブルされます。この信
号は PCI Express プロトコルに必要です。イネーブルす
ると、信号しきい値の検出回路が、RX 入力バッファの信
号レベルが指定された信号検出しきい値電圧を超えてい
るかどうかを検出します。信号検出しきい値は、Quartus
II Assignment Editor または.qsf を使用して指定できます。
signaldetect
表 2-30: PCIe Ports
パラメータ
範囲
概要
Enable PCIe
dynamic
datarate switch
ports
On/Off
このオプションをオンにすると、pipe_rate、pipe_sw、お
よび pipe_sw_done ポートがイネーブルされます。これら
のポートをマルチ・レーンの PCIe Gen2 および Gen3 コン
フィギュレーションの PLL IP インスタンスに接続しま
す。pipe_sw ポートと pipe_sw_done ポートは、マルチ・レ
ーン・ボンディング・コンフィギュレーションでのみ使用
可能です。
Enable PCIe
pipe_hclk_in
and pipe_hclk_
out ports
On/Off
このオプションをオンにすると、pipe_hclk_in ポートと
ポートがイネーブルされます。これらのポ
ートは PCI Express コンフィギュレーションの PLL IP イン
スタンスに接続する必要があります。
Enable PCIe
Gen3 analog
control ports
On/Off
pipe_hclk_out
Arria 10 トランシーバへのプロトコルの実装
フィードバック
このオプションをオンにすると、pipe_g3_txdeemph ポート
と pipe_g3_rxpresenthint ポートがイネーブルされます。
これらのポートは Gen3 コンフィギュレーションのイコラ
イゼーションに使用します。
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2-48
UG-01143
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PCS ダイレクト
パラメータ
範囲
概要
Enable PCIe
electrical idle
control and
status ports
On/Off
このオプションをオンにすると、pipe_rx_eidleinfersel
ポートと pipe_rx_elecidle ポートがイネーブルされま
す。これらのポートは PCI Express コンフィギュレーショ
ンに使用します。
Enable PCIe
pipe_rx_polarity
port
On/Off
このオプションをオンにすると、pipe_rx_polarity 入力コ
ントロール・ポートがイネーブルされます。このオプショ
ンは、PCI Express コンフィギュレーションのチャネル信号
極性の制御に使用します。標準 PCS が PCIe 向けにコンフ
ィギュレーションされた場合に、この信号のアサートによ
り RX ビットの極性が反転されます。他の Transceiver
configuration rules では、オプショナルの rx_polinv ポー
トが RX ビット・ストリームの極性を反転させます。
関連情報
2-72 ページの標準 PCS ポート
PCS ダイレクト
表 2-31: PCS Direct Datapath パラメータ
パラメータ
PCS Direct
interface width
範囲
8、10、16、20、
32、40、64
概要
PLD とトランシーバ PMA の間のデータ・インタフェー
ス幅を指定します。
ダイナミック・リコンフィギュレーション・パラメータ
ダイナミック・リコンフィギュレーションにより、トランシーバ・チャネルや PLL の動作をデ
バイスの電源を切らずに変更することができます。各トランシーバ・チャネルと PLL はリコン
フィギュレーション用に Avalon-MM スレーブ・インタフェースを含みます。このインタフェー
スが各チャネルと PLL のプログラマブルなアドレス空間への直接的なアクセスを提供します。
各チャネルと PLL が専用の Avalon-MM スレーブ・インタフェースを含むことにより、チャネル
を同時処理で、あるいは連続的に、動的に変更することができます。システムが同時処理のリコ
ンフィギュレーションを必要としない場合には、トランシーバ・ネイティブ PHY IP が単独のリ
コンフィギュレーション・インタフェースを共有するように、パラメータ化をすることができま
す。
ダイナミック・リコンフィギュレーションは、トランシーバ・チャネルと PLL の多くの機能や
特性を変更するために使用することができます。たとえば、TX PLL へのリファレンス・クロッ
ク入力を変更できます。また、データパスを標準とエンハンストとの間で変更することもできま
す。
表 2-32: Dynamic Reconfiguration
パラメータ
値
概要
Enable dynamic
reconfiguration
On/Off
このオプションをオンにすると、ダイナミック・リコンフィ
ギュレーションのインタフェースがイネーブルされます。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
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ダイナミック・リコンフィギュレーション・パラメータ
2-49
パラメータ
値
概要
Share
reconfiguration
interface
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP は、すべてのチャネルにダイナミック・リコンフィギ
ュレーション用の単独の Avalon-MM スレーブ・インタフェー
スを提供します。このコンフィギュレーションでは、リコン
フィギュレーション・アドレス・バスの上位[n:10]アドレス・
ビットがチャネルを指定します。チャネル番号は 2 進数でエ
ンコードされます。アドレス・ビット[9:0]は、チャネルごと
のリコンフィギュレーション空間にレジスタ・オフセット・
アドレスを提供します。
Enable Altera Debug
Master Endpoint
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP は、ダイナミック・リコンフィギュレーション用に
Avalon-MM スレーブ・インタフェースに内部的に接続する、
エンベデッドのアルテラ・デバッグ・マスタ・エンドポイン
ト（ADME）を含みます。ADME はトランシーバのリコンフ
ィギュレーション空間にアクセスできます。また、システム・
コンソールを使用して JTAG 経由でテストやデバッグ機能を
処理します。2 チャネル以上を使用するコンフィギュレーシ
ョンでは、このオプションは Share reconfiguration interface オ
プションのイネーブルを必要とします。
表 2-33: Optional Reconfiguration Logic
パラメータ
値
概要
Enable capability
registers
On/Off
トランシーバ・チャネルのコンフィギュレーションについての概略
情報を提供するケーパビリティ・レジスタをイネーブルします。
Set user-defined IP
identifier
ユーザー定義ケーパビリティ・レジスタがイネーブルされると user_identifier
オフセットから読み出される、ユーザー定義の数値による識別子を
設定します。
Enable control and
status registers
On/Off
エンベデッド・デバッグを介して PHY インタフェースにステータ
ス信号の読み出しとコントロール信号の書き込みをするために、ソ
フト・レジスタをイネーブルします。
Enable PRBS
(Pseudo Random
Binary Sequence)
soft accumulators
On/Off
ハード PRBS ジェネレータとチェッカーが使用されている場合に、
PRBS ビットとエラーの蓄積を処理するためにソフト・ロジックを
イネーブルします。
Enable On-Die
Instrumentation
(ODI) acceleration
logic
On/Off
ODI を使用する際の、ビット高速化向けソフト・ロジックおよびエ
ラー累積をイネーブルします。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-50
UG-01143
2015.05.11
ダイナミック・リコンフィギュレーション・パラメータ
表 2-34: Configuration Files
パラメータ
値
Configuration file
prefix
概要
<プリフィックス> 生成されたコンフィギュレーション・ファイルに使用するた
めのファイル・プレフィックスを指定します。トランシーバ・
ネイティブ PHY IP の各バリアントでコンフィギュレーショ
ン・ファイルに固有のプリフィックスを使用する必要があり
ます。
Generate
SystemVerilog
package file
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP は、SystemVerilog パッケージ・ファイルである、_
reconfig_parameters.sv を生成します。このファイルにはリコ
ンフィギュレーションに必要な属性値で定義されたパラメー
タが入っています。
Generate C header
file
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP は、C ヘッダ・ファイルである、_reconfig_parameters.h
を生成します。このファイルにはリコンフィギュレーション
に必要な属性値で定義されたマクロが入っています。
Generate MIF
(Memory
Initialization File)
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP は、MIF である、_reconfig_parameters.mif を生成しま
す。このファイルにはデータ･フォーマットでのリコンフィ
ギュレーションに必要な属性値が入っています。
表 2-35: Configuration Profiles
パラメータ
値
Enable
multiple
reconfiguratio
n profiles
On/Off
イネーブルすると、複数のコンフィギュレーションを格納するために GUI
を使用できます。この情報は、タイミング・ドリブン・コンパイル時にす
べてのコンフィギュレーションに必要なタイミング・アークを含めるため
に、Quartus によって使用されます。ネイティブ PHY は、格納されたすべ
てのプロファイル向けにリコンフィギュレーション・ファイルを生成しま
す。また、ネイティブ PHY は、複数のリコンフィギュレーション・プロ
ファイル間でリコンフィギュレーションができることを確認するために、
これらに矛盾がないかどうかをチェックします。特にこれは、各コンフィ
ギュレーション向けに同じポートを使用するようにしていることをチェ
ックします。(31)
Enable
embedded
reconfiguratio
n streamer
On/Off
エンベデット・リコンフィギュレーション・ストリーマをイネーブルし、
これは、複数の定義済みコンフィギュレーション・プロファイル間でのダ
イナミック・リコンフィギュレーション・プロセスを自動化します。これ
はオプションであり、また、ロジック使用率を増加させます。PHY は、あ
らかじめコンフィギュレーションされたプロファイル間で動的にリコン
フィギュレーションするために必要なすべてのロジックとデータを含み
ます。
(31)
概要
タイミング収束について詳しくは、リコンフィギュレーション・インタフェースとダイナミック・
リコンフィギュレーションの章のタイミング収束に関する推奨事項の項を参照してください。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
ダイナミック・リコンフィギュレーション・パラメータ
2-51
パラメータ
値
概要
Generate
reduced
reconfiguratio
n files
On/Off
イネーブルすると、ネイティブ PHY が、複数のコンフィギュレーション・
プロファイルで異なる、属性または RAM データのみを含むリコンフィギ
ュレーション・レポート・ファイルを生成します。削減された.mif ファイ
ルを使用することにより、コンフィギュレーション時間が減少します。
Number of
1、2、3、4、複数のリコンフィギュレーション・プロファイルをイネーブルした場合に
reconfiguratio 5、6、7、8
サポートするリコンフィギュレーション・プロファイルの数を指定しま
n profiles
す。
Selected
0、1、2、3、選択したプロファイル向けに該当するボタンをクリックした際に、どのリ
reconfiguratio 4、5、6、7 コンフィギュレーション・プロファイルを store / load / clear / refresh するか
n profile
を選択します。
Store
configuration
to selected
profile
-
このボタンをクリックすると、現在のネイティブ PHY パラメータ設定を、
「Selected reconfiguration profile」で指定されたプロファイルにセーブつまり
格納します。
Load
configuration
from selected
profile
-
このボタンをクリックすると、現在のネイティブ PHY に、「Selected
reconfiguration profile」で指定されたプロファイルからパラメータ設定をロ
ードします。
Clear selected
profile
-
このボタンをクリックすると、
「Selected reconfiguration profile」で指定され
たプロファイルに格納されているネイティブ PHY パラメータ設定をクリ
アつまり消去します。空のプロファイルではネイティブ PHY の現在のパ
ラメータ設定がデフォルト値となります。
Clear all
profiles
-
このボタンをクリックすると、すべてのプロファイルのネイティブ PHY
パラメータ設定をクリアします。
Refresh
selected
profile
-
このボタンのクリックは、「Load configuration from selected profile」ボタン
と「Store configuration to selected profile」ボタンを順にクリックすることに
相当します。この操作は「Selected reconfiguration profile」パラメータで指
定されたプロファイルから格納されているネイティブ PHY パラメータ設
定をロードし、続いて、そのプロファイルにそのパラメータを格納つまり
セーブします。
表 2-36: Generation Options
パラメータ
値
概要
Generate parameter
documentation file
On/Off
このオプションをオンにすると、トランシーバ・ネイティブ
PHY IP パラメータの内容をコンマ区切り値ファイル（.csv）
で出力します。
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-52
UG-01143
2015.05.11
PMA ポート
PMA ポート
この項では、Arria 10 トランシーバ・ネイティブ PHY IP コアの PMA ポートとキャリブレーショ
ン・ポートについて説明します。
以下の表では、変数は次に示すパラメータを表します。
•
•
•
•
<n>—レーン数
<d>ーシリアライゼーション・ファクタ
<s>—シンボル・サイズ
<p>—PLL 数
表 2-37: TX PMA ポート
ポート名
tx_serial_
data[<n>-1:0]
tx_serial_
clk0
tx_bonding_
clocks[<n><6>
-1:0]
入力/出力クロック・
ドメイン
概要
入力
N/A
TX PMA のシリアル・データ出力です。
入力
クロック
TX PLL からのシリアル・クロックです。このクロックの
周波数は、データ・レートならびにクロックの分周係数
によって異なります。このクロックはノン・ボンディン
グ・チャネル専用です。ボンディングしたチャネルには
tx_bonding_clocks クロック TX 入力を使用します。
入力
クロック
チャネルごとの低速パラレル・クロックを伝達する 6 ビ
ット・バスです。これらのクロックはマスタ CGB からの
出力です。これらのクロックはボンディング・チャネル
専用に使用します。
オプショナル・ポート
tx_serial_
clk1
入力
クロック
TX PLL からのシリアル・クロックです。これらのクロッ
クの周波数は、データ・レートならびにクロックの分周
係数によって異なります。2 つ以上の TX PLL を指定す
ると、これらの追加的ポートがイネーブルされます。
出力
クロック
TX PMA からの低速パラレル・クロックです。トランシ
ーバ・ネイティブ PHY IP コアの Parameter Editor で
Enable tx_pma_clkout port をオンにすると有効になりま
す。(32)
tx_serial_
clk2
tx_serial_
clk3
tx_serial_
clk4
tx_pma_clkout
(32)
このクロックはインタフェースの駆動用ではありません。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PMA ポート
ポート名
tx_pma_div_
clkout
tx_pma_
iqtxrx_clkout
tx_pma_
elecidle[<n>1:0]
tx_pma_
qpipullup[<n>
-1:0]
tx_pma_
qpipulldn[<n>
-1:0]
tx_pma_
txdetectrx[<n
>-1:0]
tx_pma_
rxfound[<n>1:0]
入力/出力クロック・
ドメイン
概要
出力
クロック
を 1 または 2 に指
定した場合、このクロック出力は PMA パラレル・クロ
ック（低速パラレル・クロック）から供給されます。tx_
pma_div_clkout division factor を 33、40、または 66
に指定した場合、このクロックは PMA シリアル・クロ
ックから供給されます。このクロックは通常、66:40 アプ
リケーションのように、TX FIFO へのインタフェースが
PMA パラレル・クロック周波数とは異なるレートで動作
する場合に使用されます。
出力
クロック
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable tx_ pma_iqtxrx_clkout port
をオンにすると有効になります。この出力クロックは
TX PMA 出力クロックから PLL 入力へのカスケードに
使用します。
入力
非同期
この信号をアサートすると、トランスミッタを強制的に
電気的アイドル状態にします。このポートは、トランシ
ーバを PCI Express プロトコル向けにコンフィギュレー
ションした際には効力を持ちません。
入力
非同期
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable tx_pma_qpipullup port
(QPI)をオンにすると有効になります。クイック・パス・
インタコネクト（QPI）アプリケーション用にのみ使用
します。
入力
非同期
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable tx_pma_qpipulldn port
(QPI)をオンにすると有効になります。クイック・パス・
インタコネクト（QPI）アプリケーション用にのみ使用
します。
入力
非同期
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable tx_pma_txdetectrx port
(QPI)をオンにすると有効になります。アサートされる
と、TX PMA のレシーバ検出ブロックは、チャネルのも
う一方の端にレシーバが存在するかを検出します。tx_
pma_txdetectrx 要求を受信すると、レシーバ検出ブロッ
クは検出処理を開始します。このポートはクイック・パ
ス・インタコネクト（QPI）アプリケーションにのみ使
用します。
出力
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable tx_rxfound_pma port (QPI)
をオンにすると有効になります。アサートされると、TX
PMA のレシーバ検出ブロックがチャネルのもう一方の
coreclkin 端にレシーバを検出したことを示します。このポートは
または rx_ クイック・パス・インタコネクト（QPI）アプリケーシ
clkout とョンにのみ使用します。
同期
tx_pma_div_clkout division factor
コンフィ
ギュレー
ションに
応じて rx_
Arria 10 トランシーバへのプロトコルの実装
フィードバック
2-53
Altera Corporation
2-54
UG-01143
2015.05.11
PMA ポート
ポート名
rx_
seriallpbken[
<n>-1:0]
入力/出力クロック・
ドメイン
入力
非同期
概要
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable rx_seriallpbken port をオン
にすると有効になります。この信号のアサートにより、
トランシーバ内で TX から RX へのシリアル・ループバ
ック・パスが有効になります。この信号を、双方向また
は単方向モードでイネーブルします。単方向モードでイ
ネーブルした場合には、TX と RX 両方のインスタンスで
同じソースからの信号を駆動する必要があります。それ
以外の場合にはコンパイルが成功しません。
表 2-38: RX PMA ポート
ポート名
rx_serial_
data[<n>-1:0]
rx_cdr_
refclk0
入力/出力クロック・
ドメイン
概要
入力
N/A
RX PMA へのシリアル・データ入力を指定します
入力
クロック
RX クロック・データ・リカバリ（CDR）回路へのリフ
ァレンス・クロック入力を指定します。
オプショナル・ポート
rx_cdr_
refclk1～rx_
cdr_refclk4
rx_pma_clkout
rx_pma_div_
clkout
rx_pma_
iqtxrx_clkout
Altera Corporation
入力
クロック
RX クロック・データ・リカバリ（CDR）回路へのリフ
ァレンス・クロック入力を指定します。
出力
クロック
このクロックは RX CDR 回路からのリカバリ・パラレ
ル・クロックです。
出力
クロック
デシリアライザがこのクロックを生成します。このクロ
ックは、コア・ロジックか、PCS から FPGA ファブリッ
ク・インタフェース、またはその両方を駆動するために
使用します。rx_pma_div_clkout division factor を 1 また
は 2 に指定した場合、このクロック出力は PMA パラレ
ル・クロック（低速パラレル・クロック）から供給され
ます。rx_pma_div_clkout division factor を 33、40、また
は 66 に指定した場合、このクロックは PMA シリアル・
クロックから供給されます。このクロックは通常、66:40
アプリケーションのように、RX FIFO へのインタフェー
スが PMA パラレル・クロック（低速パラレル・クロッ
ク）の周波数とは異なるレートで動作する場合に使用さ
れます。
出力
クロック
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable rx_ pma_iqtxrx_clkout port
をオンにすると有効になります。この出力クロックは
RX PMA 出力クロックから PLL 入力へのカスケードに
使用します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
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2015.05.11
PMA ポート
ポート名
rx_pma_
clkslip
rx_pma_
qpipulldn[<n>
-1:0]
rx_is_
lockedtodata[
<n>-1:0]
rx_is_
lockedtoref[<
n>-1:0]
rx_set_
locktodata[<n
>-1:0]
rx_set_
locktoref[<n>
-1:0]
rx_
seriallpbken[
<n>-1:0]
rx_prbs_
done[<n>-1:0]
rx_prbs_
err[<n>-1:0]
入力/出力クロック・
ドメイン
2-55
概要
出力
クロック
この信号の立ち上がりエッジで、RX デシリアライザは
シリアル・データを 1 クロック・サイクル 2 ユニット・
インターバル（UI）でスリップします。
入力
非同期
このポートは、クイック・パス・インタコネクト（QPI）
アプリケーション専用に使用されます。
出力
rx_clkout
アサートされると、CDR PLL が受信データ rx_serial_
にロックされたことを示します。
data
出力
rx_clkout
入力
非同期
このポートは、RX CDR 回路のマニュアル・コントロー
ルを可能にします。
入力
非同期
このポートは、RX CDR 回路のマニュアル・コントロー
ルを可能にします。
入力
非同期
このポートは、トランシーバ・ネイティブ PHY IP コア
の Parameter Editor で Enable rx_seriallpbken port をオン
にすると有効になります。この信号のアサートにより、
トランシーバ内で TX から RX へのシリアル・ループバ
ック・パスが有効になります。この信号を、双方向また
は単方向モードでイネーブルします。単方向モードでイ
ネーブルした場合には、TX と RX 両方のインスタンスで
同じソースからの信号を駆動する必要があります。それ
以外の場合にはコンパイルが成功しません。
出力
出力
rx_
coreclkin
または rx_
clkout
アサートされると、CDR PLL が入力リファレンス・クロ
ックにロックされたことを示します。
アサートされると、ベリファイアが連続した PRBS パタ
ーンのアラインメントとキャプチャをしたこと、ならび
に多項式の最初の過程が完了したことを示します。
rx_
rx_prbs_done 信号がアサートされた後にのみ、アサート
coreclkin されるとエラーを示します。この信号は、エラーが生じ
または rx_ るごとに 3 パラレル・クロック・サイクルの間アサート
clkout
されます。エラーはワードごとに 1 度のみ生じることが
できます。
rx_prbs_err_
clr[<n>-1:0]
入力
rx_
アサートされると PRBS パターンをクリアし、rx_prbs_
coreclkin done 信号をディアサートします。
または rx_
clkout
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Altera Corporation
2-56
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PMA ポート
表 2-39: キャリブレーション・ステータス・ポート
ポート名
tx_cal_
busy[<n>-1:0]
rx_cal_
busy[<n>-1:0]
入力/出力クロック・
ドメイン
概要
出力
非同期
アサートされると、最初の TX キャリブレーションが進
行中であることを示します。最初のキャリブレーション
またはマニュアル・キャリブレーションでは、この信号
はキャリブレーション時にアサートされ、キャリブレー
ションの完了後にディアサートされます。キャリブレー
ションが完了するまで、チャネルをリセット状態に保つ
必要があります。
出力
非同期
アサートされると、最初の RX キャリブレーションが進
行中であることを示します。最初のキャリブレーション
またはマニュアル・キャリブレーションでは、この信号
はキャリブレーション時にアサートされ、キャリブレー
ションの完了後にディアサートされます。
表 2-40: リセット・ポート
ポート名
tx_
analogreset[<
n>-1:0]
tx_
digitalreset[
<n>-1:0]
rx_
analogreset[<
n>-1:0]
rx_
digitalreset[
<n>-1:0]
(33)
入力/出力クロック・
ドメイン(33)
概要
入力
非同期
トランシーバ PHY のアナログ TX 部分をリセットしま
す。
入力
非同期
トランシーバ PHY のデジタル TX 部分をリセットしま
す。
入力
非同期
トランシーバ PHY のアナログ RX 部分をリセットしま
す。
入力
非同期
トランシーバ PHY のデジタル RX 部分をリセットしま
す。
リセット・ポートがどのクロック・ドメインとも同期していないとしても、アルテラは、リセッ
ト・ポートをシステム・クロックと同期させることを推奨します。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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エンハンスト PCS ポート
2-57
エンハンスト PCS ポート
図 2-7: エンハンスト PCS インタフェース
PMA と PCS のモジュールへのラベルされた入力や出力は、個別の信号ではなくバスを表しま
す。
Arria 10 Transceiver Native PHY
tx_cal_busy
rx_cal_busy
Nios Hard
Calibration IP
TX PMA
Serial Data
Clocks
QPI
Optional Ports
tx_serial_clk0
(from TX PLL)
reconfig_reset
reconfig_clk
reconfig_avmm
Reconfiguration
Registers
TX Enhanced PCS
TX Parallel Data, Control, Clocks
Enhanced PCS TX FIFO
Interlaken Frame Generator
Serializer
Clock
Generation
Block
tx_analog_reset
rx_analog_reset
RX PMA
Serial Data
Optional Ports
CDR Control
QPI
Clocks
PRBS
Bitslip
CDR
RX Enhanced PCS
RX Parallel Data, Control, Clocks
Enhanced PCS RX FIFO
Interlaken Frame Synchronizer
10GBASE-R BER Checker
Bitslip
Deserializer
以下の表では、変数は次に示すパラメータを表します。
•
•
•
•
<n>—レーン数
<d>ーシリアライゼーション・ファクタ
<s>—シンボル・サイズ
<p>—PLL 数
表 2-41: エンハンスト TX PCS のパラレル・データ、コントロール・クロック
ポート名
tx_parallel_
data[<n>1281:0]
入力/出力
入力
クロック・ドメイン
FIFO の書き込み側
を駆動するクロック
に同期（tx_
coreclkin または
tx_clkout）
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
FPGA ファブリックから TX PCS への TX パラ
レル・データ入力です。トランシーバ・ネイ
ティブ PHY IP の Parameter Editor で Enable
simplified interface を選択すると、tx_
parallel_data は、指定したコンフィギュレー
ションに必要なビットだけを含みます。
Altera Corporation
2-58
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
入力/出力
クロック・ドメイン
概要
アクティブではないデータ・ピンをグランド
と接続する必要があります。single width コン
フィギュレーションでは、以下のビットがア
クティブです。
• FPGA ファブリックから PCS への 32 ビッ
トのインタフェース幅：tx_parallel_
data[31:0]。[127:32]はグランドと接続
• FPGA ファブリックから PCS への 40 ビッ
トのインタフェース幅：tx_parallel_
data[39:0]。[127:40]はグランドと接続
• FPGA ファブリックから PCS への 63 ビッ
トのインタフェース幅：tx_parallel_
data[63:0]。[127:64]はグランドと接続
double width コンフィギュレーションでは、以
下のビットがアクティブです。
• FPGA ファブリックから PCS への 40 ビッ
トのインタフェース幅：data[103:64]、
[39:0]。[127:104]、[63:40]はグランドと接続
• FPGA ファブリックから PCS への 64 ビッ
トのインタフェース幅：data[127:64]、[63:0]
double-width モードは、32 ビット、50 ビット、
および 67 ビットの FPGA ファブリックから
PCS へのインタフェース幅ではサポートされ
ません。
unused_tx_
parallel_data
tx_
control[<n>
<3>-1:0]また
入力
入力
は
tx_
control[<n>
<18>-1:0]
unused_tx_
control[<n>
<15>-1:0]
Altera Corporation
tx_clkout
FIFO の書き込み側
を駆動するクロック
に同期（tx_
coreclkin または
tx_clkout）
Enable simplified data interface をイネーブル
するとポートがイネーブルされます。これら
のビットすべてを 0 に接続します。Enable
simplified data interface をディセーブルする
と、未使用ビットは tx_parallel_data の一部
になります。グランドに接続する必要がある
ビットを特定するには tx_parallel_data を
参照します。
ビットは、選択したトランシー
バ・コンフィギュレーション・ルールに応じ
てさまざまな機能を有します。Simplified
data interface をイネーブルすると、未使用ビ
ットは unused_tx_control ポートの一部とし
て示され、このバスのビット数が変化します。
tx_control
詳しくはエンハンスト PCS の TX および RX
コントロール・ポートの項を参照してくださ
い。
入力
FIFO の書き込み側 Enable simplified data interface をイネーブル
を駆動するクロックするとポートがイネーブルされます。これら
のビットすべてを 0 に接続します。Enable
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
入力/出力
クロック・ドメイン
に同期（tx_
coreclkin または
tx_clkout）
tx_err_ins
入力
tx_coreclkin
2-59
概要
simplified data interface をディセーブルする
と、未使用ビットは tx_control の一部になり
ます。
グランドに接続する必要があるビットを特定
するには tx_control を参照します。
Interlaken プロトコルで Enable simplified data
interface をオンにした場合、このビットを使
用して同期ヘッダ・エラーと CRC32 エラーを
挿入します。
アサートされると、サイクル・ワード用の同
期ヘッダが破損させたものと置き換えられま
す。Enable Interlaken TX CRC-32 generator
error insertion がオンであれば CRC32 エラー
も挿入されます。破損させた同期ヘッダは、
コントロール・ワードでは 2’b00、データ・ワ
ードでは 2’b11 です。CRC32 エラーの挿入で
は、ワードはサイクルが不正に反転されてい
る CRC 演算に使用され、メタフレームの診断
ワードでの不正な CRC32 をもたらします。
Framing Control Word は TX PCS に組み込ま
れたフレーム・ジェネレータで作成されるた
め、同期ヘッダ・エラーと CRC32 エラーは
Framing Control Word 用には作成できないこ
とに注意してください。同期ヘッダ・エラー
と CRC32 エラーはどちらもトランシーバ・ネ
イティブ PHY IP の GUI で CRC-32 エラー挿
入機能がイネーブルされている場合に挿入さ
れます。
tx_coreclkin
入力
クロック
FPGA ファブリックのクロックです。TX
FIFO の書き込み側を駆動します。Interlaken
プロトコルではこのクロックの周波数を、デ
ータ・レート/67～データ・レート/32 にしま
す。この範囲よりも低い周波数を使用する
と、TX FIFO がアンダーフローし、データが
破損する原因となります。
tx_clkout
出力
クロック
ノン・ボンディング・コンフィギュレーショ
ンではローカル CGB により生成され、ボンデ
ィング・コンフィギュレーションではマスタ
CGB により生成されるパラレル・クロックで
す。このクロックが TX エンハンスト PCS の
クロックになります。このクロックの周波数
は、データ・レートを PCS/PMA インタフェー
スの幅で割ったものと等しくなります。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-60
UG-01143
2015.05.11
エンハンスト PCS ポート
表 2-42: エンハンスト RX PCS のパラレル・データ、コントロール・クロック
ポート名
rx_parallel_
data[<n>1281:0]
入力/出力
出力
クロック・ドメイン
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
概要
RX PCS から FPGA ファブリックへの RX パラ
レル・データです。トランシーバ・ネイティ
ブ PHY IP の GUI で Enable simplified data
interface を選択すると、rx_parallel_data は、
指定したコンフィギュレーションに必要なビ
ットだけを含みます。それ以外の場合には、
インタフェースは 128 ビット幅です。
FPGA ファブリックから PCS へのインタフェ
ース幅が 64 ビットの場合、128 ビット未満の
インタフェースで次のビットがアクティブで
す。未使用ビットはフローティングまたは未
接続のままにしておくことができます。
• FPGA ファブリックから PCS への 32 ビッ
ト幅：data[31:0]
• FPGA ファブリックから PCS への 40 ビッ
ト幅：data[39:0]
• FPGA ファブリックから PCS への 64 ビッ
ト幅：data[63:0]
FPGA ファブリックから PCS へのインタフェ
ース幅が 128 ビットの場合には、以下に示す
ビットがアクティブです。
• FPGA ファブリックから PCS への 40 ビッ
ト幅：data[103:64]、[39:0]
• FPGA ファブリックから PCS への 64 ビッ
ト幅：data[127:0]
unused_rx_
parallel_data
rx_
control[<n>
<20>-1:0]
Altera Corporation
出力
出力
rx_clkout
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
Enable simplified data interface をオンにした
場合に、この信号は未使用データを指定しま
す。Enable simplified data interface がセットさ
れない場合には、未使用ビットは rx_
parallel_data の一部になります。未使用の
データ出力はフローティングまたは未接続の
ままにしておくことができます。
rx_parallel_data バスがコントロールまたは
データのどちらであるかを示します。
詳しくはエンハンスト PCS の TX および RX
コントロール・ポートの項を参照してくださ
い。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
入力/出力
クロック・ドメイン
2-61
概要
出力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
この信号は、Enable simplified data interface を
オンにした場合にのみ存在します。Enable
simplified data interface がセットされない場合
には、未使用ビットは rx_control の一部にな
ります。これらの出力はフローティングのま
まにしておくことができます。
rx_coreclkin
入力
クロック
FPGA ファブリックのクロックです。RX
FIFO の読み出し側を駆動します。Interlaken
プロトコルではこのクロックの周波数を、デ
ータ・レート/67～データ・レート/32 にしま
す。
rx_clkout
出力
クロック
トランシーバ RX PMA で回復された低速パラ
レル・クロックであり、これが RX エンハンス
ト PCS のクロックになります。このクロック
の周波数は、データ・レートを PCS/PMA イン
タフェースの幅で割ったものと等しくなりま
す。
unused_rx_
control[<n>
10-1:0]
表 2-43: エンハンスト PCS TX FIFO
ポート名
tx_enh_data_
valid[<n>1:0]
tx_enh_fifo_
full[<n>-1:0]
tx_enh_fifo_
pfull[<n>1:0]
入力/出力
クロック・ドメイン
入力
FIFO の書き込み側
を駆動するクロック
に同期（tx_
coreclkin または
tx_clkout）
出力
FIFO の書き込み側この信号のアサートは、TX FIFO がフルであ
を駆動するクロックることを示します。
に同期（tx_
coreclkin または
tx_clkout）
出力
FIFO の書き込み側この信号は、TX FIFO が部分的にフルのしき
を駆動するクロックい値に達するとアサートされます。
に同期（tx_
coreclkin または
tx_clkout）
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
この信号のアサートは、TX データが有効であ
ることを示します。1588 に準拠しない
10GBASE-R では、1'b1 にこの信号を接続しま
す。Enhanced Basic と、1588 に準拠する
10GBASE-R では、この信号をギアボックス比
に基づいて制御する必要があります。
Interlaken では、TX FIFO がアンダーフローま
たはオーバーフローしないように、FIFO フラ
グに基づいてこのポートを制御する必要があ
ります。
Altera Corporation
2-62
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
tx_enh_fifo_
empty[<n>1:0]
tx_enh_fifo_
pempty[<n>1:0]
入力/出力
クロック・ドメイン
出力
tx_clkout
出力
非同期
概要
アサートされると TX FIFO が空であることを
示します。この信号は、2～3 クロック・サイ
クルの間アサートされます。
アサートされると、TX FIFO が指定された部
分的に空のしきい値に達したことを示しま
す。このオプションをオンにすると、エンハ
ンスト PCS は非同期の tx_enh_fifo_pempty
ポートをイネーブルします。この信号は、2～
3 クロック・サイクルの間アサートされます。
表 2-44: エンハンスト PCS RX FIFO
ポート名
rx_enh_data_
valid[<n>1:0]
入力/出力
出力
クロック・ドメイン
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
概要
アサートされると、rx_parallel_data が有効
であることを示します。Basic モードでは、RX
FIFO が Phase compensation または Register
モードのときに、rx_enh_data_valid のトグル
は有効な RX データを示します。
このオプションは、以下のパラメータを選択
すると有効になります。
• エンハンスト PCS の Transceiver
configuration rules で Interlaken を指定する
• エンハンスト PCS の Transceiver
configuration rules で Basic と RX FIFO モー
ドを Phase compensation に指定する
• エンハンスト PCS の Transceiver
configuration rules で Basic と RX FIFO モー
ドを Register に指定する
rx_enh_fifo_
full[<n>-1:0]
rx_enh_fifo_
pfull[<n>1:0]
rx_enh_fifo_
empty[<n>1:0]
Altera Corporation
出力
rx_clkout
出力
rx_clkout
出力
アサートされると RX FIFO がフルであること
を示します。この信号は、2～3 クロック・サ
イクルの間アサートされます。
アサートされると RX FIFO が指定された部分
的にフルのしきい値に達したことを示しま
す。この信号は、2～3 クロック・サイクルの
間アサートされます。
FIFO の読み出し側アサートされると、RX FIFO が空であること
を駆動するクロックを示します。
に同期（rx_
coreclkin または
rx_clkout）
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
rx_enh_fifo_
pempty[<n>1:0]
rx_enh_fifo_
del[<n>-1:0]
rx_enh_fifo_
insert[<n>1:0]
rx_enh_fifo_
rd_en[<n>1:0]
rx_enh_fifo_
align_val[<n>
-1:0]
rx_enh_fifo_
align_clr[<n>
-1:0]
入力/出力
出力
出力
クロック・ドメイン
2-63
概要
FIFO の読み出し側アサートされると、RX FIFO が指定された部
を駆動するクロック分的に空のしきい値に達したことを示しま
に同期（rx_
す。
coreclkin または
rx_clkout）
アサートされると、ワードが RX FIFO から削
除されたことを示します。この信号は 2～3
クロック・サイクルの間アサートされます。
この信号は 10GBASE-R プロトコルに使用さ
れます。
rx_clkout
出力
FIFO の読み出し側アサートされると、ワードが RX FIFO に挿入
を駆動するクロックされたことを示します。この信号は
に同期（rx_
10GBASE-R プロトコルに使用されます。
coreclkin または
rx_clkout）
出力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
Interlaken でのみ、この信号がアサートされる
と RX FIFO からワードが読み出されます。
RX FIFO がアンダーフローまたはオーバーフ
ローしないように、FIFO フラグに基づいてこ
の信号を制御する必要があります。
入力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
アサートされると、ワード・アラインメント・
パターンが検出されたことを示します。この
信号は Interlaken プロトコルに対してのみ有
効です。
入力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
アサートされると FIFO はリセットされ、新た
なアライメント・パターンの検索を開始しま
す。この信号は Interlaken プロトコルに対し
てのみ有効です。この信号は少なくとも 4 サ
イクルの間アサートします。
表 2-45: Interlaken、フレーム・ジェネレータ、シンクロナイザ、CRC32
ポート名
tx_enh_
frame[<n>1:0]
入力/出力クロック・
ドメイン
出力
tx_clkout
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
新しいメタフレームの始まりを示すために、2 または 3
パラレル・クロック・サイクルの間アサートされます。
Altera Corporation
2-64
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
tx_enh_frame_
diag_
status[<n>21:0]
入力/出力クロック・
ドメイン
入力
tx_clkout
概要
フレーミング・レイヤ診断ワード（ビット[33:32]）に含
まれるレーン・ステータス・メッセージを駆動します。
このメッセージは、次にフレーム・ジェネレータ・ブロ
ックで生成される診断ワードに挿入されます。このバス
は tx_enh_frame パルスの前後で、一定して 5 クロック・
サイクルに保たれる必要があります。以下のエンコーデ
ィングが定義されています。
• ビット[1]：1 であれば、レーンが動作可能であること
を示す。0 であれば、レーンが動作不可であることを
示す
• ビット[0]：1 であれば、リンクが動作可能であること
を示す。0 であれば、リンクが動作不可であることを
示す
tx_enh_frame_
burst_en[<n>1:0]
rx_enh_
frame[<n>1:0]
rx_enh_frame_
lock[<n>-1:0]
rx_enh_frame_
diag_status[2
<n>-1:0]
入力
tx_clkout
出力
rx_clkout
出力
rx_clkout
出力
rx_clkout
Enable frame burst がイネーブルされると、このポートは
TX FIFO からフレーム・ジェネレータへのフレーム・ジ
ェネレータ・データ読み出しを制御します。これは各メ
タフレームの先頭で一度ラッチされます。tx_enh_
frame_burst_en の値が 0 であれば、フレーム・ジェネレ
ータは現在のメタフレーム用の TX FIFO からのデータ
読み出しを行いません。そのかわりにフレーム・ジェネ
レータは SKIP ワードをメタフレームのペイロードとし
て挿入します。tx_enh_frame_burst_en が 1 であれば、
フレーム・ジェネレータは現在のメタフレーム用に TX
FIFO からのデータ読み出しを行います。このポートは
tx_enh_frame パルスの前後で、一定して 5 クロック・サ
イクルに保たれる必要があります。
アサートされると、新たな受信メタフレームの始まりを
示します。この信号はパルス・ストレッチされています。
アサートされると、フレーム・シンクロナイザ・ステー
ト・マシンがメタフレーム境界を検出したことを示しま
す。この信号はパルス・ストレッチされています。
フレーミング・レイヤ診断ワード（ビット[33:32]）に含
まれるレーン・ステータス・メッセージを駆動します。
フレームがロックされている間に、メタフレームの末尾
で有効な診断ワードが受信されると、この信号がラッチ
されます。以下のエンコーディングが定義されていま
す。
• ビット[1]：1 であれば、レーンが動作可能であること
を示す。0 であれば、レーンが動作不可であることを
示す
• ビット[0]：1 であれば、リンクが動作可能であること
を示す。0 であれば、リンクが動作不可であることを
示す
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS ポート
ポート名
rx_enh_crc32_
err[<n>-1:0]
入力/出力クロック・
ドメイン
出力
rx_clkout
2-65
概要
アサートされると、現在のメタフレームの CRC エラーを
示します。現在のメタフレームの末尾でアサートされま
す。この信号は、2～3 クロック・サイクルの間アサート
されます。
表 2-46: 10GBASE-R BER チェッカー
ポート名
rx_enh_
highber[<n>1:0]
rx_enh_
highber_clr_
cnt[<n>-1:0]
rx_enh_clr_
errblk_
count[<n>1:0](10GBASE-
入力/出力クロック・
ドメイン
出力
rx_clkout
入力
rx_clkout
入力
rx_clkout
R と FEC)
概要
アサートされると、10 -4 よりも大きいビット・エラー・
レートを示します。10GBASE-R プロトコルでは、125μs
以内に少なくとも 16 のエラーがある場合に BER レート
が発生します。この信号は、2～3 クロック・サイクルの
間アサートされます。
アサートされると、BER ステート・マシンが BER_BAD_
SH ステートに入った回数を示す内部カウンタをクリア
します。
アサートすると、エラー・ブロック・カウンタを 0 にリ
セットします。この信号のアサートにより、RX ステー
ト・マシンが RX_E ステートに入った回数をカウントする
内部カウンタをクリアします。FEC ブロックがイネーブ
ルされたモードでは、この信号のアサートにより、RX
FEC ブロックのステータス・カウンタをリセットします。
表 2-47: ブロック・シンクロナイザ
ポート名
rx_enh_blk_
lock<n>-1:0]
入力/出力クロック・
ドメイン
出力
rx_clkout
概要
アサートされると、ブロック・シンクロナイザがブロッ
ク境界を検出したことを示します。この信号は
10GBASE-R と Interlaken に使用されます。
表 2-48: ギアボックス
ポート名
rx_
bitslip[<n>1:0]
入力/出力クロック・
ドメイン
入力
rx_clkout
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
rx_parallel_data が、rx_bitslip 入力のポジティブ・エ
ッジごとに 1 ビットをスリップします。rx_bitslip パ
ルス間の最小間隔を少なくともでも 20 サイクルに保ち
ます最大シフトは<PCS 幅 -1>ビットなので、PCS が 64
ビット幅であれば 0～63 ビットをシフトすることができ
ます。
Altera Corporation
2-66
UG-01143
2015.05.11
エンハンスト PCS の TX および RX コントロール・ポート
ポート名
tx_enh_
bitslip[<n>1:0]
入力/出力クロック・
ドメイン
入力
rx_clkout
概要
この信号の値は、PMA に渡す前に tx_parallel_data を
スリップさせるためのビットの数を制御します。
表 2-49: KR-FEC
ポート名
tx_enh_
frame[<n>1:0]
rx_enh_
frame[<n>1:0]
rx_enh_frame_
diag_status
入力/出力クロック・
ドメイン
概要
出力
tx_clkout
生成された KR FEC フレームの開始位置を示す、TX KRFEC の非同期ステータス・フラグ出力です。
出力
rx_clkout
受信した KR FEC フレームの開始位置を示す、RX KRFEC の非同期ステータス・フラグ出力です。
出力
rx_clkout
現在の受信フレームの状態を示す、RX KR-FEC の非同期
ステータス・フラグ出力です。
•
•
•
•
00：エラーなし
01：修正可能なエラー
10：修正不可能なエラー
11：リセット状態またはロック済みの状態
関連情報
• 3-6 ページの ATX PLL IP コア
• 3-27 ページの CMU PLL IP コア
• 3-17 ページの fPLL IP コア
• 6-28 ページのポートとパラメータ
• 4-14 ページのトランシーバ PHY リセット・コントローラのインタフェース
このセクションでは、トランシーバ PHY リセット・コントローラ IP コア用のトップ・レベルの
信号について説明しています。
エンハンスト PCS の TX および RX コントロール・ポート
この項では、さまざまなプロトコルのコンフィギュレーションのための、tx_control ビットと
ビットのエンコーディングについて説明します。
rx_control
Enable simplified data interface がオンであれば、以下のテーブルに記載されたすべての未使用ポー
トが個別のポートとして表示されます。たとえば、unused_tx_control/ unused_rx_control ポー
トとして表示されます。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
エンハンスト PCS の TX および RX コントロール・ポート
2-67
エンハンスト PCS の TX コントロール・ポートのビット・エンコーディング
表 2-50: Interlaken 向けビット・エンコーディング
ポート名
ビット
機能
[1:0]
[2]
tx_control
概要
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
反転制御
ロジック Low は、エンハンスト PCS 内
蔵のディスパリティ・ジェネレータ・
ブロックが Interlaken のランニング・デ
ィスパリティを維持することを示しま
す。
未使用
[7:3]
同期ヘッダ・エラーまたは CRC32 同期ヘッダ・エラーまたは CRC32 エラ
挿入
ーを挿入するためにこのビットを使用
します。この機能は tx_err_ins と類
似しています。詳しくは tx_err_ins
信号の説明を参照してください。
[8]
未使用
[17:9]
表 2-51: 10GBASE-R、FEC 付き 10GBASE-KR、および KR FEC 付きベーシックのビット・エンコーディン
グ
ポート名
tx_control
ビット
[0]
parallel_data[7:0]の
[1]
parallel_data[15:8]の
[2]
parallel_data[23:16]の
XGMII コントロール信号
[3]
parallel_data[31:24]の
XGMII コントロール信号
[4]
parallel_data[39:32]の
XGMII コントロール信号
[5]
parallel_data[47:40]の
XGMII コントロール信号
[6]
parallel_data[55:48]の
XGMII コントロール信号
[7]
parallel_data[63:56]の
XGMII コントロール信号
[8]
アクティブ High の同期エラー挿入コントロール信号
Arria 10 トランシーバへのプロトコルの実装
フィードバック
機能
XGMII コントロール信号
XGMII コントロール信号
Altera Corporation
2-68
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エンハンスト PCS の TX および RX コントロール・ポート
表 2-52: Basic single width モードのビット・エンコーディング
Basic single width モードでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダを含む 66 ビ
ットです。
ポート名
ビット
機能
[1:0]
同期ヘッダ
[17:2]
未使用
概要
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
tx_control
表 2-53: Basic double width モードのビット・エンコーディング
Basic double width モードでは、合計ワード長は、128 ビットのデータと 4 ビットの同期ヘッダを含む 66
ビットです。
ポート名
tx_control
ビット
機能
[1:0]
同期ヘッダ
[8:2]
未使用
[10:9]
同期ヘッダ
概要
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
[17:11] 未使用
表 2-54: Basic モードのビット・エンコーディング
このケースでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダを含む 67 ビットです。
ポート名
ビット
[1:0]
tx_control
Altera Corporation
[2]
機能
概要
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
反転制御
ロジック Low は、エンハンスト PCS 内
蔵のディスパリティ・ジェネレータ・
ブロックがランニング・ディスパリテ
ィを維持することを示します。
Arria 10 トランシーバへのプロトコルの実装
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エンハンスト PCS の TX および RX コントロール・ポート
2-69
エンハンスト PCS の RX コントロール・ポートのビット・エンコーディング
表 2-55: Interlaken 向けビット・エンコーディング
ポート名
rx_control
ビット
機能
概要
[1:0]
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
[2]
反転制御
ロジック Low は、エンハンスト PCS 内
蔵のディスパリティ・ジェネレータ・
ブロックが Interlaken のランニング・デ
ィスパリティを維持することを示しま
す。現在の実装では、このビットは常
にロジック Low（1'b0）に接続されてい
ます。
[3]
ペイロード・ワードの位置
ロジック High は、メタフレーム内のペ
イロード・ワードの位置を示します。
[4]
同期ワードの位置
ロジック High は、メタフレーム内の同
期ワードの位置を示します。
[5]
スクランブラ・ステート・ワードロジック High は、メタフレーム内のス
の位置
クランブラ・ワードの位置を示します。
[6]
SKIP ワードの位置
ロジック High は、メタフレーム内の
SKIP ワードの位置を示します。
[7]
診断ワードの位置
ロジック High は、メタフレーム内の診
断ワードの位置を示します。
[8]
同期ヘッダ・エラー、メタフレーロジック Hihgh（1'b1）は、同期ヘッ
ム・エラー、または CRC32 エラダ・エラー、メタフレーム・エラー、
ー・ステータス
または CRC32 エラー・ステータスを示
します。
[9]
ブロック・ロック・およびフレーロジック High（1'b1）は、ブロック・
ム・ロック・ステータス
ロックならびにフレーム・ロックされ
ていることを示します。
[19:10] 未使用
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-70
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エンハンスト PCS の TX および RX コントロール・ポート
表 2-56: 10GBASE-R、FEC 付き 10GBASE-KR、および KR FEC 付きベーシックのビット・エンコーディン
グ
ポート名
rx_control
ビット
機能
[0]
parallel_data[7:0]の
XGMII コントロール信号
[1]
parallel_data[15:8]の
[2]
parallel_data[23:16]の
XGMII コントロール信号
[3]
parallel_data[31:24]の
XGMII コントロール信号
[4]
parallel_data[39:32]の
XGMII コントロール信号
[5]
parallel_data[47:40]の
XGMII コントロール信号
[6]
parallel_data[55:48]の
XGMII コントロール信号
[7]
parallel_data[63:56]の
XGMII コントロール信号
[8]
レシーバ KR FEC フレーム境界の開始位置を示すアクティブ
High のステータス信号です。
[9]
KR FEC がブロックされたことを示すアクティブ High のステー
タス信号です。
XGMII コントロール信号
表 2-57: Basic single width モードのビット・エンコーディング
Basic single width モードでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダを含む 66 ビ
ットです。
ポート名
rx_control
ビット
機能
概要
[1:0]
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
[7:2]
未使用
[9:8]
同期ヘッダ・エラー・ステータス 2'b01 の値はデータ・ワードを示しま
です。
す。2'b10 の値はコントロール・ワード
を示します。
[19:10] 未使用
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
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エンハンスト PCS の TX および RX コントロール・ポート
2-71
表 2-58: Basic double width モードのビット・エンコーディング
Basic double width モードでは、合計ワード長は、128 ビットのデータと 4 ビットの同期ヘッダを含む 66
ビットです。
ポート名
rx_control
ビット
機能
概要
[1:0]
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
[7:2]
未使用
[8]
同期ヘッダ・エラー・ステータス同期ヘッダ・エラーを示すアクティブ
です。
High のステータス信号です。
[9]
ブロック・ロック達成
[11:10] 同期ヘッダ
ブロックがロックされたことを示すア
クティブ High のステータス信号です。
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
[17:12] 未使用
[18]
同期ヘッダ・エラー・ステータス同期ヘッダ・エラーを示すアクティブ
です。
High のステータス信号です。
[19]
ブロック・ロック達成
ブロックがロックされたことを示すア
クティブ High のステータス信号です。
表 2-59: Basic モードのビット・エンコーディング
このケースでは、合計ワード長は、64 ビットのデータと 2 ビットの同期ヘッダを含む 67 ビットです。
ポート名
ビット
[1:0]
rx_control
[2]
機能
同期ヘッダ
2'b01 の値はデータ・ワードを示しま
す。2'b10 の値はコントロール・ワード
を示します。
反転制御
ロジック Low は、エンハンスト PCS 内
蔵のディスパリティ・ジェネレータ・
ブロックがランニング・ディスパリテ
ィを維持することを示します。
Arria 10 トランシーバへのプロトコルの実装
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概要
Altera Corporation
2-72
UG-01143
2015.05.11
標準 PCS ポート
標準 PCS ポート
図 2-8: 標準 PCS ポートを使用するトランシーバ・チャネル
標準 PCS を使用するトランシーバ・コンフィギュレーション・モードのいずれかが選択されて
いる場合、あるいは、トランシーバ・コンフィギュレーションが標準 PCS を使用するものでな
かったとしても、Data Path Reconfiguration が選択されている場合に、標準 PCS ポートが生じま
す。
Arria 10 Transceiver Native PHY
tx_cal_busy
rx_cal_busy
TX PMA
Serial Data
Clocks
QPI
PCIe
Optional Ports
tx_serial_clk0
(from TX PLL)
Reconfiguration
Registers
Nios Hard
Calibration IP
TX Standard PCS
Parallel Data, Control, Clocks
TX FIFO
8B/10B Encoder/Decoder
PCIe
Serializer
Clock
Generation
Block
tx_analog_reset
rx_analog_reset
RX PMA
Serial Data
Optional Ports
CDR Control
QPI
Clocks
PRBS
Bit & Byte Reversal
Polarity Inversion
CDR
reconfig_reset
reconfig_clk
reconfig_avmm
RX Standard PCS
Deserializer
Parallel Data, Control, Clocks
RX FIFO
Rate Match FIFO
Word Aligner & Bitslip
PCIe
以下の表では、変数は次に示すパラメータを表します。
•
•
•
•
•
Altera Corporation
<n>—レーン数
<w>—インタフェース幅
<d>ーシリアライゼーション・ファクタ
<s>—シンボル・サイズ
<p>—PLL 数
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
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標準 PCS ポート
2-73
表 2-60: TX 標準 PCS のデータ、コントロール、クロック
ポート名
入力/出力クロック・
ドメイン
概要
入力
tx_clkout
入力
tx_clkout
tx_coreclkin
入力
クロック
FPGA ファブリックのクロックです。このクロックは、
TX FIFO の書き込みポートを駆動します。
tx_clkout
出力
クロック
ノン・ボンディング・コンフィギュレーションではロー
カル CGB により生成され、ボンディング・コンフィギュ
レーションではマスタ CGB により生成されるパラレ
ル・クロックです。このクロックは、tx_parallel_data
を FPGA ファブリックから TX PCS へ駆動します。
tx_parallel_
data[<n>1281:0]
unused_tx_
parallel_data
FPGA ファブリックから TX PCS への TX パラレル・デー
タ入力です。
Enable simplified data interface をオンにした場合に、こ
の信号は未使用データを指定します。Enable simplified
data interface がセットされない場合には、未使用ビット
は tx_parallel_data の一部になります。これらのビッ
トをすべて 0 に接続します。未使用データ・ビットを 0
に接続しなければ、ネイティブ PHY IP コアが TX パラレ
ル・データを正しくシリアル化することができません。
表 2-61: RX 標準 PCS のデータ、コントロール、ステータス、クロック
ポート名
rx_parallel_data[<n>
128-1:0]
unused_rx_parallel_
data
rx_clkout
入力/出力クロック・ドメイン
出力
FIFO の読み出し側
を駆動するクロッ
クに同期（rx_
coreclkin または
rx_clkout）
RX PCS から FPGA ファブリックへの RX
パラレル・データです。rx_parallel_data
の各 128 ビット・ワードでデータ・ビッ
トは、8B/10B デコーダがイネーブルされ
ていれば rx_parallel_data[7:0]に、8B/
10B デコーダがディセーブルされていれ
ば rx_parallel_data[9:0]に相当します。
出力
FIFO の読み出し側
を駆動するクロッ
クに同期（rx_
coreclkin または
rx_clkout）
Enable simplified data interface をオンに
した場合に、この信号は未使用データを
指定します。Enable simplified data
interface がセットされない場合には、未使
用ビットは rx_parallel_data の一部にな
ります。これらの出力はフローティング
のままにしておくことができます。
出力
クロック
RX 標準 PCS 内のブロックを駆動するト
ランシーバ RX PMA によって回復された
低速パラレル・クロックです。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
Altera Corporation
2-74
UG-01143
2015.05.11
標準 PCS ポート
ポート名
入力/出力クロック・ドメイン
入力
rx_coreclkin
クロック
概要
RX FIFO の読み出し側のクロックを駆動
する RX パラレル・クロックです。
表 2-62: TX および RX FIFO
ポート名
入力/出力クロック・ドメイン
tx_std_pcfifo_
full[<n>-1:0]
tx_std_pcfifo_
empty[<n>-1:0]
rx_std_pcfifo_
full[<n>-1:0]
rx_std_pcfifo_
empty[<n>-1:0]
概要
出力
FIFO の書き込み側標準 TX FIFO がフルであることを示しま
を駆動するクロッす。
クに同期（tx_
coreclkin または
tx_clkout）
出力
FIFO の書き込み側標準 TX FIFO が空であることを示しま
を駆動するクロッす。
クに同期（tx_
coreclkin または
tx_clkout）
出力
FIFO の読み出し側標準 RX FIFO がフルであることを示しま
を駆動するクロッす。
クに同期（rx_
coreclkin または
rx_clkout）
出力
FIFO の読み出し側標準 RX FIFO が空であることを示しま
を駆動するクロッす。
クに同期（rx_
coreclkin または
rx_clkout）
表 2-63: レート・マッチ FIFO
ポート名
rx_std_
rmfifo_
full[<n>-1:0]
rx_std_
rmfifo_
empty[<n>1:0]
Altera Corporation
入力/出力クロック・
ドメイン
概要
出力
非同期
レート・マッチ FIFO フルのフラグです。アサートされ
るとレート・マッチ FIFO はフルです。この信号は同期
させる必要があります。このポートは GigE モードにの
み使用されます。
出力
非同期
レート・マッチ FIFO 空のフラグです。アサートされる
とマッチ FIFO は空です。この信号は同期させる必要が
あります。このポートは GigE モードにのみ使用されま
す。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
標準 PCS ポート
ポート名
rx_
rmfifostatus[
<n>-1:0]
入力/出力クロック・
ドメイン
出力
非同期
2-75
概要
FIFO ステータスを示します。以下のエンコーディング
が定義されています。
•
•
•
•
2'b00：通常動作
2'b01：削除、rx_std_rmfifo_full = 1
2'b10：挿入、rx_std_rmfifo_empty = 1
2'b11：フル。rx_rmfifostatus は rx_parallel_data の
一部。rx_rmfifostatus は rx_parallel_data[14:13]
に相当する
表 2-64: 8B/10B エンコーダおよびデコーダ
ポート名
tx_datak
tx_
forcedisp[<n>
(<w>/<s>-1:0]
tx_
dispval[<n>
(<w>/<s>-1:0]
入力/出力
クロック・ドメイン
8B/10B がイネーブルされ、simplified data
interface がセットされている場合に tx_datak
を使用できます。1 であれば、8B/10B でエン
コードされたワードである tx_parallel_data
がコントロールであることを示します。0 で
あれば、8B/10B でエンコードされたワードで
ある tx_parallel_data がデータであること
を示します。simplified data interface がセット
されていない場合には、tx_datak は tx_
parallel_data の一部です。
入力
tx_clkout
入力
非同期
この信号により 8B/10B エンコーダのディス
パリティを強制できます。1 であれば、tx_
dispval で駆動される値に出力データのディ
スパリティを強制します。0 であれば、現在の
ランニング・ディスパリティを継続します。
tx_forcedisp は tx_parallel_data の一部で
す。tx_forcedisp は tx_parallel_data[9]に
相当します。
入力
非同期
データのディスパリティを指定します。tx_
dispval は tx_parallel_data の一部です。
tx_dispval は tx_dispval[10]に相当します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
Altera Corporation
2-76
UG-01143
2015.05.11
標準 PCS ポート
ポート名
rx_datak[<n>
<w>/<s>-1:0]
rx_
errdetect[<n>
<w>/<s>-1:0]
入力/出力
出力
出力
クロック・ドメイン
rx_clkout
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
概要
8B/10B がイネーブルされ、simplified data
interface がセットされている場合に rx_datak
を使用できます。1 であれば、8B/10B でデコ
ードされたワードである rx_parallel_data
がコントロールであることを示します。0 で
あれば、8B/10B でデコードされたワードであ
る rx_parallel_data がデータであることを
示します。simplified data interface がセットさ
れていない場合には、rx_datak は rx_
parallel_data の一部です。
アサートされると、受信したコード・グルー
プでコード・グループ違反が検出されたこと
を示します。コード・グループ違反とディス
パリティ・エラーを区別するために、rx_
disperr 信号と共に使用されます。rx_
errdetect/rx_disperr に以下のエンコーディ
ングが定義されています。
• 2'b00：エラーなし
• 2'b10：コード・グループ違反
• 2'b11：ディスパリティ・エラー。rx_
errdetect は rx_parallel_data の一部。各
128 ビット・ワードで、rx_errdetect は rx_
parallel_data[9]に相当する
rx_
disperr[<n>
<w>/<s>-1:0]
rx_
runningdisp[<
n><w>/<s>1:0]
Altera Corporation
出力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
アサートされると、受信したコード・グルー
プでのディスパリティ・エラーを示します。
rx_disperr は rx_parallel_data の一部です。
各 128 ビット・ワードで、rx_disperr は rx_
parallel_data[11]に相当します。
出力
FIFO の読み出し側
を駆動するクロック
に同期（rx_
coreclkin または
rx_clkout）
High であれば、rx_parallel_data が負のディ
スパリティで受信されたことを示します。
Low であれば、rx_parallel_data が正のディ
スパリティで受信されたことを示します。
rx_runningdisp は rx_parallel_data の一部
です。各 128 ビット・ワードで、rx_
runningdisp は rx_parallel_data[15]に相当
します。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
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標準 PCS ポート
ポート名
rx_
patterndetec
t[<n><w>/<s>1:0]
rx_
syncstatus[<n
><w>/<s>-1:0]
入力/出力
クロック・ドメイン
2-77
概要
出力
非同期
アサートされると、プログラムされたワード・
アラインメント・パターンが現在のワード境
界で検出されたことを示します。rx_
patterndetect は rx_parallel_data の一部で
す。各 128 ビット・ワードで、rx_
patterndetect は rx_parallel_data[12]に相
当します。
出力
非同期
アサートされると、同期に必要な条件が満た
されたことを示します。rx_syncstatus は
rx_parallel_data の一部です。各 128 ビッ
ト・ワードで、rx_syncstatus は rx_parallel_
data[10]に相当します。
表 2-65: ワード・アライナとビットスリップ
ポート名
tx_std_
bitslipbounda
rysel[5 <n>1:0]
rx_std_
bitslipbounda
rysel[5 <n>1:0]
入力/出力クロック・
ドメイン
入力
非同期
ビットスリップ境界選択信号です。TX ビット・スリッ
パがスリップする必要があるビットの数を指定します。
出力
非同期
このポートは確定的レイテンシ・ワード・アライナ・モ
ードで使用します。RX ブロックが確定的レイテンシを
実現するためにスリップしたビットの数をレポートしま
す。
Arria 10 トランシーバへのプロトコルの実装
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概要
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2-78
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標準 PCS ポート
ポート名
rx_std_wa_
patternalign[
<n>-1:0]
入力/出力クロック・
ドメイン
入力
非同期
概要
ワード・アライナをマニュアル・モードにするとアクテ
ィブになります。マニュアル・モードでは、rx_std_wa_
patternalign をアサートすることによってワードをア
ラインメントします。PCS から PMA へのインタフェー
ス幅が 10 ビットの場合、rx_std_wa_patternalign はレベ
ル・センシティブです。他のすべての PCS から PMA へ
のインタフェース幅では、rx_std_wa_patternalign は正
のエッジ・センシティブです。
このポートはワード・アライナがマニュアルまたは確定
的レイテンシ・モードでコンフィギュレーションされた
場合にのみ使用できます。
ワード・アライナがマニュアル・モードであり、PCS か
ら PMA へのインタフェース幅が 10 ビットであれば、こ
れはレベル・センシティブの信号です。この場合には、
ワード・アライナは、ワード・アラインメント・パター
ンのために入力データをモニタリングし、アラインメン
ト・パターンを見つけるとワード境界を更新します。
その他のすべての PCA から PMA へのインタフェース
幅では、この信号はエッジ・センシティブです。この信
号は、PCS パラレル・クロックを使用して PCS 内で内部
的に同期されており、また、同期を可能にするために少
なくとも 2 クロック・サイクルアサートされている必要
があります。
rx_std_wa_
a1a2size[<n>1:0]
rx_
bitslip[<n>1:0]
Altera Corporation
入力
非同期
SONET プロトコルに使用されます。A1 と A2 フレーミ
ング・バイトが検出される必要がある際にアサートしま
す。A1 と A2 は SONET のバックプレーン・バイトであ
り、PMA のデータ幅が 8 ビットである場合にのみ使用さ
れます。
入力
非同期
ワード・アライナのモードがビットスリップ・モードで
ある場合に使用されます。ワード・アライナが、マニュ
アル（PLD 制御）、同期ステート・マシン、または確定
的レイテンシのいずれかであるときは、rx_bitslip 信号
は無効であり、0 に接続される必要があります。rx_std_
bitslip 信号の立ち上がりエッジごとにワード境界は 1
ビットでシフトされます。各ビットスリップは、受信し
たデータから最も早く受信したビットを削除します。
Arria 10 トランシーバへのプロトコルの実装
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IP コア・ファイルの保存場所
2-79
表 2-66: ビット反転と極性反転
ポート名
rx_std_
byterev_
ena[<n>-1:0]
rx_std_
bitrev_
ena[<n>-1:0]
tx_polinv[<n>
-1:0]
rx_polinv[<n>
-1:0]
rx_std_
signaldetect[
<n>-1:0]
入力/出力クロック・
ドメイン
概要
入力
非同期
このコントロール・信号は、PMA 幅が 16 ビットまたは
20 ビットの場合に使用できます。アサートされると、RX
インタフェースでのバイト反転をイネーブルします。送
信されたデータの MSB と LSB が誤った形に入れ替えら
れた場合に使用します。
入力
非同期
アサートされると、RX インタフェースでのビット反転
をイネーブルします。外部の送信回路が最上位ビットを
先頭に送信していれば、ビットの順序は逆転しています。
イネーブルすると、受信回路は全てのワードを反転させ
た順序で受信します。ビット反転回路はワード・アライ
ナの出力で動作します。
入力
非同期
アサートされると、TX の極性ビットが反転されます。
TX bit polarity inversion がイネーブルされている場合に
のみアクティブになります。
入力
非同期
アサートされると、RX の極性ビットが反転されます。
RX bit polarity inversion がイネーブルされている場合に
のみアクティブになります。
出力
非同期
イネーブルすると、信号しきい値の検出回路は、RX 入
力バッファの信号レベルが信号検出しきい値電圧を超え
ていないかを検出します。信号検出しきい値は Quartus
II Settings File（.qsf）のアサインメントを使用して指定で
きます。この信号は PCI Express、SATA、および ASA プ
ロトコルに必要です。
関連情報
• 3-6 ページの ATX PLL IP コア
• 3-27 ページの CMU PLL IP コア
• 3-17 ページの fPLL IP コア
• 6-28 ページのポートとパラメータ
• 4-14 ページのトランシーバ PHY リセット・コントローラのインタフェース
このセクションでは、トランシーバ PHY リセット・コントローラ IP コア用のトップ・レベルの
信号について説明しています。
• 8-1 ページのアナログ・パラメータ設定
IP コア・ファイルの保存場所
トランシーバ・ネイティブ PHY IP を生成すると、Quartus II ソフトウェアが IP のインスタンス
を定義する HDL ファイルを生成します。加えて、Quartus II ソフトウェアは ModelSim シミュレ
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-80
UG-01143
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IP コア・ファイルの保存場所
ータでデザインをコンパイルしてシミュレーションするための Tcl スクリプト例も生成します。
また、Synopsys の VCS、Aldec の Active-HDL、Aldec の Riviera-Pro と、Cadence の Incisive Enterprise
用のシミュレーション・スクリプトも生成します。
図 2-9: 生成されるファイルのディレクトリ構造
<Project Directory>
<your_ip_or_system_name>.qsys - Top-level IP variation file
<your_ip_or_system_name>.sopcinfo
<your_ip_name> - IP core variation files
<your_ip_name>.cmp - VHDL component declaration file
<your_ip_name>_bb - Verilog HDL black-box EDA synthesis file
<your_ip_name>_inst - IP instantiation template file
<your_ip_name>.ppf - XML I/O pin information file
<your_ip_name>.qip - Lists IP synthesis files
<your_ip_name>.sip - Lists files for simulation
<your_ip_name>.v or .vhd - Greybox timing netlist
sim - IP simulation files
<your_ip_name>.v or .vhd - Top-level simulation file
aldec- Simulator setup scripts
cadence - Simulator setup scripts
mentor - Simulator setup scripts
synopsys - Simulator setup scripts
synth - IP synthesis files
<your_ip_name>.v or .vhd - Top-level IP synthesis file
<IP subcore> - IP subcore files
sim
<HDL files>
synth
<HDL files>
以下の表に、ディレクトリ、ならびにパラメータ化されたトランシーバ・ネイティブ PHY IP コ
アとシミュレーション環境向けに最も重要なファイルについての説明をリストします。これら
のファイルはクリア・テキストです。
表 2-67: トランシーバ・ネイティブ PHY のファイルとディレクトリ
ファイル名
<project_dir>
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概要
トップ・レベル・プロジェクトのディレクトリ
Arria 10 トランシーバへのプロトコルの実装
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IP コア・ファイルの保存場所
ファイル名
2-81
概要
<your_ip_name> .v または.vhd
トップレベル・デザイン・ファイル
<your_ip_name> .qip
Quartus II のコンパイルに必要な全てのファイ
ルのリスト
<your_ip_name> .bsf
トランシーバ・ネイティブ PHY インスタンスの
ブロック・シンボル・ファイル（.bsf）
<project_dir>/<your_ip_name>/
トランシーバ・ネイティブ PHY IP を定義する
HDL ファイルを格納するディレクトリ
<project_dir>/sim
シミュレーション・ディレクトリ
<project_dir>/sim/aldec
Riviera-PRO シミュレーション・ツール向けシミ
ュレーション・ファイル
<project_dir>/sim/cadence
Cadence シミュレーション・ツール向けシミュ
レーション・ファイル
<project_dir>/sim/mentor
Mentor シミュレーション・ツール向けシミュレ
ーション・ファイル
<project_dir>/sim/synopsys
Synopsys シミュレーション・ツール向けシミュ
レーション・ファイル
<project_dir>/synth
合成に使用されるファイルを格納するディレ
クトリ
Verilog および VHDL のトランシーバ・ネイティブ PHY IP コアは、以下のシミュレータでテス
トされています。
• ModelSim SE
• Synopsys 社 VCS MX
• Cadence NCSim
トランシーバー PHY に VHDL を選択した場合、Quartus II ソフトウェアで生成されたラッパー
だけが VHDL です。すべての下位層のファイルは、Verilog あるいは SystemVerilog で書かれてい
ます。VHDL 専用の ModelSim ライセンスを使用するシミュレーションを可能にするために、ト
ランシーバ・ネイティブ PHY IP の下位層の Verilog と SystemVerilog ファイルは符号化されてお
り、そのためこれらを混合言語シミュレータを使用せずにトップレベル VHDL ラッパーで使用
することができます。
ModelSim を使用するシミュレーションについて詳しくは、Quartus II Handbook Volume3 の
Mentor Graphics ModelSim Support の章を参照してください。
トランシーバ・ネイティブ PHY IP コアは、Quartus II ソフトウェアで NativeLink 機能をサポート
していません。
関連情報
• 2-348 ページのトランシーバ・ネイティブ PHY IP コアのシミュレーション
• Mentor Graphics ModelSim Support
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-82
Interlaken
UG-01143
2015.05.11
Interlaken
Interlaken は、チャネル化した拡張性のあるチップ間のインタコネクト・プロトコルです。
Interlaken の大きな強みは、拡張性ならびに、SPI 4.2 といった以前のプロトコルとの比較におい
て少ない I/O 数です。他にも主要な特長として、フロー制御、小さなオーバーヘッド・フレーミ
ング、拡張的なインテグリティ・チェックがあります。Interlaken は 64 ビットのデータ・ワード
と 3 ビットのコントロール・ビットで動作し、これをストライプ方式のラウンドロビンで複数の
レーンに流します。プロトコルは 256 の論理チャネルのパケットに対応でき、さらに拡張すると
最大で 65,536 までの論理チャネルに対応することができます。パケットはオプショナルでイン
ターリーブできる小さなバーストに分割されます。バースト動作はインテグリティ・チェックと
論理チャネルごとのフロー制御を含みます。
Arria 10 デバイスで、Interlaken インタフェースは、レーンあたり最高 17.4 Gbps のデータ・レー
トで動作する 1～48 のレーンをサポートしています。Interlaken は、エンハンスト PCS を使用し
て実装されます。エンハンスト PCS は Interlaken の ASSP ベンダおよびサードパーティ IP サプ
ライヤとの相互運用性が実証されています。
Arria 10 デバイスでは、IP パラメータ・エディタで Interlaken 向けに 3 種類のプリセットを提供
しています。
• Interlaken 10x12.5 Gbps
• Interlaken 1x6.25 Gbps
• Interlaken 6x10.3 Gbps
ライン・レートに応じて、エンハンスト PCS では 32、40、または 64 ビットの PMA - PCS インタ
フェース幅を使用できます。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
2-83
メタフレームのフォーマットとフレーミング層のコントロール・ワード
図 2-10: Interlaken 向けトランシーバ・チャネルのデータパスとクロック
この図では、シリアル・データ・レートを 12.5 Gbps、PMA 幅を 40 ビットとしています。
Transmitter Enhanced PCS
Enhanced PCS
TX FIFO
Interlaken
Frame Generator
64 bits
data +
3 bits
control
186.57 MHz
to 312.5MHz
PRP
Generator
tx_clkout
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
KR FEC
Scrambler
Parallel Clock (312.5 MHz)
Serial Clock (6.25 GHz)
tx_coreclkin
PRBS
Generator
Interlaken
CRC32 Generator
64B/66B Encoder
and TX SM
Scrambler
Interlaken
Disparity Generator
FPGA
Fabric
TX
Gearbox
40
Serializer
tx_serial_data
Transmitter PMA
tx_pma_div_clkout
Receiver Enhanced PCS
Enhanced PCS
RX FIFO
Interlaken
CRC32 Checker
186.57 MHz
to 312.5MHz
PRP
Verifier
Div 40
64 bits
data +
3 bits
control
rx_coreclkin
PRBS
Verifier
64B/66B Decoder
and RX SM
Interlaken
Frame Sync
Descrambler
Block
Synchronizer
RX
Gearbox
40
Interlaken
Disparity Checker
rx_pma_div_clkout
Deserializer
CDR
rx_serial_data
Receiver PMA
rx_clkout
Parallel Clock (312.5 MHz)
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
10GBASE-R
BER Checker
Clock Generation Block (CGB)
(6.25 GHz) =
Data rate/2
ATX PLL
fPLL
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
関連情報
• Interlaken Protocol Definition v1.2
• Interlaken Look-Aside Protocol Definition, v1.1
メタフレームのフォーマットとフレーミング層のコントロール・ワード
エンハンスト PCS は、5～8192 ワードのプログラム可能なメタフレーム長をサポートしていま
す。しかし、安定性とパフォーマンスのために、アルテラは、フレーム長を 128 ワード以上に設
定することを推奨します。シミュレーションでは、短いメタフレーム長を使用してシミュレーシ
ョン時間を短縮します。メタフレームのペイロードは、MAC 層からの純粋なデータ・ペイロー
ドとバースト/アイドルのコントロール・ワードです。
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Altera Corporation
2-84
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メタフレームのフォーマットとフレーミング層のコントロール・ワード
図 2-11: フレーミング層のメタフレーム・フォーマット
Control and
Data Words
Diagnostic
Synchronization
Scrambler State
Skip
Diagnostic
Synchronization
Scrambler State
Skip
Metaframe Length
フレーミング・コントロール・ワードは以下を含みます。
•
•
•
•
同期（SYNC）—フレーム境界の検出とレーン・アライメント（デスキュー）に使用
スクランブラ・ステート（SCRM）—スクランブラの同期に
スキップ（SKIP）—リピータにおけるクロック補償に使用
診断（DIAG）—レーンごとのエラー・チェックとオプションのステータス・メッセージを提
供
メタフレームを形成するために、エンハンスト PCS フレーム・ジェネレータは、フレーミング・
コントロール・ワードを挿入し、TX FIFO から読み出したコントロール・ワードとデータ・ワー
ドをメタフレームのペイロードとしてカプセル化します。
図 2-12: Interlaken の同期とスクランブラ・ステートのワード・フォーマット
bx10 b011110
h0F678FF678F678F6
bx10 b001010
Scrambler State
66 63
58 57
0
図 2-13: Interlaken のスキップのワード・フォーマット
bx10 b000111 h21E h1E h1E h1E h1E h1E h1E
66 63
58 57 48 47 40
0
DIAG ワードはステータス・フィールドと CRC-32 フィールドで構成されています。2 ビットの
ステータスは Interlaken の仕様で以下のように定義されています。
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Arria 10 トランシーバへのプロトコルの実装
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Interlaken コンフィギュレーションのクロックとボンディング
2-85
• ビット 1（ビット 33）：レーンの正常さ
• 1：レーンが正常である
• 0：レーンが正常ではない
• ビット 0（ビット 32）：リンクの正常さ
• 1：リンクが正常である
• 0：リンクが正常ではない
FPGA ファブリックからの tx_enh_frame_diag_status[1:0]入力は、フレーム・ジェネレータに
よって DIAG ワードが作成されるたびステータス・フィールドに挿入されます。
図 2-14: Interlaken の診断ワード
bx10 b011001
h000000
Status
66 63
58 57
34 33 32 31
CRC32
0
Interlaken コンフィギュレーションのクロックとボンディング
Arria 10 の Interlaken PHY 層ソリューションは拡張性があり、また柔軟性のあるデータ・レート
を有しています。単独のレーン・リンクを、または最大 48 レーンをボンディングして実装する
ことができます。17.4 Gbps までのレーン・データ・レートを選択できます。また、トランシー
バのクロックとして使用されている PLL に応じて様々なリファレンス・クロック周波数も選択
できます。Arria 10 トランシーバが異なるスピード・グレードでサポート可能な最小と最大のデ
ータ・レートについて詳しくは、Arria 10 Device Datasheet を参照してください。
送信チャネルにクロックを供給するために ATX PLL または fPLL を使用することができます。
ATX PLL は fPLL に比べて優れたジッタ特性を持っています。CMU PLL はノン・ボンディング
Interlaken 送信チャネルのクロック駆動のみに使用できます。しかし CMU PLL を使用した場
合、RX トランシーバ・チャネルを 1 つ失います。
マルチ・レーン Interlaken インタフェースでは、TX チャネルは通常、すべてのボンディングチ
ャネル間の送信スキューを最小限に抑えるために互いにボンディングされています。現在、マル
チ・レーン Interlaken の実装をサポートするために、xN ボンディングおよび PLL フィードバッ
ク補償のボンディング方式が使用できます。システムがより高いチャネル間スキューを許容す
る場合は、TX チャネルをボンディングしない選択も可能です。
ボンディングされたマルチ・チャネルの Interlaken を実装するためには、すべてのチャネルが連
続して配置されている必要があります。チャネルは（6 レーン以下であれば）全て 1 つのバンク
に配置することができ、またはいくつかのバンクにまたがることもできます。
関連情報
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• Arria 10 Device Datasheet
xN クロック・ボンディングのシナリオ
次の図は、10 レーンをサポートする xN のボンディング例を示しています。各レーンは 12.5
Gbps で動作しています。1 つのトランシーバ・バンクに最初の 6 つの TX チャネルがあり、隣接
するトランシーバ・バンクに他の 4 つの TX チャネルがあります。ATX PLL はマスタ CGB にシ
リアル・クロックを提供します。CGB は xN ロック・ネットワークを介して同一のバンクならび
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-86
UG-01143
2015.05.11
xN クロック・ボンディングのシナリオ
に他のバンク内の全ての TX チャネルにパラレル・クロックあるいはシリアル・クロックを提供
します。
TX チャネルが複数のトランシーバ・バンクにまたがる際は、xN クロック・ネットワークのスキ
ューのために、実現可能な最大データ・レートが低下します。
図 2-15: 10X12.5 Gbps の xN ボンディング
Native PHY Instance
(10 Ch Bonded 12.5 Gbps)
Transceiver PLL
Instance (6.25 GHz)
ATX PLL
Master
CGB
Transceiver Bank 1
xN
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
Transceiver Bank 2
TX Channel
TX Channel
TX Channel
TX Channel
関連情報
• 3-59 ページの x6/xN ボンディング・モードの実装
xN ボンディングの制限について詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
PLL フィードバック補償クロック・ボンディングのシナリオ
2-87
PLL フィードバック補償クロック・ボンディングのシナリオ
次の図では、各レーンは 12.5 Gbps で動作しています。1 つのトランシーバ・バンクに最初の 6
つの TX チャネルがあり、隣接するトランシーバ・バンクに他の 4 つの TX チャネルがあります。
フィードバック補償ボンディングと xN ボンディングの違いは、フィードバック補償ボンディン
グが TX チャネルを複数のボンディング・グループに分離し、各グループが別個の×6 クロック・
ネットワークによって駆動されていることです。フィードバック補償ボンディングでは、個々の
×6 クロックの位相と周波数が互いに揃えられています。各トランシーバ・バンクにある PLL は
マスタ CGB にクロックを駆動します。CGB はこれらのクロックで同じバンク内のみの TX チャ
ネルを駆動します。xN ボンディングでは、全てのチャネルは×N クロック・ネットワークによっ
て駆動されます。xN ボンディングによって課されるデータ・レートの低下は、PLL フィードバ
ック補償ボンディングには適用されません。
各ボンディング・グループでの PLL へのフィードバックはマスタ CGB からのパラレル・クロッ
クであり、これは tx_clkout と同じ周波数を有します。PLL へのリファレンス・クロックは、こ
のフィードバック・クロックの周波数と一致する必要があります。たとえば、Interlaken インタ
フェースがレーンあたり 12.5 Gbps で動作し、PCS から PMA の幅が 40 ビットであるとすれば、
312.5 MHz のリファレンス・クロックの周波数のみが使用できます。
Arria 10 トランシーバへのプロトコルの実装
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2-88
UG-01143
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TX マルチ・レーン・ボンディングおよび RX マルチ・レーン・デスキュー・アライ
ンメント・ステート・マシン
図 2-16: 10x12.5 Gbps の PLL フィードバック補償ボンディング
Native PHY Instance
(10 Ch Bonded 12.5 Gbps)
Transceiver PLL
Instance (6.25 GHz)
ATX PLL
Master
CGB
Transceiver Bank 1
x6
TX Channel
TX Channel
Feedback Clock
TX Channel
TX Channel
TX Channel
TX Channel
Transceiver PLL
Instance (6.25 GHz)
Reference
Clock
ATX PLL
Master
CGB
Transceiver Bank 2
x6
TX Channel
TX Channel
Feedback Clock
TX Channel
TX Channel
関連情報
3-61 ページの PLL フィードバック補償ボンディング・モードの実装方法
フィードバック補償ボンディングの他の制限についての情報を提供します。
TX マルチ・レーン・ボンディングおよび RX マルチ・レーン・デスキュー・アラインメント・
ステート・マシン
Interlaken コンフィギュレーションはエンハンスト PCS TX および RX の FIFO を Interlaken エラ
スティック・バッファ・モードにセットします。この動作モードでは、TX FIFO と RX FIFO のコ
ントロールおよびステータス・ポート信号が FPGA ファブリックに提供されます。この信号を、
プロトコルの要件に沿って MAC 層に接続します。これらの FIFO ステータスおよびコントロー
ル信号に基づいて、トランシーバの RX FIFO ブロックを制御するためのマルチ・レーンのデス
キュー・アラインメント・ステート・マシンを FPGA ファブリックに実装します。
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Arria 10 トランシーバへのプロトコルの実装
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TX FIFO ソフト・ボンディング
2-89
注: トランシーバの TX FIFO ブロックを制御するための、ソフト・ボンディング・ロジックの実
装も必要です。
TX FIFO ソフト・ボンディング
MAC 層ロジックと TX ソフト・ボンディング・ロジックは、TX FIFO への Interlaken ワードの書
き込みを、TX FIFO フラグ（tx_enh_fifo_full、tx_enh_fifo_pfull、tx_enh_fifo_empty、
tx_enh_fifo_pempty、tx_enh_fifo_cnt、など）のモニタリングに基づいて tx_enh_data_valid
（TX FIFO 書き込みイネーブルとして機能する）を使用して制御します。TX FIFO の読み出し側
では読み出しイネーブルはフレーム・ジェネレータによって制御されています。
tx_enh_frame_burst_en が High にアサートされると、フレーム・ジェネレータは TX FIFO から
データを読み出します。
TX チャネル・ソフト・ボンディングを処理するために、TX FIFO プレ・フィル・ステージが実
装されている必要があります。以下の図にプレ・フィル・プロセスのステートを示します。
Arria 10 トランシーバへのプロトコルの実装
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2-90
UG-01143
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TX FIFO ソフト・ボンディング
図 2-17: TX ソフト・ボンディング・フロー
tx_digitalreset
を終了
全てのレーンのtx_enh_frame_burst_en
をディアサート。全てのレーンの
tx_enh_data_validをアサート
全てのレーンが
no
フル？
yes
全てのレーンの
tx_enh_data_valid
をディアサート
no
新しいフレームを
送信するレーンはあるか？
tx_enh_frameは
アサートされたか？
yes
16 tx_coreclkin
サイクル余分に待機
no
全てのレーンが
フル？
yes
TX FIFO
プレ・フィル完了
以下の図に、tx_digitalreset のディアサート後に、TX ソフト・ボンディング・ロジックが TX
FIFO のフィルを開始し、すべてのレーンをフルにするまでを示します。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
TX FIFO ソフト・ボンディング
2-91
図 2-18: TX FIFO プレ・フィル（6 レーン・インタフェース）
tx_digitalresetをディアサート
tx_digitalreset
3f
00
tx_enh_data_valid 00
tx_enh_fifo_full 00
tx_enh_fifo_pfull 00
tx_enh_fifo_empty
tx_enh_fifo_pempty
tx_enh_fifo_cnt
tx_enh_frame
tx_enh_frame_burst_en
3f
00
3f
3f
3f
3f
000000
00
00
00
1... 2... 3... 4... 5... 6... 7... 8... 9... a... b... c... d... e... ffffff
3f
00
全てのレーンのburst_enをディアサートし、
全てのレーンのFIFOがフルになるまでTX FIFOを満たす
TX FIFO のプレ・フィル・ステージが完了すると、送信レーンが同期し、MAC 層はトランシー
バの TX FIFO に有効データの送信を開始します。TX FIFO のオーバーフローやアンダーフロー
が生じないようにする必要があります。生じた場合にはトランシーバをリセットし、TX FIFO プ
レ・フィル・ステージを繰り返す必要があります。
1 レーンの Interlaken 実装では、TX FIFO のソフト・ボンディングは必要ありません。
tx_digitalreset がディアサートした後に TX FIFO への Interlaken ワードの送信を開始すること
ができます。
以下の図に、プレ・フィル・ステージ後にネイティブ PHY に有効データを送信する MAC 層を
示します。tx_enh_frame_burst_en がアサートされることにより、フレーム・ジェネレータが TX
FIFO からデータを読み出すことができるようになります。TX MAC 層はこの段階で
tx_enh_data_valid を制御でき、FIFO ステータス信号に基づいて TX FIFO にデータを書き込む
ことができます。
図 2-19: 有効データを送信する MAC（6 レーン・インタフェース）
tx_digitalreset
tx_enh_data_valid
tx_enh_fifo_full
tx_enh_fifo_pfull
tx_enh_fifo_empty
tx_enh_fifo_pempty
tx_enh_fifo_cnt
tx_enh_frame
tx_enh_frame_burst_en
00
00
3f
3f
00
00
ffffff
00
3f
3f
00
3f
フィードバック
3f
00
プレ・フィル・ステージ後に burst_enをイネーブルする。
フレーム・ジェネレータは次のメタフレーム用に
TX FIFOからデータを読み出す
Arria 10 トランシーバへのプロトコルの実装
00
00
FIFOステータスに基づいて、
TX FIFOがバック
プレッシャを書き込む
ユーザー・ロジックがdata_validを
アサートし、TX FIFOステータスへデータを送る
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2-92
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RX マルチ・レーン FIFO デスキュー・ステート・マシン
RX マルチ・レーン FIFO デスキュー・ステート・マシン
トランスミッタのリンク・パートナ、PCB、メディア、ローカル・レシーバ PMA で生じるレー
ン間のスキューを排除するために、レシーバ側でデスキュー・ロジックを追加します。
マルチ・レーン・アライメント・デスキュー・ステート・マシンを実装し、RX FIFO の有効なス
テータス・フラグとコントロール信号に基づいて RX FIFO の動作を制御します。
図 2-20: RX FIFO デスキューのステート・フロー
rx_digitalreset
を終了
全てのレーンのrx_enh_fifo_rd_enをディアサート
全てのレーンの
rx_enh_fifo_pemptyは
no
ディアサートされたか？
rx_enh_fifo_align_clrを少なくとも
4 rx_coreclkinサイクルの間アサート
yes
全てのレーンの
rx_enh_fifo_pfullは
no
ディアサートされたか？
yes
RX FIFO
デスキュー完了
RX FIFO デスキューが完了しないうちは各レーンの rx_enh_fifo_rd_en はディアサートされた
ままにする必要があります。フレーム・ロックになる（これは rx_enh_frame_lock のアサートに
よって示されます。しかしこの信号は上記のステート・フローには記載されていません）と、最
初のアラインメント・ワード（SYNC ワード）がそのチャネルで検出された後に、データは RX
FIFO に書き込まれます。それに応じて、そのチャネルの部分的に空のフラグ
（rx_enh_fifo_pempty）がアサートされます。ステート・マシンは、すべてのチャネルの
rx_enh_fifo_pempty と rx_enh_fifo_pfull 信号をモニタリングします。どのチャネルの
rx_enh_fifo_pfull もアサートしないうちに全てのチャネルの rx_enh_fifo_pempty 信号がディ
アサートされると、SYNK ワードがリンクの全てのレーンで検出されたことを意味し、MAC 層
は rx_enh_fifo_rd_en を同時にアサートすることにより全ての RX FIFO からの読み出しを開始
することができます。もしくは、全てのチャネルで rx_enh_fifo_pempty 信号がディアサートす
る前にいずれかのチャネルの rx_enh_fifo_pfull 信号が High にアサートした場合には、ステー
ト・マシンは rx_enh_fifo_align_clr を 4 サイクル High にアサートすることにより RX FIFO を
フラッシュし、ソフト・デスキュー・プロセスを繰り返す必要があります。
以下の図に、RX デスキューの 1 つのシナリオを示します。このシナリオでは、pfull レーンがデ
ィアサートされ続けている間にすべての RX FIFO レーンの部分的に空がディアサートされてい
ます。これはデスキューの成功を示し、FPGA ファブリックは RX FIFO からのデータの読み出し
を開始します。
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Arria 10 トランシーバへのプロトコルの実装
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Arria 10 トランシーバへの Interlaken の実装方法
2-93
図 2-21: RX FIFO デスキュー
デスキューが成功した後、ユーザー・ロジックが
全てのレーンの rd_en をアサートし、
RX FIFOからのデータ読み出しを開始する
rx_enh_fifo_full 00
rx_enh_fifo_empty 3f
rx_enh_fifo_rd_en 00
1e
00
3f
rx_enh_data_valid 00
rx_enh_fifo_pfull 00
rx_enh_fifo_pempty 3f
rx_enh_frame_lock 00
[5]
[4]
Each Lane Is
[3]
Frame-Locked
[2]
in a Different
Cycle
[1]
[0]
rx_enh_fifo_align_val 00
rx_enh_fifo_align_clr 00
3f
3f
1e
21
3b 3f
21
00
data_validのアサートは、
RX FIFOが有効なデータを
出力していることを示す
どのレーンのpfullも
Highにならないうちに
全てのレーンのpemptyが
ディアサートされると、
デスキューの完了を
意味する
3f
Arria 10 トランシーバへの Interlaken の実装方法
はじめる前に
Interlaken プロトコル PHY 層を実装する前に、Interlaken プロトコル、エンハンスト PCS と PMA
のアーキテクチャ、PLL アーキテクチャ、ならびにリセット・コントローラについて十分に把握
している必要があります。
Arria 10 デバイスでは、IP パラメータ・エディタで Interlaken 向けに 3 種類のプリセットを提供
しています。
• Interlaken 10x12.5 Gbps
• Interlaken 1x6.25 Gbps
• Interlaken 6x10.3 Gbps
1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。（Installed IP >
Library > Interface Protocols > Transceiver PHY > Arria 10 Transceiver Native PHY）
詳しくは、2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configuration rules のリス
トから Interlaken 選択します。
3. 2-97 ページの Interlaken 向けネイティブ PHY IP のパラメータ設定の表のパラメータ値を
使用します。または 2-18 ページのプリセットで説明しているプロトコル・プリセットを使用
することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。
4. Generate をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
Arria 10 トランシーバへのプロトコルの実装
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Arria 10 トランシーバへの Interlaken の実装方法
図 2-22: Interlaken 用のネイティブ PHY IP の信号とポート
Arria 10 Transceiver Native PHY
tx_cal_busy
rx_cal_busy
Hard
Calibration Block
Reconfiguration
Registers
TX PMA
TX Enhanced PCS
32/40/64
tx_serial_data
Serializer
tx_serial_clk or
tx_bonding_clocks[5:0]
(from TX PLL)
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digital_reset
tx_clkout
tx_coreclkin
tx_control[17:0] (1)
tx_parallel_data[127:0] (1)
tx_enh_data_valid
tx_enh_frame_burst_en
tx_enh_frame_diag_status[1:0]
tx_enh_frame
tx_enh_fifo_cnt[3:0]
tx_enh_fifo_full
tx_enh_fifo_pfull
tx_enh_fifo_empty
tx_enh_fifo_pempty
tx_analog_reset
rx_analog_reset
RX PMA
rx_serialloopback
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
RX Enhanced PCS
32/40/64
CDR
Deserializer
rx_digital_reset
rx_clkout
rx_coreclkin
rx_parallel_data[127:0] (2)
rx_control[19:0] (2)
rx_enh_fifo_rd_en
rx_enh_data_valid
rx_enh_fifo_align_val
rx_enh_fifo_align_clr
rx_enh_frame
rx_enh_fifo_cnt[3:0]
rx_enh_fifo_full
rx_enh_fifo_pfull
rx_enh_fifo_empty
rx_enh_fifo_pempty
rx_enh_frame_diag_status[1:0]
rx_enh_frame_lock
rx_enh_crc32_err
rx_enh_blk_lock
注：
(1) tx_parallel_dataとtx_controlの幅は、simplified interfaceが有効になっているかどうかで異なります。simplified interfaceが有効であれば
tx_parallel_data = 64ビットでtx_control = 3ビットです。ここではsimplified interfaceなしの幅を示しています。
(2) rx_parallel_dataとrx_controlの幅は、simplified interfaceが有効になっているかどうかで異なります。simplified interfaceが有効であれば
rx_parallel_data = 64ビットでrx_control = 10ビットです。ここではsimplified interfaceなしの幅を示しています。
5. PLL を設定し、インスタンス化します。
6. トランシーバ・リセット・コントローラを作成します。ユーザー設計のリセット・コントロ
ーラの使用、またはトランシーバ PHY リセット・コントローラの使用が可能です。
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Arria 10 トランシーバへのプロトコルの実装
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2-95
Arria 10 トランシーバへの Interlaken の実装方法
7. マルチ・レーン Interlaken 実装向けに、ファブリックのロジックのリソースを使用して TX ソ
フト・ボンディング・ロジックと RX マルチ・レーン・アライメント・デスキュー・ステー
ト・マシンを実装します。
8. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。
図 2-23: InterlakenPHY デザインの接続ガイドライン
以下の図に、アルテラ Wiki ウェブサイトで入手可能な Interlaken PHY デザイン例でのこれら
すべてのブロックの接続を示します。
青いブロックは、アルテラが IP コアを提供しています。灰色のブロックは、デザイン例に含
まれている TX ソフト・ボンディング・ロジックを使用します。白いブロックは、ユーザー
のテスト・ロジックまたは MAC 層のロジックです。
Reset
Controller
PLL and CGB Reset
PLL IP
TX/RX Analog/Digital Reset
Control and Status
Pattern
Generator
Pattern
Verifier
TX Soft
Bonding
TX Clocks
TX FIFO Status
TX FIFO Control
TX Data Stream
Control and Status
RX
Deskew
RX FIFO Status
Arria 10
Transceiver
Native PHY
RX FIFO Control
RX Data Stream
9. デザインをシミュレーションして機能性を検証します。
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Arria 10 トランシーバへの Interlaken の実装方法
図 2-24: TX 方向の、24 レーンのボンディング Interlaken リンク
詳細を示すために、3 つの異なる時間セグメントを同じズーム・レベルで示しています。
基づき
データ送信
全てのレーンでburst_en
アサート
プリ・フィル
ステージ
アサート
pll_locked
tx_analogreset
tx_clkout[0]
tx_clkout
tx_digitalreset
tx_ready[0]
tx_ready
tx_enh_data_valid[0]
tx_enh_data_valid
tx_enh_fifo_full
tx_enh_frame[0]
tx_enh_frame
tx_enh_frame_burst_en[0]
tx_enh_frame_burst_en
tx_parallel_data
tx_control
tx_enh_fifo_empty
tx_enh_fifo_pempty
FIFOフラグに
プリ・フィル完了
tx_readyが
24`h000000
24`h000000
24`h000000
24`h000000
24`h000000
24`...
24`hffffff
24`hffffff
24`h000000
24`hffffff
24`h000000
24`hffffff
24`hffffff
24`h000000
24`h000000
24`hffffff
24`...
24`hffffff
24`h000000
24`h000000
24`hffffff
24`h000000
1536`h0123456789abcdef01234567
72`h249249249249249249
24`hffffff
24`h000000
24`hffffff
24`h000000
24`h000...
24`h000000
24`h000000
24`hffffff
24`h000000
24`h000000
24`h000000
24`h000000
1536`h0123456789abcdef01234567
72`h249249249249249249
24`h000000
24`h000000
24`hffffff
1536`h0123456789abcdef01234567
72`h249249249249249249
24`h000000
24`h000000
1536`hbd212...
図 2-25: RX 方向の、24 レーンのボンディング Interlaken リンク
詳細を示すために、3 つの異なる時間セグメントを異なるズーム・レベルで示しています。
全てのレーンのpemptyがディアサートされる前に
24`hffffff
24`h000000
24`h000000
24`h000000
24`h000000
24`hffffff
24`h000000
24`h000000
24`h000000
24`h000000
1536`h0100009c0100
240`h0441104411044
全てのレーンのpemptyがディアサート
RXデスキュー不成功。再アラインメントが必要
アサート
rx_clkout[0]
rx_digitalreset
rx_ready
rx_enh_blk_lock
rx_enh_frame_lock
rx_enh_fifo_pfull[0]
rx_enh_fifo_pfull
rx_enh_fifo_pempty
rx_enh_fifo_align_clr
rx_enh_fifo_align_val
rx_enh_fifi_rd_en
rx_enh_data_valid
rx_parallel_data
rx_control
全てのレーンのpfullがLow であり、
いくつかのレーンのpfull信号がアサート
rx_readyが
24`h00... 24`h000000
24`hff... 24`hffffff
24`hffffff
24`h0... 24`h000001
24`h000000
24`hffffff
24`hfffffe
24`h000000
24`h00...
24`h000001
24`h000000
24`h000000
RXデスキュー完了
24`h000000
24`hffffff
24`hffffff
24`hffffff
24`h000000 24`h00..
24`hffffff
24`hffffff
24`h00..
1536`h0100009c0100009c0100009c0100009c0100009c0100009c0100009c01000
240`h044110441104404411044110441104411044110441104411044110441104411
24`h000000
24`hffffff
24`h000000
24`h000000
24`hffffff
24`h000000
24`h000000
1536`h01000...
240`h044110...
24`h000000
24`hffffff 24`h00.. 24`hffffff
24`hffffff 24`h00.. 24`hffffff
1536`h1e...
240`h90a... 240`h826...
再アラインメントのため
FIFOフラグに基づき
align_clrをアサート
読み出し開始
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
エンハンスト PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL のアーキテクチャおよび実装の詳細について情報を提供します。
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Arria 10 トランシーバへのプロトコルの実装
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デザイン例
2-97
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-57 ページのエンハンスト PCS ポート
Interlaken プロトコルで使用可能なポートについて詳しい情報を提供します。
デザイン例
アルテラは、デザイン全体への Interlaken PHY の統合を支援する、PHY 層専用のデザイン例を
提供しています。
TX ソフト・ボンディング・ロジックはデザイン例に含まれています。アルテラは、このモジュ
ールをデザインに統合することを推奨します。
Interlaken Design Example は、Wiki の Arria 10 Transceiver PHY Design Examples のページで入手で
きます。
注: Wiki ページのデザイン例は、デザイン開発のための実用的なガイドラインを提供します。し
かしこれらはアルテラが保証するものではありません。注意して使用してください。
関連情報
Interlaken Design Example
Interlaken 向けネイティブ PHY IP のパラメータ設定
表 2-68: General パラメータと Datapath パラメータ
パラメータ
Message level for rule violations
値
error
warning
Transceiver configuration rules
Interlaken
PMA configuration rules
basic
Transceiver mode
TX / RX Duplex
TX Simplex
RX Simplex
Number of data channels
1～96
Data rate
最大 17.4 Gbps
（エンハンスト PCS から PMA へのインタフェース幅の選
択により異なる）
Enable datapath and interface
reconfiguration
On/Off
Enable simplified data interface
On/Off
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Interlaken 向けネイティブ PHY IP のパラメータ設定
パラメータ
Provide separate interface for each
channel
値
On/Off
表 2-69: TX PMA パラメータ
パラメータ
TX channel bonding mode
値
Not bonded
PMA only bonding
PMA and PCS bonding
PCS TX channel bonding master
TX channel bonding mode が PMA and PCS bonding にセ
ットされている場合：
Auto、0、1、2、3…[データ・チャネル数 – 1]
Actual PCS TX channel bonding
master
TX channel bonding mode が PMA and PCS bonding にセ
ットされている場合：
0、1、2、3…[データ・チャネル数 – 1]
TX local clock division factor
TX channel bonding mode が not bonded の場合：
1、2、4、8
Number of TX PLL clock inputs per
channel
TX channel bonding mode が not bonded の場合：
1、2、3、4
Initial TX PLL clock input selection
0
Enable tx_pma_clkout port
On/Off
Enable tx_pma_div_clkout port
On/Off
tx_pma_div_clkout division factor
Enable tx_pma_div_clkout port が On の場合：
Disabled、1、2、33、40、66
Enable tx_pma_elecidle port
On/Off
Enable tx_pma_qpipullup port (QPI)
Off
Enable tx_pma_qpipulldn port (QPI)
Off
Enable tx_pma_txdetectrx port (QPI)
Off
Enable tx_pma_rxfound port (QPI)
Off
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Interlaken 向けネイティブ PHY IP のパラメータ設定
パラメータ
Enable rx_seriallpbken port
2-99
値
On/Off
表 2-70: RX PMA パラメータ
パラメータ
値
Number of CDR reference clocks
1～5
Selected CDR reference clock
0～4
Selected CDR reference clock
frequency
Quartus II ソフトウェアが示す有効範囲を選択
PPM detector threshold
100、300、500、1000
CTLE adaptation mode
manual、triggered
DFE adaptation mode
continuous、manual、disabled
Number of fixed dfe taps
3、7
Enable rx_pma_clkout port
On/Off
Enable rx_pma_div_clkout port
On/Off
rx_pma_div_clkout division factor
Enable rx_pma_div_clkout port が On の場合：
Disabled、1、2、33、40、66
Enable rx_pma_clkslip port
On/Off
Enable rx_pma_qpipulldn port (QPI)
Off
Enable rx_is_lockedtodata port
On/Off
Enable rx_is_lockedtoref port
On/Off
Enable rx_set_locktodata and rx_set_
locktoref ports
On/Off
Enable rx_seriallpbken port
On/Off
Enable PRBS verifier control and
status ports
On/Off
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2-100
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Interlaken 向けネイティブ PHY IP のパラメータ設定
表 2-71: Enhanced PCS パラメータ
パラメータ
値
Enhanced PCS/PMA interface width
32、40、64
FPGA fabric/Enhanced PCS interface
width
67
Enable 'Enhanced PCS' low latency
mode
PMA インタフェース幅が 32、かつプリセットがデータ・
レート 10.3125 Gbps または 6.25 Gbps の種類であれば選択
可能。それ以外の場合には Off
Enable RX/TX FIFO double-width
mode
Off
TX FIFO mode
Interlaken
TX FIFO partially full threshold
8～15
TX FIFO partially empty threshold
1～8
Enable tx_enh_fifo_full port
On/Off
Enable tx_enh_fifo_pfull port
On/Off
Enable tx_enh_fifo_empty port
On/Off
Enable tx_enh_fifo_pempty port
On/Off
RX FIFO mode
Interlaken
RX FIFO partially full threshold
10～29（pempty_threshold+8 以上）
RX FIFO partially empty threshold
2～10
Enable RX FIFO alignment word
deletion (Interlaken)
On/Off
Enable RX FIFO control word deletion On/Off
(Interlaken)
Enable rx_enh_data_valid port
On/Off
Enable rx_enh_fifo_full port
On/Off
Enable rx_enh_fifo_pfull port
On/Off
Enable rx_enh_fifo_empty port
On/Off
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Interlaken 向けネイティブ PHY IP のパラメータ設定
パラメータ
2-101
値
Enable rx_enh_fifo_pempty port
On/Off
Enable rx_enh_fifo_del port
(10GBASE-R)
Off
Enable rx_enh_fifo_insert port
(10GBASE-R)
Off
Enable rx_enh_fifo_rd_en port
On
Enable rx_enh_fifo_align_val port
(Interlaken)
On/Off
Enable rx_enh_fifo_align_clr port　(Interlaken)
On
表 2-72: Interlaken Frame Generator パラメータ
パラメータ
値
Enable Interlaken frame generator
On
Frame generator metaframe length
5～8192(アルテラは 128 以上のメタフレーム幅を推奨し
ます）
Enable frame generator burst control
On
Enable tx_enh_frame port
On
Enable tx_enh_frame_diag_status port On
Enable tx_enh_frame_burst_en port
On
表 2-73: Interlaken Frame Synchronizer パラメータ
パラメータ
Enable Interlaken frame synchronizer
値
On
Frame synchronizer metaframe length 5～8192(アルテラは 128 以上のメタフレーム幅を推奨し
ます）
Enable rx_enh_frame port
On
Enable rx_enh_frame_lock port
On/Off
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2-102
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Interlaken 向けネイティブ PHY IP のパラメータ設定
パラメータ
値
Enable rx_enh_frame_diag_status port On/Off
表 2-74: Interlaken CRC-32 Generator and Checker パラメータ
パラメータ
値
Enable Interlaken TX CRC-32
generator
On
Enable Interlaken TX CRC-32
generator error insertion
On/Off
Enable Interlaken RX CRC-32 checker On
Enable rx_enh_crc32_err port
On/Off
表 2-75: Scrambler and Descrambler パラメータ
パラメータ
値
Enable TX scrambler (10GBASE-R/
Interlaken)
On
TX scrambler seed (10GBASE-R/
Interlaken)
0x1～0x3FFFFFFFFFFFFFF
Enable RX descrambler (10GBASE-R/
Interlaken)
On
表 2-76: Interlaken Disparity Generator and Checker パラメータ
パラメータ
Enable Interlaken TX disparity
generator
値
On
Enable Interlaken RX disparity checker On
Enable Interlaken TX random
disparity bit
Altera Corporation
On/Off
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
Interlaken 向けネイティブ PHY IP のパラメータ設定
2-103
表 2-77: Block Sync パラメータ
パラメータ
値
Enable RX block synchronizer
On
Enable rx_enh_blk_lock port
On/Off
表 2-78: Gearbox パラメータ
パラメータ
値
Enable TX data bitslip
Off
Enable TX data polarity inversion
On/Off
Enable RX data bitslip
Off
Enable RX data polarity inversion
On/Off
Enable tx_enh_bitslip port
Off
Enable rx_bitslip port
Off
表 2-79: Dynamic Reconfiguration パラメータ
パラメータ
値
Enable dynamic reconfiguration
On/Off
Share reconfiguration interface
On/Off
Enable Altera Debug Master Endpoint On/Off
Enable capability registers
On/Off
Set user-defined IP identifier
0～255
Enable control and status registers
On/Off
Enable prbs soft accumulators
On/Off
表 2-80: Configuration Files パラメータ
パラメータ
Configuration file prefix
Arria 10 トランシーバへのプロトコルの実装
フィードバック
値
—
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2-104
UG-01143
2015.05.11
イーサネット
パラメータ
値
Generate SystemVerilog package file
On/Off
Generate C header file
On/Off
Generate MIF (Memory Intialization
File)
On/Off
表 2-81: Generation Options パラメータ
パラメータ
Generate parameter documentation
file
値
On/Off
イーサネット
イーサネット規格は、信号伝送媒体とデータ・レートのバリエーションを含む、多くの異なる
PHY 規格から構成されています。1G/10GbE と 10GBASE-KR の PHY IP コアは、バックプレーン
を介する 1 Gbps と 10 Gbps でのイーサネット接続を可能にします。10GBASE-KR PHY IP は、バ
ックプレーン・イーサネット PHY IP としても知られています。これは、IEEE バックプレーン・
イーサネット規格をサポートするために、リンク・トレーニングとオート・ネゴシエーションを
含んでいます。
データ・レートトランシーバ・コンフィギュレーション・ルールまたは
IP
1G
• Gigabit Ethernet
• Gigabit Ethernet 1588
10G
•
•
•
•
1G/10G
1G/10G Ethernet PHY IP
10GBASE-R
10GBASE-R 1588
10GBASE-R with KR FEC
10GBASE-KR PHY IP
ギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE
IEEE 802.3 は、ギガビット・イーサネット・システムで MAC（media access control）と様々な物
理メディアとをインタフェースする中間（または遷移）層としてギガビット・イーサネットを定
義しています。ギガビット・イーサネット PHY は、MAC レイヤを下層にあるメディアの固有の
性質からシールドし、また、これは以下の図に示すように 3 つのサブレイヤに分割されていま
す。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
ギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE
2-105
図 2-26: IEEE 802.3 MAC と RS への GbE PHY の接続
LAN
CSMA/CD
LAYERS
Higher Layers
OSI
Reference
Model
Layers
LLC (Logical Link Control)
or other MAC Client
MAC Control (Optional)
Media Access Control (MAC)
Application
Reconciliation
Presentation
RECONCILIATION
Session
GMII
Transport
PCS
PMA
Network
PMD
Data Link
Physical
PHY
Sublayers
MDI
Medium
1 Gbps
Arria 10 トランシーバへのプロトコルの実装
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2-106
UG-01143
2015.05.11
ギガビット・イーサネット（GbE）および IEEE 1588v2 に準拠した GbE
図 2-27: トランシーバ・チャネルのデータパスおよび GbE と IEEE 1588v2 に準拠した GbE への 1250
Mbps でのクロック駆動
Transmitter Standard PCS
Transmitter PMA
Byte Serializer (3)
8B/10B Encoder
8
TX
FIFO (1)
TX Bit Slip
Serializer
tx_serial_data
10
FPGA
Fabric
PRBS
Generator
625 MHz
125 MHz
tx_coreclkin
tx_clkout
125 MHz
/2
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
rx_clkout
8
RX
FIFO (1)
125 MHz
Parallel Clock
(From Clock
Divider)
Byte
Deserializer (4)
Parallel Clock
(Recovered)
8B/10B Decoder
Rate Match FIFO (2)
Word Aligner
Deserializer
CDR
rx_serial_data
10
rx_coreclkin
125 MHz
tx_clkout
rx_clkout or
tx_clkout
/2
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
625 MHz
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
注：
1. このブロックはGbE向けに低レイテンシ・モードに、IEEE 1588v2準拠のGbE向けにregister_fifoモードにセットされています。
2. IEEE 1588v2準拠のGbEでは、確定的レイテンシが実現できないためハードPCSのレート・マッチFIFOは無効にされています。これは、オート・ネゴシエーション・シーケンスを
必要とするトリプル・スピード・イーサネット（TSE）コンフィギュレーションでも無効にされています。挿入/削除動作は、異なる周波数PPMシナリオのレート・マッチを行うことにより
オート・ネゴシエーションの機能を破壊します。ソフト・レート・マッチFIFOはGbE SGMII（Serial Gigabit Media Independent Interface）IPコアで構築されています。
3. バイト・シリアライザは有効にも無効にもできます。
4. バイト・デシリアライザは有効にも無効にもできます。
注: トランシーバは、たとえばオート・ネゴシエーション・ステート・マシン、衝突検出とキャ
リア・センスといった、PCS のその他の機能をビルトイン・サポートしていません。これら
の機能が必要な場合は、FPGA ファブリックまたは外部回路に実装する必要があります。
IEEE 1588v2 に準拠した GbE
IEEE 1588v2 に準拠した GbE は、サブマイクロ秒の精度でネットワーク上のデバイスを同期する
ための標準的な方法を提供します。パフォーマンスを向上するために、プロトコルは、イベント
とタイムスタンプがすべてのデバイスで同期されるようにスレーブ・クロックをマスタ・クロッ
クに同期させます。プロトコルは、さまざまな固有の精度、分解能、安定性のクロックを含む異
種システムをグランドマスタ・クロックに同期させることを可能にします。
関連情報
Triple-Speed Ethernet MegaCore Function User Guide .
GbE PHY と MAC への IEEE 1588v2 の実装、ならびにデザイン例について詳しい情報を提供しま
す。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE の 8B/10B エンコード
2-107
GbE および IEEE 1588v2 に準拠した GbE の 8B/10B エンコード
8B/10B エンコーダは、トランスミッタ位相補償 FIFO から 8 ビットのデータと 1 ビットのコント
ロール識別子をクロック駆動し、10 ビットのエンコードされたデータを生成します。10 ビット
のエンコードされたデータは PMA に送られます。
IEEE 802.3 仕様では、GMII（Gigabit Media Independent Interface ）がアイドル状態の際にはいつ
でも GbE が連続的に繰り返しアイドル・オーダー・セット（/I/）を送信することが要求されま
す。この送信により、送信するアクティブなデータがないときにいつでもレシーバがビットとワ
ードの同期を維持することを保証します。
GbE プロトコルでは、トランスミッタは、/K28.5/コンマに続く/Dx.y/を現在のランニング・ディ
スパリティに応じて/D5.6/（/I1/オーダー・セット）または/D16.2/（/I2/オーダー・セット）に置
き換えます。例外は、/K28.5/に続くデータが/D21.5/（/C1/オーダー・セット）または/D2.2/（/C2/
オーダー・セット）であるときです。/K28.5/の前のランニング・ディスパリティが正であれば、/
I1/オーダー・セットが生成されます。ランニング・ディスパリティが負であれば、/I2/オーダ
ー・セットが生成されます。/I1/の末尾のディスパリティは、/I1/の先頭と反対です。/I2/の末尾
は、直前の伝送の先頭のランニング・ディスパリティのアイドル・コードと同じです。このシー
ケンスによりアイドル・オーダー・セットの末尾が負のランニング・ディスパリティになりま
す。/K28.5/に続く/Kx.y/は置き換えされません。
注: /D14.3/、/D24.0/と、/D15.8/は、/D5.6/または/D16.2/（I1 と I2 のオーダー・セットとして）に
置き換えられます。D21.5（/C1/）は置き換えされません。
図 2-28: アイドル・オーダ・セットの生成例
clock
tx_datain [ ]
K28.5
D14.3
K28.5
D24.0
K28.5
D15.8
K28.5
D21.5
Dx.y
tx_dataout
Dx.y
K28.5
D5.6
K28.5
D16.2
K28.5
D16.2
K28.5
D21.5
Ordered Set
/I1/
/I2/
/I2/
/C 2/
関連情報
5-41 ページの 8B/10B エンコーダ
GbE および IEEE 1588v2 に準拠した GbE での 8B/10B エンコーダのリセット状態
tx_digitalreset のディアサート後、ユーザー・データを tx_parallel_data ポートに送信する前
に、トランスミッタは少なくとも 3 つの/K28.5/コンマ・コード・グループを自動的に送信しま
す。この送信が、レシーバの同期ステート・マシンの動作に影響を与えることがあります。
同期シーケンスをいつ送信開始するかによって、自動的に送信される 3 つの/K28.5/コードグ・ル
ープの最後と、同期シーケンスの最初の/K28.5/コード・グループとの間に送信される/Dx.y/コー
ド・グループが偶数または奇数になります。これら 2 つの/K28.5/コード・グループの間で偶数
の/Dx.y/コード・グループが受信された場合に、同期シーケンスの最初の/K28.5/コード・グルー
プが奇数のコード・グループ境界で始まります。同期ステート・マシンはこれをエラー状態とし
て扱い、同期ステートを失った状態に入ります。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-108
UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE のワード・アラインメント
図 2-29: リセット状態
n
n+1
n+2
n+3
n+4
K28.5
Dx.y
Dx.y
K28.5
Dx.y
clock
tx_digitalreset
tx_parallel_data
K28.5
xxx
K28.5
K28.5
K28.5
Dx.y
K28.5
Dx.y
ユーザー送信同期シーケンス
自動的に送信された/K28.5/
ユーザー送信データ
GbE および IEEE 1588v2 に準拠した GbE のワード・アラインメント
GbE および IEEE 1588v2 に準拠した GbE プロトコル向けのワード・アライナは、自動同期ステー
ト・マシン・モードにコンフィギュレーションされています。 Quartus II ソフトウェアは、レシ
ーバが 3 つの連続した同期オーダー・セットを受信した際に同期を示すように、自動的に同期ス
テート・マシンをコンフィギュレーションします。同期オーダー・セットは、/K28.5/コード・グ
ループとそれに続く奇数の有効な/Dx.y/コード・グループです。レシーバを同期させる最も早い
方法は、3 つの連続した{/K28.5/, /Dx.y/}オーダー・セットを受信することです。
GbE PHY IP コアは、各チャネルの rx_syncstatus ポートにレシーバ同期ステータスの信号を送
信します。rx_syncstatus ポートの High は、レーンが同期されていることを示します。
rx_syncstatus ポートの Low は、レーンの同期が失われていることを示します。レシーバは、2
つ以下の有効なコード・グループによって区切られた 3 つの無効なコード・グループを検出した
際、またはリセットされた際に同期を失います。
表 2-82: GbE 向け同期ステート・マシンのパラメータ設定
同期ステート・マシンのパラメータ
設定
Number of word alignment patterns to achieve sync
3
Number of invalid data words to lose sync
3
Number of valid data words to decrement error
count
3
以下の図に、3 つの連続したオーダー・セットが rx_parallel_data によって送信された際に High
になった rx_syncstatus を示します。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE の 8B/10B デコード
2-109
図 2-30: High の rx_syncstatus
連続した3つのオーダー・セットが受信され同期を達成
rx_parallel_data
bc
c5
bc
50
bc
50
8c
8d
00
8c
8d
rx_datak
rx_syncstatus
rx_patterndetect
rx_disperr
rx_errdetect
関連情報
5-44 ページのワード・アライナ
GbE および IEEE 1588v2 に準拠した GbE の 8B/10B デコード
8B/10B デコーダはエンコードされた 10 ビットの値を入力として受け入れ、8 ビットのデータ値
と 1 ビットのコントロール値を出力として生成します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-110
UG-01143
2015.05.11
GbE のレート・マッチ FIFO
図 2-31: GbE のデコード
Dx.y(0x8d)、Dx.y(0xa4)、K28.5(0xbc)と、Dx.y(0x50)は、rx_parallel_data で受信されます。/K28.5/
は、ワード・アライメント・パターンとしてセットされています。rx_patterndetect は/K28.5/
(0xbc)を検出すると必ず High になります。rx_datak は bc が受信された際に High になり、デコ
ードされたワードがコントロール・ワードであることを示します。それ以外の場合には、
rx_datak は Low です。rx_runningdisp は 0x8d に対して High になり、デコードされたワードが
負のディスパリティを有していること、ならびに 0xa4 が正のディスパリティを有していること
を示します。
rx_datak
rx_parallel_data 8d
a4
bc
50
8d
a4
bc
50
8d
a4
bc
50
8d
a4
bc
50
rx_patterndetect
rx_disperr
rx_errdetect
rx_runningdisp
関連情報
5-52 ページの 8B/10B デコーダ
GbE のレート・マッチ FIFO
レート・マッチ FIFO は、アップストリームのトランスミッタとローカル・レシーバ・リファレ
ンス・クロックとの間の ppm（Part-Per-Million）での周波数の違いを、最高 125 MHz ± 100 ppm
差まで補償します。
注:（125 MHz + 100 ppm）-（125 MHz - 100 ppm）= 200 ppm と計算した場合にのみ合計が 200 ppm
になります。一方、（125 MHz + 0 ppm）-（125 MHz - 200 ppm）は仕様に含まれません。
IEEE 802.3-2008 仕様に記載された規則に従って、GbE プロトコルでは、トランスミッタがパケッ
ト間ギャップ（IPG）中にアイドル・オーダ・セット/I1/（/K28.5/D5.6/）および/I2/（/K28.5/
D16.2/）を送信することが要求されます。
レート・マッチ動作は、ワード・アライナ内の同期ステート・マシンが rx_syncstatus 信号を
High に駆動することによって同期を得られたことを示した後に開始します。レート・マッチャ
は/I2/オーダー・セットのシンボル/K28.5/と/D16.2/の両方を動作のペアとして削除または挿入
し、レート・マッチ FIFO のオーバーフローやアンダーフローを防ぎます。レート・マッチ動作
では、/I2/オーダー・セットを必要なだけ挿入または削除することができます。
次の図に、3 つのシンボルを削除する必要があるレート・マッチの削除動作の例を示します。レ
ート・マッチ FIFO が削除できるのは/I2/オーダー・セットのみであるため、これは 2 つの/I2/オ
ーダー・セットを削除します（4 つのシンボルが削除されます）。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
2-111
GbE のレート・マッチ FIFO
図 2-32: レート・マッチ FIFO での削除
/I2/ スキップ・シンボルが削除される
F irst /I2 / Ordered S et
S econd /I2 / Ordered S et
Third /I2 / Ordered S et
Dx .y
K 28 .5
D 16 .2
K 28 .5
K 28 .5
Dx .y
K 28 .5
D 16 .2
Dx .y
datain
dataout
D 16 .2
D 16 .2
Dx .y
次の図に、1 つのシンボルを挿入する必要がある場合のレート・マッチ FIFO の挿入の例を示し
ます。レート・マッチ FIFO が挿入できるのは/I2/オーダー・セットのみであるため、これは 1
つの/I2/オーダー・セットを挿入します（2 つのシンボルが挿入されます）。
図 2-33: レート・マッチ FIFO での挿入
dataout
F irst /I2 / Ordered S et
S econd /I2 / Ordered S et
Dx .y
K 28 .5
D 16 .2
K 28 .5
D 16 .2
Dx .y
K 28 .5
D 16 .2
K 28 .5
D 16 .2
datain
/I2/ スキップ・シンボルが挿入される
K 28 .5
D 16 .2
Dx .y
と rx_std_rmfifo_empty が FPGA ファブリックに送られ、レート・マッチ
FIFO のフルおよび空の状態を示します。
rx_std_rmfifo_full
レート・マッチ FIFO は、FIFO フル状態を解消するためのコード・グループの削除を行いませ
ん。リカバリ・クロックで少なくとも 2 サイクル rx_std_rmfifo_full フラグをアサートし、レ
ート・マッチ FIFO フルを示します。次の図に、書き込みポインタが読み出しポインタよりも早
い場合の、レート・マッチ FIFO がフルの状態を示します。
Arria 10 トランシーバへのプロトコルの実装
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2-112
UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE の Arria 10 トランシーバへの実装方法
図 2-34: レート・マッチ FIFO がフルの状態
tx_parallel_data
2D
2E
2F
30
31
32
33
34
35
36
37
38
rx_parallel_data
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
rx_std_rmfifo_full
rx_std_rmfifo_fullステータス・フラグが、
FIFOがこのタイミングでフルであることを示す
レート・マッチ FIFO は、FIFO が空である状態を解消するためのコード・グループの挿入を行い
ません。リカバリ・クロックで少なくとも 2 サイクル rx_std_rmfifo_empty フラグをアサート
し、レート・マッチ FIFO が空であることを示します。以下の図に、読み出しポインタが書き込
みポインタよりも早い場合の、レート・マッチ FIFO が空の状態を示します。
図 2-35: レート・マッチ FIFO が空の状態
tx_parallel_data
1E
1F
20
21
22
23
24
25
26
27
28
29
2A
2B
2C
2D
rx_parallel_data
44
45
46
47
48
49
4A
4B
4C
4D
4E
4F
50
00
01
02
rx_std_rmfifo_empty
rx_std_rmfifo_emptyステータスフラグが、
FIFOがこのタイミングで空であることを示す
レート・マッチ FIFO がフルおよび空の状態の場合には、rx_digitalreset 信号をアサートし、
レシーバ PCS ブロックをリセットする必要があります。
関連情報
5-51 ページのレート・マッチ FIFO
GbE および IEEE 1588v2 に準拠した GbE の Arria 10 トランシーバへの実装方法
はじめる前に
GbE プロトコルを実装する前に、標準 PCS と PMA のアーキテクチャ、PLL アーキテクチャ、な
らびにリセット・コントローラについて十分に把握している必要があります。
1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE の Arria 10 トランシーバへの実装方法
2-113
2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configuration rules のリス
トから GbE または GbE 1588 を選択します。
3. 起点として、2-114 ページの GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP
のパラメータ設定の表のパラメータ値を使用します。または 2-18 ページのプリセットで説
明しているプロトコル・プリセットを使用することもできます。その後で、デザインの具体
的な要件に応じて設定を修正します。
4. Generate をクリックして、ネイティブ PHY IP コアのトップレベル RTL ファイルを生成しま
す。
図 2-36: GbE または IEEE 1588v2 に準拠した GbE 用にコンフィギュレーションされたネイティブ
PHY IP の信号とポート
IP コアの生成により、パラメータ設定に基づいて信号とポートが作成されます。
Arria 10 Transceiver Native PHY
tx_cal_busy
rx_cal_busy
NIOS
Hard Calibration IP
Reconfiguration
Registers
TX Standard PCS
TX PMA
tx_serial_data
tx_serial_clk0
(from TX PLL)
Serializer
tx_datak
tx_parallel_data[7:0]
tx_coreclkin
tx_clkout
unused_tx_parallel_data[118:0]
10
Local Clock
Generation
Block
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
tx_digital_reset
gmii_tx_ctrl
gmii_tx_d[7:0]
gmii_tx_clk
tx_clkout
tx_analog_reset
rx_analog_reset
RX PMA
Deserializer
reconfig_reset
reconfig_clk
reconfig_avmm
RX Standard PCS
10
CDR
rx_datak
rx_parallel_data[7:0]
rx_clkout
rx_coreclkin
rx_errdetect
rx_disperr
rx_runningdisp
rx_patterndetect
rx_syncstatus
rx_rmfifostatus
unused_rx_parallel_data[111:0]
rx_digital_reset
gmii_rx_ctrl
gmii_rx_d[7:0]
gmii_rx_clk
rx_errdetect
rx_disperr
rx_runningdisp
rx_patterndetect
rx_syncstatus
rx_rmfifostatus (1)
注：
1. 1588準拠のGbEコンフィギュレーションでは rx_rmfifostatusは使用できません
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラをインスタンス化します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-114
UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
ユーザー設計のリセット・コントローラの使用、またはネイティブ PHY リセット・コントロ
ーラ IP コアの使用が可能です。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。ポートを接続するた
めに、以下の図の情報を使用します。
図 2-37: GbE または IEEE 1588v2 に準拠した GbE デザイン向け接続ガイドライン
tx_parallel_data
reset
pll_ref_clk
Pattern
Generator
pll_powerdown
rx_ready
Reset
Controller
tx_analog_reset
rx_digital_reset
rx_analog_reset
tx_ready
rx_is_lockedtodata
rx_cal_busy
clk
reset
pll_cal_busy (1)
reset
tx_serial_data
rx_serial_data
tx_clkout
tx_digital_reset
pll_locked
PLL
tx_datak
rx_cdr_refclk
Arria 10
Transceiver
Native
PHY
tx_cal_busy
rx_parallel_data
Pattern
Checker
rx_datak
rx_clkout
tx_serial_clk
注：
1. CMU PLLを使用する際にはpll_cal_busy信号は使用できません
8. デザインをシミュレーションして機能性を検証します。
関連情報
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
標準 PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL アーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-72 ページの標準 PCS ポート
トランシーバ・ネイティブ PHY の標準的なデータパス向けポートの定義を提供します。
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
2-115
表 2-83: General および Datapath Options
ネイティブ PHY IP のネイティブ PHY [IP]パラメータ・エディタの最初の 2 つのセクションは、トラン
シーバをカスタマイズするための汎用オプションとデータパス・オプションを提供します。
パラメータ
Message level for rule violations
値
error
warning
GbE（GbE 向け）
Transceiver configuration rules
GbE 1588（IEEE 1588v2 に準拠した GbE
向け）
TX / RX Duplex
Transceiver mode
TX Simplex
RX Simplex
Number of data channels
Data rate
1～96
1250 Mbps
Enable datapath and interface reconfiguration
On/Off
Enable simplified data interface
On/Off
表 2-84: TX PMA パラメータ
パラメータ
値
TX channel bonding mode
Not bonded
TX local clock division factor
1、2、4、8
Number of TX PLL clock inputs per channel
1、2、4、8
Initial TX PLL clock input selection
0
Enable tx_pma_clkout port
On/Off
Enable tx_pma_div_clkout port
On/Off
tx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Enable tx_pma_elecidle port
On/Off
Enable tx_pma_qpipullup port (QPI)
On/Off
Enable tx_pma_qpipulldn port (QPI)
On/Off
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-116
UG-01143
2015.05.11
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
パラメータ
値
Enable tx_pma_txdetectrx port (QPI)
On/Off
Enable tx_pma_rxfound port (QPI)
On/Off
Enable rx_seriallpbken port
On/Off
表 2-85: RX PMA パラメータ
パラメータ
値
Number of CDR reference clocks
1～5
Selected CDR reference clock
0～4
Selected CDR reference clock frequency
Quartus II ソフトウェアが示す有効範囲
を選択
PPM detector threshold
100、300、500、1000
CTLE adaptation mode
manual
DFE adapatation mode
disabled
Number of fixed dfe taps
N/A
Enable rx_pma_clkout port
On/Off
Enable rx_pma_div_clkout port
On/Off
rx_pma_div_clkout division factor
Disabled、1、2、33、40、50、66
Enable rx_pma_clkslip port
On/Off
Enable rx_pma_qpipulldn port (QPI)
On/Off
Enable rx_is_lockedtodata port
On/Off
Enable rx_is_lockedtoref port
On/Off
Enable rx_set_locktodata and rx_set_locktoref ports
On/Off
Enable rx_seriallpbken port
On/Off
Enable PRBS verifier control and status ports
On/Off
表 2-86: Standard PCS パラメータ
パラメータ
Standard PCS / PMA interface width
Altera Corporation
値
10
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2015.05.11
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
パラメータ
2-117
値
FPGA fabric / Standard TX PCS interface width
10
FPGA fabric / Standard RX PCS interface width
10
low latency（GbE 向け）
TX FIFO mode
register_fifo（IEEE 1588v2 に準拠した
GbE 向け）
low latency（GbE 向け）
RX FIFO mode
Enable Standard PCS low latency mode
register_fifo（IEEE 1588v2 に準拠した
GbE 向け）
Off
Enable tx_std_pcfifo_full port
On/Off
Enable tx_std_pcfifo_empty port
On/Off
Enable rx_std_pcfifo_full port
On/Off
Enable rx_std_pcfifo_empty port
On/Off
TX byte serializer mode
Disabled、Serialize x2 、Serialize x4
RX byte deserializer mode
Disabled、Deserialize x2 、Deserialize x4
Enable TX 8B/10B encoder
On
Enable TX 8B/10B disparity control
On/Off
Enable RX 8B/10B decoder
On/Off
gige（GbE 向け）
RX rate match FIFO mode
RX rate match insert/delete -ve pattern (hex)
RX rate match insert/delete +ve pattern (hex)
Arria 10 トランシーバへのプロトコルの実装
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disabled（IEEE 1588v2 に準拠した GbE 向
け）
0x000ab683（/K28.5/D16.2/）
（GbE 向
け）
0x00000000（IEEE 1588v2 に準拠した
GbE 向け）
0x000a257c（/K28.5/D16.2/）（GbE 向
け）
0x00000000（IEEE 1588v2 に準拠した
GbE 向け）
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2-118
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2015.05.11
GbE および IEEE 1588v2 に準拠した GbE 向けネイティブ PHY IP のパラメータ設定
パラメータ
値
Enable rx_std_rmfifo_full port
On/Off
Enable rx_std_rmfifo_empty port
On/Off
PCI Express Gen3 rate match FIFO mode
Bypass
Enable TX bit slip
Enable tx_std_bitslipboundarysel port
RX word aligner mode
Off
On/Off
Synchronous state machine
RX word aligner pattern length
7、10
RX word aligner pattern (hex)
0x000000000000007c（コンマ）（7 ビ
ット・アライナ・パターン長向け）
0x000000000000017c（/K28.5/）
（10 ビ
ット・アライナ・パターン長向け）
Number of word alignment patterns to achieve sync
3
Number of invalid data words to lose sync
3
Number of valid data words to decrement error count
3
Enable fast sync status reporting for deterministic latency
SM
On/Off
Enable rx_std_wa_patternalign port
Off
Enable rx_std_wa_a1a2size port
Off
Enable rx_std_bitslipboundarysel port
Off
Enable rx_bitslip port
Off
Enable TX bit reversal
Off
Enable TX byte reversal
Off
Enable TX polarity inversion
On/Off
Enable tx_polinv port
On/Off
Enable RX bit reversal
Off
Enable rx_std_bitrev_ena port
Off
Enable RX byte reversal
Off
Enable rx_std_byterev_ena port
Off
Enable RX polarity inversion
On/Off
Enable rx_polinv port
On/Off
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリ
アント
パラメータ
Enable rx_std_signaldetect port
PCIe Ports のすべてのオプション
2-119
値
On/Off
Off
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バ
リアント
10GBASE-R PHY は、IEEE 802.3-2008 仕様の 49 項で定義されているように 10.3125 Gbps のデー
タ・レートで動作する、イーサネットに特化した物理層です。Arria 10 トランシーバは、IEEE
1588v2 準拠あるいは順方向誤り訂正（FEC）付き 10GBASE-R といった 10GBASE-R バリアントを
実装できます。
10GBASE-R パラレル・データ・インタフェースは、MAC（Media Access Control）とインタフェ
ースする XGMII（10 Gigabit Media Independent Interface）であり、オプショナルの RS（Reconciliation
Sub-layer）を有します。
Arria 10 トランシーバへのプロトコルの実装
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2-120
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリ
アント
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2015.05.11
図 2-38: IEEE802.3-2008 オープン・システム・インタコネクション（OSI）を構成する要素としての
10GBASE-R PHY
LAN
CSMA/CD
LAYERS
Higher Layers
Logical Link Control (LLC) or other MAC Client
MAC Control (Optional)
OSI Reference
Model Layers
Media Access Control (MAC)
Application
Reconciliation
Presentation
XGMII
Session
10GBASE-R
PHY
Transport
10GBASE-R PCS
10GBASE-R FEC (Optional)
Network
PMA
Data Link
PMD
MDI
Physical
Medium
To 10GBASE-R PHY
(Point-to-Point Link)
10GBASE-R
(PCS, FEC, PMA, PMD)
Legend
MDI: Medium Dependent Interface
PCS: Physical Coding Sublayer
PHY: Physical Layer Device
PMA: Physical Medium Attachment
PMD: Physical Medium Dependent
FEC: Forwarad Error Correction
XGMII: 10 GB Media Independent Interface
トランシーバを、ネイティブ PHY IP のプリセットを使用して設定することにより、10GBASE-R
PHY 機能を実装することができます。10GBASE-R PHY IP は、アルテラの 10 Gbps イーサネット
MAC MegaCore ファンクションと互換しています。PCS と PHY の包括的なソリューションは、
サードパーティの PHY MAC レイヤとインタフェースするためにも使用することができます。
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2015.05.11
2-121
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリ
アント
図 2-39: 10GBASE-R 向けトランシーバ・チャネルのデータパスとクロック
Transmitter Enhanced PCS
FPGA
Fabric
TX
Data &
Control
Enhanced PCS
TX FIFO
(3)
Interlaken
Frame Generator
Interlaken
CRC32 Generator
64
64 + 8
PRP
Generator
Parallel Clock
tx_coreclkin
PRBS
Generator
66
64B/66B Encoder
and TX SM
Scrambler
(self sync) mode
Interlaken
Disparity Generator
TX
Gearbox
Serializer
10.3125 Gbps
tx_serial_data
40
@ 156.25 MHz
from XGMII
rx_coreclkin
Transmitter PMA
@ 156.25 MHz
from XGMII
tx_clkout
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
KR FEC
Scrambler
@ 257.8125 MHz (2)
tx_pma_div_clkout
Receiver Enhanced PCS
PRBS
Verifier
64
Enhanced PCS
RX FIFO
(4)
RX
Data &
Control
Interlaken
CRC32 Checker
Interlaken
Frame Sync
Descrambler
Interlaken
Disparity Checker
Block
Synchronizer
RX
Gearbox
Deserializer
66
64B/66B Decoder
and RX SM
rx_pma_div_clkout
40
CDR
rx_serial_data
5156.25 MHz (data rate/2) (1)
Receiver PMA
64 + 8
PRP
Verifier
Parallel Clock
rx_clkout
10GBASE-R
BER Checker
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
@ 257.8125 MHz (2)
Clock Generation Block (CGB)
ATX PLL
fPLL
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
注：
1. 値は選択したクロック分周係数に応じて異なります。
2. 値は、データ・レート / PCS - PMSインタフェース幅として計算されます。
3. このブロックは10GBASE-Rコンフィギュレーションでは位相補償モード、1588準拠の10GBASE-Rコンフィギュレーションではレジスタ・モードです。
4. このブロックは10GBASE-Rコンフィギュレーションでは10GBASE-Rモード、1588準拠の10GBASE-Rコンフィギュレーションではレジスタ・モードです。
IEEE 1588v2 に準拠した 10GBASE-R
IEEE 1588v2 に準拠した 10GBASE-R PHY のモードのプリセットを選択すると、ハード TX FIFO
とハード RX FIFO はレジスタ・モードにセットされます。FPGA ファブリックへの tx_clkout と
rx_clkout の出力クロック周波数は、PCS と PMA のインタフェース幅に基づきます。たとえば、
PCS と PMA のインタフェースが 40 ビットであれば、tx_clkout と rx_clkout は 10.3125 Gbps/40
bit = 257.8125 MHz で動作します。
IEEE 1588v2 に準拠した 10GBASE-R PHY は、MAC 層とインタフェースする有効な XGMII データ
が 156.25 MHz で動作するように、FPGA コア内にソフト TX 位相補償 FIFO とソフト RX クロッ
ク補償 FIFO を生成します。
IEEE 1588 PTP（Precision Time Protocol）は、10GBASE-R PHY IP を IEEE-1588v2 モードで設定す
る Arria 10 トランシーバ・ネイティブ PHY のプリセットによってサポートされています。PTP
は以下に示すようなアプリケーションの、クロックの精密な同期のために使用されます。
Arria 10 トランシーバへのプロトコルの実装
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2-122
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10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリ
アント
•
•
•
•
•
•
•
通信における分散システム
発電と送電
産業オートメーション
ロボット工学
データ収集
検査装置
測定
このプロトコルは、イーサネットを含むローカル・エリア・ネットワークにより通信を行うシス
テムに適用可能です。プロトコルは、各種特有の精度、分解能、安定性のクロックを備える異種
システムがグランドマスタ・クロックに同期することを可能にします。
図 2-40: IEEE 1588v2 に準拠する 10GBASE-R 向けトランシーバ・チャネルのデータパスとクロック
Transmitter PMA
Transmitter Enhanced PCS
FPGA
Fabric
PRBS
Generator
Soft Phase
Compensation
FIFO
64 (data) + 8 (control)
tx_coreclkin
Register Mode
Interlaken
Frame Generator
64
Interlaken
CRC32 Generator
66
64B/66B Encoder
and TX SM
Scrambler
(self sync) mode
Interlaken
Disparity Generator
TX
Gearbox
Serializer
tx_serial_data
40
10.3125 Gbps
TX XGMII
@ 156.25 MHz
PRP
Generator
Parallel Clock
tx_clkout
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
KR FEC
Scrambler
@ 257.8125 MHz (2)
tx_pma_div_clkout
Receiver Enhanced PCS
Register Mode
Soft Clock
Compensation
FIFO
64 (data) + 8 (control)
rx_coreclkin
PRBS
Verifier
64
Interlaken
CRC32 Checker
Interlaken
Frame Sync
Descrambler
Interlaken
Disparity Checker
Block
Synchronizer
RX
Gearbox
Deserializer
66
64B/66B Decoder
and RX SM
rx_pma_div_clkout
40
CDR
rx_serial_data
5156.25 MHz (data rate/2) (1)
Receiver PMA
PRP
Verifier
RX XGMII
@ 156.25 MHz
Parallel Clock
rx_clkout
10GBASE-R
BER Checker
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
@ 257.8125 MHz (2)
Clock Generation Block (CGB)
ATX PLL
fPLL
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
注：
1. 値は選択したクロック分周係数に応じて異なります。
2. 値は、データ・レート / PCS - PMAインタフェース幅として計算されます。
FEC 付き 10GBASE-R
Arria 10 の 10GBASE-R はオプションの FEC バリアントを有しており、これは 10GBASE-KR PHY
も対象としています。このオプションは、69 項で定義されている、リンク範囲の向上をもたら
すコーディング、ならびに広範なセットのバックプレーン・チャネルでの BER 性能を提供しま
す。これは、生産時や環境上の条件の変動に対応するための付加的なマージンを提供します。追
加される TX FEC サブレイヤは以下を行います。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
•
•
•
•
2-123
10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-R バリ
アント
TX PCS からデータを受信する
64b/66b ワードをトランスコードする
エンコードやフレーミングを行う
FEC データをスクランブルし、PMA に送る
RX FEC サブレイヤは以下を行います。
•
•
•
•
•
PMA からデータを受信する
デスクランブルを行う
FEC フレーミングを同期させる
必要かつ可能な場合にデータをデコードし訂正する
64b/66b ワードをデコードし、そのデータを PCS に送信する
KR FEC 付き 10GBASE-R プロトコルは、10GBASE-R 物理層の PCS サブレイヤと PMA サブレイ
ヤの間に配置された KR FEC サブレイヤです。
図 2-41: KR FEC 付き 10GBASE-R 向けトランシーバ・チャネルのデータパスとクロック
FPGA
Fabric
tx_coreclkin
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
rx_rcvd_clk
rx_pma_clk
PRBS
Verifier
Enhanced PCS
RX FIFO
(5)
RX
Data &
Control
Interlaken
CRC32 Checker
64B/66B Decoder
and RX SM
Interlaken
Frame Sync
Descrambler
Block
Synchronizer
RX
Gearbox
64
Interlaken
Disparity Checker
rx_pma_div_clkout
Deserializer
CDR
@ 156.25 MHz
from XGMII
tx_pma_div_clkout
Receiver Enhanced PCS
Receiver PMA
rx_serial_data
@ 156.25 MHz
from XGMII
tx_clkout
KR FEC
5156.25 MHz (data rate/2) (1)
Enhanced PCS
TX FIFO
(4)
PRP
Generator
Parallel Clock (161.1 MHz) (3)
tx_krfec_clk
KR FEC
Scrambler
tx_pma_clk
64 + 8
rx_coreclkin
PRBS
Generator
tx_hf_clk
64
Interlaken
Frame Generator
66
TX
Data &
Control
Interlaken
CRC32 Generator
Interlaken
Disparity Generator
TX
Gearbox
Serializer
tx_serial_data
64
64B/66B Encoder
and TX SM
Transmitter Enhanced PCS
Scrambler
Transmitter PMA
64 + 8
PRP
Verifier
rx_krfec_clk
rx_clkout
Parallel Clock (161.1 MHz) (3)
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
10GBASE-R
BER Checker
KR FEC
tx_serial_clk0
(5156.25 MHz) =
Data rate/2
Clock Generation Block (CGB)
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
注：
1. 値は選択したクロック分周係数に応じて異なります。
2. 値は、データ・レート / FPGAファブリック - PCSインタフェース幅として計算されます。
3. 値は、データ・レート / PCS - PMAインタフェース幅として計算されます。
4. KR FEC付きの10GBASE-Rでは、TX FIFOは位相補償モードです。
5. KR FEC付きの10GBASE-Rでは、RX FIFOは10GBASE-Rモードです。
Parallel and Serial Clocks
ATX PLL
fPLL
CMU PLL
Serial Clock
Input Reference Clock
CMU PLL または ATX PLL は、TX 高速シリアル・クロックを生成します。
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2-124
UG-01143
2015.05.11
10GBASE-R での XGMII のクロック駆動方式
図 2-42: FEC 付き 10GBASE-R サポート対応のクロック生成と分配
PCS と PMA の 64 ビット・インタフェース幅を使用する例を示します。
10GBASE-R Hard IP Transceiver Channel
TX
64 Bit Data
8 Bit Control
64
TX PCS
TX PMA
161.13 MHz
TX PLL
10.3125 Gbps
Serial
pll_ref_clk
644.53125 MHz
RX
64 Bit Data
8 Bit Control
156.25 MHz
rx_coreclkin
64
RX PCS
161.13 MHz
RX PMA
10.3125 Gbps
Serial
fPLL
8/33
10GBASE-R での XGMII のクロック駆動方式
XGMII インタフェースは、MAC/RS と PCS の間を 156.25MHz のインタフェース・クロックの正
と負の両方のエッジ（ダブル・データ・レートー DDR）で駆動される、32 ビット・データ、お
よび 4 ビット幅のコントロール・キャラクタを定義します。
トランシーバは、MAC/RS への XGMII インタフェースを IEEE 802.3-2008 仕様で定義されている
のと同様にはサポートしていません。その代わりに、MAC/RS と PCS との間で 64 ビット・デー
タと 8 ビット・コントロールのシングル・データ・レート（SDR）インタフェースをサポートし
ています。
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2015.05.11
TX FIFO と RX FIFO
2-125
図 2-43: 10GBASE-R コンフィギュレーションの XGMII インタフェース(DDR)とトランシーバ・インタ
フェース(SDR)
XGMII Transfer (DDR)
Interface Clock (156.25) MHz
TXD/RXD[31:0]
D0
D1
D2
D3
D4
D5
D6
TXC/RXC[3:0]
C0
C1
C2
C3
C4
C5
C6
Transceiver Interface (SDR)
Interface Clock (156.25) MHz
TXD/RXD[63:0]
{D1, D0}
{D3, D2}
{D5, D4}
TXC/RXC[7:0]
{C1, C0}
{C3, C2}
{C5, C4}
注: IEEE 802.3-2008 仕様の 46 節は 10GBASE-R PCS とイーサネット MAC/RS との間の XGMII イ
ンタフェースを定義しています。
10GBASE-R PHY のバリアントに入力する専用リファレンス・クロックは、322.265625 MHz また
は 644.53125 MHz のいずれかで動作することができます。
10GBASE-R では、TX 位相補償 FIFO（PCS データ）の読み出しクロックと TX 位相補償 FIFO
（FPGA ファブリックの XGMII データ）の書込みクロックとの間を 0 ppm にする必要がありま
す。これは、トランシーバの専用リファレンス・クロック入力、あるいはコア PLL（例えば
fPLL）用のリファレンス・クロック入力と同じリファレンス・クロックを使用して、XGMII ク
ロックを生成することによって実現できます。同一のコア PLL を使用して RX XGMII データの
駆動をすることができます。これは、RX クロック補償 FIFO が、RX リカバリ・クロックによっ
て駆動される RX PCS データ、および RX XGMII データとの間の PPM での周波数差を±100ppm
で処理することができるためです。
注: 10GBASE-R は、単独で動作するシングル・チャネル・プロトコルです。したがってアルテラ
は、プリセットを使用して適切な 10GBASE-R バリアントを直接選択することを推奨します。
ネイティブ PHY IP でこれをコンフィギュレーションする場合には、チャネル・ボンディン
グ・オプションを無効にする必要があります。マルチ・チャネル向けチャネル・ボンディン
グを有効にすると、TX ジッタ・アイと RX ジッタ許容値においてリンク性能が低下する原因
となります。
TX FIFO と RX FIFO
10GBASE-R のコンフィギュレーションでは、TX FIFO は位相補償 FIFO として動作し、RX FIFO
はクロック補償 FIFO として動作します。
1588 に準拠した 10GBASE-R のコンフィギュレーションでは、TX FIFO と RX FIFO の両方がレジ
スタ・モードで使用されます。TX 位相補償 FIFO と RX クロック補償 FIFO は、PHY IP によって
FPGA ファブリックに自動的に構築されます。
KR FEC 付き 10GBASE-R のコンフィギュレーションでは、TX FIFO を位相補償モードで使用し、
RX FIFO はクロック補償 FIFO として動作します。
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2-126
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R の
Arria 10 トランシーバへの実装方法
UG-01143
2015.05.11
関連情報
5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
エンハンスト PCS アーキテクチャについて詳しい情報を提供します。
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R の Arria 10 トラ
ンシーバへの実装方法
はじめる前に
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、または FEC 付き 10GBASE-R のトランシーバ・
コンフィギュレーション・ルールを実装する前に、10GBASE-R と PMA のアーキテクチャ、PLL
アーキテクチャ、ならびにリセット・コントローラについて十分に把握している必要がありま
す。
ネイティブ PHY IP を使用する、10GBASE-R、IEEE 1588 に準拠した 10GBASE-R、または KR FEC
付き 10GBASE-R のトランシーバ・コンフィギュレーション・ルールを実装するために、FPGA
にユーザー設計の MAC やその他の層をデザインする必要があります。
1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。
詳しくは、2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configuration rule のリス
トから 10GBASE-R、10GBASE-R 1588、または 10GBASE-R with KR FEC を選択します。
3. 起点として、2-129 ページの 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC
付き 10GBASE-R 向けネイティブ PHY IP のパラメータ設定の表のパラメータ値を使用しま
す。または 2-18 ページのプリセットで説明しているプロトコル・プリセットを使用すること
もできます。その後で、デザインの具体的な要件に応じて設定を修正します。
4. Generate をクリックして、ネイティブ PHY IP コアの RTL ファイルを生成します。
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Arria 10 トランシーバへのプロトコルの実装
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R の
Arria 10 トランシーバへの実装方法
2-127
図 2-44: 10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R のネイティブ
PHY IP コアの信号とポート
IP コアの生成により、パラメータ設定に基づいて信号とポートが作成されます。
Arria 10 Transceiver Native PHY
Nios Hard
Calibration IP
tx_cal_busy
rx_cal_busy
Reconfiguration
Registers
TX PMA
tx_serial_data
tx_serial_clk0 (from TX PLL)
Serializer
TX Enhanced PCS
tx_control[17:0]
tx_parallel_data[127:0]
tx_coreclkin
tx_clkout
tx_enh_data_valid
tx_fifo_flags
Clock
Generation
Block
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digital_reset
xgmii_tx_c[7:0] (2)
xgmii_tx_d[63:0] (2)
xgmii_tx_clk
1’b1 (1)
tx_analog_reset
rx_analog_reset
RX PMA
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
CDR
Deserializer
RX Enhanced PCS
rx_clkout
rx_coreclkin
rx_enh_blk_lock
rx_enh_highber
rx_fifo_flags
rx_parallel_data[127:0]
rx_control[19:0]
rx_digital_reset
xgmii_rx_clk
注：
1. 1588準拠の10GBASE-Rコンフィギュレーションでは、この信号はユーザー制御です。
2. 1588準拠の10GBASE-Rコンフィギュレーションでは、この信号はFPGAファブリックのTX FIFOの出力から接続されます。
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラを作成します。ユーザー設計のリセット・コントロ
ーラの使用、または Arria 10 トランシーバ・ネイティブ PHY リセット・コントローラ IP の使
用が可能です。
7. Arria 10 トランシーバ・ネイティブ PHY を PLL IP とリセット・コントローラに接続します。
Arria 10 トランシーバへのプロトコルの実装
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2-128
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R の
Arria 10 トランシーバへの実装方法
図 2-45: 10GBASE-R または FEC 付き 10GBASE-R の PHY デザイン向け接続ガイドライン
Reset
Controller
PLL IP
To MAC/RS
through XGMII
Interface
64d + 8c
Arria 10 Transceiver
Native PHY
Medium
図 2-46: IEEE 1588v2 に準拠する 10GBASE-R の PHY デザイン向け接続ガイドライン
To MAC/RS
through XGMII
Interface
PLL IP
64d + 8c
64d + 8c
FIFO in the
FPGA core
for TX
Reset
Controller
Arria 10 Transceiver
Native PHY
Medium
FIFO in the
FPGA core
for RX
8. デザインをシミュレーションして機能性を検証します。
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
エンハンスト PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL アーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-57 ページのエンハンスト PCS ポート
10GBASE-R 1588 プロトコルで使用可能なポートについて詳しい情報を提供します。
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Arria 10 トランシーバへのプロトコルの実装
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R 向け
ネイティブ PHY IP のパラメータ設定
2-129
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R 向けネイティブ
PHY IP のパラメータ設定
表 2-87: General パラメータと Datapath パラメータ
トランシーバ・ネイティブ PHY パラメータ・エディタの最初の 2 つのセクションは、トランシーバを
カスタマイズするための汎用オプションとデータパス・オプションを提供します。
パラメータ
範囲
Message level for rule violations
error、warning
Transceiver Configuration Rule
10GBASE-R
10GBASE-R 1588
KR FEC with 10GBASE-R
Transceiver mode
TX/RX Duplex、TX Simplex、RX Simplex
Number of data channels
1～96
Data rate
10312.5 Mbps
Enable reconfiguration between
Standard and Enhanced PCS
On
Enable simplified data interface
On
Off
Off
表 2-88: TX PMA パラメータ
パラメータ
範囲
TX channel bonding mode
Not bonded
TX local clock division factor
1、2、4、8
Number of TX PLL clock inputs per
channel
1、2、3、4
Initial TX PLL clock input selection
0
表 2-89: RX PMA パラメータ
パラメータ
Number of CDR reference clocks
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範囲
1～5
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2-130
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R 向け
ネイティブ PHY IP のパラメータ設定
パラメータ
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範囲
Selected CDR reference clock
0～4
Selected CDR reference clock
frequency
322.265625 MHz および 644.53125 MHz
PPM detector threshold
62.5、100、125、200、250、300、500、1000
CTLE adaptation mode
Manual
Triggered
Decision feedback equalization mode
disabled
表 2-90: Enhanced PCS パラメータ
パラメータ
Enhanced PCS/PMA interface width
範囲
32、40、64
注: KR FEC 付き 10GBASE-R では 64 のみ可能
FPGA fabric/Enhanced PCS interface
width
66
Enable RX/TX FIFO double-width
mode
Off
TX FIFO mode
• Phase Compensation（10GBASE-R および KR FEC 付き
10GBASE-R）
• Register（1588 に準拠した 10GBASE-R）
TX FIFO partially full threshold
11
TX FIFO partially empty threshold
2
RX FIFO mode
• 10GBASE-R（10GBASE-R および KR FEC 付き 10GBASER）
• Register（1588 に準拠した 10GBASE-R）
RX FIFO partially full threshold
23
RX FIFO partially empty threshold
2
表 2-91: 64B/66B Encoder and Decoder パラメータ
パラメータ
Enable TX 64B/66B encoder
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範囲
On
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R、および FEC 付き 10GBASE-R 向け
ネイティブ PHY IP のパラメータ設定
パラメータ
2-131
範囲
Enable RX 64B/66B decoder
On
Enable TX sync header error insertion
On
Off
表 2-92: Scrambler and Descrambler パラメータ
パラメータ
範囲
Enable TX scrambler (10GBASE-R /
Interlaken)
On
TX scrambler seed (10GBASE-R /
Interlaken)
0x03ffffffffffffff
Enable RX descrambler (10GBASE-R / On
Interlaken)
表 2-93: Block Sync パラメータ
パラメータ
Enable RX block synchronizer
範囲
On
表 2-94: Gearbox パラメータ
パラメータ
Enable TX data polarity inversion
範囲
On
Off
Enable RX data polarity inversion
On
Off
表 2-95: Dynamic Reconfiguration パラメータ
パラメータ
Enable dynamic reconfiguration
範囲
On
Off
Share reconfiguration interface
On
Off
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2-132
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R のトランシーバ・コンフィギュレ
ーション向けネイティブ PHY IP のポート
パラメータ
範囲
Enable embedded JTAG AVMM
master
On
Off
表 2-96: Configuration Files パラメータ
パラメータ
範囲
Configuration file prefix
—
Generate SystemVerilog package file
On
Off
Generate C header file
On
Off
Generate MIF (Memory Initialization
File)
On
Off
表 2-97: Generation Options パラメータ
パラメータ
範囲
Generate parameter documentation
file
On
Off
10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R のトランシーバ・コンフィギュレーション向
けネイティブ PHY IP のポート
図 2-47: High BER
この図は、rx_parallel_data 出力にエラーがあると High になる、rx_enh_highber ステータス信
号を示しています。
rx_parallel_data
rx_control
tx_parallel_data
tx_control
rx_enh_highber
Altera Corporation
1122334455667788h
1122324455667788h 112233405566F788h
00h
1122334455667788h
00h
0h
1122334455667788h
1h
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10GBASE-R、IEEE 1588v2 に準拠した 10GBASE-R のトランシーバ・コンフィギュレ
ーション向けネイティブ PHY IP のポート
2-133
図 2-48: ブロック・ロックのアサート
この図は、レシーバがブロック境界を検出した際の rx_enh_blk_lock 信号のアサートを示してい
ます。
rx_parallel_data
rx_control
tx_parallel_data
tx_control
rx_enh_highber
rx_ready
rx_enh_block_lock
0100009C0100009Ch
0707070707070707h
11h
FFh
0707070707070707h
FFh
0h
1h
0h
1h
以下の図に、アイドルの挿入と削除を示します。
図 2-49: アイドル・ワードの挿入
この図は、レシーバのデータ・ストリームでのアイドル・ワードの挿入を示しています。
rx_parallel_data
Before Insertion
FD000000000004AEh
BBBBBB9CDDDDDD9Ch
00000000000000FBh
AAAAAAAAAAAAAAAAh
BBBBBB9CDDDDDD9Ch
0707070707070707h
00000000000000FBh
After Insertion
rx_parallel_data
FD000000000004AEh
Idle Inserted
図 2-50: アイドル・ワードの削除
この図は、レシーバのデータ・ストリームからのアイドル・ワードの削除を示しています。
Before Deletion
rx_parallel_data
00000000000004ADh
00000000000004AEh
0707070707FD0000h
000000FB07070707h
00000000000004AEh
0707070707FD0000h
AAAAAAAA000000FBh
After Deletion
rx_parallel_data
00000000000004ADh
Idle Deleted
図 2-51: OS ワードの削除
この図は、レシーバのデータ・ストリームでのオーダー・セット・ワードの削除を示していま
す。
Before Deletion
rx_parallel_data
FD000000000004AEh
DDDDDD9CDDDDDD9Ch
00000000000000FBh
AAAAAAAAAAAAAAAAh
000000FBDDDDDD9Ch
AAAAAAAA00000000h
00000000AAAAAAAAh
After Deletion
rx_parallel_data
FD000000000004AEh
OS Deleted
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2-134
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10GBASE-KR PHY IP コア
10GBASE-KR PHY IP コア
10GBASE-KR イーサネット PHY IP コアは、以下のイーサネット規格の機能をサポートしていま
す。
• IEEE 802.3 2008 規格の 73 項で定義されているバックプレーン・イーサネットのオート・ネゴ
シエーション。10GBASE-KR イーサネット PHY MegaCore ファンクションは、1000BASE-X、
1000BASE-KR と FEC 付き 1000BASE-KR とのオート・ネゴシエーションが可能
• 、IEEE 802.3 2008 規格の 72 項で定義されているリンク・トレーニング付き 10GBASE-KR イー
サネット・プロトコル。この PHY は、72 項で定義されているリンク・パートナの TX チュー
ニングに加えて、ビット・エラー・レート（BER）を 10-12 未満にする目標を達成するために、
ローカル・デバイスの RX インタフェースのコンフィギュレーションも自動的に行う
• IEEE 802.3 2008 規格の 35 節で定義されている、PHY と MAC（Media Access Control）を接続
する GMII（Gigabit Media Independent Interface）
• 2008 IEEE 802.3 規格の 74 節で定義されている順方向誤り訂正（FEC）
バックプレーン・イーサネット 10GBASE-KR PHY IP コアは、以下の新しいモジュールを含み、
バックプレーン上での動作を可能にします。
• リンク・トレーニング（LT）—LT メカニズムにより、ビット・エラー・レート（BER）を最
も低くするために、10GBASE-KR PHY がリンク・パートナの TX PMD を自動的にコンフィギ
ュレーション可能。LT は IEEE Std 802.3ap-2007 の 72 項で定義されている
• オート・ネゴシエーション（AN）—10GBASE-KR PHY IP コアは、1000BASE-KX（1GbE）と
10GBASE-KR（10GbE）の PHY タイプ間でのオート・ネゴシエーションが可能。AN 機能はバ
ックプレーン・イーサネットに必須。IEEE Std 802.3ap-2007 の 73 項で定義されている
• 順方向誤り訂正（FEC）—FEC 機能は IEEE 802.3ap-2007 の 74 項で定義されているオプション
機能。エラー検出と訂正のメカニズムを提供する
関連情報
• IEEE Std 802.3ap-2008 Standard
• Standard for a Precision Clock Synchronization Protocol for Networked Measurement and
Control Systems
10GBASE-KR PHY のリリース情報
表 2-98: 10GBASE-KR PHY のリリース情報
項目
概要
バージョン
15.0
リリース時期
2015 年 5 月
製品コード
IP-10GBASEKRPHY（IP）
IPR-10GBASEKRPHY（リニューアル）
プロダクト ID
0106
ベンダ ID
6AF7
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
2-135
10GBASE-KR PHY のパフォーマンスとリソース使用率
10GBASE-KR PHY のパフォーマンスとリソース使用率
この項は、IP のパフォーマンスとリソース使用率を提供します。
以下の表は、Quartus II ソフトウェア v15.0 を使用した Arria 10 デバイスでの各コンフィギュレー
ションの標準的なリソース使用率を示しています。ALM とロジック・レジスタの数は、100 単
位で切り上げられています。
表 2-99: 10GBASE-KR PHY のパフォーマンスとリソース使用率
バリアント
ALM 数
ALUT 数
レジスタ数
M20K
10GBASE-KR PHY
2400
3750
3100
1
FEC 付き 10GBASE-KR PHY
2400
3750
3100
1
10GBASE-KR の機能の説明
以下の図に、10GBASE-KR PHY IP コア内部のサポート・コンポーネントを示します。
図 2-52: 10GBASE-KR PHY IP コアのブロック図
10GBASE-KR PHY IP
Register
Access
Avalon-MM
Registers
Nios II Sequencer
Interface
HSSI Reconfiguration
Requests
XGMII_TX_CLK
TX_GMII_DATA
TX_XGMII_DATA
8+2
GbE
PCS
Native PHY
1588
FIFO
64 + 8
tx_pld_clk
Auto-Negotiation
Clause 73
Link Training
Clause 72
Nios II LT Interface
40/32
Standard TX PCS
TX PMA
tx_pma_clk
64 + 8
Enhanced TX PCS
32
tx_pld_clk
tx_pma_clk
64 + 8
TX_PMA_CLKOUT
RX_XGMII_DATA
64 + 8
1588
FIFO
Standard RX PCS
rx_pld_clk
rx_pma_clk
40/32
Enhanced RX PCS
rx_pld_clk
XGMII_RX_CLK
RX_GMII_DATA
Soft Logic
8+2
Hard Logic
GbE
PCS
RX PMA
rx_pma_clk
Divide by 33/1/2
Unused
注: 10GBASE-KR PHY IP コアは、IEEE 1588 Precision Time Protocol を伴うバックプレーン・アプ
リケーションをサポートしていません。
10GBASE-KR PHY IP コアには以下のコンポーネントが含まれます。
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2-136
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10GBASE-KR の機能の説明
標準およびエンハンスト PCS データパス
ネイティブ PHY 内のエンハンスト PCS と PMA は 10GBASE-R PHY としてコンフィギュレーシ
ョンされます。これらのブロックが 1G、10G プロトコルおよび FEC をサポートする方法につい
て詳しくは、標準 PCS およびエンハンスト PCS のアーキテクチャの章を参照してください。
オート・ネゴシエーション、IEEE 802.3 の 73 項
オート・ネゴシエーション（AN）は、両サイドのリンク・パートナのリンク・トレーニング開
始のタイミングを同期させるために必要とされます。これにより、要求される時間枠である 500
ms 以内にリンク・トレーニングを実効的に完了することができます。
リンク・トレーニング（LT）、IEEE 802.3 の 72 項
Arria 10 デバイスは、IEEE 802.3 の 72 項の標準的トレーニング手順に準拠したリンク・トレーニ
ングのソフト IP を有しています。この IP は以下を含みます。
•
•
•
•
•
通常の 64b/66b frame_lock とは異なるトレーニング・フレーム・ロック
トレーニング・フレームの生成
コントロール・チャネルのコーデック
ローカル・デバイス（LD）係数の更新
リンク・パートナ（LP）係数の生成
リコンフィギュレーション・ブロック
リコンフィギュレーション・ブロックは、PCS と PMA どちらのリコンフィギュレーションに対
しても PHY への Avalon-MM の書き込みを処理します。Avalon-MM マスタは PMA または PCS
コントローラからの要求を受け取ります。Avalon-MM インタフェースでの Read-Modify-Write
または Write コマンドを処理します。PCS コントローラはシーケンサからのレート変換要求を
受信し、PMA および PCS への一連の Read-Modify-Write または Write コマンドに変換します。
8 つのコンパイル・タイムのコンフィギュレーション・モードがサポートされています。この 8
つのコンフィギュレーション・モードとは、322 MHz のリファレンス・クロックを使用する 4 つ
のモードと、644 MHz のリファレンス・クロックを使用する 4 つのモードです。4 つのモード
は、それぞれ FEC サブレイヤ on または off のすべての組み合わせにより構成されています。
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10GBASE-KR PHY のパラメータ化
2-137
図 2-53: リコンフィギュレーション・ブロックの詳細
MGMT_CLK
(2)
rcfg_data
rcfg_data
rcfg_data
PCS
Reconfiguration
Interface
PCS
Controller
rcfg_data
(1)
Avalon-MM Bus
Avalon-MM Bus
Avalon-MM
Decoder
PMA Controller
HSSI
Reconfiguration
Requests
Avalon-MM Bus
TX EQ Controller
PMA
Reconfiguration
Interface
DFE Controller
Avalon-MM reconfig_busy Signal
CTLE Controller
Notes:
1. rcfg = Reconfiguration
2. MGMT_CLK = Management Clock
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
10GBASE-KR PHY のパラメータ化
Arria 10 の 1G/10GbE と 10GBASE-KR PHY の IP コアでは、Backplane-KR バリアントまたは 1Gb/
10Gb Ethernet バリアントのどちらかを選択することができます。Backplane-KR バリアントを
選択すると、Link Training (LT)と Auto Negotiation (AN)タブが表示されます。1Gb/10Gb
Ethernet バリアント（1G/10GbE）では、LT と AN の機能は実装されません。
10GBASE-KR PHY IP コアをパラメータ化するには、パラメータ・エディタで以下のステップを
実行します。
1. IP カタログから Arria 10 1G/10GbE and 10GBASE-KR PHY をインスタンス化します。
2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Ethernet MegaCore Type の下にある IP variant リストから Backplane-KR を選択します。
3. 2-139 ページの 10GBASE-R パラメータ、2-140 ページの 10GBASE-KR オート・ネゴシエーシ
ョンとリンク・トレーニングのパラメータ、2-141 ページの 10GBASE-KR オプショナル・パ
ラメータの表のパラメータ値を起点として使用します。その後で、デザインの具体的な要件
に応じて設定を修正します。
4. Generate HDL をクリックして、10GBASE-KR PHY IP コアのトップレベル HDL ファイルを生
成します。
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2-138
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汎用オプション
関連情報
• 2-139 ページの 10GBASE-R パラメータ
• 2-140 ページの 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメー
タ
汎用オプション
汎用オプションでは、10GBASE-KR モードと共通のオプションを指定することができます。
表 2-100: General Options パラメータ
パラメータ名
Enable internal PCS
reconfiguration logic
オプション
On
Off
Enable IEEE 1588 Precision Time On
Protocol
Off
Enable M20K block ECC
protection
On
Enable tx_pma_clkout port
On
Off
Off
Enable rx_pma_clkout port
On
Off
Enable tx_divclk port
On
Off
Enable rx_divclk port
On
Off
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概要
このパラメータは、SYNTH_SEQ = 0 である際
のみのオプションです。0 にセットした際
は、リコンフィギュレーション・モジュール
を含まず、start_pcs_reconfig または rc_
busy ポートを有効にしません。1 にセット
した際は、1G および 10G モード間のリコン
フィギュレーションを開始するシンプルな
インタフェースを提供します。
このパラメータをオンにすると、1G モード
および 10G モード向け IEEE 1588 Precision
Time Protocol ロジックが有効になります。
このパラメータをオンにすると、エンベデッ
ド Nios CPU システムで誤り訂正コード
（ECC）サポートが有効になります。このパ
ラメータはバックプレーン・バリアントでの
み有効です。
このパラメータをオンにすると tx_pma_
clkout ポートがイネーブルされます。この
ポートについて詳しくは、クロック信号とリ
セット信号の部分を参照してください。
このパラメータをオンにすると rx_pma_
clkout ポートがイネーブルされます。この
ポートについて詳しくは、クロック信号とリ
セット信号の部分を参照してください。
このパラメータをオンにすると tx_divclk
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると rx_divclk
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
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10GBASE-R パラメータ
パラメータ名
Enable tx_clkout port
オプション
On
Off
Enable rx_clkout port
On
Off
Enable Hard PRBS support
On
Off
Reference clock frequency
644.53125 MHz
322.265625 MHz
Enable additional control and
status pins
On
Include FEC sublayer
On
Off
Off
Set FEC_ability bit on power up
and reset
On
Set FEC_Enable bit on power up
and reset
On
Off
Off
2-139
概要
このパラメータをオンにすると tx_clkout
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると rx_clkout
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると Hard PRBS
データ生成およびネイティブ PHY でのロジ
ックのチェックが有効になります。
入力リファレンス・クロック周波数を指定し
ます。デフォルトは 322.265625 MHz です。
このオプションをオンにすると、コアに rx_
block_lock ポートと rx_hi_ber ポートが含
まれます。
このパラメータをオンにすると、コアに FEC
とソフト 10GBASE-R PCS を実装するための
ロジックが含まれます。
このパラメータをオンにすると、電源投入時
とリセット時にコアが FEC 機能のビットで
ある Assert KR FEC Ability ビット
（0xB0[16]）をセットし、これにより、コア
は FEC 機能をアサートします。このオプシ
ョンは FEC 機能のために必要です。
このパラメータをオンにすると、電源投入時
とリセット時にコアに KR FEC Request ビッ
ト（0xB0[18]）をセットさせ、オート・ネゴ
シエーション時にコアに FEC 機能を要求さ
せます。このオプションは FEC 機能に必要
です。
10GBASE-R パラメータ
10GBASE-R パラメータは、10GBASE-R PCS の基本的な機能を指定します。また、FEC オプショ
ンでは FEC 機能も指定できます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-140
UG-01143
2015.05.11
10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメータ
表 2-101: 10GBASE-R パラメータ
パラメータ名
オプション
概要
10GbE Reference clock frequency 644.53125 MHz
322.265625 MHz
入力リファレンス・クロック周波数を指定し
ます。デフォルトは 322.265625 MHz です。
1G Reference clock frequency
125 MHz
入力リファレンス・クロック周波数を指定し
ます。125 MHz が唯一のオプションです。
Enable additional control and
status pins
On
このパラメータをオンにすると、コアに rx_
block_lock ポートと rx_hi_ber ポートが含
まれます。
Off
表 2-102: FEC Options
パラメータ名
Include FEC sublayer
オプション
概要
このパラメータをオンにすると、コアに FEC
とソフト 10GBASE-R PCS を実装するための
ロジックが含まれます。
On
Off
10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメータ
表 2-103: Auto Negotiation と Link Training の設定
パラメータ名
AN_PAUSE Pause Ability
範囲
0～8
概要
MAC に応じて異なります。ローカル・デバイ
ス・ポーズ機能 C2:0 ＝ AN ワードの D12:10 で
す。
C2 ＝予約
C1 は ASM_DIR と同じ
C0 は PAUSE と同じ
CAPABLE_FEC ENABLE_FEC
(request)
0～3
FEC に応じて異なります。ローカル・デバイス
FEC 機能 F1:0 ＝ D47:46 です。
F0 は能力
F1 は要求
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR オプショナル・パラメータ
パラメータ名
範囲
AN_TECH Technology Ability
0～63
2-141
概要
オプションに応じて異なります。ローカル・デ
バイス Tech 機能 T5:0 = D26:21 です。以下はそ
の他のビットです。
•
•
•
•
•
•
•
T24:6 = 0
T0 = Gige
T1 = XAUI
T2 = 10G
T3 = 40G
T4 = CR-4
T5 = 100G
AN_SELECTOR Selector Field
0～31
IEEE セレクタ S4:0 = AN ワードの D4:0
Width of the Training Wait
Counter
7～8
IEEE 802.3 の 72.6.10.3.2 節 wait_timer_done は
100～300 フレームの間にする必要があります。
7 は 127 フレームを提供します。8 は 255 フレ
ームを提供します。
10GBASE-KR オプショナル・パラメータ
表 2-104: オプショナルのパラメータ
以下の表での数値と電圧の正確な対応については、ネイティブ PHY の特性評価中です。
パラメータ名
BERWIDTH Width of the Bit
Error Counter
PHY Management clock
(MGMT_CLK) frequency in
MHz
値
4～10
100～125
概要
この選択により、リンク・トレーニングの各ス
テップの最中に想定されるエラーのカウンタの
サイズをセットします。各ステップでエラーの
数がこの数を超えた場合に、エラーが返されま
す。エラーの数は各ステップに対する時間の
量、ならびに物理的なリンクまたはメディアの
品質に基づきます。
IEEE 802.3 の 73.10.2 項による Link Fail Inhibit タ
イマの値を決定します。
• BASE-R では 500～510 ms
• GbE、XAUI では 40～50 ms
デフォルト値は 125 です。
VMAXRULE VOD tap MAX
Rule
0～31
VMINRULE Device VMIN Rule 0～31
Arria 10 トランシーバへのプロトコルの実装
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最大 VOD を指定します。デフォルト値は 30 で
す。
最小 VOD を指定します。デフォルト値は 6 で
す。
Altera Corporation
2-142
UG-01143
2015.05.11
10GBASE-KR オプショナル・パラメータ
パラメータ名
値
概要
VODMINRULE VOD tap MIN 0～31
Rule
第一タップの最小 VOD を指定します。デフォ
ルト値は 14 です。
VPOSTRULE
0～38
プリエンファシス向けの内部アルゴリズムがポ
スト・タップの最適な設定を決定するためにテ
ストする最大値を指定します。デフォルト値は
25 です。
VPRERULE
0～31
プリエンファシス向けの内部アルゴリズムがプ
リ・タップの最適な設定を決定するためにテス
トする最大値を指定します。デフォルト値は 16
です。
PREMAINVAL Preset VOD tap 0～31
Value
VOD のプリセット値を指定します。この値は、
リンク・トレーニング・プロトコルの 72.6.10.2.3.1
項で定義されているリンク・トレーニング・プ
ロトコルのプリセット・コマンドによってセッ
トされます。この値はアルゴリズムの開始から
の値です。デフォルト値は 30 です。
PREPOSTVAL
0～31
ポスト・タップのプリセット値を指定します。
デフォルト値は 0 です。
PREPREVAL
0～15
プリ・タップのプリセット値を指定します。デ
フォルト値は 0 です。
INITMAINVAL Init VOD tap
Value
INITPOSTVAL Init Post tap
Value
INITPREVAL Init Pre tap
Value
Altera Corporation
0～31
VOD の初期値を指定します。この値は、IEEE Std
802.3ap–2007 の 72.6.10.2.3.2 項で定義されてい
るリンク・トレーニング・プロトコルの初期化
コマンドによってセットされます。デフォルト
値は 25 です。
0～38
ポスト・タップの初期値を指定します。デフォ
ルト値は 22 です。
0～15
プリ・タップの初期値を指定します。デフォル
ト値は 3 です。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY インタフェース
2-143
10GBASE-KR PHY インタフェース
図 2-54: 10GBASE-KR トップレベルの信号
10GBASE-KR Top-Level Ports
rx_serial_data
tx_serial_data
xgmii_tx_dc[71:0]
xgmii_tx_clk
xgmii_rx_dc[71:0]
xgmii_rx_clk
XGMII
Interfaces
mgmt_clk
mgmt_clk_reset
mgmt_address[10:0]
mgmt_writedata[31:0]
mgmt_readdata[31:0]
mgmt_write
mgmt_read
mgmt_waitrequest
Avalon-MM PHY
Management
Interface
tx_serial_clk_10g
rx_cdr_ref_clk_10g
tx_pma_clkout
rx_pma_clkout
tx_clkout
rx_clkout
tx_pma_div_clkout
rx_pma_div_clkout
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
usr_seq_reset
Clocks and
Reset
Interface
rx_block_lock
rx_hi_ber
rx_is_lockedtodata
tx_cal_busy
rx_cal_busy
rx_syncstatus
lcl_rf
rx_clkslip
rx_latency_adj_10g[11:0]
tx_latency_adj_10g[11:0]
rx_data_ready
Transceiver
Serial Data
Status
GUI で表示されるブロック図は、外部ピンとインタフェース・タイプをラベルし、インタフェー
ス名をボックス内に配置します。インタフェース・タイプとインタフェース名は_hw.tcl ファイ
ルで使用されます。Show signals をオンにすると、block diagram にすべてのトップレベル信号名
が表示されます。
関連情報
Component Interface Tcl Reference
_hw.tcl ファイルについて詳しい情報を提供します。
クロック・インタフェースとリセット・インタフェース
表 2-105: クロック信号とリセット信号
信号名
入力/出力
概要
tx_serial_clk_10g
入力
10G PLL から 10G PHY TX PMA を駆動する高速クロッ
クです。このクロックの周波数は 5.15625 GHz です。
tx_serial_clk_1g
入力
1G PLL から 1G PHY TX PMA を駆動する高速クロック
です。GbE を使用しない場合にはこのクロックは必要
ありません。このクロックの周波数は 625 MHz です。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-144
UG-01143
2015.05.11
クロック・インタフェースとリセット・インタフェース
信号名
入力/出力
概要
rx_cdr_ref_clk_10g
入力
10G PHY RX PLL のリファレンス・クロックです。この
クロックの周波数は 644.53125 MHz または 322.2656
MHz にできます。
rx_cdr_ref_clk_1g
入力
1G PHY RX PLL のリファレンス・クロックです。周波
数は 125 MHz です。1G が有効にされた場合にのみこ
のクロックが必要です。
tx_pma_clkout
出力
10G TX PCS および 1G TX PCS パラレル・データの駆動
に使用するクロックです。たとえば、ハード PCS を
10G モードで FEC を有効にせずにリコンフィギュレー
ションした場合の周波数は 257.81 MHz です。FEC を
有効にした 10G では周波数は 161.13 MHz です。
rx_pma_clkout
出力
10G RX PCS および 1G RX PCS パラレル・データの駆動
に使用するクロックです。たとえば、ハード PCS を
10G モードで FEC を有効にせずにリコンフィギュレー
ションした場合の周波数は 257.81 MHz です。FEC を
有効にした 10G では周波数は 161.13 MHz です。
tx_clkout
出力
TX パラレル・データ・ソース・インタフェース用の
XGMII/GMII TX クロックです。このクロック周波数
は、10G モードでは 257.81 MHz で、FEC を有効にする
と 161.13 MHz です。
rx_clkout
出力
RX パラレル・データ・ソース・インタフェース用の
XGMII RX クロックです。このクロック周波数は、10G
モードでは 257.81 MHz で、FEC を有効にすると 161.13
MHz です。
tx_pma_div_clkout
出力
TX シリアライザからの 33 分周されたクロックです。
このクロックを xgmii_tx_clk または xgmii_rx_clk に
使用します。10G での周波数は 156.25 MHz です。周
波数は、FEC の有効または無効にかかわらず同一です。
rx_pma_div_clkout
出力
CDR リカバリ・クロックからの 33 分周されたクロック
です。10G での周波数は 156.25 MHz です。周波数は、
FEC の有効または無効にかかわらず同一です。このク
ロックは、10G RX データパスのクロック駆動には使用
されません。
tx_analogreset
入力
トランシーバ PHY のアナログ TX 部分をリセットしま
す。mgmt_clk と同期します。
tx_digitalreset
入力
トランシーバ PHY のデジタル TX 部分をリセットしま
す。mgmt_clk と同期します。
rx_analogreset
入力
トランシーバ PHY のアナログ RX 部分をリセットしま
す。mgmt_clk と同期します。
rx_digitalreset
入力
トランシーバ PHY のデジタル RX 部分をリセットしま
す。mgmt_clk と同期します。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
データ・インタフェース
信号名
入力/出力
入力
usr_seq_reset
2-145
概要
シーケンサをリセットします。PCS のリコンフィギュ
レーションを開始し、AN か LT またはその両方のモー
ドが有効になっている場合には、これらを再開させま
す。mgmt_clk と同期します。
関連情報
• 3-31 ページの入力リファレンス・クロック・ソース
• 3-3 ページの PLL タイプ
データ・インタフェース
表 2-106: XGMII 信号
MAC は TX XGMII 信号を 10GbE PHY に駆動します。10GbE PHY は RX XGMII 信号を MAC に駆動しま
す。
信号名
入力/出力クロック・
ドメイン
概要
10GbE XGMII データ・インタフェース
xgmii_tx_
dc[71:0]
入力
xgmii_tx_
clk
に同期
xgmii_tx_clk
入力
クロック
信号
8 レーンの XGMII データとコントロールです。各レー
ンは 8 ビットのデータと 1 ビットのコントロールで構成
されています。
シングル・データ・レート（SDR）XGMII TX インタフェ
ースから MAC へのクロックです。xgmii_rx_clk に接続
する必要があります。このクロックは tx_div_clkout に
接続することができます。ただしアルテラは、トリプ
ル・スピード・イーサネット MegaCore ファンクション
で使用するために PLL に接続することを推奨します。
1G での周波数は 125 MHz で、10G では 156.25 MHz で
す。このクロックは MAC から駆動されます。
周波数は、FEC の有効または無効にかかわらず同一です。
xgmii_rx_
dc[71:0]
出力
xgmii_rx_
clk
に同期
xgmii_rx_clk
入力
クロック
信号
8 レーンの RX XGMII データとコントロールです。各レ
ーンは 8 ビットのデータと 1 ビットのコントロールで構
成されています。
SDR XGMII RX インタフェースから MAC へのクロック
です。このクロックは tx_div_clkout に接続することが
できます。ただしアルテラは、トリプル・スピード・イ
ーサネット MegaCore ファンクションで使用するために
PLL に接続することを推奨します。1G での周波数は
125 MHz で、10G では 156.25 MHz です。このクロックは
MAC から駆動されます。
周波数は、FEC の有効または無効にかかわらず同一です。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-146
UG-01143
2015.05.11
標準 SDR XGMII データへの XGMII のマッピング
標準 SDR XGMII データへの XGMII のマッピング
表 2-107: 標準 SDR XGMII インタフェースへの TX XGMII のマッピング
72 ビットの TX XGMII データ・バス・フォーマットは、標準的な SDR XGMII インタフェースとは異な
ります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インタフェースへの
マッピングを示します。
信号名
SDR XGMII 信号名
概要
xgmii_tx_dc[7:0]
xgmii_sdr_data[7:0]
Lane 0 データ
xgmii_tx_dc[8]
xgmii_sdr_ctrl[0]
Lane 0 コントロール
xgmii_tx_dc[16:9]
xgmii_sdr_data[15:8]
Lane 1 データ
xgmii_tx_dc[17]
xgmii_sdr_ctrl[1]
Lane 1 コントロール
xgmii_tx_dc[25:18]
xgmii_sdr_data[23:16]
Lane 2 データ
xgmii_tx_dc[26]
xgmii_sdr_ctrl[2]
Lane 2 コントロール
xgmii_tx_dc[34:27]
xgmii_sdr_data[31:24]
Lane 3 データ
xgmii_tx_dc[35]
xgmii_sdr_ctrl[3]
Lane 3 コントロール
xgmii_tx_dc[43:36]
xgmii_sdr_data[39:32]
Lane 4 データ
xgmii_tx_dc[44]
xgmii_sdr_ctrl[4]
Lane 4 コントロール
xgmii_tx_dc[52:45]
xgmii_sdr_data[47:40]
Lane 5 データ
xgmii_tx_dc[53]
xgmii_sdr_ctrl[5]
Lane 5 コントロール
xgmii_tx_dc[61:54]
xgmii_sdr_data[55:48]
Lane 6 データ
xgmii_tx_dc[62]
xgmii_sdr_ctrl[6]
Lane 6 コントロール
xgmii_tx_dc[70:63]
xgmii_sdr_data[63:56]
Lane 7 データ
xgmii_tx_dc[71]
xgmii_sdr_ctrl[7]
Lane 7 コントロール
表 2-108: 標準 SDR XGMII インタフェースへの RX XGMII のマッピング
72 ビットの RX XGMII データ・バス・フォーマットは、標準的な SDR XGMII インタフェースとは異な
ります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インタフェースへの
マッピングを示します。
信号名
XGMII 信号名
概要
xgmii_rx_dc[7:0]
xgmii_sdr_data[7:0]
Lane 0 データ
xgmii_rx_dc[8]
xgmii_sdr_ctrl[0]
Lane 0 コントロール
xgmii_rx_dc[16:9]
xgmii_sdr_data[15:8]
Lane 1 データ
xgmii_rx_dc[17]
xgmii_sdr_ctrl[1]
Lane 1 コントロール
xgmii_rx_dc[25:18]
xgmii_sdr_data[23:16]
Lane 2 データ
xgmii_rx_dc[26]
xgmii_sdr_ctrl[2]
Lane 2 コントロール
xgmii_rx_dc[34:27]
xgmii_sdr_data[31:24]
Lane 3 データ
xgmii_rx_dc[35]
xgmii_sdr_ctrl[3]
Lane 3 コントロール
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
シリアル・データ・インタフェース
信号名
XGMII 信号名
2-147
概要
xgmii_rx_dc[43:36]
xgmii_sdr_data[39:32]
Lane 4 データ
xgmii_rx_dc[44]
xgmii_sdr_ctrl[4]
Lane 4 コントロール
xgmii_rx_dc[52:45]
xgmii_sdr_data[47:40]
Lane 5 データ
xgmii_rx_dc[53]
xgmii_sdr_ctrl[5]
Lane 5 コントロール
xgmii_rx_dc[61:54]
xgmii_sdr_data[55:48]
Lane 6 データ
xgmii_rx_dc[62]
xgmii_sdr_ctrl[6]
Lane 6 コントロール
xgmii_rx_dc[70:63]
xgmii_sdr_data[63:56]
Lane 7 データ
xgmii_rx_dc[71]
xgmii_sdr_ctrl[7]
Lane 7 コントロール
シリアル・データ・インタフェース
表 2-109: シリアル・データ信号
信号名
入力/出力
概要
rx_serial_data
入力
RX シリアル入力データ
tx_serial_data
出力
TX シリアル出力データ
コントロールおよびステータス・インタフェース
表 2-110: コントロールおよびステータス信号
信号名
入力/出力
クロック・ドメイン
概要
led_link
出力
rx_clkout
に同期
アサートされると、リンク同期の成功を示し
ます。
led_disp_err
出力
rx_clkout
に同期
10 ビットのランニング・ディスパリティのエ
ラーを示すディスパリティ・エラー信号です。
1 つのディスパリティ・エラーが検出されると
1 rx_clkout_1g サイクルの間アサートされま
す。ランニング・ディスパリティ・エラーは、
それまでに受信したデータだけでなく、その
時点で受信しているグループにエラーがある
ことを示しています。
led_an
出力
rx_clkout
に同期
37 項のオート・ネゴシエーション・ステータ
スです。PCS 機能は、オート・ネゴシエーシ
ョンが完了するとこの信号をアサートしま
す。
rx_block_lock
出力
rx_clkout
に同期
ブロック・シンクロナイザが同期を確立した
ことを示すためにアサートされます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-148
UG-01143
2015.05.11
ダイナミック・リコンフィギュレーション・インタフェース
信号名
入力/出力
クロック・ドメイン
出力
rx_clkout
出力
非同期信号
tx_cal_busy
出力
mgmt_clk
に同期
アサートされると、TX チャネルがキャリブレ
ーションされていることを示します。
rx_cal_busy
出力
mgmt_clk
に同期
アサートされると、RX チャネルがキャリブレ
ーションされていることを示します。
lcl_rf
入力
xgmii_tx_clk
rx_clkslip
入力
非同期信号
rx_data_ready
出力
rx_clkout
rx_hi_ber
rx_is_
lockedtodata
に同期
概要
同期ヘッダの High ビット・エラー・レートが
10-4 を超過したことを示すために BER モニ
タ・ブロックによってアサートされます。
アサートされると、RX チャネルが入力データ
にロックされたことを示します。
に同期アサートされると RF（Remote Fault）を示しま
す。MAC はこの障害信号をリンク・パートナ
に送信します。Auto Negotiation Advanced
Remote Fault レジスタ（0xC2）の D13 ビット
が、このエラーを記録します。
に同期
アサートされると、ワード・アラインメント
をするために、デシリアライザがシリアル・
ビットを 1 つスキップした、もしくはシリア
ル・クロックを 1 サイクルの間ポーズしたこ
とを示します。その結果として、クロック・
スリップ動作時には、パラレル・クロックの
周期が 1 ユニット・インターバル（UI）延長
されます。
アサートされると、MAC が PHY へのデータ
送信を開始できることを示します。
ダイナミック・リコンフィギュレーション・インタフェース
ダイナミック・リコンフィギュレーション・インタフェース信号を使用して、1G および 10G デ
ータ・レート間を動的に変更できます。
表 2-111: ダイナミック・リコンフィギュレーション・インタフェース信号
信号名
rc_busy
入力/出力
出力
クロック・ドメイン
mgmt_clk
に同期
概要
アサートされると、リコンフィギュレーショ
ンが進行中であることを示します。mgmt_clk
に同期します。この信号は以下の条件下での
み使用可能になります。
• Enable internal PCS reconfiguration logic を
オンにする
start_pcs_
reconfig
入力
mgmt_clk
に同期
アサートされると、PCS のリコンフィギュレ
ーションを開始します。mgmt_clk でサンプリ
ングされます。この信号は以下の条件下での
み使用可能になります。
• Enable internal PCS reconfiguration logic を
オンにする
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
Avalon-MM レジスタ・インタフェース
信号名
mode_1g_
10gbar
入力/出力
入力
クロック・ドメイン
mgmt_clk
に同期
2-149
概要
この信号は、PCS に行く 1G または 10G どちら
かの tx-parallel-data を選択します。以下の状
況下でのみ 1G/10G アプリケーション（バリア
ント）に使用されます。
• シーケンサ（自動レート検出）が有効にさ
れていない
• 1G モードが有効にされている
Avalon-MM レジスタ・インタフェース
Avalon-MM スレーブ・インタフェース信号はすべてのレジスタへのアクセスを提供します。
表 2-112: Avalon-MM インタフェース信号
信号名
入力/出力
クロック・ドメイン
概要
入力
クロック
Avalon-MM PHY 管理インタフェースを制御
するクロック信号です。PHY 管理インタフェ
ースとトランシーバ・リコンフィギュレーシ
ョンに同じクロックを使用する場合には、ト
ランシーバ・リコンフィギュレーション・ク
ロックの仕様を満たすために周波数を 100～
125MHz に制限する必要があります。
入力
非同期リセット
PHY 管理インタフェースをリセットします。
この信号はアクティブ High であり、レベル・
センシティブです。
入力
mgmt_clk
に同期
11 ビットの Avalon-MM アドレスです。
入力
mgmt_clk
に同期
入力データです。
出力
mgmt_clk
に同期
出力データです。
mgmt_write
入力
mgmt_clk
に同期
書き込み信号です。アクティブ High です。
mgmt_read
入力
mgmt_clk
に同期
読み出し信号です。アクティブ High です。
出力
mgmt_clk
に同期
アサートされると、Avalon-MM スレーブ・イ
ンタフェースが読み出しまたは書き込み要求
に応答できないことを示します。アサートさ
れると、Avalon-MM スレーブ・インタフェー
スへのコントロール信号は一定を保つ必要が
あります。
mgmt_clk
mgmt_clk_
reset
mgmt_
addr[10:0]
mgmt_
writedata[31:
0]
mgmt_
readdata[31:0
]
mgmt_
waitrequest
関連情報
Avalon Interface Specifications
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-150
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
10GBASE-KR PHY レジスタの定義
Avalon-MM スレーブ・インタフェース信号はコントロールおよびステータス・レジスタへのア
クセスを提供します。
以下の表に、Avalon-MM PHY 管理インタフェースを介してアクセスすることができるコントロ
ールおよびステータス・レジスタを示します。単独のアドレス空間ですべてのレジスタにアクセ
スすることができます。
注: 特に記述がない限り、すべてのレジスタのデフォルト値は 0 です。
注: 予約または未定義のレジスタ・アドレスに書き込みをすると、未定義の副作用を引き起こす
恐れがあります
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
2-151
表 2-113: 10GBASE-KR レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4B0
レジスタ名
0
RW
Reset SEQ
1
RW
Disable AN Timer
2
RW
Disable LF Timer
3
RW
fail_lt_if_ber
7:4
RW
SEQ Force Mode[3:0]
概要
1 にセットされると、10GBASE-KR シーケンサ（自
動レート検出ロジック）をリセットし、PCS リコン
フィギュレーションを開始し、また、AN と LT が有
効（10GBASE-KR モード）にされている場合にはオ
ート・ネゴシエーションかリンク・トレーニングま
たはその両方を再開します。SEQ Force Mode[2:0]が
これらのモードを強制します。このリセットはセル
フ・クリアされます。
オート・ネゴシエーション無効タイマです。無効に
された（Disable AN Timer = 1）場合には、AN は動
かなくなり、リンク・パートナがこの機能を含んで
いない場合には、ABILITY_DETECT 機能を削除する
ためにソフトウェアのサポートが必要になります。
さらに、リンクが ACKNOWLEDGE_DETECT ステー
トから動かなくなった場合には、ソフトウェアはリ
ンクをループバック・モードから出さなければなら
なくなります。このタイマを有効にするには
Disable AN Timer = 0 にセットします。
1 にセットされると、リンク障害タイマを無効にし
ます。0 にセットされると、リンク障害タイマーが
有効にされます。
1 にセットされると、最後の LT 測定がゼロ以外の数
です。不成功時の動作として扱います。0 =正常で
す。
シーケンサを強制的に特定のプロトコルにします。
強制を有効にするために Reset SEQ に 1 を書き込む
必要があります。以下のエンコードが定義されてい
ます。
•
•
•
•
•
•
8
RW
16
RW
Enable Arria 10
Calibration
KR FEC enable 171.0
Arria 10 トランシーバへのプロトコルの実装
フィードバック
0000:強制しない
0001: GigE
0010: XAUI
0100: 10GBASE-R
0101: 10GBASE-KR
1100: 10GBASE-KR FEC
1 にセットされると、PCS ダイナミック・リコンフ
ィギュレーションの一部としての Arria 10 HSSI の
リコンフィギュレーション・キャリブレーションを
有効にします。0 は、PCS をリコンフィギュレーシ
ョンする際のキャリブレーションをスキップしま
す。
1 にセットされると、FEC が有効にされます。0 にセ
ットされると、FEC が無効にされます。CAPABLE_
FEC パラメータ値へとリセットします。
Altera Corporation
2-152
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
概要
1 にセットされると、KR PHY FEC デコード・エラー
が PCS に通知されます。0 にセットされると、FEC
エラーは PCS に通知されません。詳しくは IEEE
802.3ap-2007 の 74.8.3 項を参照してください。
17
RW
0x4B0 18
RW
KR FEC request
0
R
SEQ Link Ready
1
R
SEQ AN timeout
2
R
SEQ LT timeout
セットされると、シーケンサがタイムアウトしてい
ることを示します。
13:8
R
SEQ Reconfig
Mode[5:0]
PCS リコンフィギュレーションのためのシーケンサ
のモードを指定します。以下のモードが定義されて
います。
KR FEC enable err
ind 171.1
0x4B5
～
0x4BF
Altera Corporation
アサートされると、シーケンサがリンクの準備がで
きていることを示します。
アサートされると、シーケンサのオート・ネゴシエ
ーションがタイムアウトしています。シーケンサが
オート・ネゴシエーションを再び開始すると、この
ビットはラッチされ、リセットされます。
•
•
•
•
•
•
0x4B1
0x4B2
1 にセットされると、FEC 要求を有効にします。こ
のビットを変更する際に、新しい値で再ネゴシエー
ションするために Reset SEQ（0x4B0[0]）をアサート
する必要があります。0 にセットされると、FEC 要
求を無効にします。
16
R
17
R
0:10
—
11
RW
31:12
—
KR FEC ability
170.0
KR FEC err ind
ability 170.0
ビット 8、モード[0]：AN モード
ビット 9、モード[1]：LT モード
ビット 10、モード[2]：10G データ・モード
ビット 11、モード[3]：ギガ・データ・モード
ビット 12、モード[4]：XAUI のために予約
ビット 13、モード[5]：10G FEC モード
1 にセットされると、10GBASE-KR PHY が FEC をサ
ポートすることを示します。SYNTH_FEC パラメータ
としてセットします。詳しくは IEEE 802.3ap-2007
の 45.2.1.84 項を参照してください。
1 にセットされると、10GBASE-KR PHY が FEC デコ
ード・エラーを PCS にレポートできることを示しま
す。詳しくは IEEE 802.3ap-2007 の 74.8.3 項を参照し
てください。
予約
—
KR FEC TX Error
Insert
1 を書き込むと、トランスコーダとバースト・エラ
ー設定に基づいて TX FEC へ 1 エラー・パルスを挿
入します。このビットはセルフ・クリアします。
予約
—
40G KR 用に予約
40G MAC + PHY KR ソリューションとのアドレス互
換性のために意図的に空のままにしておきます。
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
AN enable
1
RW
AN base pages ctrl
2
RW
AN next pages ctrl
3
RW
4
RW
5
RW
0x4C0
Local device remote
fault
Force TX nonce
value
Override AN
Parameters Enable
Arria 10 トランシーバへのプロトコルの実装
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2-153
概要
1 にセットされると、オート・ネゴシエーション機
能を有効にします。デフォルト値は 1 です。詳しく
は IEEE 802.3ap-2007 の 73.8 項 Management Register
Requirements で 7.0.12 を参照してください。
1 にセットされると、ユーザー・ベース・ページが
有効にされます。ユーザー・ベース・ページの Low/
High ビットを介して任意のデータを送信すること
ができます。0 にセットされると、ユーザー・ベー
ス・ページが無効にされ、ステート・マシンが送信
用のベース・ページを生成します。
1 にセットされると、ユーザー・ネクスト・ページ
が有効にされます。ユーザー・ネクスト・ページの
Low/High ビットを介して任意のデータを送信する
ことができます。0 にセットされると、ユーザー・
ネクスト・ページが無効にされ、ステート・マシン
が送信用のネクスト・ページとして NULL メッセー
ジを生成します。
1 にセットされると、ローカル・デバイスはオート・
ネゴシエーションのページ内の Remote Fault を通知
します。0 にセットされると、障害は発生していま
せん。
1 にセットされると、TX Nonce 値を強制して UNH
テスト・モードをサポートします。0 にセットされ
ると正常動作です。
1 にセットされると AN_TECH、AN_FEC、AN_PAUSE パラ
メータを無効にし、代わりに 0xC3 にあるビットを
使用します。リコンフィギュレーションするために
シーケンサをリセットし、オート・ネゴシエーショ
ン・モードで再開する必要があります。0 にセット
されると正常動作であり、0x4B0 のビット 0 と
0x4C3 のビット[30:16]で使用されます。
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2-154
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
Reset AN
4
RW
Restart AN TX SM
8
RW
AN Next Page
0x4C1
Altera Corporation
概要
1 にセットされると、すべての 10GBASE-KR オー
ト・ネゴシエーション・ステート・マシンをリセッ
トします。このビットはセルフ・クリアです。
1 にセットされると、10GBASE-KR TX ステート・マ
シンを再開します。このビットはセルフ・クリアし
ます。このビットは TX ステート・マシンがオート・
ネゴシエーション・ステートである際にのみアクテ
ィブです。詳しくは IEEE 802.3ap-2007 の 73.8 項
Management Register Requirements で 7.0.9 を参照し
てください。
アサートされると、新しいネクスト・ページ Info を
送信する準備ができています。このデータは XNP
TX レジスタにあります。0 であれば、TX インタフ
ェースは NULL ページを送信します。このビット
はセルフ・クリアします。NP（Next Page）は Link
Codeword のビット D15 でエンコードされます。詳
しくは、IEEE 802.3ap-2007 の 73.6.9 項および 45.2.7.6
項の 7.16.15 を参照してください。
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2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
1
RO
AN page received
2
RO
AN Complete
3
RO
AN ADV Remote Fault
4
RO
AN RX SM Idle
5
RO
AN Ability
6
RO
AN Status
7
RO
LP AN Ability
0x4C2
Arria 10 トランシーバへのプロトコルの実装
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2-155
概要
1 にセットされると、ページが受信されています。0
であれば、ページが受信されていません。レジスタ
が読み出されると、現在の値はクリアされます。詳
しくは IEEE 802.3ap-2007 の 73.8 項で 7.1.6 を参照し
てください。
アサートされると、オート・ネゴシエーションが完
了しています。0 であれば、オート・ネゴシエーシ
ョンが進行中です。詳しくは IEEE 802.3ap-2007 の
73.8 項で 7.1.5 を参照してください。
1 にセットされると、障害情報がリンク・パートナ
に送信されています。0 であれば、障害が発生して
いません。レジスタが読み出されると、現在の値は
クリアされます。RF（Remote Fault）は、ベース Link
Codeword のビット D13 にエンコードされます。詳
しくは IEEE 802.3ap-2007 の 73.6.7 で 7.16.13 を参照
してください。
1 にセットされると、オート・ネゴシエーション・
ステート・マシンはアイドル状態です。受信データ
は 73 項に適合していません。0 であれば、オート・
ネゴシエーションが進行中です。
1 にセットされると、トランシーバ PHY がオート・
ネゴシエーションを行うことができます。0 にセッ
トされると、トランシーバ PHY はオート・ネゴシエ
ーションを行うことができません。バリアントにオ
ート・ネゴシエーションが含まれている場合、この
ビットは 1 に固定されます。詳しくは IEEE 802.3ap2007 の 45 項で 7.1.3 と 7.48.0 を参照してください。
1 にセットされると、リンクは UP です。0 であれ
ば、リンクは DOWN です。レジスタが読み出され
ると、現在の値はクリアされます。詳しくは IEEE
802.3ap-2007 の 45 項で 7.1.2 を参照してください。
1 にセットされると、リンク・パートナがオート・
ネゴシエーションを行うことができます。0 であれ
ば、リンク・パートナがオート・ネゴシエーション
を行うことができません。詳しくは IEEE 802.3ap2007 の 45 項で 7.1.0 を参照してください。
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2-156
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C2
8
RO
9
RO
17:12
RO
レジスタ名
FEC negotiated –
enable FEC from SEQ
Seq AN Failure
KR AN Link
Ready[5:0]
概要
1 にセットされると、PHY は FEC を行うためにネゴ
シエーションされます。0 にセットされると、PHY
は FEC を行うためのネゴシエーションをされませ
ん。
1 にセットされると、シーケンサ・オート・ネゴシ
エーションの失敗が検出されています。0 にセット
されると、オート・ネゴシエーションの失敗は検出
されていません。
73.10.1 に記載されているようにサポートされるリ
ンク用に、an_receive_idle = true とリンク・ステー
タスのワン・ホット・エンコーディングを提供しま
す。以下のエンコーディングが定義されています。
•
•
•
•
•
•
Altera Corporation
6'b000000：1000BASE-KX
6'b000001：10GBASE-KX4
6'b000100：10GBASE-KR
6'b001000：40GBASE-KR4
6'b010000：40GBASE-CR4
6'b100000：100GBASE-CR10
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
15:0
RW
レジスタ名
User base page low
2-157
概要
オート・ネゴシエーション TX ステート・マシンは、
オート・ネゴシエーション・ベース・ページの ctrl
ビットがセットされた場合にこれらのビットを使用
します。以下のビットが定義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：SM に制御される ACK
[13]：Remote Fault ビット
[12:10]：ポーズ・ビット
[9:5]：ステート・マシンによりセットされる
Echoed Nonce
• [4:0]：セレクタ
ビット 49 の PRBS ビットはオート・ネゴシエーショ
ン TX ステート・マシンにより生成されます。
21:16
RW
Override AN_
TECH[5:0]
現在の値を上書きする
AN_TECH
す。
•
•
•
•
•
•
0x4C3
値です。以下のビットが定義されていま
ビット 16 = AN_TECH[0] = 1000BASE-KX
ビット 17 = AN_TECH[1] = XAUI
ビット 18 = AN_TECH[2] = 10GBASE-KR
ビット 19 = AN_TECH[3] = 40G
ビット 20 = AN_TECH[4] = CR-4
ビット 21 = AN_TECH[5] = 100G
有効にするには、0x4C0 ビット 5 をセットする必要
があります。
25:24
RW
Override AN_
FEC[1:0]
現在の値を上書きする AN_FEC 値です。以下のビッ
トが定義されています。
• ビット 24 = AN_ FEC[0] =機能
• ビット 25 = AN_ FEC[1] =要求
有効にするには 0x4C0 ビット 5 をセットする必要
があります。
30:28
RW
Override AN_
PAUSE[2:0]
現在の値を上書きする AN_PAUSE 値です。以下のビ
ットが定義されています。
• ビット 28 = AN_ PAUSE[0] =ポーズ機能
• ビット 29 = AN_ PAUSE[1] =非対称方向
• ビット 30 = AN_ PAUSE[2] = 予約
有効にするには 0x4C0 ビット 5 をセットする必要
があります。
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2-158
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2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C4 31:0
RW
レジスタ名
User base page high
概要
オート・ネゴシエーション TX ステート・マシンは、
オート・ネゴシエーション・ベース・ページの ctrl
ビットがセットされた場合にこれらのビットを使用
します。以下のビットが定義されています。
• [29:5]：Technology Ability であるページ・ビット
45:21 に対応する
• [4:0]：TX Nonce ビットであるビット 20:16 に対応
する
ビット 49 の PRBS ビットはオート・ネゴシエーショ
ン TX ステート・マシンにより生成されます。
0x4C5 15:0
RW
User Next page low
オート・ネゴシエーション TX ステート・マシンは、
コントロール・ビットがセットされた
場合にこれらのビットを使用します。以下のビット
が定義されています。
AN Next Page
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：MP（Message Page）ビット
[12]：ACK2 ビット
[11]：トグル・ビット
詳しくは IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page
encodings を参照してください。ビット 49 の PRBS
ビットはオート・ネゴシエーション TX ステート・
マシンにより生成されます。
0x4C6 31:0
RW
User Next page high
0x4C7 15:0
RO
LP base page low
オート・ネゴシエーション TX ステート・マシンは、
オート・ネゴシエーション・ネクスト・ページの ctrl
ビットがセットされた場合にこれらのビットを使用
します。ビット[31:0]はページ・ビット[47:16]に対応
します。ビット 49 の PRBS ビットはオート・ネゴシ
エーション TX ステート・マシンにより生成されま
す。
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：RF ビット
[12:10]：ポーズ・ビット
[9:5]：ステート・マシンによりセットされる
Echoed Nonce
• [4:0]：セレクタ
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C8 31:0
RO
レジスタ名
LP base page high
2-159
概要
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
• [31:30]：予約
• [29:5]：Technology Ability であるページ・ビット
[45:21]に対応する
• [4:0]：TX Nonce ビットであるビット[20:16]に対応
する
0x4C9 15:0
RO
LP Next page low
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：MP ビット
[12]：ACK2 ビット
[11]：トグル・ビット
詳しくは、IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page
encodings を参照してください。
0x4C
A
31:0
RO
LP Next page high
Arria 10 トランシーバへのプロトコルの実装
フィードバック
AN RX ステート・マシンは、リンクパートナからこ
れらのビットを受け取ります。ビット[31:0]はペー
ジ・ビット[47:16]に対応します。
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2-160
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
24:0
RO
レジスタ名
AN LP ADV Tech_
A[24:0]
概要
73 項オート・ネゴシエーションの Technology Ability
フィールドビットを受け取ります。10GBASE-KR
PHY は、A0 と A2 をサポートしています。以下のプ
ロトコルが定義されています。
•
•
•
•
•
•
•
A0 1000BASE-KX
A1 10GBASE-KX4
A2 10GBASE-KR
A3 40GBASE-KR4
A4 40GBASE-CR4
A5 100GBASE-CR10
A24:6 は予約
詳しくは IEEE 802.3ap-2007 の 73.6.4 項および 45 項
の AN LP base page ability register の Bit（7.19-～7.21）
を参照してください。
0x4C
B
26:25
RO
27
RO
30:28
RO
AN LP ADV FEC_
F[1:0]
AN LP ADV Remote
Fault
AN LP ADV Pause
Ability_C[2:0]
受け取った FEC 機能ビット FEC（F0:F1）はベース
Link Codeword のビット D46:D47 にエンコードされ
ます。F0 は FEC 機能です。F1 は FEC 要求です。詳
しくは IEEE 802.3ap-2007 の 73.6.5 項を参照してくだ
さい。
受信した RF（Remote Fault）機能ビットです。RF
は、73 項 AN にあるベース Link Codeword のビット
D13 にエンコードされます。詳しくは IEEE 802.3ap2007 の 73.6.7 項を参照してください。
受信したポーズ機能ビットです。ポーズ（C0:C1）
は、以下に示すように 73 項 AN にあるベース Link
Codeword のビット D11:D10 にエンコードされま
す。
• Annex 28B で定義されているように、C0 は
PAUSE と同じ
• Annex 28B で定義されているように、C1 は ASM_
DIR と同じ
• C2 は予約
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4D0
レジスタ名
0
RW
1
RW
dis_max_wait_tmr
2
RW
quick_mode
3
RW
pass_one
7:4
RW
main_step_cnt [3:0]
11:8
RW
prpo_step_cnt [3:0]
Link Training
enable
Arria 10 トランシーバへのプロトコルの実装
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2-161
概要
1 であれば、10GBASE-KR スタート・アップ・プロ
トコルを有効にします。0 であれば、10GBASE-KR
スタート・アップ・プロトコルを無効にします。デ
フォルト値は 1 です。詳しくは IEEE 802.3ap-2007
の 72.6.10.3.1 項および 10GBASE-KR PMD control
register の Bit（1.150.1）を参照してください。
1 にセットされると、LT max_wait_timer を無効にし
ます。BER タイマ値をより長く設定した際の特性評
価モード用に使用します。
1 にセットされると、最良の BER を計算するために
init およびプリセット値だけが使用されます。
1 にセットされると、最も低い BER を探る際に、BER
アルゴリズムは最初の極小値を超えて検討します。
デフォルト値は 1 です。
各メイン・タップの更新のためのイコライゼーショ
ン・ステップの数を指定します。内部アルゴリズム
がテストをするための約 20 の設定があります。有
効範囲は 1～15 です。デフォルト値は 4'b0001 です。
各プリ・タップとポスト・タップの更新のためのイ
コライゼーション・ステップの数を指定します。16
～31 ステップから指定可能です。デフォルト値は
4'b0001 です。
Altera Corporation
2-162
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
14:12
RW
レジスタ名
equal_cnt [2:0]
概要
エラー・カウントにヒステリシスを付加して極小値
を回避します。以下の値が定義されています。
•
•
•
•
•
•
•
•
000 = 0
001 = 1
010 = 2
011 = 3
100 = 4
101 = 8
110 = 16
111 =予約
デフォルト値は 010 です。
15
RW
16
RW
17
RW
disable Initialize
PMA on max_wait_
timeout
0x4D0
Altera Corporation
Ovride LP Coef
enable
Ovride Local RX
Coef enable
1 にセットされると、PMA 値（VOD、プリ・タッ
プ、ポスト・タップ）が Training_Failure ステート
に入る際に初期化されません。これは max_wait_
timer_done が training_failure = true（reg 0xD2 bit
3）をセットした際に発生します。UNH テストに使
用します。0 にセットされると、PMA 値が
Training_Failure ステートに入る際に初期化され
ます。詳しくは IEEE 802.3ap-2007 の図 72-5 を参照
してください。
1 にセットされると、リンク・パートナのイコライ
ゼーション係数を上書きします。ソフトウェアは、
リンク・パートナの TX イコライザの係数に送信さ
れた更新コマンドを変更します。0 にセットされる
と、リンク・パートナの係数を決定するためにリン
ク・トレーニング・ロジックを使用します。0x4D1
ビット 4 と 0x4D4 ビット[7:0]と併せて使用します。
1 にセットされると、ローカル・デバイス・イコラ
イゼーション係数生成プロトコルを上書きします。
セットされた際に、ソフトウェアがローカル TX イ
コライザの係数を変更します。0 にセットされる
と、ローカル・デバイスの係数を決定するために、
リンク・パートナから受け取った更新コマンドを使
用します。0x4D1 ビット 8 および 0x4D4 ビット
[23:16]と併せて使用します。デフォルト値は 0 で
す。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
19:18
RW
レジスタ名
Ctle depth
概要
CTLE の精密なチューニングを使用する際には、同
時に発生した場合に最終的な値をどこにセットする
かを決定します。以下の値が定義されています。
•
•
•
•
21:20
RW
rx_ctle_mode
2-163
00 =下限
01 =下限から 25％
10 = 下限と上限の中間 50％
11 =上限
適応アルゴリズムのどのポイントで RX CTLE を有
効にするのかを定義します。以下の値が定義されて
います。
• 00 =有効にしない。RX CTLE は有効にされない、
または調整されない
• 01 = TX-EQ の開始前に CTLE をトリガする
• 10 = TX-EQ の完了後 CTLE をトリガする
• 11 = TX-EQ の開始前と完了後のどちらも CTLE
をトリガする
0x4D0
デフォルト値は 00 です。
22
RW
予約
予約
28:24
RW
予約
予約
31:29
RW
max_post_step[2:0]
max_mode の際のポスト・タップの EQ ステップ数で
す。ber_max がある際にポスト・タップを最小にす
ると、frame_lock_error（reg 0xD2 ビット 5）を受け
取ることがあります。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-164
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
4
RW
Updated TX Coef new
8
RW
Updated RX coef new
Restart Link
training
0x4D1
Altera Corporation
概要
1 にセットされると、10GBASE-KR スタートアップ・
プロトコルをリセットします。0 にセットされる
と、通常の動作を継続します。このビットはセル
フ・クリアします。詳しくは、IEEE 802.3ap-2007 の
72.6.10.3.1 項に定義されている state variable の mr_
restart_training および、10GBASE-KR PMD control
register の Bit（1.150.0）を参照してください。
1 にセットされると、送信可能な新しいリンク・パ
ートナ係数があります。LT ロジックはリモート・デ
バイスに 0x4D4 ビット[7:0]に設定された新しい値の
送信を開始します。0 にセットされると、通常の動
作を継続します。このビットはセルフ・クリアされ
ます。0x4D0 ビット 16 でこの上書きを有効にする
必要があります。
1 にセットされると、新しいローカル・デバイス係
数が使用できます。LT ロジックは、ローカル TX イ
コライザ係数を 0x4D4 ビット[23:16]で指定されたも
のに変更します。0 にセットされると、通常の動作
を継続します。このビットはセルフ・クリアされま
す。0x4D0 ビット 17 でこの上書きを有効にする必
要があります。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0
RO
1
RO
2
RO
0x4D2 3
RO
4
RO
5
RO
6
RO
7
RO
レジスタ名
Link Trained Receiver status
Link Training Frame
lock
Link Training
Start-up protocol
status
Link Training
failure
Link Training Error
Link Training Frame
lock Error
概要
1 にセットされると、レシーバはトレーニングされ
ており、データを受信する準備ができています。0
にセットされると、レシーバのトレーニングは進行
中です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項
で定義されている state variable の rx_trained を参照
してください。
1 にセットされると、トレーニングのフレーム境界
は検出されています。0 にセットされると、トレー
ニングのフレーム境界は検出されていません。詳し
くは IEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されて
いる state variable の frame_lock を参照してくださ
い。
1 にセットされると、スタートアップ・プロトコル
は進行中です。0 にセットされると、スタートアッ
プ・プロトコルが完了しています。詳しくは IEEE
802.3ap-2007 の 72.6.10.3.1 項で定義されている state
の training を参照してください。
1 にセットされると、トレーニングの失敗が検出さ
れています。0 にセットされると、トレーニングの
失敗は検出されていません。詳しくは IEEE 802.3ap2007 の 72.6.10.3.1 項で定義されている state variable
の training_failure を参照してください。
1 にセットされると、リンク・トレーニング中に過
剰なエラーが発生しています。0 にセットされる
と、BER は許容範囲内です。
1 にセットされると、リンク・トレーニング中にフ
レーム・ロックが失われたことを示します。0x4D5
フィールドで指定されたタップ設定が初期パラメー
タ値と同じであれば、フレーム・ロック・エラーは
回復不能です。
RXEQ Frame Lock
Loss
フレーム・ロックが RXEQ 中のある時点で検出され
ておらず、条件付 RXEQ モードをトリガする可能性
があります。
CTLE Fine-grained
Tuning Error
精密なチューニング・モードの各ステップでの最大
BER 制限により、最良の CTLE が決定できません。
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2-165
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2-166
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2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
9:0
RW
レジスタ名
ber_time_frames
概要
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査するトレーニング・フレーム
の数を指定します。ber_time_k_frames が 0 である
際にのみ使用します。以下の値が定義されていま
す。
• 2 の値は約 103 バイト
• 20 の値は約 104 バイト
• 200 の値は約 105 バイト
シミュレーションではデフォルト値は 2'b11 です。
ハードウェアではデフォルト値は 0 です。
19:10
RW
ber_time_k_frames
0x4D3
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査する何千ものトレーニング・
フレームの数を指定します。以下の値に対応させる
ために、time/bits を ber_time_m_frames = 0 にセット
します。
• 3 の値は約 107 ビット＝約 1.3 ms
• 25 の値は約 108 ビット＝約 11ms
• 250 の値は約 109 ビット＝約 110ms
シミュレーションではデフォルト値は 0 です。ハー
ドウェアではデフォルト値は 0x415 です。
29:20
RW
ber_time_m_frames
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査する数百万のトレーニング・
フレームの数を指定します。以下の値に対応させる
ために、time/bits を ber_time_k_frames = 4'd1000 =
0x43E8 にセットします。
• 3 の値は約 1010 ビット＝約 1.3 秒
• 25 の値は約 1011 ビット＝約 11 秒
• 250 の値は約 1012 ビット＝約 110 秒
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
5:0
レジスタ名
RO LD coefficient
また update[5:0]
は
RW
2-167
概要
ローカル・デバイスのコントロール・チャネルから
送信されたトレーニング・フレームの最初の 16 ビッ
ト・ワードの内容を反映します。通常、このレジス
タのビットは読み出し専用です。しかし、Ovride
Coef enable コントロール・ビットを設定してトレ
ーニングを上書きする場合に、これらのビットは書
き込み可能になります。以下のフィールドが定義さ
れています。
• [5: 4]：係数（+1）更新
• 2'b11：予約
• 2'b01：インクリメント
• 2'b10：デクリメント
• 2'b00：ホールド
• [3:2]：係数（0）更新（[5:4]と同じエンコーディン
グ）
• [1:0]：係数（-1）更新（[5:4]と同じエンコーディ
ング）
0x4D4
詳しくは IEEE 802.3ap-2007 の 45.2.1.80.3 項で 10G
BASE-KR LD coefficient update register の Bit
（1.154.5:0）を参照してください。
6
RO LD Initialize
また Coefficients
は
RW
1 にセットされると、TX イコライザを INITIALIZE
ステートにコンフィギュレーションするためにリン
ク・パートナ係数をセットするよう要求します。0
にセットされると、通常の動作を継続します。詳し
くは、IEEE 802.3ap-2007 の 45.2.1.80.3 項の 10G BASEKR LD coefficient update register の Bit（1.154.12）、お
よび 72.6.10.2.3.2 項を参照してください。
7
RO LD Preset
また Coefficients
は
RW
1 にセットされると、イコライゼーションがオフに
されるステートにリンク・パートナ係数をセットす
るよう要求します。0 にセットされると、リンクは
通常どおり動作します。詳しくは、IEEE 802.3ap2007 の 45.2.1.80.3 項の 10G BASE-KR LD coefficient
update register の Bit（1.154.13）、および 72.6.10.2.3.2
項を参照してください。
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Altera Corporation
2-168
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10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
13:8
RO
レジスタ名
LD coefficient
status[5:0]
概要
ローカル・デバイスのコントロール・チャネルから
直前に送信されたトレーニング・フレームの 2 番目
である 16 ビット・ワードの内容のためのステータ
ス・レポート・レジスタです。以下のフィールドが
定義されています。
• [5:4]：係数（ポスト・タップ）
• 2'b11：最大
• 2'b01：最小
• 2'b10 更新済み
• 2'b00：未更新
• [3:2]：係数（0）（[5:4]と同じエンコーディング）
• [1:0]：係数（プリ・タップ）
（[5:4]と同じエンコー
ディング）
0x4D4
詳しくは IEEE 802.3ap-2007 の 45.2.1.81 項の 10G
BASE-KR LD status report register の Bit（1.155.5:0）を
参照してください。
14
Altera Corporation
RO
Link Training ready
- LD Receiver ready
1 にセットされると、ローカル・デバイスのレシー
バが、トレーニングが完了しておりデータを受信す
る準備ができていると判断しています。0 にセット
されると、ローカル・デバイスのレシーバが、トレ
ーニングの継続を要求しています。レシーバ・レデ
ィ・ビットの値は、72.6.10.2.4.4 項で定義されていま
す。詳しくは IEEE 802.3ap-2007 の 45.2.1.81 で 10G
BASE-KR LD status report register の Bit（1.155.15）を
参照してください。
Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
21:16
レジスタ名
RO LP coefficient
また update[5:0]
は
RW
2-169
概要
コントロール・チャネルから直前に受信したトレー
ニング・フレームの最初の 16 ビット・ワードの内容
を反映します。
通常、このレジスタのビットは読み出し専用です。
しかし、KR トレーニング・イネーブル・コントロー
ル・ビットを Low に設定してトレーニングを無効に
した場合に、これらのビットは書き込み可能になり
ます。以下のフィールドが定義されています。
• [5: 4]：係数（+1）更新
• 2'b11：予約
• 2'b01：インクリメント
• 2'b10：デクリメント
• 2'b00：ホールド
• [3:2]：係数（0）更新（[5:4]と同じエンコーディン
グ）
• [1:0]：係数（-1）更新（[5:4]と同じエンコーディ
ング）
詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で 10G
BASE-KR LP coefficient update register の Bit
（1.152.5:0）を参照してください。
0x4D4
22
RO LP Initialize
また Coefficients
は
RW
1 にセットされると、ローカル・デバイス送信イコ
ライザ係数が INITIALIZE ステートにセットされま
す。0 にセットされると、通常の動作を継続します。
初期化ビットの機能と値は 72.6.10.2.3.2 項で定義さ
れています。詳しくは IEEE 802.3ap-2007 の
45.2.1.78.3 項で 10G BASE-KR LP coefficient update
register の Bit（1.152.12）を参照してください。
23
RO LP Preset
また Coefficients
は
RW
1 にセットされると、ローカル・デバイス TX 係数は
イコライゼーションがオフにされた状態にセットさ
れます。プリセット係数が使用されます。0 にセッ
トされると、ローカル・デバイスは通常どおり動作
します。プリセットビットの機能と値は
72.6.10.2.3.1 項で定義されています。初期化ビット
の機能と値は 72.6.10.2.3.2 項で定義されています。
詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で 10G
BASE-KR LP coefficient update register の Bit（1.152.13）
を参照してください。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-170
UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
29:24
RO
レジスタ名
LP coefficient
status[5:0]
概要
ステータス・レポート・レジスタは、コントロール・
チャネルから直前に受信したトレーニング・フレー
ムの 2 番目である 16 ビット・ワードの内容を反映し
ます。以下のフィールドが定義されています。
• [5:4]：係数（+1）
• 2'b11：最大
• 2'b01：最小
• 2'b10 更新済み
• 2'b00：未更新
• [3:2]：係数（0）（[5:4]と同じエンコーディング）
• n[1:0]：係数（-1）
（[5:4]と同じエンコーディング）
0x4D4
詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で 10G
BASE-KR LP status report register の Bit（1.153.5:0）を
参照してください。
30
RO
LP Receiver ready
1 にセットされると、リンク・パートナのレシーバ
が、トレーニングが完了しておりデータを受信する
準備ができていると判断しています。0 にセットさ
れると、リンク・パートナのレシーバが、トレーニ
ングの継続を要求しています。
レシーバ・レディ・ビットの値は、72.6.10.2.4.4 項で
定義されています。詳しくは IEEE 802.3ap-2007 の
45.2.1.79 項で 10G BASE-KR LP status report register の
Bit（1.153.15）を参照してください。
4:0
R
LT VOD setting
13:8
R
LT Post-tap setting
20:16
R
LT Pre-tap setting
0x4D5
Altera Corporation
72 項に対応する LT 係数更新ロジックに基づいてリ
ンク・パートナの RX でトレーニングされた最新の
TX VOD 設定を格納します。TX プリ・エンファシ
ス・タップを微調整するためにリンク・パートナー
のコマンドを反映します。
72 項に対応する LT 係数更新ロジックに基づいてリ
ンク・パートナの RX でトレーニングされた最新の
TX ポスト・タップ設定を格納します。TX プリ・エ
ンファシス・タップを微調整するためにリンク・パ
ートナーのコマンドを反映します。
72 項に対応する LT 係数更新ロジックに基づいてリ
ンク・パートナの RX でトレーニングされた最新の
TX プリ・タップ設定を格納します。TX プリ・エン
ファシス・タップを微調整するためにリンク・パー
トナーのコマンドを反映します。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
10GBASE-KR PHY レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4D5
レジスタ名
2-171
概要
27:24
R
RXEQ CTLE Setting
RX イコライゼーション中に reconfig bundle へ送信
した最新の ctle_rc 設定です。
29:28
R
RXEQ CTLE Mode
RX イコライゼーション中に reconfig bundle へ送信
した最新の ctle_mode 設定です。
31:30
R
RXEQ DFE Mode
RX イコライゼーション中に reconfig bundle へ送信
した最新の dfe_mode 設定です。
4:0
RW
LT VODMAX ovrd
VMAXRULE パラメータを上書きする値です。有効
にすると、VMAXRULE にこの値が置き換えられる
ことにより、デバイス設定をチャネル毎に上書きす
ることができます。チャネルで指定されたローカ
ル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、この値は INITMAINVAL パ
ラメータを超えている必要があります。この値は
PREMAINVAL パラメータの値も上書きすることに
注意が必要です。
0x4D6
5
RW
12:8
RW
LT VODMAX ovrd
Enable
LT VODMin ovrd
1 にセットされると、LT VODMAX ovrd レジスタ・フ
ィールドに格納されている VMAXRULE パラメータ
用の上書き値を有効にします。
VODMINRULE パラメータを上書きする値です。有
効にすると、VMINRULE にこの値が置き換えられる
ことにより、デバイス設定をチャネル毎に上書きす
ることができます。この上書きはこのチャネルのロ
ーカル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、置き換えられる値は
INITMAINVAL パラメータ未満であり、かつ
VMINRULE パラメータを超えている必要がありま
す。
13
RW
21:16
RW
LT VODMin ovrd
Enable
LT VPOST ovrd
0x4D6
1 にセットされると、LT VODMin ovrd レジスタ・フ
ィールドに格納されている VODMINRULE パラメ
ータ用の上書き値を有効にします。
VPOSTRULE パラメータを上書きする値です。有効
にすると、VPOSTRULE にこの値が置き換えられる
ことにより、デバイス設定をチャネル毎に上書きす
ることができます。この上書きはこのチャネルのロ
ーカル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、置き換えられる値は
INITPOSTVAL パラメータを超えている必要があり
ます。
22
RW
LT VPOST ovrd
Enable
Arria 10 トランシーバへのプロトコルの実装
フィードバック
1 にセットされると、LT VODMin ovrd レジスタ・フ
ィールドに格納されている VPOSTRULE パラメー
タ用の上書き値を有効にします。
Altera Corporation
2-172
UG-01143
2015.05.11
ハード・トランシーバ PHY レジスタ
ワード・ビット読出/
アドレス
書込
28:24
RW
レジスタ名
LT VPre ovrd
概要
VPOSTRULE パラメータを上書きする値です。有効
にすると、VPOSTRULE にこの値が置き換えられる
ことにより、デバイス設定をチャネル毎に上書きす
ることができます。この上書きはこのチャネルのロ
ーカル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、置き換えられる値は
INITPOSTVAL パラメータを超えている必要があり
ます。
29
RW
LT VPre ovrd Enable
40G KR 用に予約
0x4D6
～
0x4FF
1 にセットされると、LT VPre ovrd レジスタ・フィ
ールドに格納されている VPRERULE パラメータ用
の上書き値を有効にします。
40G MAC + PHY KR ソリューションとのアドレス互
換性のために空のままにしておきます。
ハード・トランシーバ PHY レジスタ
表 2-114: ハード・トランシーバ PHY レジスタ
アドレスビットアクセス
0x000 [9:0]
0x3FF
RW
レジスタ名
概要
HSSI レジスタへアク動的にリコンフィギュレーションできるフィジ
カル・コーディング・サブレイヤ（PCS）および
セス
フィジカル・メディア・アタッチメント（PMA）
のすべてのレジスタは、このアドレス空間にあ
ります。詳しくはリコンフィギュレーション・
インタフェースとダイナミック・リコンフィギ
ュレーションの章を参照してください。
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
エンハンスト PCS レジスタ
表 2-115: エンハンスト PCS レジスタ
アドレスビットアクセス
0x480 31:0
Altera Corporation
RW
レジスタ名
Indirect_addr
概要
PHY は単独のチャネルを実装しているので、論
理チャネル 0 を指定するために、このレジスタ
はデフォルト値の 0 のままにしておく必要があ
ります。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PMA レジスタ
アドレスビットアクセス
0x481
レジスタ名
2-173
概要
エラー・ブロック・カウンタのクリア・レジス
タです。1 にセットされると RCLR_ERRBLK_CNT
レジスタをクリアします。0 にセットされる
と、通常の動作を継続します。
2
RW
RCLR_ERRBLK_CNT
3
RW
RCLR_BER_COUNT
1
RO
HI_BER
2
RO
BLOCK_LOCK
3
RO
TX_FIFO_FULL
1 にセットされると TX_FIFO はフルです。
4
RO
RX_FIFO_FULL
1 にセットされると RX_FIFO はフルです。
7
RO
Rx_DATA_READY
1 にセットされると、PHY がデータを受信する
準備ができていることを示します。
0x482
BER カウンタのクリア・レジスタです。1 にセ
ットされると RCLR_BER_COUNT レジスタをクリ
アします。0 にセットされると、通常の動作を
継続します。
High BER のステータスです。1 にセットされる
と、PCS が High BER をレポートします。0 にセ
ットされると、PCS は High BER をレポートしま
せん。
ブロック・ロックのステータスです。1 にセッ
トされると、PCS が受信ブロックにロックされ
ています。0 にセットされると、PCS は受信ブロ
ックにロックされていません。
PMA レジスタ
PMA レジスタにより、PMA をリセットすること、TX と RX のシリアル・データ・インタフェ
ースをカスタマイズすることができ、また、このレジスタはステータス情報を提供します。
表 2-116: PMA レジスタ
アドレスビット読出/
書込
レジスタ名
1
RW
reset_tx_digital
2
RW
reset_rx_analog
3
RW
reset_rx_digital
0x461 0
RW
phy_serial_loopback
0x464 0
RW
0x444
pma_rx_set_
locktodata
Arria 10 トランシーバへのプロトコルの実装
フィードバック
概要
1 を書き込むと、内部 TX デジタル・リセット信号が
アサートされます。リセット状態をクリアするには
0 を書き込む必要があります。
1 を書き込むことにより、内部 RX アナログ・リセッ
ト信号がアサートされます。リセット状態をクリア
するには 0 を書き込む必要があります。
1 を書き込むことにより、内部 RX デジタル・リセッ
ト信号がアサートされます。リセット状態をクリア
するには 0 を書き込む必要があります。
1 を書き込むことにより、チャネルをシリアル・ル
ープバック・モードにします。
セットされると、RX クロック・データ・リカバリ
（CDR）PLL をプログラミングし、受信データにロッ
クします。
Altera Corporation
2-174
UG-01143
2015.05.11
10GBASE-KR デザインの作成
アドレスビット読出/
書込
0x465 0
RW
0x466 0
RO
0x467 0
RO
レジスタ名
概要
pma_rx_set_
locktoref
セットされると、RX CDR PLL をプログラミングし、
リファレンス・クロックにロックします。
pma_rx_is_
lockedtodata
アサートされると、RX CDR PLL が RX データにロッ
クされたことを示し、RX CDR が LTR モードから
LTD モードに変更さたことを示します。
pma_rx_is_
lockedtoref
アサートされると、RX　CDR PLL がリファレンス・
クロックにロックされたことを示します。
10GBASE-KR デザインの作成
10GBASE-KR デザインを作成するには以下のステップを実行します。
1. 必要なパラメータ設定を行い、10GBASE-KR PHY を生成します。
2.
3.
4.
5.
10GBASE-KR PHY IP コアは、リコンフィギュレーション・ブロックを含んでいます。リコン
フィギュレーション・ブロックは、PHY レジスタにアクセスするための Avalon-MM インタフ
ェースを提供します。
リセット・コントローラをインスタンス化します。IP カタログからアルテラ・トランシーバ・
リセット・コントローラ IP コアを生成することができます。トランシーバ・リセット・コン
トローラ IP コアは、10GBASE-KR PHY IP コアの電源およびリセット信号と接続する必要があ
ります。
1G データ・レート向けに TX PLL を 1 つと 10G データ・レート向けに TX PLL を 1 つインス
タンス化します。10GBASE-KR PHY と TX PLL との間の高速シリアル・クロックと PLL ロッ
ク信号を接続します。1G データ・レートでは、fPLL、または ATX、または CMU PLL のいず
れかを使用できます。10G データ・レートでは、ATX PLL または CMU PLL を使用できます。
フラクショナル PLL を生成し、10G のリファレンス・クロックから 156.25 MHz の XGMII ク
ロックを作成します。
10GBASE-KR PHY からの tx_pma_divclk を使用するか、または fPLL を生成し、10G のリファ
レンス・クロックから 156.25 MHz の XGMII クロックを作成します。
Stratix V デバイスの 10GBASE-KR PHY IP コアとは異なり、Arria 10 デバイスの 10GBASE-KR
デザインではメモリ初期化ファイル（.mif）は必要ありません。
6. すべての IP（10GBASE-KR PHY IP コア、PLL IP コアと、リセット・コントローラ）ブロック
を接続するトップレベル・モジュールを作成し、デザインを完成させます。
関連情報
•
•
•
•
•
Altera Corporation
3-14 ページの fPLL
3-24 ページの CMU PLL
3-3 ページの ATX PLL
4-9 ページのアルテラのトランシーバ PHY のリセット・コントローラの使用
2-135 ページの 10GBASE-KR の機能の説明
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
2-175
デザイン例
デザイン例
図 2-55: 2 つのバックプレーン・イーサネット・チャネルおよび 2 つのライン・サイド（1G/10G）イ
ーサネット・チャネルを備える PHY 専用デザイン例
NF_DE_WRAPPER
Management
Master
ISSP
Clock and
Reset
Test Harness
XGMII
Test
Harness
Source
XGMII
Source
JTAG-toAvalon-MM
Master
TH0_ADDR = 0xF nnn
XGMII
Sink
XGMII
Sink
XGMII
GEN
XGMII
GEN
XGMII
CHK
XGMII
CHK
TH1_ADDR
... = 0xE nnn
...
NF_IP_WRAPPER
XGMII
CLK FPLL
1G Ref CLK
CMU PLL
10G Ref CLK
ATX PLL
Reset
Control
Reset
Control
Reset
Control
Reset
Control
CH0: PHY_ADDR = 0x0
CH1: PHY_ADDR = 0x1
CH2: PHY_ADDR = 0x2
CH3: PHY_ADDR = 0x3
KR PHY IP
NF
Reconfiguration
Registers CSR
Avalon-MM Slave
NF
Registers CSR
KR PHY IP
Reconfiguration
Avalon-MM Slave
NF Hard PHY Registers CSR
Native
KR PHY IP
ReconfigurationNF
Avalon-MMRegisters
Slave CSR
Native Hard PHY Avalon-MM Slave
STD
Reconfiguration
1588 Soft
TX PMA
TX PCS
FIFOs
Native Hard PHY
1588 Soft
STD
Native Hard PHY
FIFOs 1588 Soft
Sequencer
TX PMA
TX PCS
STD
FIFOs
TX PMA
TX PCS STD
Sequencer
TX PMA
10-GB
TX PCS
GMII
Sequencer
TX PCS
RS
Sequencer
10-GB
GMII
TX PCS
10-GB
RS
GMII
TX PCS 10-GB
Auto Neg
RS
GMII
TX PCS
cls 73
RS STD
Auto Neg
RX PCS
cls 73
STD
Auto Neg
Link Training
RX PCS
cls
73
Auto
Neg
STD
cls 72
cls 73
RX PCS STD
Link Training
cls 72
RX PCS
10-GB
Link Training
RX PMA
RX PCS
cls 72Link Training
10-GB
RX PMA
cls 72
RX PCS
10-GB
RX PMA
RX PCS 10-GB
RX PMA
Divide
RX PCS
KR PHY IP
Divide
Divide
Divide
関連情報
• Arria 10 Transceiver PHY Design Examples
• 10-Gbps Ethernet MAC MegaCore Function User Guide .
MAC における Precision Time Protocol 実装の一つの要素としてのレイテンシについて詳しい
情報を提供します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-176
UG-01143
2015.05.11
シミュレーション・サポート
シミュレーション・サポート
1G/10GbE IP と 10GBASE-KR PHY の IP コアは、Quartus II ソフトウェアの今回のリリースで、ア
ルテラがサポートする以下のシミュレータをサポートしています。
•
•
•
•
•
•
ModelSim Verilog
ModelSim VHDL
VCS Verilog
VCS VHDL
NCSIM Verilog
NCSIM VHDL simulation
1G/10GbE または 10GBASE-KR PHY の IP コアを生成する際に、Quartus II ソフトウェアはオプシ
ョンで IP 機能シミュレーション・モデルを生成します。
1 ギガビット/10 ギガビット・イーサネット（GbE）PHY IP コア
イーサネット規格は、さまざまな信号伝送媒体とデータ・レートを用いる多くの異なった PHY
規格によって構成されています。
1G/10Gbps イーサネット PHY IP コアの狙いは、10 Mbps/100 Mbps/1 Gbps/10 Gbps のデータ・レ
ートを 1 つのコアで動的にリコンフィギュレーション可能にすることです。このイーサネット
PHY は、1G/10GbE デュアル・スピード SFP+プラガブル・モジュール、10MB–10GbE 10GBASET、ならびに 10MB/100MB/1000MB 1000BASE-T 銅配線外部 PHY デバイスとインタフェースして、
CAT-6 または 7 のシールド・ツイスト・ペア・ケーブル、およびチップ間でのインタフェースを
駆動します。
1G/10Gbps イーサネット PHY（1G/10GbE）MegaCore ファンクションを使用することにより、以
下のイーサネット規格の機能をサポートすることができます。
®
• IEEE 802.3-2008 規格の 36 項で定義されている 1 GbE プロトコル
• IEEE 802.3-2008 規格の 35 項で定義されている、MAC（Media Access Control）と PHY とを接
続する GMII
• IEEE 802.3-2008 規格の 37 項で定義されている、ギガビット・イーサネットのオート・ネゴシ
エーション
• IEEE 802.3-2008 規格の 49 項で定義されている、10GBASE-R イーサネット・プロトコル
• IEEE 802.3-2008 規格の 46 項で定義されている、MAC と PHY との間にシンプルで安価なイン
タコネクトを提供するシングル・データ・レート（64 のデータ・ビットと 8 つのコントロー
ル・ビット）の XGMII
• IEEE 802.3-2008 規格の 22 項で定義されている、MAC と物理メディアを接続するための、10
Mbps/100 Mbps MII での SGMII 10 Mbps/100　Mbps/1 Gbps のデータ・レート
• IEEE 802.3-2008 規格の 74 項で定義されている、順方向誤り訂正（FEC）
• IEEE 1588 規格で定義されている PTP（Precision Time Protocol）
1G/10Gbps イーサネット PHY IP コアを使用することにより、標準 PCS を使用する 1GbE プロト
コルを実装し、かつエンハンスト PCS および PMA を使用する 10GbE プロトコルを実装するこ
とが可能になります。ダイナミック・リコンフィギュレーションを使用してコアを再プログラミ
ングすることにより、1G および 10G のデータ・レート間を動的に切り替えることができます。
あるいは、速度検出オプションを使用して、受信したデータに基づいて自動的にデータ・レート
を切り替えることができます。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
1G/10GbE PHY のリリース情報
2-177
図 2-56: 1G/10GbE PHY MegaCore ファンクションのトップレベル・モジュール
エンハンスト PCS は、XGMII データを送受信します。標準 PCS は、GMII データを送受信しま
す。
Altera Device with 10.3125-Gbps Transceivers
1G/10Gb Ethernet PHY MegaCore Function
Native PHY Hard IP
TX XGMII Data
@156.25 MHz
To/From
1G/10Gb
Ethernet
MAC
Optional
1588 TX and
RX Latency
Adjust 1G
and 10G
PCS Reconfig
Request
Avalon-MM
PHY Management
Interface
RX XGMII Data
TX GMII/MII Data
@ 125 MHz
1 GigE
PCS
RX GMII Data
10 Gb
Ethernet
Enhanced PCS
w FEC
257.8 MHz
161.1 MHz
40 64
1 Gb SFP /
10 Gb SFP+
or XFP /
1G/10 Gb SFP+
Module/
RX Standard PHY
Serial
Product
Data
40 64 1.25 Gb/
10.3125 Gb
Hard PMA
1 Gb
Ethernet
Standard
PCS
Link
Status
To/From Modules in the PHY MegaCore
Control and Status
Registers
TX
Serial
Data
Sequencer
(Optional)
Reconfiguration
Block
ATX/CMU
TX PLL
For
10 GbE
322.265625 MHz
or 644.53125 MHz
Reference Clock
CMU
or fPLL
TX PLL
For 1 GbE
125 MHz
Reference Clock
Legend
Hard IP
1G/ 10 Gb
Ethernet
Network
Interface
Soft IP
Red = With FEC Option
Avalon-MM スレーブ・インタフェースが、1G/10GbE PHY IP コアのレジスタへのアクセスを提
供します。これらのレジスタは、他のブロックの数多くの機能を制御します。これらのビットの
多くが IEEE 802.3ap-2008 規格の 45 項で定義されています。
関連情報
• IEEE Std 802.3ap-2008 Standard
• Standard for a Precision Clock Synchronization Protocol for Networked Measurement and
Control Systems
1G/10GbE PHY のリリース情報
この項は、現行リリースの 1G/10GbE PHY IP コアに関する情報を提供します。
表 2-117: 1G/10GbE のリリース情報
項目
バージョン
Arria 10 トランシーバへのプロトコルの実装
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概要
15.0
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2-178
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2015.05.11
1G/10GbE PHY のパフォーマンスとリソース使用率
項目
概要
リリース時期
2015 年 5 月
製品コード
IP-1G10GBASER（一次）
IPR-1G10GBASER（更新）
プロダクト ID
0107
ベンダ ID
6AF7
1G/10GbE PHY のパフォーマンスとリソース使用率
この項は、Arria 10 デバイスの 1G/10GbE PHY IP コアのパフォーマンスとリソース使用率を提供
します。
以下の表は、Quartus II ソフトウェア Arria 10 エディション v13.1 を使用する場合の、選択したコ
ンフィギュレーションでの標準的なリソース使用率を示しています。ALM とロジック・レジス
タの数は、50 単位で切り上げられています。
表 2-118: 1GbE/10GbE PHY のパフォーマンスとリソース使用率
バリアント
ALM 数
ALUT 数
レジスタ数
M20K
IEEE 1588 v2 に準拠した
1G/10GbE PHY
2650
3950
5100
6
1G/10GbE PHY
1500
2350
2850
2
FEC 付き 1G/10GbE PHY
1500
2350
2850
2
1G/10GbE PHY の機能の説明
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
1G/10GbE PHY の機能の説明
2-179
図 2-57: 1G/10GbE PHY のブロック図
Avalon-MM
User PCS Reconfiguration
Registers
MGMT_CLK
Sequencer
(Auto-Speed
Detect)
TX_GMII_DATA
PCS Reconfiguration I/F
PMA Reconfiguration I/F
8+2
GigE
PCS
XGMII_TX_CLK
TX_XGMII_DATA
1588
FIFO
64 + 8
Reconfiguration
Block
HSSI Reconfiguration Requests
Native PHY
40/32
Standard TX PCS
TX PMA
tx_pld_clk tx_pma_clk
Auto-Negotiation
Clause 73
Link Training
Clause 72
66
Enhanced TX PCS
40
tx_pld_clk tx_pma_clk
40
TX_PMA_CLKOUT
RX_XGMII_DATA
64 + 8
1588
FIFO
rx_pld_clk rx_pma_clk
XGMII_RX_CLK
RX_GMII_DATA
Standard RX PCS
8+2
GigE
PCS
40/32
Enhanced RX PCS
RX PMA
rx_pld_clk rx_pma_clk
RX_PMA_CLKOUT
RX_DIV_CLKOUT
Soft Logic
Divide by 33/1/2
Hard Logic
Not Available
標準およびエンハンスト PCS データパス
ネイティブ PHY 内部の標準 PCS と PMA は、ギガビット・イーサネット PHY としてコンフィギ
ュレーションされます。ネイティブ PHY 内部のエンハンスト PCS と PMA は、10GBASE-R PHY
としてコンフィギュレーションされます。詳しくは、Arria 10 エンハンスト PCS のアーキテクチ
ャ、ならびに Arria 10 標準 PCS のアーキテクチャの項を参照してください。
シーケンサ
シーケンサは、リセットとパワーオンを含む PHY IP のスタートアップ・シーケンスを制御しま
す。また、どちらの PCS（1G または 10G）および PMA インタフェースをアクティブにするかを
選択します。シーケンサは一方のデータ・レートから他方のデータ・レートへの切り替えを要求
するために、リコンフィギュレーション・ブロックとインタフェースします。
GigE PCS
GigE PCS は GMII インタフェースと 37 項のオート・ネゴシエーション、ならびに SGMII 機能を
含みます。
Arria 10 トランシーバへのプロトコルの実装
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2-180
UG-01143
2015.05.11
1G/10GbE PHY の機能の説明
IEEE 1588v2 向けソフト・エンハンスト PCS FIFO
IEEE 1588v2 モードでは、TX と RX の両方のエンハンスト PCS FIFO はレイテンシ調整ポートを
介するレイテンシ情報を含めるためにソフト IP で構築されます。MAC における Precision Time
Protocol 実装の一つの要素として必要なレイテンシ情報について、詳しくは 10-Gbps Ethernet
MAC MegaCore Function User Guide を参照してください。
リコンフィギュレーション・ブロック
リコンフィギュレーション・ロジックは、PCS と PMA どちらのリコンフィギュレーションに対
しても PHY への Avalon-MM の書き込みを処理します。以下の図にリコンフィギュレーショ
ン・ブロックの詳細を示します。Avalon-MM マスタは PMA または PCS コントローラからの要
求を受け取ります。Avalon-MM インタフェースを使用する Read-Modify-Write または Write コ
マンドを処理します。PCS コントローラはシーケンサからのデータ・レート変換要求を受信し、
PMA および PCS への一連の Read-Modify-Write または Write コマンドに変換します。
図 2-58: リコンフィギュレーション・ブロックの詳細
1G/10GbE PHY IP コアはとても柔軟です。たとえば、エンハンスト PCS データパスにおいて、
IEEE 1588v2 に準拠して、または準拠せずに、あるいは FEC を伴い、または伴わずにコンフィギ
ュレーションすることができます。
MGMT_CLK
(2)
rcfg_data
rcfg_data
rcfg_data
PCS
Reconfiguration
Interface
PCS
Controller
rcfg_data
Avalon-MM Bus
(1)
Avalon-MM Bus
Avalon-MM
Decoder
PMA Controller
HSSI
Reconfiguration
Requests
Avalon-MM Bus
TX EQ Controller
PMA
Reconfiguration
Interface
DFE Controller
Avalon-MM reconfig_busy Signal
CTLE Controller
Notes:
1. rcfg = Reconfiguration
2. MGMT_CLK = Management Clock
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
• 5-1 ページの Arria 10 PMA アーキテクチャ
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
クロック・インタフェースとリセット・インタフェース
2-181
• 10-Gbps Ethernet MAC MegaCore Function User Guide .
MAC における Precision Time Protocol 実装の一つの要素としてのレイテンシについて詳しい
情報を提供します。
クロック・インタフェースとリセット・インタフェース
TX PMA 向けに 1G データ・レートでクロックを生成するために、fPLL または CMU PLL を使用
します。10G データ・レートでは、ATX PLL または CMU PLL を使用します。1G データ・レー
トでは、TX と RX のクロック周波数は 125 MHz であり、これは MAC データ・レートの 1/8 で
す。10G データ・レートでは、TX と RX のクロック周波数は 156.25 MHz であり、これは MAC
データ・レートの 1/64 です。fPLL を使用して 156.25 MHz のクロックを直接的に生成することも
でき、TX PLL からのクロックを 33 で分周することもできます。1G/10GbE PHY は、ボンディン
グ・クロックをサポートしていません。
以下の図にこのコアのクロックの概要を示します。
図 2-59: 標準と 10G の PCS ならびに TX PLL のクロック
1GbE/10GbE PHY
GMII TX
Data & Control SGMII
PCS
tx_coreclkin_1g
125 MHz
8+1
10 TX data
Standard TX PCS
TX PMA
tx_pld_clk tx_pma_clk
tx_pld_clk
64 + 8
XGMII TX Data & Control
fractional
PLL
(instantiate
separately)
red = datapath includes FEC
64 + 8
xgmii_tx_clk
156.25 MHz
GMII RX
Data & Control SGMII
PCS
rx_coreclkin_1g
125 MHz
Enhanced TX PCS
40
xgmii_rx_clk
156.25 MHz
64 + 8
TX PLL
tx_pld_clk tx_pma_clk
Standard RX PCS
XGMII RX Data & Control
TX PLL
64
TX data
8+1
rx_pld_clk
TX serial data
10
RX PMA
64 + 8
rx_pld_clk rx_pma_clk
60
pll_ref_clk_10g
644.53125 MHz
or
322.265625 MHz
RX data
rx_pma_clk
Enhanced RX PCS
pll_ref_clk_1g
125 MHz
serial data
recovered clk
125 MHz
40 257.8125 MHz (1)
161.1 MHz (2)
注：
1. 257.8125 MHzは10GbE向けです。
2. 161.1 MHzは10GbE向けのFECクロックです。
以下の表にクロック信号とリセット信号をリストします。
表 2-119: クロック信号とリセット信号
信号名
tx_serial_clk_10g
入力/出力
入力
Arria 10 トランシーバへのプロトコルの実装
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概要
10G PLL から 10G PHY TX PMA を駆動する高速クロッ
クです。このクロックの周波数は 5.15625 GHz です。
Altera Corporation
2-182
UG-01143
2015.05.11
クロック・インタフェースとリセット・インタフェース
信号名
入力/出力
概要
tx_serial_clk_1g
入力
rx_cdr_ref_clk_10g
入力
10G PHY RX PLL のリファレンス・クロックです。この
クロックの周波数は 644.53125 MHz または 322.2656
MHz にできます。
rx_cdr_refclk_1g
入力
RX HSSI 回路を駆動する RX 1G PLL のリファレンス・
クロックです。ネイティブ PHY の rx_cdr_refclk[1]
入力に接続されています。
mgmt_clk
入力
Avalon-MM クロックであり、コントロール・システ
ム・クロックです。周波数の範囲は 100 MHz から 125
MHz です。
mgmt_clk_reset
入力
アサートされると PHY 全体をリセットします。
xgmii_tx_clk
入力
MAC への XGMII TX インタフェース向けクロックで
す。tx_div_clkout に接続します。これはネイティブ
PHY の tx_coreclkin ポートを駆動します。
xgmii_rx_clk
入力
MAC とインタフェースする XGMII RX 用のクロック
です。アルテラは、TSE で使用するために PLL に直接
接続することを推奨します。ネイティブ PHY の rx_
coreclkin を駆動します。周波数は 156.25 MHz または
312.5 MHz です。
tx_clkout
出力
送信パラレル・クロックです。HSSI の out_pld_pcs_
tx_clk_out から供給されます。XGMII クロックまた
は GMII クロックに供給するために使用することがで
きますが、PHY がリコンフィギュレーションされた場
合には周波数が変更されます。周波数は 125、156.25、
161、258、または 312.5 MHz です。
rx_clkout
出力
受信パラレル・クロックです。HSSI の out_pld_pcs_
rx_clk_out から供給されます。PHY がリコンフィギ
ュレーションされた場合に周波数が変更さます。周波
数は 125、156.25、161、258、または 312.5 MHz です。
tx_pma_clkout
出力
送信 PMA クロックです。1588 モードの TX FIFO なら
びに 1G TX および RX PCS のパラレル・データ・イン
タフェース向けのクロックです。注：10G TX データパ
スを駆動するには tx_div_clkout または xgmii_tx_clk
を使用してください。このクロックは 1G モード
GMII/MII データ、および SyncE モードのために提供さ
れ、外部クロック・ソースをロックするためのリファ
レンスとして使用されるクロックです。周波数は 125、
161、または 258 MHz です。
Altera Corporation
外部 1G PLL から TX 高速シリアル・インタフェース
（HSSI）回路を駆動するクロックです。ネイティブ
PHY の tx_serial_clk [1]入力に接続されています。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
クロック・インタフェースとリセット・インタフェース
信号名
入力/出力
2-183
概要
rx_pma_clkout
出力
受信 PMA クロックです。1588 モードの RX FIFO なら
びに 1G RX FIFO 向けのクロックです。注：10G RX デ
ータパスを駆動するには tx_div_clkout または xgmii_
rx_clk を使用してください。このクロックは SyncE モ
ードのために提供され、外部クロック・ソースをロッ
クするためのリファレンスとして使用されるクロック
です。周波数は 125、161、または 258 MHz です。
tx_div_clk
出力
ネイティブの PHY の tx_pma_div_clkout から供給さ
れる送信 33 分周クロックです。PHY が 1G モードに
リコンフィギュレーションされた場合に周波数が変更
されるとしても、MAC インタフェースを駆動するため
に xgmii_tx_clk クロック入力と xgmii_rx_clk クロッ
ク入力に接続することができます。周波数は 125、
156.25、または 312.5 MHz です。
rx_div_clk
出力
受信データから回復された受信 33 分周クロックです。
オート・ネゴシエーション（AN）とリンク・トレーニ
ング（LT）ロジックを駆動するクロックであり、ネイ
ティブ PHY の rx_pma_div_clkout ポートから供給さ
れます。注：10G TX データパスを駆動するには tx_
clkout または xgmii_rx_clk を使用してください。
PHY が 1G モードにリコンフィギュレーションされた
場合に周波数が変更されます。周波数は 125、156.25、
または 312.5 MHz です。
calc_clk_1g
入力
GIGE PCS 1588 モード用のクロックです。
tx_analogreset
入力
トランシーバ PHY のアナログ TX 部分をリセットしま
す。mgmt_clk と同期します。
tx_digitalreset
入力
トランシーバ PHY のデジタル TX 部分をリセットしま
す。mgmt_clk と同期します。
rx_analogreset
入力
トランシーバ PHY のアナログ RX 部分をリセットしま
す。mgmt_clk と同期します。
rx_digitalreset
入力
トランシーバ PHY のデジタル RX 部分をリセットしま
す。mgmt_clk と同期します。
usr_seq_reset
入力
シーケンサをリセットします。PCS のリコンフィギュ
レーションを開始し、AN か LT またはその両方のモー
ドが有効になっている場合には、これらを再開させま
す。mgmt_clk と同期します。
rx_data_ready
出力
アサートされると、10G データの送信を開始できるこ
とを示します。mgmt_clk と同期します。
関連情報
• 3-31 ページの入力リファレンス・クロック・ソース
• 3-3 ページの PLL タイプ
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-184
UG-01143
2015.05.11
10GBASE-KR PHY のパラメータ化
10GBASE-KR PHY のパラメータ化
Arria 10 の 1G/10GbE と 10GBASE-KR PHY の IP コアでは、Backplane-KR バリアントまたは 1Gb/
10Gb Ethernet バリアントのどちらかを選択することができます。1Gb/10Gb Ethernet バリアン
ト（1G/10GbE）ではリンク・トレーニングとオート・ネゴシエーションの機能は実装されませ
ん。
1Gb/10Gb イーサネット PHY IP コアをパラメータ化するには、パラメータ・エディタで以下の
ステップを実行します。
1. IP カタログから Arria 10 1G/10GbE and 10GBASE-KR PHY をインスタンス化します。
2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Ethernet MegaCore Type の下にある IP variant リストから 1Gb/10Gb Ethernet を選択します。
3. 起点として、2-139 ページの 10GBASE-R パラメータ、2-186 ページの 10M/100M/1Gb イーサ
ネットのパラメータ、2-187 ページの速度検出のパラメータと、2-188 ページの PHY アナロ
グ・パラメータの表のパラメータ値を使用します。または、IP パラメータ・エディタの右側
にある Presets タブから BackPlane_wo_1588 オプションを選択することもできます。その後
で、デザインの具体的な要件に応じて設定を修正します。
4. Generate HDL をクリックして、1Gb/10Gb Ethernet IP コアのトップレベル HDL ファイルを生
成します。
関連情報
•
•
•
•
•
2-138 ページの汎用オプション
2-139 ページの 10GBASE-R パラメータ
2-186 ページの 10M/100M/1Gb イーサネットのパラメータ
2-187 ページの速度検出のパラメータ
2-188 ページの PHY アナログ・パラメータ
汎用オプション
汎用オプションでは、10GBASE-KR モードと共通のオプションを指定することができます。
表 2-120: General Options パラメータ
パラメータ名
Enable internal PCS
reconfiguration logic
オプション
On
Off
Enable IEEE 1588 Precision Time On
Protocol
Off
Altera Corporation
概要
このパラメータは、SYNTH_SEQ = 0 である際
のみのオプションです。0 にセットした際
は、リコンフィギュレーション・モジュール
を含まず、start_pcs_reconfig または rc_
busy ポートを有効にしません。1 にセット
した際は、1G および 10G モード間のリコン
フィギュレーションを開始するシンプルな
インタフェースを提供します。
このパラメータをオンにすると、1G モード
および 10G モード向け IEEE 1588 Precision
Time Protocol ロジックが有効になります。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
汎用オプション
パラメータ名
オプション
Enable M20K block ECC
protection
On
Enable tx_pma_clkout port
On
Off
Off
Enable rx_pma_clkout port
On
Off
Enable tx_divclk port
On
Off
Enable rx_divclk port
On
Off
Enable tx_clkout port
On
Off
Enable rx_clkout port
On
Off
Enable Hard PRBS support
On
Off
Reference clock frequency
644.53125 MHz
322.265625 MHz
Enable additional control and
status pins
On
Include FEC sublayer
On
Off
Off
Arria 10 トランシーバへのプロトコルの実装
フィードバック
2-185
概要
このパラメータをオンにすると、エンベデッ
ド Nios CPU システムで誤り訂正コード
（ECC）サポートが有効になります。このパ
ラメータはバックプレーン・バリアントでの
み有効です。
このパラメータをオンにすると tx_pma_
clkout ポートがイネーブルされます。この
ポートについて詳しくは、クロック信号とリ
セット信号の部分を参照してください。
このパラメータをオンにすると rx_pma_
clkout ポートがイネーブルされます。この
ポートについて詳しくは、クロック信号とリ
セット信号の部分を参照してください。
このパラメータをオンにすると tx_divclk
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると rx_divclk
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると tx_clkout
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると rx_clkout
ポートがイネーブルされます。このポート
について詳しくは、クロック信号とリセット
信号の部分を参照してください。
このパラメータをオンにすると Hard PRBS
データ生成およびネイティブ PHY でのロジ
ックのチェックが有効になります。
入力リファレンス・クロック周波数を指定し
ます。デフォルトは 322.265625 MHz です。
このオプションをオンにすると、コアに rx_
block_lock ポートと rx_hi_ber ポートが含
まれます。
このパラメータをオンにすると、コアに FEC
とソフト 10GBASE-R PCS を実装するための
ロジックが含まれます。
Altera Corporation
2-186
UG-01143
2015.05.11
10GBASE-R パラメータ
パラメータ名
オプション
Set FEC_ability bit on power up
and reset
On
Set FEC_Enable bit on power up
and reset
On
概要
このパラメータをオンにすると、電源投入時
とリセット時にコアが FEC 機能のビットで
ある Assert KR FEC Ability ビット
（0xB0[16]）をセットし、これにより、コア
は FEC 機能をアサートします。このオプシ
ョンは FEC 機能のために必要です。
Off
このパラメータをオンにすると、電源投入時
とリセット時にコアに KR FEC Request ビッ
ト（0xB0[18]）をセットさせ、オート・ネゴ
シエーション時にコアに FEC 機能を要求さ
せます。このオプションは FEC 機能に必要
です。
Off
10GBASE-R パラメータ
10GBASE-R パラメータは、10GBASE-R PCS の基本的な機能を指定します。また、FEC オプショ
ンでは FEC 機能も指定できます。
表 2-121: 10GBASE-R パラメータ
パラメータ名
オプション
10GbE Reference clock frequency 644.53125 MHz
322.265625 MHz
1G Reference clock frequency
125 MHz
Enable additional control and
status pins
On
概要
入力リファレンス・クロック周波数を指定し
ます。デフォルトは 322.265625 MHz です。
入力リファレンス・クロック周波数を指定し
ます。125 MHz が唯一のオプションです。
このパラメータをオンにすると、コアに rx_
ポートと rx_hi_ber ポートが含
まれます。
block_lock
Off
表 2-122: FEC Options
パラメータ名
Include FEC sublayer
オプション
On
Off
概要
このパラメータをオンにすると、コアに FEC
とソフト 10GBASE-R PCS を実装するための
ロジックが含まれます。
10M/100M/1Gb イーサネットのパラメータ
10M/100M/1GbE パラメータによって、MII インタフェースのオプションおよび 1GbE データ・レ
ートを指定できます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
速度検出のパラメータ
2-187
表 2-123: 10M/100M/1Gb Ethernet
パラメータ名
Enable 1Gb Ethernet protocol
オプション
概要
このオプションをオンにすると、コアに
GMII インタフェースおよび関連するロジッ
クが含まれます。
On
Off
このオプションをオンにすると、コアに MII
PCS が含まれます。また、GbE ライン・レー
ト用に MAC に 10M/100M インタフェース
を実装する 4-speed モードもサポートされま
す。
Enable 10M/100Mb Ethernet
functionality
On
PHY ID (32 bits)
32 ビット値
Off
特定の種類の PCS で固有の識別子として機
能するオプショナルの 32 ビット値です。識
別子には以下の要素が含まれます。
• ビット 3～24 の IEEE によって割り当て
られた OUI（Organizationally Unique
Identifier）
• 6 ビットのモデル番号
• 4 ビットのリビジョン番号
未使用の場合、0x00000000 のデフォルト値を
変更しないでください。
PHY Core version (16 bits)
16 ビット値
PHY コアのバージョンを識別するオプショ
ナルの 16 ビット値です。
速度検出のパラメータ
速度検出オプションを選択することにより、PHY は、1G/10GbE をサポートしているがオート・
ネゴシエーションを無効にされているリンク・パートナーを検出できるようになります。オー
ト・ネゴシエーション中、AN がリンク・パートナーからの DME（Differential Manchester
Encoding）ページを検出できない場合、シーケンサは、有効な 1G または 10GbE パターンが検出
されるまで 1GE と 10GE モード（速度およびパラレル検出）へのリコンフィギュレーションを続
けます。
表 2-124: Speed Detection
パラメータ名
オプション
Enable automatic speed detection On
Off
Arria 10 トランシーバへのプロトコルの実装
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概要
このオプションを On にすると、オート・ネ
ゴシエーション・ブロックが AN データを検
出できない場合に 1G または 10GbE を検出
するためのリコンフィギュレーション要求
を送信するシーケンサ・ブロックがコアに含
まれます。
Altera Corporation
2-188
UG-01143
2015.05.11
PHY アナログ・パラメータ
パラメータ名
Avalon-MM clock frequency
Link fail inhibit time for 10Gb
Ethernet
Link fail inhibit time for 1Gb
Ethernet
オプション
100～125 MHz
504 ms
40～50 ms
概要
phy_mgmt_clk
す。
のクロック周波数を指定しま
link_status が FAIL または OK にセットさ
れるまでの時間を指定します。link_status
が OK にセットされる前に link_fail_
inhibit_time の設定時間に達すると、リン
クが失敗します。適正範囲は 500～510ms で
す。詳しくは IEEE Std 802.3ap-2007 の 73 項
で「Auto Negotiation for Backplane Ethernet」を
参照してください。
link_status が FAIL または OK にセットさ
れるまでの時間を指定します。link_status
が OK にセットされる前に link_fail_
inhibit_time の設定時間に達すると、リン
クが失敗します。適正範囲は 40～50ms で
す。
PHY アナログ・パラメータ
Quartus II の Assignment Editor、Pin Planner、または Quartus II Settings File（.qsf）を使用して、
アナログのパラメータを指定できます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
1G/10GbE PHY インタフェース
2-189
1G/10GbE PHY インタフェース
図 2-60: 1G/10GbE PHY トップレベルの信号
1G/10GbE Top-Level Signals
XGMII
GMII
Interfaces
Avalon-MM PHY
Management
Interface
Clocks and
Reset
Interface
xgmii_tx_dc[71:0]
xgmii_tx_clk
xgmii_rx_dc[71:0]
xgmii_rx_clk
gmii_tx_d[7:0]
gmii_rx_d[7:0]
gmii_tx_en
gmii_tx_err
gmii_rx_err
gmii_rx_dv
mgmt_clk
mgmt_clk_reset
mgmt_address[10:0]
mgmt_writedata[31:0]
mgmt_readdata[31:0]
mgmt_write
mgmt_read
mgmt_waitrequest
rx_serial_data
tx_serial_data
Transceiver
Serial Data
led_char_err
led_link
led_disp_err
led_an
rx_block_lock
rx_hi_ber
rx_is_lockedtodata
tx_cal_busy
rx_cal_busy
rx_syncstatus
tx_pcfifo_error_1g
rx_pcfifo_error_1g
rx_clkslip
rx_data_ready
Status
tx_serial_clk_1g
tx_serial_clk_10g
rx_cdr_ref_clk_10g
rx_cdr_ref_clk_1g
tx_pma_clkout
rx_pma_clkout
tx_clkout
rx_clkout
tx_pma_div_clkout
rx_pma_div_clkout
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
usr_seq_reset
パラメータ・エディタで表示されるブロック図は、外部ピンとインタフェース・タイプをラベル
し、インタフェース名をボックス内に配置します。インタフェース・タイプとインタフェース名
は_hw.tcl ファイルで提供されます。Show signals をオンにすると、block diagram にすべてのト
ップレベル信号名が表示されます。_hw.tcl について詳しくは、Quartus II Handbook volume 1 の
Component Interface Tcl Reference の章を参照してください。
注: アルテラは、この図に示された信号の一部を非推奨としています。これらの信号の概要にお
いて、これらの信号が機能的ではないことが示されています。
関連情報
Component Interface Tcl Reference
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-190
UG-01143
2015.05.11
クロック・インタフェースとリセット・インタフェース
クロック・インタフェースとリセット・インタフェース
表 2-125: クロック信号とリセット信号
信号名
入力/出力
概要
tx_serial_clk_10g
入力
10G PLL から 10G PHY TX PMA を駆動する高速クロッ
クです。このクロックの周波数は 5.15625 GHz です。
tx_serial_clk_1g
入力
1G PLL から 1G PHY TX PMA を駆動する高速クロック
です。GbE を使用しない場合にはこのクロックは必要
ありません。このクロックの周波数は 625 MHz です。
rx_cdr_ref_clk_10g
入力
10G PHY RX PLL のリファレンス・クロックです。この
クロックの周波数は 644.53125 MHz または 322.2656
MHz にできます。
rx_cdr_ref_clk_1g
入力
1G PHY RX PLL のリファレンス・クロックです。周波
数は 125 MHz です。1G が有効にされた場合にのみこ
のクロックが必要です。
tx_pma_clkout
出力
10G TX PCS および 1G TX PCS パラレル・データの駆動
に使用するクロックです。たとえば、ハード PCS を
10G モードで FEC を有効にせずにリコンフィギュレー
ションした場合の周波数は 257.81 MHz です。FEC を
有効にした 10G では周波数は 161.13 MHz です。
rx_pma_clkout
出力
10G RX PCS および 1G RX PCS パラレル・データの駆動
に使用するクロックです。たとえば、ハード PCS を
10G モードで FEC を有効にせずにリコンフィギュレー
ションした場合の周波数は 257.81 MHz です。FEC を
有効にした 10G では周波数は 161.13 MHz です。
tx_clkout
出力
TX パラレル・データ・ソース・インタフェース用の
XGMII/GMII TX クロックです。このクロック周波数
は、10G モードでは 257.81 MHz で、FEC を有効にする
と 161.13 MHz です。
rx_clkout
出力
RX パラレル・データ・ソース・インタフェース用の
XGMII RX クロックです。このクロック周波数は、10G
モードでは 257.81 MHz で、FEC を有効にすると 161.13
MHz です。
tx_pma_div_clkout
出力
TX シリアライザからの 33 分周されたクロックです。
このクロックを xgmii_tx_clk または xgmii_rx_clk に
使用します。10G での周波数は 156.25 MHz です。周
波数は、FEC の有効または無効にかかわらず同一です。
rx_pma_div_clkout
出力
CDR リカバリ・クロックからの 33 分周されたクロック
です。10G での周波数は 156.25 MHz です。周波数は、
FEC の有効または無効にかかわらず同一です。このク
ロックは、10G RX データパスのクロック駆動には使用
されません。
tx_analogreset
入力
トランシーバ PHY のアナログ TX 部分をリセットしま
す。mgmt_clk と同期します。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
データ・インタフェース
信号名
入力/出力
2-191
概要
tx_digitalreset
入力
トランシーバ PHY のデジタル TX 部分をリセットしま
す。mgmt_clk と同期します。
rx_analogreset
入力
トランシーバ PHY のアナログ RX 部分をリセットしま
す。mgmt_clk と同期します。
rx_digitalreset
入力
トランシーバ PHY のデジタル RX 部分をリセットしま
す。mgmt_clk と同期します。
usr_seq_reset
入力
シーケンサをリセットします。PCS のリコンフィギュ
レーションを開始し、AN か LT またはその両方のモー
ドが有効になっている場合には、これらを再開させま
す。mgmt_clk と同期します。
関連情報
• 3-31 ページの入力リファレンス・クロック・ソース
• 3-3 ページの PLL タイプ
データ・インタフェース
表 2-126: XGMII 信号
MAC は TX XGMII 信号を 10GbE PHY に駆動します。10GbE PHY は RX XGMII 信号を MAC に駆動しま
す。
信号名
入力/出力クロック・
ドメイン
概要
10GbE XGMII データ・インタフェース
xgmii_tx_
dc[71:0]
入力
xgmii_tx_
clk
に同期
xgmii_tx_clk
入力
クロック
信号
8 レーンの XGMII データとコントロールです。各レー
ンは 8 ビットのデータと 1 ビットのコントロールで構成
されています。
シングル・データ・レート（SDR）XGMII TX インタフェ
ースから MAC へのクロックです。xgmii_rx_clk に接続
する必要があります。このクロックは tx_div_clkout に
接続することができます。ただしアルテラは、トリプ
ル・スピード・イーサネット MegaCore ファンクション
で使用するために PLL に接続することを推奨します。
1G での周波数は 125 MHz で、10G では 156.25 MHz で
す。このクロックは MAC から駆動されます。
周波数は、FEC の有効または無効にかかわらず同一です。
xgmii_rx_
dc[71:0]
出力
xgmii_rx_
clk
に同期
Arria 10 トランシーバへのプロトコルの実装
フィードバック
8 レーンの RX XGMII データとコントロールです。各レ
ーンは 8 ビットのデータと 1 ビットのコントロールで構
成されています。
Altera Corporation
2-192
UG-01143
2015.05.11
標準 SDR XGMII データへの XGMII のマッピング
信号名
xgmii_rx_clk
入力/出力クロック・
ドメイン
入力
クロック
信号
概要
SDR XGMII RX インタフェースから MAC へのクロック
です。このクロックは tx_div_clkout に接続することが
できます。ただしアルテラは、トリプル・スピード・イ
ーサネット MegaCore ファンクションで使用するために
PLL に接続することを推奨します。1G での周波数は
125 MHz で、10G では 156.25 MHz です。このクロックは
MAC から駆動されます。
周波数は、FEC の有効または無効にかかわらず同一です。
標準 SDR XGMII データへの XGMII のマッピング
表 2-127: 標準 SDR XGMII インタフェースへの TX XGMII のマッピング
72 ビットの TX XGMII データ・バス・フォーマットは、標準的な SDR XGMII インタフェースとは異な
ります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インタフェースへの
マッピングを示します。
信号名
SDR XGMII 信号名
概要
xgmii_tx_dc[7:0]
xgmii_sdr_data[7:0]
Lane 0 データ
xgmii_tx_dc[8]
xgmii_sdr_ctrl[0]
Lane 0 コントロール
xgmii_tx_dc[16:9]
xgmii_sdr_data[15:8]
Lane 1 データ
xgmii_tx_dc[17]
xgmii_sdr_ctrl[1]
Lane 1 コントロール
xgmii_tx_dc[25:18]
xgmii_sdr_data[23:16]
Lane 2 データ
xgmii_tx_dc[26]
xgmii_sdr_ctrl[2]
Lane 2 コントロール
xgmii_tx_dc[34:27]
xgmii_sdr_data[31:24]
Lane 3 データ
xgmii_tx_dc[35]
xgmii_sdr_ctrl[3]
Lane 3 コントロール
xgmii_tx_dc[43:36]
xgmii_sdr_data[39:32]
Lane 4 データ
xgmii_tx_dc[44]
xgmii_sdr_ctrl[4]
Lane 4 コントロール
xgmii_tx_dc[52:45]
xgmii_sdr_data[47:40]
Lane 5 データ
xgmii_tx_dc[53]
xgmii_sdr_ctrl[5]
Lane 5 コントロール
xgmii_tx_dc[61:54]
xgmii_sdr_data[55:48]
Lane 6 データ
xgmii_tx_dc[62]
xgmii_sdr_ctrl[6]
Lane 6 コントロール
xgmii_tx_dc[70:63]
xgmii_sdr_data[63:56]
Lane 7 データ
xgmii_tx_dc[71]
xgmii_sdr_ctrl[7]
Lane 7 コントロール
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
GMII インタフェース
2-193
表 2-128: 標準 SDR XGMII インタフェースへの RX XGMII のマッピング
72 ビットの RX XGMII データ・バス・フォーマットは、標準的な SDR XGMII インタフェースとは異な
ります。以下の表に、この標準的ではないフォーマットから標準的な SDR XGMII インタフェースへの
マッピングを示します。
信号名
XGMII 信号名
概要
xgmii_rx_dc[7:0]
xgmii_sdr_data[7:0]
Lane 0 データ
xgmii_rx_dc[8]
xgmii_sdr_ctrl[0]
Lane 0 コントロール
xgmii_rx_dc[16:9]
xgmii_sdr_data[15:8]
Lane 1 データ
xgmii_rx_dc[17]
xgmii_sdr_ctrl[1]
Lane 1 コントロール
xgmii_rx_dc[25:18]
xgmii_sdr_data[23:16]
Lane 2 データ
xgmii_rx_dc[26]
xgmii_sdr_ctrl[2]
Lane 2 コントロール
xgmii_rx_dc[34:27]
xgmii_sdr_data[31:24]
Lane 3 データ
xgmii_rx_dc[35]
xgmii_sdr_ctrl[3]
Lane 3 コントロール
xgmii_rx_dc[43:36]
xgmii_sdr_data[39:32]
Lane 4 データ
xgmii_rx_dc[44]
xgmii_sdr_ctrl[4]
Lane 4 コントロール
xgmii_rx_dc[52:45]
xgmii_sdr_data[47:40]
Lane 5 データ
xgmii_rx_dc[53]
xgmii_sdr_ctrl[5]
Lane 5 コントロール
xgmii_rx_dc[61:54]
xgmii_sdr_data[55:48]
Lane 6 データ
xgmii_rx_dc[62]
xgmii_sdr_ctrl[6]
Lane 6 コントロール
xgmii_rx_dc[70:63]
xgmii_sdr_data[63:56]
Lane 7 データ
xgmii_rx_dc[71]
xgmii_sdr_ctrl[7]
Lane 7 コントロール
GMII インタフェース
GMII インタフェース信号は PHY と送受信するデータを駆動します。
表 2-129: GMII インタフェースのポート
信号名
入力/出力
概要
gmii_tx_d[7:0]
入力
エンコードされ、リンク・パートナに送信され
るデータです。この信号は tx_pma_clkout で駆
動されます。
gmii_tx_en
入力
GMII TX のコントロール信号です。mgmt_clk
と同期します。
gmii_tx_err
入力
GMII TX のエラー信号です。mgmt_clk と同期
します。
gmii_rx_d[7:0]
出力
リンク・パートナから受信し、デコードされる
データです。この信号は rx_pma_clkout で駆動
されます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-194
UG-01143
2015.05.11
シリアル・データ・インタフェース
信号名
入力/出力
概要
gmii_rx_dv
出力
GMII RX のコントロール信号です。mgmt_clk
と同期します。
gmii_rx_err
出力
GMII RX のエラー信号です。mgmt_clk と同期
します。
led_char_err
出力
10 ビット・キャラクタ・エラーです。誤りを含
む 10 ビット・キャラクタが検出されると rx_
clkout_1g で 1 サイクルの間アサートされま
す。mgmt_clk と同期します。
led_link
出力
アサートされると、この信号はリンク同期の成
功を示します。mgmt_clk と同期します。
led_disp_err
出力
アサートされると、この信号は 10 ビットのラ
ンニング・ディスパリティのエラーを示しま
す。1 つのディスパリティ・エラーが検出され
ると rx_clkout_1g で 1 サイクルの間アサート
されます。ランニング・ディスパリティ・エラ
ーは、現在と 1 つ前の受信グループだけでな
く、それまでに受信したグループからエラーを
検知していることを示しています。mgmt_clk
と同期します。
led_an
出力
この信号は、オート・ネゴシエーションのステ
ータスを示します。オート・ネゴシエーション
が完了すると、PCS 機能がこの信号をアサート
します。mgmt_clk と同期します。
シリアル・データ・インタフェース
表 2-130: シリアル・データ信号
信号名
入力/出力
概要
rx_serial_data
入力
RX シリアル入力データ
tx_serial_data
出力
TX シリアル出力データ
コントロールおよびステータス・インタフェース
表 2-131: コントロールおよびステータス信号
信号名
led_link
Altera Corporation
入力/出力
出力
クロック・ドメイン
rx_clkout
に同期
概要
アサートされると、リンク同期の成功を示し
ます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
ダイナミック・リコンフィギュレーション・インタフェース
信号名
入力/出力
クロック・ドメイン
2-195
概要
led_disp_err
出力
rx_clkout
に同期
10 ビットのランニング・ディスパリティのエ
ラーを示すディスパリティ・エラー信号です。
1 つのディスパリティ・エラーが検出されると
1 rx_clkout_1g サイクルの間アサートされま
す。ランニング・ディスパリティ・エラーは、
それまでに受信したデータだけでなく、その
時点で受信しているグループにエラーがある
ことを示しています。
led_an
出力
rx_clkout
に同期
37 項のオート・ネゴシエーション・ステータ
スです。PCS 機能は、オート・ネゴシエーシ
ョンが完了するとこの信号をアサートしま
す。
rx_block_lock
出力
rx_clkout
に同期
ブロック・シンクロナイザが同期を確立した
ことを示すためにアサートされます。
rx_hi_ber
出力
rx_clkout
に同期
同期ヘッダの High ビット・エラー・レートが
10-4 を超過したことを示すために BER モニ
タ・ブロックによってアサートされます。
出力
非同期信号
tx_cal_busy
出力
mgmt_clk
に同期
アサートされると、TX チャネルがキャリブレ
ーションされていることを示します。
rx_cal_busy
出力
mgmt_clk
に同期
アサートされると、RX チャネルがキャリブレ
ーションされていることを示します。
lcl_rf
入力
xgmii_tx_clk
rx_clkslip
入力
非同期信号
rx_data_ready
出力
rx_clkout
rx_is_
lockedtodata
アサートされると、RX チャネルが入力データ
にロックされたことを示します。
に同期アサートされると RF（Remote Fault）を示しま
す。MAC はこの障害信号をリンク・パートナ
に送信します。Auto Negotiation Advanced
Remote Fault レジスタ（0xC2）の D13 ビット
が、このエラーを記録します。
に同期
アサートされると、ワード・アラインメント
をするために、デシリアライザがシリアル・
ビットを 1 つスキップした、もしくはシリア
ル・クロックを 1 サイクルの間ポーズしたこ
とを示します。その結果として、クロック・
スリップ動作時には、パラレル・クロックの
周期が 1 ユニット・インターバル（UI）延長
されます。
アサートされると、MAC が PHY へのデータ
送信を開始できることを示します。
ダイナミック・リコンフィギュレーション・インタフェース
ダイナミック・リコンフィギュレーション・インタフェース信号を使用して、1G および 10G デ
ータ・レート間を動的に変更できます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-196
UG-01143
2015.05.11
Avalon-MM レジスタ・インタフェース
表 2-132: ダイナミック・リコンフィギュレーション・インタフェース信号
信号名
rc_busy
入力/出力
出力
クロック・ドメイン
mgmt_clk
に同期
概要
アサートされると、リコンフィギュレーショ
ンが進行中であることを示します。mgmt_clk
に同期します。この信号は以下の条件下での
み使用可能になります。
• Enable internal PCS reconfiguration logic を
オンにする
start_pcs_
reconfig
入力
mgmt_clk
に同期
アサートされると、PCS のリコンフィギュレ
ーションを開始します。mgmt_clk でサンプリ
ングされます。この信号は以下の条件下での
み使用可能になります。
• Enable internal PCS reconfiguration logic を
オンにする
mode_1g_
10gbar
入力
mgmt_clk
に同期
この信号は、PCS に行く 1G または 10G どちら
かの tx-parallel-data を選択します。以下の状
況下でのみ 1G/10G アプリケーション（バリア
ント）に使用されます。
• シーケンサ（自動レート検出）が有効にさ
れていない
• 1G モードが有効にされている
Avalon-MM レジスタ・インタフェース
Avalon-MM スレーブ・インタフェース信号はすべてのレジスタへのアクセスを提供します。
表 2-133: Avalon-MM インタフェース信号
信号名
mgmt_clk
mgmt_clk_
reset
mgmt_
addr[10:0]
mgmt_
writedata[31:
0]
Altera Corporation
入力/出力
クロック・ドメイン
概要
入力
クロック
Avalon-MM PHY 管理インタフェースを制御
するクロック信号です。PHY 管理インタフェ
ースとトランシーバ・リコンフィギュレーシ
ョンに同じクロックを使用する場合には、ト
ランシーバ・リコンフィギュレーション・ク
ロックの仕様を満たすために周波数を 100～
125MHz に制限する必要があります。
入力
非同期リセット
PHY 管理インタフェースをリセットします。
この信号はアクティブ High であり、レベル・
センシティブです。
入力
mgmt_clk
に同期
11 ビットの Avalon-MM アドレスです。
入力
mgmt_clk
に同期
入力データです。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
信号名
入力/出力
クロック・ドメイン
2-197
概要
出力
mgmt_clk
に同期
出力データです。
mgmt_write
入力
mgmt_clk
に同期
書き込み信号です。アクティブ High です。
mgmt_read
入力
mgmt_clk
に同期
読み出し信号です。アクティブ High です。
出力
mgmt_clk
に同期
アサートされると、Avalon-MM スレーブ・イ
ンタフェースが読み出しまたは書き込み要求
に応答できないことを示します。アサートさ
れると、Avalon-MM スレーブ・インタフェー
スへのコントロール信号は一定を保つ必要が
あります。
mgmt_
readdata[31:0
]
mgmt_
waitrequest
関連情報
Avalon Interface Specifications
レジスタの定義
Avalon-MM マスタ・インタフェース信号はコントロールおよびステータス・レジスタへのアク
セスを提供します。
以下の表に、Avalon-MM インタフェースを介してアクセスすることができるコントロールおよ
びステータス・レジスタを示します。単独のアドレス空間ですべてのレジスタにアクセスするこ
とができます。
注: 特に記述がない限り、すべてのレジスタのデフォルト値は 0 です。
注: 指定されていないレジスタに書き込みをしないでください。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-198
UG-01143
2015.05.11
レジスタの定義
表 2-134: 1G/10GbE レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
Reset SEQ
1
RW
Disable AN Timer
2
RW
Disable LF Timer
3
RW
fail_lt_if_ber
7:4
RW
SEQ Force Mode[2:0]
0x4B0
概要
1 にセットされると、10GBASE-KR シーケンサ（自
動レート検出ロジック）をリセットし、PCS リコン
フィギュレーションを開始し、また、オート・ネゴ
シエーション（AN）とリンク・トレーニング（LT）
が有効（10GBASE-KR モード）にされている場合に
は AN か LT またはその両方を再開します。SEQ
Force Mode[2:0]がこれらのモードを強制します。こ
のリセットはセルフ・クリアします。
AN 無効タイマです。無効にされた（Disable AN
Timer = 1）場合には、AN は動かなくなり、リンク・
パートナがこの機能を含んでいない場合には、
ABILITY_DETECT 機能を削除するためにソフトウ
ェアのサポートが必要になります。さらに、リンク
が ACKNOWLEDGE_DETECT ステートから動かな
くなった場合には、ソフトウェアはリンクをループ
バック・モードから出さなければならなくなります。
このタイマを有効にするには Disable AN Timer = 0
にセットします。
1 にセットされると、リンク障害タイマを無効にし
ます。0 にセットされると、リンク障害タイマーが
有効にされます。
1 にセットされると、最後の LT 測定がゼロ以外の数
です。不成功時の動作として扱います。0 =正常で
す。
0x4B0[7:4]ビットの変更（強制）により必要なデー
タ・モードへ切り替える際に、
「強制しない」のモー
ド（0x4B0[7:4] = 4'b0000）以外では、Reset SEQ
（0x4B0[0]）に 1 を書き込む必要があります。以下の
エンコードが定義されています。
•
•
•
•
•
•
Altera Corporation
8
RW
16
RW
Enable Arria 10
Calibration
KR FEC enable 171.0
0000:強制しない
0001 GbE
0010: XAUI
0100: 10GBASE-R
0101: 10GBASE-KR
1100: 10GBASE-KR FEC
1 にセットされると、PCS ダイナミック・リコンフ
ィギュレーションの一部としての Arria 10 HSSI の
リコンフィギュレーション・キャリブレーションを
有効にします。0 は、PCS をリコンフィギュレーシ
ョンする際のキャリブレーションをスキップしま
す。
1 にセットされると、FEC が有効にされます。0 にセ
ットされると、FEC が無効にされます。CAPABLE_
FEC パラメータ値へとリセットします。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
2-199
概要
1 にセットされると、KR PHY FEC デコード・エラー
が PCS に通知されます。0 にセットされると、FEC
エラーは PCS に通知されません。詳しくは IEEE
802.3ap-2007 の 74.8.3 項を参照してください。
17
RW
0x4B0 18
RW
KR FEC request
0
R
SEQ Link Ready
1
R
SEQ AN timeout
2
R
SEQ LT timeout
セットされると、シーケンサがタイムアウトしてい
ることを示します。
13:8
R
SEQ Reconfig
Mode[5:0]
PCS リコンフィギュレーションのためのシーケンサ
のモードを指定します。以下のモードが定義されて
います。
KR FEC enable err
ind 171.1
1 にセットされると、FEC 要求を有効にします。こ
のビットを変更する際に、新しい値で再ネゴシエー
ションするために Reset SEQ（0x4B0[0]）をアサート
する必要があります。0 にセットされると、FEC 要
求を無効にします。
アサートされると、シーケンサがリンクの準備がで
きていることを示します。
アサートされると、シーケンサの AN がタイムアウ
トしています。シーケンサが AN を再開すると、こ
のビットはラッチされ、リセットされます。
•
•
•
•
•
•
0x4B1
ビット 8、モード[0]：AN モード
ビット 9、モード[1]：LT モード
ビット 10、モード[2]：10G データ・モード
ビット 11、モード[3]：GbE データ・モード
ビット 12、モード[4]：XAUI のために予約
ビット 13、モード[5]：10G FEC モード
1 にセットされると、10GBASE-KR PHY が FEC をサ
ポートすることを示します。SYNTH_FEC パラメータ
としてセットします。詳しくは IEEE 802.3ap-2007
の 45.2.1.84 項を参照してください。
16
R
17
R
0:10
RW
11
RWS KR FEC TX Error
C
Insert
1 を書き込むと、トランスコーダとバースト・エラ
ー設定に基づいて TX FEC へ 1 エラー・パルスを挿
入します。
31:15
RWS 予約
C
—
0x4B2
0x4B5
～
0x4BF
KR FEC ability
170.0
KR FEC err ind
ability 170.0
予約
40G KR 用に予約
Arria 10 トランシーバへのプロトコルの実装
フィードバック
1 にセットされると、10GBASE-KR PHY が FEC デコ
ード・エラーを PCS にレポートできることを示しま
す。詳しくは IEEE 802.3ap-2007 の 74.8.3 項を参照し
てください。
—
40G MAC + PHY KR ソリューションとのアドレス互
換性のために意図的に空のままにしておきます。
Altera Corporation
2-200
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
AN enable
1
RW
AN base pages ctrl
2
RW
AN next pages ctrl
3
RW
4
RW
5
RW
0x4C0
Altera Corporation
概要
1 にセットされると、AN 機能を有効にします。デフ
ォルト値は 1 です。詳しくは IEEE 802.3ap-2007 の
73.8 項 Management Register Requirements で 7.0.12 を
参照してください。
1 にセットされると、ユーザー・ベース・ページが
有効にされます。ユーザー・ベース・ページの Low/
High ビットを介して任意のデータを送信すること
ができます。0 にセットされると、ユーザー・ベー
ス・ページが無効にされ、ステート・マシンが送信
用のベース・ページを生成します。
1 にセットされると、ユーザー・ネクスト・ページ
が有効にされます。ユーザー・ネクスト・ページの
Low/High ビットを介して任意のデータを送信する
ことができます。0 にセットされると、ユーザー・
ネクスト・ページが無効にされ、ステート・マシン
が送信用のネクスト・ページとして NULL メッセー
ジを生成します。
Local device remote
fault
1 にセットされると、ローカル・デバイスは AN の
ページ内の Remote Fault を通知します。0 にセット
されると、障害は発生していません。
Force TX nonce
value
1 にセットされると、TX Nonce 値を強制して UNH
テスト・モードをサポートします。0 にセットされ
ると正常動作です。
Override AN
Parameters Enable
1 にセットされると AN_TECH、AN_FEC、AN_PAUSE パラ
メータを無効にし、代わりに 0x4C3 にあるビットを
使用します。リコンフィギュレーションするために
シーケンサをリセットし、AN モードで再開する必
要があります。0 にセットされると正常動作であ
り、0x4B0 のビット 0 と 0x4C3 のビット[30:16]で使
用されます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
Reset AN
4
RW
Restart AN TX SM
8
RW
AN Next Page
0x4C1
Arria 10 トランシーバへのプロトコルの実装
フィードバック
2-201
概要
1 にセットされると、すべての 10GBASE-KR AN ステ
ート・マシンをリセットします。このビットはセル
フ・クリアします。
1 にセットされると、10GBASE-KR TX ステート・マ
シンを再開します。このビットはセルフ・クリアし、
また、このビットは TX ステート・マシンが AN ス
テートである際にのみアクティブです。詳しくは
IEEE 802.3ap-2007 の 73.8 項 Management Register
Requirements で 7.0.9 を参照してください。
アサートされると、新しいネクスト・ページ Info を
送信する準備ができています。このデータは XNP
TX レジスタにあります。0 であれば、TX インタフ
ェースは NULL ページを送信します。このビット
はセルフ・クリアします。NP は Link Codeword のビ
ット D15 でエンコードされます。詳しくは、IEEE
802.3ap-2007 の 73.6.9 項および 45.2.7.6 項の 7.16.15
を参照してください。
Altera Corporation
2-202
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C2
Altera Corporation
レジスタ名
1
RO
AN page received
2
RO
AN Complete
3
RO
AN ADV Remote Fault
4
RO
AN RX SM Idle
5
RO
AN Ability
6
RO
AN Status
7
RO
LP AN Ability
8
RO
FEC negotiated –
enable FEC from SEQ
概要
1 にセットされると、ページが受信されています。0
であれば、ページが受信されていません。レジスタ
が読み出されると、現在の値はクリアされます。詳
しくは IEEE 802.3ap-2007 の 73.8 項で 7.1.6 を参照し
てください。
アサートされると、AN が完了しています。0 であれ
ば、AN が進行中です。詳しくは IEEE 802.3ap-2007
の 73.8 項で 7.1.5 を参照してください。
1 にセットされると、障害情報がリンク・パートナ
に送信されています。0 であれば、障害が発生して
いません。レジスタが読み出されると、現在の値は
クリアされます。RF（Remote Fault）は、ベース Link
Codeword のビット D13 にエンコードされます。詳
しくは IEEE 802.3ap-2007 の 73.6.7 で 7.16.13 を参照
してください。
1 にセットされると、AN ステート・マシンはアイド
ル状態です。受信データは 73 項に適合していませ
ん。0 であれば、AN が進行中です。
1 にセットされると、トランシーバ PHY が AN を行
うことができます。0 にセットされると、トランシ
ーバ PHY は AN を行うことができません。バリア
ントに AN が含まれている場合、このビットは 1 に
固定されます。詳しくは IEEE 802.3ap-2007 の 45 項
で 7.1.3 と 7.48.0 を参照してください。
1 にセットされると、リンクは UP です。0 であれ
ば、リンクは DOWN です。レジスタが読み出され
ると、現在の値はクリアされます。詳しくは IEEE
802.3ap-2007 の 45 項で 7.1.2 を参照してください。
1 にセットされると、リンク・パートナが AN を行
うことができます。0 であれば、リンク・パートナ
が AN を行うことができません。詳しくは IEEE
802.3ap-2007 の 45 項で 7.1.0 を参照してください。
1 にセットされると、PHY は FEC を行うためにネゴ
シエーションされます。0 にセットされると、PHY
は FEC を行うためのネゴシエーションをされませ
ん。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
9
RO
17:12
RO
レジスタ名
Seq AN Failure
KR AN Link
Ready[5:0]
0x4C2
Arria 10 トランシーバへのプロトコルの実装
フィードバック
2-203
概要
1 にセットされると、シーケンサの AN の失敗が検
出されています。0 にセットされると、AN の失敗は
検出されていません。
73.10.1 に記載されているようにサポートされるリ
ンク用に、an_receive_idle = true とリンク・ステー
タスのワン・ホット・エンコーディングを提供しま
す。以下のエンコーディングが定義されています。
•
•
•
•
•
•
6'b000000：1000BASE-KX
6'b000001：10GBASE-KX4
6'b000100：10GBASE-KR
6'b001000：40GBASE-KR4
6'b010000：40GBASE-CR4
6'b100000：100GBASE-CR10
Altera Corporation
2-204
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
15:0
RW
レジスタ名
User base page low
概要
AN TX ステート・マシンは、AN ベース・ページの
コントロール・ビットがセットされた場合にこれら
のビットを使用します。以下のビットが定義されて
います。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：SM に制御される ACK
[13]：Remote Fault ビット
[12:10]：ポーズ・ビット
[9:5]：ステート・マシンによりセットされる
Echoed Nonce
• [4:0]：セレクタ
オート・ジェネレーション TX ステート・マシンは
PRBS ビット 49 を生成します。
21:16
RW
Override AN_
TECH[5:0]
現在の値を上書きする AN_TECH 値です。以下のビッ
トが定義されています。
• ビット 16 = AN_TECH[0] =1000BASE-KX
• ビット 18 = AN_TECH[2] = 10GBASE-KR
0x4C3
有効にするには 0x4C0 ビット 5 をセットする必要
があります。
25:24
RW
Override AN_
FEC[1:0]
現在の値を上書きする AN_FEC 値です。以下のビッ
トが定義されています。
• ビット 24 = AN_FEC[0] =機能
• ビット 25 = AN_FEC[1] =要求
有効にするには 0x4C0 ビット 5 をセットする必要
があります。
30:28
RW
Override AN_
PAUSE[2:0]
現在の値を上書きする AN_PAUSE 値です。以下のビ
ットが定義されています。
• ビット 28 = AN_ PAUSE[0] =ポーズ機能
• ビット 29 = AN_ PAUSE[1] =非対称方向
• ビット 30 = AN_ PAUSE[2] = 予約
有効にするには 0x4C0 ビット 5 をセットする必要
があります。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C4 31:0
RW
レジスタ名
User base page high
2-205
概要
AN TX ステート・マシンは、AN ベース・ページの
コントロール・ビットがセットされた場合にこれら
のビットを使用します。以下のビットが定義されて
います。
• [29:5]：Technology Ability であるページ・ビット
45:21 に対応する
• [4:0]：TX Nonce ビットであるビット 20:16 に対応
する
AN TX ステート・マシンは PRBS ビット 49 を生成し
ます。
0x4C5 15:0
RW
User Next page low
AN TX ステート・マシンは、AN ネクスト・ページ
の ctrl ビットがセットされた場合にこれらのビット
を使用します。以下のビットが定義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：MP（Message Page）ビット
[12]：ACK2 ビット
[11]：トグル・ビット
詳しくは IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page
encodings を参照してください。PRBS ビットのビッ
ト 49 は AN TX ステート・マシンにより生成されま
す。
0x4C6 31:0
RW
User Next page high
0x4C7 15:0
RO
LP base page low
AN TX ステート・マシンは、AN ネクスト・ページ
の ctrl ビットがセットされた場合にこれらのビット
を使用します。ビット[31:0]はページ・ビット[47:16]
に対応します。PRBS ビットのビット 49 は AN TX
ステート・マシンにより生成されます。
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：RF ビット
[12:10]：ポーズ・ビット
[9:5]：ステート・マシンによりセットされる
Echoed Nonce
• [4:0]：セレクタ
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-206
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4C8 31:0
RO
レジスタ名
LP base page high
概要
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
• [31:30]：予約
• [29:5]：Technology Ability であるページ・ビット
[45:21]に対応する
• [4:0]：TX Nonce ビットであるビット[20:16]に対応
する
0x4C9 15:0
RO
LP Next page low
AN RX ステート・マシンは、リンク・パートナから
これらのビットを受け取ります。以下のビットが定
義されています。
•
•
•
•
•
[15]：ネクスト・ページ・ビット
[14]：ステート・マシンに制御される ACK
[13]：MP ビット
[12]：ACK2 ビット
[11]：トグル・ビット
詳しくは、IEEE 802.3ap-2007 の 73.7.7.1 項 Next Page
encodings を参照してください。
0x4C
A
Altera Corporation
31:0
RO
LP Next page high
AN RX ステート・マシンは、リンクパートナからこ
れらのビットを受け取ります。ビット[31:0]はペー
ジ・ビット[47:16]に対応します。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
24:0
RO
レジスタ名
AN LP ADV Tech_
A[24:0]
2-207
概要
73 項 Auto-Negotiation の Technology Ability フィー
ルド・ビットを受け取ります。10GBASE-KR PHY
は、A0 と A2 をサポートしています。以下のプロト
コルが定義されています。
•
•
•
•
•
•
•
A0 1000BASE-KX
A1 10GBASE-KX4
A2 10GBASE-KR
A3 40GBASE-KR4
A4 40GBASE-CR4
A5 100GBASE-CR10
A24:6 は予約
詳しくは IEEE 802.3ap-2007 の 73.6.4 項および 45 項
の AN LP base page ability register の Bit（7.19～7.21）
を参照してください。
0x4C
B
26:25
RO
27
RO
30:28
RO
AN LP ADV FEC_
F[1:0]
AN LP ADV Remote
Fault
AN LP ADV Pause
Ability_C[2:0]
受け取った FEC 機能ビット（F0:F1）はベース Link
Codeword のビット D46:D47 にエンコードされま
す。F0 は FEC 機能です。F1 は FEC 要求です。詳し
くは IEEE 802.3ap-2007 の 73.6.5 項を参照してくださ
い。
受信した RF（Remote Fault）機能ビットです。RF
は、73 項 AN にあるベース Link Codeword のビット
D13 にエンコードされます。詳しくは IEEE 802.3ap2007 の 73.6.7 項および 45 項の AN LP base page
ability register の Bit（7.19～7.21）を参照してくださ
い。
受信したポーズ機能ビットです。ポーズ（C0:C1）
は、以下に示すように 73 項 AN にあるベース Link
Codeword のビット D11:D10 にエンコードされま
す。
• Annex 28B で定義されているように、C0 は
PAUSE と同じ
• Annex 28B で定義されているように、C1 は ASM_
DIR と同じ
• C2 は予約
詳しくは IEEE 802.3ap-2007.の 45 項で AN LP base
page ability register の Bit（7.19～7.21）を参照してく
ださい。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-208
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
1
RW
dis_max_wait_tmr
2
RW
quick_mode
3
RW
pass_one
7:4
RW
main_step_cnt [3:0]
11:8
RW
prpo_step_cnt [3:0]
Link Training
enable
0x4D0
Altera Corporation
概要
1 であれば、10GBASE-KR スタート・アップ・プロ
トコルを有効にします。0 であれば、10GBASE-KR
スタート・アップ・プロトコルを無効にします。デ
フォルト値は 1 です。詳しくは IEEE 802.3ap-2007
の 72.6.10.3.1 項および 10GBASE-KR PMD control
register の Bit（1.150.1）を参照してください。
1 にセットされると、LT max_wait_timer を無効にし
ます。ビット・エラー・レート（BER）タイマ値を
より長く設定した際の特性評価モード用に使用しま
す。
1 にセットされると、init およびプリセット値のみで
最良の BER を計算します。
1 にセットされると、最も低い BER を探る際に、BER
アルゴリズムは最初の極小値を超えて検討します。
デフォルト値は 1 です。
各メイン・タップの更新のためのイコライゼーショ
ン・ステップの数を指定します。内部アルゴリズム
がテストをするための約 20 の設定があります。有
効範囲は 1～15 です。デフォルト値は 4'b0010 です。
各プリ・タップとポスト・タップの更新のためのイ
コライゼーション・ステップの数を指定します。16
～31 ステップから指定可能です。デフォルト値は
4'b0001 です。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
14:12
RW
レジスタ名
equal_cnt [2:0]
2-209
概要
エラー・カウントにヒステリシスを付加して極小値
を回避します。以下の値が定義されています。
•
•
•
•
•
•
•
•
000 = 0
001 = 1
010 = 2
011 = 3
100 = 4
101 = 8
110 = 16
111 =予約
デフォルト値は 010 です。
1 にセットされると、PMA 値（VOD、プリ・タッ
プ、ポスト・タップ）が Training_Failure ステート
に入る際に初期化されません。これは max_wait_
timer_done が training_failure = true（reg 0xD2 bit
3）をセットした際に発生します。University of New
Hampshire（UNH）テストに使用します。0 にセット
されると、PMA 値が Training_Failure ステートに
入る際に初期化されます。詳しくは IEEE 802.3ap2007 の図 72-5 を参照してください。
15
RW
16
RW
17
RW
22
RW
adp_ctle_mode
予約。デフォルト= 000
0x4D0 28:24
RW
Manual ctle
予約
31:29
RW
max_post_step[2:0]
予約
disable Initialize
PMA on max_wait_
timeout
0x4D0
Ovride LP Coef
enable
Ovride Local RX
Coef enable
Arria 10 トランシーバへのプロトコルの実装
フィードバック
1 にセットされると、リンク・パートナのイコライ
ゼーション係数を上書きします。ソフトウェアは、
リンク・パートナの TX イコライザの係数に送信さ
れた更新コマンドを変更します。0 にセットされる
と、リンク・パートナの係数を決定するためにリン
ク・トレーニング・ロジックを使用します。0x4D1
ビット 4 と 0x4D4 ビット[7:0]と併せて使用します。
1 にセットされると、ローカル・デバイス・イコラ
イゼーション係数生成プロトコルを上書きします。
セットされた際に、ソフトウェアがローカル TX イ
コライザの係数を変更します。0 にセットされる
と、ローカル・デバイスの係数を決定するために、
リンク・パートナから受け取った更新コマンドを使
用します。0x4D1 ビット 8 および 0x4D4 ビット
[23:16]と併せて使用します。デフォルト値は 1 で
す。
Altera Corporation
2-210
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
0
RW
4
RW
Updated TX Coef new
8
RW
Updated RX coef new
Restart Link
training
0x4D1
Altera Corporation
概要
1 にセットされると、10GBASE-KR スタートアップ・
プロトコルをリセットします。0 にセットされる
と、通常の動作を継続します。このビットはセル
フ・クリアします。詳しくは、IEEE 802.3ap-2007 の
72.6.10.3.1 項に定義されている state variable の mr_
restart_training および、10GBASE-KR PMD control
register の Bit（1.150.0）を参照してください。
1 にセットされると、送信可能な新しいリンク・パ
ートナ係数があります。LT ロジックはリモート・デ
バイスに 0x4D4 ビット[7:0]に設定された新しい値の
送信を開始します。0 にセットされると、通常の動
作を継続します。このビットはセルフ・クリアされ
ます。0x4D0 ビット 16 でこの上書きを有効にする
必要があります。
1 にセットされると、新しいローカル・デバイス係
数が使用できます。LT ロジックは、ローカル TX イ
コライザ係数を 0x4D4 ビット[23:16]で指定されたも
のに変更します。0 にセットされると、通常の動作
を継続します。このビットはセルフ・クリアされま
す。0x4D0 ビット 17 でこの上書きを有効にする必
要があります。
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0
RO
1
RO
2
RO
3
RO
4
RO
5
RO
6
RO
7
RO
レジスタ名
Link Trained Receiver status
Link Training Frame
lock
Link Training
Start-up protocol
status
0x4D2
Link Training
failure
Link Training Error
Link Training Frame
lock Error
概要
1 にセットされると、レシーバはトレーニングされ
ており、データを受信する準備ができています。0
にセットされると、レシーバのトレーニングは進行
中です。詳しくは IEEE 802.3ap-2007 の 72.6.10.3.1 項
で定義されている state variable の rx_trained、および
10GBASE-KR PMD control register、10GBASE_KR
PMD status register の Bit（1.151.0）を参照してくださ
い。
1 にセットされると、トレーニングのフレーム境界
は検出されています。0 にセットされると、トレー
ニングのフレーム境界は検出されていません。詳し
くは IEEE 802.3ap-2007 の 72.6.10.3.1 項で定義されて
いる state variable の frame_lock、および 10GBASE_
KR PMD status register の Bit（1.151.1）を参照してく
ださい。
1 にセットされると、スタートアップ・プロトコル
は進行中です。0 にセットされると、スタートアッ
プ・プロトコルが完了しています。詳しくは IEEE
802.3ap-2007 の 72.6.10.3.1 項で定義されている state
の training、および 10GBASE_KR PMD status register
の Bit（1.151.2）を参照してください。
1 にセットされると、トレーニングの失敗が検出さ
れています。0 にセットされると、トレーニングの
失敗は検出されていません。詳しくは IEEE 802.3ap2007 の 72.6.10.3.1 項で定義されている state variable
の training_failure、および 10GBASE_KR PMD status
register の Bit（1.151.3）を参照してください。
1 にセットされると、リンク・トレーニング中に過
度のエラーが発生しています。0 にセットされる
と、BER は許容範囲内です。
1 にセットされると、リンク・トレーニング中にフ
レーム・ロックが失われたことを示します。0x4D5
フィールドで指定されたタップ設定が初期パラメー
タ値と同じであれば、フレーム・ロック・エラーは
回復不能です。
RXEQ Frame Lock
Loss
フレーム・ロックが RXEQ 中のある時点で検出され
ておらず、条件付 RXEQ モードをトリガする可能性
があります。
CTLE Fine-grained
Tuning Error
精密なチューニング・モードの各ステップでの最大
BER 制限により、最良の CTLE が決定できません。
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2-211
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2-212
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
9:0
RW
レジスタ名
ber_time_frames
概要
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査するトレーニング・フレーム
の数を指定します。ber_time_k_frames が 0 である
際にのみ使用します。以下の値が定義されていま
す。
• 2 の値は約 103 バイト
• 20 の値は約 104 バイト
• 200 の値は約 105 バイト
シミュレーションではデフォルト値は 2'b11 です。
ハードウェアではデフォルト値は 0 です。
19:10
RW
ber_time_k_frames
0x4D3
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査する何千ものトレーニング・
フレームの数を指定します。以下の値に対応させる
ために、time/bits を ber_time_m_frames = 0 にセッ
トします。
• 3 の値は約 107 ビット＝約 1.3 ms
• 25 の値は約 108 ビット＝約 11ms
• 250 の値は約 109 ビット＝約 110ms
シミュレーションではデフォルト値は 0 です。ハー
ドウェアではデフォルト値は 0x415 です。
29:20
RW
ber_time_m_frames
イコライゼーション設定の各ステップでのリンクの
ビット・エラーを検査する数百万のトレーニング・
フレームの数を指定します。以下の値に対応させる
ために、time/bits を ber_time_k_frames = 4'd1000 =
0x43E8 にセットします。
• 3 の値は約 1010 ビット＝約 1.3 秒
• 25 の値は約 1011 ビット＝約 11 秒
• 250 の値は約 1012 ビット＝約 110 秒
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
5:0
レジスタ名
RO LD coefficient
また update[5:0]
は
RW
2-213
概要
ローカル・デバイスのコントロール・チャネルから
送信されたトレーニング・フレームの最初の 16 ビッ
ト・ワードの内容を反映します。通常、このレジス
タのビットは読み出し専用です。しかし、Ovride
Coef enable コントロール・ビットを設定してトレ
ーニングを上書きする場合に、これらのビットは書
き込み可能になります。以下のフィールドが定義さ
れています。
• [5: 4]：係数（+1）更新
• 2'b11：予約
• 2'b01：インクリメント
• 2'b10：デクリメント
• 2'b00：ホールド
• [3:2]：係数（0）更新（[5:4]と同じエンコーディン
グ）
• [1:0]：係数（-1）更新（[5:4]と同じエンコーディ
ング）
0x4D4
詳しくは IEEE 802.3ap-2007 の 45.2.1.80.3 項で 10G
BASE-KR LD coefficient update register の Bit
（1.154.5:0）を参照してください。
6
RO LD Initialize
また Coefficients
は
RW
1 にセットされると、TX イコライザを INITIALIZE
ステートにコンフィギュレーションするためにリン
ク・パートナ係数をセットするよう要求します。0
にセットされると、通常の動作を継続します。詳し
くは、IEEE 802.3ap-2007 の 45.2.1.80.3 項の 10G BASEKR LD coefficient update register の Bit（1.154.12）、お
よび 72.6.10.2.3.2 項を参照してください。
7
RO LD Preset
また Coefficients
は
RW
1 にセットされると、イコライゼーションがオフに
されるステートにリンク・パートナ係数をセットす
るよう要求します。0 にセットされると、リンクは
通常どおり動作します。詳しくは、IEEE 802.3ap2007 の 45.2.1.80.3 項の 10GBASE-KR LD coefficient
update register の Bit（1.154.13）、および 72.6.10.2.3.2
項を参照してください。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-214
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4D4 13:8
RO
レジスタ名
LD coefficient
status[5:0]
概要
ローカル・デバイスのコントロール・チャネルから
直前に送信されたトレーニング・フレームの 2 番目
である 16 ビット・ワードの内容のためのステータ
ス・レポート・レジスタです。以下のフィールドが
定義されています。
• [5:4]：係数（ポスト・タップ）
• 2'b11：最大
• 2'b01：最小
• 2'b10 更新済み
• 2'b00：未更新
• [3:2]：係数（0）（[5:4]と同じエンコーディング）
• [1:0]：係数（プリ・タップ）
（[5:4]と同じエンコー
ディング）
詳しくは IEEE 802.3ap-2007 の 45.2.1.81 項の
10GBASE-KR LD status report register の Bit（1.155.5:0）
を参照してください。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
14
RO
21:16
RO LP coefficient
また update[5:0]
は
RW
Link Training ready
- LD Receiver ready
2-215
概要
1 にセットされると、ローカル・デバイスのレシー
バが、トレーニングが完了しておりデータを受信す
る準備ができていると判断しています。0 にセット
されると、ローカル・デバイスのレシーバが、トレ
ーニングの継続を要求しています。レシーバ・レデ
ィ・ビットの値は、72.6.10.2.4.4 項で定義されていま
す。詳しくは IEEE 802.3ap-2007 の 45.2.1.81 で 10G
BASE-KR LD status report register の Bit（1.155.15）を
参照してください。
コントロール・チャネルから直前に受信したトレー
ニング・フレームの最初の 16 ビット・ワードの内容
を反映します。
通常、このレジスタのビットは読み出し専用です。
しかし、KR トレーニング・イネーブル・コントロー
ル・ビットを Low に設定してトレーニングを無効に
した場合に、これらのビットは書き込み可能になり
ます。以下のフィールドが定義されています。
• [5: 4]：係数（+1）更新
0x4D4
• 2'b11：予約
• 2'b01：インクリメント
• 2'b10：デクリメント
• 2'b00：ホールド
• [3:2]：係数（0）更新（[5:4]と同じエンコーディン
グ）
• [1:0]：係数（-1）更新（[5:4]と同じエンコーディ
ング）
詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で
10GBASE-KR LP coefficient update register の Bit
（1.152.5:0）を参照してください。
22
RO LP Initialize
また Coefficients
は
RW
Arria 10 トランシーバへのプロトコルの実装
フィードバック
1 にセットされると、ローカル・デバイス送信イコ
ライザ係数が INITIALIZE ステートにセットされま
す。0 にセットされると、通常の動作を継続します。
初期化ビットの機能と値は 72.6.10.2.3.2 項で定義さ
れています。詳しくは IEEE 802.3ap-2007 の
45.2.1.78.3 項で 10GBASE-KR LP coefficient update
register の Bit（1.152.12）を参照してください。
Altera Corporation
2-216
UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
レジスタ名
23
RO LP Preset
また Coefficients
は
RW
29:24
RO
LP coefficient
status[5:0]
概要
1 にセットされると、ローカル・デバイス TX 係数は
イコライゼーションがオフにされた状態にセットさ
れます。プリセット係数が使用されます。0 にセッ
トされると、ローカル・デバイスは通常どおり動作
します。プリセットビットの機能と値は
72.6.10.2.3.1 項で定義されています。初期化ビット
の機能と値は 72.6.10.2.3.2 項で定義されています。
詳しくは IEEE 802.3ap-2007 の 45.2.1.78.3 項で
10GBASE-KR LP coefficient update register の Bit
（1.152.13）を参照してください。
ステータス・レポート・レジスタは、コントロール・
チャネルから直前に受信したトレーニング・フレー
ムの 2 番目である 16 ビット・ワードの内容を反映し
ます。以下のフィールドが定義されています。
• [5:4]：係数（+1）
• 2'b11：最大
• 2'b01：最小
• 2'b10 更新済み
• 2'b00：未更新
• [3:2]：係数（0）（[5:4]と同じエンコーディング）
• n[1:0]：係数（-1）
（[5:4]と同じエンコーディング）
0x4D4
詳しくは IEEE 802.3ap-2007 の 45.2.1.79 項で
10GBASE-KR LP status report register の Bit（1.153.5:0）
を参照してください。
30
RO
LP Receiver ready
1 にセットされると、リンク・パートナのレシーバ
が、トレーニングが完了しておりデータを受信する
準備ができていると判断しています。0 にセットさ
れると、リンク・パートナのレシーバが、トレーニ
ングの継続を要求しています。
レシーバ・レディ・ビットの値は、72.6.10.2.4.4 項で
定義されています。詳しくは IEEE 802.3ap-2007 の
45.2.1.79 項で 10GBASE-KR LP status report register の
Bit（1.153.15）を参照してください。
0x4D5
Altera Corporation
4:0
R
LT VOD setting
13:8
R
LT Post-tap setting
20:16
R
LT Pre-tap setting
LT が指定した最新の VOD 設定を格納します。VOD
を微調整するためにリンク・パートナーのコマンド
を反映します。
LT が指定した最新のポスト・タップ設定を格納しま
す。TX プリエンファシス・タップを微調整するため
にリンク・パートナーのコマンドを反映します。
LT が指定した最新のプリ・タップ設定を格納しま
す。TX プリエンファシス・タップを微調整するため
にリンク・パートナーのコマンドを反映します。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
レジスタの定義
ワード・ビット読出/
アドレス
書込
0x4D5
レジスタ名
2-217
概要
27:24
R
RXEQ CTLE Setting
RX イコライゼーション中に reconfig bundle へ送信
した最新の ctle_rc 設定です。
29:28
R
RXEQ CTLE Mode
RX イコライゼーション中に reconfig bundle へ送信
した最新の ctle_mode 設定です。
31:30
R
RXEQ DFE Mode
RX イコライゼーション中に reconfig bundle へ送信
した最新の dfe_mode 設定です。
4:0
RW
LT VODMAX ovrd
VMAXRULE パラメータを上書きする値です。有効に
すると、VMAXRULE にこの値が置き換えられることに
より、デバイス設定をチャネル毎に上書きすること
ができます。チャネルで指定されたローカル・デバ
イス TX 出力にのみ効力を持ちます。
正常に動作するために、この値は INITMAINVAL パラ
メータを超えている必要があります。この値は
PREMAINVAL パラメータの値も上書きすることに注
意が必要です。
0x4D6
5
RW
12:8
RW
LT VODMAX ovrd
Enable
1 にセットされると、LT VODMAX ovrd レジスタ・フ
ィールドに格納されている VMAXRULE パラメータ用
の上書き値を有効にします。
LT VODMin ovrd
VODMINRULE パラメータを上書きする値です。有効
にすると、VMINRULE にこの値が置き換えられること
により、デバイス設定をチャネル毎に上書きするこ
とができます。この上書きはこのチャネルのローカ
ル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、置き換えられる値は
パラメータ未満であり、かつ VMINRULE
パラメータを超えている必要があります。
INITMAINVAL
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-218
UG-01143
2015.05.11
ハード・トランシーバ PHY レジスタ
ワード・ビット読出/
アドレス
書込
13
RW
21:16
RW
レジスタ名
LT VODMin ovrd
Enable
LT VPOST ovrd
概要
1 にセットされると、LT VODMin ovrd レジスタ・フ
ィールドに格納されている VODMINRULE パラメータ
用の上書き値を有効にします。
VPOSTRULE パラメータを上書きする値です。有効に
すると、VPOSTRULE にこの値が置き換えられること
により、デバイス設定をチャネル毎に上書きするこ
とができます。この上書きはこのチャネルのローカ
ル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、置き換えられる値は
INITPOSTVAL パラメータを超えている必要がありま
す。
0x4D6
22
RW
28:24
RW
LT VPOST ovrd
Enable
LT VPre ovrd
1 にセットされると、LT VODMin ovrd レジスタ・フ
ィールドに格納されている VPOSTRULE パラメータ用
の上書き値を有効にします。
VPRERULE パラメータを上書きする値です。有効に
すると、VPOSTRULE にこの値が置き換えられること
により、デバイス設定をチャネル毎に上書きするこ
とができます。この上書きはこのチャネルのローカ
ル・デバイス TX 出力にのみ効力を持ちます。
正常に動作するために、値が INITPREVAL パラメータ
を超えている必要があります。
29
RW
LT VPre ovrd Enable
40G KR 用に予約
0x4D6
～
0x4FF
1 にセットされると、LT VPre ovrd レジスタ・フィ
ールドに格納されている VPRERULE パラメータ用の
上書き値を有効にします。
40G MAC + PHY KR ソリューションとのアドレス互
換性のために空のままにしておきます。
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
ハード・トランシーバ PHY レジスタ
表 2-135: ハード・トランシーバ PHY レジスタ
アドレスビットアクセス
0x000 [9:0]
0x3FF
RW
レジスタ名
概要
HSSI レジスタへアク動的にリコンフィギュレーションできるフィジ
カル・コーディング・サブレイヤ（PCS）および
セス
フィジカル・メディア・アタッチメント（PMA）
のすべてのレジスタは、このアドレス空間にあ
ります。詳しくはリコンフィギュレーション・
インタフェースとダイナミック・リコンフィギ
ュレーションの章を参照してください。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS レジスタ
2-219
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
エンハンスト PCS レジスタ
表 2-136: エンハンスト PCS レジスタ
アドレスビットアクセス
0x480 31:0
0x481
レジスタ名
概要
PHY は単独のチャネルを実装しているので、論
理チャネル 0 を指定するために、このレジスタ
はデフォルト値の 0 のままにしておく必要があ
ります。
RW
Indirect_addr
2
RW
RCLR_ERRBLK_CNT
3
RW
RCLR_BER_COUNT
1
RO
HI_BER
2
RO
BLOCK_LOCK
3
RO
TX_FIFO_FULL
1 にセットされると TX_FIFO はフルです。
4
RO
RX_FIFO_FULL
1 にセットされると RX_FIFO はフルです。
7
RO
Rx_DATA_READY
1 にセットされると、PHY がデータを受信する
準備ができていることを示します。
0x482
Arria 10 トランシーバへのプロトコルの実装
フィードバック
エラー・ブロック・カウンタのクリア・レジス
タです。1 にセットされると RCLR_ERRBLK_CNT
レジスタをクリアします。0 にセットされる
と、通常の動作を継続します。
BER カウンタのクリア・レジスタです。1 にセ
ットされると RCLR_BER_COUNT レジスタをクリ
アします。0 にセットされると、通常の動作を
継続します。
High BER のステータスです。1 にセットされる
と、PCS が High BER をレポートします。0 にセ
ットされると、PCS は High BER をレポートしま
せん。
ブロック・ロックのステータスです。1 にセッ
トされると、PCS が受信ブロックにロックされ
ています。0 にセットされると、PCS は受信ブロ
ックにロックされていません。
Altera Corporation
2-220
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
Arria 10 GMII PCS レジスタ
アドレス
0x490
0x491
Altera Corporation
ビット読出/
書込
レジスタ名
9
RW
12
RW
15
RW
Reset
2
R
LINK_STATUS
3
R
5
R
RESTART_AUTO_
NEGOTIATION
AUTO_NEGOTIATION_
ENABLE
AUTO_NEGOTIATION_
ABILITY
AUTO_NEGOTIATION_
COMPLETE
概要
37 項のオート・ネゴシエーション（AN）シーケ
ンスを再開するには、このビットを 1 に設定しま
す。通常の操作では、このビットはデフォルト値
である 0 にセットします。このビットはセルフ・
クリアします。
37 項の AN を有効にするには、このビットを 1 に
セットします。デフォルト値は 1 です。
すべての PCS ステート・マシン、コンマ検出機
能、および 8B/10B のエンコーダとデコーダをリ
セットする同期リセット・パルスを生成するため
に、このビットを 1 にセットします。通常動作向
けには、このビットを 0 にセットします。このビ
ットはセルフ・クリアします。
1 の値は、有効なリンクが動作していることを示
します。0 の値は無効なリンクを示します。リン
ク同期が失われた場合、このビットは 0 になりま
す。
1 の値は、PCS 機能が 37 項の AN をサポートして
いることを示します。
1 の値は、以下の状態を示します。
• AN プロセスが完了した
• AN コントロール・レジスタが有効
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
アドレス
ビット読出/
書込
レジスタ名
5
RW
FD
6
RW
HD
8:7
RW
PS2、PS1
0x494
（1000B
ASE-X
モード） 13:12
2-221
概要
ローカル・デバイス用の全二重モード有効です。
全二重をサポートするには 1 にセットします。
ローカル・デバイス用の半二重モード有効です。
半二重をサポートするには 1 にセットします。
KR PHY IP 向けにはこのビットは常に 0 にセット
します。
ローカル・デバイスのポーズ・サポートです。以
下のエンコーディングが PS1/PS2 向けに定義され
ています。
• PS1=0 / PS2=0：ポーズがサポートされていない
• PS1=0 / PS2=1：リンク・パートナの方向への非
対称ポーズ
• 1'b10：対称ポーズ
• PS1=1 / PS2=1：TX と RX でポーズがサポート
されている
RW
RF2、RF1
ローカル・デバイスの Remote Fault 状態です。以
下のエンコーディングが RF1/RF2 向けに定義さ
れています。
• RF1=0 / RF2=0：エラーが無く、リンクが有効
（リセット状態）
• 2'b0 1：オフライン
• RF1=0 / RF2=1： Failure 状態
• RF1=1 / RF2=1：AN エラー
14
R0
ACK
15
RW
NP
Arria 10 トランシーバへのプロトコルの実装
フィードバック
ローカル・デバイスの確認応答です。1 の値は、
デバイスがリンク・パートナから 3 つ連続したマ
ッチング機能値を受信したことを示します。
ネクスト・ページです。デバイス機能レジスタで
は、このビットは常に 0 にセットされています。
Altera Corporation
2-222
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
アドレス
ビット読出/
書込
レジスタ名
5
R
FD
6
R
HD
8:7
R
PS2、PS1
0x495
（1000B
ASE-X 13:12
モード）
概要
リンク・パートナーの全二重モード有効です。サ
ポートされているのは全二重のみなので、このビ
ットを 1 にしておく必要があります。
リンク・パートナーの半二重モード有効です。1
の値は半二重のサポートを示します。半二重モ
ードはサポートされていないため、このビットを
0 にしておく必要があります。
リンク・パートナのポーズ・サポートを指定しま
す。以下のエンコーディングが PS1/PS2 向けに定
義されています。
• PS1=0 / PS2=0：ポーズがサポートされていない
• PS1=0 / PS2=1：リンク・パートナの方向への非
対称ポーズ
• 1'b10：対称ポーズ
• PS1=1 / PS2=1：TX と RX でポーズがサポート
されている
R
RF2、RF1
リンク・パートナの Remote Fault 状態です。以下
のエンコーディングが RF1/RF2 向けに定義され
ています。
• RF1=0 / RF2=0：エラーが無く、リンクが有効
（リセット状態）
• 2'b0 1：オフライン
• RF1=0 / RF2=1： Failure 状態
• RF1=1 / RF2=1：AN エラー
Altera Corporation
14
R
ACK
15
R
NP
リンク・パートナの確認応答です。1 の値は、デ
バイスがリンク・パートナから 3 つ連続したマッ
チング機能値を受信したことを示します。
リンク・パートナ・レジスタのネクスト・ページ
です。0 にセットされると、リンク・パートナは
送信するネクスト・ページを有しています。1 に
セットされると、リンク・パートナはネクスト・
ページを送信しません。ネクスト・ページは、AN
ではサポートされません。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
アドレス
ビット読出/
書込
11:10
RW
レジスタ名
Speed[1:0]
2-223
概要
ローカル・デバイスの速度です。
• 00：銅線のインタフェース・スピードが 10
Mbps
• 01：銅線のインタフェース・スピードが 100
Mbps
• 10：銅線のインタフェース・スピードが 1
Gigabit
• 11：予約
12
RW
0x494
（SGMII
モード）
COPPER_DUPLEX_
STATUS
ローカル・デバイスの能力です。
• 1：銅線のインタフェースで全二重動作が可能
• 0：銅線のインタフェースで半二重動作が可能
注: 1G 速度では半二重動作をサポートしてい
ません。
14
RO
ACK
ローカル・デバイスの確認応答です。IEEE 802.3
規格で規定されている通りの値にします。
15
RW
COPPER_LINK_STATUS
ローカル・デバイスのステータスです。
• 1：銅線のインタフェースがリンク・アップし
ている
• 0：銅線のインタフェースがリンク・ダウンし
ている
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-224
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
アドレス
ビット読出/
書込
11:10
RW
レジスタ名
Speed[1:0]
概要
リンク・パートナの速度です。
• 00：銅線のインタフェース・スピードが 10
Mbps
• 01：銅線のインタフェース・スピードが 100
Mbps
• 10：銅線のインタフェース・スピードが 1 ギガ
ビット
• 11：予約
12
RW
0x495
（SGMII
モード）
COPPER_DUPLEX_
STATUS
リンク・パートナの能力です。
• 1：銅線のインタフェースで全二重動作が可能
• 0：銅線のインタフェースで半二重動作が可能
注: 1G 速度では半二重動作をサポートしてい
ません。
14
RO
ACK
15
RW
COPPER_LINK_STATUS
リンク・パートナの確認応答です。IEEE 802.3 規
格で規定されている通りの値にします。
リンク・パートナのステータスです。
• 1：銅線のインタフェースがリンク・アップし
ている
• 0：銅線のインタフェースがリンク・ダウンし
ている
0
R
0x496
1
R
PAGE_RECEIVE
0x4A2
15:0
RW
Link timer[15:0]
0x4A3
4:0
RW
Link timer[20:16]
Altera Corporation
LINK_PARTNER_AUTO_
NEGOTIATION_ABLE
1 にセットすると、リンク・パートナーが AN を
サポートしていることを示します。デフォルト
値は 0 です。
1 の値は、partner_ability register に新しい partner_
ability とともに新しいページを受信した事を示し
ます。システム管理エージェントが読み出しア
クセスを行う際のデフォルト値は 0 です。
21 ビットのオート・ネゴシエーション・リンク・
タイマの、下位側 16 ビットです。タイマの各ス
テップは（クロックが 125 MHz の場合に）8 ns に
相当します。タイマの合計は 16 ms に相当しま
す。リセット値によりタイマは、ハードウェア・
モードでは 10 ms、シミュレーション・モードで
は 10 us にセットされます。
21 ビットのオート・ネゴシエーション・リンク・
タイマの、上位側 5 ビットです。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
Arria 10 GMII PCS レジスタ
アドレス
ビット読出/
書込
レジスタ名
0
RW
SGMII_ENA
1
RW
USE_SGMII_AN
3:2
RW
SGMII_SPEED
0x4A4
2-225
概要
PCS 機能の動作モードを決定します。このビッ
トを 1b'1 にセットすると、SGMII モードが有効に
なります。このビットを 1b'0 にセットすると、
1000BASE-X ギガビット・モードが有効になりま
す。
SGMII モードでこのビットを 1b'1 にセットする
と、オート・ネゴシエーション時に通知されたリ
ンク・パートナ機能で PCS をコンフィギュレーシ
ョンします。このビットが 1b'0 にセットされる
と、PCS 機能を SGMII_SPEED ビットと SGMII_
DUPLEX ビットでコンフィギュレーションします。
SGMII 速度です。PCS が SGMII モード（SGMII_
ENA = 1）で動作しており、自動コンフィギュレー
ションにプログラミングされていない（USE_
SGMII_AN = 0）場合に、以下のエンコーディング
で速度が指定されます。
•
•
•
•
2'b00：10 Mbps
2'b01：100 Mbps
2'b10：ギガビット
2'b11：予約
これらのビットは SGMII_ENA = 0 または USE_
SGMII_AN = 1 の際には使用されません。
4
RW
SGMII half-duplex
1 にセットすると、10/100 Mbps の速度での半二重
モードを有効にします。このビットは SGMII_ENA
= 0 または USE_SGMII_AN = 1 である際に無視され
ます。これらのビットは SGMII モードのみを有
効にしており、37 項のオート・ネゴシエーショ
ン・モードではない場合にのみ有効です。
1G データ・モード
0x4A8
0
RW
tx_invpolarity
セットされると、TX インタフェースが 8B/10B エ
ンコーダへの TX データの極性を反転させます。
1
RW
rx_invpolarity
セットされると、RX チャネルが 8B/10B デコーダ
の受信データへの極性を反転させます。
2
RW
rx_bitreversal_
enable
セットされると、ワード・アライナへの RX イン
タフェースでビット反転を有効にします。
3
RW
rx_bytereversal_
enable
セットされると、バイト・デシリアライザへの RX
インタフェースでバイト反転を有効にします。
4
RW
force_electrical_
idle
セットされると、TX 出力を強制的に電気的アイ
ドルにします。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-226
UG-01143
2015.05.11
PMA レジスタ
アドレス
ビット読出/
書込
0x4A9
レジスタ名
概要
0
R
rx_syncstatus
セットされると、ワード・アライナは同期してい
ます。
1
R
rx_patterndetect
GbE ワード・アライナがコンマを検出しました。
2
R
rx_rlv
ラン・レングス違反です。
3
R
rx_
rmfifodatainserted
レート・マッチ FIFO にコード・グループが挿入
されました。
4
R
rx_
rmfifodatadeleted
レート・マッチ FIFO のコード・グループが削除
されました。
5
R
rx_disperr
RX 8B10B のディスパリティ・エラーです。
6
R
rx_errdetect
RX 8B10B エラーが検出されました。
PMA レジスタ
PMA レジスタにより、PMA をリセットすること、TX と RX のシリアル・データ・インタフェ
ースをカスタマイズすることができ、また、このレジスタはステータス情報を提供します。
表 2-137: PMA レジスタ
アドレスビット読出/
書込
レジスタ名
1
RW
reset_tx_digital
2
RW
reset_rx_analog
3
RW
reset_rx_digital
0x461 0
RW
phy_serial_loopback
0x464 0
RW
0x465 0
RW
0x466 0
RO
0x467 0
RO
0x444
Altera Corporation
pma_rx_set_
locktodata
概要
1 を書き込むと、内部 TX デジタル・リセット信号が
アサートされます。リセット状態をクリアするには
0 を書き込む必要があります。
1 を書き込むことにより、内部 RX アナログ・リセッ
ト信号がアサートされます。リセット状態をクリア
するには 0 を書き込む必要があります。
1 を書き込むことにより、内部 RX デジタル・リセッ
ト信号がアサートされます。リセット状態をクリア
するには 0 を書き込む必要があります。
1 を書き込むことにより、チャネルをシリアル・ル
ープバック・モードにします。
セットされると、RX クロック・データ・リカバリ
（CDR）PLL をプログラミングし、受信データにロッ
クします。
pma_rx_set_
locktoref
セットされると、RX CDR PLL をプログラミングし、
リファレンス・クロックにロックします。
pma_rx_is_
lockedtodata
アサートされると、RX CDR PLL が RX データにロッ
クされたことを示し、RX CDR が LTR モードから
LTD モードに変更さたことを示します。
pma_rx_is_
lockedtoref
アサートされると、RX　CDR PLL がリファレンス・
クロックにロックされたことを示します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
速度変更の概要
2-227
速度変更の概要
表 2-138: 速度変更の概要
速度変更
速度変更方法
詳細情報
1GbE および 10GBASE-R
インタフェース信号
• ダイナミック・リコンフィギュ
レーション・インタフェースを
参照してください。
• 1-228 ページの図 2-61
SGMII（10M、100M、1GbE）
Avalon-MM バス
1-172 ページの表 2-115
1GbE、10GBASE-R、FEC 付き
10GBASE-R
Avalon-MM バス
1-198 ページの表 2-134
注: 静的な速度は、IP コアを生成する際に IP のパラメータ・エディタを使用して設定できます。
関連情報
2-148 ページのダイナミック・リコンフィギュレーション・インタフェース
1G/10GbE デザインの作成
1G/10GbE PHY IP を使用する 1G/10GbE デザインを作成するには以下のステップを実行します。
1. 必要なパラメータ設定を行い、1G/10GbE PHY を生成します。
1G/10GbE PHY IP コアは、リコンフィギュレーション・ロジックを含みます。ロジックは、
PHY レジスタの読み出しと書き込みに使用する Avalon-MM インタフェースを提供します。
すべての読み出しおよび書き込み動作が、Avalon の仕様に準拠している必要があります。
2. IP カタログにある Transceiver Reset Controller Megafunction を使用してリセット・コントロー
ラをインスタンス化します。1G/10GbE PHY およびリセット・コントローラの間の電源とリセ
ット信号を接続します。
3. 1G データ・レート向けに TX PLL を 1 つと 10G データ・レート向けに TX PLL を 1 つインス
タンス化します。1G/10GbE PHY と TX PLL との間の高速シリアル・クロックと PLL ロック信
号を接続します。fPLL、ATX、CMU PLL を任意の組み合わせで使用できます。
4. 1G/10GbE PHY からの tx_pma_divclk を使用するか、または fPLL を生成し、10G のリファレ
ンス・クロックから 156.25 MHz の XGMII クロックを作成します。
Arria 10 デバイスの 1G/10GbE デザインではメモリ初期化ファイル（.mif）は必要ありません。
5. すべての IP（1G/10GbE PHY IP、PLL IP と、リセット・コントローラ）ブロックを接続する
トップレベル・モジュールを作成し、デザインを完成させます。
関連情報
•
•
•
•
•
3-14 ページの fPLL
3-24 ページの CMU PLL
3-3 ページの ATX PLL
4-9 ページのアルテラのトランシーバ PHY のリセット・コントローラの使用
2-178 ページの 1G/10GbE PHY の機能の説明
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-228
UG-01143
2015.05.11
デザイン・ガイドライン
デザイン・ガイドライン
1G/10GbE PHY を含むデザインを行う際には、以下のガイドラインについて検討します。
1G/10GbE PHY をシーケンサなしで使用する
シーケンサが、チャネル・ベースの最初のデータパスを立ち上げし、また、パラレル検出を行い
ます。1G/10GbE PHY をシーケンサなしで使用するためには、Enable automatic speed detection パ
ラメータをオフにします。
シーケンサをオフにすると、その結果として以下のポートが追加されます。
• rc_busy
• start_pcs_reconfig
• mode_1g_10gbar
これらのポートは、手動のリコンフィギュレーションを行います。以下の図に、これらのポート
がどのように 1G と 10G のコンフィギュレーションに使用されるかを示します。
図 2-61: シーケンサなしでのリコンフィギュレーションのタイミング
mgmt_clk
rc_busy
start_pcs_reconfig
mode_1g_10bar
チャネル配置のガイドライン
マルチ・チャネル 1G/10G デザインのチャネルは、連続的に配置する必要はありません。ただ
し、別々のトランシーバ・バンクにインスタンス化されたチャネルには、同じバンク内に PLL
が必要です。
関連情報
Arria 10 Avalon-MM Interface for PCIe Solutions
デザイン例
アルテラは、全体のデザインへのイーサネット PHY IP の統合を支援するための、デザイン例を
提供しています。
MAC と PHY のデザイン例では、1G/10GbE PHY IP が 1G/10G イーサネット MAC およびそのサ
ポート・ロジックとともにインスタンス化されます。これは、Quartus II ソフトウェアのインス
トレーションの一部であり、<quartus2_install_dir>/ip サブディレクトリに配置されています。こ
のデザイン例について詳しくは、10-Gbps Ethernet MAC MegaCore Function User Guide を参照し
てください。
1G/10G PHY とそのサポート・ロジックをインスタンス化するデザイン例は、Altera wiki で入手
できます。以下の図に、1G/10GbE PHY 専用デザイン例のブロック図を示します。デフォルトの
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
2-229
シミュレーション・サポート
コンフィギュレーションでは、バックプレーン・イーサネット用の 2 つのチャネルと、ライン・
サイド（1G/10G）アプリケーション用の 2 つのチャネルを備えています。
図 2-62: 1G/10GbE PHY 専用デザイン例
NF_DE_WRAPPER
Management
Master
ISSP
Clock and
Reset
Test Harness
XGMII
Test
Harness
Source
XGMII
Source
JTAG-toAvalon-MM
Master
TH0_ADDR = 0xF nnn
XGMII
Sink
XGMII
Sink
XGMII
GEN
XGMII
GEN
XGMII
CHK
XGMII
CHK
TH1_ADDR
... = 0xE nnn
...
NF_IP_WRAPPER
XGMII
CLK FPLL
1G Ref CLK
CMU PLL
10G Ref CLK
ATX PLL
Reset
Control
Reset
Control
Reset
Control
Reset
Control
CH0: PHY_ADDR = 0x0
CH1: PHY_ADDR = 0x1
CH2: PHY_ADDR = 0x2
CH3: PHY_ADDR = 0x3
1G/10GbE PHY IP
NF
Reconfiguration
Registers CSR
Avalon-MM Slave
NF
Registers CSR
KR PHY IP
Reconfiguration
Avalon-MM Slave
NF Hard PHY Registers CSR
Native
1588 Soft
KR PHY IP
ReconfigurationNF
Avalon-MMRegisters
Slave CSR
FIFOs
Native Hard PHY Avalon-MM Slave
STD
Reconfiguration
1588 Soft
TX PMA
TX PCS
FIFOs
Native Hard PHY
1588 Soft
STD
Native Hard PHY
FIFOs 1588 Soft
Sequencer
TX PMA
TX PCS
STD
FIFOs
TX
PMA
TX PCS STD
Sequencer
TX PMA
10-GB
TX PCS
GMII
Sequencer
TX PCS
RS
Sequencer
10-GB
GMII
TX PCS
10-GB
RS
GMII
TX PCS 10-GB
RS
GMII
TX PCS
RS STD
Auto Neg
RX PCS
cls 73
STD
Auto Neg
RX PCS
cls 73 Auto Neg
STD
cls 73
RX PCS STD
Link Training
cls 72
RX PCS
10-GB
Link Training
RX PMA
RX
PCS
cls 72Link Training
10-GB
RX PMA
cls 72
RX PCS
10-GB
RX PMA
RX PCS 10-GB
RX PMA
Divide
RX PCS
KR PHY IP
nnn
nnn
nnn
nnn
Divide
Divide
Divide
関連情報
Arria 10 Transceiver PHY Design Examples
シミュレーション・サポート
1G/10GbE IP と 10GBASE-KR PHY の IP コアは、Quartus II ソフトウェアの今回のリリースで、ア
ルテラがサポートする以下のシミュレータをサポートしています。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-230
TimeQuest タイミング制約
•
•
•
•
•
•
UG-01143
2015.05.11
ModelSim Verilog
ModelSim VHDL
VCS Verilog
VCS VHDL
NCSIM Verilog
NCSIM VHDL simulation
1G/10GbE または 10GBASE-KR PHY の IP コアを生成する際に、Quartus II ソフトウェアはオプシ
ョンで IP 機能シミュレーション・モデルを生成します。
TimeQuest タイミング制約
タイミング解析をパスするために、異なるタイム・ドメイン上のクロックを切り離す必要があり
ます。必要な Synopsys Design Constraints File（.sdc）タイミング制約は、トップレベル・ラッパ
ー・ファイルに含まれています。
XAUI PHY IP コア
XAUI コンフィギュレーションでは、トランシーバ・チャネルのデータパスはソフト PCS を用い
てコンフィギュレーションされます。XAUI コンフィギュレーションは、トランシーバ・チャネ
ルのデータパス、クロッキング、ならびにチャネル配置のガイドラインを提供します。IP カタ
ログを使用して XAUI リンクを実装することができます。Interfaces メニューの Ethernet の下に
ある XAUI PHY IP コアを選択します。XAUI PHY IP コアが、XAUI PCS をソフト・ロジックに実
装します。
XAUI は、IEEE 802.3ae-2008 仕様で定義されている 10 ギガビット・イーサネット・リンクに特化
した物理層の実装です。XAUI PHY は、IEEE802.3 MAC および RS（Reconciliation Sublayer）との
接続に XGMII インタフェイスを使用します。IEEE 802.3ae-2008 仕様で、以下をサポートするた
めに XAUI PHY のリンクが必要です。
• XGMII インタフェースでの 10 Gbps のデータ・レート
• PMD インタフェースで各 3.125 Gbps 毎に 4 レーン
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
XAUI PHY IP コア
2-231
図 2-63: XAUI 層と XGMII 層
LAN Carrier Sense Multiple
Access/Collision Detect (CSMA/CD)
Layers
Higher Layers
Logical Link Control (LLC)
OSI
Reference
Model Layers
MAC Control (Optional)
Media Access Control (MAC)
Application
Reconciliation
Presentation
Session
Transport
10 Gigabit Media Independent Interface
Optional
XGMII
Extender
XGMII Extender Sublayer
10 Gigabit Attachment Unit Interface
XGMII Extender Sublayer
10 Gigabit Media Independent Interface
Network
PCS
Data Link
Physical
PMA
Physical Layer Device
PMD
Medium Dependent Interface
Medium
10 Gbps
アルテラの XAUI PHY IP コアは、XGMII インタフェースの動作距離を延長し、またインタフェ
ース信号の数を削減する、IEEE 802.3 の 48 項の仕様を実装します。
XAUI は、10 Gbps イーサネットの MAC 機能からイーサネット規格の PHY コンポーネントまで
の物理的に離すことができる距離を 1 メートルまで拡張します。XAUI PHY IP コアは、アプリケ
ーション層から 156.25 Mbps での 72 ビット・データ（シングル・データ・レートつまり SDR
XGMII）を受け取ります。シリアル・インタフェースは 4×3.125 Gbps で動作します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-232
UG-01143
2015.05.11
XAUI コンフィギュレーションでのトランシーバ・データパス
図 2-64: XAUI PHY IP コア
XAUI PHY IP
SDR XGMII
72 bits @ 156.25 Mbps
Avalon-MM
Control & Status
XAUI PHY IP Core
4
PCS
8B/10B
Word Aligner
Phase Comp
Hard PMA
4
4 x 3.125 Gbps serial
デュアル・データ・レート XAUI（DDR XAUI または DXAUI）と RXAUI（Reduced XAUI）をサ
ポートするための、アルテラのサードパーティ IP パートナーは MorethanIP（MTIP）です。
関連情報
• IEEE 802.3 Clause 48
• MorethanIP
XAUI コンフィギュレーションでのトランシーバ・データパス
XAUI PHY IP コアは、FPGA コア内部のソフト・ロジックに部分的に実装されています。チャネ
ルの配置がソフト PCS の実装と互換するようにする必要があります。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
2-233
XAUI でサポートされる機能
図 2-65: XAUI コンフィギュレーション向けのトランシーバ・チャネルのデータパス
XAUI コンフィギュレーションは、以下の図に示すようにソフト PCS および標準 PCS の両方を
使用します。
Portable solution using Custom PHY or Native PHY
Transmitter Standard PCS
20
Transmitter PMA Ch1
Transmitter Standard PCS
20
Transmitter PMA Ch0
10
Receiver PMA
10
Deserializer
10
Word Aligner
20
Byte
Deserializer
20
RX Phase
Compensation
FIFO
20
Deskew FIFO
20
Rate Match FIFO
8B/10B
Decoder
Receiver Standard PCS
16
tx_serial_data
16
Channel 1
Channel 0
Serializer
8B/10B Encoder
Soft PCS
Transmitter PMA Ch2
Transmitter Standard PCS
Byte Serializer
Soft PCS
Channel 1
Channel 0
Transmitter PMA Ch3
Transmitter Standard PCS
Channel 2
rx_serial_data
Channel 3
Soft PCS
Soft PCS
TX Phase
Compensation
FIFO
Channel 3
Channel 2
CDR
FPGA Fabric
XAUI でサポートされる機能
MAC/RS への 64 ビットの SDR インタフェース
IEEE 802.3-2008 仕様の 46 項では、XAUI PCS とイーサネット MAC/RS との間の XGMII インタフ
ェースが定義されています。4 つの XAUI レーンはそれぞれ、8 ビットのデータと 1 ビットのコ
ントロール・コードを 156.25 MHz のインタフェース・クロックの正と負の両方のエッジ（ダブ
ル・データ・レート）で転送する必要があるとされています。
XAUI コンフィギュレーションにおける Arria 10 トランシーバとソフト PCS ソリューションは、
MAC/RS への XGMII インタフェースを IEEE 802.3-2008 仕様で規定されているとおりにはサポ
ートしていません。これらは代わりに、4 つの XAUI レーンでそれぞれ、16 ビットのデータと 2
ビットのコントロール・コードを転送します。転送は、156.25 MHz インタフェース・クロック
の正のエッジ（シングル・データ・レート）でのみ生じます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-234
UG-01143
2015.05.11
XAUI でサポートされる機能
図 2-66: Arria 10 デバイス・コンフィギュレーションにおける XGMII 仕様の実装
XGMII Transfer (DDR)
Interface Clock (156.25 MHz)
8-bit
Lane 0
D0
D1
D2
D3
Lane 1
D0
D1
D2
D3
Lane 2
D0
D1
D2
D3
Lane 3
D0
D1
D2
D3
Arria 10 Soft PCS Interface (SDR)
Interface Clock (156.25 MHz)
16-bit
Lane 0
{D1, D0}
{D3, D2}
Lane 1
{D1, D0}
{D3, D2}
Lane 2
{D1, D0}
{D3, D2}
Lane 3
{D1, D0}
{D3, D2}
8B/10B エンコーディングおよびデコーディング
XAUI コンフィギュレーションの 4 つのレーンはそれぞれ、IEEE802.3-2008 仕様の 48 項で規定さ
れている通りに 8B/10B エンコーダおよびデコーダを個別にサポートしています。8B/10B での
エンコーディングでは、シリアル・データ・ストリームでの連続した 1 および 0 の最大数が 5 つ
に制限されます。この制限により DC バランスを保ち、レシーバ CDR が受信データへのロック
を維持するために十分な遷移を保障します。
XAUI PHY IP コアは、ランニング・ディスパリティ・エラーと 8B/10B コード・グループ・エラ
ーを示すステータス信号を提供します。
トランスミッタとレシーバのステート・マシン
XAUI コンフィギュレーションでは、Arria 10 ソフト PCS は、IEEE 802.3-2008 仕様で図 48-6 と図
48-9 に示されているトランスミッタとレシーバのステート・ダイアグラムを実装します。
トランスミッタ・ステート・マシンは、10GBASE-X PCS と適合する以下の機能を行います。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
XAUI PHY のリリース情報
2-235
• XGMII データを PCS コード・グループにエンコードする
• Idle ||I||オーダー・セットを Sync ||K||、Align ||A||、Skip ||R||オーダー・セットに変換する
レシーバ・ステート・マシンは、10GBASE-X PCS と適合する以下の機能を行います。
• PCS コード・グループを XGMII データにデコードする
• Sync ||K||、Align ||A||、Skip ||R||オーダー・セットを Idle ||I||オーダー・セットに変換する
同期
4 つの XAUI レーンそれぞれのレシーバ PCS にあるワード・アライナ・ブロックは、
IEEE802.3-2008 仕様で図 48-7 に示されている、レシーバ同期ステート・ダイアグラムを実装して
います。
XAUI PHY IP コアは、ステータス信号をレーン毎に提供し、ワード・アライナが有効なワード境
界に同期しているかどうかを示します。
デスキュー
レシーバ PCS のレーン・アライナ・ブロックは、IEEE 802.3-2008 仕様で図 48-8 に示されている、
レシーバのデスキュー・ステート・ダイアグラムを実装しています。
レーン・アライナは、4 つの XAUI レーンそれぞれのワード・アライナ・ブロックが有効なワー
ド境界への同期の成功を示した後にのみ、デスキュー・プロセスを開始します。
XAUI PHY IP コアはステータス信号を提供し、レシーバ PCS でのレーン・デスキューの成功を
示します。
クロック補償
レシーバ PCS のデータパスにあるレート・マッチ FIFO は、リモート・トランスミッタとローカ
ル・レシーバとの間の差を最大で±100 ppm まで補償します。補償は、ppm の差に応じて Skip ||
R||カラムを挿入あるいは削除することによって行われます。
以下の後に、クロック補償動作が開始します。
• すべての 4 つの XAUI レーンのワード・アライナが、有効なワード境界へ同期の成功を示し
た
• レーン・アライナが、レーン・デスキューの成功を示した
レート・マッチ FIFO はステータス信号を提供し、クロック・レート補正のための Skip ||R||カラ
ムの挿入あるいは削除を示します。
XAUI PHY のリリース情報
表 2-139: XAUI のリリース情報
項目
概要
バージョン
15.0
リリース時期
2015 年 5 月
プロダクト ID
00D7
ベンダ ID
6AF7
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-236
UG-01143
2015.05.11
XAUI PHY でサポートされるデバイス・ファミリ
XAUI PHY でサポートされるデバイス・ファミリ
IP コアは、対象となるアルテラ・デバイス・ファミリに最終的なもしくは暫定的なサポートを
提供します。最終および暫定とは、以下のように定義されています。
• 最終サポート—最終的なタイミング・モデルによってこのデバイス向けに検証をしている
• 暫定サポート—暫定的なタイモング・モデルによってこのデバイス向けに検証をしている
表 2-140: デバイス・ファミリ・サポート
デバイス・ファミリ
サポート
XAUI
Arria 10
Altera Corporation
暫定サポート
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
2-237
XAUI コンフィギュレーションでのトランシーバ・クロックの駆動とチャネル配置
のガイドライン
XAUI コンフィギュレーションでのトランシーバ・クロックの駆動とチャネル配置のガイドライ
ン
トランシーバのクロックの駆動
図 2-67: 位相補償 FIFO を有効にしない XAUI コンフィギュレーションでのトランシーバのクロック
の駆動
外部 ATX PLL は、XAUI の 4 つのチャネル向けにトランスミッタのシリアルおよびパラレル・ク
ロックを生成します。PLL をインスタンス化して XAUI と接続する必要があります。x6 クロッ
ク・ラインは、トランスミッタのシリアルおよびパラレル・クロックを 4 つのチャネルそれぞれ
の PMA と PCS へ伝達します
XAUI PHY IP Core
TX Phase
Compensation
FIFO
8B/10B Encoder
16
Transmitter Standard PCS
20
Transmitter PMA Ch 1
Transmitter Standard PCS
Channel 0
20
Transmitter PMA Ch 0
tx_serial_data
Channel 1
Soft PCS
Soft PCS
Transmitter PMA Ch 3
Transmitter PMA Ch 2
Transmitter Standard PCS
Channel 2
Serializer
Channel 1
Channel 0
Transmitter Standard PCS
Channel 3
Soft PCS
Soft PCS
Byte Serializer
Channel 3
Channel 2
10
Parallel Clock
/2
xgmii_rx_clk
Parallel Clock
/2
Parallel Clock
(Recovered) from Channel 0
10
CDR
10
Receiver PMA
Deserializer
20
Word Aligner
20
Byte Deserializer
RX Phase
Compensation
FIFO
Deskew FIFO
20
Rate Match FIFO
16
8B/10B
Decoder
Receiver Standard PCS
rx_serial_data
xgmii_tx_clk
Parallel Clock (Recovered)
Master Clock Generation Block
(1)
ATX PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
注：
1. Arria 10 デバイスのXAUIサポートでは、ATX PLLを送信PLLとして使用します。
注: ATX PLL を設定する際は、PMA 幅の設定を、トランシーバ・チャネルごとに 20 ビットにセ
ットする必要があります。これにより、入力リファレンス・クロックが 156.25 MHz である
際にシリアル・クロックが 3.125 Gbps で動作できるようにします。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-238
UG-01143
2015.05.11
XAUI PHY のパフォーマンスとリソース使用率
図 2-68: 位相補償 FIFO を有効にした XAUI コンフィギュレーションでのトランシーバのクロックの
駆動
位相補償 FIFO を有効にすると、コアを Avalon-ST interface で様々なクロックに接続できます。
Parallel Clock
Parallel Clock (x6 Network)
Serial Clock
Parallel Recovered Clock
Parallel Recovered Clock 2
Serial Recovered Clock
8B/10B Encoder
Idle Converter
Transmitter PMA
Serializer
MAC
Transmitter Standard PCS
Soft PCS
TX Phase
Compensation
FIFO
32/64b
Avalon-ST
Adapter
XAUI PHY IP Core
Receiver Standard PCS
Receiver PMA
36/72b
XGMII
Adapter
156.25 MHz
Parallel Recovered Clock 2 (1)
Parallel Recovered Clock
Serial Recovered Clock
fPLL
REFCLK
CDR
Deserializer
Word Aligner
RX Phase
Compensation
FIFO
Deskew FIFO
8B/10B
Decoder
Rate Match FIFO
Idle Rep
156.25 MHz
312.5 MHz
156.25 MHz
xgmii_tx_clk 156.25 MHz
156.25 MHz
ATX PLL
Parallel Clock (x6 Network)
x1 Network
Master CGB
Serial Clock (x6 Network)
注：
1. リカバリ・クロック1つがXAUI 4チャネルを駆動します。
XAUI PHY のパフォーマンスとリソース使用率
以下の表に、現在のバージョンの Quartus II ソフトウェアを使用して Arria 10 デバイスを対象と
した場合の、各コンフィギュレーションの標準的なデバイス・リソース使用率を示します。ALM
とロジック・レジスタの数は、100 単位で切り上げられています。
表 2-141: XAUI PHY のパフォーマンスとリソース使用率
実装
ソフト XAUI
3.125 Gbps チャ
ネル数
4
組み合わせ ALUT 専用ロジック・レ M20K メモリ・ブロック数
ジスタ数
数
1700
1700
3
XAUI PHY のパラメータ化
XAUI PHY IP コアを設定するには、IP カタログで以下のステップを実行します。
1.
2.
3.
4.
Altera Corporation
Which device family will you be using?で Arria 10 を選択します。
Installed IP > Library > Interface Protocols > Ethernet > XAUI PHY をクリックします。
IP カタログの各タブで、プロトコルに必要なオプションを選択します。
パラメータについて詳しくは、以下に続く項を参照してください。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
XAUI PHY の汎用パラメータ
2-239
a. General パラメータ
b. Analog パラメータ
c. Advanced Options パラメータ
5. Finish をクリックして、カスタマイズされた XAUI PHY IP コアを生成します。
関連情報
• 2-239 ページの XAUI PHY の汎用パラメータ
• 8-1 ページのアナログ・パラメータ設定
• 2-239 ページの XAUI PHY のアドバンスト・オプション・パラメータ
XAUI PHY の汎用パラメータ
この項では、General Options タブで可能な設定について説明します。
表 2-142: General Options
パラメータ名
値
Device family
Arria 10
XAUI interface type
Soft XAUI
Enable Sync-E support
On / Off
Number of XAUI
interfaces
1
概要
使用するデバイス・ファミリです。
ソフト・ロジックに PCS を、ハード・ロジ
ックに PMA を実装します。4 つのチャネ
ルを含めます。
CDR PLL と TX PLL 用の個別のリファレン
ス・クロックを表示します。
XAUI インタフェースの数を指定します。
現在のリリースでは 1 のみが選択可能で
す。
XAUI PHY のアドバンスト・オプション・パラメータ
この項では、Advanced Options タブで可能な設定について説明します。
表 2-143: Advanced Options
パラメータ名
Include control and status ports
Arria 10 トランシーバへのプロトコルの実装
フィードバック
値
On / Off
概要
このオプションをオンにすると、IP コアのト
ップレベルはソフト PCS と PMA の XAUI ト
ップレベル信号、およびハード IP PCS と
PMA のトップレベル信号に示されるステー
タス信号とデジタル・リセットを含めます。
このオプションをオフにした場合は、コント
ロール・レジスタとステータス・レジスタに
対して Avalon-MM インタフェースを使用す
ることにより、コントロールとステータスの
情報にアクセスできます。デフォルトの設
定はオフです。
Altera Corporation
2-240
UG-01143
2015.05.11
XAUI PHY のポート
パラメータ名
値
概要
Enable dynamic reconfiguration
On / Off
このオプションをオンにすると、ダイナミッ
ク・リコンフィギュレーション・ポートを外
部リコンフィギュレーション・モジュールと
接続できます。
Enable rx_recovered_clk pin
On / Off
このオプションをオンにすると、RX リカバ
リ・クロックが出力信号になります。
Enable phase compensation FIFO
On / Off
位相補償 FIFO を有効にして、xgmii インタフ
ェースでさまざまなクロックの使用を可能
にします。
XAUI PHY のポート
以下の図に、ソフト IP 実装での XAUI PHY IP コアのトップレベル信号を示します。
図 2-69: XAUI のトップレベル信号—ソフト PCS と PMA
XAUI Top-Level Signals
SDR TX XGMII
xgmii_tx_dc[71:0]
xgmii_tx_clk
SDR RX XGMII
xmii_rx_dc[71:0]
xgmii_rx_clk
xgmii_rx_inclk
Avalon-MM PHY
Management
Interface
Clocks
PLL
phy_mgmt_clk
phy_mgmt_clk_reset
phy_mgmt_address[8:0]
phy_mgmt_writedata[31:0]
phy_mgmt_readdata[31:0]
phy_mgmt_write
phy_mgmt_read
phy_mgmt_waitrequest
pll_ref_clk
cdr_ref_clk
pll_locked_i
pll_powerdown_o
tx_bonding_clock[5:0]
pll_cal_busy_i
xaui_rx_serial_data[3:0]
xaui_tx_serial_data[3:0]
rx_channelaligned
rx_disperr[7:0]
rx_errdetect[7:0]
rx_syncstatus[7:0]
reconfig_clk
reconfig_reset
reconfig_address[11:0]
reconfig_writedata[31:0]
reconfig_readdata[31:0]
reconfig_write
reconfig_read
reconfig_waitrequest
rx_recovered_clk[3:0]
rx_ready
tx_ready
Transceiver
Serial Data
RX Status
Optional
Avalon-MM
Dynamic
Reconfiguration
PMA
Channel
Controller
XAUI PHY のインタフェース
FPGA ファブリックへの XAUI PCS インタフェースには、SDR XGMII インタフェースを使用して
います。このインタフェースはシンプルなバージョンの Avalon-ST プロトコルを実装していま
す。このインタフェースには、ready 信号や valid 信号が含まれていません。したがって、ソース
はデータをいつでも駆動し、また、シンクは常にデータを受信する準備を整えておく必要があり
ます。
Avalon-ST プロトコルについてのタイミング図も含めた詳細は、Avalon Interface Specifications を参
照してください。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
SDR XGMII TX インタフェース
2-241
選択したパラメータに応じて、アプリケーション・インタフェースは 156.25 Mbps または 312.5
Mbps のいずれかで動作します。いずれの周波数でも、データはクロックの立ち上がりエッジで
のみ駆動されます。帯域幅要件を満たすために、データパスは標準的な 4 バイトのデータおよび
4 ビットのコントロールではなく、8 バイト幅で 8 のコントロール・ビットを伴います。XAUI
PHY IP コアは、データパスを 2 つの 32 ビット・データ・バスとして扱い、また、それらをイン
ターリーブし、下位バイトから開始するロジックを含みます。
図 2-70: インターリーブされた SDR XGMII データ・マッピング
Original XGMII Data
[63:56]
[55:48]
[47:40]
[39:32]
[31:24]
[23:16]
[15:8]
[7:0]
[15:8]
[39:32]
[7:0]
Interleaved Result
[63:56]
[31:24]
[55:48]
[23:16]
[47:40]
関連情報
Avalon Interface Specifications
SDR XGMII TX インタフェース
表 2-144: SDR TX XGMII インタフェース
信号名
xgmii_tx_dc[71:0]
入力/出力
入力
概要
XGMII 向けに 4 レーンのデータとコントロールを含
んでいます。各レーンは 16 ビットのデータと 2 ビッ
トのコントロールで構成されています。mgmt_clk と
同期します。
•
•
•
•
xgmii_tx_clk
Arria 10 トランシーバへのプロトコルの実装
フィードバック
入力
レーン 0–[7:0]/[8]、[43:36]/[44]
レーン 1–[16:9]/[17]、[52:45]/[53]
レーン 2–[25:18]/[26]、[61:54]/[62]
レーン 3–[34:27]/[35]、[70:63]/[71]
156.25 MHz で動作する XGMII SDR TX クロックです。
Altera Corporation
2-242
UG-01143
2015.05.11
SDR XGMII RX インタフェース
SDR XGMII RX インタフェース
表 2-145: SDR RX XGMII インタフェース
信号名
xgmii_rx_dc_[71:0]
入力/出力
出力
概要
XGMII 向けに 4 レーンのデータとコントロールを含
んでいます。各レーンは 16 ビットのデータと 2 ビッ
トのコントロールで構成されています。mgmt_clk と
同期します。
•
•
•
•
レーン 0–[7:0]/[8]、[43:36]/[44]
レーン 1–[16:9]/[17]、[52:45]/[53]
レーン 2–[25:18]/[26]、[61:54]/[62]
レーン 3–[34:27]/[35]、[70:63]/[71]
xgmii_rx_clk
出力
156.25 MHz で動作する XGMII SDR RX クロックです。
xgmii_rx_inclk
入力
156.25 MHz で動作する XGMII SDR RX 入力クロック
です。このポートは Enable phase comensation FIFO
が選択されている場合にのみ使用できます。
トランシーバのシリアル・データ・インタフェース
XAUI トランシーバのシリアル・データ・インタフェースは、TX および RX インタフェース両方
のためのシリアル・データのレーンを 4 つ有します。このインタフェースは 3.125 Gbps で動作し
ます。クロック信号はデータ中にエンコードされているので、別個のクロック信号はありませ
ん。
表 2-146: シリアル・データ・インタフェース
信号名
入力/出力
概要
xaui_rx_serial_data[3:0]
入力
シリアル入力データ
xaui_tx_serial_data[3:0]
出力
シリアル出力データ
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
XAUI PHY クロック、リセット、およびパワーダウン・インタフェース
2-243
XAUI PHY クロック、リセット、およびパワーダウン・インタフェース
図 2-71: ソフト PCS を含む IP コアのクロック入力と出力
phy_mgmt_clk
pll_ref_clk
XAUI Soft IP Core
pll_ref_clk
xgmii_tx_clk
xgmii_rx_clk
Soft PCS
pma_pll_inclk
pma_tx_clkout
pma_rx_clkout
sysclk
4
PMA
tx_clkout
rx_recovered_clk
4
4 x 3.125 Gbps serial
表 2-147: クロック信号とリセット信号
信号名
pll_ref_clk
入力/出力
入力
概要
CDR ロジックに使用される 156.25 MHz のリファ
レンス・クロックです。
XAUI PHY PMA チャネル・コントローラ・インタフェース
表 2-148: PMA チャネル・コントローラの信号
信号名
入力/出力
概要
rx_recovered_clk[3:0]
出力
受信したデータ・ストリームから回復された RX クロ
ックです。
rx_ready
出力
PMA RX がリセット・ステートを抜け出しており、ト
ランシーバがデータを受信できることを示します。
mgmt_clk と同期します。
tx_ready
出力
PMA TX がリセット・ステートを抜け出しており、ト
ランシーバがデータを送信できることを示します。
mgmt_clk と同期します。
pll_cal_busy_i
入力
PLL キャリブレーション・ステータスを示します。
XAUI PHY のオプショナルの PMA コントロールおよびステータス・インタフェース
XAUI PHY IP コアのレジスタから、オプショナルの PMA コントロールおよびステータス信号の
状態を読み出すために、Avalon-MM PHY 管理インタフェースを使用します。XAUI PHY の正常
な機能を保障するために、信号の瞬時値を知る必要があることがあります。そういった場合に必
要な信号を XAUI PHY IP コアのトップレベル・モジュールに含めることができます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-244
UG-01143
2015.05.11
XAUI PHY レジスタのインタフェースおよびレジスタの説明
表 2-149: オプショナルのコントロールおよびステータス信号—ソフト IP 実装
信号名
入力/出力
概要
rx_channelaligned
出力
アサートされると、4 つの RX チャネルす
べてがアラインメントされたことを示しま
す。mgmt_clk と同期します。
rx_disperr[7:0]
出力
受信した 10 ビットのコードまたはデー
タ・グループに、ディスパリティ・エラー
があります。これは、ディスパリティ・エ
ラーが生じた際に同じくアサートされる
rx_errdetect とペアになっています。rx_
disperr 信号は XAUI リンクあたり合計 8
ビットであり、チャネルあたりでは 2 ビッ
ト幅です。mgmt_clk と同期します。
rx_errdetect[7:0]
出力
アサートされると、8B/10B コード・グルー
プ違反を示します。受信した 10 ビットの
コード・グループに、コード違反またはデ
ィスパリティ・エラーがある場合にアサー
トされます。rx_errdetect 信号と rx_
disperr 信号を併せて使用することによ
り、コード違反エラーか、ディスパリティ・
エラーか、または両方かを区別します。rx_
errdetect 信号は XAUI リンクあたり合計
8 ビットであり、チャネルあたりでは 2 ビ
ット幅です。mgmt_clk と同期します。
rx_syncstatus[7:0]
出力
同期表示です。各チャネルの rx_
syncstatus ポートで RX 同期が表示されま
す。rx_syncstatus 信号はハード XAUI リ
ンクあたり合計 8 ビットであり、チャネル
あたりでは 2 ビットです。また、この信号
はソフト XAUI リンクあたり合計 4 ビット
であり、チャネルあたりでは 1 ビットです。
mgmt_clk と同期します。
XAUI PHY レジスタのインタフェースおよびレジスタの説明
Avalon-MM PHY 管理インタフェースが、XAUI PHY IP コアの PCS、PMA、およびトランシー
バ・リコンフィギュレーション・レジスタへのアクセスを提供します。
表 2-150: Avalon-MM PHY 管理インタフェースの信号
信号名
phy_mgmt_clk
Altera Corporation
入力/出力
入力
概要
Avalon-MM クロック入力です。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
XAUI PHY レジスタのインタフェースおよびレジスタの説明
信号名
入力/出力
2-245
概要
phy_mgmt_clk_reset
入力
XAUI PHY 全体をリセットするグローバル・リ
セット信号です。この信号はアクティブ High
で、レベル・センシティブです。
phy_mgmt_addr[8:0]
入力
9 ビットの Avalon-MM アドレスです。
phy_mgmt_writedata[31:0]
入力
32 ビットの入力データです。
phy_mgmt_readdata[31:0]
出力
32 ビットの出力データ。
phy_mgmt_write
入力
書き込み信号。High にアサートします。
phy_mgmt_read
入力
読み出し信号。High にアサートします。
phy_mgmt_waitrequest
出力
アサートされると、Avalon-MM スレーブ・イン
タフェースが読み出しまたは書き込み要求に
応答できないことを示します。アサートされ
ると、Avalon-MM スレーブ・インタフェースへ
のコントロール信号が一定を保つ必要があり
ます。
Avalon-MM インタフェースについてのタイミング図も含めた詳細は、Avalon Interface
Specifications を参照してください。
以下の表で、Avalon-MM PHY 管理インタフェースを使用してワード・アドレスと 32 ビット・エ
ンベデッド・プロセッサによってアクセスできるレジスタについて説明します。1 つのアドレス
空間で、すべてのレジスタへのアクセスが提供されます。
注: 予約または未定義のレジスタ・アドレスに書き込みをすると、未定義の副作用を引き起こす
恐れがあります
表 2-151: XAUI PHY IP コアのレジスタ
ワード・アドレスビット読出/
書込
レジスタ名
概要
リセット・コントロール・レジスタ—自動リセット・コントローラ
0x041
[31:0]
RW reset_ch_bitmask
Arria 10 トランシーバへのプロトコルの実装
フィードバック
アドレス 0x042 と 0x044 にあるリセット・レ
ジスタのビット・マスクです。デフォルト値
はすべて 1 です。ビット< n > = 1 であれ
ば、チャネル< n >をリセットできます。
Altera Corporation
2-246
UG-01143
2015.05.11
XAUI PHY レジスタのインタフェースおよびレジスタの説明
ワード・アドレスビット読出/
書込
W
0x042
レジスタ名
reset_control（書き
ビット 0 に 1 を書き込むと、リセット・コン
トローラ・モジュールを用いた TX デジタ
ル・リセットを開始します。リセットは
reset_ch_bitmask でイネーブルされたチャ
ネルに対して作用します。ビット 1 に 1 を
書き込むと、reset_ch_bitmask でイネーブ
ルされたチャネルの RX デジタル・リセット
を開始します。このビットはセルフ・クリア
します。
reset_status （読み
ビット 0 を読み出すと、リセット・コントロ
ーラの TX レディ・ビットのステータスを返
します。ビット 1 を読み出すと、リセット・
コントローラの RX レディ・ビットのステー
タスを返します。このビットはセルフ・クリ
アします。
込み）
[1:0]
R
概要
出し）
リセット・コントロール—マニュアル・モード
[31:4,0 RW 予約
]
予約ビットには 0 を書き込んでおけば安全
です。
[1]
RW reset_tx_digital
1 を書き込むと、内部 TX デジタル・リセッ
ト信号をアサートさせ、reset_ch_bitmask
でイネーブルされたすべてのチャネルがリ
セットされます。リセット状態を解除する
には 0 を書き込む必要があります。
[2]
RW reset_rx_analog
1 を書き込むと、内部 RX アナログ・リセッ
ト信号をアサートさせ、reset_ch_bitmask
でイネーブルされた RX アナログ・ロジック
のすべてのチャネルがリセットされます。
リセット状態を解除するには 0 を書き込む
必要があります。
[3]
RW reset_rx_digital
1 を書き込むと、RX デジタル・リセット信
号をアサートさせ、reset_ch_bitmask でイ
ネーブルされた RX デジタル・チャネルがリ
セットされます。リセット状態を解除する
には 0 を書き込む必要があります。
0x044
PMA コントロールおよびステータス・レジスタ
0x061
Altera Corporation
[31:0]
RW phy_serial_loopback チャネル< n >に 1 を書き込むと、チャネル
< n >をシリアル・ループバック・モードに
します。プレ CDR またはポスト CDR シリ
アル・ループバック・モードについて詳しく
は、Loopback Modes を参照してください。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
XAUI PHY レジスタのインタフェースおよびレジスタの説明
ワード・アドレスビット読出/
書込
0x064
[31:0]
レジスタ名
[31:0]
セットされると、RX CDR PLL をプログラミ
ングし、リファレンス・クロックにロックし
ます。ビット< n >はチャネル< n >に対応
します。
RW pma_rx_set_
locktoref
0x066
[31:0]
アサートされると、RX CDR PLL が RX デー
タにロックされたことを示し、RX CDR が
LTR モードから LTD モードに変更さたこと
を示します。ビット< n >はチャネル< n >
に対応します。
RO pma_rx_is_
lockedtodata
0x067
[31:0]
概要
セットされると、RX CDR PLL をプログラミ
ングし、受信データにロックします。ビット
< n >はチャネル< n >に対応します。
RW pma_rx_set_
locktodata
0x065
2-247
アサートされると、RX CDR PLL がリファレ
ンス・クロックにロックされたことを示しま
す。ビット< n >はチャネル< n >に対応し
ます。
RO pma_rx_is_
lockedtoref
XAUI PCS
0x084
[31:16] N/A 予約
N/A
[15:8]
予約
N/A
[7:0]
syncstatus[7:0]
R
対応するビットの同期ステータスを記録し
ます。RX 同期ステータス・レジスタは、ソ
フト XAUI リンクあたり合計 4 ビットであ
り、チャネルあたりでは 1 ビットです。ソフ
ト XAUI はビット 0～3 を使用します。
syncstatus レジスタの値を読み出すと、ビ
ットをクリアします。
ワード・アライナのブロックより
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-248
UG-01143
2015.05.11
XAUI PHY TimeQuest SDC 制約
ワード・アドレスビット読出/
書込
レジスタ名
概要
[31:16] N/A 予約
[15:8]
0x085
errdetect[7:0]
セットされると、受信した 10 ビットのコー
ド・グループに 8B/10B コード違反またはデ
ィスパリティ・エラーがあることを示しま
す。errdetect と disperr を併せて使用す
ることにより、コード違反エラーか、ディス
パリティ・エラーか、または両方かを区別し
ます。XAUI リンクあたり合計 8 ビット、チ
ャネルあたりでは 2 ビットです。errdetect
レジスタの値を読み出すと、ビットをクリア
します。
8B/10B デコーダのブロックより
R
[7:0]
N/A
disperr[7:0]
受信した 10 ビットのコードまたはデータ・
グループにディスパリティ・エラーがあるこ
とを示します。セットされると、対応する
errdetect ビットもまたセットされます。
XAUI リンクあたり合計 8 ビット、チャネル
あたりでは 2 ビットです。errdetect レジ
スタの値を読み出すと、ビットをクリアしま
す。
8B/10B デコーダのブロックより
0x08a
[0]
RW simulation_flag
このビットを 1 にセットすると、シミュレー
ションの際にリセット・タイマとロス・タイ
マの時間を短縮します。アルテラは、シミュ
レーション中はこのビットをセットしてお
くことを推奨します。
関連情報
Avalon Interface Specifications
XAUI PHY TimeQuest SDC 制約
XAUI 向け SDC（Synopsis Design Constraints）について詳しくは「ボンディング PCS および PMA
チャネルのためのタイミング制約」の項を参照してください。
関連情報
4-22 ページのボンディングした PCS および PMA チャネルのタイミング制約
頭字語
以下の表に、よく使用されるイーサネット向け頭字語を示します。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
PCI Express（PIPE）
2-249
表 2-152: イーサネット向け頭字語
頭字語
定義
AN
Auto-Negotiation。イーサネットのオート・ネゴシエーション。IEEE 802.3ap2007 の 73 項に記載されている
BER
Bit Error Rate ＝ビット・エラー・レート
DME
Differential Manchester Encoding ＝差動マンチェスタ・エンコーディング
FEC
Forward Error Correction ＝順方向誤り訂正
GMII
Gigabit Media Independent Interface ＝ギガビット・メディア独立インタフェース
KR
バックプレーン・イーサネットの短縮表記。64B/66B エンコーディングを用い
る
LD
Local Device ＝ローカル・デバイス
LT
Link Training ＝リンク・トレーニング。72 項の 10GBASE-KR および 40GBASEKR4 向けバックプレーン・イーサネット用
LP
Link Partner ＝ LD と接続するリンク・パートナ。
MAC
Media Access Control ＝メディア・アクセス・コントロール
MII
Media Independent Interface ＝メディア独立インタフェース
OSI
Open System Interconnection ＝オープン・システム相互接続
PCS
Physical Coding Sublayer ＝フィジカル・コーディング・サブレイヤ
PHY
Physical Layer。7 層の OSI アーキテクチャでの物理層であり、アルテラ・デバ
イスでは、PCS + PMA がこれにあたる
PMA
Physical Medium Attachment ＝フィジカル・メディア・アタッチメント
PMD
Physical Medium Dependent ＝フィジカル・メディア・ディペンデント
SGMII
Serial Gigabit Media Independent Interface ＝シリアル・ギガビット・メディア独
立インタフェース
WAN
Wide Area Network ＝ワイド・エリア・ネットワーク
XAUI
10 Gigabit Attachment Unit Interface ＝ 10 ギガビット・アタッチメント・ユニッ
ト・インタフェース
PCI Express（PIPE）
Arria 10 トランシーバを使用して、データ・レートがそれぞれ 2.5、5.0、8 Gbps の Gen1、Gen2、
Gen3 向けの、完全な PCI Express ソリューション実装することができます。
以下のメソッドのいずれかを使用して、PCIe 機能向けにトランシーバをコンフィギュレーショ
ンすることができます。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-250
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2015.05.11
PCI Express（PIPE）
• PCIe 向け Arria 10 ハード IP
トランザクション、データ・リンク、および PHY 層と MAC 層を含む完全な PCIe ソリューシ
ョンです。このハード IP ソリューションには、トランシーバ PHY インタフェースに接続す
る、専用のハード・ロジックが含まれています。
注: 詳しくは、Arria 10 Avalon-ST Interface for PCIe Solutions User Guide を参照してください。
• ネイティブ PHY IP コアを PIPE Gen1/Gen2/Gen3 トランシーバ・コンフィギュレーション・
ルールで
ネイティブ PHY を使用して、トランシーバを PCIe モードにコンフィギュレーションするこ
とにより、PIPE インタフェースにアクセスできるようにします（トランシーバでは通例 PIPE
モードと呼ばれています）。このモードにより、トランシーバをサードパーティの MAC に接
続して完全な PCIe ソリューションを作成することができます。
PIPE の仕様（バージョン 3.0）は、PCIe に準拠した物理層の実装の詳細を提供します。PIPE
Gen1、Gen2、Gen3 向けのネイティブ PHY IP コアは、合計アグリゲーション帯域幅を 2 から
64Gbps までの範囲とする、x1、x2、x4、x8 動作をサポートしています。x1 コンフィギュレー
ションでは、各チャネルの PCS および PMA ブロックは個別にクロック駆動され、個別にリ
セットされます。x2、x4、x8 コンフィギュレーションは 2 レーン、4 レーン、8 レーン・リン
クのチャネル・ボンディングをサポートします。これらのボンディングされたチャネル・コ
ンフィギュレーションでは、すべてのボンディングされたチャネルの PCS および PMA ブロ
ックは、共通のクロックおよびリセット信号を共有します。
Gen1 モードと Gen2 モードは 8B/10B エンコーディングを使用し、これはリンク帯域幅全体に対
して 20％のオーバーヘッドを有します。Gen3 モードは 128B/130B エンコーディングを使用し、
このオーバーヘッドは 2％未満です。Gen1 モードと Gen2 モードでは動作のために標準 PCS を
使用し、Gen3 モードでは Gen3 PCS を使用します。
表 2-153: トランシーバ・ソリューション
サポート
PCI Express 向け Arria 10
ハード IP
PCI Express 向けネイティブ PHY IP コア
（PIPE）
Gen1、Gen2、Gen3 データ・レー
ト
あり
あり
MAC、データ・リンク、トランザ
クション・レイヤ
あり
トランシーバ・インタフェース
FPGA コア内でユーザー実装
PIPE 3.0 ベースのインタ • Gen1 と Gen2 向け PIPE 2.0
フェースを介するハー • Gen3 向けであり Gen1/Gen2 も
ド IP
サポートする PIPE 3.0
関連情報
Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express
Arria 10 Hard IP for PCI Express User Guide for the Avalon Streaming Interface
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
PIPE 向けトランシーバ・チャネルのデータパス
2-251
PIPE 向けトランシーバ・チャネルのデータパス
図 2-72: PIPE Gen1/Gen2 コンフィギュレーション向けトランシーバ・チャネルのデータパス
Transmitter Standard PCS
Transmitter PMA
FPGA
Fabric
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
Receiver Standard PCS
PCI Express Hard IP
Receiver PMA
PIPE Interface
PRBS
Generator
RX
FIFO
Byte
Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
PRBS
Verifier
図 2-73: PIPE Gen1/Gen2/Gen3 コンフィギュレーション向けトランシーバ・チャネルのデータパス
Transmitter PMA
Transmitter Gen3 PCS
Gearbox
FPGA
Fabric
Transmitter Standard PCS
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
PRBS
Generator
Receiver Gen3 PCS
Rate Match
FIFO
Block
Synchronizer
PCI Exxpress Hard IP
PIPE Interface
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
PRBS
Verifier
サポートされる PIPE 機能
PIPE Gen1、Gen2、および Gen3 のコンフィギュレーションにより、サポートされる機能が異な
ります。
Arria 10 トランシーバへのプロトコルの実装
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2-252
UG-01143
2015.05.11
サポートされる PIPE 機能
表 2-154: PIPE コンフィギュレーション向けにサポートされる機能
プロトコル機能
Gen1
Gen2
Gen3
（2.5 Gbps）
（5 Gbps）
（8 Gbps）
x1、x2、x4、x8 のリンク・コンフィギュレーショ
ン
あり
あり
あり
PCIe に準拠する同期ステート・マシン
あり
あり
あり
±300 ppm（合計 600 ppm）のクロック・レート補
償
あり
あり
あり
トランスミッタ・ドライバの電気的アイドル
あり
あり
あり
受信検出
あり
あり
あり
8B/10B エンコードとデコードのディスパリテ
ィ・コントロール
あり
あり
なし
128b/130b エンコードとデコード
なし
なし
あり（ギアボックス
を介したサポート）
スクランブルとデスクランブル
なし
なし
あり（FPGA ファブ
リックに実装）
パワー・ステート管理
あり
あり
あり
レシーバ PIPE ステータス・エンコーディング
あり
あり
あり
2.5Gbps と 5Gbps の信号レート間を動的に切り
換え
なし
あり
なし
2.5Gbps、5Gbps、8Gbps の信号レート間を動的に
切り換え
なし
なし
あり
差動出力電圧制御の動的なトランスミッタ・マー
ジン
なし
あり
あり
-3.5dB と-6dB の動的なトランスミッタ・バッフ
ァ・ディエンファシス
なし
あり
あり
Gen3 トランシーバの動的なプリエンファシス、
ディエンファシス、イコライゼーション
なし
なし
あり
10
10
32
pipe_rxstatus [2:0]
PCS PMA インタフェース幅（ビット）
レシーバの電気的アイドル推測（EII）
FPGA ファブリ FPGA ファ FPGA ファブリック
ックに実装
ブリック
に実装
に実装
関連情報
PCIe Gen3 PCS Architecture
PIPE Gen3 について詳しい情報を提供します。
Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express 2.0
Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express 3.0
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
Gen1/Gen2 の機能
2-253
Gen1/Gen2 の機能
PIPE コンフィギュレーションでは、各チャネルは、PHY-MAC 層とトランシーバ・チャネル PCS
および PMA ブロックとの間でデータ、コントロール、およびステータス信号を転送する PIPE
インタフェース・ブロックを有しています。PIPE コンフィギュレーションは、PIPE 2.0 仕様に基
づいています。PIPE コンフィギュレーションを使用する場合には、ソフト IP を使用する PHYMAC 層を FPGA ファブリックに実装する必要があります。
Gen1（2.5Gbps）と Gen2（5Gbps）との間の動的切り換え
PIPE コンフィギュレーションで、ネイティブ PHY IP コアは PCIe 仕様で規定されている RATE
信号と機能的に等しい入力信号 pipe_rate [1:0]を提供します。この入力信号 pipe_rate [1:0]
の値を 2’b00 から 2’b01 へ遷移させると、Gen1 から Gen2 へのデータ・レートの切り替えを開始
します。この入力信号を 2’b01 から 2’b00 へ遷移させると、Gen2 から Gen1 へのデータ・レート
の切り替えを開始します。
トランスミッタ電気的アイドルの生成
Arria 10 デバイスの PIPE インタフェース・ブロックは、電気的アイドルの入力信号がアサート
されるとトランスミッタ・バッファを電気的アイドル状態にします。電気的アイドル時のトラン
スミッタ・バッファの差動モードおよびコモン・モード出力電圧レベルは、PCIe Gen1 および
Gen2 両方のデータ・レートの PCIe Base Specification 2.0 に準拠しています。
PCIe 仕様では、特定のパワー・ステートでトランスミッタ・ドライバが電気的アイドルになる
必要があります。
注: 異なるパワー・ステートに必要な入力信号レベルについて詳しくは、次の項のパワー・ステ
ート管理を参照してください。
パワー・ステート管理
表 2-155: PCIe 仕様で定義されているパワー・ステート
電力消費を最小限に抑えるために、物理層デバイスは、以下のパワー・ステートをサポートしている必
要があります。
パワー・ステート
概要
P0
パケット・データが PCIe リンクで転送されている際の通常動作状態
P0s、P1、P2
PHY-MAC 層が、これらの低消費電力ステートに遷移するよう物理層に指示す
る
Arria 10 トランシーバの PIPE インタフェースは、PIPE コンフィギュレーションで設定された各
トランシーバ・チャネル向けに pipe_powerdown 入力ポートを提供します。
PCIe 仕様は、P0 パワー・ステートが低消費電力ステートに遷移した際に、物理層デバイスが省
電力措置を行うことを要求しています。Arria 10 トランシーバには、低消費電力ステートでトラ
ンスミッタ・バッファを電気的アイドル・モードにする以外の省電力措置は実装されていませ
ん。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-254
コンプライアンス・パターン送信をサポートするための 8B/10B エンコーダの使用
UG-01143
2015.05.11
コンプライアンス・パターン送信をサポートするための 8B/10B エンコーダの使用
PCIe トランスミッタは LTSSM（Link Training and Status State Machine）が Polling.Compliance サブ
ステートに入るとコンプライアンス・パターンを送信します。Polling.Compliance サブステート
は、トランスミッタが PCIe の電圧およびタイミングの仕様に電気的に準拠しているかを評価し
ます。
レシーバ・ステータス
PCIe 仕様では、PHY が 3 ビットのステータス信号 pipe_rx_status [2:0]のレシーバ・ステータ
スをエンコードする必要があります。このステータス信号は、PHY-MAC 層の動作のために使用
されます。PIPE インタフェース・ブロックは、トランシーバ・チャネルの PCS および PMA ブ
ロックからステータス信号を受信し、pipe_rx_status [2:0]信号のステータスを FPGA ファブリ
ックのためにエンコードします。この pipe_rx_status [2:0]信号上のステータス信号のエンコ
ーディングは、PCIe 仕様に適合しています。
受信検出
Arria 10 トランシーバの PIPE インタフェース・ブロックは、受信検出動作のための入力信号
pipe_tx_detectrx_loopback を提供します。PCIe プロトコルは、
LTSSM の検出ステート中にこの
信号が High であることを要求します。P1 パワー・ステートで pipe_tx_detectrx_loopback 信号
がアサートされると、PIPE インタフェース・ブロックはそのチャネルのトランスミッタ・ドラ
イバにコマンド信号を送信し、受信検出シーケンスを開始します。P1 パワー・ステートでは、
トランスミッタ・バッファは常に電気的アイドル状態である必要があります。コマンド信号を受
信すると、受信検出回路はトランスミッタ・バッファの出力にステップ電圧を生成します。配線
上のステップ電圧の時定数は、遠端に PCIe 入力インピーダンス要件に準拠するアクティブなレ
シーバがあれば、大きくなります。受信検出回路は、レシーバが存在するかどうかを判断するた
めにこの時定数を観察します。
注: 受信検出回路を確実に機能させるために、オンチップ終端を使用する必要があります。さら
に、シリアル・リンクの AC カップリング・コンデンサ、およびシステムで使用されるレシ
ーバ終端の値が PCIe Base Specification 2.0 に適合している必要があります。
PIPE は、PIPE 2.0 仕様にある通り、1 ビットの PHY ステータス信号 pipe_phy_status と 3 ビット
のレシーバ・ステータス信号 pipe_rx_status[2:0]を提供し、レシーバが検出されたかどうかを
示します。
Gen1 および Gen2 のクロック補償
PIPE 仕様に則って、Arria 10 レシーバ・チャネルは、アップストリームのトランスミッタ・クロ
ックとローカル・レシーバ・クロックとの間で最大±300 PPM までのクロック周波数の小さな差
を補償するために、レート・マッチ FIFO を備えています。
PIPE クロックの補償にあたり、以下のガイドラインについて考慮します。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
Gen1 および Gen2 のクロック補償
2-255
• SKP オーダー・セットで SKP シンボルを 1 つ挿入または削除する
• 削除後に SKP オーダー・セットの SKP シンボル数に最小限度が課せられる。削除後にオーダ
ー・セットが空の COM ケースを有することがある
• 挿入後に SKP オーダー・セットの SKP シンボル数に最大限度が課せられる。挿入後にオーダ
ー・セットが 5 つ以上のシンボルを有することがある
• INSERT/DELETE ケースでは、挿入または削除が発生した SKP オーダー・セットの COM シン
ボルにフラグ・ステータスが生じる
• FULL/EMPTY ケースでは、キャラクタが挿入または削除された箇所にフラグ・ステータスが
生じる。
注: PIPE インタフェースがオンであれば、これがフラグの値を適切な pipe_rx_status 信号に
変換します。
• PIPE モードは同期システムで使用できる「0 ppm」コンフィギュレーション・オプションも
有する。このコンフィギュレーションでは、レート・マッチ FIFO ブロックによるクロック補
償は想定されていないが、レイテンシは最小限に抑えられる。
図 2-74: レート・マッチ削除
以下の図に、2 つの/K28.0/ SKP シンボルを削除する必要があるケースのレート・マッチ削除の例
を示します。受信した SKP オーダー・セット 1 つにつき、1 つのみの/K28.0/ SKP シンボルが削
除されます。
スキップ・シンボルが
削除される
First Skip Ordered Set
Second Skip Ordered Set
tx_parallel_data
K28.5
K28.0
Dx.y
K28.5
K28.0
rx_parallel_data
K28.5
Dx.y
K28.5
K28.0
K28.0
pipe_rx_status[2:0]
3’b010
xxx
3’b010
xxx
xxx
K28.0
K28.0
図 2-75: レート・マッチ挿入
以下の図に、2 つの SKP シンボルを挿入する必要があるケースのレート・マッチ挿入の例を示し
ます。受信した SKP オーダー・セット 1 つにつき 1 つのみの/K28.0/ SKP シンボルが挿入されま
す。
First Skip Ordered Set
Second Skip Ordered Set
tx_parallel_data
K28.5
K28.0
Dx.y
K28.5
K28.0
K28.0
K28.0
K28.0
rx_parallel_data
K28.5
K28.0
K28.0
Dx.y
K28.5
K28.0
K28.0
K28.0
K28.0
K28.0
pipe_rx_status[2:0]
3’b001
xxx
xxx
xxx
3’b001
xxx
xxx
xxx
xxx
xxx
スキップ・シンボルが挿入される
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-256
UG-01143
2015.05.11
PCIe リバース・パラレル・ループバック
図 2-76: レート・マッチ FIFO のフル
PIPE モードのレート・マッチ FIFO は、FIFO がフルになる原因となったデータ・バイトを自動
的に削除し、後続のデータ・バイトと同期的に pipe_rx_status[2:0] = 3'b101 を駆動します。以
下の図に、PIPE モードでのレート・マッチ FIFO のフル状態を示します。レート・マッチ FIFO
はデータ・バイト D4 を受信した後でフルになります。
tx_parallel_data
D1
D2
D3
D4
D5
D6
D7
D8
rx_parallel_data
D1
D2
D3
D4
D6
D7
D8
xx
pipe_rx_status[2:0]
xxx
xxx
xxx
xxx
3’b101
xxx
xxx
xxx
xx
xx
図 2-77: レート・マッチ FIFO の空
レート・マッチ FIFO は、FIFO が空になる原因となったデータ・バイトの後に/K30.7/（9’h1FE）
を自動的に挿入し、挿入した/K30.7/（9’h1FE）と同期的に pipe_rx_status[2:0] = 3'b110 を駆動
します。以下の図に、PIPE モードでのレート・マッチ FIFO の空の状態を示します。レート・マ
ッチ FIFO はデータ・バイト D3 を読み出した後で空になります。
tx_parallel_data
D1
D2
D3
D4
D5
D6
rx_parallel_data
D1
D2
D3
/K.30.7/
D4
D5
pipe_rx_status[2:0]
xxx
xxx
xxx
3’b110
xxx
xxx
PIPE 0 ppm
PIPE モードは同期システムで使用できる「0 ppm」コンフィギュレーション・オプションも有し
ています。このコンフィギュレーションではレート・マッチ FIFO ブロックによるクロック補償
は想定されていませんが、レイテンシは最小限に抑えられます。
PCIe リバース・パラレル・ループバック
PCIe リバース・パラレル・ループバックは、Gen1、Gen2、および Gen3 データ・レート向け PCIe
機能コンフィギュレーションでのみ使用可能です。受信したシリアル・データは、レシーバ
CDR、デシリアライザ、ワード・アライナ、およびレート・マッチ FIFO バッファを通過しま
す。データは次にトランスミッタ・シリアライザにループバックされ、トランスミッタ・バッフ
ァを介して送出されます。受信したデータは、rx_parallel_data ポートを介して FPGA ファブ
リックでも使用可能です。このループバック・モードは、PCIe 仕様 2.0 に基づいています。Arria
10 デバイスは、このループバック・モードを有効にするための入力信号
pipe_tx_detectrx_loopback を提供します。
注: PIPE コンフィギュレーションでサポートされるのは、このループバック・オプションのみで
す。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
Gen3 の機能
2-257
図 2-78: PCIe リバース・パラレル・ループバックモードのデータパス
Transmitter Standard PCS
Receiver PMA
Receiver Standard PCS
PCI Express Hard IP
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
PRBS
Generator
Reverse Parallel
Loopback Path
FPGA
Fabric
PIPE Interface
Transmitter PMA
RX
FIFO
Byte
Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
PRBS
Verifier
関連情報
5-38 ページの Arria 10 標準 PCS のアーキテクチャ
Intel PHY Interface for the PCI Express (PIPE) Architecture PCI Express 2.0
Gen3 の機能
以下の項で、Arria 10 トランシーバ・ブロックの PIPE Gen3 機能向けのサポートについて説明し
ます。
PCS は PIPE 3.0 Base Specification をサポートしています。32 ビット幅の PIPE 3.0 ベースのインタ
フェースは、電気的アイドルの送信、受信検出、および速度ネゴシエーションとコントロールと
いった PHY 機能を制御します。
自動速度ネゴシエーション
PIPE Gen3 モードでは、Gen1（2.5 Gbps）、Gen2（5.0 Gbps）、Gen3（8.0 Gbps）の信号方式のデー
タ・レート間での ASN が可能になります。信号方式レートの切り替えは、周波数スケーリング、
および固定 32 ビット幅の PIPE 3.0 ベースのインタフェースを使用する PMA および PCS ブロッ
クのコンフィギュレーションによって実現されます。
PMA は Gen1、Gen2、および Gen3 のデータ・レート間でクロックを切り替えます。ノン・ボン
ディング×1 チャネルでは、ASN モジュールは、チャネル内の速度ネゴシエーションを容易にし
ます。ボンディング x2、x4、x8 チャネルでは、ASN モジュールは、レート切り替えを制御する
ためのマスタ・チャネルを選択します。マスタ・チャネルは、速度変更要求を他の PMA および
PCS チャネルへ振り分けます。
PCIe Gen3 速度ネゴシエーション・プロセスは、ハード IP または FPGA ファブリックがレート変
更を要求した際に開始されます。次に、ASN が PCS をリセットにし、クロック・パスを動的に
遮断して現在アクティブ状態の PCS（標準 PCS または Gen3 PCS のいずれか）を切り離します。
Gen3 への、もしくは Gen3 からの切り替えが要求された場合には、ASN は自動的にマルチプレ
クサで適切な PCS クロック・パスとデータパスの選択を選定します。それから、ASN ブロック
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2-258
UG-01143
2015.05.11
レート切り替え
はデータ・レートを切り替えるために PMA ブロックに要求を送信し、確認のためのレート変更
完了信号を待ちます。PMA がレート変更を完了し、ASN ブロックに確認を送信すると、ASN は
クロック・パスを有効にして新しい PCS ブロックを結びつけ、PCS のリセットを解除します。
ASN ブロックが pipe_phy_status 信号をアサートすると、このプロセスが正常に完了したことを
示します。
注: ネイティブ PHY IP PIPE コアのコンフィギュレーションでは、トランシーバ・データ・レー
ト切り替えシーケンスを開始するために pipe_rate[1:0]をセットする必要があります。
レート切り替え
この項では、PIPE Gen1（2.5 Gbps）、Gen2（5.0 Gbps）、および Gen3（8.0 Gbps）モード間での自
動レート変更についての概要を説明します。
Arria 10 デバイスには、すべての PIPE 速度変更を処理する、標準 PCS と Gen3 PCS に共通の ASN
ブロックが 1 つあり、これは PMA PCS インタフェースに配置されています。レート切り替えが
要求されると、データ・スループットを満たすように PIPE インタフェースのクロック・レート
を調整します。
表 2-156: PIPE Gen3 32 ビット PCS のクロック・レート
PCIe Gen3 モード有効
Gen1
Gen2
Gen3
レーン・データ・レート
2.5 Gbps
5 Gbps
8 Gbps
PCS クロック周波数
250 MHz
500 MHz
250 MHz
FPGA コア IP クロック・周波数
62.5 MHz
125 MHz
250 MHz
PIPE インタフェース幅
32 ビット
32 ビット
32 ビット
pipe_rate [1:0]
2’b00 2’b01 2’
2’b01 2’
2’b1x
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2015.05.11
レート切り替え
2-259
図 2-79: レート切り替え
以下のブロック・レベルの図に、ASN と標準 PCS および Gen3 PCS との接続の概要を示します。
Control Plane
Bonding Up
Standard PCS
PCS/PMA INF
Gen3 PCS
pipe_sw
Gen3 ASN
(Gen1, Gen2, Gen3)
pipe_rate[1:0]
from FPGA Fabric
PMA
pipe_sw_done
PHYSTATUS
GEN
PHYSTATUS
GEN
pipe_phy_status
TX
FIFO
/2
(for Gen1 Only)
pll_pcie_clk
Control Plane
Bonding Down
Gen1、Gen2、Gen3 の間で速度変更のシーケンスは以下のように生じます。
1. FPGA ファブリックに実装された PHY-MAC 層が、pipe_rate[1:0]を介してレート変更を要求
します。
2. ASN ブロックは、TX FIFO がデータを放出するまで待機します。次に ASN ブロックは、PCS
リセットをアサートします。
3. ASN は、標準 PCS および Gen3 PCS へクロック停止信号をアサートし、動的にクロックを遮
断します。
4. Gen3 の速度へ、または Gen3 の速度からレートを変更する際には、ASN はクロックおよびデ
ータのマルチプレクサ選択信号をアサートします。
5. ASN は、pipe_sw[1:0]出力信号を使用して PMA にレート変更要求を送信します。
6. ASN は、PMA からの pipe_sw_done[1:0]入力信号を継続的にモニタリングします。
7. ASN は pipe_sw_done[1:0]信号を受信すると、クロック停止信号をディアサートしてクロック
をリリースします。
8. ASN は PCS リセットをディアサートします。
9. ASN は、PHY-MAC インタフェースに速度変更の完了を送信します。これには、PHY-MAC
インタフェースへの pipe_phy_status 信号を使用します。
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2-260
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2015.05.11
Gen3 トランスミッタ電気的アイドルの生成
図 2-80: 速度変更シーケンス
pipe_tx_elecidle
pipe_rate[1:0]
00
10
pipe_sw[1:0]
00
10
pipe_sw_done[1:0]
00
10
pipe_phy_status
Gen3 トランスミッタ電気的アイドルの生成
PIPE 3.0 ベースのインタフェースでは、低消費電力状態時にトランスミッタを電気的アイドルに
することができます。トランスミッタを電気的アイドルにするために、値が 0x66 のシンボル 16
個で構成される電気的アイドル・オーダー・セットを送信する必要があります。電気的アイドル
時のトランスミッタの差動モードとコモン・モードの電圧レベルは、PCIe Base Specification 3.0 に
基づきます。
Gen3 クロック補償
Gen3 PIPE トランシーバ・コンフィギュレーション・ルールを使用する際に、パラメータ・エデ
ィタでこのモードを有効にします。
PCIe のプロトコル要件に対応し、かつ、発信元と終端の装置間で最大±300 ppm までのクロック
周波数の差を補償するために、レシーバ・チャネルはレート・マッチ FIFO を有しています。レ
ート・マッチ FIFO は、4 つの SKP キャラクタ（32 ビット）を挿入または削除し、FIFO が空ま
たはフルにならないようにします。レート・マッチ FIFO がほぼフルの場合は、FIFO は 4 つの
SKP キャラクタを削除します。レート・マッチ FIFO がほぼ空の場合は、FIFO は次の有効な SKP
オーダー・セットの先頭に SKP キャラクタを挿入します。pipe_rx_status [2:0]信号は、FIFO
フル、空、挿入、および削除を表示します。
注: 波形については、Gen1 および Gen2 のクロック補償の項を参照してください。
関連情報
2-254 ページの Gen1 および Gen2 のクロック補償
Gen3 パワー・ステート管理
PCIe Base Specification は、PHY 層デバイスの消費電力を最小限にするために低消費電力状態を定
義しています。Gen3 PCS は、低電力ステートでトランスミッタ・ドライバを電気的アイドルに
する場合を除き、これらの省電力措置を実装していません。P2 低消費電力状態では、トランシ
ーバは PIPE ブロック・クロックを無効にしません。
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2015.05.11
CDR コントロール
2-261
図 2-81: P1 から P0 への遷移
以下の図に、pipe_phy_status によって完了する P1 から P0 への遷移を示します。
tx_coreclkin
pipe_powerdown
P1
P0
pipe_phy_status
CDR コントロール
CDR コントロール・ブロックは、次に示す機能を行います。
• ビットとシンボルをアライメントするために PMA CDR を制御する
• 割り当てられた時間の範囲内までデスキューするために PMA CDR を制御する
• 他の PCS ブロックのステータス信号を生成する
PCIe Base Specification は、レシーバ L0s パワース・テートを、最長でも Gen1 信号レートでは
4ms、Gen2 では 2ms、Gen3 では 4ms 以内で抜け出すことを要求しています。トランシーバは、
高速のロック時間に対応するための改善された CDR コントロール・ブロックを有しています。
高速ロック時間は、CDR が Gen3 の速度に達する際または Gen3 の速度から離脱する際に、新し
い乗算器/除算器の設定に再ロックするために必要です。
ギアボックス
PIPE 3.0 仕様により、Gen3 PCS を通過する各 128 ビット向けに PHY が 130 ビットのデータを送
信する必要があります。アルテラは、16 ブロックのデータごとに pipe_tx_data_valid 信号を使
用して、累積した 32 ビットのデータのバックログを送信します。
130 ビットのブロックは、32 ビット・データ・パスで次のように受信されます。34（32+2 ビッ
トの同期ヘッダ）、32、32、32。最初のサイクルで、ギアボックスは 34 ビットの入力データを
32 ビットのデータに変換します。次の 3 クロック・サイクルの間に、ギアボックスは隣接する
サイクルのビットをマージします。ギアボックスで最初の 34 ビットを 32 ビットに変換するこ
とにより、各シフトが 2 ビットを余分に含んでいるので、ギアボックスを正常に動作させるため
には、16 シフトごとにデータ間にギャップが必要です。16 シフト後に、ギアボックスは送出さ
れたデータを 32 ビット余分に有しています。このために入力データ・ストリームにギャップが
必要であり、ギャップは、各 16 ブロックのデータの後で pipe_tx_data_valid を 1 サイクル Low
に駆動することによって生じさせます。
図 2-82: Gen3 のデータ送信
tx_coreclkin
pipe_tx_sync_hdr 10
pipe_tx_blk_start
pipe_tx_data_valid
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2-262
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2015.05.11
PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
図 2-83: Gen1 または Gen2 の x1 モードで ATX PLL または fPLL を使用する
X1 Network
6
fPLL1
CGB
Ch 5
CDR
ATX PLL1
6
Master
CGB1
CGB
Ch 4
CDR
4
6
CGB
Ch 3
CDR
Path for Clocking in
Gen1/Gen2 x1 Mode
6
CGB
fPLL0
Ch 2
CDR
Master
CGB0
4
6
CGB
Ch 1
CDR
ATX PLL0
6
CGB
Path for Clocking in
Gen1/Gen2 x1 Mode
Ch 0
CDR
注：
1. この図は、PCIe Gen1またはGen2のx1モードで可能な組み合わせの1つを示しています。
2. Gen1またはGen2のx1モードでは、ATX PLLまたはfPLLを使用します。
3. Gen1またはGen2のx1モードでは、ATX PLLまたはfPLLが有効にされた任意のバンクからのチャネルを
どれでも使用することができます。
4. ATX PLLまたはfPLLどちらか一方からのpll_pcie_clkを使用します。これはPIPEインタフェースに必要なhclkです。
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PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
2-263
図 2-84: Gen1 または Gen2 の x4 モードで ATX PLL または fPLL を使用する
XN
Network
X6
Network
CGB
6
6
6
Connections Done
via X1 Network
CDR
6
CGB
fPLL1
Master
CGB
Ch 4
CDR
6
CGB
ATX PLL1
Ch 5
Ch 3
CDR
CGB
Ch 2
CDR
CGB
Master
CGB
Ch 1
CDR
6
CGB
Ch 0
CDR
注：
1. この図は、PCIe Gen1またはGen2のx4モードで可能な組み合わせの1つを示しています。
2. x6およびxNのクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。
3. 各マスタCGBがそれぞれ1セットのx6クロック・ラインを駆動します。
4. Gen1またはGen2のx4モードでは、ATX PLLまたはfPLLのみを使用します。
5. ATX PLLまたはfPLLどちらか一方からのpll_pcie_clkを使用します。これはPIPEインタフェースに必要なhclkです。
6. 上図の場合では、マスタPCSチャネルは論理チャネル3（物理チャネル4）です。
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2-264
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PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
図 2-85: Gen1 または Gen2 の x8 モードで ATX PLL または fPLL を使用する
CGB
6
6
6
CDR
6
CGB
Master
CGB
Ch 5
Ch 4
CDR
6
CGB
Ch 3
CDR
Connections Done
via X1 Network
CGB
fPLL1
Master
CGB
Use Any
One PLL
Transceiver
bank
CDR
6
CGB
ATX PLL1
Ch 2
Ch 1
CDR
CGB
Ch 0
CDR
CGB
Ch 5
CDR
CGB
Master
CGB
6
Ch 4
Transceiver
bank
CDR
注：
1. この図は、PCIe Gen1またはGen2のx8モードで可能な組み合わせの1つを示しています。
2. x6およびxNのクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。
3. 各マスタCGBがそれぞれ1セットのx6クロック・ラインを駆動します。x6ラインがさらにxNラインを駆動します。
4. Gen1またはGen2のx8モードでは、ATX PLLまたはfPLLのみを使用します。
5. ATX PLLまたはfPLLどちらか一方からのpll_pcie_clkを使用します。これはPIPEインタフェースに必要なhclkです。
6. 上図の場合では、マスタPCSチャネルは論理チャネル4（トップ・バンクのチャネル1）です。
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PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
2-265
図 2-86: Gen1、Gen2 または Gen3 の x1 モードで ATX PLL または fPLL を使用する
X1 Network
6
fPLL1
CGB
Ch 5
CDR
ATX PLL1
6
Master
CGB1
CGB
Ch 4
CDR
4
6
CGB
Ch 3
CDR
6
CGB
fPLL0
Ch 2
CDR
Master
CGB0
4
6
CGB
Ch 1
CDR
ATX PLL0
6
CGB
Ch 0
CDR
注：
1. この図は、PCIe Gen1、Gen2、またはGen3のx1モードで可能な組み合わせの1つを示しています。
2. Gen1またはGen2モードでは、fPLLのみを使用します。
3. Gen3モードでは、ATX PLLのみを使用します。
4. Gen1またはGen2としてコンフィギュレーションされたfPLLからのpll_pcie_clkを使用します。
これはPIPEインタフェースに必要なhclkです。
5. ネイティブPHYのウィザードでNumber of TX PLLsに（2）を選択します。
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2-266
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PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
図 2-87: Gen1、Gen2 または Gen3 の x4 モードで ATX PLL または fPLL を使用する
X6
Network
XN
Network
CGB
6
6
6
Connections Done
via X1 Network
CDR
6
CGB
fPLL1
Master
CGB
Ch 4
CDR
6
CGB
ATX PLL1
Ch 5
Ch 3
CDR
CGB
Ch 2
CDR
CGB
Master
CGB
Ch 1
CDR
6
CGB
Ch 0
CDR
Notes:
1. この図は、PCIe Gen1、Gen2、またはGen3のx4モードで可能な組み合わせの1つを示しています。
2. x6およびxNのクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。
3. 各マスタCGBがそれぞれ1セットのx6クロック・ラインを駆動します。
4. Gen1またはGen2モードでは、fPLLのみを使用します。
5. Gen3モードでは、ATX PLLのみを使用します。
6. Gen1またはGen2としてコンフィギュレーションされたfPLLからのpll_pcie_clkを使用します。
これはPIPEインタフェースに必要なhclkです。
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PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法
2-267
図 2-88: Gen1、Gen2 または Gen3 の x8 モードで ATX PLL または fPLL を使用する
CGB
6
6
6
CDR
6
CGB
Master
CGB
Ch 5
Ch 4
CDR
6
CGB
Ch 3
CDR
Connections Done
via X1 Network
CGB
fPLL1
Master
CGB
Transceiver
bank
CDR
6
CGB
ATX PLL1
Ch 2
Ch 1
CDR
CGB
Ch 0
CDR
CGB
Ch 5
CDR
CGB
Master
CGB
6
Ch 4
Transceiver
bank
CDR
注：
1. この図は、PCIe Gen1、Gen2、またはGen3のx8モードで可能な組み合わせの1つを示しています。
2. x6およびxNのクロック・ネットワークは、チャネル・ボンディング・アプリケーション向けに使用されます。
3. 各マスタCGBがそれぞれ1セットのx6クロック・ラインを駆動します。x6ラインがさらにxNラインを駆動します。
4. Gen1またはGen2 x8モードでは、fPLLのみを使用します。
5. Gen3モードでは、ATX PLLのみを使用します。
6. Gen1またはGen2としてコンフィギュレーションされたfPLLからのpll_pcie_clkを使用します。
これはPIPEインタフェースに必要なhclkです。
関連情報
• 3-54 ページの PLL およびクロック・ネットワーク
クロック・コンフィギュレーションの実装および PLL の設定について詳しい情報を提供しま
す。
• PIPE Design Example
PCIe 向けの PLL コンフィギュレーションについて詳しい情報を提供します。
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2-268
UG-01143
2015.05.11
Arria 10 トランシーバでの PCI Express（PIPE）の実装方法
Arria 10 トランシーバでの PCI Express（PIPE）の実装方法
はじめる前に
PCI Express プロトコルを実装する前に、標準 PCS アーキテクチャ、Gen3 PCS アーキテクチャ、
PLL アーキテクチャ、ならびにリセット・コントローラについて十分に把握している必要があり
ます。
1. IP カタログに移動して、Arria 10 Transceiver Native PHY IP コアを選択します。詳しくは 2-2
ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Datapath Options の下にある Arria 10 の Transceiver configuration rules リストから Gen1/
Gen2/Gen3 PIPE を選択します。
3. 起点として、2-269 ページの PIPE 向けネイティブ PHY IP のパラメータ設定の表のパラメー
タ値を使用します。または、Arria 10 トランシーバ・ネイティブ PHY のプリセットを使用す
ることもできます。その後で、デザインの具体的な要件に応じて設定を修正します。
4. Finish をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラを作成します。ユーザー設計のリセット・コントロ
ーラの使用、またはアルテラのトランシーバ PHY リセット・コントローラ IP の使用が可能
です。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。ポートを接続するた
めに、2-277 ページの PIPE 向けネイティブ PHY IP のポートの情報を使用します。
8. デザインをシミュレーションして機能性を検証します。
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UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
2-269
図 2-89: PIPE Gen3 デザイン向け接続ガイドライン
Arria 10
Transceiver
Native PHY
tx_bonding_clocks
pipe_hclk_in
rx_cal_busy
rx_islockedtoref
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
pll_locked
pll_cal_busy
pll_powerdown
mcgb_aux_clk
pll_pcie_clk
tx_serial_clk
tx_cal_busy
tx_bonding_clocks
fPLL
(Gen1/Gen2)
pll_cal_busy
ATX PLL
and Master
CGB (Gen3)
pll_locked
pll_refclk
clock
reset
tx_ready
rx_ready
Reset Controller
関連情報
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
• 3-3 ページの PLL タイプ
PLL のアーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
• 2-290 ページのデザイン例
PIPE 向けネイティブ PHY IP のパラメータ設定
表 2-157: Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメータ
Gen2 PIPE
Gen1 PIPE
Gen3 PIPE
Parameter
Message level for rule
violations
Error
Error
Error
Datapath Options
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2-270
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PIPE 向けネイティブ PHY IP のパラメータ設定
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Transceiver
configuration rules
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
PMA configuration
rules
Basic
Basic
Basic
Transceiver mode
TX / RX Duplex
TX / RX Duplex
TX / RX Duplex
Gen1 ×1：1 チャネル
Gen2 ×1：1 チャネル
Gen3 ×1：1 チャネル
Gen1 ×2：2 チャネル
Gen2 ×2：2 チャネル
Gen3 ×2：2 チャネル
Gen1 ×4：4 チャネル
Gen2 ×4：4 チャネル
Gen3 ×4：4 チャネル
Gen1 ×8：8 チャネル
Gen2 ×8：8 チャネル
Gen3 ×8：8 チャネル
2.5 Gbps
5 Gbps
5 Gbps(34)
オプション
オプション
オプション
オプション (35)
オプション(35)
オプション(35)
オプション
オプション
オプション
Number of data
channels
Data rate
Enable datapath and
interface
reconfiguration
Enable simplified data
interface
Provide separate
interface for each
channel
表 2-158: Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメータ - TX PMA
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
TX Bonding Options
TX channel bonding mode
PCS TX channel bonding
master
(34)
(35)
(36)
Nonbonded (x1)
Nonbonded (x1)
PMA and PCS
bonding
PMA and PCS
bonding
Auto (36)
Auto (36)
Nonbonded (x1)
PMA and PCS bonding
Auto (36)
パワーアップ時に PIPE は Gen1/Gen2 にコンフィギュレーションされます。Gen3 PCS は 8 Gbps 向
けにコンフィギュレーションされます。
simplified data interface を有効にした際のビット設定については 1-275 ページの表 2-161 を参照し
てください。
このパラメータの設定は配置に依存します。詳しくは PIPE コンフィギュレーションで、チャネル
を配置する方法の項を参照してください。
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PIPE 向けネイティブ PHY IP のパラメータ設定
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Gen1 ×1：0
Gen1 ×1：0
Gen1 ×1：0
Gen1 ×2：1
Gen1 ×2：1
Gen1 ×2：1
Gen1 ×4：2
Gen1 ×4：2
Gen1 ×4：2
Gen1 ×8：4
Gen1 ×8：4
Gen1 ×8：4
TX local clock division factor
1
1
1
Number of TX PLL clock
inputs per channel
1
1
Default PCS TX channel
bonding master
2-271
TX PLL Options
Initial TX PLL clock input
selection
0
GEN3 ×1：2
他の全てのモード：1
Gen3 x1 での最初のクロック
入力選択には Gen1 / Gen2 ク
ロック接続を使用する
0
他の全てのモード：0
TX PMA Optional Ports
Enable tx_pma_clkout port
オプション
オプション
オプション
Enable tx_pma_div_clkout
port
オプション
オプション
オプション
tx_pma_div_clkout division
オプション
オプション
オプション
Enable tx_pma_elecidle port
Off
Off
Off
Enable tx_pma_qpipullup
port (QPI)
Off
Off
Off
Enable tx_pma_qpipulldn
port (QPI)
Off
Off
Off
Enable tx_pma_txdetectrx
port (QPI)
Off
Off
Off
Enable tx_pma_rxfound port
(QPI)
Off
Off
Off
Enable rx_seriallpbken port
Off
Off
Off
factor
表 2-159: Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメータ - RX PMA
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Number of CDR reference
clocks
1
1
1
Selected CDR reference clock
0
0
0
RX CDR Options
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-272
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
100、125 MHz
100、125 MHz
100、125 MHz
1000
1000
1000
CTLE adaptation mode
manual / triggered
manual / triggered
manual / triggered
DFE adaptation mode
disabled
disabled
disabled
NA
NA
NA
Enable rx_pma_clkout port
オプション
オプション
オプション
Enable rx_pma_div_clkout
port
オプション
オプション
オプション
division
オプション
オプション
オプション
Enable rx_pma_clkslip port
オプション
オプション
オプション
Off
Off
Off
Enable rx_is_lockedtodata
port
オプション
オプション
オプション
Enable rx_is_lockedtoref
port
オプション
オプション
オプション
Enable rx_set_locktodata
and rx_set_locktoref ports
オプション
オプション
オプション
Enable rx_seriallpbken port
オプション
オプション
オプション
Enable PRBS verifier control
and status ports
オプション
オプション
オプション
Selected CDR reference clock
frequency
PPM detector threshold
Equalization
Number of fixed dfe taps
RX PMA Optional Ports
rx_pma_div_clkout
factor
Enable rx_pma_qpipulldn
port (QPI)
表 2-160: Arria 10 ネイティブ PHY IP の PIPE Gen1、Gen2、Gen3 モードでのパラメータ - Standard PCS
パラメータ
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
10
10
10(37)
FPGA fabric / Standard TX
PCS interface width
8、16
16
32
FPGA fabric / Standard RX
PCS interface width
8、16
16
32
Standard PCS configurations
Standard PCS / PMA interface
width
(37)
パワーアップ時に PIPE は Gen1/Gen2 にコンフィギュレーションされます。Gen3 PCS は PCS/PMA
幅である 32 にコンフィギュレーションされます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
パラメータ
2-273
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Off
Off
Off
TX FIFO mode
low_latency
low_latency
low_latency
RX FIFO Mode
low_latency
low_latency
low_latency
Enable tx_std_pcfifo_full
port
オプション
オプション
オプション
Enable tx_std_pcfifo_empty
port
オプション
オプション
オプション
Enable rx_std_pcfifo_full
port
オプション
オプション
オプション
Enable rx_std_pcfifo_empty
port
オプション
オプション
オプション
TX byte serializer mode
Disabled、Serialize x2
Serialize x2
Serialize x4
RX byte deserializer mode
Disabled、Serialize x2
Serialize x2
Deserialize x4
Enable TX 8B/10B encoder
有効
有効
有効
Enable TX 8B/10B disparity
control
有効
有効
有効
Enable RX 8B/10B decoder
有効
有効
有効
Rate Match FIFO mode
PIPE、PIPE 0ppm
PIPE、PIPE 0ppm
PIPE、PIPE 0ppm
RX rate match insert/delete -ve
pattern (hex)
0x0002f17c (K28.5/
K28.0/)
0x0002f17c (K28.5/
K28.0/)
0x0002f17c (K28.5/K28.0/)
RX rate match insert/delete
+ve pattern (hex)
0x000d0e83 (K28.5/
K28.0/)
0x000d0e83 (K28.5/
K28.0/)
0x000d0e83 (K28.5/K28.0/)
Enable rx_std_rmfifo_full
port
オプション
オプション
オプション
Enable rx_std_rmfifo_empty
port
オプション
オプション
オプション
PCI Express Gen 3 rate match
FIFO mode
Bypass
Bypass
600
Off
Off
Off
オプション
オプション
オプション
Enable Standard PCS low
latency mode
Standard PCS FIFO
Byte Serializer and Deserializer
8B/10B Encoder and Decoder
Rate Match FIFO
Word Aligner and Bit Slip
Enable TX bit slip
Enable tx_std_
bitslipboundarysel
port
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-274
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
パラメータ
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Synchronous state
machine
Synchronous state
machine
Synchronous state machine
RX word aligner pattern length
10
10
10
RX word aligner pattern (hex)
0x0000　00000000017c (/
K28.5/)
0x0000 00000000017c
(/K28.5/)
0x0000 00000000017c (/
K28.5/)
Number of word alignment
patterns to achieve sync
3
3
3
Number of invalid data words
to lose sync
16
16
16
Number of valid data words to
decrement error count
15
15
15
オプション
オプション
オプション
Off
Off
Off
オプション
オプション
オプション
Off
Off
Off
Enable TX bit reversal
Off
Off
Off
Enable TX byte reversal
Off
Off
Off
Enable TX polarity inversion
Off
Off
Off
Enable tx_polinv port
Off
Off
Off
Enable RX bit reversal
Off
Off
Off
Enable rx_std_bitrev_ena
port
Off
Off
Off
Enable RX byte reversal
Off
Off
Off
Enable rx_std_byterev_ena
port
Off
Off
Off
Enable RX polarity inversion
Off
Off
Off
Enable rx_polinv port
Off
Off
Off
オプション
オプション
オプション
Off
有効
有効
RX word aligner mode
Enable rx_std_wa_
patternalign port
Enable rx_std_wa_a1a2size
port
Enable rx_std_
bitslipboundarysel
port
Enable rx_bitslip port
Bit Reversal and Polarity Inversion
Enable rx_std_signaldetect
port
PCIe Ports
Enable PCIe dynamic datarate
switch ports
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
パラメータ
Gen1 PIPE
Gen2 PIPE
Gen3 PIPE
Enable PCIe pipe_hclk_in
and pipe_hclk_out ports
有効
有効
有効
Enable PCIe Gen3 analog
control ports
Off
Off
有効
Enable PCIe electrical idle
control and status ports
有効
有効
有効
Enable PCIe pipe_rx_
polarity port
有効
有効
有効
2-275
表 2-161: Simplified Interface を無効にした際のビット・マッピング
信号名
Gen1（TX バイト・シリアラ Gen1（TX バイト・シリアラ
イザと RX バイト・デシリアイザと RX バイト・デシリア
ライザが無効）
ライザが x2 モード）、
Gen3
Gen2（TX バイト・シリアラ
イザと RX バイト・デシリア
ライザが x2 モード）
tx_parallel_data tx_parallel_data[7:0]
tx_parallel_data[29:22、 tx_parallel_
7:0]
data[40:33、29:22、
18:11、7:0]
tx_datak
tx_parallel_data[8]
tx_parallel_data[30、8]
tx_parallel_data[41、
30、19、8]
pipe_tx_
compliance
tx_parallel_data[9]
tx_parallel_data[31、9]
tx_parallel_data[42、
31、20、9]
pipe_tx_elecidle tx_parallel_data[10]
tx_parallel_data[32、10] tx_parallel_data[43、
32、21、10]
pipe_tx_
detectrx_
loopbacK
tx_parallel_data[46]
tx_parallel_data[46]
tx_parallel_data[46]
pipe_powerdown
tx_parallel_
data[48:47]
tx_parallel_data[48:47]
tx_parallel_
data[48:47]
pipe_tx_margin
tx_parallel_
data[51:49]
tx_parallel_data[51:49]
tx_parallel_
data[51:49]
pipe_tx_swing
tx_parallel_data[53]
tx_parallel_data[53]
tx_parallel_data[53]
rx_parallel_data rx_parallel_data[7:0]
rx_parallel_data[39:32、 rx_parallel_
7:0]
data[55:48、39:32、
23:16、7:0]
rx_datak
rx_parallel_data[8]
rx_parallel_data[40、8]
rx_syncstatus
rx_parallel_data[10]
rx_parallel_data[42、10] rx_parallel_data[58、
42、26、10]
pipe_phy_status
rx_parallel_data[65]
rx_parallel_data[65]
Arria 10 トランシーバへのプロトコルの実装
フィードバック
rx_parallel_data[56、
40、24、8]
rx_parallel_data[65]
Altera Corporation
2-276
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のパラメータ設定
信号名
Gen1（TX バイト・シリアラ Gen1（TX バイト・シリアラ
イザと RX バイト・デシリアイザと RX バイト・デシリア
ライザが無効）
ライザが x2 モード）、
Gen3
Gen2（TX バイト・シリアラ
イザと RX バイト・デシリア
ライザが x2 モード）
pipe_rx_valid
rx_parallel_data[66]
rx_parallel_data[66]
rx_parallel_data[66]
pipe_rx_status
rx_parallel_
data[69:67]
rx_parallel_data[69:67]
rx_parallel_
data[69:67]
pipe_tx_deemph
N/A
tx_parallel_data[52]
N/A
pipe_tx_sync_hdr
N/A
N/A
tx_parallel_
data[55:54]
pipe_tx_blk_
start
N/A
N/A
tx_parallel_data[56]
pipe_tx_data_
valid
N/A
N/A
tx_parallel_data[60]
pipe_rx_sync_hdr
N/A
N/A
rx_parallel_
data[71:70]
pipe_rx_blk_
start
N/A
N/A
rx_parallel_data[72]
pipe_rx_data_
valid
N/A
N/A
rx_parallel_data[76]
注: 一番左側の列に示す信号は、simplified interface を有効にすると tx_parallel_data ワードの
128 ビットのサブゼットに自動的にマッピングされます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
2-277
PIPE 向けネイティブ PHY IP のポート
図 2-90: PIPE でのネイティブ PHY IP の信号とポート
Arria 10 Transceiver Native PHY
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digitalreset
tx_datak
tx_parallel_data
tx_coreclkin
tx_clkout
Reconfiguration
Registers
Nios II Hard
Calibration IP
TX Standard PCS
tx_datak
tx_parallel_data
tx_coreclkin
tx_clkout
unused_tx_parallel_data[118:0]
pipe_rx_elecidle
pipe_phy_status
pipe_rx_data_valid
pipe_rx_sync_hdr
pipe_rx_blk_start
pipe_rate
pipe_g3_tx_deemph
pipe_g3_rxpresethint
pipe_sw_done
pipe_rx_polarity
pipe_tx_elecidle
pipe_tx_detectrx_loopback
pipe_powerdown
pipe_rx_eidleinfersel
pipe_tx_sync_hdr
pipe_tx_data_valid
pipe_tx_blk_start
pipe_tx_deemph
tx_bonding_clocks
tx_cal_busy
rx_cal_busy
TX PMA
10
Serializer
tx_serial_data
pipe_hclk_out
pipe_hclk_in (from TX PLL)
pipe_tx_compliance
pipe_tx_margin
pipe_tx_swing
pipe_rx_valid
pipe_rx_status
pipe_sw
PIPE Interface
-
Local CGB
(for X1
Modes Only)
tx_serial_clk0 (from TX PLL)
tx_analogreset
rx_analogreset
rx_digitalreset
rx_datak
rx_parallel_data
rx_clkout
rx_coreclkin
rx_syncstatus
RX Standard PCS
rx_datak
rx_parallel_data
rx_clkout
rx_coreclkin
rx_syncstatus
unused_rx_parallel_data[118:0]
RX PMA
10
Deserializer
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
CDR
Gen1/Gen2/Gen3 - Black
Gen2/Gen3 - Red
Gen3 - Blue
表 2-162: PIPE モードでの Arria 10 トランシーバ・ネイティブ PHY のポート
ポート
入力/出力クロック・ドメ
イン
概要
クロック
rx_cdr_refclk0
入力
Arria 10 トランシーバへのプロトコルの実装
フィードバック
N/A
PHY の TX PLL および RX CDP 向け 100/125 MHz の入
力リファレンス・クロック・ソースです。
Altera Corporation
2-278
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
tx_serial_clk0 /
tx_serial_clk1
入力/出力クロック・ドメ
イン
入力
概要
PLL で生成された高速シリアル・クロックです。
N/A
pipe_hclk_in
入力
N/A
pipe_hclk_out
出力
N/A
注意：Gen3 x1 では tx_serial_clk1 のみを使用しま
す。
ASN ブロックに使用する 500 MHz のクロックです。
このクロックは PLL で生成され、Gen1 または Gen2 向
けに設定されます。
注：Gen3 デザインでは、Gen1/Gen2 に使用される fPLL
からのクロックを使用します。
PHY - MAC インタフェースに出力する 500 MHz のク
ロック出力です。
PHY - MAC 層からの PIPE 入力
tx_parallel_
data[31:0]、
[15:0]、または
[7:0]
入力
MAC から駆動される TX パラレル・データです。
Gen1 では 8 ビットまたは 16 ビットにできます。
Gen2 では 16 ビットです。Gen3 では 32 ビットです。
tx_coreclkin
注意：unused_tx_parallel_data は「0」に固定する必
要があります。
アクティブ High
送信データのデータとコントロールのインジケータ
です。
tx_datak[3:0]、
[1:0]、または[0]
入力
Gen1 または Gen2 では、0 であれば tx_parallel_data
がデータであることを示し、1 であれば tx_parallel_
data がコントロールであることを示します。
tx_coreclkin
Gen3 では、bit[0]が tx_parallel_data[7:0]に対応
し、bit[1]が tx_parallel_data[15:8]に対応し、それ
以降も同様に続きます。
アクティブ High
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
入力/出力クロック・ドメ
イン
2-279
概要
Gen3 向けに、送信された 130 ビット・ブロックがデー
タかあるいはコントロール・オーダー・セットのブロ
ックであるかを示します。
以下のエンコードが定義されています。
2'b10：データ・ブロック
2'b01：コントロール・オーダー･セット・ブロック
pipe_tx_sync_
hdr[1:0]
入力
tx_coreclkin
この値は pipe_tx_blk_start = 1b'1 の際に読み出さ
れます。
128b/130b のエンコードとデコードを用いるデータ送
信と受信について、詳しくは PCI Express Base
Specification、Rev. 3.0 の Lane Level Encoding を参照して
ください。
Gen1 と Gen2 のデータ・レートでは使用しません。
アクティブ High
pipe_tx_blk_start
入力
Gen3 向では、TX データで 128 ビットのブロック・デ
ータの開始ブロック・バイト位置を指定します。PCS
および PHY-MAC（FPGA コア）間のインタフェース
tx_coreclkin が 32 ビットである際に使用します。
Gen1 と Gen2 のデータ・レートでは使用しません。
アクティブ High
pipe_tx_elecidle
入力
非同期
送信出力を強制的に電気的アイドルにします。タイ
ミング図については Intel PHY Interface for PCI Express
(PIPE)を参照してください。
アクティブ High
pipe_tx_detectrx_
loopback
入力
PHY に受信検出動作の開始を指示します。パワーア
ップ後にこの信号をアサートすると、ループバック動
作を開始します。タイミング図については Intel PHY
tx_coreclkin Interface for PCI Express (PIPE)の項 6.4 を参照してくだ
さい。
アクティブ High
pipe_tx_
compliance
入力
1 サイクルの間アサートすると、ランニング・ディス
パリティを負にセットします。コンプライアンス・パ
ターンを送信するときに使用します。詳しくは Intel
tx_coreclkin PHY Interface for PCI Express (PIPE) Architecture の項
6.11 を参照してください。
アクティブ High
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-280
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
pipe_rx_polarity
入力/出力クロック・ドメ
イン
入力
非同期
概要
1'b1 であれば、PHY 層に受信データの極性を反転させ
るよう命令します。
アクティブ High
指定された状態にパワー・ステートを変更するうよう
PHY に要求します。パワー・ステートは以下のように
エンコードされます。
pipe_
powerdown[1:0]
入力
tx_coreclkin
2'b00: P0 - 通常動作
2'b01: P0s - 低リカバリ時間、省電力ステート
2'b10: P1 - 長リカバリ時間、低消費電力ステート
2'b11: P2 - 最も低い電力ステート
VOD マージンの選択を送信します。PHY-MAC が、リ
ンク・コントロール 2 レジスタの値に基づいて、この
信号の値をセットします。以下のエンコーディング
が定義されています。
pipe_tx_
margin[2:0]
入力
3'b000：通常動作範囲
tx_coreclkin
3'b001：フル・スイング：800～1200 mV、ハーフ・ス
イング：400～700 mV
3'b010～3'b011：予約
3'b100～3'b111：フル・スイング：200～400 mV、ハー
フ・スイング：100～200 mV、その他は予約
pipe_tx_swing
入力
tx_coreclkin
トランシーバが、pipe_tx_margin で定義されたフルス
イング電圧とハーフスイング電圧のどちらを使用し
ているかを示します。
1'b0：フル・スイング
1'b1：ハーフ・スイング
pipe_tx_deemph
入力
非同期
ディエンファシスの選択を送信します。PCI Express
の Gen2（5 Gbps）モードでトランスミッタのディエン
ファシスを選択します。
1'b0：–6 dB
1'b1：–3.5 dB
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
入力/出力クロック・ドメ
イン
2-281
概要
Gen3 向では、トランスミッタのディエンファシスを
選択します。この 18 ビットで以下に示す係数を指定
します。
[5:0]：C-1
[11:6]：C0
pipe_g3_
txdeemph[17:0]
入力
非同期
[17:12]：C+1
Gen3 対応のデザインでは、Gen2 データ・レート向け
TX ディエンファシスは常に-6 dB です。Gen1 デー
タ・レート向け TX ディエンファシスは常に-3.5 dB で
す。
詳しくは Intel PHY Interface for PCI Express (PIPE)
Architecture の項 6.6 を参照してください。
pipe_g3_
rxpresethint
入力
非同期
レシーバに RX プリセット・ヒントを提供します。
High にアサートされると、電気的アイドル状態は、リ
ンクのもう一端でデバイスを検出するアナログ回路
を使用して特定されるのではなく、推測されます。以
下のエンコードが定義されています。
3’b0xx:現在の LTSSM ステートで電気的アイドルの推
測が必要とされていない 3’b100：128 ms 内に COM/
SKP OS が存在しない 3’b101：Gen1 または Gen2 で
1280 UI インターバル内に TS1/TS2 OS が存在しない
3’b110：Gen1 で 2000 UI インターバル内に、Gen2 で
16000 UI インターバル内に、電気的アイドル終了が存
在しない 3’
pipe_rx_
eidleinfersel[2:0
]
入力
非同期
3’b100：128 ms 内に COM/SKP OS が存在しない
3’b101：Gen1 または Gen2 で 1280 UI インターバル内
に TS1/TS2 OS が存在しない 3’b110：Gen1 で 2000 UI
インターバル内に、Gen2 で 16000 UI インターバル内
に、電気的アイドル終了が存在しない 3’
3’b101：Gen1 または Gen2 で 1280 UI インターバル内
に TS1/TS2 OS が存在しない 3’b110：Gen1 で 2000 UI
インターバル内に、Gen2 で 16000 UI インターバル内
に、電気的アイドル終了が存在しない 3’
3’b110：Gen1 で 2000 UI インターバル内に、Gen2 で
16000 UI インターバル内に、電気的アイドル終了が存
在しない 3’
3’b111：Gen1 で 128 ms ウィンドウ内に電気的アイド
ル終了が存在しない
注: FPGA ファブリックにレシーバの電気的アイ
ドル推測（EII）を実装することを推奨します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-282
UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
入力/出力クロック・ドメ
イン
概要
以下のリストに定義された 2 ビットのエンコード
pipe_rate[1:0]
入力
非同期
2'b00：Gen1 レート（2.5 Gbps）
2'b01：Gen2 レート（5.0 Gbps）
2'b1x：Gen3 レート（8.0 Gbps）
pipe_sw_done
pipe_tx_data_
valid
入力
入力
N/A
レート切り替えが完了したことを示す、マスタ・クロ
ック生成バッファからの信号です。ボンディング・モ
ードでのみこの信号を使用します。
ノン・ボンディングのアプリケーションでは、この信
号は内部でローカル CGB に接続されます。
Gen3 では、この信号は PHY に現在のクロック・サイ
クルで tx_parallel_data を無視するよう指示するた
めに、MAC によってディアサートされます。1'b1 の
tx_coreclkin 値は PHY がデータを使用する必要があることを示し
ます。0 の値は PHY がデータを使用する必要がない
ことを示します。
アクティブ High
PHY - MAC 層への PIPE 出力
rx_parallel_
data[31:0]、
[15:0]、または
[7:0]
MAC へ駆動される RX パラレル・データです。
出力
rx_coreclkin
Gen1 では 8 ビットまたは 16 ビットにできます。
Gen2 では 16 ビットのみです。Gen3 では 32 ビットで
す。
データとコントロールのインジケータです。
rx_datak[3:0]、
[1:0]、または[0]
Altera Corporation
出力
Gen1 または Gen2 では、0 であれば rx_parallel_data
がデータであることを示し、1 であれば rx_parallel_
rx_coreclkin data がコントロールであることを示します。
Gen3 では、Bit[0]が rx_parallel_data[7:0]に対応
し、Bit[1]が rx_parallel_data[15:8]に対応し、それ
以降も同様に続きます。
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PIPE 向けネイティブ PHY IP のポート
ポート
入力/出力クロック・ドメ
イン
2-283
概要
Gen3 向では、送信された 130 ビット・ブロックがデー
タかあるいはコントロール・オーダー・セットのブロ
ックであるかを示します。以下のエンコードが定義
されています。
2’b10：データ・ブロック 2’
pipe_rx_sync_
hdr[1:0]
pipe_rx_blk_start
出力
rx_coreclkin
2'b01：コントロール・オーダー･セット・ブロック
この値は pipe_rx_blk_start = 4'b0001 の際に読み出
されます。128b/130b のエンコードとデコードを用い
るデータ送信と受信について、詳しくは PCI Express
Base Specification, Rev. 3.0 の項 4.2.2.1. Lane Level
Encoding を参照してください。
出力
Gen3 向では、RX データで 128 ビットのブロック・デ
ータの開始ブロック・バイト位置を指定します。PCS
および PHY-MAC（FPGA コア）間のインタフェース
rx_coreclkin が 32 ビットである際に使用します。Gen1 と Gen2 の
データ・レートでは使用しません。
アクティブ High
pipe_rx_data_
valid
出力
Gen3 では、この信号は MAC に現在のクロック・サイ
クルで rx_parallel_data を無視するよう指示するた
めに、PHY によってディアサートされます。1'b1 の値
rx_coreclkin は MAC がデータを使用する必要があることを示しま
す。1'b0 の値は MAC がデータを使用する必要がない
ことを示します。
アクティブ High
pipe_rx_valid
pipe_phy_status
pipe_rx_elecidle
rx_coreclkin
出力
複数の PHY 要求の完了を通信するために使用される
信号です。
rx_coreclkin
アクティブ High
出力
Arria 10 トランシーバへのプロトコルの実装
フィードバック
RX データおよびコントロールが有効である際にアサ
ートされます。
出力
非同期
アサートされると、レシーバの電気的アイドルが検出
されています。
アクティブ High
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2-284
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2015.05.11
PIPE コンフィギュレーションでチャネルを配置する方法
ポート
入力/出力クロック・ドメ
イン
概要
受信データ・ストリームおよびレシーバ検出のために
受信ステータスおよびエラー・コードをエンコードす
る信号です。以下のエンコードが定義されています。
3'b000 - 受信データは OK
3'b001 - SKP が 1 つ追加された
3'b010 - SKP が 1 つ削除された
pipe_rx_
status[2:0]
出力
3'b011 - レシーバが検出された
rx_coreclkin
3'b100 - 8B/10B または 128b/130b のどちらかのデコー
ド・エラー、および RX ディスパリティ・エラー（オ
プション）
3'b101 - エラスティック・バッファのオーバーフロー
3'b110 - エラスティック・バッファのアンダーフロー
3'b111 - ディスパリティ・エラー受信、3'b100 でディス
パリティ・エラーがレポートされた場合には使用され
ない。
pipe_sw
出力
N/A
クロック生成バッファへのレート切り替え要求を示
す信号です。ボンディング・モードでのみこの信号を
使用します。
ノン・ボンディングのアプリケーションでは、この信
号は内部でローカル CGB に接続されます。
アクティブ High
PIPE コンフィギュレーションでチャネルを配置する方法
フィッタまたはソフトウェア・モデルではなく、ハードウェアがすべての配置制限を規定しま
す。制限は以下の通りです。
• チャネルはボンディング・デザイン向けにコンフィギュレーションされる必要がある
• x6 ラインにアクセスする唯一の方法はマスタ CGB であり、これをボンディング・デザインで
使用する必要がある。ローカル CGB は x6 へのアクセスを持たないので、ローカル CGB チャ
ネルをスレーブ・チャネルへのルート・クロック信号に使用することはできない。
PCIe 向け Arria 10 ハード IP を使用する際のチャネル配置のガイドラインについては PCIe User
Guide を参照してください。
関連情報
Arria 10 Avalon-MM Interface for PCIe Solutions User Guide
ボンディング・コンフィギュレーションのマスタ・チャネル
PCIe では、PMA と PCS のどちらもボンディングされている必要があります。ハードウェアに個
別のマスタ CGB があるので、PMA マスタ・チャネルは指定する必要がありません。しかし、ネ
イティブ PHY を介して PCS マスタ・チャネルを指定する必要があります。ロジカル PCS マス
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Arria 10 トランシーバへのプロトコルの実装
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ボンディング・コンフィギュレーションのマスタ・チャネル
2-285
タ・チャネルとして、任意のデータ・チャネル（ボンディング・グループの一部）を選択するこ
とができます。
注: PCS マスタとしていずれのチャネルを選択しても、フィッタはマスタ・チャネルとしてトラ
ンシーバ・バンクの物理チャネル 1 またはチャネル 4 を選定します。これは、ASN とマスタ
CGB の接続がハードウェアではトランシーバ・バンクのこれら 2 つのチャネルにしかないた
めです。
表 2-163: PIPE コンフィギュレーションの PCS マスタ論理チャネル
PIPE コンフィギュレーション
PCS マスタ論理チャネル＃（デフォルト）
x1
0
x2
1
x4
2
(38)
x8
4
以下の図に、デフォルト設定を示します。
図 2-91: x2 コンフィギュレーション
CH5
fPLL
Master
CGB
CH4
CH3
CH2
ATX
PLL
fPLL
Master
CGB
CH1
CH0
CH5
Transceiver bank
ATX
PLL
fPLL
Master
CGB
CH4
CH3
CH2
ATX
PLL
Transceiver bank
fPLL
1
CH1
Master CH
0
CH0
Data CH
Logical
Channel
Physical
Channel
Master
CGB
ATX
PLL
注: 物理チャネル 0 を論理チャネル 0 とアラインメントします。
(38)
トランシーバ・バンクで PCS マスタ論理チャネルが物理チャネル 1 または 4 とアラインメントされ
るようにします。
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2-286
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ボンディング・コンフィギュレーションのマスタ・チャネル
図 2-92: x4 コンフィギュレーション
以下の図に、ボンディングの 4 チャネルを配置する、もうひとつの方法を示します。この場合に
は、PCS マスタ論理チャネルの番号をチャネル 1 に指定する必要があります。
CH5
fPLL
Master
CGB
CH4
CH3
CH2
ATX
PLL
fPLL
Master
CGB
CH1
CH0
CH5
Transceiver bank
ATX
PLL
fPLL
Master
CGB
CH4
3
CH3
Data CH
2
CH2
Data CH
1
CH1
Master CH
0
CH0
Data CH
Logical
Channel
Physical
Channel
ATX
PLL
Transceiver bank
fPLL
Master
CGB
ATX
PLL
注: 物理チャネル 0 を論理チャネル 0 とアラインメントします。
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ボンディング・コンフィギュレーションのマスタ・チャネル
2-287
図 2-93: x8 コンフィギュレーション
x8 コンフィギュレーションでは、アルテラは、最も遠いスレーブ・チャネルから最大でも 4 チ
ャネルしか離れていないチャネルをマスタ・チャネルとして選択することを推奨します。
CH5
fPLL
Master
CGB
CH4
CH3
CH2
ATX
PLL
fPLL
7
CH1
Data CH
6
CH0
Data CH
5
CH5
Data CH
4
CH4
Master CH
3
CH3
Data CH
2
CH2
Data CH
1
CH1
Data CH
0
CH0
Data CH
Logical
Channel
Physical
Channel
Master
CGB
Transceiver bank
ATX
PLL
fPLL
Master
CGB
ATX
PLL
Transceiver bank
fPLL
Master
CGB
ATX
PLL
注: 物理チャネル 0 を論理チャネル 0 とアラインメントします。
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2-288
Gen3 データ・レートでの PCIe（PIPE）向け PHY IP コアのリンク・イコライゼーシ
ョン
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図 2-94: x4 の別のコンフィギュレーション
以下の図に、ボンディングの 4 チャネルを配置する、もうひとつの方法を示します。この場合に
は、PCS マスタ論理チャネルの番号をチャネル 4 に指定する必要があります。
CH5
fPLL
Master
CGB
CH4
CH3
Transceiver bank
CH2
fPLL
Master
CGB
CH1
3
CH0
Data CH
2
CH5
Data CH
1
CH4
Master CH
0
CH3
Data CH
CH1
CH0
ATX
PLL
fPLL
Master
CGB
CH2
Logical
Channel
ATX
PLL
ATX
PLL
Transceiver bank
fPLL
Master
CGB
ATX
PLL
Physical
Channel
上記の図に示すように、フィッタは物理チャネル 1 またはチャネル 4 のどちらかを PIPE のボン
ディング・コンフィギュレーションにおける PCS マスタとして選択します。
Gen3 データ・レートでの PCIe（PIPE）向け PHY IP コアのリンク・イコライゼー
ション
Gen3 モードは、データ・レート、チャネル特性、レシーバ・デザイン、プロセスの多様性のた
めに TX および RX リンク・イコライゼーションを必要とします。リンク・イコライゼーション
処理により、エンドポイントおよびルート・ポートで、各レーンの TX と RX の設定を調整して
信号品質を改善することができます。この処理により、Gen3 リンクのビット・エラー・レート
（BER）が 10-12 未満になります。
4 段階のリンク・イコライゼーションの 8.0 GT/s データ・レートでの手順について詳しくは PCI
Express Base Specification, Rev 3.0 の項 4.2.3 を参照してください。新しい LTSSM ステートである
Recovery.Equalization はフェーズ 0～3 を有しており、Gen3 イコライゼーションを通して進行状
況を反映します。リンク・イコライゼーションのフェーズ 2 と 3 はオプションです。ただし、調
整が発生しない場合でも、各リンクは 4 つのフェーズすべてを通して進行させる必要がありま
す。フェーズ 2 と 3 をスキップすると、リンク・トレーニングの速度が上がりますが、リンク
BER の最適化が犠牲になります。
フェーズ 0
フェーズ 0 の手順は以下の通りです。
1. アップストリーム・コンポーネントは Recovery.Rcvrconfig 中にダウンストリーム・コンポー
ネントに EQ TS2 トレーニング・セットと開始プリセットを送信することにより、イコライゼ
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Gen3 データ・レートでの PCIe（PIPE）向け PHY IP コアのリンク・イコライゼーシ
ョン
2-289
ーションのフェーズ 0 に入ります。EQ TS2 トレーニング・セットは 2.5　GT/s あるいは 5　GT/s で送信することができます。
2. ダウンストリーム・コンポーネントは、8 GT/s で Recovery.Speed を終了した後でイコライゼ
ーションのフェーズに入ります。トレーニング・シーケンスから開始プリセットを受け取り、
トランスミッタに適用します。アップストリーム・コンポーネントはこのときフェーズ 1 に
入っており、8 GT/s で動作しています。
3. フェーズ 1 に移るためには、レシーバが BER <10-4 になっている必要があります。レシーバ
は、連続したトレーニング・シーケンスを十分にデコードできるようになります。
4. イコライゼーション・フェーズ 1 に移動するためには、ダウンストリーム・コンポーネント
が 2'b01 にセットされたイコライゼーション・コントロール（EC）ビットを含むトレーニン
グ・セットを検出する必要があります。
フェーズ 1
イコライゼーション・プロセスのフェーズ 1 の間に、リンク・パートナはフルスイング（FS）と
低周波数（LF）の情報を交換します。これらの値は、TX 係数の上限と下限を示します。レシー
バは、この情報を使用して次のトランスミッタ係数のセットを計算し要求します。
1. アップストリーム・コンポーネントは、1’b0 にセットされた EC ビットを含むトレーニング・
セットがすべてのレーンでキャプチャされると EQ フェーズ 2 に移ります。また、EC=2'b10、
開始プリ・カーソル、メイン・カーソル、およびポスト・カーソルの係数を送信します。
2. ダウンストリーム・コンポーネントは、これらの新しいトレーニング・セットを検出した後
で EQ フェーズ 2 に移ります。
フェーズ 2（オプション）
フェーズ 2 の間に、エンドポイントはルート・ポートの TX 係数を調整します。エンドポイント
が低い分解能に適したプリセットを使用するか、または高い分解能に適した係数を使用するかを
TS1 Use Preset ビットで決定します。
注: PCI Express（PIPE）向け PHY IP コアをエンドポイントとして使用している場合には、フェ
ーズ 2 の調整はできません。PIPE インタフェースは、ルート・ポートが係数プリセットを決
定する指針とする測定基準を提供していません。ルート・ポートは既存の係数を反映して次
のフェーズに移る必要があります。なお、アルテラ・デバイスが示すデフォルトのフルスイ
ング（FS）値は 40 であり、低周波数（LF）は 13 です。
PCI Express（PIPE）向け PHY IP コアをルート・ポートとして使用している場合に、エンドポイ
ントがルート・ポートの TX 係数を調整することができます。
調整シーケンスは以下の手順で進められます。
1. エンドポイントは、ルート・ポートによって送信されたフェーズ 2 トレーニング・セットか
ら開始プリセットを受け取ります。
2. エンドポイント・レシーバの回路が BER を推量します。この回路は FS と LF を使用してトラ
ンスミッタ係数の次のセットを計算します。また、この情報をトレーニング・セットに埋め
込み、リンク・パートナが自身のトランスミッタに適用するようにします。
ルート・ポートは、これらの係数とプリセットをデコードし、トランスミッタ係数の 3 つの
ルールへの適用性チェックを行い、トランスミッタに設定を適用し、また、それらをトレー
ニング・セットにして送ります。トランスミッタ係数の 3 つのルールは以下のとおりです。
1. |C-1| <= Floor (FS/4)
2. |C-1|+C0+|C+1| = FS
3. C0-|C-1|-|C+1 |>= LF
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2-290
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デザイン例
なお、ここでは C0 とはメイン・カーソル（バースト）であり、C-1C-1 とはプリ・カーソル
（プリシュート）であり、C+1C+1 とはポスト・カーソル（ディエンファシス）です。
3. このプロセスは、ダウンストリーム・コンポーネントのレシーバの BER が < 10-12 になるまで
繰り返されます。
フェーズ 3（オプション）
このフェーズの間に、ルート・ポートはエンドポイントのトランスミッタを調整します。このプ
ロセスは、逆の方向に動作するほかはフェーズ 2 との相似です。
PCI Express（PIPE）向け PHY IP コアをルート・ポートとして使用している場合には、フェーズ
3 での調整を行うことができません。
フェーズ 3 のチューニングが完了すると、ルート・ポートは、Recovery.RcvrLock に移行し、EC
= 2'b00 と、フェーズ 2 で決定された最終的な係数あるいはプリセットを送信します。エンドポ
イントは Recovery.RcvrLock に移行し、フェーズ 3 で決定された最終的な係数あるいはプリセッ
トを使用します。
リンク調整の推奨事項
レシーバの BER を改善するために、アルテラは、CTLE をエンドポイント向けにフェーズ 2 イコ
ライゼーションで、またはルート・ポート向けにフェーズ 3 イコライゼーションで、オンにする
ことを推奨します。CTLE を異なるモードで有効にします。
注: 詳しくはこの資料の CTLE の項を参照してください。
関連情報
• 5-6 ページの連続時間リニア・イコライゼーション（CTLE）
• PCI Express Base Specification
• PIPE Specification
デザイン例
Arria 10 Transceiver PHY Design Examples Wiki ページにある PIPE Design Example は、包括的な
PCIe デザインからのさまざまな IP の接続性を提示します。デザイン例には以下のコンポーネ
ントが含まれます。
• PHY—PIPE Gen1x4、Gen2x8、Gen3x1、または Gen3 x8 モード向けにコンフィギュレーション
されたネイティブ PHY IP コア
• ATX PLL—Gen3 データ・レート向けに使用される PLL
• fPLL—Gen1 および Gen2 データ・レート向けに使用される PLL
• リセット・コントローラ
• MAC
• データ・ジェネレータ
デザイン例は PIPE に特化した機能とブロックを動作させます。擬似 MAC はコントロール信号
を動作させ、また、LTSSM の一部を実装します。データ・ジェネレータとチェッカーは、TS1、
TS2、EIOS、EIEOS、SKP OS といったオーダー・セットを生成し、検証することができます。こ
れらはまた、Gen3 レートで動作しながらスクランブルやデスクランブルが可能です。
Wiki ページの PIPE Design File 内にある PIPE Design Example User Guide には、SDC タイミング制
約に関する推奨事項が含まれています。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
CPRI
2-291
注: Wiki ページ上のデザイン例は、ユーザーがデザインを開発するための実用的なガイダンスを
提供します。しかし、これらはアルテラにより補償されるものではありません。ご利用に際
して注意してください。
関連情報
PIPE Design Example
CPRI
CPRI（Common Public Radio Interface）は、ワイヤレス・ネットワーク REC（Radio Equipment
Controller）が通信可能なリモート RE（Radio Equipment）からデータをアップリンクおよびダウ
ンリンクするために開発された高速シリアル・インタフェースです。
CPRI プロトコルは、無線基地局における REC と RE の間のインタフェースを定義します。物理
層は、電気インタフェース（従来の無線基地局など）と光インタフェース（リモート無線ヘッド
を使用する無線基地局など）のどちらもサポートします。CPRI 仕様の範囲はリンク・インタフ
ェースのみに限定されており、これはポイント・ツー・ポイント・インタフェースです。リンク
は、複数の RE の直接的接続を含む、あらゆる REC ならびに RE 間のネットワーク・トポロジの
シンプルで堅牢な運用を可能とするために必要なすべての機能を備えています。
CPRI 向けトランシーバ・チャネルのデータパスとクロック
図 2-95: CPRI 向けトランシーバ・チャネルのデータパスとクロック
Transmitter Standard PCS
Transmitter PMA
32
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
40
FPGA
Fabric
PRBS
Generator
245 MHz
tx_coreclkin
tx_clkout
245 MHz
/2, /4
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
32
RX
FIFO
Byte
Deserializer
8B/10B Decoder
245 MHz
Parallel Clock
(From Clock
Divider)
Rate Match FIFO
Parallel Clock
(Recovered)
Word Aligner
Deserializer
CDR
rx_serial_data
40
rx_coreclkin
rx_clkout
245 MHz
tx_clkout
rx_clkout or
tx_clkout
/2, /4
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
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Parallel and Serial Clock
Serial Clock
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2-292
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CPRI 向け TX PLL の選択
表 2-164: サポートされるシリアル・データ・レートでのチャネル幅のオプション
シリアル・デー
タ・レート
（Mbps）
チャネル幅（FPGA～PCS ファブリック）
8/10 ビット幅
16/20 ビット幅
8 ビット
16 ビット
16 ビット
32 ビット
614.4
あり
あり
N/A
N/A
1228.8
あり
あり
あり
あり
2457.6
あり
あり
あり
あり
3072
あり
あり
あり
あり
4915.2
N/A
N/A
あり
あり
6144
N/A
N/A
あり
あり
9830.4
N/A
N/A
N/A
あり
CPRI 向け TX PLL の選択
必要なデータ・レートに合わせてトランスミッタ PLL を選択します。
表 2-165: TX PLL でサポートされるデータ・レート
ATX と fPLL はクロック・ボンディング機能をサポートしています。
サポートされるデータ・レート（Mbps）
TX PLL
ATX
614.4、1228.8、2457.6、3072、4915.2、6144、9830.4
fPLL
614.4、1228.8、2457.6、3072、4915.2、6144
CMU
614.4、1228.8、2457.6、3072、4915.2、6144、9830.4
注: CMU PLL を使用するチャネルはボンディングできません。CMU PLL は、それが存在するト
ランシーバ・バンク内のチャネルのみ駆動可能なクロックを提供します。
オート・ネゴシエーション
オート・ネゴシエーションが必要な際に、フレーム同期が成功しなければ、チャネルはサポート
される最高の周波数で初期化し、逐次的に低いデータ・レートへと切り替えてゆきます。デザイ
ンにオート・ネゴシエーションが必要な場合には、データ伝送で要求されるクロックを生成する
ために必要な PLL 数を最小限に抑えることができるように、ベース・データ・レートを選択し
ます。
また、ベース・データ・レートを選択すると、ローカル・クロック生成ブロック（CGB）分周器
の変更によって、データ・レートを変更することができます。ベース・データ・レートを 1 つに
することが難しい場合には、追加の PLL を使用して必要なデータ・レートを生成します。
表 2-166: 使用できるデータ・レートに推奨されるベース・データ・レートおよびクロック生成ブロック
データ・レート（Mbps）
1228.8
Altera Corporation
ベース・データ・レート
ローカル CGB 分周
9830.4
8
Arria 10 トランシーバへのプロトコルの実装
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CPRI 向けにサポートされる機能
データ・レート（Mbps）
ベース・データ・レート
ローカル CGB 分周
2457.6
9830.4
4
3072.0
6144.0
2
4915.2
9830.4
2
6144.0
6144.0
1
9830.4
9830.4
1
2-293
CPRI 向けにサポートされる機能
CPRI プロトコルは、これらのプロトコルを実装するリンクを介して容認可能なレイテンシ変動
の厳しい要件を定めています。
CPRI（オート）ならびに CPRI（マニュアル）トランシーバ・コンフィギュレーション・ルール
は、どちらも CPRI デザインに使用できます。どちらのモードも同じ機能ブロックを使用します
が、ワード・アライナのコンフィギュレーション・モードはオートとマニュアルのモード間で異
なります。CPRI（オート）モードでは、ワード・アライナは確定モードで動作します。CPRI（マ
ニュアル）モードでは、ワード・アライナは、マニュアル・モードで動作します。
時分割多重システムにおける伝送の干渉を回避するために、セル・ネットワーク内のすべての無
線機は、遅延不確実性が最小限の、正確な遅延予測を必要とします。向上されるスペクトル効率
および帯域幅のために、遅延不確実性の減少が常に求められます。Arria 10 デバイスには、REC
と RE の両方で遅延不確実性を最小限に抑えるための機能がデザインされています。
CPRI 向けの確定的レイテンシ・モードのワード・アライナ
ワード・アライナの確定的レイテンシ・ステート・マシンは、ワード・アライメント処理におい
て既知の遅延変動を減少させます。これは、デシリアライザでワード境界をシリアル・クロック
の半サイクル（1 UI）スリップさせることにより、自動的に同期し、またアラインメントしま
す。ワード・アライナへの受信データは、ワード・アライメント・パターン（K28.5）の境界に
アラインメントされます。
図 2-96: ワード・アライナの確定的レイテンシ・ステート・マシン
Clock-Slip
Control
Parallel
Clock
From RX CDR
Deserializer
Deterministic Latency
Synchronization State Machine
To 8B/10B Decoder
確定的レイテンシ・ステート・マシン・モードを使用する際は、リセット・シーケンスの完了後
に rx_std_wa_patternalign をアサートしてパターン・アラインメントを開始します。この信号
は全てのケースでエッジ・トリガ信号です。ただし、ワード・アライナがマニュアル・モードで
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2-294
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2015.05.11
トランスミッタおよびレシーバのレイテンシ
PMA 幅が 10 であり、さらに rx_std_wa_patternalign がレベル・センシティブである場合は例
外となります。ワード境界の同期を可能にするために、この信号を 2 パラレル・クロック・サイ
クル以上アサートする必要があります。
図 2-97: ワード・アライナの確定モードの波形
rx_clkout
rx_std_wa_patternalign
rx_parallel_data
rx_errdetect
rx_disperr
rx_patterndetect
rx_syncstatus
f1e4b6e4
1101
1101
0000
0000
b9dbf1db
0000
0000
915d061d
1010
1010
e13f913f
1000
1000
7a4ae24a
0010
0000
bbae9b10
1010
1010
bcbcbcbc
0000
0000
1111
1111
95cd3c50
91c295cd
0000
関連情報
5-44 ページのワード・アライナ
トランスミッタおよびレシーバのレイテンシ
rx_bitslipboundaryselectout ポートでは、リンク同期機能（ワード・アライナ・ブロック内）
からのレイテンシ変動は確定的です。さらに、ワード・アライナ・ブロック内のレイテンシ変動
を補償するために、tx_bitslipboundaryselect ポートを使用して、リモート無線ヘッドのポート
実装へのラウンド・トリップ・トランシーバ・レイテンシを固定することができます。また、
tx_bitslipboundaryselect ポートは、トランスミッタ・シリアル・データ・ストリームでスリッ
プさせるビット数を制御するために使用することができます。必要な場合には、
tx_bitslipboundaryselect ポートを使用して、ラウンド・トリップ・レイテンシを端数のないサ
イクル数に丸めることができます。
バイト・デシリアライザを使用する際は、コンマ・バイトがワードの下位バイトで受信されたの
か、あるいは上位バイトで受信されたのかを判断するための追加のロジックが FPGA ファブリッ
ク内に必要です。遅延は、コンマ・バイトがあるワードに依存します。
トランスミッタおよびレシーバ・チャネル・データパスのレイテンシの合計は、以下のように計
算されます。
• トランスミッタ・チャネル・データパスのレイテンシの合計は、トランスミッタの固定レイ
テンシおよび tx_bitslipboundaryselect 遅延に等しい
• レシーバ・チャネル・データパスのレイテンシの合計は、レシーバの固定レイテンシ、
rx_std_bitslipboundarysel 遅延およびバイト・デシリアライザ遅延に等しい
注: レイテンシの数値については、デバイスの特性評価中です。
CPRI 向けのマニュアル・モードのワード・アライナ
CPRI（マニュアル）でワード・アライナをコンフィギュレーションする場合は、ワード・アラ
イナは、受信データ・ストリームを特定のアラインメント・キャラクタへと解析変換します。
rx_digitalreset のディアサート後、rx_std_wa_patternalign のアサートにより、ワード・アラ
イナを受信データ・ストリームで定義済みワード・アライメント・パターンまたはその補数にロ
ックさせます。さまざまな形で動作を行うマニュアル・モードでのワード・アライナの動作が、
PCS - PMA インタフェース幅によって異なることに注意が必要です。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
CPRI 向けのマニュアル・モードのワード・アライナ
2-295
表 2-167: マニュアル・モードでのワード・アライナ信号ステータスの動作
PCS - PMA イン
タフェース幅
rx_std_wa_patternalign
の動作
rx_syncstatus の動作
rx_patterndetect の動作
10
レベル・センシティブ
1 パラレル・クロック・サ 1 パラレル・クロック・サ
イクル（3 つのコントローイクル
ル・パターンが検出された
際）
20
エッジ・センシティブ
次の rx_std_wa_
patternalign の立ち上が
りエッジまでアサートを
維持
1 パラレル・クロック・サ
イクル
PCS - PMA 幅= 10
PCS - PMA インタフェース幅が 10 である際に、異なるワード境界の最初のワード・アラインメ
ント後に 3 つ連続したワード・アライメント・パターンを検出すると、ワード・アライナは、
rx_std_wa_patternalign がアサートを維持していれば、この新しいワード境界に再同期します。
rx_std_wa_patternalign はレベル・センシティブです。rx_std_wa_patternalign をディアサー
トしていれば、ワード・アライナは、新しいワード境界のアラインメント・パターンを見つけた
としても現在のワード境界を維持します。ワード・アライナが新しいワード境界に同期した際に
は、rx_patterndetect と rx_syncstatus が 1 パラレル・クロック・サイクルの間アサートされま
す。
PCS - PMA 幅= 20
PMA - PCS 幅が 20 である際には、異なるワード境界の最初のアラインメント後のいずれのアラ
インメント・パターンの検出によっても、ワード・アライナは、rx_std_wa_patternalign の立
ち上がりエッジでこの新しいワード境界に再同期します。rx_std_wa_patternalign はエッジ・
センシティブです。ワード・アライナは次の rx_std_wa_patternalign の立ち上がりエッジまで
現在のワード境界を維持します。ワード・アライナが新しいワード境界に同期した際には、
rx_patterndetect は 1 パラレル・クロック・サイクルの間アサートし、rx_syncstatus は次の
rx_std_wa_patternalign の立ち上がりエッジまでアサートを維持します。
図 2-98: マニュアル・アラインメント・モードでのワード・アライナの波形
rx_clkout
rx_std_wa_patternalign
rx_parallel_data 0... f1e4b6e4 b9dbf1db 915d061d e13f913f
rx_patterndetect 0
rx_syncstatus 0000
7a4ae24a bcbc7b78
1100
1100
bcbcbcbc
1111
1111
95cd3c50 91c295cd
0000
ded691c2
関連情報
5-44 ページのワード・アライナ
Arria 10 トランシーバへのプロトコルの実装
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2-296
UG-01143
2015.05.11
Arria 10 トランシーバへの CPRI の実装方法
Arria 10 トランシーバへの CPRI の実装方法
はじめる前に
CPRI プロトコルを実装する前に、標準 PCS と PMA のアーキテクチャ、PLL アーキテクチャ、
ならびにリセット・コントローラについて十分に把握している必要があります。
1. IP カタログから Arria 10 Transceiver Native PHY IP をインスタンス化します。
詳しくは、2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. 実装するプロトコルに応じて、Datapath Options の下の Transceiver configuration rules のリス
トから CPRI (Auto)または CPRI (Manual)を選択します。
3. 起点として、2-298 ページの CPRI 向けネイティブ PHY IP のパラメータ設定の表のパラメー
タ値を使用します。または 2-18 ページのプリセットで説明しているプロトコル・プリセット
を使用することもできます。その後で、デザインの具体的な要件に応じて設定を修正します。
4. Generate をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
図 2-99: CPRI 向けのネイティブ PHY IP の信号とポート
Arria 10 Transceiver Native PHY
tx_cal_busy
rx_cal_busy
NIOS
Hard Calibration IP
Reconfiguration
Registers
TX PMA
tx_serial_data
tx_serial_clk0
(from TX PLL)
Serializer
TX Standard PCS
10/20
Local Clock
Generation
Block
Deserializer
CDR
tx_digital_reset
tx_datak[1:0]
tx_parallel_data[15:0]
tx_coreclkin
tx_clkout
tx_analog_reset
rx_analog_reset
RX PMA
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
tx_datak
tx_parallel_data
tx_coreclkin
tx_clkout
unused_tx_parallel_data[118:0]
reconfig_reset
reconfig_clk
reconfig_avmm
RX Standard PCS
10/20
rx_datak
rx_parallel_data
rx_clkout
rx_coreclkin
rx_errdetect
rx_disperr
rx_runningdisp
rx_patterndetect
rx_syncstatus
rx_std_wa_patternalign
unused_rx_parallel_data[118:0]
rx_digital_reset
rx_datak[1:0]
rx_parallel_data[15:0]
rx_clkout
rx_coreclkin
rx_errdetect[1:0]
rx_disperr[1:0]
rx_runningdisp[1:0]
rx_patterndetect[1:0]
rx_syncstatus[1:0]
rx_std_wa_patternalign
unused_rx_parallel_data[118:0]
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラを作成します。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
Arria 10 トランシーバへの CPRI の実装方法
2-297
ユーザー設計のリセット・コントローラの使用、またはネイティブ PHY リセット・コントロ
ーラ IP の使用が可能です。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。ポートを接続するた
めに、以下の図の情報を使用します。
図 2-100: CPRI PHY デザインの接続ガイドライン
clk
tx_ready
reset
rx_ready
Reset Controller
pll_sel
pll_refclk
pll_locked
PLL IP
pll_powerdown
rx_digitalreset
rx_analogreset
tx_digitalreset
tx_analogreset
rx_cal_busy
rx_is_lockedtodata
tx_cal_busy
pll_cal_busy
tx_serialclk0
rx_cdr_refclk
Data
Generator
Data
Verifier
tx_clkout
tx_parallel_data
Arria 10 Transceiver Native PHY
rx_clkout
tx_serial_data
rx_serial_data
rx_parallel_data
8. デザインをシミュレーションして機能性を検証します。
関連情報
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
標準 PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL アーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-72 ページの標準 PCS ポート
トランシーバ・ネイティブ PHY の標準的なデータパス向けポートの定義を提供します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-298
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2015.05.11
CPRI 向けネイティブ PHY IP のパラメータ設定
CPRI 向けネイティブ PHY IP のパラメータ設定
表 2-168: General および Datapath Options
ネイティブ PHY IP 向けのパラメータ・エディタの最初の 2 つのセクションは、トランシーバをカスタ
マイズするための汎用オプションとデータパス・オプションを提供します。
パラメータ
Message level for rule violations
値
error
warning
Transceiver configuration rules
CPRI (Auto)
CPRI (Manual)
PMA configuration rules
Transceiver mode
basic
TX / RX Duplex
Number of data channels
Data rate
1～36
614.4 Mbps
1228.8 Mbps
2457.6 Mbps
3072 Mbps
4915.2 Mbps
6144 Mbps
9830.4 Mbps
Enable datapath and interface reconfiguration
Off
Enable simplified data interface
On
表 2-169: TX PMA パラメータ
パラメータ
TX channel bonding mode
値
Not Bonded / PMA Bonding Only / PMA and PCS
Bonding
TX local clock division factor
1
Number of TX PLL clock inputs per channel
1
Initial TX PLL clock input selection
0
Enable tx_pma_clkout port
Off
Enable tx_pma_div_clkout port
On
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Arria 10 トランシーバへのプロトコルの実装
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CPRI 向けネイティブ PHY IP のパラメータ設定
パラメータ
tx_pma_div_clkout division factor
2-299
値
2
Enable tx_pma_elecidle port
Off
Enable tx_pma_qpipullup port (QPI)
Off
Enable tx_pma_qpipulldn port (QPI)
Off
Enable tx_pma_txdetectrx port (QPI)
Off
Enable tx_pma_rxfound port (QPI)
Off
Enable rx_seriallpbken port
Off
表 2-170: RX PMA パラメータ
パラメータ
値
Number of CDR reference clocks
1
Selected CDR reference clock
0
Selected CDR reference clock frequency
Quartus II ソフトウェアが示す有効範囲を選択
PPM detector threshold
1000
CTLE adaptation mode
manual
DFE adaptation mode
disabled
Number of fixed dfe taps
3
Enable rx_pma_clkout port
Off
Enable rx_pma_div_clkout port
On
rx_pma_div_clkout division factor
2
Enable rx_pma_clkslip port
Off
Enable rx_pma_qpipulldn port (QPI)
Off
Enable rx_is_lockedtodata port
On
Enable rx_is_lockedtoref port
On
Enable rx_set_locktodata and rx_set_locktoref
ports
Off
Enable rx_seriallpbken port
Off
Enable PRBS verifier control and status ports
Off
表 2-171: Standard PCS パラメータ
パラメータ
Standard PCS / PMA interface width
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値
20
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2-300
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CPRI 向けネイティブ PHY IP のパラメータ設定
パラメータ
値
FPGA fabric / Standard TX PCS interface width
32
FPGA fabric / Standard RX PCS interface width
32
Enable Standard PCS low latency mode
Off
TX FIFO mode
register_fifo
RX FIFO mode
register_fifo
Enable tx_std_pcfifo_full port
Off
Enable tx_std_pcfifo_empty port
Off
Enable rx_std_pcfifo_full port
Off
Enable rx_std_pcfifo_empty port
Off
TX byte serializer mode
Serialize x2
RX byte deserializer mode
Deserialize x2
Enable TX 8B/10B encoder
On
Enable TX 8B/10B disparity control
Off
Enable RX 8B/10B decoder
On
RX rate match FIFO mode
Disabled
RX rate match insert / delete -ve pattern (hex)
0x00000000
RX rate match insert / delete +ve pattern (hex)
0x00000000
Enable rx_std_rmfifo_full port
Off
Enable rx_std_rmfifo_empty port
Off
PCI Express Gen3 rate match FIFO mode
Enable TX bit slip
Bypass
Off（CPRI Auto コンフィギュレーション）
On（CPRI Manual コンフィギュレーション）
Enable tx_std_bitslipboundarysel port
Off（CPRI Auto コンフィギュレーション）
On（CPRI Manual コンフィギュレーション）
RX word aligner mode
deterministic latency（CPRI Auto コンフィギュレー
ション）
manual (FPGA fabric controlled)（CPRI Manual コン
フィギュレーション）
RX word aligner pattern length
10
RX word aligner pattern (hex)
0x000000000000017c
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CPRI 向けネイティブ PHY IP のパラメータ設定
パラメータ
値
Number of word alignment patterns to achieve
sync
3 (39)
Number of invalid data words to lose sync
3 (40)
Number of valid data words to decrement error
count
3 (41)
Enable fast sync status reporting for deterministic
latency SM
On / Off
Enable rx_std_wa_patternalign port
On / Off
Enable rx_std_wa_a1a2size port
Enable rx_std_bitslipboundarysel port
2-301
Off
Off（CPRI Auto コンフィギュレーション）
On（CPRI Manual コンフィギュレーション）
Enable rx_bitslip port
Off（CPRI Auto コンフィギュレーション）
On（CPRI Manual コンフィギュレーション）
Bit Reversal and Polarity Inversion のすべてのオ
プション
Off
PCIe Ports のすべてのオプション
Off
表 2-172: Dynamic Reconfiguration
パラメータ
Enable dynamic reconfiguration
Off
Share reconfiguration interface
Off
Enable Altera Debug Master Endpoint
Off
Enable embedded debug
Off
Enable capability registers
Off
Set user-defined IP identifier
Off
Enable prbs soft accumulators
Off
Generate SystemVerilog package file
(40)
(41)
0
Enable control and status registers
Configuration file prefix
(39)
値
altera_xcvr_native_a10
Off
トランシーバ PHY が CPRI の際には未使用です。
トランシーバ PHY が CPRI の際には未使用です。
トランシーバ PHY が CPRI の際には未使用です。
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2-302
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その他のプロトコル
パラメータ
値
Generate C header file
Off
Generate MIF (Memory Intialization File)
Off
表 2-173: Generation Options
パラメータ
Generate parameter documentation file
値
On
その他のプロトコル
エンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コンフ
ィギュレーションの使用
Arria 10 のトランシーバを使用してエンハンスト PCS をコンフィギュレーションすることによ
り、他の 10G プロトコル、または 10G に類するプロトコルをサポートすることができます。Basic
（Enhanced PCS）トランシーバ・コンフィギュレーション・ルールによって、トランシーバ・イ
ンタフェース、パラメータ、およびポートをユーザーが完全にコントロールしながらエンハンス
ト PCS へアへクセスすることができます。
Native PHY IP の Basic (Enhanced PCS)トランシーバ・コンフィギュレーション・ルールの使用に
よって、トランシーバをベーシックの機能性でコンフィギュレーションすることができます。
KR FEC 付きベーシックは、低レイテンシのフィジカル・コーディング・サブレイヤ（PCS）で
KR FEC をサポートします。KR FEC サブレイヤは、リンクのビット・エラー・レート（BER）性
能を向上させます。このコンフィギュレーションは、低レイテンシまたは低 BER 要件を持つア
プリケーション、または 10 Gbps やバックプレーンを介する 40Gbps イーサネットといったアプ
リケーション（10GBASE-KR プロトコル）を実装するために使用します。
順方向誤り訂正（FEC）機能は IEEE 802.3ap-2007 の 74 項で定義されています。FEC は、イーサ
ネット規定のビット・エラー・レート（BER）である 10-12 をノイズの多いチャネルで実現可能
にする、エラー検出と訂正のメカニズムを提供します。FEC サブレイヤは、製造時ならびに使用
環境の条件のばらつきを補償することにより、追加的なリンク・マージンを提供します。IEEE
802.3ap-2007 の 74 項で定義される FEC は、他の FEC メカニズム（たとえば、Optical Transport
Network FEC）と区別するために、KR FEC と呼ばれます。
注: このコンフィギュレーションは、位相補償およびレジスタ・モード、KR FEC PCS ブロック
で FIFO をサポートしています。 FPGA ファブリックもしくはソフト IP のいずれかで、アプ
リケーションに標準の、もしくは独自のプロトコル・マルチ・チャネル・アラインメントと
いった、その他の全ての必要なロジックを実装できます。あるいは、FPGA でアルテラの
10GBASE-KR PHY IP コア製品を完全なソリューションとして使用することができます。
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Arria 10 トランシーバへのプロトコルの実装
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2-303
エンハンスト PCS の「Basic (Enhanced PCS)」および「Basic with KR FEC」コンフィ
ギュレーションの使用
図 2-101: ベーシック（エンハンスト PCS）のコンフィギュレーション向けトランシーバ・チャネル
のデータパスとクロック
Enhanced PCS
TX FIFO
32-bit
data
PRP
Generator
tx_clkout
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
KR FEC
Scrambler
Parallel Clock (322.265625 MHz)
322.265625 MHz
tx_coreclkin
PRBS
Generator
64B/66B Encoder
and TX SM
32
Scrambler (3)
TX
Gearbox
Serializer
(10.3125 Gbps)
tx_serial_data
32
Interlaken
Frame Generator
FPGA
Fabric
Interlaken
CRC32 Generator
Transmitter Enhanced PCS
Interlaken
Disparity Generator
Transmitter PMA
tx_pma_div_clkout
Receiver Enhanced PCS
Enhanced PCS
RX FIFO
Interlaken
CRC32 Checker
32-bit
data
322.265625 MHz
rx_coreclkin
PRBS
Verifier
64B/66B Decoder
and RX SM
Interlaken
Frame Sync
Descrambler (3)
Interlaken
Disparity Checker
32
Block
Synchronizer (1)
32
RX
Gearbox
rx_pma_div_clkout
Deserializer
CDR
rx_serial_data
Receiver PMA
PRP
Verifier
rx_clkout
10GBASE-R
BER Checker
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
Parallel Clock (322.265625 MHz)
Clock Generation Block (CGB)
(5156.25 MHz) =
Data rate/2 (2)
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
ATX PLL
fPLL
CMU PLL
Serial Clock
Input Reference Clock
注：
1. 選択したギアボックス・レートに応じて、有効にすることも無効にすることもできます。
2. 選択したクロック分周係数の値によって異なります。
3. スクランブラとデスクランブラを使用するには、66:32、または66:40のギア・レートを使用する必要があり、ブロック・シンクロナイザが有効にされている必要があります。
Arria 10 トランシーバへのプロトコルの実装
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2-304
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ベーシック（エンハンスト PCS）および KR FEC 付きベーシック・トランシーバ・
コンフィギュレーション・ルールの Arria 10 トランシーバへの実装方法
図 2-102: KR FEC 付きベーシックのコンフィギュレーション向けトランシーバ・チャネルのデータパ
スとクロック
Transmitter Enhanced PCS
FPGA
Fabric
KR FEC
Encoder
KR FEC
TX Gearbox
Transcode
Encoder
tx_clkout
/64
Enhanced PCS
RX FIFO
Interlaken
CRC32 Checker
64B/66B Decoder
and RX SM
Interlaken
Frame Sync
Descrambler
Block
Synchronizer
PRBS
Verifier
RX
Data &
Control
PRP
Verifier
64 + 8
rx_coreclkin
@ 156.25 MHz
rx_rcvd_clk
Interlaken
Disparity Checker
rx_pma_div_clkout
Deserializer
CDR
rx_serial_data
tx_pma_div_clkout
Receiver Enhanced PCS
Receiver PMA
RX
Gearbox
5156.25 MHz (10.3125 Gbps data rate/2) (1)
Enhanced PCS
TX FIFO
156.25 MHz (2)
KR FEC
rx_pma_clk
Interlaken
Frame Generator
PRP
Generator
Parallel Clock (161.13 MHz) (3)
tx_krfec_clk
KR FEC
Scrambler
tx_pma_clk
64 + 8
tx_coreclkin
@ 156.25 MHz
PRBS
Generator
tx_hf_clk
Interlaken
CRC32 Generator
64B/66B Encoder
and TX SM
TX
Gearbox
Serializer
Scrambler
64
tx_serial_data
TX
Data &
Control
Interlaken
Disparity Generator
Transmitter PMA
156.25 MHz (2)
Parallel Clock (161.13 MHz) (3)
rx_clkout
rx_krfec_clk
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
10GBASE-R
BER Checker
KR FEC
tx_serial_clk0
(5156.25 MHz) =
Data rate/2
Clock Generation Block (CGB)
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
ATX PLL
fPLL
CMU PLL
Serial Clock
Input Reference Clock
注：
1. 値は選択したクロック分周係数の値によって異なります。
2. 値は、パラレル・インタフェース/FPGAファブリック-PCSインタフェース幅のデータ・レートとして計算されます。
3. 値は、シリアル・インタフェース /PCS-PMAインタフェース幅のデータ・レートとして計算されます。
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック・トランシーバ・コンフィギュ
レーション・ルールの Arria 10 トランシーバへの実装方法
はじめる前に
ベーシック（エンハンスト PCS）または KR FEC 付きベーシック・トランシーバ・コンフィギュ
レーション・ルールを実装する前に、ベーシック（エンハンスト PCS）と PMA のアーキテクチ
ャ、PLL アーキテクチャ、ならびにリセット・コントローラについて十分に把握している必要が
あります。
1. IP カタログを開いて Arria 10 Transceiver Native PHY IP を選択します。
詳しくは、2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Datapath Options の下の Transceiver Configuration Rules のリストから、Basic (Enhanced PCS)
または Basic with KR FEC を選択します。
3. 起点として、2-307 ページのベーシック（エンハンスト PCS）および KR FEC 付きベーシッ
ク向けネイティブ PHY IP のパラメータ設定の表のパラメータ値を使用します。または 2-18
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック・トランシーバ・
コンフィギュレーション・ルールの Arria 10 トランシーバへの実装方法
2-305
ページのプリセットで説明しているプロトコル・プリセットを使用することもできます。そ
の後で、デザインの具体的な要件に応じて設定を修正します。
4. Finish をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
図 2-103: ベーシック（エンハンスト PCS）および KR FEC 付きベーシック・コンフィギュレーション
向けネイティブ PHY IP の信号とポート
tx_cal_busy
rx_cal_busy
NIOS
Hard Calibration IP
TX PMA
tx_serial_data
tx_serial_clk0
(from TX PLL)
Reconfiguration
Registers
TX Enhanced PCS
Serializer
tx_digital_reset
tx_control[17:0]
tx_parallel_data[127:0]
tx_coreclkin
tx_clkout
tx_enh_data_valid
Clock
Generation
Block
RX PMA
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digital_reset
tx_control[17:0]
tx_parallel_data[127:0]
tx_coreclkin
tx_clkout
tx_enh_data_valid
tx_analog_reset
rx_analog_reset
RX Enhanced PCS
Deserializer
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
CDR
rx_digital_reset
rx_clkout
rx_coreclkin
rx_parallel_data[127:0]
rx_control[19:0]
rx_digital_reset
rx_clkout
rx_coreclkin
rx_parallel_data[127:0]
rx_control[19:0]
rx_cdr_refclk0
5. PLL を設定し、インスタンス化します。
6. トランシーバ・リセット・コントローラを作成します。ユーザー設計のリセット・コントロ
ーラの使用、またはアルテラのトランシーバ PHY リセット・コントローラ IP の使用が可能
です。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。
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ベーシック（エンハンスト PCS）および KR FEC 付きベーシック・トランシーバ・
コンフィギュレーション・ルールの Arria 10 トランシーバへの実装方法
図 2-104: ベーシック（エンハンスト PCS）トランシーバ・デザイン向け接続ガイドライン
PLL IP
Design
Testbench
Reset
Controller
32-bit data
(32:32
gearbox ratio)
Arria 10 Transceiver
Native PHY
図 2-105: KR FEC 付きベーシックのトランシーバ・デザイン向け接続ガイドライン
PLL IP
Reset
Controller
Design
Testbench
64d + 8c
Arria 10 Transceiver
Native PHY
8. デザインをシミュレーションして機能性を検証します。
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
エンハンスト PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL アーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-57 ページのエンハンスト PCS ポート
ベーシック・プロトコルで使用可能なポートについて詳しい情報を提供します。
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Arria 10 トランシーバへのプロトコルの実装
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ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ
PHY IP のパラメータ設定
2-307
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ PHY IP のパラ
メータ設定
表 2-174: General パラメータと Datapath パラメータ
トランシーバ・ネイティブ PHY 向けのパラメータ・エディタの最初の 2 つのセクションは、トランシ
ーバをカスタマイズするための汎用オプションとデータパス・オプションを提供します。
パラメータ
範囲
Message level for rule violations
error、warning
Transceiver configuration rules
Basic (Enhanced PCS)、Basic w/KR FEC
PMA configuration rules
Basic、QPI、GPON
Transceiver mode
TX/RX Duplex、TX Simplex、RX Simplex
Number of data channels
1～96
Data rate
GX トランシーバ・チャネル：960 Mbps (42)～17.4 Gbps
Gt トランシーバ・チャネル：17.4 Gbps～28.3 Gbps (43)
Enable datapath and interface
reconfiguration
On/Off
Enable simplified data interface
On/Off
表 2-175: TX PMA パラメータ
パラメータ
(42)
(43)
範囲
TX channel bonding mode
Not bonded、PMA only bonding、PMA and PCS bonding
PCS TX channel bonding master
Auto、0、n-1、n（ここでは、n ＝データ・チャネル数）
Actual PCS TX channel bonding
master
n-1（ここでは、n ＝データ・チャネル数）
TX local clock division factor
1、2、4、8
Number of TX PLL clock inputs per
channel
1、2、3、4
省電力モードで動作する場合に適用されます。mid-power および high-power モードでは、エン
ハンスト PCS の最小データ・レートは 1600 Gbps です。
このデータ・レート範囲をサポートするには、エンハンスト PCS をベーシック低レイテンシ・
モードでコンフィギュレーションする必要があります。
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Altera Corporation
2-308
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ
PHY IP のパラメータ設定
パラメータ
UG-01143
2015.05.11
範囲
Initial TX PLL clock input selection
0
Enable tx_pma_clkout port
On / Off
Enable tx_pma_div_clkout port
On / Off
tx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Enable tx_pma_elecidle port
On / Off
Enable tx_pma_qpipullup port (QPI)
On / Off
Enable tx_pma_qpipulldn port (QPI)
On / Off
Enable tx_pma_txdetectrx port (QPI)
On / Off
Enable tx_pma_rxfound port (QPI)
On / Off
Enable rx_serialpbken port
On / Off
表 2-176: RX PMA パラメータ
パラメータ
範囲
Number of CDR reference clocks
1～5
Selected CDR reference clock
0～4
Selected CDR reference clock
frequency
Basic（Enhanced PCS）では、データ・レートのパラメータ
に依存
KR FEC 付きベーシックでは、50～800
PPM detector threshold
100、300、500、1000
CTLE adaptation mode
manual、triggered
DFE adaptation mode
continuous、manual、disabled
Number of fixed dfe taps
3、7
Enable rx_pma_clkout port
On / Off
Enable rx_pma_div_clkout port
On / Off
rx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Enable rx_pma_clkslip port
On / Off
Enable rx_pma_qpipulldn port (QPI)
On / Off
Enable rx_is_lockedtodata port
On / Off
Enable rx_is_lockedtoref port
On / Off
Altera Corporation
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UG-01143
2015.05.11
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ
PHY IP のパラメータ設定
パラメータ
2-309
範囲
Enable rx_set_locktodata and rx_set_
locktoref ports
On / Off
Enable rx_serialpbken port
On / Off
Enable PRBS verifier control and
status ports
On / Off
表 2-177: Enhanced PCS パラメータ
パラメータ
Enhanced PCS/PMA interface width
範囲
32、40、64
注: KR FEC 付きベーシックでは 64 のみ可能
FPGA fabric/Enhanced PCS interface
width
32、40、50、64、66、67
注: KR FEC 付きベーシックでは 66 のみ可能
Enable 'Enhanced PCS' low latency
mode
On/Off
Enable RX/TX FIFO double-width
mode
On/Off
TX FIFO mode
Phase compensation、Register、Interlaken、Basic、Fast
register
注: Basic Enhanced、Basic Enhanced with KRFEC のみ
有効
TX FIFO partially full threshold
10、11、12、13、14、15
TX FIFO partially empty threshold
1、2、3、4、5
Enable tx_enh_fifo_full port
On/Off
Enable tx_enh_fifo_pfull port
On/Off
Enable tx_enh_fifo_empty port
On/Off
Enable tx_enh_fifo_pempty port
On/Off
RX FIFO mode
Phase Compensation、Register、Basic
RX FIFO partially full threshold
0～31
RX FIFO partially empty threshold
0～31
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2-310
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ
PHY IP のパラメータ設定
パラメータ
Enable RX FIFO alignment word
deletion (Interlaken)
UG-01143
2015.05.11
範囲
On/Off
Enable RX FIFO control word deletion On/Off
(Interlaken)
Enable rx_enh_data_valid port
On/Off
Enable rx_enh_fifo_full port
On/Off
Enable rx_enh_fifo_pfull port
On/Off
Enable rx_enh_fifo_empty port
On/Off
Enable rx_enh_fifo_pempty port
On/Off
Enable rx_enh_fifo_del port
(10GBASE-R)
On/Off
Enable rx_enh_fifo_insert port
(10GBASE-R)
On/Off
Enable rx_enh_fifo_rd_en port
(Interlaken)
On/Off
Enable rx_enh_fifo_align_val port
(Interlaken)
On/Off
Enable rx_enh_fifo_align_cir port
(Interlaken)
On/Off
Enable TX 64b/66b encoder
On/Off
Enable RX 64b/66b decoder
On/Off
Enable TX sync header error insertion
On/Off
Enable RX block synchronizer
On/Off
Enable rx_enh_blk_lock port
On/Off
Enable TX data bitslip
On/Off
Enable TX data polarity inversion
On/Off
Enable RX data bitslip
On/Off
Enable RX data polarity inversion
On/Off
Enable tx_enh_bitslip port
On/Off
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UG-01143
2015.05.11
ベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティブ
PHY IP のパラメータ設定
パラメータ
2-311
範囲
Enable rx_bitslip port
On/Off
Enable RX KR-FEC error marking
On/Off
Error marking type
10G、40G
Enable KR-FEC TX error insertion
On/Off
KR-FEC TX error insertion spacing
On/Off
Enable tx_enh_frame port
On/Off
Enable rx_enh_frame port
On/Off
Enable rx_enh_frame_dian_status port On/Off
表 2-178: Dynamic Reconfiguration パラメータ
パラメータ
範囲
Enable dynamic reconfiguration
On/Off
Share reconfiguration interface
On/Off
Enable Altera Debug Master Endpoint On/Off
Enable embedded debug
On/Off
Enable capability registers
On/Off
Set user-defined IP identifier
数字
Enable control and status registers
On/Off
Enable prbs soft accumulators
On/Off
Configuration file prefix
文字列
Generate SystemVerilog package file
On/Off
Generate C header file
On/Off
表 2-179: Generate Options パラメータ
パラメータ
Generate parameter documentation
file
Arria 10 トランシーバへのプロトコルの実装
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範囲
On/Off
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2-312
UG-01143
2015.05.11
ベーシック・エンハンスト PCS で低レイテンシを有効にする方法
ベーシック・エンハンスト PCS で低レイテンシを有効にする方法
低レイテンシを有効にするには、パラメータ・エディタで以下のように設定します。
1. Enable 'Enhanced PCS' low latency mode オプションを選択します。
2. 以下のギア・レートのいずれかを選択します。
Single-width モードでは、32:32、40:40、64:64、66:40、66:64、または 64:32
Double-width モードでは、40:40、64:64、または 66:64
3. TX および RX FIFO モードのリストで Phase compensation を選択します。
4. スクランブラおよびデスクランブラ機能が必要な場合は、Block Synchronize を有効にし、
66:32、66:40、または 66:64 のギア・レートを使用します。
TX ビット・スリップ
TX ギアボックスの TX ビット・スリップ機能により、シリアライザに送る前にトランスミッタ
のビットをスリップすることが可能です。
TX ビット・スリップ・バスで指定する値がビット数になります。最小のスリップは 1 UI です。
最大ビット・スリップ数は FPGA ファブリック - トランシーバ・インタフェース幅から 1 を引い
た値です。たとえば、FPGA ファブリック - トランシーバ・インタフェース幅が 64 ビットであれ
ば、ビット・スリップ・ロジックは最大 63 ビットをスリップできます。各チャネルは、スリッ
プするビット数を決定するための 6 ビットを有します。TX ビット・スリップ・バスはレベル・
センシティブ・ポートであり、TX シリアル・データは TX ビット・スリップ・ポートのアサイ
ンメントにより静的にビット・スリップされます。各 TX チャネルに属する TX ビット・スリッ
プ・アサインメントがあり、ビット・スリップの量は他の TX チャネルと関連します。TX ビッ
ト・スリップ・ポートを適切な値でアサインメントすることにより、レーン - レーン・スキュー
を改善できます。
以下の図に、tx_serial_data[0]を 1 UI スリップした効果による tx_serial_data[1]のスキュー
の削減を示します。このビット・スリップ後に、tx_serial_data[0]と tx_serial_data[1]がアラ
インメントしてます。
図 2-106: TX ビット・スリップ
tx_serial_data[0] (Clock Pattern)
1 UI
tx_enh_bitslip[0] 0000000
tx_serial_data[0] (Before)
tx_enh_bitslip[0] 0000001
tx_serial_data[0] (After)
tx_serial_data[1]
TX 極性反転
ボード・レイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合に、正と負の
信号を入れ替えるために TX 極性反転機能を使用します。TX 極性反転を有効にするには、Qsys
の Gearbox のセクションで Enable TX data polarity inversion オプションを選択します。これは、
ダイナミック・リコンフィギュレーションにより動的に制御することも可能です。
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Arria 10 トランシーバへのプロトコルの実装
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2015.05.11
RX ビット・スリップ
2-313
RX ビット・スリップ
RX ギアボックスの RX ビット・スリップにより、リカバリ・データをスリップすることが可能
です。
rx_bitslip ポート（rx_clkout に同期する）のアクティブ High エッジがワード境界を変更し、
これは rx_parallel_data を一度に 1 ビットシフトします。rx_bitslip ポートは、そのポートの
ワード・アライン・ロジックで使用します。ワード・アラインメントは rx_parallel_data のモ
ニタリングにより検証できます。RX ビット・スリップ機能の使用はオプションです。
図 2-107: RX ビット・スリップ
rx_clkout
rx_bitslip
rx_parallel_data[63:0]
64’d0
64’d1
RX 極性反転
ボード・レイアウト時にシリアル差動リンクの信号が誤った形に入れ替わった場合には、正と負
の信号を入れ替えるために RX 極性反転機能を使用します。RX 極性反転を有効にするには、
Qsys の Gearbox のセクションで Enable RX data polarity inversion オプションを選択します。こ
れは、ダイナミック・リコンフィギュレーションにより動的に制御することも可能です。
ベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準 PCS
コンフィギュレーションを使用する
SONET/SDH、SDI/HD、SATA などのプロトコル、またはユーザー設計のカスタム・プロトコル
を実装するには、以下のトランシーバ・コンフィギュレーション・ルールのいずれかを使用しま
す。
• ベーシック・プロトコル
• 低レイテンシがイネーブルされたベーシック・プロトコル
• レート・マッチを使用するベーシック・プロトコル
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2-314
UG-01143
2015.05.11
ベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準 PCS コ
ンフィギュレーションを使用する
図 2-108: ベーシック、およびレート・マッチを有するベーシックのコンフィギュレーション向けト
ランシーバ・チャネルのデータパスとクロック
この図でのクロック駆動の計算は、データ・レートが 1250 Mbps で PMA 幅が 10 ビットである場
合の例です。
Transmitter Standard PCS
Transmitter PMA
16
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
10
FPGA
Fabric
PRBS
Generator
625 MHz (2)
tx_coreclkin
tx_clkout
125 MHz (1)
62.5 MHz (1)
/2
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
8B/10B Decoder
125 MHz (1)
Parallel Clock
(From Clock
Divider)
Rate Match FIFO (3)
Parallel Clock
(Recovered)
Word Aligner
Deserializer
CDR
rx_serial_data
10
16
rx_coreclkin
rx_clkout
tx_clkout
62.5 MHz (1)
rx_clkout or
tx_clkout
/2
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
注：
1. パラレル・クロック（tx_clkout または rx_clkout) は、データ・レート / PCS - PMAインタフェース幅 = 1250/10 = 125 MHz として計算されます。
バイト・シリアライザが Serialize x2 モードに設定されると、 tx_clk out と rx_clkout は1250/20 = 62.5 MHz になります。
2. シリアル・クロックは、データ・レート / 2 で計算されます。 PMA はデュアル・データ・レート・クロックで動作します。
3. このブロックは、ベーシックで Rate Match トランシーバ・コンフィギュレーション・ルールを使用しているときにのみイネーブルされます。
低レイテンシ・モードでは、標準 PCS の多くがバイパスされます。これにより、FPGA ファブリ
ックにおいてより多くのデザイン・コントロールが可能になります。
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2015.05.11
2-315
ワード・アライナのマニュアル・モード
図 2-109: 低レイテンシを有効にしたベーシックのコンフィギュレーション向けトランシーバ・チャ
ネルのデータパスとクロック
この図でのクロック駆動の計算は、データ・レートが 1250 Mbps で PMA 幅が 10 ビットである場
合の例です。
Transmitter Standard PCS
Transmitter PMA
16
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
10
FPGA
Fabric
PRBS
Generator
625 MHz (2)
tx_coreclkin
tx_clkout
125 MHz (1)
62.5 MHz (1)
/2
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
8B/10B Decoder
Rate Match FIFO
Parallel Clock
(Recovered)
125 MHz (1)
Parallel Clock
(From Clock
Divider)
Word Aligner
Deserializer
CDR
rx_serial_data
10
16
rx_coreclkin
rx_clkout
62.5 MHz (1)
tx_clkout
rx_clkout or
tx_clkout
/2
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
注：
1. パラレル・クロック（tx_clkout または rx_clkout) は、データ・レート / PCS - PMAインタフェース幅 = 1250/10 = 125 MHz として計算されます。
バイト・シリアライザが Serialize x2 モードに設定されると、 tx_clk out と rx_clkout は1250/20 = 62.5 MHz になります。
2. シリアル・クロックは、データ・レート / 2 で計算されます。 PMA はデュアル・データ・レート・クロックで動作します。
低レイテンシ・データパス・モードでは、トランスミッタおよびレシーバの FIFO は常に有効に
されています。目的とするデータ・レートに応じて、必要な場合にはバイト・シリアライザおよ
びデシリアライザ・ブロックをバイパスすることができます。
関連情報
5-38 ページの Arria 10 標準 PCS のアーキテクチャ
ワード・アライナのマニュアル・モード
このモードを使用するには以下を行います。
1. RX word aligner mode を Manual (FPGA Fabric controlled)にセットします。
2. PCS-PMA のインタフェース幅に応じて RX word aligner pattern length オプションをセットし
ます。
3. RX word aligner pattern (hex)フィールドに 16 進数で値を入力します。
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Altera Corporation
2-316
UG-01143
2015.05.11
ワード・アライナのマニュアル・モード
このモードでは rx_patterndetect と rx_syncstatus が追加されます。また、Enable
rx_std_wa_patternalign port オプションを選択して rx_std_wa_patternalign を有効にできます。
アクティブ High の rx_std_wa_patternalign は、High になった際に一度ワード・アライナを再
アラインメントします。
注: • rx_patterndetect は、パターン・マッチのたびにアサートされます。
• rx_syncstatus は、ワード・アライナが同期した後にアサートされます。
• rx_std_wa_patternalign は、再アラインメントならびに再同期のためにアサートされま
す。
• デザインに複数のチャネルがある場合は、rx_patterndetect、rx_syncstatus と、
rx_std_wa_patternalign は、各ビットが 1 つのチャネルに対応するバスになります。
この機能は、rx_parallel_data のモニタリングにより検証することができます。
以下のタイミング図は、ポートの使用方法を提示し、また、さまざまなコントロールおよびステ
ータス信号の関係を示します。
図 2-110: PCS-PMA のインタフェース幅が 8 ビットの際のマニュアル・モード
tx_parallel_data ＝ 0xBC、ワード・アライナ・パターン＝ 8'hBC
rx_std_wa_patternalign
tx_parallel_data bc
rx_parallel_data 00
bc
rx_patterndetect
rx_syncstatus
rx_std_wa_patternalign
tx_parallel_data bc
rx_parallel_data bc
rx_patterndetect
rx_syncstatus
マニュアル・アラインメント・モードでは、ワード・アラインメント動作は
入力信号または rx_enapatternalign レジスタを用いて手動で制御しま
す。ワード・アライナの動作は rx_enapatternalign に対してレベル・センシティブです。ワー
ド・アライナは、新しいワード境界に際アラインメントするとごとに rx_syncstatus 信号を 1 パ
ラレル・クロック・サイクルの間アサートします。
rx_std_wa_patternalign
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
ワード・アライナのマニュアル・モード
2-317
図 2-111: PCS-PMA のインタフェース幅が 10 ビットの際のマニュアル・モード
tx_parallel_data ＝ 10’h3BC、ワード・アライナ・パターン＝ 0x3BC
rx_std_wa_patternalign
tx_parallel_data
3bc
rx_parallel_data
000
3bc
rx_patterndetect
rx_syncstatus
rx_std_wa_patternalign
tx_parallel_data
3bc
rx_parallel_data
3bc
rx_patterndetect
rx_syncstatus
図 2-112: PCS-PMA のインタフェース幅が 16 ビットの際のマニュアル・モード
tx_parallel_data ＝ 16’hF3BC、ワード・アライナ・パターン＝ 0x3BC
rx_std_wa_patternalign
tx_parallel_data
rx_parallel_data
rx_patterndetect
rx_syncstatus
f3bc
0000
00
00
rx_std_wa_patternalign
tx_parallel_data
rx_parallel_data
rx_patterndetect
rx_syncstatus
f3bc
f3bc
01
11
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フィードバック
f3bc
01
11
11
00
11
Altera Corporation
2-318
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2015.05.11
ワード・アライナの同期ステート・マシン・モード
図 2-113: PCS-PMA のインタフェース幅が 20 ビットの際のマニュアル・モード
tx_parallel_data ＝ 20’hFC3BC、ワード・アライナ・パターン＝ 0x3BC
rx_std_wa_patternalign
tx_parallel_data
fc3bc
rx_parallel_data
0000
fc3bc
rx_patterndetect
00
01
rx_syncstatus
00
11
11
11
rx_std_wa_patternalign
tx_parallel_data
fc3bc
rx_parallel_data
fc3bc
rx_patterndetect
01
rx_syncstatus
11
00
11
ワード・アライナの同期ステート・マシン・モード
このモードを使用するには以下を行います。
• Enable TX 8B/10B encoder オプションを選択します。
• Enable RX 8B/10B decoder オプションを選択します。
8B/10B エンコーダとデコーダが以下のポートを追加します。
•
•
•
•
•
tx_datak
rx_datak
rx_errdetect
rx_disperr
rx_runningdisp
1. RX word aligner mode を synchronous state machine にセットします。
2. PCS-PMA のインタフェース幅に応じて RX word aligner pattern length オプションをセットし
ます。
3. RX word aligner pattern (hex)フィールドに 16 進数で値を入力します。
RX ワード・アライナ・パターンは、8B/10B でエンコードされたバージョンのデータ・パターン
です。ここでは、同期を生じさせるワード・アライメント・パターン数、同期を失わせる無効デ
ータ・ワード数、エラー・カウントをデクリメントさせる有効データ・ワード数も指定します。
このモードでは rx_patterndetect と rx_syncstatus の 2 つのポートが追加されます。
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2015.05.11
2-319
RX ビット・スリップ
注: • rx_patterndetect は、パターン・マッチのたびにアサートされます。
• rx_syncstatus は、ワード・アライナが同期した後にアサートされます。
• rx_std_wa_patternalign は、再アラインメントならびに再同期のためにアサートされま
す。
• デザインに複数のチャネルがある場合は、tx_datak、rx_datak、rx_errdetect、
rx_disperr、rx_runningdisp、rx_patterndetect、rx_syncstatus は、各ビットが 1 つの
チャネルに対応するバスになります。
この機能は、rx_parallel_data のモニタリングにより検証することができます。
図 2-114: PCS-PMA のインタフェース幅が 20 ビットの際の同期ステート・マシン・モード
rx_std_wa_patternalign
tx_datak 11
tx_parallel_data bc02
rx_parallel_data 0000
02bc
rx_datak 00
01
rx_errdetect 11
00
rx_disperr 11
00
rx_runningdisp 00
11
rx_patterndetect 00
01
00
11
00
rx_syncstatus 00
11
00
11
RX ビット・スリップ
RX ビット・スリップを使用するには Enable rx_bitslip port を選択し、ワード・アライナ・モー
ドを bit slip に設定します。これにより rx_bitslip が入力コントロール・ポートとして追加され
ます。rx_bitslip のアクティブ High のエッジごとに 1 ビットがスリップし、また、rx_bitslip
がトグルされると、次にワード・アライナのすべてのアクティブ High のエッジで 1 ビットがス
リップします。この機能は、rx_parallel_data のモニタリングにより検証することができます。
RX ビット・スリップ機能はオプションであり、有効にすることもしないこともできます。
図 2-115: 8 ビット・モードでの RX ビット・スリップ
tx_parallel_data = 8'hbc
rx_std_bitslipboundarysel 01111
rx_bitslip
tx_parallel_data bc
rx_parallel_data 00
97
Arria 10 トランシーバへのプロトコルの実装
フィードバック
cb
e5
f2
79
bc
Altera Corporation
11
2-320
UG-01143
2015.05.11
RX 極性反転
図 2-116: 10 ビット・モードでの RX ビット・スリップ
tx_parallel_data = 10'h3bc
rx_std_bitslipboundarysel
01111
rx_bitslip
tx_parallel_data 3bc
rx_parallel_data 000
1de
0ef
277
33b
39d
3ce
1e7
2f3
379
3bc
図 2-117: 16 ビット・モードでの RX ビット・スリップ
tx_parallel_data = 16'hfcbc
rx_std_bitslipboundarysel
00001
00010
00011
00100
00101
00110
cbcf
e5e7
f2f3
f979
fcbc
rx_bitslip
tx_parallel_data
fcbc
rx_parallel_data
979f
図 2-118: 20 ビット・モードでの RX ビット・スリップ
tx_parallel_data = 20'h3fcbc
rx_std_bitslipboundarysel
00001
00010
00011
00100
00101
00110
00111
01000
f2f0f
f9787
fcbc3
de5e1
ff2f0
7f978
3fcbc
rx_bitslip
tx_parallel_data
3fcbc
rx_parallel_data
e5e1f
RX 極性反転
レシーバ極性反転は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モードで有効
にできます。
RX 極性反転機能を有効にするには、Enable RX polarity inversion と Enable rx_polinv port オプシ
ョンを選択します。
このモードでは、rx_polinv が追加されます。デザインに複数のチャネルがある場合は、
は、各ビットが 1 つのチャネルに対応するバスになります。rx_polinv がアサートさ
れている間、受信 RX データは逆の極性を有します。
rx_polinv
この機能は、rx_parallel_data のモニタリングにより検証することができます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
RX ビット反転
2-321
図 2-119: RX 極性反転
rx_polinv
tx_parallel_data 11111100001110111100
rx_parallel_data 11111100001...
11111100001110111100
00000011110001000011
rx_patterndetect 01
rx_syncstatus 11
RX ビット反転
RX ビット反転機能は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モードで有
効にできます。ワード・アライナは、あらゆるモード、ビット・スリップ、マニュアル、もしく
は同期ステート・マシンで使用可能です。
この機能を有効にするには、Enable RX bit reversal および Enable rx_std_bitrev_ena port オプショ
ンを選択します。これにより rx_std_bitrev_ena が追加されます。デザインに複数のチャネル
がある場合は、rx_std_bitrev_ena は、各ビットが 1 つのチャネルに対応するバスになります。
rx_std_bitrev_ena がアサートされている間、コアに受信される RX データのビットが反転しま
す。
この機能は、rx_parallel_data のモニタリングにより検証することができます。
図 2-120: RX ビット反転
rx_std_bitrev_ena
tx_parallel_data 11111100001110111100
rx_parallel_data 11111100001110111100
00111101110000111111
11111100001110111100
rx_patterndetect 01
00
01
rx_syncstatus 11
RX バイト反転
RX バイト反転機能は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モードで有
効にできます。ワード・アライナはあらゆるモードで使用可能です。
この機能を有効にするには、Enable RX byte reversal および Enable rx_std_byterev_ena port オプシ
ョンを選択します。これにより rx_std_byterev_ena が追加されます。デザインに複数のチャネ
ルがある場合は、rx_std_byterev_ena は、各ビットが 1 つのチャネルに対応するバスになりま
す。rx_std_byterev_ena がアサートされている間、コアに受信される RX データのバイトが反転
します。
この機能は、rx_parallel_data のモニタリングにより検証することができます。
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Altera Corporation
2-322
UG-01143
2015.05.11
ベーシック（シングル幅）モードのレート・マッチ FIFO
図 2-121: RX バイト反転
rx_std_byterev_ena
tx_parallel_data 11111100001110111100
rx_parallel_data 111111... 11101111001111110000
11111100001110111100
rx_patterndetect 01
01
10
rx_syncstatus 11
ベーシック（シングル幅）モードのレート・マッチ FIFO
このステップは、レート・マッチ FIFO のみをカバーしています。
1. RX rate match FIFO mode リストで basic (single width)を選択します。
2. 以下に示すパラメータに値を入力します。
パラメータ
値
概要
RX rate match insert / delete
+ve pattern (hex)
20 ビットのデータ
を 16 進数の文字列
で記述
最初の 10 ビットはスキップ・パターンに対
応し、最後の 10 ビットはコントロール・パ
ターンに対応します。スキップ・パターン
のディスパリティは中立である必要があり
ます。
RX rate match insert / delete ve pattern (hex)
20 ビットのデータ
を 16 進数の文字列
で記述
最初の 10 ビットはスキップ・パターンに対
応し、最後の 10 ビットはコントロール・パ
ターンに対応します。スキップ・パターン
のディスパリティは中立である必要があり
ます。
ve（電圧エンコード）は NRZ_L 条件であり、+ve が 0 をエンコードし、–ve が 1 をエンコード
します。ve は、特にレート・マッチャで使用されるランニング・ディスパリティ（+/–RD）
です。リカバリ・クロックとローカル・クロックの ppm 差（プロトコルにより定義される）
に応じてレート・マッチャは最大 4 の skip パターン（中立ディスパリティ）を挿入または削
除します。コントロール・ワードが交互に正と負のディスパリティになるので、skip ワード
の挿入または削除の後にも最終的には中立性が保たれます。
以下の図で、最初のスキップ・クラスタは、/K28.5/コントロール・パターンとそれに続く 2
つの/K28.0/スキップ・パターンを有しています。2 番目のスキップ・クラスタは、/K28.5/コン
トロール・パターンとそれに続く 4 つの/K28.0/スキップ・パターンを有しています。レート・
マッチ FIFO は、最初のスキップ・クラスタから/K28.0/スキップ・パターンを 1 つだけ削除
し、削除後のクラスタに少なくとも 1 つのスキップ・パターンが残るようにします。合計で
3 つのスキップ・パターン削除する必要があるので、2 番目のクラスタから 2 つのスキップ・
パターンを削除します。
レート・マッチ FIFO はクラスタに最大で 4 つまでのスキップ・パターンを挿入できますが、
これは挿入後のクラスタでスキップ・パターンが 5 つを超えない場合に限ります。
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2015.05.11
2-323
ベーシック（シングル幅）モードのレート・マッチ FIFO
図 2-122: 3 つのスキップ・パターンの削除が必要とされるレート・マッチ FIFO 削除
First Skip Cluster
Second Skip Cluster
tx_parallel_data
K28.5
K28.0
K28.0
K28.5
K28.0
K28.0
rx_parallel_data
K28.5
K28.0
K28.5
K28.0
K28.0
K28.0
K28.0
K28.0
3つのスキップパターンが削除される
注：/K28.5/はコントロール・パターンであり、/K28.0/はスキップ・パターンです。
以下の図で、/K28.5/はコントロール・パターンであり、中立ディスパリティの/K28.0/はスキ
ップ・パターンです。最初のスキップ・クラスタは、/K28.5/コントロール・パターンとそれ
に続く 3 つの/K28.0/スキップ・パターンを有しています。2 番目のスキップ・クラスタは、/
K28.5/コントロール・パターンとそれに続く 1 つの/K28.0/スキップ・パターンを有していま
す。レート・マッチ FIFO は、最初のスキップ・クラスタに/K28.0/スキップ・パターンを 2 つ
だけ追加し、追加後のクラスタのスキップ・パターンが最大でも 5 つ以下に保たれるように
します。合計で 3 つのスキップ・パターンを挿入する要件を満たすために、2 番目のクラスタ
にスキップ・パターンを 2 つ挿入します。
図 2-123: 3 つのスキップ・パターンの挿入が必要とされるレート・マッチ FIFO 挿入
First Skip Cluster
Second Skip Cluster
tx_parallel_data
K28.5
K28.0
K28.0
K28.0
K28.5
K28.0
K28.0
Dx.y
rx_parallel_data
K28.5
K28.0
K28.0
K28.0
K28.0
K28.0
K28.5
K28.0
K28.0
K28.0
Dx.y
3つのスキップ・パターンが挿入される
以下の図に、アップストリームのトランスミッタ・リファレンス・クロック周波数がローカ
ル・レシーバ・リファレンス・クロック周波数よりも大きい場合の D5 の削除を示します。
削除が行われる際に、rx_std_rmfifo_full が 1 パラレル・クロック・サイクルの間アサート
されます。
図 2-124: D5 の受信後にフルになったレート・マッチ FIFO
tx_parallel_data
D1
D2
D3
D4
D5
D6
D7
D8
rx_parallel_data
D1
D2
D3
D4
D6
D7
D8
xx
xx
xx
rx_std_rmfifo_full
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2-324
UG-01143
2015.05.11
ベーシック（ダブル幅）モードのレート・マッチ FIFO
以下の図に、ローカル・レシーバ・リファレンス・クロック周波数がアップストリームのト
ランスミッタ・リファレンス・クロック周波数よりも大きい場合のスキップ・シンボルの挿
入を示します。挿入が行われる際に、rx_std_rmfifo_empty が 1 パラレル・クロック・サイク
ルの間アサートされます。
図 2-125: D3 の受信後に空になったレート・マッチ FIFO
tx_parallel_data
D1
D2
D3
D4
D5
D6
rx_parallel_data
D1
D2
D3
/K30.7/
D4
D5
rx_std_rmfifo_empty
ベーシック（ダブル幅）モードのレート・マッチ FIFO
1. RX rate match FIFO mode リストで basic (double width)を選択します。
2. 以下に示すパラメータに値を入力します。
パラメータ
値
概要
RX rate match insert/delete +ve 20 ビットのデータ
pattern (hex)
を 16 進数の文字列
で記述
最初の 10 ビットはスキップ・パターンに対
応し、最後の 10 ビットはコントロール・パ
ターンに対応します。スキップ・パターン
のディスパリティは中立である必要があり
ます。
RX rate match insert/delete -ve 20 ビットのデータ
pattern (hex)
を 16 進数の文字列
で記述
最初の 10 ビットはスキップ・パターンに対
応し、最後の 10 ビットはコントロール・パ
ターンに対応します。スキップ・パターン
のディスパリティは中立である必要があり
ます。
レート・マッチ FIFO は、レート・マッチ FIFO のオーバーフローを避けるために、必要なだ
けのスキップ・パターンのペアをクラスタから削除できます。ただし、レート・マッチ FIFO
は、2 つの 10 ビット・スキップ・パターンが 20 ビット・ワードの最下位バイトと最上位バイ
トに同一のクロック・サイクル上で生じた場合にのみスキップ・パターンのペアを削除でき
ます。もし、2 つのスキップ・パターンが、1 つのクロック・サイクルの最上位バイトと、次
のクロック・サイクルの最下位バイトにまたがって生じた場合には、レート・マッチ FIFO は
そのスキップ・パターンのペアを削除できません。
以下の図で、最初のスキップ・クラスタは、1 つのクロック・サイクルの最下位バイトに/
K28.5/コントロール・パターンを、最上位バイトに/K28.0/スキップ・パターンを有しており、
次のクロック・サイクルの最下位バイトに/K28.0/スキップ・パターン 1 つが続きます。この
スキップ・クラスタの 2 つのスキップ・パターンは、同一のクロック・サイクル内で生じて
いないため、レート・マッチ FIFO はこれらを削除できません。2 番目のスキップ・クラスタ
は、1 つのクロック・サイクルの最上位バイトに/K28.5/コントロール・パターンを有してお
り、次の 2 サイクルで/K28.0/スキップ・パターンのペア 2 つが続きます。3 つのスキップ・パ
ターンを削除する要件を満たすために、レート・マッチ FIFO は、2 番目のスキップ・クラス
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UG-01143
2015.05.11
2-325
ベーシック（ダブル幅）モードのレート・マッチ FIFO
タから/K28.0/スキップ・パターンのペアを両方とも削除します（合計で 4 つのスキップ・パ
ターンが削除されます）。
レート・マッチ FIFO は、レート・マッチ FIFO のアンダーランを避けるために必要なだけの
スキップ・パターンのペアをクラスタに挿入できます。10 ビットのスキップ・パターンは、
20 ビット・ワードの最上位バイト、最下位バイト、あるいはその両方に生じさせることがで
きます。
図 2-126: 4 つのスキップ・パターンの削除が必要とされるレート・マッチ FIFO 削除
/K28.5/はコントロール・パターンであり、中立ディスパリティの/K28.0/はスキップ・パター
ンです。
First Skip Cluster
2組のスキップ
パターンを削除
Second Skip Cluster
tx_parallel_data[19:10]
Dx.y
K28.0
Dx.y
K28.5
K28.0
K28.0
Dx.y
tx_parallel_data[9:0]
Dx.y
K28.5
K28.0
Dx.y
K28.0
K28.0
Dx.y
rx_parallel_data[19:0]
Dx.y
K28.0
Dx.y
K28.5
Dx.y
rx_parallel_data[9:0]
Dx.y
K28.5
K28.0
Dx.y
Dx.y
以下の図で、/K28.5/はコントロール・パターンであり、中立ディスパリティの/K28.0/はスキ
ップ・パターンです。最初のスキップ・クラスタは、1 つのクロック・サイクルの最下位バイ
トに/K28.5/コントロール・パターンを、最上位バイトに/K28.0/スキップ・パターンを有して
います。3 つのスキップ・パターンを挿入する要件を満たすために、レート・マッチ FIFO は、
このスキップ・クラスタにスキップ・パターンのペアを挿入します。
図 2-127: 4 つのスキップ・パターンの挿入が必要とされるレート・マッチ FIFO 挿入
First Skip Cluster
Second Skip Cluster
tx_parallel_data[19:10]
Dx.y
K28.0
Dx.y
K28.5
K28.0
K28.0
tx_parallel_data[9:0]
Dx.y
K28.5
Dx.y
Dx.y
K28.0
K28.0
rx_parallel_data[19:0]
Dx.y
K28.0
K28.0
K28.0
Dx.y
K28.5
K28.0
K28.0
rx_parallel_data[9:0]
Dx.y
K28.5
K28.0
K28.0
Dx.y
Dx.y
K28.0
K28.0
以下の図に 20 ビット・ワード D7D8 の削除を示します。
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2-326
UG-01143
2015.05.11
8B/10B エンコーダおよびデコーダ
図 2-128: 20 ビット・ワード D5D6 を受信した後フルになるレート・マッチ FIFO
tx_parallel_data[19:0]
D2
D4
D6
D8
D10
D12
tx_parallel_data[9:0]
D1
D3
D5
D7
D9
D11
rx_parallel_data[19:10]
D2
D4
D6
D10
D12
xx
rx_parallel_data[9:0]
D1
D3
D5
D9
D11
xx
rx_std_rmfifo_full
以下の図に 2 つのスキップ・シンボルの挿入を示します。
図 2-129: 20 ビット・ワード D5D6 を読み出した後空になるレート・マッチ FIFO
tx_parallel_data[19:0]
D2
D4
D6
D8
D10
D12
tx_parallel_data[9:0]
D1
D3
D5
D7
D9
D11
rx_parallel_data[19:10]
D2
D4
D6
/K30.7/
D8
D10
rx_parallel_data[9:0]
D1
D3
D5
/K30.7/
D7
D9
rx_std_rmfifo_empty
8B/10B エンコーダおよびデコーダ
8B/10B エンコーダおよび 8B/10B デコーダを有効にするには、IP エディタで Standard PCS タブ
の Enable TX 8B/10B Encoder および Enable RX 8B/10B Decoder オプションを選択します。Qsys
を使用して RX-only モードで 8B/10B デコーダを実装することができます。
以下のポートが追加されます。
•
•
•
•
•
tx_datak
rx_datak
rx_runningdisp
rx_disperr
rx_errdetect
rx_datak および tx_datak は、パラレル・データがコントロール・ワードまたはデータ・ワード
のどちらであるかを示します。受信する 8 ビット・データ（tx_parallel_data）とコントロール
識別子（tx_datak）は 10 ビット・ワードに変換されています。パワー・オン・リセット後に、
8B/10B エンコーダは 10 ビット・データを RD-カラムから取得します。次に、エンコーダは RD
+カラムからの 10 ビット・データを選択し、中立ディスパリティを保ちます。ランニング・ディ
スパリティは、rx_runningdisp によって表示されます。
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2015.05.11
8B/10B TX ディスパリティ・コントロール
2-327
8B/10B TX ディスパリティ・コントロール
ディスパリティ・コントロール機能は、8B/10B デコーダからの出力のランニング・ディスパリ
ティを制御します。
TX ディスパリティ・コントロールを有効にするには、Enable TX 8B/10B Disparity Control オプ
ションを選択します。以下のポートが追加されます。
• tx_forcedisp—ディスパリティ値が強制されるべきかどうかを示すコントロール信号
• tx_dispval—強制されているランニング・ディスパリティの値を示す信号
データ・チャネルの数が 2 つ以上である場合は、tx_forcedisp と tx_dispval は、各ビットが 1
つのチャネルに対応するバスになります。
以下の図に、ベーシックのシングル幅モードで負のディスパリティになるはずだった/K28.5/を強
制的に正のディスパリティの/K28.5/にすることによって修正している現在のランニング・ディス
パリティを示します。この例では、一連の/K28.5/コード・グループが連続して送信されていま
す。ストリーミングは、全体のディスパリティを中立に保つために、正のランニング・ディスパ
リティ（RD+）/K28.5/と負のランニング・ディスパリティ（RD-）/K28.5/を交互に繰り返してい
ます。n + 3 のタイミングでの現在のランニング・ディスパリティは、n + 4 のタイミングでの/
K28.5/が負のディスパリティでエンコードされるべきことを示しています。しかし、n + 4 のタイ
ミングで tx_forcedisp が High であり、また、tx_dispval が Low であるため、n + 4 のタイミン
グでの/K28.5/は正のディスパリティ・コード・グループとしてエンコードされます。
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
BC
BC
BC
BC
BC
BC
BC
BC
Current Running Disparity
RD–
RD+
RD–
RD+
RD+
RD–
RD+
RD–
dataout[9:0]
17C
283
17C
283
283
17C
283
17C
clock
tx_in[7:0]
tx_ctrlenable
tx_forcedisp
tx_dispval
ベーシックで低レイテンシを有効にする方法
低レイテンシを有効にするには、 Arria 10 トランシーバ・ネイティブ PHY のパラメータ・エデ
ィタで以下を設定します。
1.
2.
3.
4.
5.
6.
7.
8.
Enable 'Standard PCS' low latency mode オプションを選択します。
TX FIFO mode リストで low_latency または register FIFO のいずれかを選択します。
RX FIFO mode リストで low_latency または register FIFO のいずれかを選択します。
TX byte serializer mode リストで Disabled または Serialize x2 のいずれかを選択します。
RX byte deserializer mode リストで Disabled または Serialize x2 のいずれかを選択します。
RX rate match FIFO mode が disabled になっていることを確認します。
RX word aligner mode を bitslip にセットします。
RX word aligner pattern length を 7 または 16 にセットします。
注: TX ビット・スリップ、RX ビット・スリップ、ビット反転、および極性反転モードがサポ
ートされています。
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2-328
UG-01143
2015.05.11
TX ビット・スリップ
TX ビット・スリップ
TX ビット・スリップを使用するには Enable TX bitslip および Enable tx_std_bitslipboundarysel
port オプションを選択します。これにより tx_std_bitslipboundarysel 入力ポートが追加され
ます。TX PCS は、tx_std_bitslipboundarysel で指定されたビット数を自動的にスリップしま
す。なお、TX ビット・スリップのためのポートはありません。デザインに複数のチャネルがあ
る場合は、tx_std_bitslipboundarysel ポートはチャネルの数で乗算されます。この機能は、
tx_parallel_data ポートのモニタリングにより検証することができます。
ビット・スリップ機能のイネーブルはオプションです。
注: 以下の図で rx_parallel_data の値は TX および RX ビット反転機能が無効にされている場
合の値です。
図 2-130: 8 ビット・モードでの TX ビット・スリップ
tx_parallel_data = 8’hbc、tx_std_bitslipboundarysel = 5'b00001（1
プ）。
ビットずつビット・スリッ
tx_std_bitslipboundarysel 00001
tx_parallel_data bc
rx_parallel_data 79
図 2-131: 10 ビット・モードでの TX ビット・スリップ
tx_parallel_data = 10’h3bc、tx_std_bitslipboundarysel = 5'b00011（3
ップ）。
ビットずつビット・スリ
tx_std_bitslipboundarysel 00011
tx_parallel_data 3bc
rx_parallel_data 1e7
図 2-132: 16 ビット・モードでの TX ビット・スリップ
tx_parallel_data = 16’hfcbc、tx_std_bitslipboundarysel = 5'b00011（3
ップ）。
ビットずつビット・スリ
tx_std_bitslipboundarysel 00011
tx_parallel_data fcbc
rx_parallel_data 5e7f
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
TX 極性反転
2-329
図 2-133: 20 ビット・モードでの TX ビット・スリップ
tx_parallel_data = 20’hF3CBC、tx_std_bitslipboundarysel = 5'b00111（7
スリップ）。
ビットずつビット・
tx_std_bitslipboundarysel 00111
tx_parallel_data f3cbc
rx_parallel_data e5e1f
TX 極性反転
ボード・レイアウト時に、シリアル差動リンクの正と負の信号が意図せず入れ替わることがあり
ます。これを解決するためにボードの再設計や PLD ロジックの大幅な変更などを行うと、多く
の場合、高額な費用がかかります。こういった課題を解消するためにトランシーバの極性反転機
能が提供されています。
トランスミッタ極性反転は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モード
で有効にできます。
TX 極性反転を有効にするには、Qsys で Enable tx_polinv port オプションを選択します。これは、
ダイナミック・リコンフィギュレーションにより動的に制御することも可能です。
このモードでは、tx_polinv が追加されます。デザインに複数のチャネルがある場合は、
tx_polinv は、各ビットが 1 つのチャネルに対応するバスになります。tx_polinv がアサートさ
れている間、受信 RX データは逆の極性を有します。
TX ビット反転
TX ビット反転機能は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モードで有
効にできます。ワード・アライナはあらゆるモードで使用可能です。この機能はパラメータ・ベ
ースであり、追加のポートを作成しません。デザインに複数のチャネルがある場合には、すべて
のチャネルが TX ビット反転を有します。
TX ビット反転を有効にするには、Qsys で Enable TX bit reversal オプションを選択します。これ
は、ダイナミック・リコンフィギュレーションにより動的に制御することも可能です。
図 2-134: TX ビット反転
tx_parallel_data 11111100001110111100
rx_parallel_data 00000...
00111101110000111111
TX バイト反転
TX バイト反転機能は、低レイテンシ、ベーシック、ベーシック・レート・マッチ・モードで有
効にできます。ワード・アライナはあらゆるモードで使用可能です。この機能はパラメータ・ベ
ースであり、追加のポートを作成しません。デザインに複数のチャネルがある場合には、すべて
のチャネルが TX バイト反転を有します。
TX バイト反転を有効にするには、Qsys で Enable TX byte reversal オプションを選択します。こ
れは、ダイナミック・リコンフィギュレーションにより動的に制御することも可能です。
Arria 10 トランシーバへのプロトコルの実装
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2-330
Arria 10 トランシーバにベーシックあるいはレート・マッチを使用するベーシック
のトランシーバ・コンフィギュレーション・ルールを実装する方法
UG-01143
2015.05.11
図 2-135: TX バイト反転
tx_parallel_data 11111100001110111100
rx_parallel_data 00000000...
11101111001111110000
Arria 10 トランシーバにベーシックあるいはレート・マッチを使用するベーシックのトランシ
ーバ・コンフィギュレーション・ルールを実装する方法
はじめる前に
ベーシック・プロトコル IP を実装する前に、標準 PCS と PMA のアーキテクチャ、PLL アーキ
テクチャ、ならびにリセット・コントローラについて十分に把握している必要があります。
1. IP カタログを開いて Native PHY IP を選択します。
2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Datapath Options の下の Transceiver configuration rules リストから、使用する必要があるコン
フィギュレーションに応じて Basic/Custom (Standard PCS)または Basic/Custom w/Rate Match
(Standard PCS)を選択します。
3. 起点として、2-333 ページのベーシックおよびレート・マッチを使用するベーシックのコン
フィギュレーション向けネイティブ PHY IP のパラメータ設定の表のパラメータ値を使用し
ます。または 2-18 ページのプリセットで説明ているプロトコル・プリセットを使用すること
もできます。その後で、デザインの具体的な要件に応じて設定を修正します。
4. Finish をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
Arria 10 トランシーバにベーシックあるいはレート・マッチを使用するベーシック
のトランシーバ・コンフィギュレーション・ルールを実装する方法
2-331
図 2-136: ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション向けネ
イティブ PHY IP の信号とポート
Arria 10 Transceiver Native PHY
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digital_reset
tx_datak
tx_parallel_data[7:0]
tx_clkout
Reconfiguration
Registers
TX Standard PCS
tx_datak
tx_parallel_data[7:0]
tx_coreclkin
tx_clkout
unused_tx_parallel_data[118:0]
Nios Hard
Calibration IP
tx_cal_busy
rx_cal_busy
TX PMA
10
tx_serial_data
Serializer
Central/Local
Clock Divider
tx_analog_reset
tx_serial_clk0 (from TX PLL)
rx_analog_reset
rx_digital_reset
rx_datak
rx_parallel_data[7:0]
rx_clkout
rx_errdetect
rx_disperr
rx_runningdisp
rx_patterndetect
rx_syncstatus
rx_rmfifostatus (1)
RX Standard PCS
rx_datak
rx_parallel_data[7:0]
rx_clkout
rx_coreclkin
rx_errdetect
rx_disperr
rx_runningdisp
rx_patterndetect
rx_syncstatus
rx_rmfifostatus (1)
unused_rx_parallel_data[113:0]
RX PMA
10
Deserializer
CDR
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
注：
1. Basic with Rate Matchトランシーバ・コンフィギュレーション・ルールを使用しているときにのみ適用されます。
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラを作成します。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。ポートを接続するた
めに、2-333 ページのベーシックおよびレート・マッチを使用するベーシックのコンフィギ
ュレーション向けネイティブ PHY IP のパラメータ設定の情報を使用します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-332
UG-01143
2015.05.11
Arria 10 トランシーバにベーシックあるいはレート・マッチを使用するベーシック
のトランシーバ・コンフィギュレーション・ルールを実装する方法
図 2-137: ベーシック/カスタム・デザインの接続ガイドライン
tx_parallel_data
reset
pll_ref_clk
Pattern
Generator
pll_locked
PLL IP
pll_powerdown
rx_ready
tx_datak
tx_serial_data
rx_serial_data
rx_cdr_refclk
tx_clkout
tx_digital_reset
Reset
Controller
tx_analog_reset
rx_digital_reset
tx_ready
rx_analog_reset
clk
rx_is_lockedtoref
reset
rx_is_lockedtodata
Arria 10
Transceiver
Native
PHY
rx_parallel_data
reset
Pattern
Checker
rx_datak
rx_clkout
tx_serial_clk
reconfig_clk
reconfig_reset
reconfig_write
reconfig_read
reconfig_address
reconfig_writedata
reconfig_readdata
reconfig_waitrequest
For
Reconfiguration
cal_busy
8. デザインをシミュレーションして機能性を検証します。
関連情報
• 5-38 ページの Arria 10 標準 PCS のアーキテクチャ
標準 PCS アーキテクチャについて詳しい情報を提供します。
• 5-1 ページの Arria 10 PMA アーキテクチャ
PMA アーキテクチャについて詳しい情報を提供します。
• 3-54 ページの PLL およびクロック・ネットワーク
PLL およびクロックの実装について詳しい情報を提供します。
• 3-3 ページの PLL タイプ
PLL アーキテクチャおよび実装の詳細について情報を提供します。
• 4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
• 2-72 ページの標準 PCS ポート
トランシーバ・ネイティブ PHY の標準的なデータパス向けポートの定義を提供します。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション
向けネイティブ PHY IP のパラメータ設定
2-333
ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション向けネイテ
ィブ PHY IP のパラメータ設定
表 2-180: General パラメータと Datapath Options パラメータ
パラメータ
Message level for rule violations
範囲
error
warning
Basic/Custom (Standard PCS)
Transceiver configuration rules
PMA configuration rules
Basic/Custom w /Rate Match (Standard
PCS)
basic
TX/RX Duplex
Transceiver mode
TX Simplex
RX Simplex
Number of data channels
Data rate
1～96
611 Mbps～12 Gbps
Enable datapath and interface reconfiguration
On/Off
Enable simplified data interface
On/Off
表 2-181: TX PMA パラメータ
パラメータ
TX channel bonding mode
範囲
Not bonded
PMA only bonding
PMA and PCS bonding
PCS TX channel bonding master
Actual PCS TX channel bonding master
Auto、n-1（ここでは、n ＝データ・チャ
ネル数）
n-1（ここでは、n ＝データ・チャネル
数）
TX local clock division factor
1、2、4、8
Number of TX PLL clock inputs per channel
1、2、3、4
Initial TX PLL clock input selection
Arria 10 トランシーバへのプロトコルの実装
フィードバック
0（Number of TX PLL clock inputs per
channel の値に依存する）
Altera Corporation
2-334
ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション
向けネイティブ PHY IP のパラメータ設定
パラメータ
UG-01143
2015.05.11
範囲
Enable tx_pma_clkout port
On/Off
Enable tx_pma_div_clkout port
On/Off
tx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Enable tx_pma_elecidle port
On/Off
Enable tx_pma_qpipullup port (QPI)
On/Off
Enable tx_pma_qpipulldn port (QPI)
On/Off
Enable tx_pma_txdetectrx port (QPI)
On/Off
Enable tx_pma_rxfound port (QPI)
On/Off
Enable rx_seriallpbken port
On/Off
表 2-182: RX PMA パラメータ
パラメータ
範囲
Number of CDR reference clocks
1、2、3、4、5
Selected CDR reference clock
0、1、2、3、4
Selected CDR reference clock frequency
Quartus II ソフトウェアが示す有効
範囲を選択
PPM detector threshold
100、300、500、1000
CTLE adaptation mode
manual、triggered
DFE adaptation mode
disabled
Number of fixed dfe taps
3、7
Enable rx_pma_clkout port
On/Off
Enable rx_pma_div_clkout port
On/Off
rx_pma_div_clkout division factor
Disabled、1、2、33、40、50、66
Enable rx_pma_clkslip port
On/Off
Enable rx_pma_qpipulldn port (QPI)
On/Off
Enable rx_is_lockedtodata port
On/Off
Enable rx_is_lockedtoref port
On/Off
Enable rx_set_locktodata and rx_set_locktoref ports
On/Off
Enable rx_seriallpbken port
On/Off
Enable PRBS verifier control and status ports
On/Off
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Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション
向けネイティブ PHY IP のパラメータ設定
2-335
表 2-183: Standard PCS パラメータ
パラメータ
Standard PCS / PMA interface width
範囲
8、10、16、20
FPGA fabric / Standard TX PCS interface width
8、10、16、20、32、40
FPGA fabric / Standard RX PCS interface width
8、10、16、20、32、40
Enable Standard PCS low latency mode
On/Off
Off（Basic with Rate Match 向け）
low_latency
TX FIFO mode
register_fifo
fast_register
RX FIFO Mode
low_latency
register_fifo
Enable tx_std_pcfifo_full port
On/Off
Enable tx_std_pcfifo_empty port
On/Off
Enable rx_std_pcfifo_full port
On/Off
Enable rx_std_pcfifo_empty port
On/Off
Disabled
TX byte serializer mode
Serialize x2
Serialize x4
Disabled
RX byte deserializer mode
Deserialize x2
Deserialize x4
Enable TX 8B/10B encoder
On/Off
Enable TX 8B/10B disparity control
On/Off
Enable RX 8B/10B decoder
On/Off
Disabled
RX rate match FIFO mode
Basic 10-bit PMA（Basic with Rate Match 向
け）
Basic 20-bit PMA（Basic with Rate Match 向
け）
RX rate match insert/delete -ve pattern (hex)
Arria 10 トランシーバへのプロトコルの実装
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ユーザー定義の値
Altera Corporation
2-336
ベーシックおよびレート・マッチを使用するベーシックのコンフィギュレーション
向けネイティブ PHY IP のパラメータ設定
パラメータ
RX rate match insert/delete +ve pattern (hex)
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範囲
ユーザー定義の値
Enable rx_std_rmfifo_full port
On/Off
Enable rx_std_rmfifo_empty port
On/Off
PCI Express Gen 3 rate match FIFO mode
Bypass
Enable TX bit slip
On/Off
Enable tx_std_bitslipboundarysel port
On/Off
bitslip
RX word aligner mode
manual (PLD controlled)
synchronous state machine
RX word aligner pattern length
7、8、10、16、20、32、40
RX word aligner pattern (hex)
ユーザー定義の値
Number of word alignment patterns to achieve sync
0～255
Number of invalid data words to lose sync
0～63
Number of valid data words to decrement error count
0～255
Enable fast sync status reporting for deterministic latency
SM
On/Off
Enable rx_std_wa_patternalign port
On/Off
Enable rx_std_wa_a1a2size port
On/Off
Enable rx_std_bitslipboundarysel port
On/Off
Enable rx_bitslip port
On/Off
Enable TX bit reversal
On/Off
Enable TX byte reversal
On/Off
Enable TX polarity inversion
On/Off
Enable tx_polinv port
On/Off
Enable RX bit reversal
On/Off
Enable rx_std_bitrev_ena port
On/Off
Enable RX byte reversal
On/Off
Enable rx_std_byterev_ena port
On/Off
Enable RX polarity inversion
On/Off
Enable rx_polinv port
On/Off
Enable rx_std_signaldetect port
On/Off
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
17.4 Gbps を超えるデータ・レートで Arria 10 GT チャネルを使用するデザインに関
する考慮事項
パラメータ
2-337
範囲
Enable PCIe dynamic datarate switch ports
Off
Enable PCIe pipe_hclk_in and pipe_hclk_out ports
Off
Enable PCIe Gen3 analog control ports
Off
Enable PCIe electrical idle control and status ports
Off
Enable PCIe pipe_rx_polarity port
Off
表 2-184: Dynamic Reconfiguration パラメータ
パラメータ
範囲
Enable dynamic reconfiguration
On/Off
Share reconfiguration interface
On/Off
Enable Altera Debug Master Endpoint
On/Off
表 2-185: Generation Options パラメータ
パラメータ
Generate parameter documentation file
範囲
On/Off
17.4 Gbps を超えるデータ・レートで Arria 10 GT チャネルを使用するデザインに
関する考慮事項
この項は、 Arria 10 GT トランシーバ・チャネルを使用してデータ・レート 17.4 から 28.3 Gbps を
実現するための情報を提供します。Arria 10 GT トランシーバ・チャネルは、17.4 Gbps を超える
データ・レートを実装するために使用されます。
17.4 Gbps から 28.3 Gbps までのデータ・レートをサポートするために、GT チャネルをエンハン
スト PCS 低レイテンシ・モードで使用することができます。また、28.3 Gbps までのデータ・レ
ート向けに GT チャネルを PCS ダイレクトのコンフィギュレーションで動作させることもでき
ます。GT チャネルが PCS ダイレクトのコンフィギュレーションで使用される際には、PCS ブロ
ックはバイパスされます。GT チャネルのシリアライザとデシリアライザは、64 ビットおよび
128 ビットのシリアライゼーション・ファクタをサポートしています。
Arria 10 GT チャネルの使用
すべての Arria 10 GT デバイスは、28.3 Gbps までのデータ・レートをサポートできる合計で 16 の
GT トランシーバ・チャネルを備えています。
Arria 10 GT デバイスでは、各トランシーバ・バンクは、双方向チャネル、TX 専用、または RX
専用チャネルとして動作できる GT チャネルを、最大 4 つまでサポートしています。トランシー
バ・バンク GXBL1E、GXBL1F、GXBL1G、GXBL1H には、それぞれ 4 つの GT トランシーバ・チ
ャネル 0、1、3、4 があります。チャネル 2 と 5 は、GX トランシーバ・チャネルとしてのみコン
フィギュレーションすることができます。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-338
UG-01143
2015.05.11
トランシーバ PHY IP
表 2-186: トランシーバ・バンク GXBL1E、GXBL1F、GXBL1G、GXBL1H でのチャネル 0、1、2 向けに可
能な GT および GX チャネル・コンフィギュレーションの組み合わせ
GT トラン
シーバ・チ
ャネル
コンフィギュ
レーション A
コンフィギュ
レーション B
コンフィギュ
レーション C
コンフィギュ
レーション D
コンフィギュ
レーション E
コンフィギュ
レーション F
Ch2
使用不可
使用不可
使用不可
GX
GX
GX
Ch1
GT
GT
GX
使用不可
GT
GX
Ch0
GT
GX
GT
GT
使用不可
GX
チャネル Ch0、Ch1、Ch2 のグループに関する注意
• チャネル 0 と 1 が GT チャネルとしてコンフィギュレーションされる場合に、チャネル 2 は
使用できない
• チャネル 0 または 1 のいずれかが GT チャネルとしてコンフィギュレーションされる場合、
他に 1 つのチャネルのみがこのグループで使用できる
• チャネル 0 と 1 が GT チャネルとしてコンフィギュレーションされない場合には、このグル
ープすべてを GX チャネルとしてコンフィギュレーションできる
• チャネル 0 または 1 のいずれかが GT チャネルとして使用される場合、チャネル 0 と 1 に隣接
する ATX PLL は GT チャネル・コンフィギュレーションのために確保される必要がある
表 2-187: トランシーバ・バンク GXBL1E、GXBL1F、GXBL1G、GXBL1H でのチャネル 3、4、5 向けに可
能な GT および GX チャネル・コンフィギュレーションの組み合わせ
GT トラン
シーバ・チ
ャネル
コンフィギュ
レーション A
コンフィギュ
レーション B
コンフィギュ
レーション C
コンフィギュ
レーション D
コンフィギュ
レーション E
コンフィギュ
レーション F
Ch5
使用不可
使用不可
使用不可
GX
GX
GX
Ch4
GT
GT
GX
使用不可
GT
GX
Ch3
GT
GX
GT
GT
使用不可
GX
チャネル Ch3、Ch4、Ch5 のグループに関する注意
• チャネル 3 と 4 が GT チャネルとしてコンフィギュレーションされる場合に、チャネル 5 は
使用できない
• チャネル 3 または 4 のいずれかが GT チャネルとしてコンフィギュレーションされる場合、
他に 1 つのチャネルのみがこのグループで使用できる
• チャネル 3 と 4 が GT チャネルとしてコンフィギュレーションされない場合には、このグル
ープすべてを GX チャネルとしてコンフィギュレーションできる
• チャネル 3 または 4 のいずれかが GT チャネルとして使用される場合、チャネル 3 と 4 に隣接
する ATX PLL は GT チャネル・コンフィギュレーションのために確保される必要がある
トランシーバ PHY IP
Arria 10 GT のトランシーバ・チャネルは、ネイティブ PHY IP をベーシック（エンハンスト
PCS）トランシーバ・コンフィギュレーション・ルールで用いて実装されます。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PLL と GT トランシーバ・チャネルのクロック・ライン
2-339
• 17.4 Gbps からまで 28.3 Gbps のデータ・レートをサポートするために、エンハンスト PCS は
低レイテンシ・モードでコンフィギュレーションされる必要がある。エンハンスト PCS を低
レイテンシ・モードでコンフィギュレーションするにあたって、エンハンスト PCS のいずれ
の機能ブロックも有効にできない（つまり、ブロック・シンクロナイザ、ギアボックス、ス
クランブラ、およびエンコーダが無効）。
• 17.4 Gbps から 28.3 Gbps までのデータ・レート向けに PCS ダイレクトのモードを使用するこ
ともできる。
複数の GT トランシーバ・チャネルを 1 つのネイティブ PHY IP のインスタンスにまとめること
ができますが、使用するそれぞれの ATX PLL に対しては個別の ATX PLL IP をインスタンス化す
る必要があります。
PLL と GT トランシーバ・チャネルのクロック・ライン
ATX PLL は、GT トランシーバ・チャネルにクロック・ソースを提供するために使用されます。
各 ATX PLL は、トランシーバ・バンク内で PLL を直接 GT トランシーバ・チャネルに接続する
2 本の専用 GT クロック・ラインを有しています。上部の ATX PLL がチャネル 3 と 4 を駆動し、
下部の ATX PLL がチャネル 0 と 1 を駆動します。これらの接続は、パフォーマンスを高めるた
めにクロック・ネットワークの他の部分をバイパスします。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-340
UG-01143
2015.05.11
PLL と GT トランシーバ・チャネルのクロック・ライン
図 2-138: GT チャネル・コンフィギュレーション
CGB
Ch 5
CDR
CGB
Ch 4
CMU or CDR
ATX PLL1
CGB
Ch 3
CDR
CGB
Ch 2
CDR
CGB
ATX PLL0
Ch 1
CMU or CDR
CGB
Ch 0
CDR
チャネル 0 と 1 の両方が GT チャネルとしてコンフィギュレーションされる場合、これらは同じ
ATX PLL によって駆動され、また同じデータ・レートで動作するようにコンフィギュレーショ
ンされる必要があります。これは、チャネル 3 と 4 が GT チャネルとしてコンフィギュレーショ
ンされる場合にも当てはまります。
GT チャネル間にスキューが想定されますが、正確な値はデバイスの特性評価中です。現在、GT
チャネル・ボンディングはサポートされていません。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
リセット・コントローラ
2-341
リセット・コントローラ
インスタンス化された各 GT チャネルは、アナログとデジタルの独立したリセット・ポートを有
します。これらのポートをリセットするためのリセット・コントローラのデザインについて、詳
しくは Resetting Transceiver Channels の章を参照してください。
関連情報
4-1 ページのトランシーバ・チャネルのリセット
リセット・コントローラの基本情報と実装の詳細について情報を提供します。
PCS ダイレクトのトランシーバ・コンフィギュレーション・ルール向けネイティブ PHYIP のパ
ラメータ設定
表 2-188: General パラメータと Datapath パラメータ
パラメータ
Message level for rule violations
範囲
error
warning
Transceiver configuration rules
PCS Direct
PMA configuration rules
basic、QPI
Transceiver mode
TX / RX Duplex
TX Simplex
RX Simplex
Number of data channels
1～96
Data rate
1 Gbps～28.3 Gbps
Enable datapath and interface
reconfiguration
On/Off
Enable simplified data interface
On/Off
表 2-189: TX PMA パラメータ
パラメータ
TX channel bonding mode
範囲
Not bonded
PMA only bonding
（PCS ダイレクトでは PMA and PCS bonding モードは選
択不可）
TX local clock division factor
Arria 10 トランシーバへのプロトコルの実装
フィードバック
1、2、4、8
Altera Corporation
2-342
PCS ダイレクトのトランシーバ・コンフィギュレーション・ルール向けネイティブ
PHYIP のパラメータ設定
パラメータ
UG-01143
2015.05.11
範囲
Number of TX PLL clock inputs per
channel
1、2、3、4
Initial TX PLL clock input selection
0、1、2、3
Enable tx_pma_clkout port
On/Off
Enable tx_pma_div_clkout port
On/Off
tx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Enable tx_pma_elecidle port
On/Off
Enable tx_pma_qpipullup port (QPI)
On/Off
Enable tx_pma_qpipulldn port (QPI)
On / Off
Enable tx_pma_txdetectrx port (QPI)
On/Off
Enable tx_pma_rxfound port (QPI)
On/Off
Enable rx_seriallpbken port
On/Off
表 2-190: RX PMA パラメータ
パラメータ
範囲
Number of CDR reference clocks
1～5
Selected CDR reference clock
0～4
Selected CDR reference clock
frequency
データ・レートに応じて異なる
PPM detector threshold
100、300、500、1000
CTLE adaptation mode
manual、triggered
DFE adaptation mode
continuous、manual、disabled
Number of fixed dfe taps
3、7
Enable rx_pma_clkout port
On/Off
Enable rx_pma_div_clkout port
On/Off
rx_pma_div_clkout division factor
Disabled、1、2、33、40、66
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
PCS ダイレクトのトランシーバ・コンフィギュレーション・ルール向けネイティブ
PHYIP のパラメータ設定
パラメータ
2-343
範囲
Enable rx_pma_clkslip port
On/Off
Enable rx_pma_qpipulldn port (QPI)
On/Off
Enable rx_is_lockedtodata port
On/Off
Enable rx_is_lockedtoref port
On/Off
Enable rx_set_locktodata and rx_set_
locktoref ports
On/Off
Enable rx_seriallpbken port
On/Off
Enable PRBS verifier control and
status ports
On/Off
表 2-191: PCS Direct Datapath パラメータ
パラメータ
PCS Direct interface width
範囲
8、10、16、20、32、40、64
表 2-192: Dynamic Reconfiguration パラメータ
パラメータ
範囲
Enable dynamic reconfiguration
On/Off
Share reconfiguration interface
On/Off
Enable Altera Debug Master Endpoint On/Off
Enable embedded debug
On/Off
Enable capability registers
On/Off
Set user-defined IP identifier
数字
Enable control and status registers
On/Off
Enable prbs soft accumulators
On/Off
Configuration file prefix
文字列
Generate SystemVerilog package file
On/Off
Generate C header file
On/Off
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-344
UG-01143
2015.05.11
エンハンスト PCS を低レイテンシ・モードで使用する 17.4 Gbps を超えるデータ・
レートのデザインの実装方法
パラメータ
範囲
Generate MIF (Memory Initialization
File)
On/Off
表 2-193: Generation Options パラメータ
パラメータ
範囲
Generate parameter documentation
file
On/Off
図 2-139: エンハンスト PCS での低レイテンシ・モード・デザインの接続ガイドライン
clk
tx_ready
reset
rx_ready
Reset Controller
pll_sel
pll_refclk
pll_locked
PLL IP
pll_powerdown
rx_digitalreset
rx_analogreset
tx_digitalreset
tx_analogreset
rx_cal_busy
rx_is_lockedtodata
tx_cal_busy
pll_cal_busy
tx_serialclk0
rx_cdr_refclk
Data
Generator
Data
Verifier
tx_clkout
tx_parallel_data
rx_clkout
Arria 10 Transceiver Native PHY
tx_serial_data
rx_serial_data
rx_parallel_data
エンハンスト PCS を低レイテンシ・モードで使用する 17.4 Gbps を超えるデータ・レートのデ
ザインの実装方法
はじめる前に
エンハンスト PCS と PMA のアーキテクチャ、PLL アーキテクチャ、ならびにリセット・コント
ローラについて十分に把握している必要があります。
Altera Corporation
Arria 10 トランシーバへのプロトコルの実装
フィードバック
UG-01143
2015.05.11
エンハンスト PCS を低レイテンシ・モードで使用する 17.4 Gbps を超えるデータ・
レートのデザインの実装方法
2-345
1. Tools > IP Catalog > Interface Protocols > Transceiver PHY > Arria 10 Transceiver Native PHY を
選択します。詳しいステップについては 2-2 ページの PHY IP コアの選択とインスタンス化
を参照してください。
2. Datapath Options の下の Transceiver configuration rules のリストから、Basic (Enhanced PCS)
を選択します。
3. 2-307 ページのベーシック（エンハンスト PCS）および KR FEC 付きベーシック向けネイティ
ブ PHY IP のパラメータ設定の表のパラメータ値を、Arria 10 トランシーバ・ネイティブ PHY
パラメータ・エディタの各入力の出発点として使用します。または、2-18 ページのプリセッ
トで説明しているプロトコル・プリセットを使用し、その後で、デザインの具体的な要件に
応じて設定を修正します。
• データ・レートが 17400～28100 Mbps の間になるようにする。CDR リファレンス・クロッ
クはデータ・レートに対応するものを選択する。
• Enhanced PCS / PMA interface width を 64 ビットにセットする。
• FPGA Fabric / Enhanced PCS interface width を 64 ビットにセットする。
• Enable RX/TX FIFO double width mode を有効にすることで 128 ビットの FPGA fabric / PCS
interface width を作成できる。
• Finish をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
Arria 10 トランシーバへのプロトコルの実装
フィードバック
Altera Corporation
2-346
UG-01143
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エンハンスト PCS を低レイテンシ・モードで使用する 17.4 Gbps を超えるデータ・
レートのデザインの実装方法
図 2-140: データ・レートが 17.4 Gbps を超え、FPGA ファブリック / PCS インタフェース幅が 128 ビ
ットのベーシック（エンハンスト PCS）トランシーバ・コンフィギュレーション・ルール向けのネ
イティブの PHY の信号とポート
tx_cal_busy
rx_cal_busy
NIOS
Hard Calibration IP
TX PMA
tx_serial_data
Reconfiguration
Registers
TX Enhanced PCS
Serializer
tx_digital_reset
tx_control[17:0]
tx_parallel_data[127:0]
tx_coreclkin
tx_clkout
tx_enh_data_valid
tx_serial_clk0
(from TX PLL)
reconfig_reset
reconfig_clk
reconfig_avmm
tx_digital_reset
tx_control[17:0]
tx_parallel_data[127:0]
tx_coreclkin
tx_clkout
tx_enh_data_valid
tx_analog_reset
rx_analog_reset
RX PMA
RX Enhanced PCS
Deserializer
rx_serial_data
rx_cdr_refclk0
rx_is_lockedtodata
rx_is_lockedtoref
CDR
rx_digital_reset
rx_clkout
rx_coreclkin
rx_parallel_data[127:0]
rx_control[19:0]
rx_digital_reset
rx_clkout
rx_coreclkin
rx_parallel_data[127:0]
rx_control[19:0]
refclk
4. Tools > IP Catalog > Basic Functions > Clocks > PLLs and Resets > PLL > Arria 10 Transceiver
ATX PLL を選択します。詳しいステップについては 3-6 ページの ATX PLL IP コアのイン
スタンス化を参照してください。
5. パラメータ・エディタを使用して ATX PLL IP を設定します。
• GT クロック出力バッファを選択する。
• PLL GT クロック出力ポートを有効にする。
• PLL 出力クロック周波数をネイティブ PHY IP の推奨周波数にセットする。
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Arria 10 トランシーバへのプロトコルの実装
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UG-01143
2015.05.11
PCS ダイレクト・トランシーバ・コンフィギュレーション・ルールの実装方法
2-347
図 2-141: GT クロック・ラインを有効にした ATX PLL IP
6. トランシーバ・リセット・コントローラを作成します。リセット IP の設定について詳しくは
4-1 ページのトランシーバ・チャネルのリセットを参照してください。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。
専用 GT クロック・ラインは、ATX PLL のポート tx_serial_clk_gt として表示されます。こ
のポートをネイティブ PHY IP の tx_serial_clk0 ポートに接続します。Quartus II ソフトウ
ェアが自動的に専用 GT クロックを x1 クロック・ネットワークの代わりに使用します。
PCS ダイレクト・トランシーバ・コンフィギュレーション・ルールの実
装方法
はじめる前に
PCS ダイレクト・トランシーバ・コンフィギュレーション・ルールを実装する前に、PCS ダイレ
クト・アーキテクチャ、PMA アーキテクチャ、PLL アーキテクチャ、ならびにリセット・コン
トローラについて十分に把握している必要があります。
Arria 10 トランシーバへのプロトコルの実装
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2-348
UG-01143
2015.05.11
トランシーバ・ネイティブ PHY IP コアのシミュレーション
1. IP カタログを開いて Arria 10 Transceiver Native PHY IP を選択します。詳しいステップにつ
いては 2-2 ページの PHY IP コアの選択とインスタンス化を参照してください。
2. Datapath Options の下の Transceiver configuration rules のリストから、PCS Direct を選択しま
す。
3. 2-341 ページの PCS ダイレクトのトランシーバ・コンフィギュレーション・ルール向けネイ
ティブ PHYIP のパラメータ設定の表のパラメータ値をネイティブ PHY IP 設定の出発点とし
て使用します。
4. Generate をクリックして、ネイティブ PHY IP（RTL ファイル）を生成します。
5. PLL をインスタンス化し、設定します。
6. トランシーバ・リセット・コントローラを作成します。ユーザー設計のコントローラの使用、
またはアルテラのトランシーバ PHY リセット・コントローラ IP の使用が可能です。
7. ネイティブ PHY IP を PLL IP とリセット・コントローラに接続します。
図 2-142: PCS ダイレクト PHY デザインの接続ガイドライン
clk
tx_ready
reset
rx_ready
Reset Controller
pll_sel
pll_refclk
pll_locked
PLL IP
pll_powerdown
rx_digitalreset
rx_analogreset
tx_digitalreset
tx_analogreset
rx_cal_busy
rx_is_lockedtodata
tx_cal_busy
pll_cal_busy
tx_serialclk0
rx_cdr_refclk
Data
Generator
Data
Verifier
tx_clkout
tx_parallel_data
Arria 10 Transceiver Native PHY
tx_serial_data
rx_serial_data
rx_clkout
rx_parallel_data
8. デザインをシミュレーションして機能性を検証します。
トランシーバ・ネイティブ PHY IP コアのシミュレーション
シミュレーションによって、ネイティブ PHY トランシーバの機能性を検証します。Quartus II ソ
フトウェアは、レジスタ転送レベル（RTL）とゲート・レベルのシミュレーションを ModelSim®
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Arria 10 トランシーバへのプロトコルの実装
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NativeLink シミュレーション・フロー
2-349
-Altera® とサードパーティ・シミュレータとの両方でサポートしています。シミュレーションは、
Quartus II プロジェクト・ファイルを使用して行います。
以下のシミュレーションが可能です。
• NativeLink で ModelSim-Altera を使用—このフローは、Quartus II ソフトウェアからシミュレー
ションを開始できるようにすることでシミュレーションを単純にします。また、このフロー
は自動的にシミュレーション・スクリプトを作成し、デザイン・ファイル、IP シミュレーシ
ョン・モデル・ファイル、およびアルテラ・シミュレーション・ライブラリ・モデルをコン
パイルします。
• カスタム・フロー—このフローでは、より複雑な要件のためにシミュレーションをカスタマ
イズすることができます。このフローを使用すると、デザイン・ファイル、IP シミュレーシ
ョン・モデル・ファイル、およびアルテラ・シミュレーション・ライブラリ・モデルのコン
パイルを手動で行うことができます。
以下のネットリストをシミュレーションすることができます。
• RTL 機能ネットリスト—このネットリストは、Verilog HDL、SystemVerilog、および VHDL デ
ザイン・ソース・コードを用いるサイクル精度のシミュレーションを提供します。アルテラ
とサードパーティ EDA ベンダがシミュレーション・モデルを提供しています。
シミュレーションのための条件
デザインをシミュレーションする前に、Quartus II の解析および合成に成功している必要があり
ます。
関連情報
Simulating Altera Designs
NativeLink シミュレーション・フロー
Quartus II ソフトウェアの NativeLink 設定によって、シミュレーション環境、シミュレーション・
スクリプト、テストベンチを設定することができます。Quartus II ソフトウェアはこれらの設定
をプロジェクト内に保存します。NativeLink 設定を指定すると、シミュレーションを Quartus II
ソフトウェアから簡単に開始することができます。
NativeLink を ModelSim-Altera シミュレーションの設定のために使用する方法
以下のステップを実行して、シミュレータのディレクトリ・パスとテストベンチ設定を指定しま
す。
1. Tools メニューで、Options をクリックし、次に EDA Tool Options をクリックします。
2. シミュレータのディレクトリを選択します。以下の表に、サポートされるシミュレータのデ
ィレクトリを示します。
Arria 10 トランシーバへのプロトコルの実装
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Altera Corporation
2-350
NativeLink を ModelSim-Altera シミュレーションの設定のために使用する方法
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表 2-194: シミュレータ・パス
シミュレータ
パス
Mentor Graphics 社 ModelSim- <drive>:\<simulator install path>\win32aloem (Windows)
Altera
/<simulator install path>/bin (Linux)
3. Assignments メニューの Settings をクリックします。
4. Category リストで EDA Tool Settings の下の Simulation を選択します。
5. Tool name リストからシミュレータを選択します。
6.
7.
8.
9.
Altera Corporation
注：ModelSim は、ModelSim SE および PE を参照します。これらのシミュレータは QuestaSim
と同じコマンドを使用します。ModelSim-Altera は、ModelSim-Altera Starter Edition と
ModelSim-Altera Subscription Edition を参照します。
Output directory で、出力ファイルのディレクトリを選択します。
非正規の HDL 文字をマップするには、Map illegal HDL characters をオンにします。
ネットリストのグリッチをフィルタするには、Enable glitch filtering をオンにします。
以下のステップを実行して、NativeLink オートメーションの追加オプションを指定します。
a. Compile test bench をオンにします。
b. Test Benches をクリックします
Test Benches ダイアログ・ボックスが表示されます。
c. New をクリックします。
d. Create new test bench settings の下の Test bench name にテストベンチ名を入力します。
Top level module in the testbench にトップレベル・モジュール名を入力します。これらの名
前は実際のテストベンチ・モジュール名と一致している必要があります。
e. Use test bench to perform VHDL timing simulation を選択し、Design instance name in test
bench でデザイン・インスタンスの名前を指定します。
f. Simulation period で、Run simulation until all vector stimuli are used をオンにします。
g. Test bench and simulation files で、テストベンチ・ファイルをフォルダから選択します。
Add をクリックします。
h. OK をクリックします。
Arria 10 トランシーバへのプロトコルの実装
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NativeLink を ModelSim-Altera RTL シミュレーション用に使用する方法
2-351
NativeLink を ModelSim-Altera RTL シミュレーション用に使用する方法
図 2-143: NativeLink シミュレーション・フロー図
EDAシミュレータとシミュレータ
のディレクトリを指定する
RTL機能シミュレーション
またはゲート・レベルの
シミュレーションを実行する
シミュレーションが
期待した結果を
出した
Yes
No
デザインをデバッグし、
RTLを変更する
Quartus II解析と
エラボレーションを実行する
In-System Sources &
Probesを使用して
コントロール信号を定義する
シミュレーションを実行する
シミュレーションが
期待した結果を
出した
Yes
No
シミュレーションの完了
RTL 機能シミュレーションを実行するには、以下のステップを行います。
1. Quartus II プロジェクトを開きます。
2. Tools メニューで Run Simulation Tool を選択し、次に RTL Simulation または Gate Level
Simulation を選択します。
3. Quartus II の解析およびエラボレーションを実行し、In-System Sources and Probe Editor を使用
して定義したコントロール信号を再インスタンス化します。In-System Sources and Probe
Arria 10 トランシーバへのプロトコルの実装
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2-352
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NativeLink をサードパーティー RTL シミュレーションの設定のために使用する方
法
4.
5.
6.
7.
Editor がアクセスできるのはデバイスのピンのみです。したがって、観察する必要があるす
べてのピンを必ずデザインのトップレベルに配線する必要があります。
追加の信号をモニタリングするには、Instance で目的のインスタンスまたはノードをハイラ
イトし、Add wave を右クリックします。
Simulate を選択してから Run を選択します。
シミュレーションの時間を指定します。
シミュレーションを再スタートするには、以下のステップを実行します。
a. ModelSim-Altera Simulate メニューで restart を選択し、OK をクリックします。
これにより、現在表示されている波形はクリアされます。
b. run をハイライトし、シミュレーションの実行が必要なオプションを選択します。
関連情報
2-348 ページのトランシーバ・ネイティブ PHY IP コアのシミュレーション
NativeLink をサードパーティー RTL シミュレーションの設定のために使用する方法
以下の図に、NativeLink をサードパーティ EDA RTL シミュレータに使用するステップの概略を
示します。
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Arria 10 トランシーバへのプロトコルの実装
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NativeLink をサードパーティー RTL シミュレーションの設定のために使用する方
法
2-353
図 2-144: NativeLink をサードパーティのシミュレータに使用
EDAシミュレータとシミュレータ
のディレクトリを指定する
機能シミュレーションを
実行する
シミュレーションが
期待した結果を
出した
Yes
No
デザインをデバッグし、
RTLを変更する
Quartus II解析と
エラボレーションを実行する
シミュレータを始動し、
デザインとテストベンチを
コンパイルする
デザインをロードし、
シミュレーションを実行する
No
シミュレーションが
期待した結果を
出した
Yes
シミュレーションの完了
以下のステップを実行して、シミュレータのディレクトリ・パスとテストベンチ設定を指定しま
す。
1. Tools メニューで、Options をクリックし、次に EDA Tool Options をクリックします。
2. シミュレータのディレクトリを選択します。以下の表に、サポートされるサードパーティ・
シミュレータのディレクトリを示します。
Arria 10 トランシーバへのプロトコルの実装
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2-354
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カスタム・シミュレーション・フロー
表 2-195: シミュレータ・パス
シミュレータ
Mentor Graphics 社 ModelSim
Mentor Graphics 社 QuestaSim
パス
<drive>:\<simulator install path>\win32
(Windows)
/<simulator install path>/bin (Linux)
Synopsys 社 VCS/VCS MX
/<simulator install path>/bin (Linux)
Cadence 社 Incisive Enterprise
/<simulator install path>/tools/bin (Linux)
Aldec 社 Active-HDL
<drive>:\<simulator install path>\bin (Windows)
Aldec 社 Riviera Pro
/<simulator install path>/bin (Linux)
Assignments メニューの Settings をクリックします。
Category リストで EDA Tool Settings の下の Simulation を選択します。
Tool name リストからシミュレータを選択します。
シミュレータを有効にするには、Tools メニューで Options をクリックし、License Setup をク
リックします。EDA ツールのライセンス向けに必要な変更を行います。
7. デザイン・ファイルとテストベンチ・ファイルをコンパイルします。
8. デザインをロードし、EDA ツールでシミュレーションを実行します。
3.
4.
5.
6.
サードパーティ・シミュレータの詳しい情報については、以下の該当するリンクをクリックして
ください。
関連情報
•
•
•
•
Mentor Graphics ModelSim and QuestaSim Support
Synopsys VCS and VCS MX Support
Cadence Incisive Enterprise Simulator Support
Aldec Active-HDL and Riviera-Pro Support
カスタム・シミュレーション・フロー
カスタム・シミュレーション・フローでは、より複雑なシミュレーションの要件向けにシミュレ
ーション・プロセスをカスタマイズすることができます。このフローでは、デザインの以下の部
分を制御することができます。
•
•
•
•
•
コンポーネントの結びつき
コンパイルの順序
実行コマンド
IP コア
シミュレーション・ライブラリ・モデル・ファイル
以下の図に、カスタム・フロー・シミュレーションのステップを示します。シミュレーション・
スクリプトを使用すると、ステップの一部を自動化できます。
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シミュレーション・ライブラリ・コンパイラの使用方法
2-355
図 2-145: カスタム・フロー・シミュレーション
Sim Libコンパイラで
シミュレーション・モデル・
ライブラリをコンパイルする
シミュレータを始動し、
Quartus II プロジェクトを開く
デザイン、テストベンチ、
シミュレーション・ライブラリを
コンパイルする
デザインをロードし、
シミュレーションを実行する
シミュレーションが
期待した結果を
出した
Yes
No
デザインをデバッグし、
RTLを変更する
デザイン、テストベンチ、
シミュレーション・ライブラリを
コンパイルする
デザインをロードし、
シミュレーションを実行する
シミュレーションが
期待した結果を
出した
Yes
No
シミュレーションの完了
シミュレーション・ライブラリ・コンパイラの使用方法
シミュレーション・ライブラリ・コンパイラは、サポートされているシミュレーション・ツール
向けにアルテラ・シミュレーション・ライブラリをコンパイルし、ユーザーが指定した出力ディ
レクトリにシミュレーション・ファイルを保存します。
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2-356
スクリプトの生成方法
UG-01143
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注: ModelSim-Altera を使用する場合には、プリコンパイルされたシミュレーション・ライブラリ
を ModelSim-Altera ソフトウェアが提供するので、シミュレーション・ライブラリをコンパ
イルする必要はありません。
シミュレーション・ライブラリ・コンパイラを使用してシミュレーション・モデル・ライブラリ
をコンパイルするには、以下のステップを実行します。
1. Tools メニューで Launch Simulation Library Compiler をクリックします。
2. EDA simulation tool の下の Tool name でシミュレーション・ツールを選択します。
3. Executable location で、選択したシミュレーション・ツールのある位置を指定します。EDA
Simulation Library Compiler を実行する前に、この位置を指定する必要があります。
4. Library families の下でファミリ名を 1 つまたは複数選択し、Selected families リストに移動さ
せます。
5. Library language の下で Verilog、VHDL または両方を選択します。
6. Output directory フィールドでコンパイルしたライブラリを保存する位置を指定します。
7. Start Compilation をクリックします。
プロジェクトにシミュレーション・ファイルを追加するには、以下のステップを実行します。
1. Assignments メニューで Settings をクリックします。
2. Category リストで Files を選択します。
3. Browse をクリックして Select File ダイアログ・ボックスを開き、Files でプロジェクトに追加
するファイルを 1 つまたは複数選択します。
4. Open をクリックしてから Add をクリックし、選択したファイルをプロジェクトに追加しま
す。
5. OK をクリックして、Settings ダイアログ・ボックスを閉じます。
関連情報
• Preparing for EDA Simulation
• Altera Simulation Models
スクリプトの生成方法
デザインをコンパイルすると、Quartus II ソフトウェアと Qsys が、サポートされているサードパ
ーティ・シミュレーション・ツール向けのシミュレーション・スクリプトを自動的に生成しま
す。また、ip-make-simscript ユーティリティを使用して、複数の IP コアまたは Qsys システム
向けにスクリプトを生成することもできます。
シミュレーション・スクリプトのカスタマイズ
カスタマイズされたスクリプトを作成することにより、シミュレーションを自動化することがで
きます。スクリプトは手動で生成することができます。さらに、NativeLink をシミュレーショ
ン・スクリプトを生成するためのテンプレートとして使用し、これに必要な変更を行うことがで
きます。以下の表に、NativeLink が生成するスクリプトのディレクトリをリストします。
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Arria 10 トランシーバへのプロトコルの実装
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シミュレーション・スクリプトのカスタマイズ
2-357
表 2-196: サードパーティ RTL シミュレーション向けに NativeLink が生成するスクリプト
シミュレータ
シミュレーション・ファイル
内容
Mentor Graphics 社 ModelSim
または QuestaSim
/simulation/ modelsim/modelsim_ シミュレータへ直接的にソー
setup.do
スします。do msim_
setup.tcl を動作させ、それに
または、
続けて ld_debug を動作させ
mentor/msim_setup.tcl
ます。IP が複数ある場合には
各 IP が専用の msim_
setup.tcl ファイルを有しま
す。msim_setup.tcl ファイル
を含む全てのファイルを 1 つ
の共通 msim_setup.tcl ファ
イルに統合する必要がありま
す。
Aldec 社 Riviera Pro
/simulation/ aldec/rivierapro_
setup.tcl
Synopsys 社 VCS
/simulation/synopsys/vcs/vcs_
setup.sh
Synopsys 社 VCS MX
/simulation/synopsys/vcsmx/
vcsmx_setup.sh
コマンド・ラインで quartus_
sh–t <script> を使用して、
このスクリプトを実行しま
す。このスクリプトには、
NativeLink で指定したあらゆ
るテストベンチが含まれま
す。
Cadence 社 Incisive (NCSim)
/simulation/cadence/ncsim_
setup.sh
コマンド・ラインで quartus_
sh–t <script>を使用して、この
スクリプトを実行します。こ
のスクリプトには、NativeLink
で指定したあらゆるテストベ
ンチが含まれます。
Arria 10 トランシーバへのプロトコルの実装
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シミュレータへ直接的にソー
スします。
オプションを使用して、
テストベンチ・ファイル名を
このファイルに加ることによ
り、テストベンチ・ファイル
を VCS に渡します。
NativeLink にテストベンチ・フ
ァイルを指定し、かつ、シミ
ュレーションすることを選択
しない場合には、NativeLink
は、VCS を実行するスクリプ
トを生成します。
–file
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2-358
Qsys シミュレーション・スクリプト
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2015.05.11
Qsys シミュレーション・スクリプト
デザインの作成に Qsys を使用している場合、スクリプトを作成するための、以下の 2 つのオプ
ションがあります。
Qsys でスクリプトを生成する
Qsys システム生成は、コンポーネント間のインタコネクトを作成します。また、ip-makesimscript ユーティリティに必要な.spd ファイルを含む、合成およびシミュレーション向けのフ
ァイルを生成します。Qsys システム向けのシミュレーション・モジュールを生成するには、以
下のステップを実行します。
1. Generate メニューで Generate をクリックします。
Generation ダイアログ・ボックスが表示されます。
2. Create simulation model の下で HDL を選択します。
Qsys が、プロジェクト・ディレクトリに simulation を追加し、シミュレーション・ファイル
用のサブディレクトリを作成することに注意してください。
3. Generate クリックします。Qsys が、Aldec の Riviera Pro、Cadence の NCSim、および Mentor
Graphics の ModelSim シミュレーション・ツール向けにシミュレーション・ファイルおよびス
クリプトを生成します。
4. スクリプトを実行して、必要なデバイス・ライブラリとシステム・デザイン・ファイルを正
しい順番でコンパイルします。次に、シミュレーション用のトップレベル・デザインをエラ
ボレーションまたはロードします。
ip-make-simscript ユーティリティを使用する
このユーティリティは、複数の IP コアまたは Qsys システム向けにシミュレーション・コマン
ド・スクリプトを生成します。このコマンドを使用するには、各 IP コアまたは Qsys システム向
けに、Simulation Package Descriptor（.spd）ファイルを指定する必要があります。このユーティ
リティは、シミュレーション・ライブラリ内に IP シミュレーション・モデルをコンパイルしま
す。Qsys でこのコマンドを使用するには、以下のステップを実行します。
1. Qsys の Tools メニューで Nios II Command Shell [gcc4]を選択します。
コマンド・シェルが表示されます。
2. ip-make-simscript ユーティリティの使用に関する情報を入手するために、以下のコマンドを
入力します。
ip-make-simscript --help
3. ip-make-simscript を適切な引数と併せて入力します。
4. スクリプトを実行して、必要なデバイス・ライブラリとシステム・デザイン・ファイルを正
しい順番でコンパイルします。次に、シミュレーション用のトップレベル・デザインをエラ
ボレーションまたはロードします。
関連情報
• Simulating Altera Designs
• Creating a System with Qsys
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Arria 10 トランシーバへのプロトコルの実装
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PLL およびクロック・ネットワーク
2015.05.11
UG-01143
更新情報
3
フィードバック
この章では、トランシーバ・フェーズロック・ループ（PLL）、内部クロッキング・アーキテク
チャ、およびトランシーバと FPGA ファブリック・インタフェースのクロッキング・オプション
について説明します。
次の図で示すように、トランシーバ・バンクは 3 個あるいは 6 個のトランシーバ・チャネルを持
つことができます。3 チャネルごとに、1 個のアドバンスト送信（ATX）PLL、1 個のフラクショ
ナル PLL（fPLL）、および 1 個のマスタ・クロック生成ブロック（CGB）が与えられます。3 つの
チャネル・トランシーバ・バンクを持つデバイスを確認するには、Device Transceiver Layout の項
を参照してください。
Arria 10 トランシーバ・クロッキング・アーキテクチャは、結合トランシーバ・チャネル・コン
フィギュレーションと非結合トランシーバ・チャネル・コンフィギュレーションの両方をサポー
トします。チャネルの結合は、複数のトランシーバ・チャネル間におけるクロック・スキューを
最小化する目的で使用されます。Arria 10 トランシーバの場合、結合は PMA 結合および PMA、
そして PCS 結合を意味します。この詳細については、Channel Bonding の項を参照してください。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
3-2
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PLL およびクロック・ネットワーク
図 3-1: Arria 10 PLL およびクロック・ネットワーク
x1 Clock Lines
CH2
x6 Clock Lines
xN Clock Lines
Transceiver
Bank
CDR
Local CGB
fPLL
CH1
CH0
CDR/CMU
Local CGB
ATX
PLL
CDR
Master
CGB
Local CGB
Transceiver
Bank
CH5
CDR
Local CGB
fPLL
CH4
CH3
CDR/CMU
Local CGB
ATX
PLL
CDR
Master
CGB
Local CGB
CH2
CDR
Local CGB
fPLL
CH1
CH0
CDR/CMU
Local CGB
ATX
PLL
CDR
Master
CGB
Local CGB
関連情報
• 3-48 ページのチャネル・ボンディングについて
• 1-3 ページのデバイスのトランシーバのレイアウト
• 1-3 ページのデバイスのトランシーバのレイアウト
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PLL およびクロック・ネットワーク
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PLL タイプ
3-3
• 3-48 ページのチャネル・ボンディングについて
PLL タイプ
表 3-1: Arria 10 デバイス内の送信 PLL
PLL の種類
データ・レート範囲
ATX（Advanced Transmit）PLL
611 Mbps～28.3Gbps(45)
• 最良のジッタ・パフォーマンス
• LC タンク・ベースの電圧制御オ
シレータ（VCO）
• フラクショナル合成モードを
サポート
• 結合および非結合チャネル・コ
ンフィギュレーションの両方
で使用
611Mbps～12.5Gbps
• VCO ベースのリング・オシレー
タ
• フラクショナル合成モードを
サポート
• 結合および非結合チャネル・コ
ンフィギュレーションの両方
で使用
611Mbps～10.3125Gbps
• VCO ベースのリング・オシレー
タ
• 非結合アプリケーション用の
追加クロック・ソースとして使
用されます
フラクショナル PLL（fPLL）
クロック・マルチプライヤ・ユニ
ット（CMU）PLL またはチャネル
PLL (46)
特性
注: 最高のパフォーマンスを得るには、最初に ATX PLL を使用し、その後で fPLL を使用します。
追加の PLL がが必要な場合、チャネル PLL は送信 PLL として使用することができます。
ATX PLL
ATX PLL には、LC tank ベースの 3 つの電圧制御発振器（VCO）が含まれています。これら 3 つ
の LC VCO では、連続動作範囲をサポートするための様々な周波数の範囲が利用可能です。ATX
PLL は、整数と小数両方の周波数合成モードをサポートしています。
(44)
(45)
(46)
データレートは特性評価に依存し、特性評価レポートのリリース後に変更される場合があります。
ATX PLL は GT デバイスに対してのみ 28.3Gbps のデータ・レートをサポートします。GX デバイス
に対してのサポートされる最大データ・レートは、17.4 Gbps です。
CMU PLL およびチャネル 1 とチャネル 4 のチャネル PLL を送信 PLL またはクロック・データ・リ
カバリ（CDR）ブロックとして使用することができます。他のすべてのチャネル（0、2、3、およ
び 5）のチャネル PLL は、CDR として使用することができます。
PLL およびクロック・ネットワーク
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3-4
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ATX PLL
図 3-2: ATX PLL のブロック図
Lock
Detector
pll_locked
2
VCO 1
CP &
LF
VCO 2
L Counter
VCO 3
Refclk
Multiplexer
Dedicated reference clock pin
Reference clock network
Receiver input pin
Output of another PLL with PLL cascading
Global clock or core clock
2
Input reference
clock
/2
Up
N Counter
refclk
Down
PFD
fbclk
M Counter
Delta Sigma
Modulator (1)
Note: (1) The Delta Sigma Modulator is enaged only when the ATX PLL is used in fractional mode.
入力リファレンス・クロック
これは、PLL 専用の入力リファレンス・クロック・ソースです。
入力リファレンス・クロックは、次のいずれかから供給することが可能です
•
•
•
•
•
専用のリファレンス・クロック・ピン
リファレンス・クロック・ネットワーク
レシーバ入力ピン
PLL カスケード接続された別の PLL の出力
グローバル・クロックまたはコア・クロック・ネットワーク
入力リファレンス・クロックは、差動信号です。アルテラでは最高のジッタ性能を得るために、
入力リファレンス・クロック・ソースとして専用のリファレンス・クロック・ピンを使用するこ
とを推奨しています。正常な PLL 動作と PLL キャリブレーションを実行するには、デバイス起
動時に入力リファレンス・クロックが安定し、かつフリーランニングである必要があります。デ
バイス起動時にリファレンス・クロックが使用できない場合は、リファレンス・クロックが使用
可能になった時点で PLL をリコンフィギュレーションする必要があります。
注: ATX PLL キャリブレーションは、CLKUSR クロックによってクロッキングされますが、キャ
リブレーションを続行するには CLKUSR クロックが安定しており使用できる状態でなけれ
ばいけません。 CLKUSR クロックの詳細についてはキャリブレーションの項を参照してく
ださい。
リファレンス・クロック・マルチプレクサ
リファレンス・クロック（refclk）マルチプレクサは、利用可能なさまざまなリファレンス・ク
ロック・ソースから PLL へのリファレンス・クロックを選択します。
N カウンタ
N カウンタは、refclk マルチプレクサの出力を分周します。サポートされている分周係数は 1、
2、4、8 です。
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PLL およびクロック・ネットワーク
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UG-01143
2015.05.11
ATX PLL
3-5
位相周波数検出器（PFD）
リファレンス・クロック（refclk）信号は N カウンタ・ブロックの出力、そしてフィードバッ
ク・クロック（fbclk）信号は M カウンタ・ブロックの出力で PFD への入力として供給されま
す。 PFD の出力は、refclk 入力と fbclk 入力間の位相差に比例し、refclk 信号を N カウンタの
出力でフィードバック・クロック（fbclk）信号にアラインメントするために使用されます。 PFD
は、フィードバック・クロックの立ち下がりエッジの前にリファレンス・クロックの立ち下がり
エッジに移る時点で、
「Up」信号を生成します。逆に、リファレンス・クロックの立ち下がりエ
ッジの前に PFD はフィードバック・クロックの立ち下がりエッジに移る時点で「Down」信号を
生成します。
チャージ・パンプとループ・フィルタ
PFD 出力は、VCO に向けて制御電圧を生成するために、チャージ・パンプとループ・フィルタ
（CP + LF）によって使用されます。チャージ・パンプは、PFD からの「Up」または「Down」パ
ルスを電流パルスをに変換します。電流パルスは、ロー・バス・フィルタを介して VCO 周波数
をドライブする制御電圧にフィルタされます。チャージ・パンプ、ループ・フィルタ、および
VCO 設定は、ATX PLL の帯域幅を決定します。
ロック検出器
ロック検出器ブロックは、リファレンス・クロックとフィードバック・クロックの位相がアライ
ンメントされていることを表します。ロック検出器は、PLL が入力リファレンス・クロックにロ
ックされていることを示すために、アクティブ Highpll_locked 信号を生成します。
電圧制御オシレータ
ATX PLL で使用される電圧制御発振器（VCO）は、LC tank ベースです。チャージ・パンプとル
ープ・フィルタの出力は、VCO への入力として機能します。 VCO の出力周波数は入力制御電圧
に依存します。出力周波数は、チャージ・パンプとループ・フィルタの出力電圧に基づいて調整
されます。各 ATX PLL には 3 つの LC tank 回路があり、7GHz から 14.15GHz の動作の連続的な
周波数範囲をサポートする複数の周波数バンクを有します。
L カウンタ
L カウンタは ATX PLL で生成された差動クロックを分周します。サポートされている分周係数
は、1、2、4、8、16 です。L カウンタは PLL のフィードバック・パス内には存在しません。
M カウンタ
M カウンタの出力は、N カウンタの出力と同じです。VCO の周波数は、次の式で定義されます。
VCO freq = 2 * M * input reference clock/N
L カウンタが PLL のフィードバック・パス内に存在しないため、追加の分周器が VCO の高速シ
リアル・クロック出力が M カウンタに到着する前に 2 で除算します。
M カウンタはインテジャー周波数合成モードモードでは 8 から 127、そしてフラクショナル・モ
ードでは 11 から 127 の連続する範囲で除算係数をサポートします。
デルタ・シグマ変調器
デルタ・シグマ変調器は、フラクショナル・モードでのみ使用されます。デルタ・シグマ変調
器は、PLL がフラクショナル周波数合成モードを実行できるように M カウンタが分周する値を
経時的に変調します。
PLL およびクロック・ネットワーク
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Altera Corporation
3-6
UG-01143
2015.05.11
ATX PLL IP コアのインスタンス化
関連情報
7-1 ページのキャリブレーション
ATX PLL IP コアのインスタンス化
Arria 10 トランシーバ ATX PLL IP コアは、ハードウェアで ATX PLL へのアクセスを提供します。
PLL IP コアの 1 つのインスタンスは、ハードウェアで 1 つの ATX PLL を表します。
1. Quartus II ソフトウェアを起動します。
2. Tools > IP Catalog の順にクリックします
3. IP Catalog の Library > Transceiver PLL > Arria 10 Transceiver ATX PLL を選択し、Add をクリ
ックします
4. New IP Instance ダイアログ・ボックスで、IP のインスタンス名を設定します。
5. Arria 10 デバイス・ファミリを選択します
6. 正しいデバイスを選択し、OK をクリックします
ATX PLL IP コアパラメータ・エディタのウィンドウが開きます。
ATX PLL IP コア
表 3-2: ATX PLL のコンフィギュレーション・オプション、パラメータ、および設定
パラメータ
Message level for rule violations
範囲
Error
Warning
Protocol mode
Basic
PCIe Gen1
PCIe Gen2
PCIe Gen3
Bandwidth
Low
Medium
High
Number of PLL reference
clocks
1～5
説明
パラメータ・ルール違反に使用するメッセー
ジ・レベルを指定します。
• Error—ルール違反があれば IP の生成が回避
されます
• Warning—すべてのルール違反を警告として
表示し、違反がある状態でも IP の生成が実
行されます
VCO の内部設定ルールを管理します
このパラメータは、プリセットではありませ
ん。使用するプロトコルに応じて他のすべて
のパラメータを設定する必要があります。
VCO の帯域幅を指定します。
帯域幅を高く設定すると、減少したジッター除
去を犠牲にして、PLL ロック時間を短縮します。
ATX PLL の入力リファレンス・クロック数を指
定します。
このパラメータはデータ・レートのリコンフィ
ギュレーションに使用することができます。
Selected reference clock source
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0～4
ATX PLL へ最初に選択されるリファレンス・ク
ロック入力を指定します。
PLL およびクロック・ネットワーク
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ATX PLL IP コア
パラメータ
Primary PLL clock output
buffer
範囲
3-7
説明
GX クロック出最初にアクティブになる PLL 出力を指定しま
力バッファ
す。
GT クロック出 • GX が選択されている場合、「Enable PLL GX
力バッファ
clock output port」を ON にしてください。
•
GT
が選択されている場合、「Enable PLL GT
Cascade Source
clock output port」を ON にしてください。
• Cascade Source が選択されている場合、
「Enable ATX to FPLL cascade clock output
port」を ON にしてください。
Enable PLL GX clock output
port (47)
On/Off
x1 クロック・ラインを供給する GX 出力ポート
をイネーブルします。
8GHz 未満の PLL 出力周波数、あるいは 8GHz
未満の周波数に PLL をリコンフィギュレーシ
ョンする場合は、このパラメータを選択する必
要があります。
「Primary PLL clock output buffer」で GX が選択
されている場合、このポートを ON にします。
Enable PLL GT clock output
port (47)
On/Off
専用の高速クロック・ラインを供給する GT 出
力ポートをイネーブルします。
8GHz を超える PLL 出力周波数、あるいは 8GHz
を超える周波数に PLL をリコンフィギュレー
ションする場合は、このパラメータを選択する
必要があります。
「Primary PLL clock output buffer」パラメータで
GT が選択されている場合、このポートを ON
にします。
Enable PCIe clock output port
On/Off
PCI Express に使用する pll_pcie_clk ポートを
公開します。
このポートは pipe_hclk_input ポートに接続す
る必要があります。
Enable ATX to FPLL cascade
clock output port
PLL output frequency
On/Off
ATX to FPLL カスケード・クロック出力ポート
をイネーブルします。
437.5 MHz～
14.15 GHz
PLL のターゲットとする出力周波数を指定する
には、このパラメータを使用します。
(48)
(47)
GX クロック出力ポートおよび GT クロック出力ポートの両方をイネーブルすることができます
が、任意の時点で動作可能なポートは 1 つだけです。PLL リコンフィギュレーションを使用して、
この 2 つのポートを切り替えることができます。
PLL およびクロック・ネットワーク
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3-8
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ATX PLL IP コア
パラメータ
PLL integer reference clock
frequency
Enable fractional mode
PLL integer reference clock
frequency
範囲
説明
61.5 MHz～800 PLL の入力リファレンス・クロック周波数を指
MHz
定します。
On/Off
User-defined
ATX PLL のフラクショナル周波数モードをイ
ネーブルします。
フラクショナル・モードにおける ATX PLL のリ
ファレンス・クロック周波数を指定します。こ
のパラメータは、フラクショナル・モードで
ATX PLL に対してのみ適用可能です。
ATX PLL に対しフラクショナル・モードをイネ
ーブルすると、このパラメータは Parameter
Editor ウィンドウで PLL reference clock
frequency パラメータを置き換えます。
Multiply factor (M-Counter)
読み出し専用
M-カウンタ値を表示します。
Divide factor (N-Counter)
読み出し専用
N‐カウンタ値を表示します。
Divide factor (L-Counter)
読み出し専用
L‐カウンタ値を表示します。
Fractional multiply factor (K)
読み出し専用
実際の K‐カウンタ値を表示します。このパラ
メータはフラクショナル・モードでのみ利用可
能です。
表 3-3: ATX PLL―マスタ・クロック生成ブロック・パラメータと設定
パラメータ
Include Master Clock
Generation Block (49)
範囲
On/Off
説明
イネーブルすると、マスタ CGB が ATX PLL の
IP の一部として含まれます。 PLL 出力はマス
タ CGB をドライブします。
このパラメータは、x6/xN の接合および非接合
モードに使用されます。
Clock division factor
x6/xN の非結合の高速クロッ
ク出力ポートをイネーブルし
ます。
(48)
(49)
1、 2、 4、 8
ボンディング・クロックを生成する前に、マス
タ CGB・クロック入力を分割します。
On/Off
x6/xN の非結合モードに使用されるマスタ CGB
シリアル・クロック出力ポートをイネーブルし
ます。
ATX PLL でサポートされている最大 PLL 出力周波数は、GT デバイスに対して 14.15GHz、GX デバ
イスに対して 8.7GHz です。
ボンディング・アプリケーションに対しては MCGB を手動でイネーブルします。
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PLL およびクロック・ネットワーク
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ATX PLL IP コア
パラメータ
範囲
3-9
説明
On/Off
PCIe クロック切り替え回路の制御信号をイネ
ーブルします。PCIe クロック・レートの切り替
えに使用します。
Number of auxiliary MCGB
clock input ports
0、1
補助入力は、PCIe Gen3 プロトコルの実装に使
用します。
MCGB input clock frequency
読み出し専用
マスタ CGB の入力クロック周波数を表示しま
す。
MCGB output data rate
読み出し専用
マスタ CGB の出力データ・レートを表示しま
す。
On/Off
チャネル・ボンディングに使用されるマスタ
CGB の tx_bonding_clocks 出力ポートをイネ
ーブルします。
Enable PCIe clock switch
interface
Enable bonding clock output
ports
このオプションは、結合されたデザインに対し
ては、オンにする必要があります。
Enable feedback compensation
bonding
PMA インタフェース幅
On/Off
フィードバック補償ボンディング使用時に、こ
の設定をイネーブルします。フィードバック
補償ボンディングについての詳細は、本ユーザ
ーガイドのフィードバック補償ボンディング
の項を参照してください。
8、10、16、20、 PMA-PCS インタフェース幅を指定します。
32、40、64
この値は、ネイティブ PHY IP コアに選択した
PMA インタフェース幅に一致させます。ネイ
ティブ PHY IP コアのボンディング・クロック
を生成するには、正しい値を選択する必要があ
ります。
表 3-4: ATX PLL—ダイナミック・リコンフィギュレーション
パラメータ
Enable reconfiguration
PLL およびクロック・ネットワーク
フィードバック
範囲
On/Off
説明
PLL リコンフィギュレーション・インタフェー
スをイネーブルします。シミュレーション・モ
デルを有効にし、リコンフィギュレーションに
向けて Avalon に準拠するポートを追加します。
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3-10
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ATX PLL IP コア
パラメータ
範囲
Enable Altera Debug Master
Endpoint
On/Off
説明
このオプションをオンにすると、Altera Debug
Master Endpoint （ADME）がトランシーバ PLL
IP にエンベッドされ、ダイナミック・リコンフ
ィギュレーションに向けて Avalon-MM スレー
ブ・インタフェースへ内部で接続を実行しま
す。ADME は、トランシーバのリコンフィギュ
レーション空間へのアクセスが可能で、JTAG
を経由し特定の検証およびデバッグが実行可
能です。詳細については、リコンフィギュレー
ション・インタフェースとダイナミック・リコ
ンフィギュレーションの章を参照してくださ
い。
Enable capability registers
Set user-defined IP identifier
Enable control and status
registers
On/Off
ATX PLL のコンフィギュレーションについて
のハイレベルな情報を提供するケーパビリテ
ィ・レジスタをイネーブルします。
ユーザー定義
ケーパビリティ・レジスタが有効の場合、user_
identifier オフセットから読み出し可能なユ
ーザー定義の数値識別子を設定します。
On/Off
エンベデッド・デバッグ・ロジックを介して、
PLL インタフェースでステータス信号を読み出
し、コントロール信号を書き込むためのソフ
ト・レジスタをイネーブルします。
生成されるコンフィギュレーション・ファイル
のプリフィックス名を入力します。
Configuration file prefix
Generate SystemVerilog
package file
On/Off
PLL で使用されるすべての関連パラメータを含
む SystemVerilog のパッケージ・ファイルを生成
します。
Generate C header file
On/Off
PLL で使用されるすべての関連するパラメータ
を含む C ヘッダファイルを生成します。
Generate MIF (Memory
Initialize File)
On/Off
現在のコンフィギュレーションを含む MIF フ
ァイルを生成します。
異なる PLL コンフィギュレーション間で切り
替えを実行するには、このオプションをリコン
フィギュレーションに使用します。
表 3-5: ATX PLL—生成オプション
パラメータ
Generate parameter
documentation file
Altera Corporation
範囲
On/Off
説明
ATX PLL IP パラメータおよび値の説明が含ま
れている.csv ファイルを生成します。
PLL およびクロック・ネットワーク
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ATX PLL IP コア
3-11
表 3-6: ATX PLL IP ポート
ポート
方向
クロック・ドメイ
ン
説明
pll_powerdown
入力
非同期
High にアサートされると PLL
をリセットします。
pll_refclk0
入力
N/A
リファレンス・クロック入力
ポート 0 です。
合計で 5 個のリファレンス・
クロックがあります。利用可
能なリファレンス・クロック
ポートの数は、Number of PLL
reference clocks のパラメータ
に依存します。
(50)
pll_refclk1
入力
N/A
リファレンス・クロック入力
ポート 1 です。
pll_refclk2
入力
N/A
リファレンス・クロック入力
ポート 2 です。
pll_refclk3
入力
N/A
リファレンス・クロック入力
ポート 3 です。
pll_refclk4
入力
N/A
リファレンス・クロック入力
ポート 4 です。
tx_serial_clk
出力
N/A
GX チャネル用の高速シリア
ル・クロック出力ポートです。
x1 クロック・ネットワークを
表します。
tx_serial_clk_gt
出力
N/A
GT チャネル用の高速シリア
ル・クロック出力ポートです。
GT クロック・ネットワークを
表します。
pll_locked
出力
非同期
pll_pcie_clk
出力
N/A
PLL がロックされているかど
うかを示すアクティブ High
のステータス信号です。
PCIe に使用します。(50)
PCIe アプリケーションではこのクロックに hclk を接続します。
PLL およびクロック・ネットワーク
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Altera Corporation
3-12
UG-01143
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ATX PLL IP コア
ポート
方向
クロック・ドメイ
ン
reconfig_clk0
入力
N/A
reconfig_reset0
入力
reconfig_clk0
Avalon インタフェースのリセ
ットに使用します。
reconfig_write0
入力
reconfig_clk0
アクティブ High のライト・イ
ネーブル信号です。
reconfig_read0
入力
reconfig_clk0
アクティブ High のリード・イ
ネーブル信号です。
reconfig_address0[9:0]
入力
reconfig_clk0
reconfig_writedata0[31:0]
入力
reconfig_clk0
reconfig_readdata0[31:0]
出力
reconfig_clk0
reconfig_waitrequest0
出力
reconfig_clk0
Altera Corporation
説明
オプションの Avalon インタ
フェース・クロックです。
PLL リコンフィギュレーショ
ンに使用します。PLL IP GUI
で Enable Reconfiguration パ
ラメータが選択されている場
合にのみリコンフィギュレー
ション・ポートが表示されま
す。このパラメータが選択さ
れていない場合、ポートは内
部で OFF に設定されていま
す。
読み取りおよび書き込み動作
の両方にアクセスするアドレ
スの指定に使用される 10 ビ
ットのアドレス・バスです。
32 ビットのデータ・バスです。
指定されたアドレスに書き込
みデータを伝送します。
32 ビットのデータ・バスです。
指定したアドレスからリー
ド・データを伝送します。
Avalon インタフェース信号が
ビジー状態であることを示し
ます。アサートされる場合、
全ての入力が一定に保たなけ
ればなりません。
PLL およびクロック・ネットワーク
フィードバック
UG-01143
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ATX PLL IP コア
ポート
pll_cal_busy
方向
クロック・ドメイ
ン
出力
非同期
3-13
説明
PLL キャリブレーション進行
中に High でアサートされる
ステータス信号です。
リセット・コントローラ IP に
接続する前に tx_cal_busy ポ
ートでこの信号を OR しま
す。
mcgb_rst
入力
非同期
マスタ CGB リセット・コント
ロールです。
PLL フィードバック補償ボン
ディング・モードを使用する
場合、pll_powerdown と同時に
このリセットをディアサート
します。
PLL フィードバック補償ボン
ディングを使用しないのであ
れば、tx_analogreset がディ
アサートされる前ではなく、
pll_powerdown がディアサー
トされる前にこのポートをデ
ィアサートすることが可能で
す。別の方法としては、pll_
powerdown と同時にこのポー
トをアサートすることが可能
です。
mcgb_aux_clk0
入力
N/A
リンク速度のネゴシエーショ
ン中に fPLL と ATX PLL の切
り替えを目的として PCIe 実
装に使用されます。
tx_bonding_clocks[5:0]
出力
N/A
マスタ CGB からの低速パラ
レル・クロック出力を伝送す
るオプションの 6 ビット・バ
スです。結合したグループ内
の各トランシーバ・チャネル
は、この 6 ビット・バスを備
えています。
チャネル・ボンディングに使
用され、x6/xN のクロック・ネ
ットワークを表します。
mcgb_serial_clk
PLL およびクロック・ネットワーク
フィードバック
出力
N/A
x6/xN の非結合コンフィギュ
レーション用の高速シリア
ル・クロック出力です。
Altera Corporation
3-14
UG-01143
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fPLL
ポート
方向
クロック・ドメイ
ン
説明
pcie_sw[1:0]
入力
非同期
PCIe プロトコルの実装に使用
される 2 ビット・レートのス
イッチ制御入力です。
pcie_sw_done[1:0]
出力
非同期
PCIe プロトコルの実装に使用
される 2 ビットレート・スイ
ッチ・ステータス出力です。
関連情報
• 1-25 ページのキャリブレーション
• Avalon Interface Specifications
リコンフィギュレーションに関するポートは、Avalon 仕様に準拠しています。これらのポー
トについての詳細は Avalon 仕様書を参照してください。
fPLL
フラクショナル PLL（fPLL）は、より低いクロック周波数の生成に使用され、整数と小数周波数
合成の両方をサポートすることができます。また fPLL は、トランシーバ・アプリケーションに
送信 PLL として使用することも可能です。 fPLL は、ATX あるいは別の fPLL にカスケード接続
することができ、FPGA コア・クロック・ネットワークをドライブすることも可能です。このう
なアプリケーションでは一度につき、1 つの fPLL のみが使用可能で、同時に複数の動作の実行
はサポートされていません。
各トランシーバ・バンク内に 6 個のチャネルを備えた 2 つの fPLL（各バンクのトップとボトム
に位置）があります。 3 個のチャネルを持つトランシーバ・バンクであれば、fPLL を 1 つだけ
備えています。
トランシーバおよび PLL カスケード・アプリケーションの場合、fPLL は整数と小数周波数合成
モードの両方において 611Mbps から 12.5Gbps までの連続データ・レートをサポートすることが
できます。 PLL カスケードは、リファレンス・クロックの選択という点においで更なる柔軟性
を提供します。
FPGA ファブリックのコア・クロック・ネットワークをドライブするために使用する場合、fPLL
は 27MHz からコア・クロック・ネットワークの最大周波数（fMAX）までの周波数をサポートす
ることができます。
図 3-3: fPLL ブロック図
Refclk
Multiplexer
Dedicated Reference Clock Pin
Reference Clock Network
Receiver Input Pin
Output of Another PLL with PLL Cascading
Global Clock or Core Clock
Input
Reference
Clock
L Counter
/1, 2, 4, 8
N Counter
refclk
PFD
Up
Down
Charge
Pump and
Loop Filter
VCO
M Counter
/2
Delta Sigma
Modulator
fbclk
/2
Altera Corporation
C Counter
PLL およびクロック・ネットワーク
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fPLL
3-15
fPLL は、入力リファレンス・クロックに固定された周波数および位相関係を持つ出力クロック
を生成します。フラクショナル周波数モードでは、fPLL は 1Gbps から 12.5Gbps までのデータ・
レートをサポートします。
入力リファレンス・クロック
これは、PLL の専用入力リファレンス・クロック・ソースです。
入力リファレンス・クロックは、次のいずれかから供給することができます。
•
•
•
•
•
専用リファレンス・クロック・ピン
リファレンス・クロック・ネットワーク
レシーバ入力ピン
PLL カスケード接続された別の PLL の出力
グローバル・クロックまたはコア・クロック・ネットワーク
入力リファレンス・クロックは、差動信号です。アルテラでは、最高のジッタ性能を得るには入
力リファレンス・クロック・ソースとして専用のリファレンス・クロック・ピンを使用すること
を推奨しています。正常な PLL 動作を実行するには、デバイス起動時に入力リファレンス・ク
ロックが安定し、かつフリーランニングである必要があります。デバイス起動時にリファレン
ス・クロックが使用できない場合は、リファレンス・クロックが使用可能になった時点で PLL
をリコンフィギュレーションする必要があります。
注: ATX fPLL キャリブレーションは、CLKUSR クロックによってクロッキングされますが、キャ
リブレーションを続行するには CLKUSR クロックが安定しており使用できる状態でなけれ
ばいけません。 CLKUSR クロックの詳細についてはキャリブレーションの項を参照してく
ださい。
リファレンス・クロック・マルチプレクサ
マルチプレクサは、利用可能なさまざまなリファレンス・クロック・ソースから PLL へ
のリファレンス・クロックを選択します。
refclk
N カウンタ
N カウンタは、リファレンス・クロック（refclk）マルチプレクサの出力を分周します。 N カ
ウンタを分割することは、ループ帯域幅が減少し、位相周波数検出器（PFD）の動作範囲内の周
波数を低減させる一助となります。N カウンタは 1 から 32 分周係数をサポートしています。
位相周波数検出器
N カウンタ・ブロックの出力部におけるリファレンス・クロック（refclk）信号と M カウンタ・
ブロックの出力部におけるフィードバック・クロック（fbclk）信号は、PFD への入力として供
給されます。 PFD の出力は、refclk 入力と fbclk 入力の位相差に比例します。 PFD は refclk
に fbclk の位置を揃えます。PFD は、フィードバック・クロックの立ち下がりエッジの前にリフ
ァレンス・クロックの立ち下がりエッジに移る際に、
「Up」信号を生成します。逆に、リファレ
ンス・クロックの立ち下がりエッジの前に PFD はフィードバック・クロックの立ち下がりエッ
ジに移る際に「Down」信号を生成します。
チャージ・パンプおよびループ・フィルタ（CP + LF）
PFD 出力は、VCO の制御電圧を生成するチャージ・パンプとループ・フィルタにより使用され
ます。チャージ・パンプは、PFD からの「Up」または「Down」パルスを電流パルスをに変換し
ます。電流パルスは、ロー・バス・フィルタを介して VCO 周波数をドライブする制御電圧にフ
ィルタされます。
PLL およびクロック・ネットワーク
フィードバック
Altera Corporation
3-16
fPLL
UG-01143
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電圧制御オシレータ
fPLL は、リング・オシレータ・ベースの VCO を有します。 VCO は、入力制御電圧を調整可能
な周波数のクロックに変換します。
VCO freq = 2 * M * 入力リファレンス・クロック/N です。（N と M は N カウンタで、M カウン
タは分周係数です。）
L カウンタ
L カウンタは VCO のクロック出力を分周します。 fPLL が送信 PLL として動作する場合、L カウ
ンタの出力はクロック発生ブロック（CGB）と TX PMA をドライブします。サポートされてい
る分周係数は 1、2、4、8 です。
M カウンタ
M カウンタは、VCO のクロック出力を分周します。M カウンタは任意の VCO 位相を選択する
ことができます。M カウンタと N カウンタの出力は同じ周波数です。整数モードでの M カウ
ンタの範囲は 8 から 127 で、フラクショナル・モードでは 11 から 123 です。
デルタ・シグマ変調器
デルタ・シグマ変調器は、フラクショナル・モードで使用されます。 K 入力の値に応じて、M
カウンタの出力を経時的に変調します。 K 入力の値は、VCO の代替として fPLL を使用するよう
に動的に変更することができます。
デルタ・シグマ変調器は、1 次、2 次、または 3 次モードでコンフィギュレーションすることが
できます。
C カウンタ
C カウンタのデザインは M カウンタのデザインと同じですが、C カウンタは fPLL の出力パス内
に存在し、PLL のフィードバック経路内には存在しないという違いがあります。fPLL C カウンタ
の分周係数の範囲は 1 から 512 です。
ダイナミック位相シフト
ダイナミック位相シフト・ブロックを使用すれば、ユーザー・モードで M および C カウンタの
位相を調整することができます。フラクショナル・モードでは、ダイナミック位相シフトは、C
カウンタでのみ使用できます。M カウンタに調整を加えると、fPLL がロックを喪失する原因と
なります。
レイテンシ
fPLL には、C、M、および N カウンタそれぞれに 50ps の分解能を持つ 1ns の遅延が含まれてい
ます。また、リファレンス・クロックとフィードバック・クロック・パスの両方に 1ns の分解能
を持つ 7ns のレイテンシがあります。任意の VCO 位相で最大 128 クロック・サイクルの遅延を
選択するよう C カウンタと M カウンタをコンフィギュレーションすることができます。選択
された VCO 位相は、動的に変更することができます。 M カウンタの位相は、フラクショナル・
モードに変更することはできません。
関連情報
7-1 ページのキャリブレーション
Altera Corporation
PLL およびクロック・ネットワーク
フィードバック
UG-01143
2015.05.11
fPLL IP コアのインスタンス化
3-17
fPLL IP コアのインスタンス化
Arria 10 トランシーバの fPLL IP コアは、ハードウェアで fPLLs へのアクセスを提供します。 1 つ
の fPLL IP コアのインスタンスは、ハードウェア内での 1 つの fPLL を表します。
1. Quartus II ソフトウェアを起動します
2. Tools > IP Catalog の順にクリックします。
3. IP Catalog の Library > Transceiver PLL で、Arria 10 Transceiver fPLL を選択し、Add をクリッ
クします
4. New IP Instance ダイアログ・ボックスで、IP インスタンス名を設定します。
5. Arria 10 デバイス・ファミリを選択します
6. 正しいデバイスを選択し、OK をクリックします
fPLL IP コアの Parameter Editor ウィンドウが開きます。
fPLL IP コア
表 3-7: fPLL IP コアの設定オプション、パラメータ、および設定
パラメータ
fPLL Mode
範囲
Core
説明
操作を行う fPLL モードを指定します。
Cascade Source 汎用 PLL として fPLL を使用するために Core
を選択し、FPGA コア・クロック・ネットワー
Transceiver
クをドライブします。
Cascade Source を選択し、カスケーディング・
ソースとして別の PLL に fPLL を接続します。
トランシーバ・ブロックに送信 PLL として fPLL
を使用するように Transceiver を選択します。
Protocol Mode
Basic
PCIe Gen1
PCIe Gen2
PCIe Gen3
Enable fractional mode
On/Off
VCO の内部設定ルールを管理します
このパラメータは、プリセットではありませ
ん。使用するプロトコルに応じてすべてのパ
ラメータを設定する必要があります
フラクショナル周波数モードをイネーブルし
ます。
このパラメータは、入力リファレンス・クロッ
クの整数倍ではない出力周波数に PLL をイネ
ーブルします。
Enable manual counter
configurations
PLL およびクロック・ネットワーク
フィードバック
On/Off
このオプションを選択することで、手動で M、
N、C、および L カウンタ値を設定することがで
きます。
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3-18
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fPLL IP コア
パラメータ
範囲
説明
On/Off
ATX‐fPLL 間のカスケード・クロック出力ポー
トをイネーブルします。このポートは、ATX
PLL のカスケード出力クロック・ポートから
fPLL をドライブするためにのみ使用すべきで
す。
Desired Reference clock
frequency
27 MHz～800
MHz
目的の PLL 入力リファレンス・クロック周波数
を指定します。
Actual reference clock
frequency
読み出し専用
実際の PLL 入力リファレンス・クロック周波数
を表示します。
Number of PLL reference clocks
1～5
fPLL の入力リファレンス・クロック数を指定し
ます。
Bandwidth
Low
VCO 帯域幅を指定します。
Enable cascade input port
Medium
High
Operation mode
Direct
フィードバック
補償ボンディン
グ
帯域幅を高く設定すると、減少したジッター除
去を犠牲にして、PLL ロック時間を短縮します。
fPLL のフィードバック動作モードを指定しま
す。
Multiply factor (M-counter)
1～255
逓倍係数を指定します（M-counter）
Divide factor (N-counter)
1～63
分周係数を指定します（M-counter）
Divide factor (L-counter)
1～63
分周係数を指定します（L-counter）
Divide factor (K-counter)
ユーザー定義
分周係数を指定します（K-counter）
PLL output frequency
読み出し専用
PLL のターゲットとなる出力周波数を設定しま
す。
PLL Datarate
読み出し専用
PLL データレートを表示します。
表 3-8: fPLL―マスタ・クロック生成ブロック・パラメータと設定
パラメータ
Include Master Clock
Generation Block
範囲
On/Off
説明
イネーブルすると、fPLL IP コアの一部としてマ
スタ CGB が含まれます。 PLL 出力はマスタ
CGB をドライブします。
x6/xN ボンディング・モードおよび非ボンディ
ング・モードに使用されます。
Altera Corporation
PLL およびクロック・ネットワーク
フィードバック
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fPLL IP コア
パラメータ
範囲
3-19
説明
1、 2、 4、 8
ボンディング・クロックを生成する前に、マス
タ CGB クロック入力を分割します。
Enable x6/xN non-bonded
high-speed clock output port
On/Off
x6/xN 非ボンディング・モードに使用するマス
タ CGB シリアル・クロック出力ポートをイネー
ブルします。
Enable PCIe clock switch
interface
On/Off
PCIe クロック切り替え回路に使用する制御信
号をイネーブルします。
MCGB input clock frequency
読み出し専用
マスタ CGB に必要な入力クロック周波数を表
示します。このパラメータを設定することは
できません。
MCGB output data rate
読み出し専用
マスタ CGB の出力データ・レートを表示しま
す。このパラメータを設定することはできま
せん。
Clock division factor
この値は、MCGB 入力クロック周波数と MCGB
クロック分周係数に基づいて算出されます。
Enable bonding clock output
ports
On/Off
チャネルボンディングに使用されるマスタ
CGB の tx_bonding_clocks の出力ポートをイ
ネーブルします。
結合したデザインには、このパラメータをイネ
ーブルする必要があります。
Enable feedback compensation
bonding
PMA interface width
On/Off
CGB はフィードバック補償ボンディングに使
用されるマスタ CGB のフィードバック出力パ
スをイネーブルします。イネーブルすると、フ
ィードバック接続は PLL IP によって自動的に
処理されます。
8、10、16、20、 PMA-PCS インタフェースの幅を指定します。
32、40、64
この値は、ネイティブ PHY IP コアに選択した
PMA インタフェース幅に一致させます。ネイ
ティブ PHY IP コアのボンディング・クロック
を生成するには、適切な値を選択する必要があ
ります。
表 3-9: fPLL—ダイナミック・リコンフィギュレーション・パラメータと設定
パラメータ
Enable reconfiguration
PLL およびクロック・ネットワーク
フィードバック
範囲
On/Off
説明
PLL リコンフィギュレーション・インタフェー
スをイネーブルします。シミュレーション・モ
デルをイネーブルし、リコンフィギュレーショ
ンに向けてより多くのポートを追加します。
Altera Corporation
3-20
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fPLL IP コア
パラメータ
範囲
Enable Altera Debug Master
Endpoint
On/Off
説明
このオプションをオンにすると、Altera Debug
Master Endpoint （ADME）がトランシーバ PLL
IP コアにエンベッドされ、ダイナミック・リコ
ンフィギュレーションに向けて Avalon-MM ス
レーブ・インタフェースへ内部で接続を実行し
ます。ADME は、トランシーバのリコンフィギ
ュレーション空間へのアクセスが可能で、JTAG
を経由し特定の検証およびデバッグが実行可
能です。詳細については、リコンフィギュレー
ション・インタフェースとダイナミック・リコ
ンフィギュレーションの章を参照してくださ
い。
Enable capability registers
On/Off
Set user-defined IP identifier
Enable control and status
registers
PLL のコンフィギュレーションについてのハイ
レベルな情報を提供するケーパビリティ・レジ
スタをイネーブルします。
ケーパビリティ・レジスタが有効の場合、user_
identifier オフセットから読み出し可能なユ
ーザー定義の数値識別子を設定します。
On/Off
エンベデッド・デバッグ・ロジックを介して、
PLL インタフェースでステータス信号を読み出
し、コントロール信号を書き込むためのソフ
ト・レジスタをイネーブルします。
生成されるコンフィギュレーション・ファイル
のプリフィックス名を入力します。
Configuration file prefix
Generate SystemVerilog
package file
On/Off
PLL で使用されるすべての関連パラメータを含
む SystemVerilog のパッケージ・ファイルを生成
します。
Generate C header file
On/Off
PLL で使用されるすべての関連するパラメータ
を含む C ヘッダファイルを生成します。
Generate MIF (Memory
Initialize File)
On/Off
現在のコンフィギュレーションが含まれてい
る MIF ファイルを生成します。
異なる PLL コンフィギュレーション間で切り
替えを実行するには、このオプションをリコン
フィギュレーションに使用します。
表 3-10: fPLL—生成オプション
パラメータ
Generates parameter
documentation file
Altera Corporation
範囲
On/Off
説明
すべての fPLL パラメータおよび値の説明が含
まれている.csv ファイルを生成します。
PLL およびクロック・ネットワーク
フィードバック
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fPLL IP コア
3-21
表 3-11: fPLL IP ポート
ポート
範囲
クロック・ドメイン
pll_powerdown
入力
非同期
pll_refclk0
入力
N/A
説明
High にアサートされると
PLL をリセットします。
リファレンス・クロック入力
ポート 0 です。
合計で 5 個のリファレン
ス・クロックがあります。利
用可能なリファレンス・クロ
ックポートの数は、PLL リフ
ァレンス・クロックの個数に
依存します。
pll_refclk1
入力
N/A
リファレンス・クロック入力
ポート 1 です。
pll_refclk2
入力
N/A
リファレンス・クロック入力
ポート 2 です。
pll_refclk3
入力
N/A
リファレンス・クロック入力
ポート 3 です。
pll_refclk4
入力
N/A
リファレンス・クロック入力
ポート 4 です。
tx_serial_clk
出力
N/A
GX チャネル用の高速シリ
アル・クロック出力ポートで
す。 x1 クロック・ネットワ
ークを表します。
pll_locked
出力
非同期
PLL がロックされているか
どうかを示すアクティブ
High ステータス信号です。
pll_pcie_clk
出力
N/A
PCIe に使用されます。
reconfig_clk0
入力
N/A
オプションの Avalon インタ
フェース・クロックです。
PLL リコンフィギュレーシ
ョンに使用します。
reconfig_reset0
入力
reconfig_clk0
Avalon インタフェースのリ
セットに使用します。
reconfig_write0
入力
reconfig_clk0
アクティブ High のライト・
イネーブル信号です。
PLL およびクロック・ネットワーク
フィードバック
Altera Corporation
3-22
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fPLL IP コア
ポート
範囲
クロック・ドメイン
reconfig_read0
入力
reconfig_clk0
reconfig_address0[9:0]
入力
reconfig_clk0
reconfig_writedata0[31:0]
入力
reconfig_clk0
reconfig_readdata0[31:0]
出力
reconfig_clk0
reconfig_waitrequest0
出力
reconfig_clk0
pll_cal_busy
出力
非同期
説明
アクティブ High のリード・
イネーブル信号です。
読み取りおよび書き込み動
作の両方にアクセスするア
ドレスの指定に使用される
10 ビットアドレス・バスで
す。
32 ビットのデータ・バスで
す。指定されたアドレスに
書き込みデータを伝送しま
す。
32 ビットのデータ・バスで
す。指定したアドレスから
リード・データを伝送しま
す。
Avalon インタフェース信号
がビジー状態であることを
示します。アサートされる
場合、全ての入力が一定に保
たなければなりません。
PLL キャリブレーション進
行中に High でアサートされ
るステータス信号です。
この信号とリセットコント
ローラ IP 上の tx_cal_busy
ポートの論理 OR を実行し
ます。
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PLL およびクロック・ネットワーク
フィードバック
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fPLL IP コア
ポート
mcgb_rst
範囲
クロック・ドメイン
入力
非同期
3-23
説明
マスタ CGB リセット・コン
トロールです。
PLL のフィードバック補償
ボンディング・モードを使用
する場合、このリセットを
pll_powerdown と同時にデ
アサートします。
PLL フィードバック補償ボ
ンディングを使用しないの
であれば、このポートは tx_
analogreset がディアサー
トされる前ではなく、pll_
powerdown がディアサート
された後にディアサートす
ることができます。別の方
法としては、pll_powerdown
と同時にこのポートをディ
アサートすることが可能で
す。
mcgb_aux_clk0
入力
N/A
リンク速度のネゴシエーシ
ョン中に fPLL と ATX PLL
の切り替えを目的として
PCIe に使用されます。
tx_bonding_clocks[5:0]
出力
N/A
マスタ CGB からの低速パラ
レル・クロック出力を伝送す
るオプションの 6 ビット・バ
スです。
チャネル・ボンディングに使
用され、x6/xN のクロック・
ネットワークを表します。
mcgb_serial_clk
出力
N/A
pcie_sw[1:0]
入力
非同期
PCIe プロトコルの実装に使
用される 2 ビット・レートの
スイッチ制御入力です。
pcie_sw_done[1:0]
出力
非同期
PCIe プロトコルの実装に使
用される 2 ビット・レートの
スイッチ・ステータス出力で
す。
PLL およびクロック・ネットワーク
フィードバック
x6/xN の非結合コンフィギ
ュレーション用の高速シリ
アル・クロック出力です。
Altera Corporation
3-24
UG-01143
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CMU PLL
ポート
範囲
クロック・ドメイン
atx_to_fpll_cascade_clk
入力
N/A
fpll_to_fpll_cascade_clk
出力
N/A
active_clk
出力
N/A
説明
fPLL‐ATX PLL 間のカスケー
ド接続クロック出力ポート
をイネーブルします。
fPLL‐fPLL 間のカスケード出
力ポート（Core モードのみ）
です。
PLL が使用している入力ク
ロックを示す出力信号を生
成します。この信号がロジ
ック Low であれば、refclk0
が使用されていることを示
し、ロジック High であれば
refclk1 が使用中であるこ
とを示します（Clock
Switchover がイネーブルさ
れた Core モードのみ）
。
関連情報
• 1-25 ページのキャリブレーション
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
• Avalon Interface Specifications
リコンフィギュレーションに関するポートは、Avalon 仕様に準拠しています。これらのポー
トについての詳細は Avalon 仕様書を参照してください。
CMU PLL
クロック乗算ユニット（CMU）PLL は、各トランシーバ・チャネル内で局所的に存在します。
チャネル PLL の主な機能は、トランシーバ・チャネルで受信機のクロックおよびデータを回復
することです。この場合、PLL はクロックおよびデータ・リカバリ（CDR）モードで使用されて
います。
PLL のチャネル 1 および 4 が CMU モードでコンフィギュレーションされている場合、チャネル
PLL は PLL チャネル自体のローカル・クロック生成ブロック（CGB）をドライブすることができ
ます。ただし、チャネル PLL が CMU PLL として使用されているのであれば、CDR ブロックと
して送信チャネルは受信したクロックとデータの回復に使用することができないので、チャネル
のみ使用可能となります。
トランシーバ・チャネル 1 と 4 からの CMU PLL は、同じトランシーバ・バンク内の他のトラン
シーバ・チャネルをドライブするために使用することができます。チャネル 0、2、3、および 5
の CDR が CMU PLL としてコンフィギュレーションされることはできません。
Altera Corporation
PLL およびクロック・ネットワーク
フィードバック
UG-01143
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CMU PLL
3-25
図 3-4: CMU PLL ブロック図
User Control
(LTR/LTD)
Lock to
Reference
Controller
CP +
LF
Refclk
Multiplexer
Reference clock network
Input reference
clock
Receiver input pin
N Counter
Lock to Reference
Lock
Detector
refclk
Up
VCO
PLL Lock Status
L Counter
Output
Down
PFD
fbclk
M Counter
VCO
Calibration
入力リファレンス・クロック
CMU PLL の入力リファレンス・クロックは、リファレンス・クロック・ネットワークまたは受
信入力ピンのいずれかから供給することができます。入力リファレンス・クロックは、差動信号
です。PLL が正常に動作するには、デバイス起動時に入力リファレンス・クロックが安定し、か
つフリーランニングである必要があります。リファレンス・クロックがデバイス起動時に使用で
きない場合、リファレンス・クロックが使用可能になった時点で PLL をリコンフィギュレーシ
ョンする必要があります。PLL キャリブレーションおよび CLKUSR クロック要件についての詳細
は、キャリブレーションの項を参照してください。
注: CMU PLL キャリブレーションは、キャリブレーションが進行するためには安定しており、
かつ利用可能でなければならない CLKUSR クロックによってクロッキングされています。
CLKUSR クロックについての詳細は、キャリブレーションの項を参照してください。
リファレンス・クロック・マルチプレクサ（Refclk MUX）
refclk マルチプレクサは、さまざまな利用可能なリファレンス・クロック・ソースから PLL への
入力リファレンス・クロックを選択します。
N カウンタ
N カウンタは、refclk マルチプレクサの出力を分周します。 N カウンタを分割することは、ルー
プ帯域幅が減少し、位相周波数検出器（PFD）の動作範囲内の周波数を低減させる一助となりま
す。使用できる分周係数は、1（バイパス）、2、4、および 8 です。
位相周波数検出器（PFD）
N カウンタ・ブロックの出力部におけるリファレンス・クロック（fbclk）信号と M カウンタ・
ブロックの出力部におけるフィードバック・クロック（refclk）信号は、PFD への入力として供
給されます。PFD の出力は、2 つの入力間の位相差に比例します。PFD は、フィードバック・ク
ロック（fbclk）に入力リファレンス・クロック（refclk）を揃えます。PFD は、フィードバッ
ク・クロックの立ち下がりエッジの前にリファレンス・クロックの立ち下がりエッジに移る際
に、「Up」信号を生成します。逆に、リファレンス・クロックの立ち下がりエッジの前に PFD
はフィードバック・クロックの立ち下がりエッジに移る際に「Down」信号を生成します。
PLL およびクロック・ネットワーク
フィードバック
Altera Corporation
3-26
CMU PLL IP コアのインスタンス化
UG-01143
2015.05.11
チャージ・パンプおよびループ・フィルタ（CP + LF）
PFD 出力は、VCO の制御電圧を生成するチャージ・パンプとループ・フィルタにより使用され
ます。チャージ・パンプは、PFD からの「Up」または「Down」パルスを電流パルスをに変換し
ます。電流パルスは、ロー・バス・フィルタを介して VCO 周波数をドライブする制御電圧にフ
ィルタされます。
電圧制御オシレータ（VCO）
CMU PLL は、リング・オシレータ・ベースの VCO を有します。基本的な VCO 周波数の範囲は
4GHz から 14GHz です。低い周波数を生成するには、PFD および M カウンタの設定を使用しま
す。
L カウンタ
L カウンタは CMU PLL で生成された差動クロックを分割します。サポートされている分周係数
は 1、2、4、8 です。
M カウンタ
M カウンタは PFD のフィードバック・パス内で使用されます。 L カウンタの出力は、M カウン
タに接続されています。 L カウンタと M カウンタを合計した分周比は、PFD のフィードバッ
ク・パス全体の分周係数を決定します。
サポートされている分周係数は 8、9、10、12、15、16、18、20、24、25、30、32、36、40、48、
50、60、64、72、80、96、100、120、128、160、200 です。
ロック検出器（LD）
ロック検出器は、CMU PLL が目的とする出力の位相および周波数にロックされていることを示
します。ロック検出器は、「Up/Down」位相を XOR し、M カウンタの出力と N カウンタの出力
の位相が揃っていることを示します。
リファレンス・クロック（refclk）とフィードバック・クロック（fbclk）は、PCS の ppm 検出
器ブロックに送られます。周波数が高すぎる場合、周波数を低くするプレ分周器があります。
関連情報
7-1 ページのキャリブレーション
CMU PLL IP コアのインスタンス化
Arria 10 トランシーバの CMU PLL IP コアは、ハードウェア内で CMU PLL へのアクセスを提供し
ます。 CMU PLL IP コアの 1 つのインスタンスは、ハードウェアで 1 つの CMU PLL を表します。
1. Quartus II ソフトウェアを起動します
2. Tools > IP Catalog の順にクリックします。
3. IP Catalog の Library > Transceiver PLL Arria 10 Transceiver CMU PLL を選択し、Add をクリッ
クします
4. New IP Instance Dialog Box で、IP インスタンス名を指定します
5. Arria 10 デバイス・ファミリを選択します
6. 正しいデバイスを選択し、OK をクリックします
CMU PLL IP の Parameter Editor ウィンドウが開きます。
Altera Corporation
PLL およびクロック・ネットワーク
フィードバック
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CMU PLL IP コア
3-27
CMU PLL IP コア
表 3-12: CMU PLL のパラメータと設定
パラメータ
Message level for rule violations
範囲
Error
Warning
Bandwidth
Low
Medium
High
Number of PLL reference
clocks
1～5
説明
パラメータ・ルール違反に使用するメッセー
ジ・レベルを指定します。
• Error—ルール違反があれば IP の生成が回避
されます
• Warning—すべてのルール違反を警告として
表示し、違反がある状態でも IP の生成が実
行されます
VCO 帯域幅を指定します。
帯域幅を高く設定すると、減少したジッター除
去を犠牲にして、PLL ロック時間を短縮します。
CMU PLL の入力リファレンス・クロック数を指
定します。
このパラメータはデータ・レートのリコンフィ
ギュレーションに使用することができます。
Selected reference clock source
0～4
CMU PLL へ最初に選択されるリファレンス・ク
ロック入力を指定します。
TX PLL Protocol mode
Basic
このパラメータは、正しいプロトコルに対する
特別な設定に関する規則を規定します。特定
の PLL の機能は、特別なプロトコル・コンフィ
ギュレーション・ルールでのみ使用可能です。
このパラメータは、プリセットではありませ
ん。
PCIe
使用するプロトコルに応じて他のすべてのパ
ラメータを設定する必要があります。
PLL reference clock frequency
PLL output frequency
50 MHz～800
MHz
トランシーバの入力リファレンス・クロック周
波数を選択します。
437.5 MHz～8.7 PLL のターゲットとする出力周波数を指定しま
GHz
す。
Multiply factor (M-Counter)
読み出し専用
M マルチプライヤの値を表示します。
Divide factor (N-Counter)
読み込み専用
N カウンタの値を表示します。
Divide factor (L-Counter)
読み出し専用
L カウンタの値を表示します。
PLL およびクロック・ネットワーク
フィードバック
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3-28
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CMU PLL IP コア
表 3-13: CMU PLL—ダイナミック・リコンフィギュレーション
パラメータ
範囲
説明
Enable dynamic
reconfiguration
On/Off
PLL リコンフィギュレーション・インタフェー
スをイネーブルします。シミュレーション・モ
デルをイネーブルし、リコンフィギュレーショ
ンに向けてより多くのポートを追加します。
Enable Altera Debug Master
Endpoint
On/Off
このオプションをオンにすると、Altera Debug
Master Endpoint （ADME）がトランシーバ PLL
IP コアにエンベッドされ、ダイナミック・リコ
ンフィギュレーションに向けて Avalon-MM ス
レーブ・インタフェースへ内部で接続を実行し
ます。ADME は、トランシーバのリコンフィギ
ュレーション空間へのアクセスが可能で、JTAG
を経由し特定の検証およびデバッグが実行可
能です。詳細については、リコンフィギュレー
ション・インタフェースとダイナミック・リコ
ンフィギュレーションの章を参照してくださ
い。
Enable capability registers
On/Off
ケーパビリティ・レジスタが有効の場合、user_
identifier オフセットから読み出し可能なユ
ーザー定義の数値識別子を設定します。
Set user-defined IP identifier
Enable control and status
registers
CMU PLL のコンフィギュレーションについて
のハイレベルな情報を提供するケーパビリテ
ィ・レジスタをイネーブルします。
On/Off
エンベデッド・デバッグ・ロジックを介して、
PLL インタフェースでステータス信号を読み出
し、コントロール信号を書き込むためのソフ
ト・レジスタをイネーブルします。
生成されるコンフィギュレーション・ファイル
のプレフィックス名を入力します。
Configuration file prefix
Generate SystemVerilog
package file
On/Off
PLL で使用されるすべての関連パラメータを含
む SystemVerilog のパッケージ・ファイルを生成
します。
Generate C header file
On/Off
PLL で使用されるすべての関連するパラメータ
を含む C ヘッダファイルを生成します。
Generate MIF (Memory
Initialize File)
On/Off
現在のコンフィギュレーションが含まれてい
る MIF ファイルを生成します。
異なる PLL コンフィギュレーション間で切り
替えを実行するには、このオプションをリコン
フィギュレーションに使用します。
Altera Corporation
PLL およびクロック・ネットワーク
フィードバック
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CMU PLL IP コア
3-29
表 3-14: CMU PLL—生成オプション
パラメータ
Generate parameter
documentation file
範囲
On/Off
説明
すべての fPLL パラメータおよび値の説明が含
まれている.csv ファイルを生成します。
表 3-15: CMU PLL IP ポート
ポート
範囲
クロック・ドメイ
ン
説明
pll_powerdown
入力
非同期
High にアサートされると PLL
をリセットします。
pll_refclk0
入力
N/A
リファレンス・クロック入力
ポート 0 です。
合計で 5 個のリファレンス・
クロックがあります。利用可
能なリファレンス・クロック
ポートの数は、PLL リファレ
ンス・クロックの個数に依存
します。
pll_refclk1
入力
N/A
リファレンス・クロック入力
ポート 1 です。
pll_refclk2
入力
N/A
リファレンス・クロック入力
ポート 2 です。
pll_refclk3
入力
N/A
リファレンス・クロック入力
ポート 3 です。
pll_refclk4
入力
N/A
リファレンス・クロック入力
ポート 4 です。
tx_serial_clk
出力
N/A
GX チャネル用の高速シリア
ル・クロック出力ポートです。
x1 クロック・ネットワークを
表します。
pll_locked
出力
非同期
PLL およびクロック・ネットワーク
フィードバック
PLL がロックされているかど
うかを示すアクティブ High
ステータス信号です。
Altera Corporation
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CMU PLL IP コア
ポート
範囲
クロック・ドメイ
ン
reconfig_clk0
入力
N/A
reconfig_reset0
入力
reconfig_clk0
Avalon インタフェースのリセ
ットに使用します。
reconfig_write0
入力
reconfig_clk0
アクティブ High のライト・イ
ネーブル信号です。
reconfig_read0
入力
reconfig_clk0
アクティブ High のリード・イ
ネーブル信号です。
reconfig_address0[9:0]
入力
reconfig_clk0
reconfig_writedata0[31:0]
入力
reconfig_clk0
reconfig_readdata0[31:0]
出力
reconfig_clk0
reconfig_waitrequest0
出力
reconfig_clk0
Altera Corporation
説明
オプションの Avalon インタ
フェース・クロックです。
PLL リコンフィギュレーショ
ンに使用します。PLL IP GUI
で Enable Reconfiguration パ
ラメータが選択されている場
合にのみリコンフィギュレー
ション・ポートが表示されま
す。このパラメータが選択さ
れていない場合、ポートは内
部で OFF に設定されていま
す。
読み取りおよび書き込み動作
の両方にアクセスするアドレ
スの指定に使用される 10 ビ
ットアドレス・バスです。
32 ビットのデータ・バスです。
指定されたアドレスに書き込
みデータを伝送します。
32 ビットのデータ・バスです。
指定したアドレスからリー
ド・データを伝送します。
Avalon インタフェース信号が
ビジー状態であることを示し
ます。アサートされる場合、
全ての入力が一定に保たなけ
ればなりません。
PLL およびクロック・ネットワーク
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入力リファレンス・クロック・ソース
ポート
pll_cal_busy
範囲
クロック・ドメイ
ン
出力
非同期
3-31
説明
PLL キャリブレーション進行
中、High でアサートされるス
テータス信号です。
この信号とリセットコントロ
ーラ IP 上の tx_cal_busy ポー
トの論理 OR を実行します。
関連情報
• 1-25 ページのキャリブレーション
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
• Avalon Interface Specifications
リコンフィギュレーションに関するポートは、Avalon 仕様に準拠しています。これらのポー
トについての詳細は Avalon 仕様書を参照してください。
入力リファレンス・クロック・ソース
トランスミッタ PLL とクロック・データ・リカバリ（CDR）ブロックは、トランシーバの動作
に必要なクロックを生成するには入力リファレンス・クロック・ソースを必要とします。PLL が
正常にキャリブレーションを実行するには、デバイス起動時に入力リファレンス・クロックが安
定し、かつフリーランニングである必要があります。
Arria 10 トランシーバ PLL は、5 つの入力リファレンス・クロック・ソースを備えています
•
•
•
•
•
専用のリファレンス・クロック・ピン
リファレンス・クロック・ネットワーク
PLL カスケードを持つ別の fPLL 出力
受信入力ピン
グローバル・クロックまたはコアクロック
アルテラでは、最高のジッタ性能を得るには、専用のリファレンス・クロック・ピンと入力リフ
ァレンス・クロック・ソースを使用することを推奨しています。
(51)
CMU では利用できません
PLL およびクロック・ネットワーク
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3-32
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専用リファレンス・クロック・ピン
図 3-5: 入力リファレンス・クロック・ソース
Reference Clock
Network
Input
Reference
Clock
Dedicated
refclk
pin
(2)
Fractional
PLL
(fPLL)
(3)
RX pin 2
RX pin 1
RX pin 0
ATX PLL,
Channel PLL
(CMU PLL/CDR),
or fPLL
Serial Clock
Global or
Core Clock
(1)
注 : (1) 3つのRXピンの1つは、入力基準クロック・ソースとして使用することを選択することができます。デバイスの同じ側上の任意の RXピンが
入力基準クロックとして使用することができます。
(2) 専用refclkピンは、ATX、FPLLまたは基準クロック・ネットワークへの入力基準クロック・ソースとして使用することができます。基準クロック・
ネットワークは、CMU PLLを駆動することができます。
(3) 別のPLLの出力は、PLLカスケード中の入力基準クロック・ソースとして使用することができます。 Arria10トランシーバは、fPLLからfPLLに、fPLL
からATX PLLに、およびfPLLからCMUのカスケードにサポートしています。
注: Arria 10 デバイスでは、どのような PLL タイプに対しても FPGA ファブリック・コア・クロ
ック・ネットワークを入力リファレンス・ソースとして使用することができます。
専用リファレンス・クロック・ピン
ジッタを最小限に抑えるために、アドバンスト・トランスミット（ATX）PLL とフラクショナル
PLL（fPLL）は、リファレンス・クロック・ネットワークを経由せずにリファレンス・クロッ
ク・バッファから入力リファレンス・クロックを直接供給することができます。入力リファレン
ス・クロックも、リファレンス・クロック・ネットワークに供給されます。
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PLL およびクロック・ネットワーク
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専用リファレンス・クロック・ピン
3-33
図 3-6: 専用リファレンス・クロック・ピン
2 つの専用のリファレンス・クロック（refclk）ピンが各トランシーバ・バンク内で利用可能で
す。下部に位置する refclk ピンは下部の ATX PLL、fPLL、および CMU PLL を供給します。上
部に位置する refclk ピンは上部の ATX PLL、fPLL、および CMU PLL を供給します。また、専
用リファレンス・クロックピンは、リファレンス・クロック・ネットワークをドライブすること
も可能です。
Reference Clock
Network
fPLL1
CH5
CDR PLL
CH4
CMU PLL
From PLL Feedback
and Cascading Clock
Network
Reference Clock
Network
CH3
CDR PLL
ATX PLL1
From PLL Feedback
and Cascading Clock
Network
fPLL0
CH2
CDR PLL
From PLL Feedback
and Cascading Clock
Network
CH1
CMU PLL
CH0
CDR PLL
Refclk
Reference Clock
Network
Input Reference Clock to the PLLs
Can Come from Either the Reference
Clock Network or the PLL Feedback
and Cascading Clock Network
ATX PLL0
From PLL Feedback
and Cascading Clock
Network
PLL およびクロック・ネットワーク
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Refclk
ATX and fPLL Can Receive the
Input Reference Clock from a
Dedicated refclk Pin
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レシーバ入力ピン
レシーバ入力ピン
レシーバ入力ピンは、入力リファレンス・クロック・ソースとして使用することができます。
レシーバ入力ピンはリファレンス・クロック・ネットワークをドライブしますが、このリファレ
ンス・クロック・ネットワークはデバイスの同じ側に位置する任意の数のトランスミッタ PLL
供給することができます。レシーバ入力ピンが入力リファレンス・クロック・ソースとして使用
されている場合、そのチャネルのクロック・データ・リカバリ（CDR）ブロックを使用すること
はできなくなります。にあるように、3 つのチャネルに対し 1 つの RX 差動ピン・ペアのみを入
力リファレンス・クロック・ソースとして任意の時点で使用することができます。
入力リファレンス・クロック・ソースとしての PLL カスケード接続
PLL をカスケード接続する場合、PLL 出力はフィードバックおよびカスケード・クロック・ネッ
トワークに接続されます。第 1 の PLL への入力リファレンス・クロックは、同じネットワーク
から供給することができます。このモードでは、1 つの PLL の出力が別の PLL のリファレンス・
クロック入力をドライブします。 PLL をカスケード接続することで、単一の PLL ソリューショ
ンでは通常生成することができない周波数の出力が生成可能です。Arria 10 デバイスでのトラ
ンシーバは、fPLL‐fPLL 間のカスケードおよび fPLL-ATX PLL 間のカスケード接続をサポートし
ています。
注: シリコンの特性が評価待ちであるため、アルテラでは ACDS 14.0 Arria 10 Edition、および
Arria 10 バージョンの Quartus ® II ソフトウェア・バージョン 14.1、15.0 での PLL カスケード
接続は推奨していません。
リファレンス・クロック・ネットワーク
リファレンス・クロック・ネットワークは、トランシーバが位置する FPGA の左側全体あるいは
右側全体のどちらにリファレンス・クロック・ソースを分配します。これにより、トランスミッ
タ PLL をドライブするリファレンス・クロック・ピンがデバイスの同じ側に配置されます。複
数のトランスミッタ PLL を使用するデザインでは、同一のリファレンス・クロック周波数が必
要となり、またデバイスの同じ側に配置されていることが必要であるため、同じ専用リファレン
ス・クロック（refclk）ピンを共有することが可能となります。
入力リファレンス・クロックとしてのグローバル・クロックまたはコア・クロッ
ク
グローバル・クロックまたはコアクロックは、任意の PLL タイプの入力リファレンス・クロッ
クとして使用することができます。
グローバル・クロックまたはコア・クロック・ネットワークは、クロックを直接 PLL へ配線し
ます。この場合、PLL リファレンス・クロック・ネットワークは使用されません。最高のパフォ
ーマンスを得るには、専用のリファレンス・クロック・ピンまたはリファレンス・クロック・ネ
ットワークを使用します。
トランスミッタ・クロック・ネットワーク
トランスミッタのクロック・ネットワークはクロックをトランスミッタ PLL からトランスミッ
タ・チャネルへ配線します。トランスミッタのクロック・ネットワークは、トランスミッタ・チ
ャネルへ 2 種類のクロックを提供します
• 高速シリアル―クロック - シリアライザ用の高速クロック
• 低速パラレル―クロック - シリアライザおよび PCS 用の低速クロック
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PLL およびクロック・ネットワーク
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x1 クロック・ライン
3-35
結合チャネル・コンフィギュレーションでは、シリアル・クロックとパラレル・クロックの両方
がトランスミッタ・チャネルへのトランスミッタ PLL からルーティングされます。非結合チャ
ネル・コンフィギュレーションでは、シリアル・クロックのみが、トランスミッタ・チャネルに
配線され、パラレル・クロックは、チャネル内で局所的に生成されます。さまざまな結合クロッ
キング・コンフィギュレーションおよび非結合クロッキング・コンフィギュレーションに対応す
るために、4 種類のトランスミッタ・クロック・ネットワーク・ラインが利用可能です。
•
•
•
•
x1 クロック・ライン
x6 クロック・ライン
xN クロックライン
GT クロックライン
x1 クロック・ライン
x1 クロック・ラインは、PLL の高速シリアル・クロック出力をトランシーバー・バンク内の任
意のチャネルに配線します。低速パラレル・クロックはその後、特定したチャネルのローカル・
クロック生成ブロック（CGB）によって生成されます。非ボンディング・チャネル・コンフィギ
ュレーションは、x1 クロック・ネットワークを使用します。
x1 クロック・ラインは、ATX PLL、fPLL、あるいはトランシーバ・バンク内の 2 つのチャネルの
PLL（CMU PLL として使用されているチャネル 1 および 4 ）のいずれかでドライブすることがで
きます。
x1 クロック・ラインは、結合チャネル・コンフィギュレーション内にあるマスタ CGB をドライ
ブすることも可能です。各トランシーバ・バンクのマスタ CGB のいずれか 1 つを使用して、結
合チャネル・コンフィギュレーションに対し x6 クロック・ラインをドライブすることができま
す。マスタ CGB は、ATX PLL または fPLL でのみドライブすることが可能です。CMU PLL では、
マスタ CGB をドライブすることができないため、CMU PLL を結合目的で使用することはできま
せん。
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3-36
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x6 クロック・ライン
図 3-7: x1 クロック・ライン
x1 Network
CGB
Ch 5
fPLL1
Master
CGB
CDR
CGB
ATX PLL1
Ch 4
CMU or CDR
CGB
Ch 3
CDR
CGB
fPLL0
Ch 2
CDR
Master
CGB
CGB
Ch 1
CMU or CDR
ATX PLL0
CGB
Ch 0
CDR
x6 クロック・ライン
x6 クロック・ラインは、トランシーバー・バンク内でクロックを配線します。x6 クロック・ラ
インは、マスタ CGB によってドライブされます。トランシーバ・バンクごとに 2 つの x6 クロッ
ク・ライン、つまり 1 つのマスタに対し 1 つの CGB が存在します。トランシーバ・バンク内の
チャネルであれば、x6 クロック・ラインを使用してドライブすることができます。
結合コンフィギュレーション・モードでは、マスタ CGB の低速パラレル・クロック出力が使用
され、各チャネル内のローカル CGB はバイパスされます。非結合コンフィギュレーションであ
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xN クロック・ライン
3-37
れば、マスタ CGB は各チャネルに高速シリアル・クロック出力を提供することができます。こ
の場合、各チャネル内のローカル CGB はバイパスされません。
x6 クロック・ラインは、隣接するトランシーバ・バンクにクロックを配線する xN クロック・ラ
インをドライブすることも可能です。
図 3-8: x6 クロック・ライン
x6
Network
x6
Top
x6
Bottom
CGB
Ch 5
CDR
CGB
Ch 4
CMU or CDR
Master
CGB
CGB
Ch 3
CDR
CGB
Ch 2
CDR
CGB
Ch 1
CMU or CDR
Master
CGB
CGB
Ch 0
CDR
xN クロック・ライン
xN クロック・ラインは、複数のトランシーバ・バンク間にわたりトランシーバ・クロックを配
線します。
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xN クロック・ライン
マスタ CGB は x6 クロック・ラインをドライブし、x6 クロック・ラインは xN クロック・ライン
をドライブします。 xN Up と xN Down の 2 種類の xN クロック・ラインがあり、 xN Up クロッ
ク・ラインはマスタ CGB 上部に位置するトランシーバ・バンクへクロックを配線し、xN Down
クロック・ラインはマスタ CGB 下部に位置するトランシーバ・バンクへクロックを配線します。
xN クロック・ラインは、結合コンフィギュレーションと非結合コンフィギュレーションの両方
で使用可能です。結合コンフィギュレーションでは、マスタ CGB の低速パラレル・クロック出
力が使用され、各チャネル内のローカル CGB はバイパスされます。非結合コンフィギュレーシ
ョンの場合、マスタ CGB は各チャネルに高速シリアル・クロック出力を提供します。
図 3-9: xN クロック・ネットワーク
xN Up
xN Down
x6
Top
x6
Bottom
CGB
Ch 5
CDR
CGB
Ch 4
CMU or CDR
Master
CGB1
CGB
Ch 3
CDR
CGB
Ch 2
CDR
CGB
Ch 1
CMU or CDR
Master
CGB0
CGB
Ch 0
CDR
xN Up
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xN Down
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GT クロック・ライン
3-39
xN クロック・ネットワークの最大チャネル・スパンは、ドライビング PLL とマスタ CGB が含
まれているバンクから上下 2 トランシーバ・バンクに及びます。単一結合および非結合 xN グル
ープでは、最大 30 チャネルが使用可能です。
結合モードと非結合モードのいずれかでチャネルをドライブする際、xN クロック・ネットワー
クでサポートされる最大データ・レートは、トランシーバ・バンクのドライブに使用される電圧
に依存します。ボンディングされたグループ内の全トランシーバ・バンクが、同じ電圧を共有し
ている必要があります。異なるトランシーバ電圧レベルにてサポートされるデータ・レートに関
しては、特性評価を保留しています。
関連情報
• 3-59 ページの x6/xN ボンディング・モードの実装
• 3-49 ページの x6/xN ボンディング
GT クロック・ライン
GT クロック・ラインとは、Arria 10 GT デバイスでのみ使用可能な専用クロック・ラインです。
各 ATX PLL は、トランシーバ・バンク内のトランシーバ・チャネルに PLL を直接接続する専用
GT クロック・ラインを 2 つ備えています。上部の ATX PLL はチャネル 3 と 4 をドライブし、下
部の ATX PLL はチャネル 0 と 1 をドライブします。このような接続は、より良いパフォーマン
スを得るためバイパスされます。また、このようなチャネルは非結合コンフィギュレーションに
のみ使用可能です。
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クロック生成ブロック
図 3-10: GT クロック・ライン
CGB
Ch 5
CDR
CGB
Ch 4
CMU or CDR
ATX PLL1
CGB
Ch 3
CDR
CGB
Ch 2
CDR
CGB
ATX PLL0
Ch 1
CMU or CDR
CGB
Ch 0
CDR
クロック生成ブロック
Arria 10 デバイスでは、2 種類のクロック生成ブロック（CGBS）が使用可能です。
• ローカル・クロック生成ブロック（ローカル CGB）
• マスタ・クロック生成ブロック（マスタ CGB）
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PLL およびクロック・ネットワーク
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クロック生成ブロック
3-41
各送信チャネルは、1 つのローカルクロック生成ブロック（CGB）を備えています。非結合チャ
ネル・コンフィギュレーションでは、送信 PLL で生成されたシリアル・クロックが各チャネル
のローカル CGB をドライブします。ローカル CGB は、シリアライザおよび PCS によって使用
されるパラレル・クロックを生成します。
各トランシーバ・バンクには、2 つのスタンドアロン・マスタ CGB が存在します。マスタ CGB
は、各トランシーバ・チャネル内のローカル CGB と同じ機能を提供します。マスタ CGB の出力
は、x6 クロック・ラインを使用することでトランシーバ・バンク内の他のチャネルに配線可能
です。さらに、マスタ CGB の出力は xN クロック・ラインを使用することで他のトランシーバ・
バンク内のチャネルにも配線が可能です。各トランスミッタ・チャネルは、ローカル CGB また
はマスタ CGB のいずれかからクロック・ソースを選択することができるマルチプレクサを備え
ています。
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クロック生成ブロック
図 3-11: クロック生成ブロックとクロック・ネットワーク
各トランシーバ・チャネルへのローカル・クロックは、x1 ネットワーク経由のローカル CGB あ
るいは x6/xN 経由のマスタ CGB のいずれかからソースすることができます。例えば、赤色で強
調されたパスである ATX PLL1 は x1 ネットワークをドライブしますが、このネットワークは次
にマスタ CGB をドライブします。その後マスタ CGB はローカル・チャネルへクロックを配線す
る x6 クロック・ネットワークをドライブします。青色で強調された ATX PLL 0 は、チャネルの
ローカル CGB を直接供給できる x1 クロック・ネットワークもドライブすることができます。こ
の場合、低速パラレル・クロックはローカル CGB によって生成されます。
x1
Network
xN
Up
xN
Down
x6
Top
x6
Bottom
fPLL 1
CGB
CDR
ATX PLL 1
CGB
fPLL 0
Ch 5
Ch 4
CMU or CDR
Master
CGB1
CGB
ATX PLL 0
Ch 3
CDR
CGB
Ch 2
Transceiver
Bank
CDR
CGB
Ch 1
CMU or CDR
Master
CGB0
CGB
Ch 0
CDR
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PLL およびクロック・ネットワーク
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FPGA ファブリック-トランシーバ・インタフェースのクロッキング
3-43
FPGA ファブリック-トランシーバ・インタフェースのクロッキング
FPGA ファブリック‐トランシーバ・インタフェースは、FPGA ファブリックからトランシーバへ
のクロック信号とトランシーバから FPGA ファブリックへのクロック信号で構成されています。
これらのクロック信号は、FPGA コア内でグローバル（GCLK）、リージョナル（RCLK）、および
ペリフェラル（PCLK）クロック・ネットワークを使用します。グローバル信号がオフに設定さ
れている場合、前述のクロック・ネットワークが選択されることはなく、H/V クロック・ライ
ン（ローカル・ルーティング）が直接選択されます。
トランスミッタ・チャネルは、パラレル出力クロック tx_clkout を FPGA ファブリックに転送
し、トランスミッタ・データと制御信号をクロッキングします。レシーバ・チャネルは、パラレ
ル出力クロック rx_clkout を FPGA ファブリックへ転送し、レシーバから FPGA ファブリックへ
のデータおよびステータス信号をクロッキングします。レシーバ・チャネルのコンフィギュレー
ションをもとに、パラレル出力クロックはレシーバ・シリアル・データあるいは（レート・マッ
チャを持たないコンフィギュレーションで）rx_clkout クロック、または tx_clkout クロックの
いずれかからリカバリされます。
PLL およびクロック・ネットワーク
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3-44
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FPGA ファブリック-トランシーバ・インタフェースのクロッキング
図 3-12: FPGA ファブリック‐トランシーバ・インタフェースのクロッキング
Transmitter Standard PCS
Transmitter PMA
FPGA
Fabric
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
PRBS
Generator
tx_coreclkin
tx_clkout
/2, /4
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
Parallel Clock
(Recovered)
rx_coreclkin
rx_clkout
tx_clkout
Parallel Clock
(From Clock
Divider)
rx_clkout or
tx_clkout
/2, /4
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
CMU PLL /
ATX PLL /
CTX PLL
Clock Divider
Serializer
Parallel and Serial Clocks
/66
/40
Serial Clock
Input Reference Clock
/33
/2
Serial Clock
(from CGB)
tx_clkout
Parallel Clock
Serial Clock
Parallel and Serial Clocks
tx_pma_div_clkout
Deserializer
/66
/40
/33
/2
rx_pma_div_clkout
rx_clkout
分割されたバージョンの tx_clkout と rx_clkout は、それぞれ tx_pma_div_clkout と
として利用できます。
rx_pma_div_clkout
tx_pma_div_clkout
と rx_pma_div_clkout の出力周波数は次のいずれかになります
• 分周されたバージョンの tx_clkout または rx_clkout ですが、1 で分周された比率と 2 で分周
された比率がそれぞれで利用可能です。
• 分周されたバージョンのシリアライザ・クロックについては、33、40、および 66 で分周され
た比率が利用可能です。
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PLL およびクロック・ネットワーク
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3-45
トランスミッタ・データ・パス・インタフェースのクロッキング
注: 分周係数の選択についての詳細は、PMA パラメータの項にある「TX PMA オプション・ポー
ト」の表を参照してください。
Double-width モードで TX および RX FIFO を動作させることで、PCS から FPGA インタフェース
ならびに FPGA から PCS インタフェースで必要となるクロック周波数が半減するため、このよ
うなクロックはコア・タイミングを満たす目的で使用することができます。また、こうしたクロ
ックは、エンハンスト PCS Gearbox 使用時に、TX および RX FIFO のコア側をクロッキング際に
も使用することができます。
たとえば、エンハンスト PCS Gearbox を 66:40 の比率で使用する場合、PLL や外部クロック・ソ
ースを使用して必要なクロック周波数を生成するのではなく、33 で分周した比率を持つ
tx_pma_div_clkout を使用して書き込み側の TX FIFO をクロッキングすることが可能です。
関連情報
2-22 ページの PMA パラメータ
トランスミッタ・データ・パス・インタフェースのクロッキング
PLL で生成されたクロックは、チャネル PMA および PCS ブロックのクロッキングに使用されま
す。クロッキング・アーキテクチャは、標準的 PCS やエンハンスト PCS によって異なります。
図 3-13: トランスミッタ標準 PCS および PMA のクロッキング
マスタまたはローカル CGB は、トランスミッタ PMA のシリアライザへ高速シリアル・クロッ
クと提供し、トランスミッタ PCS には低速パラレル・クロックを提供します。
Transmitter Standard PCS
Transmitter PMA
FPGA
Fabric
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
PRBS
Generator
tx_coreclkin
tx_clkout
/2, /4
tx_clkout
tx_pma_div_clkout
From Receiver Standard PCS
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
Input Reference Clock
スタンダード PCS では、バイト・シリアライザを使用しないコンフィギュレーションに対して、
TX 位相補償 FIFO の読み出し側までのすべてのブロックにおいてパラレル・クロックが使用さ
れます。バイト・シリアライザ・ブロックを使用するコンフィギュレーションに対しては、2 ま
たは 4 で分周されたクロックがバイト・シリアライザと TX 位相補償 FIFO の読み出し側で使用
されます。 TX 位相補償 FIFO の読み出し側をクロッキングするクロックは、FPGA ファブリッ
クとトランシーバ間でインタフェースを提供するために FPGA ファブリックに転送されます。
PLL およびクロック・ネットワーク
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レシーバ・データパス・インタフェースのクロッキング
FPGA ファブリックへ転送される tx_clkout が書き込み側の位相補償 FIFO のクロッキングに使
用される場合、同じクロックを使用するため FIFO の両側での周波数差は 0ppm となります。
書き込み側の位相補償 FIFO のクロッキングに tx_clkout 以外のクロックを使用する場合、その
クロックの周波数差は tx_clkout に対して 0ppm であることを確認する必要があります。
図 3-14: エンハンスト PCS および PMA のクロッキング
マスタまたはローカル CGB は、トランスミッタ PMA のシリアライザにシリアル・クロックを
提供し、トランスミッタ PCS へパラレル・クロックを提供します。
Enhanced PCS
TX FIFO
Interlaken
Frame Generator
TX
Data &
Control
tx_coreclkin
PRBS
Generator
Interlaken
CRC32 Generator
Scrambler
TX
Gearbox
64B/66B Encoder
and TX SM
FPGA
Fabric
Interlaken
Disparity Generator
Transmitter Enhanced PCS
Serializer
tx_serial_data
Transmitter PMA
PRP
Generator
Parallel Clock
Transcode
Encoder
KR FEC
Encoder
KR FEC
Scrambler
KR FEC
TX Gearbox
tx_clkout
tx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
fPLL
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
エンハンスト PCS では、パラレル・クロックは TX 位相補償 FIFO の読み出し側のすべてのブロ
ックにより使用されます。結合コンフィギュレーション内のすべてのチャネルのクロックは転
送されます。コア内の TX ロジックのクロッキングには、tx_clkout[0]をソースとして使用する
ことが可能です。
エンハンスト PCS の場合、FPGA ファブリックへ以下のクロックを転送します
結合コンフィギュレーションおよび非結合コンフィギュレーションにおける各トランスミッ
タ・チャネルには tx_clkout を使用します。結合コンフィギュレーションでは、コア・タイミン
グ要件に応じて tx_clkout を使用することができます。
以下のいずれかの方法でトランスミッタ・データパス・インタフェースをクロッキングすること
ができます
• Quartus II により選択されたトランスミッタ・データパス・インタフェース・クロック
• ユーザーが選択したトランスミッタ・データパス・インタフェース・クロック
レシーバ・データパス・インタフェースのクロッキング
各チャネルの PMA に位置する CDR ブロックは、着信データからシリアル・クロックをリカバ
リします。また、CDR ブロックはリカバリされたシリアル・クロックを生成し、リカバリ・パ
ラレル・クロックを分周します。リカバリ・シリアル・クロックとリカバリ・パラレル・クロッ
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PLL およびクロック・ネットワーク
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UG-01143
2015.05.11
レシーバ・データパス・インタフェースのクロッキング
3-47
クはどちらもデシリアライザにより使用されます。レシーバ・チャネルのコンフィギュレーショ
ンによっては、レシーバ PCS は以下のクロックが使用可能です。
• PMA 内の CDR からのリカバリ・パラレル・クロック
• そのチャネルに向けて（イネーブルされた）トランスミッタ PCS によって使用されるクロッ
ク・ディバイダからのパラレル・クロック
バイト・デシリアライザ・ブロックを使用するコンフィギュレーションに対しては、バイト・デ
シリアライザおよび書き込み側の RX 位相補償 FIFO によって 2 または 4 で分周したクロックが
使用されます。
図 3-15: レシーバ標準 PCS および PMA のクロッキング
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
Parallel Clock
(From Clock
Divider)
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
Parallel Clock
(Recovered)
FPGA
Fabric
rx_coreclkin
rx_clkout
tx_clkout
rx_clkout or
tx_clkout
/2, /4
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
標準 PCS チャネルを使用するすべてのコンフィギュレーションでは、レシーバ・データパス・
インタフェースのクロックと RX 位相補償 FIFO の読み出し側のクロック間で位相差は 0ppm で
なければいけません。
PLL およびクロック・ネットワーク
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3-48
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2015.05.11
チャネル・ボンディングについて
図 3-16: レシーバ・エンハンスト PCS および PMA のクロッキング
Enhanced PCS
RX FIFO
Interlaken
CRC32 Checker
64B/66B Decoder
and RX SM
rx_coreclkin
PRBS
Verifier
Interlaken
Frame Sync
Descrambler
Block
Synchronizer
RX
Gearbox
Interlaken
Disparity Checker
rx_pma_div_clkout
Deserializer
CDR
rx_serial_data
FPGA
Fabric
Receiver Enhanced PCS
Receiver PMA
PRP
Verifier
rx_clkout
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
10GBASE-R
BER Checker
Parallel Clock
Serial Clock
Parallel and Serial Clock
レシーバ PCS は以下のクロックを FPGA ファブリックに転送します
• rx_clkout—レート・マッチャを使用しない場合の各レシーバ・チャネルの場合
• tx_clkout—レート・マッチャを使用する場合の各レシーバ・チャネルの場合
以下のいずれかの方法でレシーバ・データパス・インタフェースをクロッキングすることができ
ます
• Quartus II により選択されたレシーバ・データパス・インタフェース・クロック
• ユーザーが選択したレシーバ・データパス・インタフェース・クロック
チャネル・ボンディングについて
Arria 10 デバイスには、2 種類のボンディング・モードがあります
• PMA ボンディング
• PMA および PCS ボンディング
注: チャネル・ボンディングは CT チャネルではサポートされていません。
PMA ボンディング
PMA ボンディングは、PMA チャネル間のスキュー低減します。 PMA ボンディングでは、トラ
ンシーバ・データパスの PMA 部分だけスキューが補償され、PCS 部分のスキューは補償されま
せん。
Arria 10 デバイスでは、2 種類の PMA ボンディング・スキームがあります
• x6/xN ボンディング
• PLL フィードバック補償ボンディング
いずれの場合も、ボンディングされたグループ内のチャネルを連続して配置する必要はありませ
ん。
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x6/xN ボンディング
3-49
x6/xN ボンディング
x6/xN ボンディング・モードでは、単一のトランスミッタ PLL を使用して、複数のチャネルをド
ライブします。
以下の手順は、x6/xN のボンディング・プロセスを説明します
1. ATX PLL または fPLL は、高速シリアル・クロックを生成します。
2. PLL は x1 クロック・ネットワークを経由してマスタ CGB へ高速シリアル・クロックをドラ
イブします。
3. マスタ CGB は x6 クロック・ネットワークへの高速シリアルおよび低速パラレル・クロック
をドライブします。
4. x6 クロック・ネットワークは、同じトランシーバ・バンク内のトランシーバ・チャネルに対
し TX クロック・マルチプレクサを供給します。各トランシーバ・チャネル内のローカル CGB
はバイパスされます。
5. 隣接するトランシーバ・バンク内のチャネルをドライブするために、x6 クロック・ネットワ
ークは xN クロック・ネットワークをドライブします。 xN クロック・ネットワークは、これ
らの隣接トランシーバ・バンクのトランシーバ・チャネルに対し TX クロック・マルチプレ
クサを供給します。
x6/xN ボンディングのデメリット
x6/xN ボンディングには以下のデメリットがあります
• 最大データ・レートはトランシーバの電源電圧によって制限されます。
• 最大チャネル・スパンはトランスミッタ PLL を含むバンクから 2 つ上と 2 つ下のトランシー
バ・バンクに限られています。このため、最大 30 チャネルのスパンがサポートされていま
す。
関連情報
3-37 ページの xN クロック・ライン
PLL フィードバック補償ボンディング
PLL フィードバック補償ボンディングでは、チャネルは 3 個のチャネルまたは 6 個のチャネルを
持つトランシーバ・バンクの物理的位置に基づいて、結合グループに分割されます。6 個のチャ
ネルを持つ同じトランシーバ・バンク内のすべてのチャネルは、同じ結合したグループに割り当
てられます。
PLL フィードバック補償ボンディングでは、結合されたグループはそれぞれ、独自に組み合わせ
られた高速シリアルおよび低速パラレル・クロックによってドライブされます。結合されたグル
ープはそれぞれ、独自の PLL とマスタ CGB を持っています。同じ位相関係を維持するために、
異なるグループの PLL とマスタ CGB は、同じリファレンス・クロックを共有します。
以下の手順は、PLL フィードバック補償ボンディングのプロセスを説明します
1. 同じ入力リファレンス・クロックは、3 チャネルまたは 6 チャネルを持つ各トランシーバ・バ
ンクでローカル PLL をドライブします
2. ボンディング・グループのローカル PLL はマスタ CGB をドライブします
3. マスタ CGB は x6 クロック・ネットワークを経由してボンディング・グループ内のトランシ
ーバ・・チャネルをドライブします
4. マスタ CGB のパラレル出力は、PLL へのフィードバック入力です
5. このモードでは、すべてのチャネルは同一の入力リファレンス・クロックの位相に揃えられ
ます
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PMA ボンディングと PCS ボンディング
PLL フィードバック補償ボンディングを x6/xN ボンディング・モードと比較した際のメリット
• データ・レートに制限はなく、PLL フィードバック補償ボンディングに使用される x6 クロッ
ク・ネットワークは使用するデバイスの最大データ・レートで実行可能です
• チャネル・スパンに制限はなく、PLL フィードバック補償を使用してデバイスの側面全体が
接合可能です
PLL フィードバック補償ボンディングを x6/xN ボンディング・モードと比較した際のデメリット
• PLL フィードバック補償ボンディングは、x6/xN ボンディングに比べより多くのリソースを使
用します。トランシーバ・バンクごとに 1 つの PLL と 1 マスタ CGB が使用されるため、
x6/xN ボンディングよりも多く電力が消費されます。
• x6/xN ボンディングに比べてスキューが大きくなります。各トランシーバ・バンク間のリファ
レンス・クロック・スキューは、x6/xN ボンディングの xN クロック・ネットワークによるス
キューよりも大きくなります。
• PLL のフィードバック・クロックは PLL からではなくマスタ CGB から送られるので、PLL フ
ィードバック補償ボンディング・モードはリファレンス・クロックに制限があります。 PLL
の N カウンタ（リファレンス・クロック分周器）がバイパスされるので、任意のデータ・レ
ートに対し有効なリファレンス・クロック周波数は 1 つだけになります。
注: PLL フィードバック補償ボンディングのリファレンス・クロック・スキューを最小化するた
めには、結合されたグループの中央付近にあるリファレンス・クロック入力を使用します。
x6/xN ボンディングを PLL フィードバック補償ボンディングと比較した際のメリット
• x6/xN は、PLL フィードバック補償ボンディングに比べて消費するリソースは少なくないま
す。結合されたグループ内のすべてのチャネルをドライブするのに必要な CGB は 1 つだけ
です。
• x6/xN は、PLL フィードバック補償ボンディングに比べてスキューは少なくなります
関連情報
3-61 ページの PLL フィードバック補償ボンディング・モードの実装方法
PMA ボンディングと PCS ボンディング
PMA および PCS ボンディングは、チャネル・グループ内の PMA と PCS 両方の出力間における
スキュー低減します。
PMA ボンディングでは、x6/xN ボンディングまたは PLL フィードバック補償ボンディングのい
ずれかが使用されます。 PCS ボンディングでは、結合されたグループ内の一部の PCS 制御信号
は、PCS 内部の専用ハードウェアを使用してスキューが揃えられます。
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PLL およびクロック・ネットワーク
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PMA ボンディングと PCS ボンディング
3-51
図 3-17: PMA ボンディングと PCS ボンディング
Starting
Delay (Cycles)
Distribution
Delay (Cycles)
2
4
Slave PCS
Channel
PMA
4
2
Slave PCS
Channel
PMA
6
0
Master PCS
Channel
PMA
4
2
Slave PCS
Channel
PMA
2
4
Slave PCS
Channel
PMA
0
6
Slave PCS
Channel
PMA
PMA ボンディングと PCS ボンディングには、マスタ・チャネルとスレーブ・チャネルの概念が
用いられます。結合されたグループ内の 1 つの PCS チャネルがマスタ・チャネルとして選択さ
れ、それ以外はすべてスレーブ・チャネルとなります。すべてのチャネルが同じ状態ありかつ同
時にデータ送信を開始するために、マスタ・チャネルはある開始条件を生成します。そして、こ
の条件はすべてのスレーブ・チャネルに送信されます。この開始条件の信号を送信するには、2
つのパラレル・クロック・サイクルの遅延が発生します。この信号は各 PCS チャネルを介して
シーケンシャルに移動するので、チャネル毎にこの遅延が追加されます。各スレーブ・チャネル
が使用する開始条件は、マスタ・チャネルからのスレーブ・チャネルの距離に基づいて遅延補償
されます。これにより、すべてのチャネルが同じクロック・サイクルで開始されることになりま
す。
トランシーバの PHY IP は、マスタ PCS チャネルがセンタ・チャネルとなるよう自動的に選択し
ます。これにより、結合されたグループの開始遅延の合計を最小限に抑えることができます。こ
のデフォルト設定は、IP Parameter Editor で PHY IP をパラメータ化する際に上書きすることが
できます。PLL フィードバック補償ボンディングが使用される場合、マスタ・チャネルから各方
向への 32 チャネルの最大スパンは、遅延補償に対してはハードウェア・カウンタ値によってサ
ポートされます。よって、PLL フィードバック補償ボンディングであれば、マスタ PCS チャネ
ルが結合されたグループの中央に配置されている場合、合計で 65 個のチャネルを結合すること
が可能です。
注: PMA および PCS ボンディング信号は各 PCS ブロックを介して送信されるため、PMA および
PCS の結合されたグループは連続して配置する必要があります。専用 RX シリアル入力と
TX シリアル出力（例：GXBR4D_TX_CH0p と GXBR4D_TX_CH0n TX シリアル出力への
PIN_BC7 および PIN_BC8）へのピン・アサインメントを実行する際、チャネルの順序を維持
する必要があります。チャネルは下から上への昇順で配置しなければいけません。ピン・ア
サインメント実行中にチャネルをスワップすると、エラーの原因となります。
PLL およびクロック・ネットワーク
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3-52
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チャネルの結合方法の選択
チャネルの結合方法の選択
Arria 10 デバイスでは、ハード PCS ブロックによって明示的にサポートされる結合されたプロト
コルに対しては PMA および PCS ボンディングを選択します。このようなプロトコルには、PCIExpress、SFI-S、および 40GBASE-KR があります。
ハード PCS ブロックで結合されたプロトコルが明示的にサポートされていない場合、PMA-only
ボンディングを選択します。例えば Interlaken プロトコルの場合、PMA-only ボンディングが使
用され、IP を結合するソフト PCS は FPGA ファブリック内に実装されます。
スキューの計算方法
チャネル間の最大スキューを計算するには、以下のパラメータを使用します
• PMA-PCS データバス・インタフェース幅（S）
• 各チャネルの FIFO リセットのディアサート間におけるパラレル・クロック・サイクル数の最
大差（N）
チャネル間スキューを計算する際、以下の 5 つのシナリオを考慮します
• 非ボンディング
この場合、PMA と PCS の両方が非結合です。スキューは 0 UI から[(S-1) + N*S] UI の範囲で
す。
• x6/xN のクロック・ネットワークを使用する PMA ボンディング
この場合、PCS は非結合です。スキューは[0 to (N*S)] UI + x6/xN クロック・スキューの範囲
です。
• PLL フィードバック補償クロック・ネットワークを使用する PMA ボンディング
この場合、PCS は非結合です。スキューは[0 to （N*S）] UI +（リファレンス・クロック・スキ
ュー）+（x6 クロック・スキュー）の範囲です。
• x6/xN クロック・ネットワークを使用する PMA および PCS ボンディング
スキュー= x6/xN クロック・スキュー
• フィードバック補償クロック・ネットワークを使用する PMA および PLL
スキュー=（リファレンス・クロック・スキュー）+（x6 クロック・スキュー）
PLL フィードバックとカスケード・クロック・ネットワーク
PLL フィードバックとカスケード・クロック・ネットワークは、デバイスの側面全体に及び、
PLL フィードバック補償ボンディングおよび PLL カスケードに使用されます。
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PLL およびクロック・ネットワーク
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PLL フィードバックとカスケード・クロック・ネットワーク
3-53
図 3-18: PLL フィードバックとカスケード・クロック・ネットワーク
Transceiver Bank
fPLL1
C
Connection (1)
PLL Feedback and Cascading Clock Network
0
1
2
3
fbclk
refclk
ATX PLL 1
refclk
Connection (3)
fbclk
M
Master CGB1
Connection (4)
Bidirectional
Tristate Buffer
fPLL0
C
refclk
fbclk
Connection (2)
ATX PLL 0
refclk
fbclk
M
Master CGB0
Bidirectional
Tristate Buffer
Legend
refclk Lines
fbclk Lines
C, M, and CGB Outputs
PLL Cascading
PLL Feedback Compensation Bonding
PLL フィードバック補償ボンディングおよび PLL カスケードのサポートには、以下の接続があり
ます
1. 全 PLL の divided clock output（fPLL の C カウンタ出力あるいは ATX PLL の M カウンタ出力）
は feedback and cascading clock ネットワークをドライブします
2. feedback and cascading clock ネットワークは、全 PLL の feedback clock 入力をドライブします
3. feedback and cascading clock ネットワークは、全 PLL の reference clock 入力をドライブします
4. master CGB’s parallel clock output は、feedback and cascading clock ネットワークをドライブし
ます
PLL およびクロック・ネットワーク
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3-54
PLL およびクロック・ネットワーク
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PLL をカスケード接続する場合、別の PLL のリファレンス・クロック入力にある PLL の出力を
接続するには、（1）と（3）の接続方法を用います。Arria 10 トランシーバは、fPLL-fPLL 間、
fPLL-ATX PLL 間、ATX PLL-fPLL 間のカスケード接続のみサポートします。
PLL フィードバック補償ボンディングであれば、マスタ CGB のパラレル・クロック出力を PLL
フィートバック・クロック入力ポートに接続するには、（2）と（4）の接続方法を用います。
PLL フィードバック補償ボンディングは、xN ボンディングの代わりに使用することができます。
PLL フィードバック補償ボンディングと xN ボンディング・コンフィギュレーションの主な違い
は、結合されたインタフェースがトランシーバ・バンク内で小さなグループである 6 個の結合さ
れたチャネルに分割されるという点にあります。各トランシーバ・バンク内の PLL（ATX PLL ま
たは ATX fPLL）は、トランスミッタ PLL として使用されます。全てのトランスミッタ PLL は 1
つの入力リファレンス・クロックを共有します。
xN ボンディング・コンフィギュレーションでは、各ボンディング・グループが 1 つの PLL を使
用します。 PLL フィードバック補償ボンディングでは、結合されたグループが存在する各トラ
ンシーバ・バンクで 1 つの PLL が使用されます。PLL フィードバック補償ボンディングには、ト
ランシーバ・チャネルおよび PLL 自体のデータ・レートの制限以外、データ・レートに関する
制限はありません。
フィードバック補償ボンディングを使用する場合、低速パラレル・クロックは PLL のリファレ
ンス・クロックと同じ周波数である必要があります。
注: シリコンの特性が評価待ちであるため、アルテラでは ACDS 14.0 Arria 10 Edition、Quartus II
ソフトウェア・バージョン 14.1、15.0 での PLL カスケード接続は推奨していません。
関連情報
3-62 ページの PLL カスケード接続の実装
PLL およびクロック・ネットワーク
Arria 10 デバイスでは、PLL はネイティブ PHY の IP コアに統合されていないため、PL IP コアを
個別にインスタンス化する必要があります。これまでのデバイス・ファミリとは異なり、Quartus
II ソフトウェアは PLL のマージを実行しませんが、このことはデザイン・プロセスにおいてよ
り多くのコントロール、透明性、そして柔軟性を提供します。チャネル・コンフィギュレーショ
ンと PLL の使用量を指定することができます。　関連情報
クロック・ネットワーク
非ボンディング・コンフィギュレーション
非ボンディング・コンフィギュレーションでは、高速シリアル・クロックだけがトランスミッタ
PLL からトランスミッタ・チャネルへ配線されます。低速パラレル・クロックは、トランシー
バ・チャネルに存在するローカル・クロック生成ブロック（CGB）によって生成されます。非ボ
ンディング・コンフィギュレーションの場合、チャネルが互いに関連しておらず、フィードバッ
ク・パスは PLL にローカルであるため、チャネル間のスキューを計算することができません。
また、クロック・ネットワークが適用するスキューは補正されません。
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PLL およびクロック・ネットワーク
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シングル・チャネル x1 非ボンディング・コンフィギュレーションの実装
3-55
シングル・チャネル x1 非ボンディング・コンフィギュレーションの実装
x1 非ボンディング・コンフィギュレーションでは、PLL ソースは、トランシーバ・バンクに対
してローカルであり、x1 クロック・ネットワークは PLL からトランスミッタ・チャネルへクロ
ックを分配するために使用されます。
単一チャネル・デザインの場合、PLL はトランシーバ・チャネルにクロックを提供するために使
用されます。
図 3-19: シングル・チャネル x1 非ボンディング・コンフィギュレーションを使用した PHY IP コアお
よび PLL IP コアの接続例
Transceiver PLL
Instance (5 GHz)
Native PHY Instance
(1 CH Non-Bonded 10 Gbps)
PLL
TX Channel
このコンフィギュレーションを実装するには、PLL の IP コアと PHY IP コアをインスタンス化
し、上の図に示すように接続します。
シングル・チャネル x1 非ボンディング・コンフィギュレーションの実装手順
1. デザインでの使用を意図している PLL IP コア（ATX PLL、fPLL、あるいは CMU PLL）をイン
スタンス化します
• 手順についての詳細は、、、を参照してください
2. IP Parameter Editor を使用して PLL IP コアをコンフィギュレーションします。
• ATX PLL IP コアの場合、マスタ CGB は含めません
• fPLL IP コアの場合、PLL feedback operation モードを direct に設定します
• CMU PLL IP コアの場合、リファレンス・クロックとデータ・レートを指定します。特別
なコンフィギュレーションの規則は不要です。
3. IP Parameter Editor を使用してネイティブ PHY コアをコンフィギュレーションします。
• Native PHY IP TX Channel bonding mode を Non Bonded に設定します
4. PLL IP コアをネイティブ PHY IP コアへ接続します。PLL の tx_serial_clk 出力ポートをネ
イティブ PHY IP の対応する tx_serial_clk0 出力ポートへ接続します。このポートは、チャ
ネルのローカル CGB への入力を表します。PLL への tx_serial_clk は、PLL によって生成さ
れる高速シリアル・クロックを表します。
マルチ・チャネル x1 非ボンディング・コンフィギュレーションの実装
このコンフィギュレーションは、x1 非ボンディングの延長上にあるコンフィギュレーションと
なります。以下の例では、10 個のチャネルが PLL IP コアの 2 つのインスタンスに接続されてい
ます。 x1 クロック・ネットワークを使用する PLL は、同じトランシーバ・バンク内で 6 つのチ
ャネルまでしかまたがることができないため、2 つの PLL インスタンスが必要となります。残り
の 4 チャネルにクロックを提供するためには、2 つ目の PLL インスタンスが必要となります。
10 個のチャネルは結合されておらず、また関係性もないため、2 つ目の PLL インスタンスには
別のPLL のタイプを使用することができます。2 つ以上の PLL IP コアを使用し、それぞれの PLL
が別々のチャネルをドライブするように設定することも可能です。異なるデータ・レートで動作
するチャネルがいくつかある場合、それぞれのチャネルをドライブするには PLL が別に必要と
なります。
PLL およびクロック・ネットワーク
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マルチ・チャネル x1 非ボンディング・コンフィギュレーションの実装
図 3-20: マルチ・チャネル x1 非ボンディング・コンフィギュレーションを使用した PHY IP コアおよ
び PLL IP コアの接続例
Transceiver PLL
Instance (5 GHz)
ATX PLL
Native PHY Instance
(10 CH Non-Bonded 10 Gbps)
TX Channel
TX Channel
TX Channel
TX Channel
Transceiver PLL
Instance (5 GHz)
TX Channel
ATX PLL
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
凡例:
同じトランシーバ・バンクに配置されるTXチャネル。
隣接トランシーバ・バンクに配置されるTXチャネル。
マルチ・チャネル x1 非ボンディング・コンフィギュレーションの実装手順
1. デザインでの使用を意図している PLL IP コア（ATX PLL、fPLL、あるいは CMU PLL）を選択
し、インスタンス化します
• 手順についての詳細は、、、を参照してください
2. IP Parameter Editor を使用して PLL IP コアをコンフィギュレーションします。
• ATX PLL IP コアの場合、マスタ CGB は含めません
• fPLL IP コアの場合、PLL feedback operation モードを direct に設定します
• CMU PLL IP コアの場合、リファレンス・クロックとデータ・レートを指定します。特別
なコンフィギュレーションの規則は不要です。
3. IP Parameter Editor を使用してネイティブ PHY をコンフィギュレーションします。
• Native PHY IP TX Channel bonding mode を Non-Bonded に設定します
• チャネル数をデザイン要件に合うように設定します。この例では、チャネル数は 10 に設定
してあります。
4. PLL IP コアをネイティブ PHY IP コアへ接続するため、トップ・レベル・ラッパーを作成しま
す
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PLL およびクロック・ネットワーク
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マルチ・チャネル xN 非ボンディング・コンフィギュレーションの実装
3-57
• PLL IP の tx_serial_clk 出力ポートは高速シリアル・クロックを表します
• ネイティブ PHY IP には、（この例では）10 個の tx_serial_clk input ポートがあります。
各ポートはトランシーバ・チャネルのローカル CGB の入力に対応します
• 上記の図では、最初の 6 個の tx_serial_clk input を一つ目のトランシーバ PLL インスタ
ンスへ接続します
• 残りの 4 個の tx_serial_clk input を 2 つ目のトランシーバ PLL インスタンスへ接続しま
す
マルチ・チャネル xN 非ボンディング・コンフィギュレーションの実装
xN 非ボンディング・コンフィギュレーションを使用すると、PLL リソースの数および使用され
るリファレンス・クロック・ソースを低減することができます。
図 3-21: マルチ・チャネル xN 非ボンディング・コンフィギュレーションを使用した PHY IP コアおよ
び PLL IP コアの接続例
この例では、2 つのトランシーバ・バンクにわたって 10 個のチャネルをドライブするために同
じ PLL が使用されています。
Transceiver PLL
Instance (5 GHz)
ATX PLL
x1
Master
CGB
Native PHY Instance
(10 CH Non-Bonded 10 Gbps)
x6
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
xN
TX Channel
TX Channel
TX Channel
TX Channel
凡例:
同じトランシーバ・バンクに配置されるTXチャネル。
隣接トランシーバ・バンクに配置されるTXチャネル。
マルチ・チャネル xN 非ボンディング・コンフィギュレーション実装の手順
1. マルチ・チャネル xN 非ボンディング・コンフィギュレーションには、ATX PLL あるいは fPLL
のどちらかを使用することができます
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マルチ・チャネル xN 非ボンディング・コンフィギュレーションの実装
• 手順の詳細についてはあるいはを参照してください
• CMU PLL ではマスタ CGB をドライブすることができないため、この例では ATX PLL ある
いは fPLL のみを使用することができます
2. IP Parameter Editor を使用して PLL IP をコンフィギュレーションします。Include Master
Clock Generation Block をイネーブルします。
3. IP Parameter Editor を使用してネイティブ PHY をコンフィギュレーションします。
• Native PHY IP TX Channel bonding mode を Non-Bonded に設定します
• チャネル数をデザイン要件に合うように設定します。この例では、チャネル数は 10 に設定
してあります。
4. PLL IP コアをネイティブ PHY IP コアへ接続するため、トップ・レベル・ラッパーを作成しま
す
• この例では、PLL IP コアに mcgb_serial_clk 出力ポートが存在します。これは xN クロッ
ク・ラインを表します。
• （この例では）ネイティブ PHY IP コアには、10 個の tx_serial_clk input ポートが存在し
ます。各ポートはトランシーバ・チャネルのローカル CGB の入力に対応します。
• 上の図にあるように、PLL IP コアの mcgb_serial_clk 出力ポートをネイティブ PHY IP コ
アの 10 個の tx_serial_clk input ポートに接続します
図 3-22: マルチ・チャネル x1/xN 非ボンディングの例
ATX PLL IP コアは tx_serial_clk 出力ポートを備えています。このポートは、PLL として同じト
ランシーバ・バンク内に位置する 6 つのチャネルをクロッキングするためにオプションで使用す
ることができます。これらのチャネルは、x1 ネットワークによってクロックされます。トラン
シーバ・バンク外に位置する残りの 4 つのチャネルは、xN クロック・ネットワークによってク
ロッキングされます。
Transceiver PLL
Instance (5 GHz)
Native PHY Instance
(10 CH Non-Bonded 10 Gbps)
x1
ATX PLL
TX Channel
TX Channel
CGB
xN
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
TX Channel
凡例:
同じトランシーバ・バンクに配置されるTXチャネル。
隣接トランシーバ・バンクに配置されるTXチャネル。
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結合コンフィギュレーション
3-59
結合コンフィギュレーション
結合コンフィギュレーションでは、高速シリアル・クロックおよび低速パラレル・クロックの両
方が、トランスミッタ PLL からトランスミッタ・チャネルへ配線されます。この場合、各チャ
ネル内のローカル CGB はバイパスされ、マスタ CGB によって生成されたパラレル・クロック
は、ネットワークのクロッキングに使用されます。
結合コンフィギュレーションでは、チャネル間のトランシーバ・クロック・スキューが最小化さ
れます。PCIe や XAUI などのプロトコルを実装するには、チャネル・ボンディングに結合コン
フィギュレーションを使用します。
x6/xN ボンディング・モードの実装
図 3-23: x6/xN ボンディング・モードを使用した PHY IP コアおよび PLL IP コアの接続例
Transceiver PLL
Instance (5 GHz)
ATX PLL
x1
Native PHY Instance
(10 CH x6/xN Bonding 10 Gbps)
Master
CGB
x6
x6
TX Channel
x6
TX Channel
x6
TX Channel
x6
TX Channel
x6
TX Channel
x6
TX Channel
xN
TX Channel
xN
TX Channel
xN
TX Channel
xN
TX Channel
判例:
同じトランシーバ・バンクに配置されるTXチャネル
隣接するトランシーバ・バンクに配置されるTXチャネル
x6/xN ボンディング・コンフィグレーションの実装手順
1. x6/xN ボンディング・コンフィグレーションに向けて ATX PLL あるいは fPLL をインスタンス
化することができます
• 詳細な手順については、またはを参照してください。CMU PLL ではマスタ CGB をドライ
ブすることができないため、ボンディング・コンフィギュレーションには ATX PLL あるい
は fPLL だけが使用可能です。
2. IP Parameter Editor を使用して PLL IP をコンフィギュレーションします。Include Master
Clock Generation Block および Enable bonding クロック出力ポートをイネーブルします。
3. IP Parameter Editor を使用してネイティブ PHY をコンフィギュレーションします
PLL およびクロック・ネットワーク
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3-60
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x6/xN ボンディング・モードの実装
• Native PHY IP TX Channel bonding mode を PMA bonding あるいは PMA/PCS bonding の
いずれかに設定します
• デザインで必要なチャネル数を設定します。個の例では、チャネル数は 10 に設定されてい
ます。
4. PLL IP コアをネイティブ PHY IP コアへ接続するため、トップ・レベル・ラッパーを作成しま
す
• この例では、PLL IP コアに幅[5:0]の tx_bonding_clocks 出力バスが存在します
• ネイティブ PHY IP コアにはトランシーバ・チャネルの数（この例では 10 個）で乗算され
た幅[5:0]を持つ tx_bonding_clocks 入力バスが存在します。10 個のチャネルであれば、バ
ス幅は[59:0]となります。
注: tx_bonding_clocks を接続する間は、Quartus II ソフトウェアのフィッタ・エラーを回
避するために pll_ref_clk open には触れないようにします。
• チャネルの個数に合わせて PLL[5:0]を複製し、PLL IP コアを PHY IP コアに接続します。チ
ャネルの個数が 10 であれば、入力ポート接続への Verilog 構文は.tx_bonding_clocks
({10{tx_bonding_clocks_output}})となります。
注: 上の図は、10 個のチャネルを持つ非ボンディング・コンフィギュレーションの例に類似して
いますが、x6/xN のボンディング・コンフィギュレーションではトランシーバ・チャネルの
クロック入力ポートがローカル CGB をバイパスしています。この内部接続は、Native PHY
channel bonding mode が Bonded に設定されている場合に処理されます。
図 3-24: x6/xN ボンディングモード - 内部チャネル接続
CGB
(1)
CDR
CGB
(1)
Ch 1
CDR
CGB
(1)
Ch 2
Ch 0
CDR
注：（1）ローカルCGBがボンディング・モードでのクロック入力
ポートによってバイパスされます。
関連情報
3-37 ページの xN クロック・ライン
xN クロック・ネットワーク・スパンに関する情報です。
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PLL フィードバック補償ボンディング・モードの実装方法
3-61
PLL フィードバック補償ボンディング・モードの実装方法
このボンディング・モードを選択すると、xN ボンディング・モードで設定されていたチャネル・
スパンの制限が取り除かれます。これは、全てのチャネルを複数ボンディング・グループに分割
することで達成されます。
図 3-25: PLL フィードバック補償ボンディングを使用した PHY IP コアと PLL IP コアの接続方法
Native PHY Instance
(10 CH Bonded 10 Gbps)
Transceiver PLL
Instance (5 GHz)
ATX PLL
CGB
x6
TX Channel
TX Channel
Feedback Clock
TX Channel
TX Channel
TX Channel
Transceiver PLL
Instance (5 GHz)
Reference clock
ATX PLL
CGB
Feedback Clock
TX Channel
x6
TX Channel
TX Channel
TX Channel
TX Channel
凡例:
同じトランシーバ・バンクに配置されるTXチャネル。
隣接トランシーバ・バンクに配置されるTXチャネル。
データ・レートは、x6 ネットワーク速度の範囲内で制限されます。 PLL フィードバック補償ボ
ンディングの使用にあたってのデメリットは、より多くの PLL リソースを消費することです。
各トランシーバ・バンクは 1 つの PLL と 1 つのマスタ CGB を消費します。
PLL フィードバック補償ボンディング・モードでは、リファレンス・クロック・スキューが結合
されたグループの PLL 間で最小となることを確実にするため、N カウンタ（リファレンス・ク
ロック分周器）はバイパスされます。 N カウンタがバイパスされるので、PLL リファレンス・
クロックには任意のデータ・レートに対し固定値があります。
PLLIP Parameter Editor ウィンドウでは、PLL reference clock frequency ドロップ・ダウン・メニ
ューで必要なデータ・レートが表示されます。
PLL フィードバック補償ボンディング・コンフィギュレーションの実装手順
1. デザインでの使用を意図している PLL IP コア（ATX PLL または fPLL）をインスタンス化しま
す。手順の詳細については、あるいはを参照してください。 CMU PLL ではマスタ CGB をド
ライブすることができないため、フィードバック補償ボンディングには ATX PLL あるいは
fPLL だけが使用可能です。
2. IP Parameter Editor を使用して PLL IP コアをコンフィギュレーションします。
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PLL カスケード接続の実装
• ATX PLL を使用している場合、以下のコンフィギュレーション・セッティングを設定しま
す
• Master Clock Generation Block Tab で
• Include Master Clock Generation Block をイネーブルします
• Enable Bonding Clock output ports をオンにします
• Enable feedback compensation bonding をオンにします
• fPLL を使用している場合、以下のコンフィギュレーション・セッティングを設定します
• PLL Tab で
• PLL Feedback type を feedback compensation bonding に設定します
• Master Clock Generation Block Tab で
• Enable Bonding Clock output ports をオンにします
3. IP Parameter Editor を使用してネイティブ PHY IP をコンフィギュレーションするには、
• Native PHY IP TX Channel bonding mode を PMA bonding あるいは PMA/PCS bonding の
どちらかを選択します。
4. PLL IP コアをネイティブ PHY IP コアへ接続するため、トップ・レベル・ラッパーを作成しま
す
• この例では、PLL IP に幅[5:0]の tx_bonding_clocks 出力バスが存在します
• ネイティブ PHY IP にはトランシーバ・バンク内のチャネル数（この例ではトランシーバ・
バンクには 6 個のチャネルがあります）で乗算された幅[5:0]の tx_bonding_clocks 入力バ
スが存在します
• x6/xN ボンディング・モードとはことなり、このモードでは PLL を複数回インスタンス化
する必要があります（結合されたグループの一部であるトランシーバ・バンクそれぞれに
対して 1 つの PLL が必要です）。使用するそれぞれのトランシーバ・バンクにつき 1 つの
PLL をインスタンス化します。
• 各 PLL から（最大で）6 つのチャネルへ同じトランシーバ・バンク内で tx_bonding_clocks
出力を接続します
• 結合されたグループで使用されるトランシーバ・チャネルの個数に合わせて PLL[5:0]の出
力を複製し、PLL IP コアを PHY IP コアに接続します。
注: この 10 チャネルの例では、2 つの ATX PLL がインスタンス化されています。ネイティブ
PHY IP コア上の 6 個の tx_bonding_clocks チャネルは、一つ目の ATX PLL に接続され、残
りの 4 個のチャネルは 2 つ目の ATX PLL の tx_bonding_clock 出力に接続されます。
PLL カスケード接続の実装
PLL のカスケード接続では、一つ目の PLL 出力が 2 つ目の PLL への入力リファレンス・クロッ
クを供給します。
たとえば、入力リファレンス・クロックの周波数が固定されており、意図するデータ・レートが
入力リファレンス・クロックの整数倍でない場合、正確なリファレンス・クロック周波数の生成
に一つ目の PLL を使用することができます。この出力は、2 つ目の PLL への入力リファレンス・
クロックとして供給されます。2 つ目の PLL は、意図するデータ・レートに必要なクロック周
波数を生成します。
Arria 10 デバイスのトランシーバは、fPLL‐fPLL 間、fPLL‐ATX PLL 間、あるいは ATX PLL‐fPLL 間
のカスケード接続をサポートします。OTN および SDI アプリケーションの場合、Arria 10 アプリ
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PLL およびクロック・ネットワーク
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PLL カスケード接続の実装
3-63
ケーション・シリコンには ATX PLL‐fPLL 間のカスケード接続に向けて新しい専用のクロック・
パスが含まれます。
図 3-26: PLL のカスケード接続
fPLL or ATX PLL (Cascade Source)
pll_refclk0
pll_powerdown
hssi_pll_cascade_clk
pll_locked
fPLL or ATX PLL (Transceiver PLL)
pll_refclk0
pll_powerdown
fPLL‐ATX PLL 間のカスケード接続の実装手順
1. fPLL IP をインスタンス化します。詳細な手順については 3-17 ページの fPLL IP コアのイン
スタンス化参照してください。
2. Parameter Editor で fPLL IP コアに対し以下のコンフィギュレーション・セッティングを設定
します
• fPLL Mode を Cascade Source に設定します
• Desired output clock frequency を設定します
3. ATX PLL IP コア（PLL カスケード・コンフィギュレーションの 2 つ目の PLL）をインスタン
ス化します。詳細については 3-6 ページの ATX PLL IP コアのインスタンス化参照してくだ
さい。
4. 設定したいデータ・レートとリファレンス・クロック周波数に ATX PLL IP をコンフィギュレ
ーションします。ATX PLL のリファレンス・クロックの周波数を fPLL の出力周波数と等しく
なるように設定します。
5. 上の図のように ATX PLL IP コア（トランシーバ PLL）に fPLL IP コア（カスケード・ソース）
を接続します。以下の接続を確認してください。
• fPLL には出力ポート hssi_pll_cascade_clk が 1 つあります。このポートを ATX PLL の
pll_refclk0 ポートに接続します
• pll_powerdown であれば、両方の PLL が同じ pll_powerdown を共有すること、あるいは独
立したパワー・ダウン・ソースを使用することが可能です。
• ATX PLL の pll_powerdown を反転（論理 NOT を実行）し、その後で一番目の PLL の
pll_lock 信号を使用し反転した pll_powerdown を論理 OR します。これを実行すること
で、最初の PLL が無事に入力リファレンス・クロックにロックされるまで、2 番目の PLL
（ダウンストリーム PLL）がパワーダウンされることを確実にします。これにより、最初の
PLL が安定するまで 2 番目の PLL がロックを試みることを防止します。
6. 両方の PLL がキャリブレーションされていることを確認してください。入力リファレンス・
クロックがデバイスのパワーアップ時に利用可能であれば、PLL のキャリブレーションには
特別な配慮は不要です。入力リファレンス・クロックがデバイスのパワーアップ時に利用可
能でない場合は、一つ目の PLL にキャリブレーションを再実行します。1 つ目の PLL 出力が
安定している場合にのみ、2 つ目の PLL のキャリブレーションを再実行します。
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3-64
ミックス・デザインとマッチ・デザインの例
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注：
• ネイティブ PHY インスタンスに特別な設定は必要ありません
• fPLL‐fPLL 間のカスケード接続の手順は、fPLL-ATX PLL 間のカスケード接続の手順と似てい
ます
• OTN および SDI ジッタ要件に対処するために LC-fpll cascading モードが追加されています。
このモードでは、LC-PLL はフラクショナル・モードで比較的に高く、そしてクリーンな基準
周波数を生成します。この基準がインテジャー・モードで動作している fPLL をドライブしま
す。カスケード接続された 2 つの PLL は全体で、任意のデータ・レートに対し必要な周波数
を合成します。
ミックス・デザインとマッチ・デザインの例
Arria 10 トランシーバ・アーキテクチャでは、ネイティブ PHY IP コアと PLL IP コア・スキーム
がそれぞれ独立しているため、デザインに高い柔軟性をもたらします。PLL の共有、およびデー
タ・レートのリコンフィギュレーションが容易に実行可能です。以下のデザイン例は、PLL の共
有およびボンディング・コンフィギュレーションと非ボンディング・コンフィギュレーション両
方を示しています。
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PLL およびクロック・ネットワーク
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ミックス・デザインとマッチ・デザインの例
3-65
図 3-27: ミックス・デザインとマッチ・デザインの例
Transceiver Bank
ATX PLL
6.25 GHz
x6
MCGB
Transceiver Bank
xN
ATX PLL
5.15625 GHz
x1
Transceiver Bank
ATX PLL, 5.15625 GHz
x1
fPLL, 625 MHz
Transceiver Bank
fPLL
2.5 GHz
ATX PLL
4 GHz
mcgb_aux_clk0
MCGB
Transceiver Bank
Legend
Interlaken12.5G
10GBASE-KR
1.25G/9.8G/10.3125G
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
10GBASE-KR
10GBASE-KR
10GBASE-KR
10GBASE-KR
1.25G/9.8G/10.3125G
1.25G/9.8G/10.3125G
1.25G/9.8G/10.3125G
1.25G/9.8G/10.3125G
x1
x1
ATX PLL, 4.9 GHz
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
Interlaken 12.5G
x6
xN
1.25G GbE
1.25G GbE
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
PCIe Gen 1/2/3 x8
Unused
Unused
1.25G GbE
PCIe Gen 1/2/3
Unused channel
PLL インスタンス
この例では、5 つの ATX PLL インスタンスと 2 つの fPLL インスタンスが使用されています。各
PLL インスタンスに対して適切なリファレンス・クロックを選択してください。 IP Catalog に
は、利用可能な PLL がリストされています。
PLL IP コアに対しては、次のデータ・レートとコンフィギュレーション設定を使用してください
PLL およびクロック・ネットワーク
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3-66
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ミックス・デザインとマッチ・デザインの例
• トランシーバ PLL インスタンス 0：6.25GHz の出力クロック周波数を持つ ATX PLL
•
•
•
•
• マスタ CGB とボンディング出力クロックをイネーブルします
トランシーバ PLL インスタンス 1：5.1625GHz の出力クロック周波数を持つ ATX PLL
トランシーバ PLL インスタンス 2：5.1625GHz の出力クロック周波数を持つ ATX PLL
トランシーバ PLL インスタンス 3：4.9GHz の出力クロック周波数を持つ ATX PLL
Transceiver PLL インスタンス 4：0.625 GHz の出力クロック周波数を持つ fPLL
• Use as Transceiver PLL オプションを選択します
• Transceiver PLL インスタンス 5：2.5GHz の出力クロック周波数を持つ fPLL
• Enable PCIe clock output port オプションを選択します
• Use as Transceiver PLL オプションを選択します
• Protocol Mode を PCIe Gen2 に設定します
• Use as Core PLL オプションを選択します
• Desired frequency を 0ps の位相シフトを持つ 500MHz に設定します
• Transceiver PLL インスタンス 6：4GHz の出力クロック周波数を持つ fPLL
• マスタ CGB とボンディング出力クロックをイネーブルします
• Enable PCIe clock switch interface オプションをイネーブルします
• Number of Auxiliary MCGB Clock Input ports を 1 に設定します
ネイティブ PHY の IP インスタンス
この例では、4 つのトランシーバ・ネイティブ PHY IP インスタンスと 4 つの 10GBASE-KR PHY
IP インスタンスが使用されています。PHY IP には以下の次のデータ・レートとコンフィグレー
ション・セッティングを使用します。
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PLL およびクロック・ネットワーク
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ミックス・デザインとマッチ・デザインの例
3-67
• チャネルが 10 個ある結合グループを持つ 12.5Gbps の Interlaken
• Arria 10 トランシーバ・ネイティブ PHY IP GUI で Interlaken10x12.5Gbps プリセットを設定
します
• 詳細についてはを参照してください
• チャネルが 4 個ある 1.25G/9.8G/10.3125Gbps のカスタム・マルチ・データ・レートを持つ非結
合グループ
• Number of data channels を 4 に設定します
• TX channel bonding を Not Bonded に設定します
• TX PMA タブで、Number of TX PLL clock inputs per channel を 3 に設定します
• RX PMA タブで、Number of CDR reference clocks を 3 に設定します
• チャネルが 2 個ある非結合グループを持つ 1.25Gbps Gigabit Ethernet
• Arria 10 トランシーバ・ネイティブ PHY IP GUI で GIGE-1.25Gbps プリセットを設定します
• Number of data channels を 2 に設定します
• チャネルが 8 個ある結合グループを持つ PCIe Gen3
• Arria 10 トランシーバ・ネイティブ PHY IP GUI で PCIe PIPE Gen3x8 プリセットを設定し
ます
• TX Bonding options で、PCS TX channel bonding master を channel 5 に設定します
注: PCS TX チャネル・ボンディング・マスタはトランシーバ・バンク内のチャネル 1 また
はチャネル 4 に物理的に配置する必要があります。この例では、結合グループの 5 番
目のチャネルがトランシーバ・バンクのチャネル 1 に配置されています。
• 詳細についてはを参照してください
• チャネルが 4 個ある非結合グループを持つ 10.3125Gbps の 10GBASE-KR
• Arria 10 1G/10GbE と 10GBASE-KR PHY IP を各チャネルに対し 1 つのインスタンスを使用
し 4 回インスタンス化します
• 詳細についてはを参照してください
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3-68
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タイミング収束に関する推奨事項
PLL とクロック・ネットワークの接続に関するガイドライン
• チャネルが 10 個ある結合グループを持つ 12.5Gbps の Interlaken では、tx_bonding_clocks を
トランシーバ PLL の tx_bonding_clocks 出力ポートに接続します。全 10 の結合チャネルの
ために、この接続を行います。10 個の結合されたグループのすべてにこの接続を作成します。
この接続は、結合されたグループのすべてのチャネルに到達するために、マスタ CGB と
x6/xN クロック・ラインを使用します。
• 10GBASE-KR PHY IP の最初の 2 つのインスタンスである tx_serial_clk ポートを PLL インス
タンス 1（5.1625 GHz の ATX PLL）の tx_serial_clk ポートに接続します。この接続は、トラ
ンシーバ・バンク内の x1 クロック・ラインを使用します。
• 10GBASE-KR PHY IP の残りの 2 つのインスタンスである tx_serial_clk ポートを PLL インス
タンス 2（5.1625 GHz の ATX PLL）の tx_serial_clk ポートに接続します。この接続は、トラ
ンシーバ・バンク内の x1 クロック・ラインを使用します。
• カスタムのマルチ・データ・レート PHY IP に対しては、以下の方法で 3 つの tx_serial_clk
ポートを接続します
• tx_serial_clk0 ポートを PLL インスタンス 2（5.1625 GHz の ATX PLL）の tx_serial_clk
ポートに接続します。この PLL インスタンスは 2 つの 10GBASE-KR PHY IP チャネルで共
有され、トランシーバ・バンク内の x1 クロック・ラインを使用します。
• tx_serial_clk1 ポートを PLL インスタンス 3（4.9 GHz の ATX PLL）の tx_serial_clk ポ
ートに接続します。この接続は、トランシーバ・バンク内の x1 クロック・ラインを使用し
ます。
• tx_serial_clk2 ポートを PLL インスタンス 4（4.9 GHz の ATX PLL）の tx_serial_clk ポ
ートに接続します。この接続は、トランシーバ・バンク内の x1 クロック・ラインを使用し
ます。
• 1.25 Gbps Gigabit Ethernet の非結合 PHY IP インスタンスを PLL インスタンス 5 の
tx_serial_clk ポートに接続します。この接続をそれぞれのチャネルに 1 度、合計 2 回実行し
ます。この接続は、トランシーバ・バンク内の x1 クロック・ラインを使用します。
• PCIe Gen3 結合グループの 8 個のチャネルは、以下のように接続します
• PHY IP の tx_bonding_clocks をトランシーバ PLL インスタンス 6 の tx_bonding_clocks
ポートに接続します
• PHY IP の pipe_sw_done をトランシーバ PLL インスタンス 6 の pipe_sw ポートに接続しま
す
• PLL インスタンス 5 の pll_pcie_clk ポートを PHY IP の pipe_hclk_in ポートに接続しま
す
• PLL インスタンス 5 の tx_serial_clk ポートを PLL インスタンス 6 の mcgb_aux_clk0 ポー
トに接続します。この接続は PCIe Speed Negotiation プロトコルの一部として必要です。
タイミング収束に関する推奨事項
Arria10 デバイスでは、Register モードを使用したタイミングのクローズが困難となります。アル
テラでは、240MHz を超えるペリフェラルのコア転送には、RX 側のネガティブ・エッジを使用
することを推奨しています。具体的には、コアのネガティブ・エッジ・クロックでキャプチャし
た直後にポジティブ・エッジ・クロックへ転送します。
• 250MHz 未満の周波数には PCLK クロック・ネットワークを使用してください
• より高い周波数には H/V クロッキングの使用を推奨します
250MHz を超える周波数をターゲットとする TX でコアのペリフェラル転送の場合、アルテラで
は PCS FIFO モードとして TX Fast Register モードを使用することを推奨しています。このモー
ドは PCLK を備えており、ほとんどの 10GbE 1588 モードおよび 9.8Gbps/10.1376 Gbps CPRI モー
ドに対しデフォルトで使用されます。
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PLL およびクロック・ネットワーク
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2015.05.11
タイミング収束に関する推奨事項
3-69
• 最高のスピード・グレードに対しては H/V 配線を使用することで、Register モードで最大
320MHz まで対応可能です。
PLL およびクロック・ネットワーク
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トランシーバ・チャネルのリセット
2015.05.11
UG-01143
更新情報
4
フィードバック
トランシーバ・チャネルがデータを送受信する状態になることを確保するために、適切にトラン
シーバ PHY をリセットする必要があります。推奨されるリセット・シーケンスは、各トランシ
ーバ・チャネル内のフィジカル・コーディング・サブレイヤ（PCS）とフィジカル・メディア・
アタッチメント（PMA）が正しく初期化して機能することを保証します。アルテラ・リセット・
コントローラ IP を使用するか、または独自のリセット・コントローラを作成することができま
す。
図 4-1: 典型的なトランシーバ PHY の実装
Reset
Controller
pll_powerdown
(user-coded
or Altera IP)
pll_locked
pll_cal_busy
clock
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
tx_cal_busy
rx_cal_busy
rx_is_lockedtoref
rx_is_lockedtodata
Transceiver PHY Instance
Transmitter
PCS
Receiver
PCS
Transmitter
PMA
Receiver
PMA
pll_cal_busyとtx_cal_busy信号のロジカルORを演算することができます。
Transmit
PLL
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
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product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
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www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
4-2
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2015.05.11
リセットが必要なのはいつですか？
リセットが必要なのはいつですか？
独立して、または一緒にトランスミッタ（TX）とレシーバ（RX）データパスをリセットするこ
とができます。推奨されるリセット・シーケンスは、リセットが必要と PLL の初期化は、TX ま
たは RX チャネル、並びに TX および RX データパスを駆動します。リセットは、次のいずれか
のイベントの後に必要になることがあります。
表 4-1: リセット条件
イベント
リセット要件
デバイスの電源投入およびコントランシーバ PHY および既知の状態に初期化に関連した PLL
フィギュレーション
のにリセットが必要です。
PLL リコンフィギュレーション PLL が PHY をリセットするために、最適な運転条件でロックを
取得していることを確実にするためにリセットが必要です。
PLL 基準クロックの周波数変化 PLL のロックを確実にするために PLL にリセットが必要です。
また、PHY をリセットする必要があります。
PLL のリキャリブレーション
PLL のロックを確実にするために PLL にリセットが必要です。
また、PHY をリセットする必要があります。
PLL のロック損失または回復
PLL がロックの瞬間的な損失からロックを獲得した後にリセッ
トする必要があります。また、PHY をリセットする必要があり
ます。
トランシーバ・ダイナミック・新しい設定のためのブロックを初期化するために、PLL および
リコンフィギュレーション
PHY にリセットが必要です。
光モジュール規格
着信データのロックを確実にするために、RX のリセットが必
要です。
レシーバ CDR ロック・モード・ RX チャネルのリセットがロック・ツー・データのために RX チ
インジケータ。
ャネルを任意の時間にロック・ツー・リファレンスから RX ク
ロックおよびデータ・リカバリ（CDR）ブロック・スイッチを
必要とします。
どのようにしてリセットしますか？
PCS および PMA ブロックを初期化するためにシステム・デザインにリセット・コントローラを
統合することにより、トランシーバ PHY または PLL をリセットします。アルテラが提供するト
ランシーバ PHY のリセット・コントローラ IP コアを使用することにより、時間を節約できま
す。また、推奨されるリセット・シーケンスを満たしている独自のリセット・コントローラを実
装することができます。リセットするために、各信号の個々のコントロールを必要とするか、リ
セット機能の一部として追加のコントロールやステータス信号を必要とする場合、自身のリセッ
ト・コントローラをデザインすることができます。
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トランシーバ・チャネルのリセット
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UG-01143
2015.05.11
トランシーバのリセット・シーケンス
4-3
トランシーバのリセット・シーケンス
図 4-2: トランスミッタおよびレシーバ・ステート・マシン
1
Transmit
or
Receive
2
FPGA Device
Power Up/Operation
3
Ensure Calibration
Completed
4
PLL,TX/RX Analog
Reset Deasserted
5
Associated PLL/CDR
Locked
6
Release TX/RX
Digital Reset
7
TX/RX Reset
Completed
デバイスのパワーアップ後のトランスミッタのリセット
FPGA は自動的にユーザー・モードに入る前に、すべてのパワーアップ時に PLL をキャリブレー
ションします。デバイスがユーザー・モードに入った後リセット・シーケンスを実行します。ユ
ーザー・コード化されたリセット・コントローラは、最初のパワーアップ・キャリブレーション
後信頼できるトランスミッタの初期化を確実にするために、以下のリセット・シーケンスを遵守
する必要があります。
以下は、デバイスのパワーアップ時のトランスミッタ・リセット・シーケンスの詳細を繰り返し
ます。ステップ番号は、波形の番号に対応しています。
1. pll_cal_busy と tx_cal_busy 信号が Low であることを確認してください。トランスミッタ
PLL pll_powerdown と tx_analogreset をデアサートします。
2. phasedone が High になるまで待ちます。
3. tx_digitalreset をディアサートされます。トランスミッタは、今リセット状態から、操作の
準備ができています。
注: • TX PLL が適切にターゲット・データ・ランのためにキャリブレーションされるように、
pll_powerdown がディアサートされる前に、TX PLL の基準クロックは、有効かつ安定でな
ければなりません。
• CLKUSR クロックが正常にキャリブレーション処理を完了するために、デバイスのパワー
アップ後にフリー・ランニングおよび安定でなければなりません。
トランシーバ・チャネルのリセット
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デバイスの動作中トランスミッタのリセット
図 4-3: パワーアップ後のトランスミッタのリセット・シーケンス
Device Power Up
Device in User Mode
pll_cal_busy
tx_cal_busy
pll_powerdown
1
tx_analogreset
1
pll_locked
tx_digitalreset
tpll_lock max 10 μs
2
ttx_digitalresetmin 20 ns
3
デバイスの動作中トランスミッタのリセット
デバイス動作中の任意の時点で PLL またはアナログまたはトランスミッタのデジタル・ブロッ
クをリセットするために、このリセット・シーケンスに従ってください。リンクまたは動的再コ
ンフィギュレーションの後を再確立するために、このリセットを使用してください。以下のステ
ップはデバイスの動作にトランスミッタのリセット・シーケンスを詳説します。ステップ番号
は、波形の番号に対応しています。
1. 次の手順を実行します。
a. pll_cal_busy と tx_cal_busy が Low のの場合、pll_powerdown、tx_analogreset、および
tx_digitalreset をアサートします。
b. tpll_powerdown の最小期間後に pll_powerdown をディアサートします。
c. tx_analogreset をデアサートします。このステップは、pll_powerdown をディアサートす
る同時に、または pll_powerdown をディアサートした後に行うことができます。
2. TX PLL がロックを取得した後に PLL_LOCKED ステータス信号が High になります。
3. pll_locked が High になる後、tx_digitalreset をディアサートします。
注: pll_powerdown と tx_analogreset をアサートするたびに、tx_digitalreset をアサートし
て PCS ブロックをリセットする必要があります。
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トランシーバ・チャネルのリセット
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デバイスのパワーアップ後のレシーバのリセット
4-5
図 4-4: デバイスの動作中のトランスミッタ・リセット・シーケンス
Device Power Up
pll_cal_busy
tx_cal_busy
pll_powerdown
1
tx_analogreset
1
tx_digitalreset
1
pll_locked
tpll_powerdown min 1 µs
3
2
ttx_digitalreset min 20 ns
tpll_lock max 10 µs
デバイスのパワーアップ後のレシーバのリセット
最初のパワーアップ後に信頼できる受信機の初期化を確実にするために、このリセット・シーケ
ンスを実行します。RX CDR 基準クロックは、デバイスのパワーアップ時に有効であり、安定し
ていることを確認してください。
ステップ番号は、次の波形の番号に対応しています。
1. リセットでレシーバを保持するために、rx_analogreset および rx_digitalreset を電源投入
時にアクティブにホールドします。
2. rx_cal_busy ステータスがディアサートされていることを確認します。デバイスがユーザ
ー・モードに入る後、trx_analogreset の最小期間のために rx_analogreset をディアサートしま
す。デバイスがユーザー・モードに入ると、CONF_DONE ピンがアサートされます。
3. phasedone が High になるまで待ちます。
4. rx_is_lockedtodata が tLTD の最小期間のためにアサートされる後、rx_digitalreset をディ
アサートします。rx_is_lockedtodata がアサートされ、トグルする場合、再度
rx_digitalreset をディアサートする前に、もう 1 つの追加 tLTD 時間を待機する必要があり
ます。
レシーバは、リセットから離れて、オペレーションに進むことができます。
トランシーバ・チャネルのリセット
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4-6
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デバイスの動作中レシーバのリセット
図 4-5: パワーアップ後のレシーバ・リセット・シーケンス
Device Power Up
Device in User Mode
2
rx_analogreset
rx_is_lockedtodata
rx_digitalreset
1
trx_analogreset min 40 ns
3
tLTD min 4 μs
4
rx_cal_busy
注: レシーバ入力でのデータがないとき rx_is_lockedtodata にトグルする可能性があります。
rx_is_lockedtoref は rx_is_lockedtodata がアサートされたときに don't care になります。
rx_analogreset は常に rx_digitalreset が続かなければなりません。
デバイスの動作中レシーバのリセット
デバイス動作中の任意の時点で、レシーバのアナログまたはデジタル・ブロックをリセットする
には、このリセット・シーケンスに従ってください。リンクまたはダイナミック・リコンフィギ
ュレーションの後を再確立するために、このリセットを使用してください。ステップ番号は、波
形の番号に対応しています。
1. rx_analogreset と rx_digitalreset をアサートします。その rx_cal_busy が Low の状態にあ
ることを確認します。 rx_analogreset をアサートするたびに rx_digitalreset をアサートす
ることによって PCS をリセットする必要があります。
2. 2 並列システム・クロック・サイクルの最小継続時間後に rx_analogreset をディアサートし
ます。
3. rx_digitalreset をデアサートする前に rx_is_lockedtodata が tLTD のためにアサートされて
いることを確認します。
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トランシーバ・チャネルのリセット
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手動ロック・モードにおけるクロック・データ・リカバリ
4-7
図 4-6: デバイスの動作中のレシーバ・リセット・シーケンス
Device Power Up
rx_analogreset
rx_digitalreset
2
1
Minimum of two parallel system clock cycles
trx_analogreset
3
1
tLTD
rx_is_lockedtodata
rx_cal_busy
注: レシーバ入力でのデータがないとき rx_is_lockedtodata がトグル可能性があります。
rx_is_lockedtoref は rx_is_lockedtodata がアサートされたときに don't care になります。
手動ロック・モードにおけるクロック・データ・リカバリ
デザイン要件に応じて、デフォルト CDR 自動ロック・モードを上書きするクロック・データ・
リカバリ（CDR）手動ロック・モードを使用します。
有効と手動ロック・モードで CDR をコントロールするには 2 つのコントロール信号は
と rx_set_locktodata です。
rx_set_locktoref
関連情報
アルテラのトランシーバ PHY IP コアのユーザー・ガイドの「トランシーバ PHY リセット・コ
ントローラ IP コア」の章。
マニュアル・ロック・モードの使用方法については、「トップ・レベルの信号」の表に
rx_digitalreset 信号の説明を参照してください。
CDR 手動ロック・モードのコントロール設定
CDR のロック・モードを設定するには、次のコントロール設定を使用します。
表 4-2: マニュアル・ロック・モードの CDR のコントロール設定
CDR ロック・モード
rx_set_locktoref
rx_set_locktodata
0
0
自動
1
0
マニュアル RX CDR LTR
X
1
マニュアル RX CDR LTD
CDR 手動ロック・モードでのトランシーバのリセット
このリスト内の数字は、手動ロック・モードに CDR を配置する手順を案内する次の図に番号に
対応しています。
1. キャリブレーションが完了し（rx_cal_busy が Low の場合）、トランシーバが初期リセット・
シーケンスを通過することを確認します。rx_digitalreset と rx_analogreset 信号は Low の
トランシーバ・チャネルのリセット
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4-8
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2015.05.11
CDR 手動ロック・モードでのトランシーバのリセット
2.
3.
4.
5.
6.
状態にする必要があります。rx_is_lockedtoref は don't care であり、High または Low のいず
れかになることができます。rx_is_lockedtodata と rx_ready 信号が High にしなければなり
ません。これは、トランシーバがリセット外であることを示しています。キャリブレーショ
ンが完了した後に別の方法としては、手動ロック・モードで CDR と直接起動することができ
ます。
CDR をロック・ツー・リファレンス・モードに切り替えるために、rx_set_locktoref 信号を
High にアサートします。 rx_is_lockedtodata ステータス信号がアサートされます。ユーザ
ー・コード化されたリセットを使用する場合、同時にまたは rx_set_lockedtoref がアサート
された後、rx_digitalreset 信号を High にアサートします。トランシーバ PHY リセット・コ
ントローラが使用される場合、rx_digitalreset が自動的にアサートされます。
rx_digitalreset 信号がアサートされます後、rx_ready ステータス信号がアサートされます。
CDR をロック・ツー・データ・モードに切り替えるために、tLTR_LTD_manual の後に
rx_set_locktodata 信号を High にアサートします。rx_is_lockedtodata ステータス信号は、
アサートされます。これにより、CDR は、現在 LTD モードに設定されていることを示してい
ます。rx_is_lockedtoref ステータス信号が High または Low であり、無視することができま
す。
tLTD_Manual の後に rx_digitalreset 信号をデアサートします。
トランシーバ PHY のリセット・コントローラを使用している場合、rx_digitalreset 信号が
デアサートされた後、rx_ready ステータス信号がアサートされます。これにより、レシーバ
は、現在手動モードで CDR との間でデータを受信できることを示しています。
図 4-7: CDR は手動ロック・モードのときのトランシーバのリセット・シーケンス・タイミン
グ図
Control Signals
tLTR_LTD_manual min 15 μs
2
rx_set_locktoref
4
rx_set_locktodata
rx_digitalreset
1
rx_analogreset
1
5
2
tLTD_Manual min 4 μs
Status Signals
rx_is_lockedtoref
1
rx_is_lockedtodata
1
rx_ready
1
Altera Corporation
2
4
6
3
トランシーバ・チャネルのリセット
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4-9
リセット信号およびパワーダウン信号の影響を受けるブロック
リセット信号およびパワーダウン信号の影響を受けるブロック
デジタル PCS アナログ PMA または PLL をリセットするたびにリセットする必要があります。
ただし、デジタル PCS ブロックは、単独でリセットすることができます。
表 4-3: リセット信号およびパワーダウン信号の影響を受けるブロック
トランシーバ・ブロック pll_powerdown
CMU PLL
はい
ATX PLL
はい
fPLL
はい
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
はい
CDR
レシーバ・チャネル
PCS
はい
レシーバ・チャネル
PCS
はい
レシーバ・チャネル
PMA
はい
レシーバ PCIe Gen3
PCS
はい
トランスミッタ・チ
ャネル PCS
はい
トランスミッタ・チ
ャネル PCS
はい
トランスミッタ
PMA
トランスミッタ
PCIe Gen3 PCS
はい
はい
アルテラのトランシーバ PHY のリセット・コントローラの使用
アルテラのトランシーバ PHY リセット・コントローラは、主に PLL ロックの活動に応じて、ト
ランシーバをリセットする設定可能な IP コアです。独自のユーザー・コード化されたリセッ
ト・コントローラを作成するのではなく、この IP コアを使用することができます。IP コアのカ
スタム・リセット・シーケンスを定義することができます。また、IP コアのカスタム・リセッ
ト・ロジックを実装するためにクリア・テキストの Verilog HDL ファイルを生成し変更すること
ができます。
トランシーバ PHY リセット・コントローラは、すべてのトランシーバ・リセット・シーケンシ
ングを処理し、次のオプションをサポートします。
トランシーバ・チャネルのリセット
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4-10
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アルテラのトランシーバ PHY のリセット・コントローラの使用
• PLL ロック・アクティビティに応じて、チャネルごとに個別または共有のリセットのコント
ロール
• TX と RX のチャネルおよび PLL 用の個別のコントロール
• リセット入力の同期
• PLL ロック状態入力のヒステリシス
• 設定可能なリセット・タイミング
• PLL ロックの損失に応じる自動または手動リセット回復モード
トランシーバ PHY リセット・コントローラ IP を使用すると、独立したトランシーバ・チャネ
ル・リセットが必要な場合は特に、要件を満たしていない場合、自身のリセット・コントローラ
を作成する必要があります。次の図は、トランシーバ PHY インスタンスと送信 PLL が含まれて
デザインのトランシーバ PHY リセット・コントローラの典型的な使用を示しています。
図 4-8: アルテラのトランシーバ PHY リセット・コントローラ・システム図
Status Signals
tx_ready
Transceiver
PHY Reset
Controller
IP Core
clock
reset
rx_ready
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
pll_powerdown
pll_locked
rx_cal_busy
rx_is_lockedtodata
pll_tx_cal_busy
Transmit
PLL
Transceiver PHY Instance
Transmitter
PCS
Transmitter
PMA
Receiver
PCS
Receiver
PMA
CDR
tx_cal_busy
pll_cal_busy
pll_cal_busyとtx_cal_busy信号
をロジカルORすることがで
きます。pll_tx_cal_busyは、コン
トローラのtx_cal_busy入力
ポートに接続します。
トランシーバ PHY リセット・コントローラ IP コアは、トランシーバ PHY および送信 PLL に接
続します。トランシーバ PHY リセット・コントローラ IP コアは、トランシーバ PHY および送
信 PLL からステータスを受信します。ステータス信号またはリセット入力に基づいて、トラン
シーバ PHY と TX PLL への TX と RX のリセット信号を生成します。
信号は TX PMA がリセット状態から出るかどうかを示し、および、TX PCS がデータを
送信することが準備できるかどうかを示しています。rx_ready 信号は RX PMA がリセット状態
tx_ready
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トランシーバ・チャネルのリセット
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トランシーバ PHY リセット・コントローラ IP のパラメータ化
4-11
から出るかどうかを示し、RX PCS がデータを受信する準備ができるかどうかを示しています。
トランスミッタとレシーバは、リセット・シーケンスの外にあるときを決定するためにこれらの
信号を監視する必要があります。
トランシーバ PHY リセット・コントローラ IP のパラメータ化
ここでは、IP カタログにトランシーバ PHY リセット・コントローラ IP コアをコンフィギュレー
ションするための手順を示します。次のトランシーバ PHY は Tools > IP Catalog をクリックし
て、異なる動作モードのコントローラのパラメータをリセットしてカスタマイズすることができ
ます。
パラメータ化するとインスタンス化するにはトランシーバ PHY は、コントローラの IP コアをリ
セットします。
1. Device Family の場合、リストからターゲット・デバイスを選択します。
2. Installed IP > Library > Interface Protocols > Transceiver PHY > Transceiver PHY Reset
Controller をクリックします。
3. デザインに必要なオプションを選択します。これらのオプションの説明については、
Transceiver PHY Reset Controller Parameters を参照してください。
4. Finish をクリックします。ウィザードでは、合成およびシミュレーションのためのパラメー
タ化された IP 変動を表すファイルを生成します。
トランシーバ PHY リセット・コントローラのパラメータ
Quartus II ソフトウェア定義およびトランシーバ PHY および外部 PLL をリセットするトランシ
ーバ PHY リセット・コントローラをインスタンス化するための GUI を提供します。
表 4-4: 一般オプション
名称
範囲
説明
トランシーバ・チャネル 1-1000
数
トランシーバ PHY リセット・コントローラ IP コア
に接続するチャネル数を指定します。範囲の上限
は、FPGA アーキテクチャによって決定されます。
TX PLL の数
1-1000
トランシーバ PHY リセット・コントローラ IP コア
に接続するの TX PLL の数を指定します。
入力クロック周波数
1-500 MHz
非同期リセット入力
On /Off
On のとき、トランシーバ PHY リセット・コント
ローラは、内部リセット・ロジックにそれを駆動
する前にトランシーバ PHY リセット・コントロー
ラの入力クロックにリセットを同期します。 Off
の場合、リセット入力が同期されていません。
シミュレーションの高
速リセットを使用する
On / Off
On のとに、トランシーバ PHY リセット・コント
ローラは、シミュレーションのために減少したリ
セット・カウンタを使用しています。
トランシーバ・チャネルのリセット
フィードバック
トランシーバ PHY への入力クロックは、コントロ
ーラの IP コアをリセットします。 MHz 単位で入
力クロックの周波数。入力クロック周波数の上限
は、タイミング・クロージャが達成周波数です。
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4-12
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トランシーバ PHY リセット・コントローラのパラメータ
名称
範囲
チャネル/ PLL ごとに別オン / Off
々のインタフェース
説明
On の場合、トランシーバ PHY リセット・コント
ローラは、各チャネルと PLL に別々のリセット・
インタフェースを提供します。
TX PLL のパワーダウン
TX PLL リセット・コン On / Off
トロールイネーブル
On の場合、トランシーバ PHY リセット・コント
ローラ IP コアは、TX PLL のリセット・コントロー
ルをイネーブルします。Off の場合、TX PLL リセ
ット・コントロールがディセーブルされます。
pll_powerdown 期間
ns 単位で PLL パワーダウン期間の長さを指定しま
す。値が最も近いクロック・サイクルに切り上げ
られます。デフォルト値は 1000 ns です。
PLL のパワーダウンの
ためのリセット入力の
同期
1-999999999
On / Off
On の場合、トランシーバ PHY リセット・コント
ローラは、トランシーバ PHY リセット・コントロ
ーラの入力クロックと PLL のパワーダウン・リセ
ットを同期します。 Off の場合、PLL のパワーダウ
ン・リセットは同期されません。
TX チャネル
TX チャネルリセット・ On / Off
コントロールを有効に
する
On の場合、トランシーバ PHY リセット・コント
ローラは、TX リセット用のコントロール・ロジッ
クと関連したステータス信号をイネーブルしま
す。 Off の場合、TX はコントロールおよびステー
タス・リセット信号をディセーブルします。
チャネルごとに個別の
TX リセットの使用
On / Off
On の場合、各 TX チャネルは独立したリセットが
あります。 Off の場合、トランシーバ PHY のリセ
ット・コントローラは、すべてのチャネルの共有
の TX リセット・コントローラを使用しています。
TX デジタル・リセッ
ト・モード
Auto 、 Manual 、 pll_locked 信号がディアサートされたときにトラ
Expose Port
ンシーバ PHY はコントローラの動作をリセット
して指定します。次のモードが使用できます。
• Auto—pll_locked 信号がディアサートされる
たびに、関連 tx_digitalreset コントローラが
自動的にリセットされます。
• Manual— pll_locked 信号がディアサートされ
たときに、関連 tx_digitalreset コントローラ
を使用すると、是正措置を選択することができ、
リセットされません。
• Expose Port—tx_manual 信号は、IP コアのトッ
プ・レベルの信号です。動的に自動または手動
にこのポートを変更することができます。（1=
マニュアル、0=自動）
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トランシーバ・チャネルのリセット
フィードバック
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トランシーバ PHY リセット・コントローラのパラメータ
名称
tx_digitalreset 期間
範囲
1-999999999
pll_locked 入力ヒステリ 0-999999999
シス
4-13
説明
リセット入力、他のすべてのゲーティング条件が
削除された後、tx_digitalreset をアサーとし続け
ることが ns で時間を指定します。値が最も近い
クロック・サイクルに切り上げられます。デフォ
ルト値は 20 ns です。
信号のスプリアス信頼性のないアサー
ションをフィルタリングするために pll_locked
ステータス入力に追加する ns ヒステリシスの量
を指定します。 0 の値は、ヒステリシスを追加し
ません。より高い値が pll_locked 信号上のグリ
ッチをフィルタします。
pll_locked
RX チャネル
On / Off
RX チャネル・リセッ
ト・コントロールのイネ
ーブル
On の場合、トランシーバ PHY リセット・コント
ローラは、RX リセット用のコントロール・ロジッ
クと関連したステータス信号をイネーブルしま
す。 Off の場合、RX はコントロールおよびステー
タス・リセット信号をディセーブルします。
チャネルごとに個別の
RX リセットの使用
On / Off
On の場合、各 RX チャネルは、別個のリセット入
力があります。Off の場合、すべてのチャネルの
共有の RX リセット・コントローラを使用します。
RX デジタル・リセッ
ト・モード
Auto 、 Manual 、 PLL ロック信号がディアサートされたときにトラ
Expose Port
ンシーバ PHY はコントローラの動作をリセット
して指定します。次のモードが使用できます。
• Auto—rx_is_lockedtodata 信号がディアサー
トされるたびに、関連 rx_digitalreset コント
ローラが自動的にリセットされます。
• Manual—rx_is_lockedtodata 信号がディアサ
ートされたときに、関連 rx_digitalreset コン
トローラを使用すると、是正措置を選択するこ
とができ、リセットされません。
• Expose Port—rx_manual 信号は、IP コアのトッ
プ・レベルの信号です。コアが各 RX チャネル
のための別個のリセット・コントロールを含む
場合、各 RX チャネルは自動リセット・コント
ロールのためにそれぞれの rx_is_lockedtodata
信号を使用します。それ以外の場合、入力は共
有リセット・コントローラの内部ステータスを
提供するために、AND 演算されています。
rx_analogreset 期間
トランシーバ・チャネルのリセット
フィードバック
1-999999999
リセット入力、他のすべてのゲーティング条件が
削除された後、tx_digitalreset をアサーとし続け
ることが ns で時間を指定します。値が最も近い
クロック・サイクルに切り上げられます。デフォ
ルト値は 40 ns です。
Altera Corporation
4-14
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トランシーバ PHY リセット・コントローラのインタフェース
名称
範囲
rx_digitalreset 期間
1-999999999
説明
リセット入力、他のすべてのゲーティング条件が
削除された後、tx_digitalreset をアサーとし続け
ることが ns で時間を指定します。値が最も近い
クロック・サイクルに切り上げられます。デフォ
ルト値は 4000 ns です。
トランシーバ PHY リセット・コントローラのインタフェース
このセクションでは、トランシーバ PHY リセット・コントローラ IP コア用のトップ・レベルの
信号について説明しています。
次の図は、トランシーバ PHY リセット・コントローラ IP コアのトップ・レベルの信号を示しま
す。独立のリセット・コントロールを選択した場合、図中の信号の多くはバスになります。図中
の変数は、以下のパラメータを表します。
• <n>—レーンの数
• <p>—PLL の数
図 4-9: トランシーバ PHY リセット・コントローラ IP コアトップ・レベルの信号
IP コアを生成すると、パラメータの設定に基づいて、信号やポートを作成します。
Transceiver PHY Reset Controller Top-Level Signals
pll_locked[<p>–1:0]
pll_select[<p*n>–1:0] (1)
tx_cal_busy[<n>–1:0]
rx_cal_busy[<n>–1:0]
rx_is_lockedtodata[<n>–1:0]
PLL and
Calibration
Status
tx_manual[<n>–1:0]
rx_manual[<n>–1:0]
PLL
Control
rx_digitalreset[<n>–1:0]
rx_analogreset[<n>–1:0]
rx_ready[<n>–1:0]
pll_powerdown[<p>–1:0]
clock
reset
Clock
and Reset
tx_digitalreset[<n>–1:0]
tx_analogreset[<n>–1:0]
tx_ready[<n>–1:0]
TX and RX
Resets and Status
PLL Powerdown
注:
(1) pll_select信号幅のn=1（シングルTXリセット・シーケンスがすべてのチャネルのために使用されている場合）。
注: Expose Port パラメータをイネーブルすると、PLL コントロールが使用できます。
表 4-5: トップ・レベルの信号
この表は、彼らが図に示されている順に上図の信号を説明しています。
信号名
pll#_out[-1..0]p
Altera Corporation
方向
入力
クロック・ドメイン
説明
pll_select信号幅のn=1（シングルTXリセット・シーケンスがすべてのチャネルの
非同期
各 PLL から PLL ロック状態入力を提供し
ます。アサートされると、TX PLL がロック
されていることを示しています。ディアサ
ートすると、PLL がロックされていません。
PLL ごとに 1 つの信号があります。
トランシーバ・チャネルのリセット
フィードバック
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トランシーバ PHY リセット・コントローラのインタフェース
信号名
pll_select[<p*n>1:0]
方向
入力
クロック・ドメイン
4-15
説明
トランシーバ PHY Use separate TX reset per channel を選択す
リセット・コントロると、このバスは、各 pll_locked 信号は各チ
ーラの入力クロッャネルのを聞くためにのためのインデック
クに同期します。スを指定するのに十分な入力を提供しま
複数の PLL を使用す。Use separate TX reset per channel がデ
しない場合、ゼロにィセーブルされる場合、pll_select 信号は、
設定してください。すべてのチャネルに使用されます。
n=1（単一 TX リセット・シーケンスは、す
べてのチャネルのために使用される場合）
tx_cal_busy[<n> 1:0]
data_rx_data_n（1:0）
rx_is_lockedtodata
[<n>-1:0]
トランシーバ・チャネルのリセット
フィードバック
入力
非同期
これは、論理 OR の pll_cal_busy と tx_
信号から生じるキャリブレーショ
ン・ステータス信号です。 TX PLL またはト
ランシーバ PHY 初期キャリブレーション
のどちらがアクティブであるとき信号が
High になります。手動でキャリブレーシ
ョン IP 再トリガする場合、アサートされま
せん。キャリブレーションが完了したとき
に信号が Low になります。この信号は TX
リセット・シーケンスをゲートします。こ
の信号の幅は、TX チャネルの数に依存しま
す。
cal_busy
入力
非同期
これは、トランシーバ PHY IP コアからキャ
リブレーション・ステータス信号です。ア
サートされると、初期キャリブレーション
がアクティブにります。ディアサートする
と、キャリブレーションが完了します。手
動でキャリブレーション IP 再トリガする
場合にはアサートされません。この信号は
RX リセット・シーケンスをゲートします。
この信号の幅は、RX チャネルの数に依存し
ます。
入力
CDR への同期
各 RX CDR から rx_is_lockedtodata ステ
ータスを提供します。アサートされると、
特定の RX CDR は入力データを受信する準
備ができていることを示しています。RX
チャネルごとに個別のコントロールを選択
しない場合、これらの入力は、単一のステ
ータス信号を提供するために、内部で一緒
に AND 演算されています。
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4-16
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トランシーバ PHY リセット・コントローラのインタフェース
信号名
方向
クロック・ドメイン
説明
入力
非同期
このオプションの信号は、自動または手動
コントロールの下で tx_digitalreset コン
トローラを配置します。アサートされる
と、関連する tx_digitalreset コントロー
ラ・ロジックは自動的に pll_locked 信号の
デアサートに応答しません。しかし、初期
の tx_digitalreset シーケンスは、進行の
前にまだ 1 回立ち上がりエッジを pll_
locked に必要とします。ディアサートする
と、選択した pll_locked 信号がディアサー
トされるたびに、関連する tx_digitalreset
コントローラが自動的にリセット・シーケ
ンスを開始します。
入力
非同期
このオプションの信号は、自動または手動
コントロールの下で rx_digitalreset ロジ
ック・コントローラを配置します。手動モ
ードでは、rx_digitalreset コントローラは
rx_is_lockedtodata 信号のアサートまたは
デアサートに応答しません。rx_is_
lockedtodata 信号がアサートされると、rx_
digitalreset コントローラは rx_ready を
アサートします。
clock
入力
N/A
すべての内部ロジックが駆動されるからの
トランシーバ PHY リセット・コントローラ
へのフリー・ランニングのシステム・クロ
ック入力。フリー・ランニングクロックが
使用できない場合、システム・クロックが
安定するまで、リセットを保持します。
reset
入力
非同期
トランシーバ PHY リセット・コントローラ
への非同期リセット入力。アサートされる
と、すべての設定されたリセット出力がア
サートされています。リセット入力信号が
アサートされたままにすると、他のすべて
のリセット出力がアサート保持します。
data_rx_data_n（1:0）
data_rx_data_n（1:0）
Altera Corporation
トランシーバ・チャネルのリセット
フィードバック
UG-01143
2015.05.11
トランシーバ PHY リセット・コントローラのインタフェース
信号名
tx_digitalreset
[<n>-1:0]
方向
出力
クロック・ドメイン
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
4-17
説明
TX チャネルのデジタル・リセット・。この
信号の幅は、TX チャネルの数に依存しま
す。次の条件のいずれかに該当する場合、
この信号がアサートされます
がアサートされます。
がアサートされます。
pll_cal_busy がアサートされます。
tx_cal_busy がアサートされます。
PLL は、最初のロック（pll_locked がデ
アサートされる）に達していません。
• pll_locked および tx_manual がディア
サートされます。
•
•
•
•
•
reset
pll_powerdown
これらのすべての条件がフォールすである
場合、リセット・カウンタは、tx_
digitalreset のデアサートのためのカウン
トダウンを開始します。
tx_analogreset
[<n>-1:0]
出力
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
TX チャネルのためのアナログ・リセット。
この信号の幅は、TX チャネルの数に依存し
ます。次の条件のいずれかに該当する場
合、この信号がアサートされます。
•
•
•
•
がアサートさます。
pll_powerdown がアサートさます。
pll_cal_busy がアサートさます。
tx_cal_busy がアサートさます。
reset
この信号は、pll_powerdown に続き、pll_
が High になった後にディアサート
されます。
locked
data_rx_data_n
（1:0）
トランシーバ・チャネルのリセット
フィードバック
出力
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
TX リセット・シーケンスが完了すると、ス
テータス信号が示すことができる。 TX リ
セットがアクティブなときにこの信号がア
サートされます。それは、tx_digitalreset
のデアサート後、数クロック・サイクルを
アサートされています。一部のプロトコル
実装には、データを送信する前にこの信号
を監視する必要があります。この信号の幅
は、TX チャネルの数に依存します。
Altera Corporation
4-18
UG-01143
2015.05.11
トランシーバ PHY リセット・コントローラのリソース使用率
信号名
rx_digitalreset
[<n> -1:0]
方向
出力
クロック・ドメイン
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
説明
デジタル RX のためにリセットされます。
この信号の幅は、チャネルの数に依存しま
す。次の条件のいずれかに該当する場合、
この信号がアサートされます。
•
•
•
•
がアサートさます。
がアサートさます。
rx_cal_busy がアサートさます。
rx_is_lockedtodata および rx_manual
がディアサートされます。
reset
rx_analogreset
これらのすべての条件がフォールすである
場合、リセット・カウンタは rx_
digitalreset のデアサートのためのカウン
トダウンを開始します。
rx_analogreset
[<n>-1:0]
出力
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
RX のためのアナログ・リセット。アサート
されると、RX CDR およびトランシーバ
PHY の RX PMA ブロックをリセットしま
す。次の条件のいずれかに該当する場合、
この信号がアサートされます。
• reset がアサートされます。
• rx_cal_busy がアサートされます。
信号の幅はコンフィギュレーションされた
チャネル数によって決まります。
rx_ready[<n>-1:0]
出力
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
RX リセット・シーケンスが完了すると、ス
テータス信号が示すことができます。 RX
リセットがアクティブなときにこの信号が
アサートされます。それは、rx_
digitalreset のデアサート後、数クロッ
ク・サイクルをアサートされています。一
部のプロトコル実装には、データを送信す
る前にこの信号を監視する必要がありま
す。この信号の幅は、RX チャネルの数に依
存します。
pll#_out[-1..0]p
出力
トランシーバ PHY
リセット・コントロ
ーラの入力クロッ
クに同期
トランシーバ PLL 回路の電源を切断するた
めにアサートされます。アサートされる
と、選択された TX PLL がリセットされま
す。
トランシーバ PHY リセット・コントローラのリソース使用率
このセクションでは、トランシーバ PHY リセット・コントローラの 2 つのコンフィギュレーシ
ョンの推定デバイス・リソースの使用率を示しています。正確な資源数は、Quartus II バージョ
ン番号によって、最適化オプションによって異なります。
Altera Corporation
トランシーバ・チャネルのリセット
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UG-01143
2015.05.11
ユーザー・コード化されたリセット・コントローラの使用
4-19
表 4-6: リセット・コントローラのリソース使用率
コンフィギュレーション
（通常のトランシーバ・チャネ約 50
ル）
4 トランシーバ・チャネル、共約 100
有 TX リセット、独立の RX の
リセット
組み合わせ ALUT 数
ロジック・レジスタ数
約 50
約 150
ユーザー・コード化されたリセット・コントローラの使用
代わりに、アルテラのトランシーバ PHY はコントローラの IP コアをリセットして使用するので
は、独自のユーザー・コード化されたリセット・コントローラをデザインすることができます。
ユーザー・コード化されたリセット・コントローラは、推奨リセット・シーケンスのために以下
の機能を提供する必要があります。
• リセット論理用のクロック信号入力
• 適切なリセット・コントロール信号をアサートすることにより、リセットでトランシーバ・
チャネルを保持する
• PLL のステータス（例えば、pll_locked と pll_cal_busy のステータスをチェックする）をチ
ェックする
注: 安定した基準クロックは、PLL パワーダウン（pll_powerdown）をリリースする前に、PLL の
トランスミッタで存在していることを確認する必要があります。
ユーザー・コード化されたリセット・コントローラの信号
ユーザーがコード化されたリセット・コントローラの実施のための次の図と表の信号を参照して
ください。
トランシーバ・チャネルのリセット
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Altera Corporation
4-20
UG-01143
2015.05.11
ユーザー・コード化されたリセット・コントローラの信号
図 4-10: ユーザー・コード化されたリセット・コントローラ、トランシーバ PHY、および TX PLL の
相互作用
tx_analogreset
tx_digitalreset
rx_analogreset
rx_digitalreset
User-Coded
Reset
Controller
clock
pll_powerdown
pll_locked
pll_cal_busy
tx_cal_busy
rx_cal_busy
rx_is_lockedtoref
rx_is_lockedtodata
Transceiver PHY Instance
Transmitter
PCS
Transmitter
PMA
Receiver
PCS
Receiver
PMA
pll_cal_busyとtx_cal_busy信号のロジカルORを演算することができます。
Transmit
PLL
表 4-7: ユーザー・コード化されたリセット・コントローラ、トランシーバ PHY、および TX PLL 信号
信号名
入力/出力
説明
pll_powerdown
出力
High にアサートされると、TX PLL をリセットします。
tx_analogreset
出力
High にアサートされると、TX PMA をリセットします。
tx_digitalreset
出力
High にアサートされると、TX PCS をリセットします。
rx_analogreset
出力
High にアサートされると、RX PMA をリセットします。
rx_digitalreset
出力
High にアサートされると、RX PCS をリセットします。
clock
入力
ユーザー・コード化されたリセット・コントローラのため
のクロック信号。PHY パラレル・クロックに同期せずにシ
ステム・クロックを使用することができます。入力クロッ
ク周波数の上限は、タイミング・クロージャが達成周波数
です。
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トランシーバ・チャネルのリセット
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UG-01143
2015.05.11
ステータスまたは PLL ロック信号の合成
信号名
入力/出力
4-21
説明
pll_cal_busy
入力
この信号の High は、PLL がキャリブレーションされている
ことを示します。
pll_locked
入力
この信号の High は、TX PLL が基準クロックにロックされ
ていることを示しています。
tx_cal_busy
入力
この信号の High は、TX キャリブレーションがアクティブ
であることを示します。複数の PLL をお持ちの場合、pll_
cal_busy 信号を一緒に OR することができます。
rx_is_lockedtodata
入力
rx_cal_busy
入力
この信号に High は、RX キャリブレーションがアクティブ
であることを示します。
rx_is_lockedtoref
入力
この信号の High は、RX CDR がロック・ツー・リファレン
ス（LTR）モードであることを示します。この信号はトグル
したり CDR が LTD モードのときにディアサートされま
す。
この信号の High は、RX CDR がロック・ツー・データ
（LTD）モードであることを示します。
ステータスまたは PLL ロック信号の合成
以下に示すようにリセット・コントローラへの供給前に、複数の PHY ステータス信号を組み合
わせることができます。
図 4-11: 複数の PHY ステータス信号の合成
tx_cal_busy signals
from channels
AND
OR
To reset controller
tx_cal_busy input port
注: このコンフィギュレーションは rx_cal_busy 信号にも適用されます。
複数の PLL を使用するときは、リセット・コントローラを供給する pll_locked 信号のロジカル
AND を演算することができます。同様に、以下に示すようにリセット・コントローラ
tx_cal_busy ポートに pll_cal_busy 信号のロジカル OR を演算することができます。
トランシーバ・チャネルのリセット
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Altera Corporation
4-22
UG-01143
2015.05.11
ボンディングした PCS および PMA チャネルのタイミング制約
図 4-12: 複数の PLL の設定
pll_lock signals
from PLLs
pll_cal_busy and
tx_cal_busy
signals
AND
AND
OR
To reset controller
pll_locked input port
To reset controller
tx_cal_busy input port
異なるチャネルをリセットすると、別々に複数のリセット・コントローラが必要です。例えば、
インターラーケンのためにコンフィギュレーションされたチャネルのグループは、光通信用に設
定されているチャネルの別のグループから独立したリセット・コントローラが必要です。
ボンディングした PCS および PMA チャネルのタイミング制約
TX PMA and PCS Bonding を使用するデザインでは、ボンディンしたグループ内のすべての TX
チャネルにデジタル・リセット信号（tx_digitalreset）は、物理的なルーティングによって課
せられた最大スキュー許容値を満たしている必要があります。このスキュー公差は TX パラレ
ル・クロック・サイクル（tx_clkout）の半分です。この要件は、ボンディンした TX PMA Bonding
のチャネルのまたは RX PCS のチャネルに必要はありません。
Altera Corporation
トランシーバ・チャネルのリセット
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UG-01143
2015.05.11
ボンディングした PCS および PMA チャネルのタイミング制約
4-23
図 4-13: ボンディンされたグチャネルで物理配線遅延スキュー
FPGA Fabric
PHY Reset
Controller
tx_digitalreset
TX
Channel[ n - 1]
TX
Channel[1]
Bonded TX
Channels
TX
Channel[0]
デザインがタイミング要件を満たしていることを保証するために、リセット信号用のシノプシ
ス・デザイン制約（SDC）を提供する必要があります。トランシーバ・ネイティブ PHY IP を生
成するときは、Quartus II ソフトウェアは.sdc ファイルを生成します
この.sdc は、リセットを含むほとんどの非同期信号のための基本的なフォルス・パスが含まれて
います。ボンディングしたデザインの場合、このファイルがボンディングしたデザイン上の最大
スキューの例を含んでいます。この.sdc ファイルは、tx_digitalreset 信号のの例の false_path
と max_skew の制約が含まれています。
IP が再生成される場合、変更が失われるため、生成された SDC ファイルからのすべての変更さ
れた IP の制約は、プロジェクトのメインの.sdc ファイルに移動する必要があります。
このスキューは、一緒にすべての tx_digitalresets をボンディングすることに存在している、
またはそれらを個別にコントロールします。デザインがトランシーバ PHY リセット・コントロ
ーラ IP コアが含まれている場合、例に示されている一般的な名前のためにインスタンスおよび
インタフェースの名前を置き換えることができます。
例 4-1: ボンディングしたクロックが使用されるときの TX デジタル・リセット用の SDC 制約
set_max_skew -from *<IP_INSTANCE_NAME> *tx_digitalreset*r_reset
-to *pld_pcs_interface* <1/2 coreclk period in ps>
この例では、次の作業を行う必要があります。
• <IP_INSTANCE_NAME>—リセット・コントローラ IP インスタンスまたは PHY IP インスタン
スの名前に置き換える
• <½ coreclk period in ps>—ピコ秒でデザインのクロック周期の半分を代入する
トランシーバ・チャネルのリセット
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Altera Corporation
4-24
ボンディングした PCS および PMA チャネルのタイミング制約
UG-01143
2015.05.11
デザインがカスタム・ロジックをリセットした場合、TX PCS リセット信号の tx_digitalreset
のためのソース・レジスタと*<IP_INSTANCE_NAME>*tx_digitalreset*r_reset を交換してくださ
い。
set_max_skew 制約について詳しくは、SDC および TimeQuest API リファレンス・マニュアルを参
照してください。
関連情報
SDC および TimeQuest API リファレンス・マニュアル
Altera Corporation
トランシーバ・チャネルのリセット
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Arria 10 トランシーバ PHY のアーキテクチャ
2015.05.11
UG-01143
更新情報
5
フィードバック
Arria 10 PMA アーキテクチャ
フィジカル・メディア・アタッチメント（PMA）は、Arria 10 トランシーバのアナログ・フロン
ト・エンドとして機能します。
PMA は、トランシーバ・チャネルのコンフィギュレーションに応じて高速シリアル・データを
送受信します。送受信されるシリアル・データはすべて PMA を通過します。　トランスミッタ
トランスミッタはパラレル・データを取得してシリアル化し、高速シリアル・データ・ストリー
ムを作成します。PMA のトランスミッタ部分は、トランスミッタ・シリアライザとトランスミ
ッタ・バッファで構成されています。シリアライザ・クロックは、トランスミッタ PLL から提
供されます。
図 5-1: トランスミッタ PMA のブロック図
Transmitter PMA
Transmitter Serial
Differential Output
Data
Transmitter
Buffer
Serial
Data
Serial
Clock
Parallel
Data
Serializer
Parallel
Clock
Transmitter
PCS
Clock
Generation
Block
Parallel
Data
FPGA
Fabric
Transmitter
PLL
Input
Reference
Clock
シリアライザ
シリアライザは、トランシーバ PCS または FPGA ファブリックから受信する低速パラレル・デ
ータを高速シリアル・データに変換し、変換したデータをトランスミッタ・バッファに送信しま
す。　© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
5-2
UG-01143
2015.05.11
トランスミッタ・バッファ
チャネル・シリアライザはシリアライゼーション・ファクタの 8、10、16、20、32、40、64 をサ
ポートします。
図 5-2: シリアライザ・ブロック
シリアライザ・ブロックは、入力データの最下位ビット（LSB）を最初に送信します。
Dn
LSB
D0
D1
D2
Dn
Serial
Data
Serializer
Serial
Clock
Parallel
Clock
D2
Parallel
Data
D1
D0
トランスミッタ・バッファ
トランスミッタ・バッファには以下の回路が含まれます。
• 高速差動 I/O
• プログラマブル差動出力電圧（VOD）
• メイン・タップ
• プログラマブル 4 タップ・プリエンファシス回路
• 2 つの Pre-Cursor タップ
• 2 つの Post-Cursor タップ
• 電源分配ネットワーク（PDN）が引き起こすシンボル間干渉（ISI）の補償
• 内部終端回路
• レシーバは、PCI Express および QPI（Quick Path Interconnect）のコンフィギュレーションを
サポートする機能を検出します。
Altera Corporation
Arria 10 トランシーバ PHY のアーキテクチャ
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UG-01143
2015.05.11
高速差動 I/O
5-3
図 5-3: トランスミッタ・バッファ
To Serial Data
Output Pins
(tx_serial_data)
Programmable
Pre-Emphasis
and VOD
On-Chip
Termination
Receiver
Detect
85Ω, 100Ω, OFF
TX
V CM
高速差動 I/O
Arria 10 トランスミッタは、出力バッファの新しいアーキテクチャ、つまり高速差動 I/O を使用
することでパフォーマンスを改善します。Quartus II Assignment Editor あるいは QSF ファイルで
Arria 10 トランスミッタの I/O 規格に対し「High Speed Differential I/O」を選択します。
プログラマブル差動出力電圧
差動出力電圧（出力振幅）をプログラムすることで、異なるチャネル損失とレシーバ要件を処理
することができます。VCCT 電源レベルまで、31 の差動 VOD 設定があります。ステップ・サイ
ズは VCCT 電源供給レベルの 1/30 です。
図 5-4: VOD（差動）信号レベル
Differential Waveform
+VP
V OD (Differential)
0 V Differential
–V N
V OD (Differential) = V P - V N
関連情報
8-5 ページの XCVR_A10_RX_TERM_SEL
詳細については、Arria 10 Pre-Emphasis and Output Swing Settings を参照してください。
Arria 10 トランシーバ PHY のアーキテクチャ
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Altera Corporation
5-4
UG-01143
2015.05.11
プログラマブル・プリエンファシス
プログラマブル・プリエンファシス
プリエンファシスは、遠端のレシーバでアイを最大化することができます。各送信バッファ内の
プログラマブル・プリエンファシスのモジュールは、送信データ信号の高周波数を増幅させ、伝
送媒体における減衰を補償します。　プリタップは、遷移の前にビットをプリエンファシスし、残りのビットを解除強調します。プリ
タップ上の極性が異なれば、動作は逆になります。
表 5-1: プリエンファシス・タップ
4 つのすべてのプリエンファシス・タップは、負の値で示される反転制御を提供します。　プリエンファシス・タップ
設定数
チャネル損失補償（dB）
第 2 プリタップ
15
2.31
第 1 プリタップ
33
6.62
第 1 ポストタップ
51
15.56
第 2 ポストタップ
25
4.44
プリエンファシス・タップは、Quartus Assignment Editor、Avalon-MM レジスタ、QSF を使用し
て設定することができます。
関連情報
• 詳細については、Arria 10 Pre-Emphasis and Output Swing Settings を参照してください。
電源分配ネットワーク（PDN）が引き起こすシンボル間干渉（ISI）の補償
Arria 10 トランスミッタ・ドライバには、PDN によって引き起こされる ISI ジッタを低減される
補正回路が含まれます。このジッタを低減されるこの補正回路は、QSF 設定、Quartus
Assignement Editor や Avalon-MM インタフェースからイネーブルが可能です。また、この補正回
路をイネーブルすると、消費電力は増加します。
プログラマブル・トランスミッタ・オンチップ終端（OCT）　トランスミッタ・バッファには、85Ω、100Ω、または OFF のプログラマブル・オンチップ差動
終端が含まれます。OCT 値は Quartus Assignment Editor および Avalon-MM レジスタで設定する
ことができます。
関連情報
Arria 10 レジスタ・マップ
レシーバ
レシーバは、高速シリアル・データをデシリアライズし、レシーバ PCS または FPGA ファブリ
ックのいずれかのパラレル・データ・ストリームを作成します。また、受信データからのクロッ
ク情報を回復します。
PMA のレシーバ部分は、レシーバ・バッファ、クロック・データ・リカバリ（CDR）
・ユニッ
ト、およびデシリアライザで構成されています。
Altera Corporation
Arria 10 トランシーバ PHY のアーキテクチャ
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UG-01143
2015.05.11
レシーバ・バッファ
5-5
図 5-5: レシーバ PMA のブロック図
Receiver PMA
Receiver Serial
Differential Input
Data
Receiver
Buffer
Serial
Data
CDR
Serial
Data
Deserializer
Parallel
Data
Receiver
PCS
Parallel
Data
FPGA
Fabric
Serial Clock
Parallel Clock
レシーバ・バッファ
レシーバ入力バッファは、rx_serial_data からシリアル・データを受信し、受信したシリアル・
データをクロック・データ・リカバリ（CDR）ユニットとデシリアライザに供給します。
図 5-6: レシーバ・バッファ
CTLE
From Serial Data
Input Pins
(rx_serial_data)
VGA
RX
Termination
85Ω, 100Ω, OFF
To ODI, CDR
and DFE
Adaptive Parametric
Tuning Engine
RX
V CM
レシーバ・バッファは以下の機能をサポートします。
•
•
•
•
•
•
•
•
プログラマブル・コモン・モード電圧（VCM）
プログラマブル差動オンチップ終端（OCT）
信号検出器
連続時間リニア・イコライゼーション（CTLE）
可変ゲイン・アンプ（VGA）
アダプティブ・パラメトリック・チューニング・エンジン
ディシジョン・フィードバック・イコライゼーション（DFE）
オン・ダイ・インスツルメンテーション（ODI）
プログラマブル・コモン・モード電圧（VCM）
レシーバ・バッファは、レシーバ入力で必要な VCM を確立するためのオンチップ・バイアス回
路を有します。　Quartus II ソフトウェアは、RX VCM に最適な設定を自動的に選択します。
Arria 10 トランシーバ PHY のアーキテクチャ
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Altera Corporation
5-6
UG-01143
2015.05.11
プログラマブル差動オンチップ終端（OCT）
注: オンチップ・バイアス回路は OCT を選択する場合にのみ使用可能です。外部終端を選択す
る場合は、レシーバ入力バッファで VCM を確立するためにオフチップ・バイアス回路を実
装する必要があります。　プログラマブル差動オンチップ終端（OCT）
レシーバ・バッファには、85Ω、100Ω、または OFF のプログラマブル・オンチップ差動終端が
含まれます。
OCT をディセーブルし、外部終端を使用することができます。外部終端を選択する場合、レシ
ーバ・コモン・モードはトライ・ステートになります。コモン・モードは外部終端接続に基づき
ます。また、レシーバ・バッファで VCM を確立するためにオフチップ・バイアス回路を実装す
る必要があります。
信号検出器
オプションの信号スレッショルド検出回路をイネーブルすることができます。このオプション
をイネーブルすると、レシーバ入力バッファに存在する信号レベルが Assignment Editor で指定
した信号検出スレッショルド電圧を超えているかどうかを検知します。
連続時間リニア・イコライゼーション（CTLE）
CTLE はチャネル特性によって減衰した信号を増幅させます。各レシーバ・バッファは独立した
プログラマブル・イコライゼーション回路を有します。これらのイコライゼーション回路は、フ
ィジカル・メディアのロー・パス特性を補償することによって、受信信号の高周波数コンポーネ
ントを増幅させます。CTLE は DC および AC ゲインの両方をサポートすることができます。
DC ゲイン回路は、周波数スペクトル間の受信信号を等しく増幅させます。AC ゲイン回路は、
受信信号の高周波数スペクトル・ゲインを増幅させます。　Arria 10 トランシーバは、デュアル・モードの CTLE をサポートします。
高ゲイン・モード
高ゲイン・モードは、主に最大 17.4 Gbps のバックプレーン・アプリケーション向けです。この
モードは AC および DC ゲインの両方を提供します。このモードでは 2 つの帯域幅設定が使用
可能です。
• 全帯域幅–このモードは、およそ 15 dB の AC ゲインを提供する 6.25 GHz のピーキング周波数
を有します。
• 中帯域幅–このモードは、およそ 20 dB の AC ゲインを提供する 3.125 GHz のピーキング周波
数を有します。
Altera Corporation
Arria 10 トランシーバ PHY のアーキテクチャ
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UG-01143
2015.05.11
高データ・レート・モード
5-7
図 5-7: CTLE DC および AC ゲインの概念化
Gain
(dB)
DC Gain
Control
Frequency
AC Gain
Control
Gain
(dB)
Frequency
注: 最終的なイコライゼーション曲線は、 Arria 10 デバイス・データシートで確認できます。
高データ・レート・モード
高データ・レート・モードは、最大 28.3 Gbps のデータ・レートをサポートする低消費電力モー
ドです。このモードは高ゲイン・モードの代替パスを提供します。高データ・レート・モードを
使用して、CEI 28G VSR と同様の損失を補償することができます。全帯域幅モードは、14 GHz
のピーク周波数のおよそ 8 dB で AC ピーキングを提供することができます。また、このモード
は、9 GHz、5 GHz および 2.5 GHz のピーキング周波数の 3/4th、1/2 および 1/4th 帯域幅で動作可
能です。高データ・レート・モードはでは、AC ゲイン値と DC ゲイン値は、高ゲイン・モード
で実行されているので個別に制御することはできません。高データ・レート・モードで推奨され
Arria 10 トランシーバ PHY のアーキテクチャ
フィードバック
Altera Corporation
5-8
可変ゲイン・アンプ（VGA）
UG-01143
2015.05.11
る AC ゲイン値には、それぞれのピーキング周波数で必要なピーキングを得るために適切な DC
ゲインの設定を含みます。
CTLE adaptation がディセーブル（マニュアル・モード）の場合、CTLE モードを選択して Quartus
Assignment Editor /.qsf と Avalon-MM レジスタから CTLE ゲインを設定することができます。
CTLE でサポートされているモード
• Manual モード
1. このモードでは、マニュアル CTLE 値は Assignment Editor/.qsf もしくは Avalon MM インタ
フェースを使用して設定することができます
• Triggered Adaptation モード
1. この適応モードでは、CTLE ゲイン値はアダプティブ・パラメトリック・チューニング・
エンジンによって制御されます。このモードは、アダプティブ・パラメトリック・チュー
ニング・エンジンによって得られる収束された CTLE AC ゲイン値を使用します。
2. High Gain モードで Triggered Adaptation を使用する場合、アダプティブ・パラメトリック・
チューニング・エンジンは収束された AC ゲイン値のみを提供するので、DC ゲインは手
動で設定しなければいけません。高データ・レート・モードであれば、アダプティブ・パ
ラメトリック・チューニング・エンジンが提供する収束された AC ゲインには、適切な DC
ゲイン値が含まれます。
注: 異なるモードでの CTLE のコンフィギュレーション方法については、How to Enable CTLE and
DFE を参照して下さい。
関連情報
• 5-12 ページの CTLE と DFE のイネーブル方法
• Arria 10 デバイス・データシート
• Arria 10 レジスタ・マップ
可変ゲイン・アンプ（VGA）
Arria 10 チャネルは、CDR サンプリングの前に信号振幅を最適化する可変ゲイン・アンプを有し
ます。VGA はアダプティブ・パラメトリック・チューニング・エンジンによって制御されます。
VGA adaptation がディセーブルされている場合、Quartus Assignment Editor もしくは Avalon-MM
レジスタから VGA ゲインを選択することができます。
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Arria 10 トランシーバ PHY のアーキテクチャ
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ディシジョン・フィードバック・イコライゼーション（DFE）
5-9
図 5-8: 異なるゲイン設定に対する VGA 周波数の応答
6
Magnitude
(dB)
-4
Frequency (Hz)
VGA でサポートされているモード
• Manual モード：
• このモードでは、マニュアルの VGA 値は Assignment Editor/.qsf もしくは Avalon MM イン
タフェースを使用して設定することができます。
• Triggered Adaptation モード：
• この適応モードでは、VGA ゲイン値はアダプティブ・パラメトリック・チューニング・エ
ンジンによって制御されます。このモードでは、アダプティブ・パラメトリック・チュー
ニング・エンジンによって提供される収束された VGA 値が使用されます。
VGA Adaptation モードは CTLE Adaptation モードと同期しています。つまり、CTLE が Triggered
Adaptation もしくは Manual モードであれば、VGA も同様に Triggered Adaptation もしくは
Manual モードとなります。
注: 異なるモードでの VGA のコンフィギュレーション方法については、How to Enable CTLE and
DFE を参照して下さい。
関連情報
• 5-12 ページの CTLE と DFE のイネーブル方法
ディシジョン・フィードバック・イコライゼーション（DFE）
DFE は、ノイズを増加させることなく信号の高周波数コンポーネントを増幅します。また、DFE
はシンボル間干渉（ISI）を補償します。現在のビットから以前に受信したビットの加重バージ
ョンを加算あるいは減算することにより、DFE はポストカーソル ISI を最小化します。DFE は
TX プリエンファシスとダウンストリーム RX CTLE に同期して動作します。これにより RX
CDR をイネーブルし、ノイズと損失の多いバックプレーンを介して送信された正しいデータを
受信します。
CTLE と比較した場合の DFE の利点は、SNR（Signal to Noise Ratio）を向上させることにありま
す。DFE はノイズ電力を増加させることなく、高周波数コンポーネントの電力を増幅します。
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ディシジョン・フィードバック・イコライゼーション（DFE）
図 5-9: 信号の ISI
ISI+
ISI-
Precursor
Cursor
Postcursor
注：
• 理想的なパルス応答は、カーソルでのシングル・データ・ポイントです
• 現実的には、パルス応答はカーソル前の 0 以外（プレカーソル）で
カーソル（ポストカーソル）となります
• ISI は、0 以外のプレカーソルまたはポストカーソルでデータがサンプルされると発生します
DFE 回路はデータの遅延バージョンを格納します。格納されたビットは、係数で乗算された後
に受信信号に加算されます。各係数の極性はプログラム可能です。　DFE アーキテクチャは、7 個の固定タップをサポートします。
7 個の固定タップは、現在のビットから始まる次の 7 ビットから ISI を削除することができる
DFE に変換されます。
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ディシジョン・フィードバック・イコライゼーション（DFE）
5-11
図 5-10: チャネル・パルス応答
V
Signal at the
Channel Input
Region of Influence
for Fixed Taps
Signal at the
Channel Output
1U I
t
注: チャネルの出力におけるパルスは、長い減衰テイルを示しています。周波数依存の損失と品
質劣化は他の信号に影響します。
DFE でサポートされているモード
• Disabled モード：
• DFE の Disabled モードは、DFE タップの値がすべて 0 に設定される以外は DFE の Manual
モードと同じです。DFE タップ値は Assignment Editor/.qsf もしくは Avalon MM インタフ
ェースを使用して設定することができます。
• Manual モード：
• このモードでは、マニュアルの DFE タップ値は Assignment Editor/.qsf もしくは Avalon MM
インタフェースを使用して設定することができます。
• Continuous Adaptation モード：
• この適応モードでは、DFE タップ値はアダプティブ・パラメトリック・チューニング・エ
ンジンによって制御されます。このモードでは、アダプティブ・パラメトリック・チュー
ニング・エンジンによって提供される収束された VGA 値が使用されます。
関連情報
5-12 ページの CTLE と DFE のイネーブル方法
Arria 10 トランシーバ PHY のアーキテクチャ
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5-12
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CTLE と DFE のイネーブル方法
CTLE と DFE のイネーブル方法
表 5-2: レシーバ・イコライゼーション・モードの要約
レシーバ・イコライゼーション
モード
CTLE adaptation モード
Triggered、Manual
DFE adaptation モード
Continuous、Triggered、Manual、Disabled
Number of fixed DFE taps
3、7
注: CTLE と DFE の両方を必要とする高速リンクであれば、上記の表に示した CTLE および DFE
モードのすべての組み合わせを使用することが可能です。例えば、DFE の継続モードでマニ
ュアルもしくはトリガ・モードで CTLE を使用することができます。
コンフィギュレーション方法
次の方法のいずれかでモードのコンフィギュレーションを実行します。
方法 1―Arria 10 トランシーバ・ネイティブ PHY IP コアを使用
1. PHY IP コアの RX PMA タブで、CTLE/DFE モードを選択します
2. デザインをコンパイルします
3. 以下のいずれかを選択します
• CTLE あるいは DFE が Manual モードであれば、CTLE ゲイン値あるいは DFE タップを以
下のいずれかの方法で設定します
1. Assignment Editor/.qsf ーこれらの値に効果を持たせるにはデザインを再コンパイルしま
す。
レシーバ・イコライゼーションの設定の詳細についてはアナログ・パラメータの設定を
参照してください。
2. Avalon-MM（AVMM）インタフェースー AVMM インタフェースで記述された値は
Assignment Editor で定義された値よりも優先されます。この方法により動的に値が設
定できるので、再コンパイルを回避することになります。
AVMM インタフェースの詳細および動的な読み出し/書き込みについては Arria 10
Transceiver Register Map を参照してください。
• CTLE が Triggered Adaptation モードであるか、あるいは DFE が Continuous Adaptation モー
ドである場合、以下の順序で適応を開始します
1. AVMM バスにアクセスを提供し適応を開始します adp_adapt_control_sel にロジック
High を書き込みます
2. adapt_reset にロジック Low を書き込みます
3. adapt_reset ロジック High を書き込みます
4. adapt_start にロジック Low を書き込みます
5. adapt_start ロジック High を書き込みます
• 適応を開始、収束した CTLE ゲインと DFE タップ値のリードバックを行う特定のレジ
スタについての詳細は Arria 10 Register Map と Arria 10 Adaptation Tool を参照してくだ
さい。
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オン・ダイ・インスツルメンテーション（ODI）
5-13
方法 2―AVMM インタフェースを使用
1. Any changes you make using AVMM インタフェースを使用した変更点は、Native PHY GUI や
Assignment Editor で実行したコンフィギュレーションよりも優先されます。
a. Manual モードの CTLE および DFE であれば、リコンフィギュレーション・インタフェー
スを使用して CTLE ゲイン値もしくは DFE タップを設定します。これらの値は動的に書
き込まれるので、デザインの再コンパイルは不要です。
CTLE ゲイン値/DFE タップの設定に使用する特定のレジスタについての詳細は、Arria 10
Register Map を参照してください。
b. CTLE および DFE Adaptation モードを動的に変更する場合は Arria 10 Register Map を参照
し、Adaptation レジスタのリストについては Arria 10 Adaptation Tool を参照してください。
注: VGA モードは、CTLE/DFE モードでの設定内容をもとに自動で選択されます。例えば、
CTLE に Triggered を選択すると、適応エンジンは VGA も Triggered モードに設定します。
同様に、CTL えをマニュアルに設定する場合、適応エンジンは VGA をマニュアルに設定
します。CTLE と VGA を Manual モードにコンフィギュレーションする詳細については
Arria 10 Register Map を参照してください。
関連情報
Arria 10 レジスタ・マップ
Arria 10 Adaptation Tool は、Arria10 Register Map 内にある個別のタブです。
オン・ダイ・インスツルメンテーション（ODI）
オン・ダイ・インスツルメンテーション（ODI）は、オンチップ・アイ・モニタ機能（EyeQ）を
提供します。　この機能は、ボード立ち上げ中のリンク・イコライゼーション・パラメータの最適化とインシス
テム・リンク診断の提供に役立ちます。　図 5-11: レシーバと ODI のアーキテクチャ
Receiver
Input
DFE
CTLE
Deserializer
CDR
To PCS/FPGA Fabric
ODI
Deserializer
Avalon-MM Interface
Logic
Vref
Generator
Phase
Interpolator
ODI
Sampler
Bit Error
Ratio
Checker
To Avalon-MM Interface
Deserializer
Arria 10 トランシーバの ODI は、ODI サンプルを取得するにあたって、位相インタポレータを使
用して水平方向のオフセットを生成し、電圧リファレンス（Vref）・ジェネレータを使用して垂
直方向のオフセットを生成します。ビット・エラー・レート・チェッカで CDR サンプルと ODI
サンプルのビット差を比較することにより、ODI はライブ・トラフィック全体のリンク・マー
ジンをモニタすることができます。
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クロック・データ・リカバリ（CDR）ユニット
Arria 10 トランシーバの ODI は、アイ・マージンをモニタするために 64 個の水平方向ステップ
と 127 個（0 と +/– 63）の垂直方向ステップを提供します。Avalon-MM レジスタを使用して、水
平方向および垂直方向ステップの両方を設定することができます。
図 5-12: ビット・エラー・レートを計算するための CDR サンプルと ODI サンプル
64 Steps
ODI Sample
CDR
Sample
128 Steps
Vertical
Offset
Horizontal
Offset
クロック・データ・リカバリ（CDR）ユニット
各チャネルの PMA は、レシーバのレシーバ・クロック・データ・リカバリ（CDR）としてコン
フィギュレーション可能なチャネル PLL を有します。また、チャネル 1 とチャネル 4 のチャネ
ル PLL は、同じバンクにトランスミッタのクロック・マルチプライヤ・ユニット（CMU）PLL
としてコンフィギュレーションすることができます。
図 5-13: CDR としてコンフィギュレーションされたチャネル PLL
Channel PLL
rx_is_lockedtodata
LTR/LTD
Controller
Recovered Clock
/2
Phase
Detector
(PD)
rx_serial_data
refclk
N
Divider
(1)
Phase
Frequency
Detector
(PFD)
Down
Up
Up
Down
Charge Pump
&
Loop Filter
Voltage
Controlled
Oscillator
(VCO)
Lock
Detect
L
Divider
(1)
Serial Clock
rx_is_lockedtoref
M
Divider
(1)
Note:
1. The Quartus II software automatically chooses the optimal values.
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Lock-to-Reference モード
5-15
Lock-to-Reference モード
LTR モードでは、CDR 内の位相周波数検出器（PFD）はレシーバ入力基準クロックをトラック
します。また、PFD は CDR の VCO を調整するチャージ・ポンプを制御します。
rx_is_lockedtoref ステータス信号がアクティブ High にアサートされると、CDR がレシーバ入
力基準クロックの位相および周波数にロックされたことを示します。　注: LTR モードでは、位相検出器（PD）は非アクティブです。
Lock-to-Data モード
受信シリアル・データからクロックを回復するため、CDR は通常動作中、LTD モードである必
要があります。LTD モードでは、CDR 内の PD はレシーバ入力の受信シリアル・データをトラ
ックします。受信データと CDR 出力クロック間の位相差に応じて、PD は VCO を調整する CDR
チャージ・パンプを制御します。　注: LTD モードでは、PFD は非アクティブです。rx_is_lockedtoref ステータス信号はランダム
に切り替わり、LTD モードでは意味を成しません。　LTD モードに切り替わると、rx_is_lockedtodata ステータス信号がアサートされます。実際の
ロック時間は、受信データの遷移密度およびレシーバ入力基準クロックとアップストリーム・ト
ランスミッタ基準クロック間の ppm（parts per million）差によって異なります。
rx_is_lockedtodata 信号は CDR が有効な値を確認するまでトグルします。そのため、
rx_is_lockedtodata が継続的にアサートされるようになった後、少なくとも 4 µs の間レシーバ
PCS ロジックをリセット（rx_digitalreset）に保持する必要があります。
CDR ロック・モード
CDR は、自動ロック・モードまたはマニュアル・ロック・モードのいずれかでコンフィギュレ
ーションすることができます。デフォルトでは、Quartus II ソフトウェアは CDR を自動ロック・
モードでコンフィギュレーションします。
自動ロック・モード
自動ロックモードでは、CDR は最初に入力基準クロック（LTR モード）にロックします。以下
の条件が満たされる場合、CDR は入力基準クロックにロックした後、受信シリアル・データ
（LTD モード）にロックします。　• rx_std_signaldetect がイネーブルされる際、信号スレッショルド検出回路がレシーバ入力バ
ッファに有効な信号レベルが存在すること示している。　• 入力基準クロックに対して、CDR 出力クロックがコンフィギュレーションされた ppm 周波数
スレッショルド設定の範囲内である。（周波数ロック）　• CDR 出力クロックと入力基準クロックの位相がおよそ 0.08UI（Unit Interval）以内で一致して
いる。（位相ロック）　周波数ドリフトまたは振幅の大きな減衰によって CDR がデータにロックしたままにならない場
合、CDR は LTR モードに戻ります。　マニュアル・ロック・モード
高速の CDR ロック時間を必要とするアプリケーションでは、PPM 検出器と位相関係検出器の応
答時間が非常に長くなることがあります。ロック時間を短縮するにあたっては、オプションの 2
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5-16
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デシリアライザ
つの入力ポート（rx_set_locktoref と rx_set_locktodata）を使用して CDR を手動で制御する
ことができます。　表 5-3: オプションの入力ポートと CDR ロック・モードの関係　CDR ロック・モード
rx_set_locktoref
rx_set_locktodata
0
0
自動
1
0
マニュアル RX CDR LTR
X
1
マニュアル RX CDR LTD
デシリアライザ
デシリアライザ・ブロックは、高速シリアル・リカバリ・クロックを使用してレシーバ・バッフ
ァからのシリアル入力データをクロック・インし、低速パラレル・リカバリ・クロックを使用し
てデータをデシリアライズします。デシリアライザは、デシリアライズされたデータをレシーバ
PCS または FPGA ファブリックに転送します。　デシリアライザは次のデシリアライゼーション・ファクタをサポートします：8、10、16、20、
32、40、64　図 5-14: デシリアライザのブロック図
デシリアライザ・ブロックは、入力データの LSB を最初に送信します。
Dn
Serial
Data
LSB
Dn
D2
D1
D0
Deserializer
Serial
Clock
Parallel
Clock
Parallel
Data
D2
D1
D0
ループバック
PMA はシリアル、診断、およびリバース・ループバック・パスをサポートします。　Altera Corporation
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5-17
ループバック
図 5-15: シリアル・ループバック・パス
シリアル・ループバック・パスは、レシーバ・シリアル入力ピンからのデータが CDR によって
無視されている間、シリアライザからのデータを回復するために CDR を設定します。トランス
ミッタ・バッファはデータを通常通り送信します。　Transmitter PMA
Transmitter Serial
Differential Output
Data
Serial
Data
Transmitter
Buffer
Parallel
Data
Serializer
Parallel
Clock
Serial
Loopback
Parallel
Data
Transmitter
PCS
Clock
Generation
Block
Serial
Clock
FPGA
Fabric
Input
Reference
Clock
Transmitter
PLL
Receiver PMA
Receiver Serial
Differential Input
Data
Receiver
Buffer
Serial
Data
CDR
Serial
Data
Deserializer
Parallel
Data
Parallel
Data
Receiver
PCS
FPGA
Fabric
Serial Clock
Parallel Clock
図 5-16: ダイアグノスティック・ループバック・パス/プレ CDR
Transmitter PMA
Transmitter Serial
Differential Output
Data
Serial
Data
Transmitter
Buffer
Diagnostic
Loopback
Parallel
Data
Serializer
Parallel
Clock
Serial
Clock
Transmitter
PCS
Parallel
Data
Clock
Generation
Block
FPGA
Fabric
Input
Reference
Clock
Transmitter
PLL
Receiver PMA
Receiver Serial
Differential Input
Data
Receiver
Buffer
Serial
Data
CDR
Serial
Data
Deserializer
Parallel
Data
Receiver
PCS
Parallel
Data
FPGA
Fabric
Serial Clock
Parallel Clock
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5-18
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Arria 10 エンハンスト PCS のアーキテクチャ
図 5-17: リバース・ループバック・パス/ポスト CDR
リバース・ループバック・パスは、CDR リカバリ・データから直接供給されるデータを送信す
るためにトランスミッタ・バッファを設定します。シリアライザからのデータは、トランスミッ
タ・バッファに無視されます。
Transmitter PMA
Transmitter Serial
Differential Output
Data
Transmitter
Buffer
Serial
Data
Parallel
Data
Serializer
Parallel
Clock
Reverse
Loopback
Serial
Clock
Receiver PMA
Receiver Serial
Differential Input
Data
Receiver
Buffer
Transmitter
PCS
Clock
Generation
Block
Serial
Data
Serial
Data
Deserializer
CDR
Parallel
Data
FPGA
Fabric
Input
Reference
Clock
Transmitter
PLL
Parallel
Data
Receiver
PCS
Parallel
Data
FPGA
Fabric
Serial Clock
Parallel Clock
Arria 10 エンハンスト PCS のアーキテクチャ
エンハンスト PCS を使用して、10 Gbps 以上のライン・レートで動作する複数のプロトコルを実
装することができます。
エンハンスト PCS は、以下の機能を提供します。
• PMA を介してデータが送信されるかオフチップを受信する前に、ワード・アラインメント、
エンコーディング/デコーディング、フレーミングなど、業界標準のほとんどのシリアル・デ
ータに共通の機能を実行します。
• FPGA ファブリックにおけるデータ転送を処理します。
• PMA におけるデータ転送を内部的に処理します。
• 周波数補償を提供します。
• マルチチャネル低スキュー・アプリケーションのチャネル結合を実行します。
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Arria 10 トランシーバ PHY のアーキテクチャ
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5-19
トランスミッタ・データパス
図 5-18: エンハンスト PCS のデータパスの図
Transmitter Enhanced PCS
Enhanced PCS
TX FIFO
Interlaken
Frame Generator
TX
Data &
Control
tx_coreclkin
PRBS
Generator
Interlaken
CRC32 Generator
64B/66B Encoder
and TX SM
Scrambler
Interlaken
Disparity Generator
FPGA
Fabric
TX
Gearbox
Serializer
tx_serial_data
Transmitter PMA
PRP
Generator
Parallel Clock
Transcode
Encoder
KR FEC
Encoder
KR FEC
TX Gearbox
KR FEC
Scrambler
tx_clkout
tx_pma_div_clkout
Receiver Enhanced PCS
Enhanced PCS
RX FIFO
Interlaken
CRC32 Checker
RX
Data &
Control
rx_coreclkin
PRBS
Verifier
64B/66B Decoder
and RX SM
Interlaken
Frame Sync
Descrambler
Block
Synchronizer
RX
Gearbox
Interlaken
Disparity Checker
rx_pma_div_clkout
Deserializer
CDR
rx_serial_data
Receiver PMA
PRP
Verifier
Parallel Clock
rx_clkout
Transcode
Decoder
KR FEC RX
Gearbox
KR FEC
Decoder
KR FEC
Descrambler
KR FEC
Block Sync
10GBASE-R
BER Checker
Clock Generation Block (CGB)
ATX PLL
fPLL
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
関連情報
2-1 ページの Arria 10 トランシーバへのプロトコルの実装
トランスミッタ・データパス
エンハンスト PCS TX FIFO（標準 PCS および PCIe Gen3 PCS と共有）
エンハンスト PCS TX FIFO は、トランスミッタ・チャネル PCS と FPGA ファブリック間のイン
タフェースを提供します。TX FIFO はチャネル PCS と FPGA ファブリック間の位相補償のため
に動作することができます。また、tx_enh_data_valid を使用して入力データ・フローを制御す
るために、TX FIFO をエラスティック・バッファとして使用することができます。TX FIFO はチ
ャネル結合も可能にします。TX FIFO は 73 ビット幅と 16 ワード深を有します。
TX FIFO の部分的フルおよび空のスレッショルドは、Transceiver and PLL Address Map を使用し
て設定することができます。詳細については、リコンフィギュレーション・インタフェースとダ
イナミック・リコンフィギュレーションの章を参照してください。
TX FIFO は以下の動作モードをサポートします。
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5-20
位相補償モード
•
•
•
•
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位相補償モード
レジスタ・モード
Interlaken モード
ベーシック・モード
関連情報
6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレ
ーション
位相補償モード
位相補償モードでは、TX FIFO は FPGA ファブリックとトランシーバ・クロック・ドメイン間の
位相変動をデカップリングします。このモードでは、TX FIFO は読み取りクロックと書き込みク
ロック間の位相差を補償します。tx_coreclkin（FPGA ファブリック・クロック）または
tx_clkout（TX パラレル低速クロック）を使用して、TX FIFO の書き込み側をクロックすること
ができます。tx_clkout は TX FIFO の読み取り側をクロックします。
注: TX FIFO の書き込みクロック周波数と読み取りクロック周波数は、ギアボックス比、
tx_enh_data_valid コントロール信号によって決定されます。位相補償モードで TX FIFO が
使用される場合、TX FIFO 書き込みクロック周波数および読み出しクロック周波数は、
（64:40、64:32 といった）不均等なギア・レート、tx_enh_data_valid 制御信号によって決定
されます。（64:64、40:40 といった）均等なギア・レートであれば、tx_enh_data_valid を 1
に接続します。書き込みクロックは tx_coreclkin で、tx_clkout を tx_coreclkin
tx_clockout に接続することで、書き込みクロックとしても使用可能となります。
たとえば、40:40 のギアボックス比と 10 Gbps のデータ・レートを使用している場合、tx_clkout
の周波数は 250 MHz であり、tx_coreclkin の周波数は 250 MHz です。66:40 のギアボックス比を
使用している場合、tx_clkout の周波数は 10GBASE-R モードで 257.8125 MHz です。
tx_coreclkin は 156.25 MHz で実行する必要があります。
注: TX FIFO でのオーバーフローもしくはアンダーフローを避けるには、ギアボックス・レート
をもとにして tx_enh_data_valid 信号を制御する必要があります。
注: FPGA ファブリックのクロックが半分のレートで実行できるよう FPGA ファブリックのデー
タ幅が倍になっている位置では、位相補償を Double Width モードで使用することもできま
す。Single/Double Width モードは、ネイティブ PHY の Parameter Editor で設定します。FIFO
Single および Double Width モードを使用している場合のクロック周波数についての詳細は、
PLL およびクロック・ネットワークの章を参照してください。
関連情報
• 3-1 ページの PLL およびクロック・ネットワーク
レジスタ・モード
レジスタ・モードでは、tx_parallel_data（データ）、tx_control（tx_parallel_data がデータ
なのか、コントロール・ワードなのかを示す）、および tx_enh_data_valid（有効なデータ）は
FIFO 出力で登録されます。レジスタ・モードの FIFO は、1 つのレジスタ・ステージまたは 1 つ
のパラレル・クロック・レイテンシを有します。
注: アルテラでは、以下の条件下では FPGA ファブリックのソフト FIFO 深度に最低 32 ワードを
使用することを推奨しています。
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Interlaken モード
5-21
• Enhanced PCS TX FIFO がレジスタ・モードに設定されている場合
• リカバリ・クロックを使用してコア・ロジックを駆動している場合
• IP Catalog と一緒に生成されるソフト FIFO が存在しない場合
Interlaken モード
Interlaken モードでは、TX FIFO はエラスティック・バッファとして動作します。このモードで
は、FIFO 内へのデータ・フローを制御するための追加の信号があります。そのため、FIFO の書
き込みクロック周波数は読み取りクロック周波数と同じである必要はありません。FIFO フラグ
をモニタすることによって、tx_enh_data_valid の TX FIFO への書き込みを制御します。この目
的は、FIFO がフルまたは空になるのを防ぐことです。読み取り側では、読み取りイネーブルは
Interlaken フレーム・ジェネレータによって制御されます。
ベーシック・モード
ベーシック・モードでは、TX FIFO は、FIFO フラグに基づいて FIFO tx_enh_data_valid を制御
している位置でエラスティック・バッファとして動作します。FIFO の読み取りイネーブルは、
ギアボックスの入力および出力データ幅のファンクションである有効なギアボックス・データに
よって制御されます。
Interlaken フレーム・ジェネレータ
Interlaken フレーム・ジェネレータ・ブロックは、メタフレームを形成するにあたって、TX FIFO
からデータを取得し、FPGA ファブリックからのペイロードおよびバースト/アイドル・コント
ロール・ワードをフレーミング・レイヤのコントロール・ワード（同期ワード、スクランブラ・
ステート・ワード、スキップ・ワード、および診断ワード）とともにカプセル化します。ネイテ
ィブ PHY IP Parameter Editor を使用すると、メタフレーム長を 5 つの 8 バイト・ワードから最大
値の 8192（64K バイト・ワード）に設定することができます。
トランスミッタとレシーバにおけるメタフレーム長の同じ値をプログラムします。
図 5-19: Interlaken フレーム・ジェネレータ
Interlaken フレーム・ジェネレータは Interlaken プロトコルを実装します。
64-Bit Data
1-Bit Control
From TX FIFO
Interlaken
Frame
Generator
To Interlaken
CRC-32 Generator
66-Bit Blocks
Payload
Synchronization
Scrambler
State Word
Skip Word
66 65 64 63
0 66
0 66
Data
Sync Header
Inversion Bit (Place Holder for Bit Inversion Information)
Used for Clock Compensation in a Repeater
Used to Synchronize the Scrambler
Used to Align the Lanes of the Bundle
Arria 10 トランシーバ PHY のアーキテクチャ
フィードバック
0 Di
Provides Per
Lane Error Check
and Optional Status
Message
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5-22
UG-01143
2015.05.11
Interlaken CRC-32 ジェネレータ
Interlaken CRC-32 ジェネレータ
Interlaken CRC-32 ジェネレータ・ブロックは Interlaken フレーム・ジェネレータからデータを受
信し、データの各ブロックの CRC（Cyclic Redundancy Check）コードを計算します。この CRC
コードの値は、診断ワードの CRC32 フィールドに格納されます。CRC-32 は各レーンに診断ツー
ルを提供します。これは、個別のレーンに戻ってインタフェース上のエラーをトレースする際に
役立ちます。
CRC-32 の計算は、以下を除いて、診断ワードを含むメタフレームのほとんどに対応します。
• 各ワードのビット[66:64]
• スクランブラ・ステート・ワード内の 58 ビットのスクランブラ・ステート
• 診断ワード内の 32 ビットの CRC-32 フィールド
図 5-20: Interlaken CRC-32 ジェネレータ
Interlaken CRC-32 ジェネレータは Interlaken プロトコルを実装します。
Interlaken
CRC-32
Generator
From the Interlaken Frame Generator
Metaframes with Embedded
CRC-32 Code to Scrambler
Di
Metaframe
Sy
67
SB
0 67
SK
Payload
0 67
Di
66
Sy
SB
SK
Sy
SB
SK
Payload
0
Total Data for CRC-32 Calculation
Sy
66
31
SB
SK
0
Total Data for CRC-32 Calculation
Calculated CRC-32 Value
Inserted in the 32 Bits
of Diagnostic Word
64B/66B エンコーダとトランスミッタ・ステート・マシン
64B/66B エンコーダは、クロックの回復にあたって DC バランスおよび十分なデータ遷移を達成
するために使用されます。これは、IEEE802.3-2008 仕様の条項 49 に従って 64 ビット XGMII デ
ータと 8 ビット XGMII コントロールを 10GBASE-R 66 ビットのコントロールまたはデータ・ブ
ロックにエンコードします。
66 ビットでエンコードされたデータには、レシーバ PCS がブロック同期とビット・エラー・レ
ート（BER）のモニタに使用する 2 つのオーバーヘッド同期ヘッダ・ビットが含まれます。同期
ヘッダは、01 がデータ・ブロック、10 がコントロール・ブロック向けです。同期ヘッダはスク
ランブルされず、ブロック同期に使用されます。（同期ヘッダの 00 と 11 は使用されません。こ
れが見られる場合、エラーを生成します。）残りのブロックはペイロードを含みます。ペイロー
ドはスクランブルされ、同期ヘッダはスクランブラをバイパスします。
また、エンコーダ・ブロックは、IEEE802.3-2008 仕様に従ってデザインされたステート・マシン
（TX SM）を有します。TX SM は MAC レイヤから送信されるデータの有効なパケット構造を保
証します。TX SM はまた、リセット状態でローカル・フォールトを送信するだけでなく、
10GBASE-R PCS の規則に違反した際にエラー・コードを送信するといった機能を実行します。
注: 64B/66B エンコーダは、10GBASE-R プロトコルを実装するために使用することができます。
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パターン・ジェネレータ
5-23
図 5-21: 64B/66B エンコーディングのデータ・パターン例
TXC<0:3> TXD<0:31> XGMII
XGMII
data
f07070707
f07070707
8 fb D 1D 2D 3
0 D 4D 5D 6D 7
0 D 0D 1D 2D 3
0 D 4D 5D 6D 7
1 D 0D 1D 2fd
f07070707
PCS
C 0C 1C 2C 3C 4C 5C 6C 7
Data
0
66-bit
encoded
data
S 0D 1D 2D 3D 4D 5D 6D 7
D 0D 1D 2T 3C 0C 1C 2C 3
63
10 1e 000000 00000000
0
D 0D 1D 2D 3D 4D 5D 6D 7
10
78 D 1D 2D 3D 4D 5D 6D 7
01
D 0D 1D 2D 3D 4D 5D 6D 7
10
b4 D 0D 1D 2 00000000
65
パターン・ジェネレータ
Arria 10 のトランシーバには、ハード化されたジェネレータとチェッカが含まれており、高速リ
ンクを検証し特性評価するにあたってシンプルで容易な方法を提供します。パターン・ジェネレ
ータおよびチェッカをハード化することにより、FPGA コア・ロジック・リソースを節約しま
す。パターン・ジェネレータ・ブロックは以下のパターンをサポートします。
• 擬似ランダム・バイナリ・シーケンス（PRBS）
• 擬似ランダム・パターン（PRP）
• 方形波
注: パターン・ジェネレータとチェッカは、ノン・ボンディング・チャネルにのみサポートされ
ます。
パターン・ジェネレータもしくはチェッカは、トランシーバのそれぞれのレジスタ・ビットに書
き込むことでイネーブルされます。コンフィギュレーションについての詳細は、リコンフィギュ
レーション・インタフェースとダイナミック・リコンフィギュレーションの章を参照してくださ
い。
関連情報
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
PRBS パターン・ジェネレータ（エンハンスト PCS と標準 PCS で共有されます）
Arria 10 擬似ランダム・ビット・シーケンス PRBS ジェネレータを使用して、プロトコル・スタ
ックの上位層を開発または完全に実装することなくトラフィックをシミュレーションすること
ができます。Arria 10 の PRBS ジェネレータは、PCS を介した標準データパスとエンハンスト・
データパス間でハード化された共有ブロックであり、1 つは標準 PCS 用、そしてもう 1 つはエン
ハンスト PCS 用といった 2 つの別々のインスタンスではありません。この機能を使用には、1 組
の制御信号と制御レジスタのみが利用可能です。様々な PCS および共有 PRBS からのデータ・ラ
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5-24
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PRBS パターン・ジェネレータ（エンハンスト PCS と標準 PCS で共有されます）
イン、方形波ジェネレータは PMA に送信される前にマルチプレクサ化されます。PRBS ジェネ
レータがイネーブルされると、PRBS データ・ラインのデータが PMA に送信されるよう選択さ
れます。PCS からのデータ、または PRBS ジェネレータから生成されたデータのどちらのインス
タンスも PMA に送信されます。
PRBS ジェネレータは、10 ビットと 64 ビットの 2 種類の幅の PCS-PMA インタフェースにコンフ
ィギュレーションが可能です。10 ビットおよび 64 ビット PCS-PMA 幅では、PRBS9 が使用可能
です。他の PRBS パターンは、64 ビット PCS-PMA 幅でのみ使用可能です。PRBS ジェネレータ・
パターンは、PCS-PMA インタフェース幅が 10 ビットあるいは 64 ビットでコンフィギュレーシ
ョンされている場合にのみ使用することができます。
表 5-4: サポートされる PRBS パターン
PRBS パターン
PRBS7:
x7
+
x6
10 ビット PCS-PMA 幅
+1
64 ビット PCS-PMA 幅
あり
あり
PRBS9: x9 + x5 + 1
あり
PRBS15: x15 + x14 + 1
あり
PRBS23: x23 + x18 + 1
あり
PRBS31: x31 + x28 + 1
あり
PRBS テスト・パターンは、
「ノイズ」と見なされることがあります。トランシーバをループバッ
ク・モードに設定し、信号にノイズが発生しているトランシーバ・リンクの検証にこれらのパタ
ーンを使用することができます。
PRBS7 および PRBS9 は、リニア障害のあるトランシーバ・リンクと 8B/10B を有するトランシー
バ・リンクの検証に使用します。
PRBS15 は、ジッタ評価に使用します。
PRBS23 と PRBS31 は、SDH/SONET/OTN ジッタ・テスタなど 8B/10B のないリンクのジッタ評価
（データ依存ジッタ）に使用します。40G、100G、および 10G アプリケーションのほとんどは、
リンク評価に PRBS31 を使用します。
図 5-22: PRBS9 パターンのシリアル実装のための PRBS ジェネレータ
S0
S1
S4
S5
S8
PRBS Output
注: サポートされるすべての PRBS ジェネレータは、PRBS9 ジェネレータと類似しています。
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擬似ランダム・パターン・ジェネレータ
5-25
コンフィギュレーションについての詳細は、Reconfiguration Interface and Dynamic
Reconfiguration の章を参照してください。
方形波パターン・ジェネレータ（エンハンスト PCS と標準 PCS で共有されます）
Arria 10 方形波ジェネレータを使用することで、連続する 1 と 0 の長さを指定し、1 と 0 のパタ
ーンを生成することができます。Arria 10 に搭載された方形派ジェネレータは、標準データパス
とエンハンスト・データパス間でハード化された共有ブロックであり、この点は PRBS ジェネレ
ータに似ています。方形派ジェネレータは、64 ビット PCS-PMA 幅のみをサポートします。方形
派ジェネレータを使用する場合、利用できる制御信号およびステータス信号はありません。
図 5-23: 方形波パターンのためのジェネレータ
n 0s
n 1s
n は、プログラム可能な連続するシリアル・ビット 1 と 0 の数を表し、n の値は 1、4、8 となり
ます (n のデフォルト値は 4 です）。
コンフィギュレーションについての詳細は、Reconfiguration Interface and Dynamic Reconfiguration
の章を参照してください。
関連情報
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
擬似ランダム・パターン・ジェネレータ
擬似ランダム・パターン（PRP）ジェネレータは、特に 10GBASE-R および 1588 プロトコル向け
にデザインされています。PRP ジェネレータ・ブロックはスクランブラと連動して動作し、10G
イーサネット・モードの TX および RX テストに擬似ランダム・パターンを生成します。Arria 10
擬似ランダム・パターン（PRP）ジェネレータはスクランブラ内にあり、スクランブラが使用で
きるランダム・データ・パターンおよびシードを生成することができます。PRP モードは、スク
ランブラのテスト・モードです。スクランブラのシードには、すべて 0、あるいは 2 つのローカ
ル・フォールトのオーダー・セットといった 2 種類のシードが利用可能です。こうしたシード
は、パターンを生成するためにスクランブラ内で使用されます。PRP はスクランブラがイネーブ
ルされている場合にのみ使用可能です。
コンフィギュレーションについての詳細は、Reconfiguration Interface and Dynamic Reconfiguration
の章を参照してください。
関連情報
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
スクランブラ
スクランブラは、信号を DC バランスする遷移を作成し、CDR 回路を支援するためにデータを
ランダム化します。スクランブラは x58 + x39 +1 多項式を使用し、Interlaken プロトコルに使用さ
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5-26
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スクランブラ
れる同期スクランブルと 10GBASE-R プロトコルに使用される非同期（「自己同期」とも称され
る）スクランブルの両方をサポートします。
非同期（自己同期）モードでは、初期化シードは不要です。各 66 ビットデータ・ブロック内の
2 つの同期ヘッダ・ビットを除いて、連続的にリニア・フィードバック・シフト・レジスタ
（LFSR）内に供給することによって 64 ビット・ペイロードの全体がスクランブルされます。こ
れにより、同期ヘッダ・ビットがスクランブラをバイパスしている間にスクランブルされたデー
タを生成します。初期シードはすべて 1s に設定されています。10GBASE-R プロトコルのシー
ドは、ネイティブ PHY IP パラメータ・エディタを使用して変更することができます。
図 5-24: シリアル実装の非同期スクランブラ
IN
S0
S1
S2
S38
S39
S56
S57
OUT
同期モードでは、スクランブラは、最初に各レーン上の異なるプログラマブル・シードにリセッ
トされます。次に、スクランブラはスクランブラ自体で実行します。現在の状態は、スクランブ
ルされたデータを生成するためのデータを有する XOR’d です。スクランブラのデータ・チェッ
カはデータをモニタし、データをスクランブルすべきかどうかを判断します。同期ワードが検出
される場合、同期ワードはスクランブルされることなく送信されます。スクランブラ・ステー
ト・ワードが検出される場合、現在のスクランブル・ステートはスクランブラ・ステート・ワー
ドの 58 ビットスクランブル・ステート・フィールド内に書き込まれ、リンク上で送信されます。
レシーバはこのスクランブル・ステートを使用して、デスクランブラを同期します。シードは自
動的に Interlaken プロトコル向けに設定されます。
図 5-25: 異なるプログラマブル・シードを示す同期スクランブラ
S0
LFSR Seed
S37
S38
S57
0
37
57
38
OUT
IN
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Interlaken ディスパリティ・ジェネレータ
5-27
Interlaken ディスパリティ・ジェネレータ
Interlaken ディスパリティ・ジェネレータ・ブロックは Interlaken プロトコル仕様に準拠してお
り、DC バランスされたデータ出力を提供します。
Interlaken プロトコルは、送信データを反転させることにより、10Gb イーサネットで使用される
64B/66B コーディング方式の無制限のベースライン変動や DC の不均衡を解決します。ディス
パリティ・ジェネレータは送信データをモニタし、ランニング・ディスパリティが常に±96 ビッ
ト境界内にあることを確認します。また、ディスパリティ・ジェネレータは、データが反転され
たかどうかをレシーバに知らせるために、67 番目のビット（ビット 66）を追加します。
表 5-5: ビット定義の反転
ビット 66
説明
0
ビット[63:0]は反転されていません。レシーバは変更なしにこのワードを処理し
ます。
1
ビット[63:0]は反転されています。レシーバはこのワードを処理する前にビット
を反転します。
注: Interlaken ディスパリティ・ジェネレータは、Interlaken プロトコルを実装するために使用す
ることができます。
TX ギアボックス、TX ビットスリップ、および極性反転
TX ギアボックスは、PCS データ幅を PCS-PMA インタフェースの小さい方のバス幅に適応させ
ます（ギアボックスの削減）。TX ギアボックスは 66:32、66:40、67:32、67:40、50:40、64:32、
64:40、40:40、32:32、64:64、67:64、66:64 といった異なる比（FPGA ファブリック-PCS インタフ
ェース幅：PCS-PMA インタフェース幅）をサポートします。ギアボックス・マルチプレクサは、
ギアボックス比とデータ有効コントロール信号に応じて入力データ・バスから連続するビットの
グループを選択します。
ギアボックスの動作にはデータ有効生成ロジックが不可欠です。データの各ブロックには、ブロ
ックが有効であるか否かを「認定」する tx_enh_data_valid（データ有効信号）が付随します。
データ有効トグル・パターンはデータ幅の変換比によって決定されます。たとえば比率が 66:40
である場合、データ有効信号は 33 サイクルのうちの 20 サイクル、または 3 サイクルのうちの約
2 サイクルで High になり、33tx_clkout（TX 低速パラレル・クロック）サイクルごとにこのパ
ターンを繰り返します。
図 5-26: 66:40 データ有効パターン
rd_clk of TX FIFO
(tx_clkout)
tx_enh_data_valid
また、TX ギアボックスはチャネル間のデータ・スキューを調整するビット・スリップ機能を有
します。TX パラレル・データは、PMA にパスされる前に tx_enh_bitslip の立ち上がりエッジ
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5-28
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KR FEC ブロック
でスリップされます。サポートされるビットスリップの最大数は PCS データ幅-1 であり、スリ
ップ方向は MSB から LSB、および現在のワードから以前のワードです。
図 5-27: TX ビットスリップ
tx_enh_bitslip = 2
であり、ギアボックスの PCS 幅は 67 です。
トランスミッタ・データの極性反転を使用して、トランスミッタ・パスにおけるシリアライザへ
の入力データ・ワードのすべてのビットの極性を反転することができます。反転では、差動 TX
バッファの正および負の信号をスワップすることと同じ効果が得られます。反転はこれらの信
号がボードまたはバックプレーン・レイアウトで逆になっている場合に役立ちます。極性反転は
ネイティブ PHY IP パラメータ・エディタを使用してイネーブルします。
KR FEC ブロック
Enhanced PCS の KR FEC ブロックは、IEEE 802.3 仕様の 10G-KRFEC と 40G-KRFEC に従ってデザ
インされています。KR FEC は、PCS サブレイヤと PMA サブレイヤの間のサブレイヤである順
方向誤り訂正（FEC）サブレイヤを実装します。
イーサネットなど、ほとんどのデータ転送システムはビット・エラー・レート（BER）の最小要
件を有します。ただし、チャネルの歪みやチャネル内のノイズによって必要な BER が達成でき
ないこともあります。このような場合、順方向誤り制御訂正を追加することにより、システムの
BER 性能を向上させることができます。
FEC サブレイヤはオプションであり、バイパスすることができます。FEC サブレイヤを使用する
と、製造や環境条件におけるバリエーションを可能にする追加のマージンを提供することができ
ます。FEC は以下の事項を達成することができます。
• 10GBASE-R/KR および 40GBASE-R/KR プロトコルの順方向誤り訂正メカニズムをサポートす
る
• イーサネット MAC の動作の全二重モードをサポートする
• 10GBASE-R/KR および 40GBASE-R/KR プロトコル向けに定義される PCS、PMA、およびフィ
ジカル・メディア・ディペンデント（PMD）サブレイヤをサポートする
KR FEC を使用すると、システムの BER 性能を向上させることができます。
トランスコード・エンコーダ
KR 順方向誤り訂正（KR FEC）のトランスコード・エンコーダ・ブロックは、トランスコード・
ビットを生成することによって 65 ビットのトランスコーダ・ファンクションに 64B/66B を実行
します。トランスコード・ビットは、2 ビットの同期ヘッダ（S0 と S1）と 64 ビットのペイロー
ド（D0, D1、…、D63）で構成される 64B/66B エンコーダの後の、66 ビットの組み合わせから生
成されます。DC バランスされたパターンを確実にするために、トランスコード・ワードは 2 番
目の同期ビット S1 およびペイロード・ビット D8 上で XOR 機能を実行することによって生成さ
れます。トランスコード・ビットはトランスコード・エンコーダの 65 ビット・パターン出力の
LSB になります。
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レシーバ・データパス
5-29
図 5-28: トランスコード・エンコーダ
66-Bit Input
D63
...
D9
D8
...
D0
S1
D9
D8
...
D0
S1^D8
S0
65-Bit Output
D63
...
KR FEC エンコーダ
FEC（2112、2080）は、IEEE 802.3 仕様の条項 74 で指定されている FEC コードです。このコード
は短縮サイクル・コード（2112、2080）です。2080 メッセージ・ビットの各ブロックでは、合計
2112 ビットを形成するために、エンコーダによって別の 32 個のパリティ・チェックが生成され
ます。ジェネレータの多項式は以下のようになります。
g(x) = x32 + x23 + x21 + x11 + x2 +1
KR FEC スクランブラ
KR FEC スクランブラ・ブロックは、レシーバで FEC ブロック同期を確立し、DC バランスを確
保するために必要な生成多項式、x58 + x39 +1 に基づいてスクランブルを実行します。
KR FEC TX ギアボックス
KR FEC TX ギアボックスは、65 ビットの入力ワードを 64 ビットの出力ワードに変換し、KR FEC
エンコーダを PMA とインタフェースします。このギアボックスは Enhanced PCS で使用される
TX ギアボックスとは異なります。KR FEC TX ギアボックスは、FEC ブロックに整合します。エ
ンコーダ出力（また、スクランブラ出力）が特有のワード・サイズ・パターンを有しているた
め、ギアボックスは、そのパターンを処理するために特別にデザインされています。
レシーバ・データパス
RX ギアボックス、RX ビットスリップ、および極性反転
RX ギアボックスは、PMA データ幅を PCS チャネルの大きい方のバス幅に適応させます（ギア
ボックスの拡張）。RX ギアボックスは、32:66、40:66、32:67、40:67、40:50、32:64、40:64、40:40、
32:32、64:64、67:64、66:64 といった異なる比（PCS-PMA インタフェース幅：FPGA ファブリッ
ク-PCS インタフェース幅）とビット・スリップ機能をサポートします。
RX ブロック・シンクロナイザまたは rx_bitslip がワード境界をシフトするためにイネーブルさ
れるとき、RX ビットスリップは有効になります。RX ブロック・シンクロナイザのビットスリ
ップ信号の立ち上がりエッジまたは FPGA ファブリックからの rx_bitslip では、ワード境界は
1 ビットずつシフトされます。各ビットスリップは最初に受信したビットを受信データから削
除します。
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5-30
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ブロック・シンクロナイザ
図 5-29: RX ビットスリップ
rx_bitslip
は 2 度トグルされ、rx_parallel_data 境界を 2 ビット、シフトします。
rx_clkout
tx_ready
rx_ready
tx_parallel_data (hex) 00000001
rx_bitslip
rx_parallel_data (hex)
00000000
00100000
00200000
00400000
レシーバ・ギアボックスは受信データの極性を反転することができます。これは、レシーバ信号
がボードまたはバックプレーン・レイアウトで逆になっている場合に役立ちます。極性反転はネ
イティブ PHY IP パラメータ・エディタを使用してイネーブルします。
ブロック・シンクロナイザ
ブロック・シンクロナイザは、66 ビット・ワードのブロック境界（10GBASE-R プロトコルの場
合）または 67 ビット・ワードのブロック境界（Interlaken プロトコルの場合）を決定します。着
信データ・ストリームは、受信データ・ストリームで有効な同期ヘッダ（ビット 65 と 66）が検
出されるまで一度に 1 ビット、スリップされます。同期ヘッダの定義済みの数（プロトコル仕様
で要求される）が検出された後、ブロック・シンクロナイザはレシーバ・データパスをブロッ
ク・ダウンする他のレシーバ PCS と FPGA ファブリックに rx_enh_blk_lock（ブロック・ロッ
ク・ステータス信号）をアサートします。
注: ブロック・シンクロナイザは、Interlaken プロトコル仕様（Interlaken Protocol Definition v1.2
の図 13 に記載）と 10GBASE-R プロトコル仕様（IEEE 802.3-2008 の clause-49 に記載）に基づ
いてデザインされています。
Interlaken ディスパリティ・チェッカ
Interlaken ディスパリティ・チェッカは、遠端のディスパリティ・ジェネレータによって挿入さ
れる受信反転ビットを検査し、Interlaken ディスパリティ生成の反転処理を逆転するかどうかを
判断します。
注: Interlaken ディスパリティ・チェッカは、Interlaken プロトコルを実装するために使用するこ
とができます。
デスクランブラ
デスクランブラ・ブロックは受信データをデスクランブルし、x58 + x39 +1 多項式を使用してスク
ランブルされていないデータを再生成します。スクランブラと同様、デスクランブラは非同期モ
ードまたは同期モードで動作します。
関連情報
5-25 ページのスクランブラ
Interlaken フレーム・シンクロナイザ
Interlaken フレーム・シンクロナイザは、メタフレームの境界を区別し、フレーミング・レイヤ
の各コントロール・ワード（同期、スクランブラ・ステート、スキップ、および診断）を検索し
ます。4 つの連続する同期ワードが識別されると、フレーム・シンクロナイザはフレーム・ロッ
ク状態になります。後に続くメタフレームは、有効な同期およびスクランブラ・ステート・ワー
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64B/66B デコーダとレシーバ・ステート・マシン
5-31
ドのためにチェックされます。4 つの連続した無効な同期ワード、または 3 つの連続した一致し
ないスクランブラ・ステート・ワードが受信される場合、フレーム・シンクロナイザはフレー
ム・ロックを損失します。また、フレーム・シンクロナイザは FPGA ファブリックに
rx_enh_frame_lock（レシーバ・メタフレーム・ロック・ステータス）を提供します。
注: Interlaken フレーム・シンクロナイザは、Interlaken プロトコルを実装するために使用するこ
とができます。
64B/66B デコーダとレシーバ・ステート・マシン
64B/66B デコーダは、64B/66B エンコーディング処理を逆転します。デコーダ・ブロックは
IEEE802.3-2008 仕様に従ってデザインされたステート・マシン（RX SM）を有します。RX SM
は、リモート側から送信されるデータの有効なパケット構造をチェックします。また、RX SM
はリセット状態でメディア・アクセス・コントロール（MAC）およびリコンシリエーション・
サブレイヤ（RS）にローカル・フォールトを送信したり、10GBASE-R および 10GBASE-KR PCS
の規則に違反した際にエラー・コードを置き換える、といった機能を実行します。
注: 64B/66B デコーダは、10GBASE-R プロトコルを実装するために使用することができます。
PRBS チェッカ（エンハンスト PCS と標準 PCS で共有されます）
Arria 10 擬似ランダム・ビット・ストリーム（PRBS）チェッカをを使用して、プロトコル・スタ
ックの上位層を開発または完全に実装することなく、高速リンクを容易に特性評価することが可
能です。Arria 10 の PRBS チェッカは、PCS を介した標準データパスとエンハンスト・データパ
ス間でハード化された共有ブロックであり、1 つは標準 PCS 用、そしてもう 1 つはエンハンスト
PCS 用といった 2 つの別々のインスタンスではありません。この機能を使用には、1 組の制御信
号と制御レジスタのみが利用可能です。
PRBS チェッカ・ブロックを使用して、PRBS ジェネレータによって生成されるパターンを検証す
ることが可能です。PRBS チェッカは、10 ビットと 64 ビットの 2 種類の幅の PCS-PMA インタフ
ェースにコンフィギュレーションが可能です。10 ビットおよび 64 ビット PCS-PMA 幅では、
PRBS9 が使用可能です。他の PRBS パターンは、64 ビット PCS-PMA 幅でのみ使用可能です。
PRBS チェッカ・パターンは、PCS-PMA インタフェース幅が 10 ビットあるいは 64 ビットでコン
フィギュレーションされている場合にのみ使用することができます。
擬似ランダム・ビット・ストリーム（PRBS）ブロックは、PRBS ジェネレータによって生成され
るパターンを検証します。ベリファイアは 64 ビットの PCS-PMA インタフェースをサポートし
ます。PRBS7 は 64 ビット幅のみをサポートします。また、PRBS9 は 10 ビットの PMA データ幅
をサポートし、より低いデータ・レートでのテストを可能にします。
表 5-6: サポートされる PRBS パターン
PRBS パターン
PRBS7:
x7
+
x6
10 ビット PCS-PMA 幅
+1
PRBS9: x9 + x5 + 1
64 ビット PCS-PMA 幅
あり
あり
あり
PRBS15: x15 + x14 + 1
あり
PRBS23: x23 + x18 + 1
あり
PRBS31: x31 + x28 + 1
あり
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5-32
UG-01143
2015.05.11
擬似ランダム・パターン・ベリファイア
図 5-30: PRBS9 によるシリアル実装の検証
PRBS datain
S0
S1
S4
S5
S8
PRBS Error
PRBS チェッカは、FPGA ファブリックに使用可能な以下のコントロール信号とステータス信号
を有します。
• rx_prbs_done—PRBS シーケンスが完全な 1 サイクルを完了したことを示します。この信号
は rx_prbs_err_clr とともにリセットするまで High のままです。
• rx_prbs_err—エラーが発生した場合、High になります。この信号は、RX FPGA CLK ドメイ
ンでキャプチャできるようパルス拡張されます。
• rx_prbs_err_clr—rx_prbs_err 信号をリセットするために使用します。
RX データパスには、方形波に向けたチェッカは含まれません。
PRBS チェッカ・コントロールおよびステータス・ポートは、Quartus II ソフトウェアのネイティ
ブ PHY IP パラメータ・エディタを使用してイネーブルします。
コンフィギュレーションについての詳細は、Reconfiguration Interface and Dynamic Reconfiguration
の章を参照してください。
関連情報
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
擬似ランダム・パターン・ベリファイア
擬似ランダム・パターン（PRP）ベリファイアは、10GBASE-R および 10GBASE-R 1588 プロトコ
ル・モードに使用可能です。PRP ベリファイアはデスクランブラと共に動作し、ブロック同期が
達成された際にデスクランブラの出力をモニタします。
rx_prbs_err
エラー信号は、PRBS チェッカと PRP ベリファイアで共有されます。
PRP ベリファイア：
• テスト・パターン（2 つのローカル・フォールト、あるいはすべて 0s）またはその逆を検索
します。
• 16 ビット・エラー・カウンタとのミスマッチの数をトラックします。
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2015.05.11
10GBASE-R ビット・エラー・レート（BER）チェッカ
5-33
図 5-31: PRP ベリファイア
Error
Counter
error_count
Descrambler
Test Pattern
Detect
Pseudo Random
Verifier
コンフィギュレーションについての詳細は、リコンフィギュレーション・インタフェースとダイ
ナミック・リコンフィギュレーションの章を参照してください。
関連情報
• 6-1 ページのリコンフィギュレーション・インタフェースとダイナミック・リコンフィギ
ュレーション
10GBASE-R ビット・エラー・レート（BER）チェッカ
10GBASE-R BER チェッカ・ブロックは、IEEE 802.3-2008 clause-49 に記載されている 10GBASE-R
プロトコル仕様に沿ってデザインされています。ブロック・ロック同期が達成されると、BER チ
ェッカは 125-μs 期間内で無効な同期ヘッダ数のカウントを開始します。125-μs 期間内に無効な
同期ヘッダが 16 個以上認められた場合、BER チェッカは、高いビット・エラー・レートの状態
を示すために、FPGA ファブリックにステータス信号 rx_enh_highber を提供します。
オプションのコントロール入力 rx_enh_highber_clr_cnt がアサートされると、BER ステート・
マシンが"BER_BAD_SH"状態になった回数をカウントした内部カウンタがクリアされます。
オプションのコントロール入力 rx_enh_clr_errblk_count がアサートされると、RX ステート・
マシンが 10GBASE-R プロトコルの"RX_E"状態になった回数をカウントした内部カウンタがクリ
アされます。FEC ブロックがイネーブルされるモードでは、この信号をアサートすると、RX FEC
ブロック内のステータス・カウンタがリセットされます。
注: 10GBASE-R BER チェッカは、10GBASE-R プロトコルを実装するために使用することができ
ます。
Interlaken CRC-32 チェッカ
Interlaken CRC-32 チェッカは、送信されたデータが送信 PCS と受信 PCS 間で破損していないか
どうかを検証します。CRC-32 チェッカは受信データの 32 ビット CRC を計算し、診断ワード内
で送信される CRC 値と比較します。rx_enh_crc32_err（CRC エラー信号）は FPGA ファブリッ
クに送信されます。
エンハンスト PCS RX FIFO
エンハンスト PCS RX FIFO は、レシーバ・チャネル PCS と FPGA ファブリック間の位相差ある
いはクロック差、またはその両方を補償するためにデザインされています。Enhanced PCS RX
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5-34
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位相補償モード
FIFO は、Interlaken モードで位相補償、クロック補償、エラスティック・バッファ、またはデス
キュー FIFO として動作することができます。RX FIFO はすべてのプロトコルで 74 ビット幅と
32 ワード深を有します。
RX FIFO は以下のモードをサポートします。
•
•
•
•
•
位相補償モード
レジスタ・モード
Interlaken モード（デスキュー FIFO）
10GBASE-R モード（クロック補償 FIFO）
ベーシック・モード（エラスティック・バッファ FIFO）
位相補償モード
RX FIFO は読み取りクロックと書き込みクロック間の位相差を補償します。rx_clkout（RX パラ
レル低速クロック）は RX FIFO の書き込み側をクロックします。また、rx_coreclkin（FPGA フ
ァブリック・クロック）または rx_clkout は RX FIFO の読み取り側をクロックします。
位相補償を Double Width モードで使用する場合、Double Width モードの TX FIFO 位相補償と同
様に、FPGA ファブリック・クロックが半分のレートで実行できるよう、FPGA データ幅が倍に
なります。
レジスタ・モード
レジスタ・モードでは、rx_parallel_data（データ）、rx_control（rx_parallel_data がデータ
なのか、コントロール・ワードなのかを示す）、および rx_enh_data_valid（有効なデータ）は
FIFO 出力で登録されます。レジスタ・モードの RX FIFO は、1 つのレジスタ・ステージまたは
1 つのパラレル・クロック・レイテンシを有します。
注: アルテラでは、以下の条件下では FPGA ファブリックのソフト FIFO 深度に最低 32 ワードを
使用することを推奨しています。
• Enhanced PCS TX FIFO がレジスタ・モードに設定されている場合
• リカバリ・クロックを使用してコア・ロジックを駆動している場合
• IP Catalog と一緒に生成されるソフト FIFO が存在しない場合
Interlaken モード
Interlaken モードでは、RX FIFO は Interlaken デスキュー FIFO として動作します。デスキュー・
プロセスを実装するには、使用可能な FPGA 入力および出力フラグに基づいて FIFO 動作を制御
する FSM を実装します。
たとえば、フレーム・ロックが達成された後、データはチャネル上で最初のアラインメント・ワ
ード（SYNC ワード）が検出された後に書き込まれます。結果、そのチャネルの
rx_enh_fifo_pempty（FIFO パリティ空フラグ）は Low になります。すべてのチャネルの
rx_enh_fifo_pempty および rx_enh_fifo_pfull フラグはモニタする必要があります。
rx_enh_fifo_pfull フラグのいずれかがアサートする前にすべてのチャネルからの
rx_enh_fifo_pempty フラグがディアサートする場合、リンクのすべてのレーンでアラインメン
ト・ワードが検出されたことを意味しており、rx_enh_fifo_rd_en をアサートすることによって
すべての FIFO から読み取りを開始します。そうしないと、すべてのチャネルにおける
rx_enh_fifo_pempty フラグのディアサートの前に任意のチャネルからの rx_enh_fifo_pfull フ
ラグが High になる場合、rx_enh_fifo_align_clr 信号をトグルし、プロセスを繰り返すことに
よって FIFO をリセットする必要があります。
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5-35
10GBASE-R モード
図 5-32: Interlaken デスキュー FIFO としての RX FIFO
FPGA Fabric Interface
rx_enh_fifo_align_clr
rx_enh_fifo_rd_en
User
Deskew
FSM
rx_enh_fifo_pempty
RX FIFO
rx_enh_fifo_pfull
10GBASE-R モード
10GBASE-R モードでは、RX FIFO はクロック補償 FIFO として動作します。ブロック・シンクロ
ナイザがブロック・ロックを達成すると、データは FIFO を介して送信されます。アイドル/オー
ダ・セット（OS）は削除され、アイドルは RX 低速パラレル・クロックと FPGA ファブリック・
クロック間のクロック差を補償するために挿入されます（64,000 バイトの最大パケット長で±100
ppm）。
アイドル/OS の削除
アイドルの削除は、rx_enh_fifo_rd_pempty フラグがディアサートするまで、4 つの OS（2 つの
連続する OS がある場合）のグループで実行されます。下位ワード（LW）と上位ワード（UW）
で構成されるすべてのワードは、現在のワードと以前のワードの両方を考慮して、削除できるか
どうかチェックされます。
たとえば、現在の LW がアイドルであり、以前の UW が終了でない場合、現在の LW は削除す
ることができます。
表 5-7: ワードを削除できる条件
この表では、X=don’t care、T=終了、I=アイドル、OS=オーダ・セットを示します。
削除可能なワ
ード
ケース
1
下位ワード
2
1
上位ワード
2
ワード
以前
現在
UW
!T
X
!T
X
LW
X
I
X
X
UW
OS
X
OS
X
LW
X
OS
X
X
UW
X
I
X
X
LW
X
!T
X
!T
UW
X
OS
X
X
LW
X
OS
X
OS
Output
データパスは 2 ワード幅のため、1 ワードのみが削除される場合、データのシフトが必要です。
2 ワードが削除された後、FIFO は 1 サイクルの間書き込みを停止し、8 バイト・データの次のブ
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5-36
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アイドルの挿入
ロックで同期フラグ（rx_control[8]）が検出されます。また、ここには FIFO を経由しない非同
期ステータス信号 rx_enh_fifo_del も存在します。
図 5-33: IDLE Word Deletion
次の図は、レシーバ・データ・ストリームからのアイドル・ワードの削除を示しています。
Before Deletion
rx_parallel_data
00000000000004ADh
00000000000004AEh
0707070707FD0000h
000000FB07070707h
00000000000004AEh
0707070707FD0000h
AAAAAAAA000000FBh
After Deletion
rx_parallel_data
00000000000004ADh
Idle Deleted
図 5-34: OS Word Deletion
次の図は、レシーバ・データ・ストリームにおけるオーダ・セット・ワードの削除を示していま
す。
Before Deletion
rx_parallel_data
FD000000000004AEh
DDDDDD9CDDDDDD9Ch
00000000000000FBh
AAAAAAAAAAAAAAAAh
000000FBDDDDDD9Ch
AAAAAAAA00000000h
00000000AAAAAAAAh
After Deletion
rx_parallel_data
FD000000000004AEh
OS Deleted
アイドルの挿入
アイドルの挿入は、rx_enh_fifo_pempty フラグがディアサートされる際に 8 アイドルのグルー
プで実行されます。アイドルはアイドルまたは OS に続けて挿入することができます。アイド
ルは 8 バイトのグループに挿入されます。データのシフトは必要ありません。また、挿入されて
いる 8 バイトのアイドルに付属する同期ステータス rx_enh_fifo_insert 信号があります。
表 5-8: 2 アイドル・ワードが挿入されるケース
この表では、X=don’t care、S=開始、OS=オーダ・セット、I-DS=データ・ストリーム内のアイドル、IIn=挿入されたアイドルを示します。ケース 3 および 4 では、アイドルは LW と UW の間に挿入されま
す。
ケース
1
2
3
4
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ワード
入力
UW
I-DS
I-DS
I-In
LW
X
X
I-In
UW
OS
OS
I-In
LW
X
X
I-In
UW
S
I-In
S
LW
I-DS
I-DS
I-In
UW
S
I-In
S
LW
OS
OS
I-In
Output
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ベーシック・モード
5-37
図 5-35: IDLE Word Insertion
次の図は、レシーバ・データ・ストリームにおけるアイドル・ワードの挿入を示しています。
rx_parallel_data
Before Insertion
FD000000000004AEh
BBBBBB9CDDDDDD9Ch
00000000000000FBh
AAAAAAAAAAAAAAAAh
BBBBBB9CDDDDDD9Ch
0707070707070707h
00000000000000FBh
After Insertion
rx_parallel_data
FD000000000004AEh
Idle Inserted
ベーシック・モード
ベーシック・モードでは、RX FIFO はエラスティック・バッファとして動作します。FIFO 書き
込みイネーブルは、ギアボックス入力および出力データ幅のファンクションであるギアボック
ス・データ有効によって制御されます。rx_enh_fifo_pempty および rx_enh_fifo_pfull フラグを
モニタして、FIFO から読み取るかどうかを判断することができます。
RX KR FEC ブロック
KR FEC ブロック同期
正しく受信した KR FEC ブロック同期を有する FEC ブロックにロックすることによって、RX KR
FEC の FEC ブロック・デリニエーションを取得することができます。
注: KR FEC ブロック同期は、10GBASE-KR プロトコルを実装するために使用することができま
す。
KR FEC デスクランブラ
KR FEC デスクランブラ・ブロックは受信データをデスクランブルし、x58 + x39 +1 多項式を使用
してスクランブルされていないデータを再生成します。KR FEC 同期ブロック内のブロック境界
が検出される前、デスクランブラの入力におけるデータは KR FEC デコーダに直接送信されま
す。境界が検出されると、KR FEC 同期ブロックからのアラインメントされたワードは PN
（Psuedo Noise）シーケンスでデスクランブルされ、KR FEC デコーダに送信されます。
KR FEC デコーダ
KR FEC デコーダ・ブロックは、エラーで受信した 32 個の 65 ビット・ブロックを分析すること
によって FEC（2112、2080）デコーディング機能を実行します。また、各 FEC ブロックにつき
11 ビット以下のバースト・エラーを訂正することができます。
KR FEC RX ギアボックス
KR FEC RX ギアボックス・ブロックは、PMA データ幅を PCS チャネルの大きいバス幅に適応さ
せます。これは 64:65 の比率をサポートします。
トランスコード・デコーダ
トランスコード・デコーダ・ブロックは 64B/66B の同期ヘッダを再生成することによって、65
ビットから 64B/66B への再生機能を実行します。
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5-38
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2015.05.11
Arria 10 標準 PCS のアーキテクチャ
Arria 10 標準 PCS のアーキテクチャ
標準 PCS は最大 12 Gbps のデータ・レートで動作することができます。PCI-Express、CPRI 4.2+、
GigE、IEEE 1588 といったプロトコルはハード PCS でサポートされます。なお、他のプロトコル
はベーシック/カスタム（標準 PCS）トランシーバ・コンフィギュレーション・ルールを使用し
て実装することができます。
図 5-36: 標準 PCS のデータパスの図
Transmitter Standard PCS
Transmitter PMA
FPGA
Fabric
TX
FIFO
Byte Serializer
8B/10B Encoder
TX Bit Slip
Serializer
tx_serial_data
PRBS
Generator
tx_coreclkin
tx_clkout
/2, /4
tx_clkout
tx_pma_div_clkout
Receiver PMA
Receiver Standard PCS
RX
FIFO
Byte
Deserializer
Parallel Clock
(From Clock
Divider)
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
Parallel Clock
(Recovered)
rx_coreclkin
rx_clkout
tx_clkout
rx_clkout or
tx_clkout
/2, /4
PRBS
Verifier
rx_pma_div_clkout
Clock Generation Block (CGB)
ATX PLL
CMU PLL
fPLL
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clock
Serial Clock
トランスミッタ・データパス
TX FIFO（Enhanced PCS および PCIe Gen3 PCS と共有）
TX FIFO はトランスミッタ PCS と FPGA ファブリック間をインタフェースし、データおよびス
テータス信号の信頼性の高い転送を保証します。また、FPGA ファブリック・クロックと
tx_clkout（低速パラレル・クロック）間の位相差を補償します。TX FIFO は 8 の深度を有し、
低レイテンシ・モード、レジスタ・モード、および高速レジスタ・モードで動作します。
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TX FIFO 低レイテンシ・モード
5-39
図 5-37: TX FIFO のブロック図
Datapath to Byte Serializer,
8B/10B Encoder,
or Serializer
TX
FIFO
rd_clk
tx_clkout
Datapath from FPGA Fabric
or PIPE Interface
wr_clk
tx_coreclkin
TX FIFO の読み取りポートは低速パラレル・クロックによってクロックされ、書き込みポートは
または tx_coreclkin のいずれかによってクロックされます。tx_clkout 信号は 1 つ
のチャネルのみを使用している場合に使用されます。また、tx_coreclkin 信号は複数のチャネ
ルを使用している場合に使用されます。TX FIFO は PCIe Gen3 および Enhanced PCS データ・パ
スと共有されます。
tx_clkout
TX FIFO 低レイテンシ・モード
低レイテンシ・モードでは、FPGA ファブリックと接続している場合、2～3 サイクルのレイテン
シ（レイテンシ不確実性）が発生します。FIFO 空スレッショルドと FIFO フル・スレッショルド
の値は、FIFO の深度が浅くなるよう近い値として設定され、レイテンシを減少させます。
TX FIFO レジスタ・モード
レジスタ・モードは、厳しいレイテンシ要件を有するアプリケーションの FIFO レイテンシの不
確実性を取り除くために FIFO 機能をバイパスします。これは、FIFO の読み取りクロックを
FIFO の書き込みクロックと接続することによって実現します。FPGA ファブリックと接続して
いる場合、レジスタ・モードはレイテンシの 1 クロック・サイクルのみ発生させます。
TX FIFO 高速レジスタ・モード
このモードを選択すると、追加のレイテンシを持つオプションのレジスタ・インタフェースがイ
ネーブルされ、FPGA ファブリックと TX PCS 間におけるさらに高い最大周波数（fMAX）の使用
が可能となります。
バイト・シリアライザ
トランスミッタ・チャネルは FPGA ファブリックと比べてより高いクロック・レートで動作可能
であるため、特定のアプリケーションでは、FPGA ファブリック・インタフェースはトランスミ
ッタ・チャネル（PCS）と同じクロック・レートで動作することができません。バイト・シリア
ライザは、FPGA ファブリック・インタフェースのクロック・レートを最大制限値以下に保ちな
がら、トランスミッタ・チャネルがより高いデータ・レートで動作することを可能にします。こ
れは、チャネル幅（FPGA ファブリック‐PCS 間のインタフェース幅）を 2 倍または 4 倍に増加
し、クロック・レートをコアで半分もしくは 4 分の 1 にすることで実現します。バイト・シリア
ライザはディセーブルされるか、Serialize x2 または Serialize x4 モードで実行します。
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5-40
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結合バイト・シリアライザ
図 5-38: バイト・シリアライザのブロック図
dataout
(to the 8B/10 Encoder
or the TX Bit Slip)
Byte
Serializer
tx_clkout
datain (from the TX FIFO)
/2,
/4
関連情報
• 2-1 ページの Arria 10 トランシーバへのプロトコルの実装
• 4-1 ページのトランシーバ・チャネルのリセット
結合バイト・シリアライザ
結合バイト・シリアライザは Arria 10 デバイスで使用可能です。これは PIPE、CPRI などのアプ
リケーション、および複数のチャネルがグループにまとめられているカスタム・アプリケーショ
ンで使用されます。結合バイト・シリアライザは、バイト・シリアライゼーション中にチャネル
間のスキュー誘発を防ぐために、すべてのコントロール信号を結合することによって実装されま
す。このコンフィギュレーションでは、チャネルのうちの 1 つがマスタとして機能し、残りのチ
ャネルはスレーブとして機能します。
バイト・シリアライザ・ディセーブル・モード
ディセーブル・モードでは、バイト・シリアライザはバイパスされます。TX FIFO からのデータ
は、8B/10B エンコーダおよび TX ビットスリップがイネーブルされているか否かによって
8B/10B エンコーダ、TX ビットスリップ、またはシリアライザに直接送信されます。ディセーブ
ル・モードは、FPGA ファブリックと TX 標準 PCS が同じクロック・レートで動作することがで
きる、GigE のような低速アプリケーションで使用されます。
バイト・シリアライザ Serialize x2 モード
Serialize x2 モードは PCIe Gen1 または Gen2 プロトコル実装などの高速アプリケーションで使用
され、そこでは FPGA ファブリックは TX PCS ほど速く動作することができません。
Serialize x2 モードでは、バイト・シリアライザは 16 ビット、20 ビット（8B/10B エンコーダがイ
ネーブルされていない場合）、32 ビットおよび 40 ビット（8B/10B エンコーダがイネーブルされ
ていない場合）の入力データをそれぞれ 8 ビット、10 ビット、16 ビット、および 20 ビットのデ
ータにシリアル化します。TX FIFO からのパラレル・データ幅が半分になると、クロック・レー
トは倍になります。
バイト・シリアライゼーション後、バイト・シリアライザはまず、最下位ワードを転送し、それ
に続いて最上位ワードを転送します。たとえば、FPGA ファブリック-to-PCS インタフェース幅
が 32 の場合、バイト・シリアライザは最初に tx_parallel_data[15:0]を転送した後、
tx_parallel_data[31:16]を転送します。
関連情報
2-249 ページの PCI Express（PIPE）
PCIe プロトコルでの Serialize x2 モードの使用について詳しい情報を提供します。
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バイト・シリアライザ Serialize x4 モード
5-41
バイト・シリアライザ Serialize x4 モード
Serialize x4 モードは PCIe Gen3 プロトコル・モードなどの高速アプリケーションで使用され、そ
こでは FPGA ファブリックは TX PCS ほど速く動作することができません。
Serialize x4 モードでは、バイト・シリアライザは 32 ビットのデータを 8 ビットのデータにシリ
アル化します。TX FIFO からのパラレル・データ幅が 1/4 になると、クロック・レートは 4 倍に
なります。
バイト・シリアライゼーション後、バイト・シリアライザはまず、最下位ワードを転送し、それ
に続いて最上位ワードを転送します。たとえば、FPGA ファブリック-to-PCS インタフェース幅
が 32 の場合、バイト・シリアライザは最初に tx_parallel_data[7:0]を転送した後、続いて
tx_parallel_data[15:8]、tx_parallel_data[23:16]および tx_parallel_data[31:24]を転送しま
す。
関連情報
2-249 ページの PCI Express（PIPE）
PCIe プロトコルでの Serialize x4 モードの使用について詳しい情報を提供します。
8B/10B エンコーダ
8B/10B エンコーダは、8 ビットのデータと 1 ビットのコントロールを入力として取り込み、それ
らを 10 ビットの出力に変換します。8B/10B エンコーダは、10 ビット出力のランニング・ディス
パリティ・チェックを自動的に実行します。さらに、8B/10B エンコーダは tx_forcedisp および
tx_dispval ポートを使用して、ランニング・ディスパリティを手動で制御することができます。
図 5-39: 8B/10B エンコーダのブロック図
PCS-PMAインタフェース幅が20ビットのとき
PCS-PMAインタフェース幅が10ビットのとき
To the Serializer
From the Byte Serializer
datain[7:0]
To the Serializer
8B/10B Encoder
datain[15:8]
tx_datak
dataout[9:0]
8B/10B Encoder
tx_forcedisp
From the Byte Serializer
dataout[19:10]
MSB
Encoding
tx_dispval
tx_datak[1]
tx_forcedisp[1]
tx_dispval[1]
datain[7:0]
dataout[9:0]
LSB
Encoding
tx_datak[0]
tx_forcedisp[0]
tx_dispval[0]
PCS-PMA インタフェース幅が 10 ビットのとき、8 ビットのデータを 10 ビットの出力に変換す
るにあたって 1 つの 8B/10B エンコーダが使用されます。PCS-PMA インタフェース幅が 20 ビッ
トのとき、16 ビットのデータを 20 ビットの出力に変換するにあたって、カスケードされた 2 つ
の 8B/10B エンコーダが使用されます。最初の 8 つのビット（LSByte）は最初の 8B/10B エンコー
ダによってエンコードされ、次の 8 つのビット（MSByte）は 2 番目の 8B/10B エンコーダによっ
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5-42
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8B/10B エンコーダのコントロール・コード・エンコーディング
てエンコードされます。LSByte のランニング・ディスパリティは最初に計算され、MSByte のラ
ンニング・ディスパリティを計算するために 2 番目のエンコーダに渡されます。
注: PCS-PMA インタフェース幅が 8 ビットまたは 16 ビットのときは、8B/10B エンコーダをイネ
ーブルすることはできません。
8B/10B エンコーダのコントロール・コード・エンコーディング
図 5-40: コントロール・コード・エンコーディングの図
tx_clkout
tx_parallel_data[15:0]
tx_datak[1:0]
Code Group
D3.4
8378
BCBC
0
1
D24.3
D28.5
0F00
BF3C
0
K28.5
D15.0
D0.0
D31.5
D28.1
tx_datak 信号は、
tx_parallel_data ポートで送信されている 8 ビットのデータがコントロール・
ワードであるべきか、あるいはデータ・ワードであるべきかを示すために使用されます。
tx_datak が High のとき、8 ビットのデータはコントロール・ワード（Kx.y）としてエンコード
されます。また、tx_datak が Low のとき、8 ビットのデータはデータ・ワード（Dx.y）としてエ
ンコードされます。PCS-PMA インタフェース幅に応じて、tx_datak の幅は 1 ビットまたは 2 ビ
ットのいずれかになります。PCS-PMA インタフェース幅が 10 ビットのとき、tx_datak は 1 ビ
ット・ワードです。PCS-PMA インタフェース幅が 20 ビットのとき、tx_datak は 2 ビット・ワ
ードです。tx_datak の LSB は 8B/10B エンコーダに送信された入力データの LSByte に対応し、
MSB は 8B/10B エンコーダに送信された入力データの MSByte に対応します。
関連情報
8B/10B エンコーダのコードについての詳細は、Specifications & Additional Information を参照し
てください。
8B/10B エンコーダのリセット状態
8B/10B エンコーダは、tx_digitalreset 信号によってリセットされます。リセット状態中、
8B/10B エンコーダは tx_digitalreset が Low になるまで継続的に K28.5 を出力します。
8B/10B エンコーダのアイドル・キャラクタの置換機能
アイドル・キャラクタの置換機能は Gigabit Ethernet などのプロトコルで使用され、アイドル・
シーケンス状態を維持するためにランニング・ディスパリティが必要です。アイドル・シーケン
スの間、現在のパケットのランニング・ディスパリティが負の場合、常に次のパケットの最初の
バイトが開始するよう、ランニング・ディスパリティを維持する必要があります。
8B/10B エンコーダが 2 つのコード・グループで構成されるオーダ・セットを受信すると、デー
タのコード・グループの最後のランニング・ディスパリティが負になるよう 2 つ目のコード・グ
ループは/I1/または/I2 に変換されます。最初のコード・グループは/K28.5/であり、2 つ目のコー
ド・グループは/D21.5/または/D2.2/を除くデータのコード・グループです。オーダ・セット/I1/
（/K28.5/D5.6/）はランニング・ディスパリティを反転するために使用され、/I2/（/K28.5/D16.2/）
はランニング・ディスパリティを維持するために使用されます。
Altera Corporation
Arria 10 トランシーバ PHY のアーキテクチャ
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UG-01143
2015.05.11
8B/10B エンコーダの現在のランニング・ディスパリティの制御機能
5-43
8B/10B エンコーダの現在のランニング・ディスパリティの制御機能
8B/10B エンコーダは、10 ビットの出力データでランニング・ディスパリティ・チェックを実行
します。また、ランニング・ディスパリティは tx_forcedisp と tx_dispval を使用して制御する
ことができます。PCS-PMA インタフェース幅が 10 ビットのとき、tx_forcedisp と tx_dispval
はそれぞれ 1 つのビットです。PCS-PMA インタフェース幅が 20 ビットのとき、tx_forcedisp と
tx_dispval はそれぞれ 2 つのビットです。tx_forcedisp および tx_dispval の LSB は入力デー
タの LSByte に対応し、MSB は入力データの MSByte に対応します。
8B/10B エンコーダのビット反転機能
ビット反転機能は、入力データのビットの順序を反転します。ビット反転は 8B/10B エンコーダ
の出力で実行され、8B/10B エンコーダがディセーブルされている場合でも実行可能です。たと
えば、入力データが 20 ビット幅の場合、ビット反転はビット[0]とビット[19]、ビット[1]とビッ
ト[18]などを切り替えます。
8B/10B エンコーダのバイト反転機能
バイト反転機能は、PCS-PMA インタフェース幅が 16 ビットまたは 20 ビットの場合にのみ使用
することができます。バイト反転は 8B/10B エンコーダの出力時に実行され、8B/10B エンコーダ
がディセーブルされている場合でも実行可能です。この機能は LSByte を MSByte で入れ替えま
すが、MSByte を LSByte で入れ替えることも可能です。たとえば、PCS-PMA インタフェース幅
が 16 ビットである場合、[7:0]ビット（LSByte）は[15:8]ビット（MSByte）と入れ替えられ、[15:8]
ビット（MSByte）は[7:0]ビット（LSByte）と入れ替えられます。その結果、16 ビット・バスは
MSB から LSB となり、ビット[7:0]からビット[15:8]になります。
極性反転機能
極性反転機能は、ボード・レイアウト中にシリアル差動リンクの正と負の信号が誤って入れ替わ
ったときに使用されます。この機能は、Standard PCS の「Enable TX Polarity Inversion」オプショ
ンをイネーブルした後に tx_polinv ポートで制御することができます。極性反転機能は、入力デ
ータの各ビットの値を反転します。たとえば、入力データが 00101001 の場合、そのデータは極
性反転後 11010110 に変更されます。
擬似ランダム・バイナリ・シーケンス（PRBS）・ジェネレータ
注: エンハンスト PCS アーキテクチャの章にある PRBS ジェネレータの項を参照してください。
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
TX ビット・スリップ
TX ビット・スリップは、tx_std_bitslipboundarysel でワード境界を制御することを可能にしま
す。TX ビット・スリップ機能は、6 Gbps を超えるデータ・レートを有する CPRI などのアプリ
ケーションで使用されます。サポートされるビット・スリップの最大数は、PCS データ幅－1 で
す。また、スリップ方向は MSB から LSB へ、現在のワードから以前のワードへ、となります。
レシーバ・データパス
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5-44
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ワード・アライナ
ワード・アライナ
ワード・アライナは PMA からシリアル・データを受信し、コンフィギュレーションされたワー
ド・アラインメント・パターンに応じた正しいワード境界を有するようシリアル・データをリア
ライメントします。このワード・アラインメント・パターンの長さは 7、8、10、16、20、32、40
ビットになり得ます。
PCS-PMA 間のインタフェース幅に応じて、次のいずれかのモードでワード・アライナをコンフ
ィギュレーションすることができます。
•
•
•
•
ビット・スリップ
マニュアル・アラインメント
Synchronous state machine
確定的レイテンシ
図 5-41: ワード・アライナの条件とモード
Word
Aligner
Single
Width
Double
Width
8 Bit
Bit Slip Manual
10 Bit
Bit Slip
Deterministic
Latency (1)
16 Bit
Synchronous
State Machine
Manual
Bit Slip Manual
20 Bit
Bit Slip
Deterministic
Latency (1)
Synchronous
State Machine
Manual
注:
1. このオプションはCPRIモードで使用可能です。
ビット・スリップ・モードのワード・アライナ
ビット・スリップ・モードでは、ワード・アライナ動作は rx_bitslip で制御され、2 パラレル・
クロック・サイクルの間保持する必要があります。rx_bitslip の立ち上がりエッジごとに、ビ
ット・スリップ回路は受信データ・ストリームに 1 ビットをスリップし、ワード境界を 1 ビット
ずつ効率的にシフトします。ビット・スリップ・モードではパターン検出は使用されません。そ
のため、このモードでは rx_syncstatus は無効になります。
マニュアル・モードのワード・アライナ
マニュアル・アラインメント・モードでは、ワード・アライナ動作は rx_std_wa_patternalign
で制御されます。ワード・アライナ動作は、選択された PCS-PMA インタフェース幅に応じて
rx_std_wa_patternalign のエッジ・センシティブまたはレベル・センシティブになります。
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同期ステート・マシン・モードのワード・アライナ
5-45
表 5-9: ワード・アライナ rx_std_wa_patternalign の動作
PCS-PMA インタフェース幅
rx_std_wa_patternalign の動作
8
立ち上がりエッジ・センシティブ
10
レベル・センシティブ
16
立ち上がりエッジ・センシティブ
20
立ち上がりエッジ・センシティブ
がアサートされる場合、ワード・アライナは受信データ・ストリーム
内でプログラムされたワード・アラインメント・パターンを検索します。これにより、新しいワ
ード境界でワード・アラインメント・パターンを検出した場合、ワード境界を更新します。
rx_std_wa_patternalign がディアサートされる場合、新しいワード境界でワード・アラインメ
ント・パターンを検出しても、ワード・アライナは現在のワード境界を維持します。
rx_std_wa_patternalign
データパスと同じレイテンシを有する rx_syncstatus および rx_patterndetect 信号は FPGA フ
ァブリックに転送され、ワード・アライナの状態を示します。
がアサートされた後、最初のワード・アラインメント・パターンを受
信すると、 rx_syncstatus と rx_patterndetect の両方は 1 パラレル・クロック・サイクルの間
High にドライブされます。その後、同じワード境界で受信したいずれのワード・アラインメン
ト・パターンは、1 クロック・サイクルの間 rx_patterndetect のみを High にします。また、そ
の後、異なるワード境界で受信したいずれのワード・アラインメント・パターンは、
rx_std_wa_patternalign がアサートされる場合にのみ、ワード・アライナを新しいワード境界
にリアラインメントします。ワード・アライナは、新しいワード境界にリアラインメントするた
びに 1 パラレル・クロック・サイクルの間 rx_syncstatus をアサートします。
rx_std_wa_patternalign
同期ステート・マシン・モードのワード・アライナ
同期ステート・マシン・モードでは、有効な同期コード・グループのプログラムされた数または
オーダ・セットが受信されると、同期が取得されたことを示すために rx_syncstatus が High に
ドライブされます。rx_syncstatus 信号は、誤ったコード・グループのプログラムされた数が中
間グッド・グループを受信することなく受信されるまで常に High にドライブされます。その後
rx_syncstatus は Low にドライブされます。
ワード・アライナは、プログラムされた数の有効な同期コード・グループが再び受信されるま
で、同期の喪失（rx_syncstatus が Low のまま）を示します。
確定的レイテンシ・モードのワード・アライナ
確定的レイテンシ・モードでは、ステート・マシンはビット・レベル・レイテンシの不確実さを
取り除きます。PMA のデシリアライザは、リセット状態を終了するときにビット・レベル・レ
イテンシの不確実さを作成します。
PCS は PMA からの着信データでパターン検出を実行します。PCS は、境界をクロック・スリッ
プするシリアル・ビットの数を PMA に示した後に、データをアラインメントします。
着信データをリアライメントする必要がある場合、別のパターン・アラインメントを開始するた
めに rx_std_wa_patternalign を再度アサートする必要があります。rx_std_wa_patternalign を
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5-46
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各
アサートすると、ワード・アラインメントが既に同期を達成している場合、同期を失う可能性が
あります。これにより rx_syncstatus が Low になることがあります。
表 5-10: PCS-PMA インタフェース幅とプロトコルの実装
PCS-PMA インタフェース幅
プロトコルの実装
8
ベーシック
10
•
•
•
•
•
16
ベーシック
20
• CPRI
• ベーシック
• ベーシック・レート・マッチ
ベーシック
ベーシック・レート・マッチ
CPRI
PCIe Gen1 および Gen2
GigE
各ワード・アライナ・モードにおけるワード・アライナのパターン長
表 5-11: 各ワード・アライナ・モードにおけるワード・アライナのパターン長
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
ビット・スリップ 8
8
Altera Corporation
rx_std_wa_
patternalign
rx_syncstatus
の動作
の動作
Rx_std_wa_
patternalign
N/A
rx_patterndetect の動作
N/A
はワード・アラ
インメントに
影響しません。
シングル幅の
ワード・アライ
ナは、BITSLIP
信号をアサー
トさせる FPGA
ファブリック
がトグルする
ときのみ、ワー
ド境界を更新
します。
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各
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
Manual
8、16
ビット・スリップ 7
rx_std_wa_
patternalign
rx_syncstatus
の動作
の動作
5-47
rx_patterndetect の動作
ワード・アライワード・アライ現在のワード境界に
ンメントは Rx_ ナが新しい境ワード・アラインメン
界にアライント・パターンが現れた
std_wa_
メントするととき、1 パラレル・ク
patternalign
ロック・サイクルの間
によって制御き、1 パラレ
され、この信号ル・クロック・ High にアサートされ
のエッジ・センサイクルの間ます。
シティブです。 High にアサー
トされます。
Rx_std_wa_
patternalign
N/A
N/A
はワード・アラ
インメントに
影響しません。
シングル幅の
ワード・アライ
ナは、BITSLIP
信号をアサー
トさせる FPGA
ファブリック
がトグルする
ときのみ、ワー
ド境界を更新
します。
10
Manual
7、10
Arria 10 トランシーバ PHY のアーキテクチャ
フィードバック
ワード・アライワード・アライ現在のワード境界に
ンメントは Rx_ ナが新しい境ワード・アラインメン
界にアライント・パターンが現れた
std_wa_
メントするととき、1 パラレル・ク
patternalign
ロック・サイクルの間
によって制御き、1 パラレ
され、この信号ル・クロック・ High にアサートされ
のレベル・センサイクルの間ます。
シティブです。 High にアサー
トされます。
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5-48
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各
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
確定的レイテンシ 10
（CPRI モードの
み）
rx_std_wa_
patternalign
rx_syncstatus
の動作
の動作
ワード・アライ —
ンメントは Rx_
rx_patterndetect の動作
—
std_wa_
patternalign
によって制御
され（この信号
のエッジ・セン
シティブ）、ス
テート・マシン
は CPRI および
OBSAI アプリ
ケーションの
RX パスで確定
的レイテンシ
を達成するた
めに、PMA と
共に動作しま
す。
同期ステート・マ 7、10
シン
ビット・スリップ 16
16
Altera Corporation
同期条件が満
たされる限り
はワード・アラ High を維持し
インメントにます。
影響しません。
Rx_std_wa_
patternalign
Rx_std_wa_
patternalign
N/A
現在のワード境界に
ワード・アラインメン
ト・パターンが現れた
とき、1 パラレル・ク
ロック・サイクルの間
High にアサートされ
ます。
N/A
はワード・アラ
インメントに
影響しません。
ダブル幅のワ
ード・アライナ
は、BITSLIP 信
号をアサート
させる FPGA
ファブリック
がトグルする
ときのみ、ワー
ド境界を更新
します。
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各
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
Manual
8、16、32
rx_std_wa_
patternalign
rx_syncstatus
の動作
の動作
5-49
rx_patterndetect の動作
ワード・アライワード・アライ現在のワード境界に
ンメントは Rx_ ナがワード・アワード・アラインメン
ラインメント・ト・パターンが現れた
std_wa_
パターンにアとき、1 パラレル・ク
patternalign
の立ち上がりラインメントロック・サイクルの間
エッジによっした後、High を High にアサートされ
て制御されま維持します。ます。
rx_std_wa_
す。
patternalign
で立ち上がり
エッジを受信
すると、新しい
ワード・アライ
ンメント・パタ
ーンが受信さ
れるまで Low
になります。
ビット・スリップ 7
20
Arria 10 トランシーバ PHY のアーキテクチャ
フィードバック
Rx_std_wa_
patternalign
N/A
N/A
はワード・アラ
インメントに
影響しません。
ダブル幅のワ
ード・アライナ
は、BITSLIP 信
号をアサート
させる FPGA
ファブリック
がトグルする
ときのみ、ワー
ド境界を更新
します。
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5-50
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各
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
Manual
rx_std_wa_
patternalign
rx_syncstatus
の動作
の動作
rx_patterndetect の動作
7、10、20、ワード・アライワード・アライ現在のワード境界に
40
ンメントは Rx_ ナがワード・アワード・アラインメン
ラインメント・ト・パターンが現れた
std_wa_
パターンにアとき、1 パラレル・ク
patternalign
の立ち上がりラインメントロック・サイクルの間
エッジによっした後、High を High にアサートされ
て制御されま維持します。ます。
rx_std_wa_
す。
patternalign
で立ち上がり
エッジを受信
すると、新しい
ワード・アライ
ンメント・パタ
ーンが受信さ
れるまで Low
になります。
確定的レイテンシ 10
（CPRI モードの
み）
ワード・アライ —
ンメントは rx_
—
std_wa_
patternalign
（この信号のエ
ッジ・センシテ
ィブ）と、CPRI
および OBSAI
アプリケーシ
ョンの RX パス
で確定的レイ
テンシを達成
するために
PMA を制御す
る確定的レイ
テンシ・ステー
ト・マシンによ
って制御され
ます。
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ワード・アライナの RX ビット反転機能
PCS-PMA
インタフ
ェース幅
サポートされるワサポートさ
ード・アライナ・モれるワー
ード
ド・アライ
ナ・パター
ン長
同期ステート・マ 7、10、20
シン
rx_std_wa_
patternalign
の動作
rx_std_wa_
patternalign
信号をドライ
ブする FPGA
ファブリック
は、ワード・ア
ラインメント
に影響しませ
ん。
rx_syncstatus
の動作
同期条件が満
たされる限り
High を維持し
ます。
5-51
rx_patterndetect の動作
現在のワード境界に
ワード・アラインメン
ト・パターンが現れた
とき、1 パラレル・ク
ロック・サイクルの間
High にアサートされ
ます。
ワード・アライナの RX ビット反転機能
RX ビット反転機能は、PMA から受信したデータの順序を反転させます。この機能はワード・ア
ライナの出力で実行され、ワード・アライナがディセーブルされている場合でも実行可能です。
PMA から受信したデータが 10 ビット・データ幅である場合、ビット反転機能は、ビット[0]とビ
ット[9]、ビット[1]とビット[8]などを切り替えます。たとえば、10 ビット・データが 1000010011
の場合、ビット反転機能がイネーブルされていると、データを 1100100001 に変更します。
ワード・アライナの RX バイト反転機能
RX バイト反転機能は、PCS-PMA 間のインタフェース幅が 16 ビットまたは 20 ビットの場合にの
み使用可能です。この機能は PMA から受信したデータの順序を反転させます。RX バイト反転
は受信したデータの LSByte と MSByte、またはその逆を反転します。受信データが 20 ビットの
場合、ビット[0..9]はビット[10..20]と入れ替えられます。それにより、20 ビット・データは[[10..20],
[0..9]]となります。たとえば、20 ビット・データが 11001100001000011111 である場合、バイト反
転機能はデータを 10000111111100110000 に変更します。
RX 極性反転機能
RX バイト反転機能は、PMA から受信した各ビットのデータを反転します。受信データが 10 ビ
ットであれば、Bit[0] の内容は、その補数に変換されます。同じく~bit[0]、bit[1]はその補数に変
換され、~bit[1]、bit[2]はその補数に変換され、 ~bit[2]はその補数に変換されます。具体的には、
10 ビット・データが 1111100000 である場合、バイト反転機能はデータを 0000011111 に変更しま
す。
レート・マッチ FIFO
レート・マッチ FIFO は、データ・ストリーム内のスキップ/アイドル・キャラクタを挿入および
削除することにより、ローカル・クロックとリカバリ・クロック間における最大± 300 ppm の周
波数差を補償します。レート・マッチ FIFO の動作には、いくつかの異なるプロトコル固有モー
ドがあります。すべてのプロトコル固有モードは、以下のパラメータによって決定されます。
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5-52
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8B/10B デコーダ
• レート・マッチ削除—書き込みクロックが読み取りクロックよりも高い周波数を有している
ことにより、書き込みポインタと読み取りポインタ間の距離が一定の値を超えた場合に起こ
ります。
• レート・マッチ挿入—読み取りクロックが書き込みクロックよりも高い周波数を有している
ことにより、書き込みポインタと読み取りポインタ間の距離が一定の値を下回る場合に起こ
ります。
• レート・マッチ・フル—書き込みポインタがラップ・アラウンドし、緩慢に進行する読み取
りポインタに追いつく場合に起こります。
• レート・マッチ空—読み取りポインタが緩慢に進行する書き込みポインタに追いつく場合に
起こります。
レート・マッチ FIFO は、以下の 6 つのモードで動作します。
•
•
•
•
•
•
Basic Single Width
Basic Double Width
GigE
PIPE
PIPE 0 ppm
PCIe
関連情報
• How to Implement the Basic Rate Match Protocol Using the Arria 10 Transceiver Native PHY IP
Core
各モードでのレート・マッチ FIFO の実装について詳しい情報を提供します。
• 2-322 ページのベーシック（シングル幅）モードのレート・マッチ FIFO
ベーシックのシングル幅モードでのレート・マッチ FIFO の実装について詳しい情報を提供し
ます。
• 2-324 ページのベーシック（ダブル幅）モードのレート・マッチ FIFO
ベーシックのダブル幅モードでのレート・マッチ FIFO の実装について詳しい情報を提供しま
す。
• 2-112 ページの GbE および IEEE 1588v2 に準拠した GbE の Arria 10 トランシーバへの実装方
法
GigE モードでのレート・マッチ FIFO の実装について詳しい情報を提供します。
• 2-249 ページの PCI Express（PIPE）
PCIe モードでのレート・マッチ FIFO の実装について詳しい情報を提供します。
• 2-268 ページの Arria 10 トランシーバでの PCI Express（PIPE）の実装方法
PIPE モードでのレート・マッチ FIFO の実装について詳しい情報を提供します。
• 2-313 ページのベーシック/カスタム、およびベーシック/カスタムとレート・マッチの標準
PCS コンフィギュレーションを使用する
8B/10B デコーダ
8B/10B デコーダの一般的な機能は、10 ビットのエンコードされた値を入力として取得し、8 ビ
ットのデータ値と 1 ビットのコントロール値を出力として生成することです。イネーブルされ
たレート・マッチ FIFO とのコンフィギュレーションでは、8B/10B デコーダはレート・マッチ
FIFO からデータを受信します。ディセーブルされたレート・マッチ FIFO とのコンフィギュレ
ーションでは、8B/10B デコーダはワード・アライナからデータを受信します。8B/10B デコーダ
は以下の 2 つの条件の下で動作します。
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8B/10B デコーダ
5-53
• PCS-PMA インタフェース幅が 10 ビットで、FGPA ファブリック-PCS インタフェース幅が 8
ビットのとき
• PCS-PMA インタフェース幅が 20 ビットで、FGPA ファブリック-PCS インタフェース幅が 16
ビットのとき
図 5-42: Single-Width および Double-Width モードの 8B/10B デコーダ
Double-Width Mode
Single-Width Mode
datain[19:10]
rx_dataout[15:8]
8B/10B Decoder
(MSB Byte)
8B/10B Decoder
(LSB Byte)
rx_datak
rx_errdetect
rx_disperr
rx_errdetect[1]
rx_disperr[1]
rx_dataout[7:0]
datain[9:0]
rx_datak[1]
recovered clock or
tx_clkout[0]
Current Running Disparity
rx_dataout[7:0]
datain[9:0]
8B/10B Decoder
(LSB Byte)
recovered clock or
tx_clkout[0]
rx_datak[0]
rx_errdetect[0]
rx_disperr[0]
recovered clock or
tx_clkout[0]
PCS-PMA インタフェース幅が 10 ビットのとき、変換を実行するにあたって 1 つの 8B/10B デコ
ーダが使用されます。PCS-PMA インタフェース幅が 20 ビットのときは、カスケードされた 2 つ
の 8B/10B デコーダが使用されます。受信した 20 ビットのエンコードされたデータの 10 ビット
LSByte が最初にデコードされ、終了ランニング・ディスパリティが 10 ビット MSByte のデコー
ドを実行する 8B/10B デコーダに転送されます。カスケードされた 8B/10B デコーダは、20 ビッ
トのエンコードされたデータを 16 ビットのデータ+2 ビット・コントロール識別子にデコードし
ます。2 ビット・コントロール識別子の MSB と LSB は、デコードされた 16 ビットのデータ・コ
ード・グループの MSByte と LSByte に対応します。デコードされたデータは、バイト・デシリア
ライザまたは RX FIFO に供給されます。
Arria 10 トランシーバ PHY のアーキテクチャ
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5-54
UG-01143
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8B/10B デコーダのコントロール・コード・エンコーディング
8B/10B デコーダのコントロール・コード・エンコーディング
図 5-43: コントロール・コード・グループ検出中の 8B/10B デコーダ
When the PCS-PMA Interface Width is 10 Bits
tx_clkout
TX
datain[9:0]
D3.4
D24.3
D28.5
K28.5
D15.0
D0.0
D31.5
D3.4
83
78
BC
BC
0F
00
BF
83
rx_datak
RX
dataout[7:0]
When the PCS-PMA Interface Width is 20 Bits
tx_clkout
TX
datain[19:10]
D3.4
D28.5
D15.0
D3.4
D3.4
D28.5
D15.0
D3.4
D24.3
K28.5
D15.0
D3.4
D24.3
K28.5
D15.0
D3.4
rx_datak[1:0]
00
01
00
01
dataout[15:0]
16’h8378
16’hBCBC
16’h8378
16’hBCBC
datain[9:0]
00
00
RX
16’h0F0F
16’h8383
16’h0F0F
16’h8383
8B/10B デコーダは、デコードされた 8 ビット・コード・グループがデータ・コード・グループ
であるのか、あるいはコントロール・コード・グループであるのかを rx_datak 上に示します。
受信した 10 ビット・コード・グループが IEEE 802.3 仕様で規定されている 12 のコントロール・
コード・グループ（/Kx.y/）のいずれかである場合、rx_datak は High にドライブされます。ま
た、受信した 10 ビット・コード・グループがデータ・コード・グループ(/Dx.y/)は High にドラ
イブされます。また、受信した 10 ビット・コード・グループがデータ・コード・グループ
rx_datak は Low にドライブされます。
8B/10B デコーダのランニング・ディスパリティ・チェッカ機能
8B/10B デコーダのモジュールには、ランニング・ディスパリティ・チェッカがあります。この
チェッカは、レート・マッチ出力に基づいて現在のランニング・ディスパリティの値とエラーを
チェックします。rx_runningdisp と rx_disperr はそれぞれ、正または負のディスパリティとデ
ィスパリティ・エラーを示します。
擬似ランダム・バイナリ・シーケンス（PRBS）チェッカ
注: エンハンスト PCS アーキテクチャの章にある PRBS チェッカの項を参照してください。
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Arria 10 トランシーバ PHY のアーキテクチャ
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2015.05.11
バイト・デシリアライザ
5-55
関連情報
• 5-18 ページの Arria 10 エンハンスト PCS のアーキテクチャ
バイト・デシリアライザ
バイト・デシリアライザは、トランシーバが FPGA ファブリックでサポートされるデータ・レー
トよりも高いデータ・レートで動作することを可能にします。バイト・デシリアライザは、選択
されたデシリアライゼーション・モードに応じてデータ幅を 2 倍または 4 倍に乗算し、リカバ
リ・データをデシリアライズします。バイト・デシリアライザは、FPGA ファブリック・インタ
フェース周波数の上限を超えていないデザインのオプションです。また、バイト・デシリアライ
ザは Quartus II トランシーバ・ネイティブ PHY でディセーブルすることによってバイパスする
ことができます。なお、バイト・デシリアライザは、ディセーブル、Deserialize x2、および
Deserialize x4 モードで動作します。
図 5-44: バイト・デシリアライザのブロック図
Datapath from the
8B/10B Decoder,
Rate Match FIFO,
or Word Aligner
Byte
Deserializer
Low speed
parallel clock
Datapath to the RX FIFO
/2,
/4
バイト・デシリアライザ・ディセーブル・モード
ディセーブル・モードでは、バイト・デシリアライザはバイパスされます。8B/10B デコーダ、
レート・マッチ FIFO、またはワード・アライナからのデータは、8B/10B デコーダとレート・マ
ッチ FIFO がイネーブルされているか否かによって RX FIFO に直接送信されます。ディセーブ
ル・モードは、GigE のような低速アプリケーションで使用され、FPGA ファブリックと PCS が
同じクロック・レートで動作することができます。
バイト・デシリアライザ Deserialize x2 モード
Deserialize x2 モードは PCIe Gen1 または Gen2 プロトコル実装などの高速アプリケーションで使
用され、そこでは FPGA ファブリックは TX PCS ほど速く動作することができません。
Deserialize x2 モードでは、バイト・デシリアライザは 8 ビット、10 ビット（8B/10B エンコーダ
がイネーブルされていない場合）、16 ビットおよび 20 ビット（8B/10B エンコーダがイネーブル
されていない場合）の入力データをそれぞれ 16 ビット、20 ビット、32 ビット、および 40 ビッ
トのデータにデシリアライズします。ワード・アライナからのパラレル・データ幅が倍になる
と、クロック・レートは半分になります。
Arria 10 トランシーバ PHY のアーキテクチャ
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5-56
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2015.05.11
バイト・デシリアライザ Deserialize x4 モード
バイト・デシリアライザ Deserialize x4 モード
Deserialize x4 モードは、FPGA ファブリックが TX PCS ほど速く動作することができない高速ア
プリケーションで使用されます。
Deserialize x4 モードでは、バイト・デシリアライザは 8 ビットのデータを 32 ビットのデータに
デシリアライズします。ワード・アライナからのパラレル・データ幅が 4 倍になると、クロッ
ク・レートは 1/4 になります。
結合バイト・デシリアライザ
結合バイト・デシリアライザは、PIPE などのチャネル・バンドル・アプリケーションで使用可
能です。このコンフィギュレーションでは、すべてのチャネルのバイト・デシリアライザのコン
トロール信号はまとめて結合されます。マスタ・チャネルは他のすべてのチャネルを制御し、チ
ャネル間スキューを防ぎます。
RX FIFO（Enhanced PCS および PCIe Gen3 PCS と共有）
RX FIFO はレシーバ側の PCS と FPGA ファブリック間をインタフェースし、データおよびステ
ータス信号の信頼性の高い転送を保証します。また、FPGA ファブリックとレシーバ側の PCS 間
の位相差を補償します。RX FIFO は 8 の深度を有し、レジスタ FIFO モードと低レイテンシ・モ
ードで動作します。
図 5-45: RX FIFO のブロック図
RX
FIFO
Datapath from
Byte Deserializer, 8B/10B Decoder,
Rate Match FIFO, or Deserializer
Parallel clock
(recovered)
from clock divider
wr_clk
rx_clkout
Datapath to FPGA Fabric
or PIPE Interface
rd_clk
rx_coreclkin
RX FIFO 低レイテンシ・モード
低レイテンシ・モードは、FPGA ファブリックと接続している場合、レイテンシの 2～3 サイク
ルを発生させます。FIFO 空および FIFO フル・スレッショルド値は、FIFO の深度が浅くなり、
レイテンシが減少するよう近く設定されます。
RX FIFO レジスタ・モード
レジスタ・モードは、厳しいレイテンシ要件を有するアプリケーションの FIFO レイテンシの不
確実性を取り除くために FIFO 機能をバイパスします。これは、FIFO の読み取りクロックを
FIFO の書き込みクロックと接続することによって実現します。FPGA ファブリックと接続して
いる場合、レジスタ・モードはレイテンシの 1 クロック・サイクルのみ発生させます。
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Arria 10 トランシーバ PHY のアーキテクチャ
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UG-01143
2015.05.11
5-57
Arria 10 PCI Express Gen3 PCS のアーキテクチャ
Arria 10 PCI Express Gen3 PCS のアーキテクチャ
Arria 10 のアーキテクチャは PCIe Gen3 仕様をサポートします。アルテラは、PCI Express ソリュ
ーションを実装するにあたって 2 つのオプションを提供しています。
• アルテラ・ハード IP ソリューションを使用することができます。このパッケージは、MAC
レイヤおよびフィジカル（PHY）レイヤ機能の両方を提供します。
• MAC を FPGA コアに実装し、PIPE インタフェースを介してこの MAC をトランシーバ PHY
に接続することができます。
この項では、PIPE 3.0 ベースの Gen3 PCS アーキテクチャの基本的なブロックに焦点を当てます。
PIPE 3.0 ベースの Gen3 PCS は 128b/130b ブロック・エンコーディング/デコーディング方式を使
用します。なお、これは Gen1 と Gen2 で使用される 8B/10B 方式とは異なります。130 ビットの
ブロックは 2 ビットの同期ヘッダと 128 ビットのデータ・ペイロードを有します。このため、
Arria 10 デバイスには Gen3 の速度で機能をサポートする個別の Gen3 PCS が含まれます。この
PIPE インタフェースは、Gen1、Gen2、および Gen3 のデータ・レート間でデータとクロックの
シームレスな切り替えをサポートし、PIPE 3.0 機能のサポートを提供します。PCIe Gen3 PCS は、
ハード IP がバイパスされた PIPE インタフェースだけでなくハード IP がイネーブルされた
PIPE インタフェースをサポートします。
図 5-46: Gen3 PCS のブロック図
TX PCIe Gen3 PCS
TX Phase
Compensation
FIFO
Gearbox
32
Standard
PCS
FPGA
Fabric
tx_coreclkin
TX
PMA
32
tx_clkout
tx_clkout
PIPE Interface
CDR
Control
/4
Auto-Speed Negotiation
Gen3 x1, x2, x4, x8
RX Phase
Compensation
FIFO
32
rx_coreclkin
32
Rate Match
FIFO
RX
PMA
Block
Synchronizer
pll_pcie_clk
RX PCIe Gen3 PCS
tx_clkout
rx_clkout or
tx_clkout
rx_clkout
Clock Generation Block (CGB)
ATX PLL
fPLL
Clock Divider
tx_clkout or rx_clkout
Serial Clock
Parallel and Serial Clocks
hclk for ASN Block
Parallel and Serial Clocks
Serial Clock
Input Reference Clock
Arria 10 トランシーバ PHY のアーキテクチャ
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5-58
UG-01143
2015.05.11
トランスミッタ・データパス
関連情報
2-249 ページの PCI Express（PIPE）
PCIe Gen1、Gen2、および Gen3 の実装とコンフィギュレーションについての詳細は、"Supported
PIPE Features"を参照してください。
Altera Hard IP for PCIe Users Guide
トランスミッタ・データパス
この項では、 Gen3 PCS トランスミッタの TX FIFO とギアボックスについて説明します。
TX FIFO（Standard PCS および Enhanced PCS と共有）
各チャネルの TX FIFO は、PCS チャネルと FPGA ファブリック間でデータおよびステータス信
号の信頼性の高い転送を保証します。また、TX FIFO は低速パラレル PCS クロックと FPGA フ
ァブリック・クロック間の位相差を補償します。なお、Standard PCS と Enhanced PCS は RX およ
び TX FIFO を共有します。ハード IP モードでは、TX FIFO はレジスタ・モードで動作し、PIPE
モードでは、低レイテンシ・モードで動作します。
TX FIFO は、PIPE Gen1、Gen2 および Gen3 コンフィギュレーションでは低レイテンシ・モード
で動作します。FPGA ファブリックと接続している場合、低レイテンシ・モードは 3～4 サイク
ルのレイテンシを発生させます。FIFO 空スレッショルドと FIFO フル・スレッショルドの値は、
FIFO の深度が浅くなるよう近い値として設定され、レイテンシを減少させます。
関連情報
5-38 ページの Arria 10 標準 PCS のアーキテクチャ
TX FIFO についての詳細です。
ギアボックス
PCIe 3.0 ベース仕様は、SKP オーダ・セットを除いて 130 ビットのブロック・サイズを指定し、
可変長になります。130 ビットのデータ・パスの実装は多くのリソースを要するため、PCIe Gen3
PCS データ・パスは 32 ビット幅として実装されます。TX PMA データ幅は 32 ビットに固定さ
れ、ブロック・サイズは 130 ビット（変動あり）であるため、130 ビットを 32 ビットに変換す
るにあたってギアボックスが必要になります。
リソースの使用率を削減するデータ・パスが 32 ビットで実装されていため、TX PCS のギアボッ
クス・ブロックは 130 ビット・ブロック（tx_parallel_data[127:0] + pipe_tx_sync_hdr[1:0]）
を TX PMA で必要となる 32 ビットのデータに変換します。130 ビット・データは、32 ビットの
データ・パスで 34 (32 + 2-bit sync header), 32, 32, 32 として受信されます。最初のサイクルの間に、
ギアボックスは 34 ビット入力データを 32 ビット・データに変換します。次の 3 クロック・サイ
クルの間、ギアボックスは 32 ビット・データを形成するために隣接するサイクルからのビット
をマージします。ギアボックスを正しく動作させるためには、16 シフトごとにデータ内でギャ
ップを提供する必要があります。これは、ギアボックス内で初期の 34 ビットを 32 ビットに変換
するにあたって、各シフトは 2 つの追加のビットを有するためです 16 シフトの後、ギアボック
スは送信された追加の 32 ビット・データを有します。そのため、入力データ・ストリームでギ
ャップが必要になりますが、このギャップは、入力データ(tx_parallel_data)の 16 ブロックご
とに 1 サイクルの間、pipe_tx_data_valid を Low にドライブすることによって達成されます。
関連情報
2-261 ページのギアボックス
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Arria 10 トランシーバ PHY のアーキテクチャ
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2015.05.11
レシーバ・データパス
5-59
レシーバ・データパス
この項では、Gen3 PCS レシーバのブロック・シンクロナイザ、レート・マッチ FIFO、および
RX FIFO について説明します。
ブロック・シンクロナイザ
PMA のパラレル化は任意のワード境界で起こります。そのため、RX PMA CDR からのパラレ
ル・データは意味のあるキャラクタ境界にリアラインメントする必要があります。PCI-Express
3.0 ベース仕様では、SKP ブロックを除いて、データは 130 ビット・ブロックを使用して形成さ
れることの概略が定められています。
SKP オーダ・セットは 66、98、130、162、または 194 ビット長になり得ます。ブロック・シンク
ロナイザは、着信ストリームの正しい境界を特定し、ブロック・アラインメントを達成するため
に電気的アイドル終了シーケンス・オーダ・セット（または高速トレーニング・シーケンス
（NFTS）オーダ・セットの最後の番号）またはスキップ（SKP）オーダ・セットを検索します。
また、ブロックは、可変長になり得るため、SKP オーダ・セットの受信に続いて新しいブロック
境界にリアラインメントされます。
レート・マッチ FIFO
非同期システムでは、アップストリーム・トランスミッタとローカル・レシーバは独立した基準
クロックでクロックすることができます。リカバリ・クロック・ドメインからローカル・レシー
バの基準クロック・ドメインにラッチされると、データは、数百 PPM のオーダにおける周波数
差によって破損されることがあります。レート・マッチ FIFO は、FIFO がそれぞれ空になる、あ
るいはフルになるのを維持するために、データ・ストリームの SKP シンボルを挿入または削除
することによって、これら 2 つのクロック・ドメイン間の小さなクロック周波数差を補償しま
す。
PCI-Express 3.0 ベース仕様は、SKP オーダ・セット（OS）が 66、98、130、162、または 194 ビッ
ト長になり得ることを定義しています。SKP OS は、2 ビット同期、8 ビット SKP END、および
24 ビット LFSR = 34 ビットの固定ビットを備えています。レート・マッチ/クロック補償ブロッ
クは、FIFO がそれぞれ空になる、あるいはフルになるのを維持するため、4SKP キャラクタ（32
ビット）を追加または削除します。FIFO がフルに近い状態になれば、マッチ/クロック補償ブロ
ックは SKP が検出されるたびに書き込みをディセーブルすることによって 4 SKP キャラクタ
（32 ビット）を削除します。FIFO がほぼ空になった場合は、FIFO からのデータの読み取りを開
始および停止するためにデザインが SKP オーダ・セットを待ち、発信データに SKP を挿入しま
す。実際の FIFO コア（メモリ・エレメント）は PCS チャネルの共有メモリ・ブロックにありま
す。
Arria 10 トランシーバ PHY のアーキテクチャ
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5-60
UG-01143
2015.05.11
RX FIFO（Standard PCS および Enhanced PCS と共有）
図 5-47: レート・マッチ FIFO
fifo_pempty
data_out
SKIP
Inserter
rd_en
data
fifo_pfull
Asynchronous
FIFO
rd_clk
wr_en
data
SKIP
Deleter
data_in
wr_clk
RX FIFO（Standard PCS および Enhanced PCS と共有）
各チャネルの RX FIFO は、PCS チャネルと FPGA ファブリック間におけるデータおよびステー
タス信号の信頼性の高い転送を保証します。RX FIFO は、パラレル PCS クロックと FPGA ファ
ブリック・クロック間の位相差を補償します。PIPE モードでは、RX FIFO は低レイテンシ・モ
ードで動作します。
関連情報
5-38 ページの Arria 10 標準 PCS のアーキテクチャ
RX FIFO についての詳細です。
PIPE インタフェース
この項では、PIPE インタフェースの自動速度ネゴシエーションとクロック・データ・リカバリ・
コントロールについて説明します。
自動速度ネゴシエーション
PIPE 3.0 モードで動作中、自動速度ネゴシエーションはトランシーバの動作速度を制御します。
PHY-MAC からの pipe_rate 信号をモニタすることにより、この機能はへトランシーバを PIPE
Gen1 動作モードから Gen2 動作モードへ、または PIPE Gen1 動作モードから Gen2 動作モード、
Gen3 動作モード変更したり、逆に Gen2 動作モードから Gen1 動作モードへ、そして Gen2 動作
モード、Gen3 動作モードから Gen1 動作モードへ変更します。インタフェースのクロック・レ
ートは、データ・スループットが一致するよう調整されます。
関連情報
2-258 ページのレート切り替え
クロック・データ・リカバリ・コントロール
PIPE Gen3 モードで動作中、CDR コントロール機能は L0s 高速終了に使用されます。電気的アイ
ドル・オーダ・セット（EIOS）を検出すると、この機能は CDR を強制的に Lock-To-Reference モ
ードにすることによって、CDR のマニュアル・コントロールを実行します。電気的アイドルか
らの終了が検出されると、この機能は高速データ・ロックを達成するために CDR を Lock-To-Data
モードにします。　Altera Corporation
Arria 10 トランシーバ PHY のアーキテクチャ
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リコンフィギュレーション・インタフェース
とダイナミック・リコンフィギュレーション
2015.05.11
UG-01143
更新情報
6
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この章では、トランシーバ・ネイティブ PHY IP コアとトランシーバ PLL IP コアの一部である
Arria 10 リコンフィギュレーション・インタフェースの使用方法とその目的について説明しま
す。
ダイナミック・リコンフィギュレーションとは、デバイスの動作中に変更要件を満たすようにト
ランシーバ・チャネルと PLL を動的に修正するプロセスのことを意味します。Arria 10 のトラン
シーバ・チャネルと PLL は完全なカスタマイズが可能であり、システムが動作環境に適応する
ことを可能にします。デバイスの動作中または次のパワーアップ時にリコンフィギュレーショ
ンを動的にトリガすることでチャネルと PLL のカスタマイズが可能です。ダイナミック・リコ
ンフィギュレーションは、Arria 10 トランシーバ・ネイティブ PHY、fPLL、ATX PLL、および
CMU PLL IP コアで使用することができます。
以下のアプリケーション用にトランシーバ・チャネルあるいは PLL 設定を動的に変更するには、
リコンフィギュレーション・インタフェースを使用します。
• TX および RX アナログ設定を調整することでシグナル・インテグリティを微調整する場合
• PRBS ジェネレータおよびチェッカといったトランシーバ・チャネル・ブロックをイネーブル
もしくはディセーブルする場合
• CPRI、SATA、あるいは SAS アプリケーションでオート・ネゴシエーションを実行するため
にデータ・レートを変更する場合
• 標準 PCS データバスとエンハンスト PCS データバス間で切り替えることで Ethernet（1G/
10G）アプリケーションのデータ・レートを変更する場合
• CPRI のようなマルチデータ・レートをサポートするプロトコル用に TX PLL 設定を変更する
場合
• あるデータ・レートから別のデータ・レートへ Changing RX CDR 設定を変更する場合
• マルチデータ・レート・サポート用に複数の TX PLL 間で切り換える場合
ネイティブ PHY IP コアおよび送信 PLL IP コアは、ダイナミック・リコンフィギュレーションの
実行が可能になる以下の機能を提供します。
•
•
•
•
リコンフィギュレーション・インタフェース
コンフィギュレーション・ファイル
Multiple reconfiguration profiles（Native PHY のみ）
Embedded reconfiguration streamer（Native PHY のみ）
2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
©
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
6-2
UG-01143
2015.05.11
各
• Altera Debug Master Endpoint （ADME）
• オプションのリコンフィギュレーション・ロジック
• オン・ダイ・インスツルメンテーション（ODI）
各トランシーバ・チャネルと PLL は、Avalon Memory-Mapped（Avalon-MM）リコンフィギュレ
ーション・インタフェースを備えています。リコンフィギュレーション・インタフェースは、各
チャネルと PLL のプログラム可能なスペースへの直接のアクセスを提供します。各チャネルと
PLL は独自の専用 Avalon-MM インタフェースを有するため、Avalon-MM が Avalon-MM リコン
フィギュレーション・インタフェースにどう接続されているかによってチャネルを同時あるいは
連続的に、動的に変更することができます。チャネルおよび PLL リコンフィギュレーション・
インタフェースとの通信には、Avalon 準拠のマスタが必要です。
図 6-1: Arria 10 トランシーバ IP コアのリコンフィギュレーション・インタフェース
Arria 10 Native PHY IP
Avalon-Compliant Master
Ch0: Avalon
Reconfiguration
Interface
Embedded Controller in FPGA
or Embedded Processor on PCB
Ch1: Avalon
Reconfiguration
Interface
Arria 10 Transceiver PLL IP
Avalon
Reconfiguration
Interface
Arria 10 トランシーバ・ネイティブ PHY および送信 PLL IP コアを使用する場合、IP インスタン
スに指定したパラメータをコンフィギュレーション・ファイルとして保存できるオプションがあ
ります。このコンフィギュレーション・ファイルは、IP インスタンスのアドレスとデータ値を
保存します。
ネイティブ PHY IP では、ダイナミック・リコンフィギュレーション・プロセスを自動化する 2
つの新しい機能が提供されています。
• Multiple reconfiguration profiles—ダイナミック・リコンフィギュレーションに向けて同じ IP
Parameter Editor 内で複数のコンフィギュレーションあるいはプロファイルをイネーブルしま
す。これにより、PHY IP が複数のコンフィギュレーションあるいはプロファイルに対しパラ
メータ設定を作成、保存、解析することが可能になります
• Embedded reconfiguration streamer—リコンフィギュレーション・プロファイル・ストレージ
およびリコンフィギュレーション・コントロール・ロジックに向けて HDL を PHY IP ファイ
ルに埋め込みます
Altera Debug Master Endpoint（ADME）およびオプションのリコンフィギュレーション・ロジッ
クは、検証とデバッグ用にネイティブ PHY および送信 PLL OP コアで利用可能なオプション機
Altera Corporation
リコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレーション
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UG-01143
2015.05.11
チャネルおよび PLL ブロックのリコンフィギュレーション
6-3
能です。ADME は JTAG ベースのエンベデッド・マスタで、IP への JTAG 接続を提供します。
ADME は、トランシーバ内でソフト・レジスタとハード・レジスタに接続する Avalon-MM トラ
ンザクションを実行することが可能です。
オプションのリコンフィギュレーション・ロジックは、ネイティブ PHY および送信 PLL IP コア
で提供されるソフト・ロジックで、エンベデッド・デバッグを容易にします。このロジックによ
り、ユーザ・ロジックやデバッグ・ツールといったデバッグ機能へ簡単にアクセスすることがで
きます。
オン・ダイ・インスツルメンテーション（ODI）は、ネイティブ PHY IP のオプション機能で、
ODI 使用時に加速ビットおよびエラーの蓄積へのソフト・ロジックを埋め込むことが可能とな
ります。ODI はリカバリされたアナログ信号の質をモニタし、リカバリされた信号の質を向上
させるように設定を操作します。
関連情報
•
•
•
•
•
•
•
6-4 ページのリコンフィギュレーション・インタフェースとのインタラクト
6-3 ページのチャネルおよび PLL ブロックのリコンフィギュレーション
6-7 ページのコンフィギュレーション・ファイル
6-10 ページの複数のリコンフィギュレーション・プロファイル
6-11 ページの Embedded Reconfiguration Streamer
6-46 ページのエンベデッド・デバッグ機能
6-14 ページのダイナミック・リコンフィギュレーション実行の手順
チャネルおよび PLL ブロックのリコンフィギュレーション
以下の表に Arria 10 デバイスで利用可能なダイナミック・リコンフィギュレーション機能の一部
をリストします。
リコンフィギュレーション・インタフェースとダイナミック・リコンフィギュレーション
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Altera Corporation
6-4
UG-01143
2015.05.11
リコンフィギュレーション・インタフェースとのインタラクト
表 6-1: Arria 10 ダイナミック・リコンフィギュレーション機能のサポート
リコンフィギュレーション
機能
PMA アナログ機能
•
•
•
•
VOD
Pre-emphasis
ディシジョン・フィードバック・イコライゼーション（DFE）
オン・ダイ・インスツルメンテーション（ODI）
TX PLL
チャネル・リコンフィギュレ • TX ローカル・クロック・ディバイダ
ーション
• TX PLL の切り替え
RX CDR
• RX CDR 設定
• RX CDR リファレンス・クロックの切り替え
データパスの切り替え
• 標準、エンハンスト、PCS ダイレクト
PLL リコンフィギュレーショ
ン
PLL 設定
• カウンタ
PLL リファレンス・クロックの切り替え
関連情報
• Step 4: Reset Transceiver Channels or Transceiver PLLs
• 6-68 ページのサポートされない機能
リコンフィギュレーション・インタフェースとのインタラクト
各送信 PLL およびチャネルは、1 つの専用 Avalon-MM スレーブ・インタフェースを備えていま
す。また、送信 PLL インタフェースには、最大で 1 つのレコンフィギュレーション・�

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