エピタキシャル基板を用いた半導体デバイスの ESD 特性 ESD Characteristics of Semiconductor Device with Epitaxy on P+ Substrate 鈴木 輝夫 Teruo Suzuki 伊藤 誠吾 Seigo Ito 門馬 秀夫* Hideo Monma 富士通ＶＬＳＩ株式会社 ＶＬＳＩ研究所 VLSI Laboratory, FUJITSU VLSI LIMITED *富士通株式会社 半導体第 1 事業本部 ファブ事業部 * FAB Business & Engineering Div. Logic LSI Group FUJITSU LIMITED [ 要 旨 ] 近 年 ､ 結 晶 中 の 欠 陥 の 減 少 ､ リ ー ク 特 性 の 改 善 ､ ラ ッ チ ア ッ プ 耐 量 の 向 上 な ど を 図 る た め Epi 基 板 が 用 い ら れ る 様 に な っ て き た 。今 回 ､ Epi 基 板 と CZ 基 板 と の ESD 特 性 を 比 較 調 査 す る こ と に よ り ､ Epi 厚 が 薄 い 基 板 は ､放 電 抵 抗 (保 護 抵 抗 )を 挿 入 す る と 微 少 リ ー ク 電 流 が 発 生 し ､ESD が 弱 く な る こ と が わ か っ た ｡ こ の 微 少 リ ー ク の 発 生 原 因 は ､基 板 の 低 抵 抗 化 お よ び 放 電 抵 抗 挿 入 に よ り ､ ESD 保 護 回 路 の 動 作 が 遅 延 し て ､pn 接 合 に 過 剰 ス ト レ ス が か か っ た 為 で あ る 。 1. は じ め に 半 導 体 デ バ イ ス の 微 細 化 、高 密 度 化 、シ ャ ロ ー 化 が 加 速 し 、性 能 は 飛 躍 的 に 向 上 し て き て い る が 、 Ｅ Ｓ Ｄ (Electro Static Discharge)に 対 し て は む し ろ 弱 く な っ て き て い る [ 1 ] [ 2 ] 。ま た ､保 護 回 路 は 外部から侵入するＥＳＤサージを速やかに吸収 し 内 部 回 路 の 破 壊 を 防 ぐ こ と が 目 的 で あ る が 、最 近のプロセスは保護回路自体のＥＳＤ耐圧低下 が 指 摘 さ れ て き て い る [ 3 ] [ 4 ] [ 5 ] [ 6 ] 。例 え ば 、保 護 回路にＬＤＤトランジスタを用いるとゲート・ ドレインのオーバーラップ領域でリーク電流が 発 生 し 易 く な っ た り 、配 線 の 微 細 化 、コ ン タ ク ト サ イ ズ の 縮 小 化 に よ っ て 、p n 接 合 よ り も Ａ ｌ - Ｓ ｉ 界 面 で 放 電 エ ネ ル ギ ー 損 失 が 大 き く な り 、熱 破 壊 が 発 生 し 易 く な っ た 指 摘 も あ る [7][8]。 ま た 、 ゲート・ソース・ドレインのシリサイド化によ る シ ー ト 抵 抗 の 低 下 は ､ト ラ ン ジ ス タ の 性 能 向 上 に反比例してＥＳＤ耐圧の低下をもたらす傾向 に あ る [9]｡ 最 近 で は 、結 晶 中 の 細 微 な 欠 陥 も 無 視 で き な く な り 、 エ ピ タ キ シ ャ ル ( 以 下 Epi) 基 板 が 用 い ら れ る 様 に な っ て き た 。Epi 化 に よ っ て 回 路 の リ ー ク 特 性 は 大 幅 に 改 善 さ れ 、ラ ッ チ ア ッ プ 耐 量 の 向 上 、 マ イ ク ロ ラ フ ネ ス 低 減 に よ る 酸 化 膜 質 の 向 上 ､メ モリのリフレッシュ特性の向上などの効果があ る が [10] 、Ｅ Ｓ Ｄ 耐 量 は ど う で あ ろ う か 。本 報 告 で は Epi 基 板 と Ｃ Ｚ ( C z o c h r a l s k i m e t h o d )基 板 の Ｅ Ｓ Ｄ 特 性 を 比 較 し て 、破 壊 に い た る 動 作 メ カ ニ ズ ム の 解 明 と 問 題 点 ､更 に 最 適 な 保 護 回 路 構 造 について検討を行った。 SOURCE DRAIN n+ n+ FOX p- epi Silicide ρ=10Ωcm p+ substrate ρ=0.01-0.02Ωcm 図1 Epi基板 保護回路の断面略図 References [1] Y.Fong and C.Hu,“The Effects of High Electric Field Transients on Thin Gate Oxide MOSFETs”,EOS/ESD SymposiumProc., pp.252-257,1987. [2] Joop Bruines and Leo Sevat,“An Analysis of Low Voltage ESD Damage in Advanced CMOS Processes,”EOS/ESD Symposium Proc., pp.143-150,1990. [3] Kiyohiro Muranaka,“ESD Level in LDD MOS Structure”,Japan(RCJ), EOS/ESD Symposium, E-2, pp.9-14,1991. [4] M.Satsutani, Y.kataoka and T.Wada,“Study of the Leakage Current on ESD Phenomena”,Japan(RCJ), EOS/ESD Symposium, pp.41-46,1995. [5] Y.Fukuda , K.Kato and E.Umemura,“The Relation between Waveform and Threshold Voltages on ESD Testing Method of Semiconductor Devices”, Japan(RCJ), EOS/ESD Symposium,5E-04, pp.47-52,1995. [6] Y.Fukuda, I.Kurachi and K.Yamaguti,“New ESD Failure Phenomena of LDD Transistor”,Japan(RCJ), EOS/ESD Symposium, 2E-01, pp.1-6,1992. [7] Kueing-Long Chen,“The Effects of Interconnect Process and Snapback Voltage on the ESD Failure Threshold of NMOS Transistors”,IEEE Trans. Electron Device, Vol.35, NO.12, pp.2140-2150,1988. [8] K.Suzuki, Y.Yaguthi and M.Sato,“Elimination of Electrostatick Problems for LSI”,Japan(RCJ), EOS/ESD Symposium, 4E-05, pp.27-37,1994. [9] Thomas L. Polgreen and Amitava Chatterjee, “Improving the ESD Failure Threshold of Silicided n-MOS Output Transistors By Ensuring Uniform Current Flow”,IEEE Trans. Electron Device, Vol.39, NO.2, pp.379-388,1992. [10] Sun S.Kim and W.Wijaranakula,“The Effect of the Crystal Grown-in Defects on the Pause Tail Characteristics of Megabit Dynamic Random Access Memory Devices”,Journal of ElectroChemical Society,Vol.141,No.7, pp.1872-1878,1994. [11]Fu-Chieh Hsh,Ping-Keung Ko,Simon Tam,Chenming Hu and Richard S.Muller ,“An Analytical Breakdown Model for Short-Channel MOSFET‘s”,IEEE Trans. Electron Device, Vol ED-29, No.11, pp.1735-1740,1982. [12] N.Maeda,Y.Kataoka,K.Matsushita and T.Wada, “ESD Phenomena in Scaled Semiconductor Device”,TECHNICAL REPORT OF IEICE, R90-65, pp.47-52, 1991.
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