SoC ブローシャ

アルテラの
～ユーザーによるカスタマイズが可能～
ARM ベース SoC
S oC
Design the Way You Want
～デザインを自由自在に～
もし、
アプリケーションに合わせて必要な IP (Intellectual Property) やペリフェラルを選択して、
カスタム SoC (System on a
Chip) を素早く開発できるとしたら…。
複数のディスクリート・デバイスを 1 つに統合して、システム消費電力、
コスト、およびボード・サイズを削減しつつ性能を向
上できるとしたら…。
最終製品をハードウェア、
ソフトウェアの両面から差別化できるチップがあるとしたら…。
アルテラの 28nm Cyclone® V および Arria® V ファミリ製品「アルテラ SoC デバイス」なら、そうしたカスタム・デバイスのデ
ザインが可能です。20nm プロセス技術をベースにした Arria 10 SoC は、Arria V SoC ユーザー向けに性能をアップグレード
し、強化されたセキュリティ機能を提供します。Stratix® 10 SoC は、インテルの最先端の 14nm トライゲート (FinFET) シリコ
ン・プロセス・テクノロジで製造されたクアッドコア ARM® Cortex®-A53 プロセッサにより、最高の性能をユーザーに提供し
ます。
アルテラの SoC は、
どのデバイスを選択しても、市場要件の変化やインタフェース規格の変更に適応できます。広範な
システム・ペリフェラル、
アルテラ IP、
カスタム IP、サードパーティ IP が用意されており、
アルテラのデザイン・ツールを使用し
て素早くカスタム・システムを開発することが可能です。
アルテラは、
アルテラ・パートナーと共に、お客様のソフトウェア開発
ニーズに応える包括的なツール、オペレーティング・システム、およびミドルウェアを提供しています。
アルテラ SoC とは?
アルテラの SoC は、ARM® ベースのハード・プロセッサ・システム (HPS) に、マルチコア ARM プロセッサ、ペリフェラル、
メモ
リ・コントローラと高性能インタコネクト・バックボーンを組み合わせて FPGA ファブリックに統合したものです。
アルテラ SoC には、以下の利点があります。
• 2 つのチップ (プロセッサ＋FPGA) を 1 つに統合することにより、
システム消費電力、
コスト、およびボード・スペースを削減
• ハード・プロセッサ・システム (HPS) と FPGA 間の高スループット・データ・パスによってシステム性能を向上
• カスタム・ハードウェアおよびソフトウェアにより最終製品を差別化
• ハードウェアまたはソフトウェアの潜在的なエラーからシステムを保護する誤り訂正符号 (ECC) およびメモリ保護機能を
搭載することによってシステムの信頼性を強化
• アルテラ独自の FPGA 対応デバッグ・ツールを使用して、
ターゲットに対する卓越した可視性、制御性、および生産性を実
現する、ARM との互換性のあるソフトウェアの開発を容易に
2 アルテラ SoC の主な特長
ARM ベースのハード・プロセッサ・システム
(HPS)
Arria 10 SoC ブロック図
ハード・プロセッサ・システムは、デュアルコア ARM
HPS
Cortex®-A9 MPCore™ プロセッサ、広範なペリフェラル
群、および FPGA 内のロジックと共有されるマルチポー
高速シリアル・
トランシーバ
ト・メモリ・コントローラで構成されています。ハード・
プロセッサ・システムは、性能の向上とハード IP による
コスト削減の組み合わせによるプログラマブル・ロジッ
クの柔軟性をもたらします。
• 実装されたペリフェラル群により、プログラマブル・
トランシーバごとの
ハード IP 、
8b/10b PCS、
10GBase-KR FEC、
Interlaken PCS
fPLL
ロジックへ各ペリフェラルの実装が不要になり、
より
多くの FPGA リソースをアプリケーション固有のカス
タム・ロジックに利用できるようになるほか、消費電
ハード・メモリ・
コントローラ、
汎用 I/O、I/O PLL、
I/O セル、LVDS
ALM、分散メモリ
PCI Express Gen3
ハード IP
M20K メモリ・ブロック
浮動小数点をハード化した
可変精度 DSP ブロック
力の削減にもつながります。
• プロセッサと FPGA ロジックによって共有される
「ハード」マルチポート SDRAM メモリ・コントロー
デュアル ARM Cortex-A9 ベースのハード・プロセッサ・システム
ラは、DDR2、DDR3、DDR4、LPDDR2、LPDDR3、
ハード・プロセッサ・システム (HPS)
RLDRAM 3、および QDR II+ SDRAM デバイスのサ
ARM Cortex -A9
ポートに加え、統合された ECC 機能によって、高信
NEON
頼性アプリケーションやセーフティ・クリティカル・ア
ARM Cortex -A9
FPU
32 KB L1 キャッシュ
プリケーションに最適です。
NEON
FPU
32 KB L1 キャッシュ
512 KB L2 キャッシュ
高速インタコネクト
QSPI
フラッシュ
SD/SDIO/
MMC1
USB OTG
(x2)1
DMA
(8 チャネル)
UART (x2)
専用
HPS IO
I2C (x5)
NAND
フラッシュ1 および 2
DMA 付き
EMAC (3 個)1
SPI (x2)
MPFE3
FPGA
コンフィギュレーション
ハード・プロセッサ・システムと FPGA ファブリック間の
高スループット・データ・パスは、2 チップ・ソリューショ
ンでは実現不可能なレベルのインタコネクト性能を提
JTAG デバッグ／
トレース
256 KB
RAM
タイマ
(11 個)
LW
HPS ‒ CORE
HPS - CORE
ブリッジ
CORE - HPS
ブリッジ
AXI 32
AXI
32/64/128
AXI
32/64/128
供します。HPS と FPGA ファブリックの緊密な統合によ
り、
プロセッサと FPGA 間のデータ・コヒーレンシを維
A
C
P
持しつつ、125 Gbps (Arria V SoC)を超えるピーク帯域
幅を実現します。
注：
柔軟な FPGA ファブリック
Stratix 10 SoC の最大 550 万個のロジック・エレメント
1 DMA (Direct Memory Access) 搭載
2 誤り訂正コード (ECC) 搭載
3 ハード・メモリ・コントローラへのマルチポート・フロント・エンド・インタフェース
(LE) の FPGA ロジック・ファブリックがもたらす柔軟性
により、
カスタム IP のほか、
アルテラまたはアルテラ・パートナーが提供するコンフィギュレーション済みの標準 IP をデザインに実装すること
でシステムの差別化を図ることができ、以下を可能にします。
• 各種インタフェース／プロトコル規格および規格変更に素早く対応
• FPGA へのカスタム・ハードウェアの追加により、
タイム・クリティカルなアルゴリズムの高速化や大きな競争力を実現
• PCI Express® (PCIe®) ポートや追加のマルチポート・メモリ・コントローラをはじめとする FPGA 内のハード・ロジック機能の利用により、消
費電力および FPGA リソース要件を削減
3
S oC
業界をリードする Linux サポート
アルテラは、kernel.org で最新安定版カーネルをアップグレードし、Linux コミュニティに対応しています。また、
www.rocketboards.org のパブリック Git ツリーを 2 週間おきにアップデートすることにより、最新のリリースをサポートして
います。
アップストリーム
SoC FPGA/Nios® II プロセッサ向け Linux に対するアルテラのアプローチは、主に kernel.org と DENX.de への SoC FPGA/
Nios II コードの修正および改善のアップストリームを中心としています。そのため、
アルテラは重要な戦略としてアップスト
リームを担当する Linux チームを編成しました。
デリバリー
SoC FPGA アーキテクチャ向けの最新安定版カーネルの提供に加え、
アルテラは U-Boot、LTSI カーネル、PREEMPT_RT 適用
済み LTSI カーネル、およびメタ・アルテラ・レイヤもサポートしています。
こ
のコードは、Yocto 互換の Angstrom ディストリビューションに対応し、動
作テスト済みです。
このコードは、
アルテラ SoC に取り組む Linux 開発者の
ための「ワンストップショップ」
である RocketBoards.org のパブリック・コー
ド・リポジトリから入手できます。
RocketBoards.org コード・リポジトリから、以下が提供されています。
• 最新安定版カーネル
• LTSI カーネル
• PREEMPT_RT 適用済み LTSI カーネル
• U-Boot
• Angstrom ディストリビューション用メタ・アルテラ・レイヤ
アルテラが進める SoC Linux イノベーション
アルテラは、Linux カーネル kernel.org に貢献しています。具体的には、FPGA のプログラミング／リコンフィギュレーション
のための FPGA マネージャ・フレームワークなどの新機能を Linux カーネルに追加することにより、イノベーションを進めて
います。
さらに、
ダイナミック・デバイス・ツリーによるメモリ・マップ・リコンフィギュレーションを改善するためにカーネルの
機能強化も図っています。
商用オペレーティング・システム
アルテラ SoC FPGA には、オープン・ソースの Linux や Android に加え、Wind River VxWorks、Green Hills Software
Integrity RTOS、Micrium µC/OS- II および µC/OS-III、
イー・フォース µC3、
イーソル eT-Kernel など、20 を超える商用オペレー
ティング・システムが利用できます。アルテラによる SoC オペレーティング・システムのサポートの最新リストについては、
ウェブサイト (www.altera.co.jp/products/soc/ecosystem.html) をご覧ください。
4 SoC：幅広い製品ポートフォリオ
アルテラは、ローエンドからミッドレンジ、ハイエンドまでのアプリケーションに対応する幅広い SoC 製品ポートフォリオを提供してい
ます。
多様なニーズに応える FPGA
Stratix 10 SoC は、次世代ハード・プロセッサ・システム (HPS) を含む帯域幅とシステム統合に
関する画期的な利点をもたらします。革新的な HyperFlex™ アーキテクチャを備え、インテルの
14nm トライゲート・プロセスで製造される Stratix 10 デバイスは、画期的なレベルの性能と以前
は想像できなかった電力効率を実現します。64 ビットのクアッドコア ARM Cortex-A53 プロセッ
サ、高度なヘテロジニアス開発、およびアルテラ SDK for OpenCL™ や SoC エンベデッド・デザイ
ン・スイート (EDS) などのデバッグ・ツールとの組み合わせにより、Stratix 10 デバイスは業界で
最も汎用性に優れたヘテロジニアス・コンピューティング・プラットフォームを提供します。
20nm Arria 10 SoC は、
ミッドレンジ・アプリケーションの最適な性能、消費電力効率、
スモー
ル・フォーム・ファクタ、および低コストを実現します。TSMC の 20nm プロセス・テクノロジを
ベースにした Arria 10 SoC は、デュアルコア ARM Cortex-A9 HPS と浮動小数点デジタル信号
処理 (DSP) ブロックのハード化などの業界をリードするプログラマブル・ロジック・テクノロジ
を兼ね備えています。Arria 10 SoC は、Arria V SoC と同じデュアルコア ARM Cortex-A9 プロ
セッサを使用することにより、Arria V SoC デザインに容易な性能アップグレードおよびソフト
ウェア・マイグレーション・パスを提供します。
Arria V SoC は、
リモート無線ヘッド (RRH)、LTE 基地局、マルチファンクション・プリンター
(MFP)などのミッドレンジ・アプリケーションに必要な性能とコスト／低消費電力性をバランス
よく兼ね備えています。高速 FPGA ファブリック、高速 I/O、および高速トランシーバによって高
いシステム性能を実現したほか、豊富な DSP を備えた Arria V FPGA ファブリックは、
ミッドレン
ジ・アプリケーションのコスト要件と消費電力要件を満たしながら、最大 1,600 GMACS および
300GFLOPS の性能を提供します。
Arria V SoC ファミリには以下の 2 種類があります。
• Arria V SX SoC (ARM ベース・ハード・プロセッサ・システムおよび 6.5536 Gbps トランシー
バ内蔵)
• Arria V ST SoC (ARM ベース・ハード・プロセッサ・システムおよび最大 10.3125 Gbps トラン
シーバ内蔵)
Cyclone V SoC は、業界で最も低いコストと消費電力に加え、量産アプリケーションの差別化
に最適なレベルの性能を提供します。前世代のデバイスに比べて最大 40 % のトータル消費
電力削減を実現しており、ロジックの効率的な集積化能力、内蔵トランシーバ・オプションのほ
か、可変精度 DSP ブロックによって最大 150 GMACS および 100 GFLOPS のデジタル信号処
理 (DSP) 性能を提供します。Cyclone V SoC デバイスは、性能要件に応じてシングルコアまた
はデュアルコアの Cortex-A9 プロセッサを選択できます。
Cyclone V SoC ファミリには以下の 3 種類があります。
• Cyclone V SE SoC (ARM ベース・ハード・プロセッサ・システム内蔵)
• Cyclone V SX SoC (ARM ベース・ハード・プロセッサ・システムおよび 3.125 Gbps トランシー
バ内蔵)
• Cyclone V ST SoC (ARM ベース・ハード・プロセッサ・システムおよび 5 Gbps トランシーバ内蔵)
5
S oC
SoC ファミリ
HPS
最大
周波数
ファミリ
Cyclone V
SoC
Arria V SoC
Arria 10
SoC
925 MHz
1.05 GHz
1.50 GHz
Stratix 10
SoC
KLE
ブロック・
メモリ
(Mb)
可変精度
マルチ
プライヤ・
ブロック
最大 FPGA
ユーザー
I/O 数
HPS
専用
I/O 数
最大
トランシーバ数
(GP)
トランシーバ
最大データ・レート
(Gbps)
SOC
ハード・
メモリ・
コントローラ
FPGA
ハード・
メモリ・
コントローラ
ハード PCIe®
25
1.4
36
145
181
6
3
1
1
各 2 個、Gen1
40
2.7
58
145
181
6
3
1
1
各 2 個、Gen1
85
4.0
87
288
181
9
5
1
1
各 2 個、Gen2
110
5.6
112
288
181
9
5
1
1
各 2 個、Gen2
350
17.3
809
528
208
30 / 16
6 / 10
1
3
各 2 個、Gen2
460
22.8
1,068
528
208
30 / 16
6 / 10
1
3
各 2 個、Gen2
160
9
156
288
17
12
17.4
1
4
各 1 個、Gen3
220
11
191
288
17
12
17.4
1
4
各 1 個、Gen3
270
15
830
384
17
24
17.4
1
4
各 2 個、Gen3
320
17
985
384
17
24
17.4
1
4
各 2 個、Gen3
480
28
1,368
492
17
36
17.4
1
4
各 2 個、Gen3
570
35
1,523
588
17
48
17.4
1
4
各 2 個、Gen3
660
42
1,688
588
17
48
17.4
1
4
各 2 個、Gen3
500
43
1,152
488
48
24
28
1
10
各 1 個、Gen3
650
50
1,440
488
48
24
28
1
10
各 1 個、Gen3
850
68
2,016
736
48
48
28
1
14
各 2 個、Gen3
1,100
86
2,520
736
48
48
28
1
14
各 2 個、Gen3
1,650
114
3,145
704
48
96
28
1
14
各 4 個、Gen3
2,100
127
3,744
704
48
96
28
1
14
各 4 個、Gen3
2,500
195
5,011
1,160
48
144
28
1
24
各 6 個、Gen3
2,800
229
5,760
1,160
48
144
28
1
24
各 6 個、Gen3
4,500
137
1,980
1,640
48
72
28
1
34
各 3 個、Gen3
5,500
137
1,980
1,640
48
72
28
1
34
各 3 個、Gen3
Cyclone V および Arria V SoC パッケージ
トランシーバ非内蔵デバイス(FPGA ユーザーI/O ピン数)
ファミリ
Cyclone V
SoC
Arria V SoC
HPS I/O
6 トランシーバ内蔵デバイス(FPGA ユーザーI/O ピン数, トランシーバ数)
KLE
U484-WB
19x19
U672-WB
23x23
F896-WB
31x31
U672-WB
23x23
(I/O, 3G/5G)
25
66
145
–
145, 6
–
–
–
–
40
66
145
–
145, 6
–
–
–
–
F896-WB
31x31
(I/O, 3G/5G)
F896-FC
31x31
(I/O, 6G, 10G)
F1152-FC
35x35
(I/O, 6G, 10G)
F1517-FC
40x40
(I/O, 6G, 10G)
85
66
145
288
145, 6
288, 9
–
–
–
110
66
145
288
145, 6
288, 9
–
–
–
350
–
–
–
–
–
170, 12, 4
350, 18, 8
528, 30, 16
460
–
–
–
–
–
170, 12, 4
350, 18, 8
528, 30, 16
161
181
181
181
181
208
208
208
Arria 10 SoC スモール・フォーム・ファクタ・パッケージ
U19 (U484)
(19x19 mm2)
F27 (F672)
(27x27 mm2)
F29 (F780)
(29x29 mm2)
GPIO, 3 V I/O, LVDS, XCVR
GPIO, 3 V I/O, LVDS, XCVR
GPIO, 3 V I/O, LVDS, XCVR
10AS016
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AS022
192, 48, 72, 6
240, 48, 96, 12
288, 48, 120, 12
10AS027
–
240, 48, 96, 12
360, 48, 156, 12
10AS032
–
240, 48, 96, 12
360, 48, 156 , 12
10AS048
–
–
360, 48, 156, 12
デバイス
パッケージ・オプションおよび I/O ピン：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア、およびトランシーバ数
Arria 10 SoC I/O とトランシーバ (XCVR) に最適化されたパッケージ
F34
(35x35 mm2)
(H = 24 XCVRs)
F35
(35x35 mm2)
(K = 36 XCVRs)
F40
(40x40 mm2)
(N = 48 XCVRs)
F40
(40x40 mm2)
(K = 36 XCVRs)
GPIO, 3 V I/O, LVDS, XCVR
GPIO, 3 V I/O, LVDS, XCVR
GPIO, 3 V I/O, LVDS, XCVR
GPIO, 3 V I/O, LVDS, XCVR
10AS027
384, 48, 168, 24
384, 48, 168, 24
–
–
10AS032
384, 48, 168, 24
384, 48, 168, 24
–
–
10AS048
492, 48, 222, 24
396, 48, 174, 36
–
–
10AS057
492, 48, 222, 24
396, 48, 174, 36
588, 48, 270, 48
648, 96, 324, 36
10AS066
492, 48, 222, 24
396, 48, 174, 36
588, 48, 270, 48
648, 96, 324, 36
デバイス
パッケージ・オプションおよび I/O ピン：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア、およびトランシーバ数
Stratix 10 SoC パッケージ
F1152
(35x35
mm2)
F1760
(42.5x42.5
mm2)
F2112
(47.5x47.5
mm2)
F2112
(47.5x47.5
mm2)
F2112
(47.5x47.5
mm2)
F2112
(47.5x47.5
mm2)
F2397
(50x50
mm2)
F2397
(50x50
mm2)
F2397
(52.5x52.5
mm2)
F2912
(55x55
mm2)
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
GPIO, 3 V I/O,
LVDS, XCVR
10SX050
344, 8,
172, 24
488, 8,
240, 24
–
–
–
–
–
–
–
–
10SX065
344, 8,
172, 24
488, 8,
240, 24
–
–
–
–
–
–
–
–
10SX085
–
688, 16,
336, 48
736, 16,
360, 48
–
–
–
–
–
–
–
10SX110
–
688, 16,
336, 48
736, 16,
360, 48h
–
–
–
–
–
–
–
10SX165
–
688, 16,
336, 48
–
648, 24,
312, 72
464, 32,
216, 96
–
–
704, 32,
336, 96
–
–
10SX210
–
688, 16,
336, 48
–
648, 24,
312, 72
464, 32,
216, 96
–
–
704, 32,
336, 96
–
–
10SX250
–
688, 16,
336, 48
–
648, 24,
312, 72
–
–
1160, 8,
576, 16
704, 32,
336, 96
432, 48,
216, 144
–
10SX280
–
688, 16,
336, 48
–
648, 24,
312, 72
–
–
1160, 8,
576, 16
704, 32,
336, 96
432, 48,
216, 144
–
10SX450
–
–
–
–
–
648, 24,
312, 72
1256, 8,
624, 16
–
–
1640, 8,
816, 16
10SX550
–
–
–
–
–
648, 24,
312, 72
1256, 8,
624, 16
–
–
1640, 8,
816, 16
デバイス
パッケージ・オプションおよび I/O ピン：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア、およびトランシーバ数
7
S oC
アルテラ SoC でデザインする理由
最終的なデザインを要求仕様に合ったものにするには、優れたアーキテクチャをベースとした製品を開発する必要があり
ます。
アルテラ SoC を使用することで、以下に示す強固な基盤が整った状態から作業を開始できます。
システム性能の向上
アルテラの SoC は、ARM マルチコア・アプリケーション・プロセッサの性能および広範な組込みソフトウェア・エコシステ
ムと、アルテラの FPGA ファブリックの柔軟性を兼ね備えています。その 2 つの緊密な統合により、2 チップ・ソリューショ
ンでは実現不可能なレベルのシステム・インタコネクト性能を提供します。具体的には、125 Gbps (Arria V SoC) を超える
プロセッサ (HPS) から FPGA へのインタフェースによる、
より高い帯域幅でのインタコネクトや、高帯域幅での FPGA から
SDRAM へのインタフェースです。
よりハイエンドなアプリケーションでは、Arria 10 SoC や Stratix 10 SoC を使用して、ホス
ト・プロセッサをオフロードすることができます。
また、FPGA 上のシステムマスタは、ACP ポートを使用することでプロセッ
サの L2 キャッシュとメモリ間のコヒーレントを維持することができます。
信頼性の改善
ハードウェアまたはソフトウェアの潜在的なエラーからシステムを保護するための多くの機能が組み込まれています。
• 予期せぬデータ・エラーまたは破損したデータに対し、
システムをより堅固で回復力のあるものにする ECC 回路
• FPGA に影響を与えず、再プログラミング不要で FPGA を起動させる CPU のウォーム・リセットおよびコールド・リセット
• 共有 DDR メモリ・コントローラと統合された保護ユニットにより、マスタが他のメモリ領域にアクセスするのを防止
柔軟性の向上
デザインはアーキテクチャに制約される必要はありません。
アルテラ SoC では、
自由自在にデザインを最適化できます。
• ハードウェア、
ソフトウェアの両面からカスタマイズが可能
• 多様なプロセッサの起動および FPGA コンフィギュレーションの方法が提供され、
システム・デザインの選択肢が拡大
• デバイスのプロセッサ・システムと FPGA 部分の両方にある専用のハード化したメモリ・コントローラにより、FPGA リソー
スの削減およびタイミング・クロージャの保証が可能
• あらゆる集積度のデバイスで高速トランシーバが利用でき、柔軟な製品ポートフォリオにより、デバイスの容易なマイグ
レーション (バーティカル／ホリゾンタル) が可能
システム・コストの低減
システム・コスト低減を支援するために、
アルテラの SoC は、マルチ・チップ・ソリューションに比べ、デザイン時間を短縮し、
部品 (BOM) コストを低減できるように設計されています。
• 2 つ以上のチップを 1 つ (プロセッサ、DSP、FPGA) に統合でき、
シングルコア・オプションが利用可能
• すべてのデバイス・ファミリで PCI Express をサポート
• パワーオフ・シーケンスが不要なため、外付け回路が不要
8 独自の FPGA 対応デバッグ・ツール
ARM Development Studio 5 (DS-5™) Altera Edition ツールキットにより、
アルテラ SoC 内の FPGA にカスタム・コンフィギュ
レーションを動的に実装でき、実装された機能によって CPU、FPGA 間でシームレスなデバッグを可能にします。ツールキッ
トは従来にないレベルのデバッグの可視化と制御性を実現し、生産性を大幅に向上します。
• シリコン上のデバッグ・インフラストラクチャと業界標準の ARM DS-5 ツールを組み合わせることで、直観的で使いやす
いデバッグ・インタフェースとアルテラ独自の FPGA 対応デバッグ機能を提供
• 真のマルチコア・デバッグ機能、チップ全体の可視化と制御性、および自動 FPGA レジスタ・ビュー
• クロス・トリガ、
トレース、CPU イベントと FPGA イベントの関連付けなどの優れた JTAG ベース・デバッグ機能
• gdbserver との互換性により Linux アプリケーションのデバッグが可能
SoC：すべてを搭載
将来のデザインがどのようなものであれ、アルテラがお手伝いします。アルテラの SoC ポートフォリオとロードマップは、
TSMC (28nm および 20nm) とインテル社 (14nm トライゲート) による最先端のプロセス・テクノロジで構築されているハイ
エンド、
ミッドレンジ、およびローエンド製品ラインに広がっています。
アルテラは、
ソフトウェアの投資を守るため、将来のデ
バイスへのソフトウェアの前方マイグレーションを提供しています。
アルテラの製品寿命は平均 15 年ですが、多くの製品は
20 年を越すため、陳腐化のリスクを低減できます。
SoC FPGA はスマート FPGA
アルテラ SoC は、
アルテラ FPGA の世界クラスの機能と ARM プロセッサのインテリジェンスを兼ね備えており、オンチッ
プでシステム管理、接続制御、および FPGA アクセラレーションを提供します。SoC FPGA のプロセッサを使用すると、
システム・パフォーマンスのモニタリング、
レポート、およびロギング、データ・フロー管理、障害検出などの多くの OAM
(Operations, Administration and Maintenance) 機能を実現できます。
アルテラ SoC は、現場に配備した後や、
アルテラ
SoC なしではアクセスできないデバイスへの重要なアクセスを提供しながら、接続の制御とアクセスも提供するため、ユー
ザーは離れた場所から FPGA のコンフィギュレーションを更新することや FPGA のデバッグを実行することができます。
さら
に、SoC FPGA 内のプロセッサを配備すると、FPGA ファブリックのアクセラレーションと DSP アルゴリズムを効率的に管理
することができます。SoC FPGA は、標準 ARM プロセッサを統合することにより、FPGA をスマート化して FPGA の次の進化
段階を示し、標準 FPGA ではこれまで実現できなかった機能を提供します。
9
S oC
アルテラ SoC に最適なアプリケーション例
アルテラは、
シリコンおよび IP 開発をドライブするエンド・マーケット・ソリューションの要求を熟知しています。だからこそ、
アルテ
ラ SoC は実際のアプリケーションに最適化されています。下の表に、Stratix 10、Arria 10、Cyclone V、および Arria V SoC に最適な
アプリケーションの一例を示します。
SoC に最適なアプリケーション
Cyclone V SoC
25
40
•
•
•
•
コントロール・ループ、高効率インバータ、通信プロトコル、I/O、
セーフティ
•
再生可能エネルギー、送配電、セキュア通信
インバータ、パワー・マネージメント、保護リレー、通信規格、
セキュリティ、セーフティ
ネットワーク・
カメラ
IP カメラ
WDR、HD ビデオ、高度なビデオ解析
自動車
高度ドライバー・アシスタンス、インフォテイメント
ビデオ処理、ビデオ解析、通信
民生機器
市場
85
110
–
–
•
•
•
•
•
•
•
–
–
ポータブル機器、業務用ゲーム・スロット・マシン、
デジタル看板、および業務用タイル表示
•
•
•
•
•
•
•
•
RRU (リモート無線ユニット)、スタンドアロン・ユニット
–
–
–
•
•
•
•
•
–
–
–
–
–
–
–
–
ターゲット・アプリケーション
主な機能
産業用 I/O
センサー・インタフェース、セーフティ
産業用ネットワーク
産業用通信／ネットワーク・プロトコル・ブリッジ、セーフティ
プログラマブル・ロジック・コントローラ (PLC)、
ヒューマン・マシン・インタフェース (HMI)、
ドライブ装置、サーボ
スマート・
エネルギー
ファクトリ・
オートメーション
ワイヤレス・
インフラ
ストラクチャ
RRU ASIC コプロセッサ
信号処理およびデジタル・フロントエンド (フィルタリングなど)、
モデム、イーサネット・スイッチおよび OAM
LTE モバイル・バックホール
•
•
ワイヤライン通信
ルータ、アクセス、エッジ機器
ルーティング・プロトコル、リンク管理、OAM
–
–
–
放送機器
スタジオ、ビデオ会議、
商業用オーディオ／ビデオ (A/V)
CODEC、Video Over IP、エッジ QAM、PCle キャプチャ
–
–
–
暗視、セキュア通信
ビジョンおよび波形処理
–
–
–
–
インテリジェンス、サイバーセキュリティ
高性能コンピューティング
–
–
–
–
医療機器
画像診断、インスツルメンテーション
超音波画像診断、信号処理
–
–
–
コンピュータとスト
レージ
多機能プリンター、シャーシ管理
•
•
•
•
•
–
–
–
–
–
–
–
–
防衛／航空宇宙
10 データ・センター
およびフラッシュ・
ストレージ
サーバー・アクセラレーション、サーバー接続、
フラッシュ・キャッシュ
サーバー・アクセラレーション – 検索やソート、暗号化や復号、圧縮や
解凍、フィルタリング、CNN
Server Connectivity (25G 接続、クラスタ・ネットワーク接続フラッ
シュ・キャッシュ) などの特殊アルゴリズム、ストレージ・コントローラ
を高速化し、NAND メモリを拡張します。
ASIC
プロトタイピング
ASIC および ASSP デザインをプロトタイピング
するための市販のソリューション
RTL (Register Transfer Level) デザインと初期ソフトウェア開発の
両方の検証
Arria V SoC
Arria 10 SoC
Stratix 10 SoC
350
470
160
220
270
320
480
570
660
500
650
850
1100
1650
2100
2500
2800
4500
5500
–
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–
11
S oC
SoC 開発キットと開発ボード
アルテラ SoC は、
アルテラおよびアルテラのエコシステム・パートナーが提供する広範な開発キットによってサポートされ
ています。
Cyclone V SoC 開発キット
アルテラ Cyclone V SoC 開発キットは、ARM プロセッサ・ベースのカスタム SoC デザインを迅速に開発するための開発プ
ラットフォームを提供します。キットには、Cyclone V SoC 開発ボードと ARM DS-5 Altera Edition ツールキットを中心とした
アルテラ SoC EDS が含まれます。
開発ボードには、
以下の機能やインタフェースが含まれます。
• Cyclone V SX SoC - 800 MHz、110K LE
• 2 GB DDR3 SDRAM (1 GB プロセッサ、1 GB FPGA)
• イーサネット、USB 2.0 On-The-Go (OTG)、CAN、I2C、
および UART インタフェース
• USB-Blaster™ II 回路内蔵
• PCIe (ルートポートおよびエンドポートをサポート)
• 電源およびすべてのケーブル
• 電源投入時に Linux を起動
• 拡張ヘッダ (HSMC) *
* 各種 I/O およびインタフェース規格に対応した特定用途向けドータカードが別途用意されています。
ボードのブロック図
Cyclone V SoC 開発キットなどのアルテラ SoC およびパートナー開発キットの詳細は、
アルテラ・ウェブサイト
(www.altera.co.jp) をご覧いただくか、
アルテラ販売代理店にお問い合わせください。
12 Arria 10 SoC 開発キット
アルテラ Arria 10 SoC 開発キットは、ARM プロセッサ・ベースのカスタム SoC デザインを素早く簡単に開発するための手
法を提供します。デザインの生産性は Arria 10 SoC アーキテクチャが掲げている理念の 1 つです。Arria 10 SoC は、前世代
の SoC との完全なソフトウェア互換性、ARM ソフトウェアおよびツールの広範なエコシステム、強化された FPGA および
DSP ハードウェア・デザイン・フローなどを提供します。
アルテラの Arria 10 SoC は、以下のようなミッドレンジ・アプリケーションの性能および消費電力要件を満たすよう設計され
ています。
• リモート無線ユニット、モバイル・バックホールなどのワイヤレ
ス・インフラストラクチャ装置 *
• フラッシュ・キャッシュ、
クラウド・コンピューティング、アクセラ
レーションなどのコンピューティングおよびストレージ装置 *
• 業務用オーディオ／ビデオ (A/V)、ビデオ会議などの放送スタジオ
および配信機器 *
• 防衛用のガイダンス、制御、およびインテリジェンス機器 *
• ワイヤライン 100G ライン・カード、
ブリッジ／アグリゲーション、40G GPON *
• テストおよび計測機器 *
• 診断用医療画像処理機器 *
• PCIe Gen3 x8 レーン (エンドポイントまたはルートポート) *
* 各種 I/O およびインタフェース規格に対応した特定用途向けドータカードが別途用意されています。
ボードのブロック図
13
S oC
迅速なソフトウェア開発をサポート
組込みシステム開発プロジェクトでは通常、
必要な時間およびリソースの多くを、ソフト
アルテラ SoC エンベデッド・デザイン・スイート (EDS)
ウェア・デザインが占めます。
アルテラ SoC エ
ハードウェア／
ソフトウェア・
ハンドオフ
ンベデッド・デザイン・スイート (EDS) は、作
業の生産性向上、
ソフトウェアの品質向上、ひ
いては製品の早期市場投入の実現に必要な
すべてのツールを提供します。
SoC EDSは、
アルテラ SoC デバイスを使用し
たエンベデッド・ソフトウェア開発のための包
Linux
アプリケーション
開発
ベアメタル・
アプリケーション
開発
括的なツール・スイートです。SoC EDS は、開
発ツール、ユーティリティ・プログラム、
ランタ
イム・ソフトウェア、およびアプリケーション・
サンプルで構成されており、
ファームウェアお
よびアプリケーション・ソフトウェア開発の迅
FPGA
対応
デバッグ
速な開始を可能にします。
ハードウェア－ソフトウェア・ハンドオフ・ユーティリティ・ツール
ハードウェア設計情報を
ソフトウェア開発環境にハンドオフ
SoC EDS の一部であるハードウェア－ソフトウェ
ア・ハンドオフ・ユーティリティを使用すれば、
ハードウェア
FPGA デザイン・チームとソフトウェア・デザイン・
チームがそれぞれなじみのあるデザイン・フロー
に従って、別々に作業を進めることが可能です。
こ
のユーティリティは、
アルテラ Quartus® Prime お
プリローダ・
ジェネレータ
ソフトウェア
.c および .h
ソース・ファイル
デバイス・ツリー・
ジェネレータ
よび Qsys システム統合ツールの出力ファイルか
らソフトウェア・デザイン・フロー用のファイルを生
成します。
ソフトウェア・エンジニアは、FPGA 開発
Linux
デバイス・ツリー
に関わらないことでソフトウェア開発に集中でき、
生産性が向上します。
Linux アプリケーション開発
アルテラは、SoC FPGA ユーザーのために、
コミュニティ・ポータル「RocketBoards.org」を通じて Linux コミュニティに貢献し
ています。その一環として、Angstrom および Yocto プロジェクトにカーネル、U-boot、およびメタ・アルテラ・レイヤを提供し
ています。
また、SoC FPGA アーキテクチャ上で Linux カーネルを実行できるようにするために、オープン・ソース・コミュニ
ティに協力しています。協力内容として、汎用カーネルの改善だけでなく、FPGA マネージャ・フレームワークなど、SoC FPGA
固有の新しいファンクションも含まれます。
これらの改善は、その性質上、Linux コミュニティ全体に恩恵をもたらしています。
14 ハードウェア・ライブラリによる
SoC ハードウェアの抽象化
アプリケーション
OS
BSP
ベアメタル開発
SoC EDS の SoC ハードウェア・ライブラリは、ボード立ち上げサポート、
デバイス・ドライバ開発、最適化されたハードウェア・アクセスなどのベア
ベアメタル・
アプリ
ケーション
ハードウェア・
ライブラリ
SoC
メタルでの使用をサポートしています。
SoC ハードウェア・ライブラリは、基礎となる SoC ハードウェア実装へ
の低レベル・ソフトウェア・インタフェースを提供します。
このアプリケー
ション・プログラミング・インタフェース (API) により、SoC ハードウェア・リ
ソースのアクセス、
コンフィギュレーション、およびコントロールを容易に
行うことが可能です。
SoC EDS エディション
SoC EDS では、サブスクリプション・エディションと無償のウェブ・エディ
ションの 2 つのエディションを提供しています。サブスクリプション・エディ
ションはファームウェアおよびベアメタル開発者のために設計されたもの
で、
アルテラ USB-Blaster II 接続経由で完全なFPGA 対応デバッグが可能
です。Linux ソフトウェア開発者は、無償のウェブ・エディションで、イーサ
ネットまたはシリアル接続によるアプリケーション開発が可能です。
SoC EDS エディション
アプリケーションまたは使用例
ウェブ・エディション
サブスクリプション・エディション
ボード立ち上げ
○
デバイス・ドライバの開発
○
オペレーティング・システムの移植
○
ベアメタル・プログラミング
Linux アプリケーション開発
○
○
○
マルチコア・デバッグ
○
システム・デバッグ
○
15
S oC
FPGA 対応デバッグ
アルテラ SoC EDS の中核を成すのは、ARM Development Studio 5 (DS-5) Altera Edition ツールキットです。ARM DS-5 の
高度なマルチコア・デバッグ機能と FPGA エリアへの対応およびアルテラの SignalTap™ II ロジック・アナライザとのシーム
レスなリンクによって、従来にないレベルのアルテラ SoC 全体の可視化と柔軟性を実現します。
ARM DS-5 Altera Edition ツールキット
このツールキットは、FPGA ファブリック内のカスタム・ペリフェラルに対するレジスタ・ビューを自動生成できます。
レジスタ・
ビューも文書化機能を備え、ペリフェラル、
レジスタ、およびビット・フィールドごとに整理されています。
さらに、
アルテラ SignalTap II ロジック・アナライザと連携して、CPU ドメインと FPGA ドメインの間に高度なシグナル・レベ
ルのハードウェア・クロス・トリガを提供します。
この機能を使用することで、
ソフトウェアおよび FPGA 設計者は、キャプチャし
たトレースを解析し、ハードウェアとソフトウェアを連携した共通のデバッグをすることができます。
16 CPU ドメインと FPGA ドメイン間でのクロス・トリガ
ARM DS-5 Altera Edition ツールキットを使用すれば、デュアルコア CPU サブシステムや、オンチップ SoC の FPGA ファブ
リックに合成された IP で実行されるコードを効率よくデバッグできるため、生産性向上、
ソフトウェアの品質向上、ひいては
製品の早期市場投入が実現します。
主な特長：
• ボード立ち上げ、
ドライバ開発、オペレーティング・システム (OS) 移植、ベアメタル、および Linux アプリケーション開発を
サポート
• 対称型 (SMP) および非対称型 (AMP) マルチプロセッシング・モードで動作するシステムの開発とデバッグをサポート
• ARM Cortex-A9 プロセッサ、および FPGA ファブリック上に合成された ARM CoreSight™ トレース・マクロセルを持つカ
スタム・コアへのデバッグとトレース同時接続
• FPGA ファブリック内のシグナル・イベントをソフトウェア・イベントおよびプロセッサ・インストラクション・トレースと時間
的に関連付けることで、それらのシグナル・イベントの非侵入型のキャプチャおよび可視化が可能
• CPU ドメインと FPGAドメイン間に高度なシグナル・レベルのハードウェア・クロス・トリガを提供します。
これにより、
ソフ
トウェア実行を任意の FPGA ハードウェア・イベント発生時に停止したり、ハードウェア実行を任意のソフトウェア・イベン
ト発生時に停止したりすることが可能
• SoC および FPGA ドメインからのパフォーマンス・カウンタを備えた ARM Streamline™ パフォーマンス・アナライザによ
り、
システム・レベルでの解析が可能
• DS-5 デバッガおよびその他のアルテラ JTAG ベース・ツールとアルテラ SoC ターゲットは、1 本のケーブル (アルテラ
USB-Blaster II ケーブルまたは ARM DSTREAM™ のデバッグとトレース・ユニット) で接続可能
• ARM コンパイラを無償でバンドル
17
S oC
共通の開発ソフトウェアでデザインを容易に
ソフトウェア・ツール
一連の共通ソフトウェア・ツールおよびデザイン・リソースにより、コンセプトから収益
をもたらすアプリケーションの実装までを迅速に行うことができます。アルテラの SoC
は、ソフトウェア開発ツール、オペレーティング・システム、ミドルウェアを含め、ARM
Cortex-A9 MPCore プロセッサの強力なソフトウェア開発エコシステムを受け継いでい
ます。
このエコシステムの互換性により、使い慣れたツールによって生産性を維持できる
ことに加え、
レガシーなソフトウェアの再利用によって開発サイクルを短縮することもで
きます。
アルテラ SoC デバイスのソフトウェア開発プロセスは、他のエンベデッド・プロセッサと
同様です。
アルテラおよびエコシステム・パートナーは、ボード立ち上げから Linux 等の
カーネルの構築、アプリケーション・ソフトウェアのデバッグに至るまで、プロセスのス
テップごとに幅広いツールを提供しています。
アルテラ SoC デバイスは、Linux、Wind River VxWorks をはじめとする OS を包括的にサ
ポートしています。アルテラのリファレンス Linux カーネル、または他のオペレーティン
グ・システム用のボード・サポート・パッケージ (BSP) を使用すれば、OS ベースのアプリ
ケーション開発をすぐに始めることができます。
開発ツールとしてアルテラ SoC EDS を使用すれば、ハードウェアからソフトウェアへのハ
ンドオフ、Linux 開発、ベアメタル・システムでの使用、および FPGA に対応したデバッグ
が可能です。
ハードウェア・ツール
Qsys システム統合ツールを特徴とする Quartus Prime 開発ソフトウェアの開発環境は、
生産性向上を実現し、ハードウェア設計者の開発作業を容易にします。Qsys は、複雑な
ハードウェア・システムの開発を簡素化することにより、FPGA デザイン・プロセスに必要
な時間と労力を削減します。
開発期間の短縮
• 使いやすい GUI インタフェースにより、IP 機能とサブシステムを素早く統合
• インタコネクト・ロジックの生成およびシステムの HDL 生成を自動化
• 階層化デザイン・フローがスケーラブルなデザインを実現し、チーム・ベースのデザイ
ンをサポートし、デザインの再利用性を最大化
• ARM AMBA®/AXI™、Avalon® Memory Mapped、Avalon Streaming インタフェースを
はじめとする広範な IP インタフェースをサポート
• シミュレーション・モデル、
ソフトウェア・ヘッダ・ファイル、およびデータ・シートの自動
生成により、ハードウェア・チームとソフトウェア・チームにまたがる開発作業を迅速化
18 タイミング・クロージャの短縮
• ネットワーク・オン・チップ (NoC) アーキテクチャに基づく高性能 Qsys インタコネクト
• ユーザーによるパイプライン処理の制御によってシステムの fMAX およびレイテンシ要件を満たす
検証期間の短縮
• テストベンチの自動生成と検証 IP スイートにより、
シミュレーションを早く開始
• 実動システムにデバッグ用の読み出し／書き込みトランザクションを送信して、ボード完成までの期間を短縮
詳細情報について
アルテラの ARM ベース SoC を使用すれば、
システム性能を高めながらボード・サイズ、
システム消費電力、およびシステム・
コストを削減できます。
アルテラの SoC 28nm ポートフォリオは、差別化された複雑なソリューションをより少ない時間と労
力で開発できるようにすることにより、
プログラマブル・ロジックの概念を再定義し続けています。20nm および 14nm トライ
ゲート SoC 製品は、非常に魅力的なプロセッサ速度とインタフェース機能を提供し、デザインに競争上の利点をもたらしま
す。
アルテラ SoC の詳細については、
アルテラの販売代理店にお問い合わせください。
アルテラ SoC に関するホワイトペー
パー、オンライン・セミナー、および技術詳細は、下記の日本アルテラのウェブサイトでご覧ください。
詳細サイト: www.altera.co.jp/soc
19
〒163-1332
東京都新宿区西新宿6-5-1
新宿アイランドタワー32F 私書箱1594号
TEL. 03-3340-9480 FAX. 03-3340-9487
www.altera.co.jp
E-mail: [email protected]
Altera Corporation
101 Innovation Drive, San Jose, CA 95134 USA
www.altera.com
本資料に掲載されている内容は、製品の仕様の変更等により予告なく変更される可能性があります。最新の情報はアルテラ・ウェブサイトをご参照ください。
Copyright © 2015 Altera Corporation, 101 Innovation Drive, San Jose, California 95134, USA. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS & STRATIX
are Reg. U.S. Pat. & Tm. Off. and Altera marks in and outside the U.S. All other words and logos identified as trademarks or service marks are the property of their respective holders as
described at www.altera.com/common/legal.html. November 2015
Broch 1004-2.0/JP

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