パワーモジュールのインダクタンス成分を低減する配線実装技術

「エレクトロニクス実装学会誌」18〔 4 〕270∼278 (2015)
●研究論文
論文
パワーモジュールのインダクタンス成分を低減する配線実装技術
中津　欣也 *,**，宮崎　英樹 ***，齋藤　隆一 ***，大貫　仁 **
A Wiring Implementation Technology to Reduce the Inductance of the Power Module
Kinya NAKATSU*,**, Hideki MIYAZAKI***, Ryuichi SAITO***, and Jin OHNUKI**
* 株式会社日立製作所日立研究所（〒 319-1292 茨城県日立市大みか町 7-1-1）
** 茨城大学大学院理工学研究科物質科学科（〒 316-8511 茨城県日立市中成沢町 4-12-1）
*** 株式会社日立オートモーティブシステムズパワートレイン＆電子事業部（〒 312-8503 茨城県ひたちなか市高場 2520 番地）
* Hitachi Research Labs., Hitachi, Ltd. (7-1-1, Omika-cho, Hitachi-shi, Ibaraki 319-1292)
** Materials Science and Engineering, Ibaraki University (4-12-1, Nakanarusawa-cho, Hitachi-shi, Ibaraki 316-8511)
*** Power Train Division, Hitachi Automotive Systems, Ltd. (2520, Takaba, Hitachinaka-shi, Ibaraki 312-8503)
概要近年，小型化が進むインバータでは，高速なパワー半導体を駆動する際に急峻な電流変化が生じても耐圧破壊の原因
となるサージ電圧を抑制することが求められている。サージ電圧の低減には，キャパシタやパワーモジュールの配線インダク
タンスの低減が必要となる。筆者らは，パワーモジュールの金属放熱板に対して内部の配線パターンをループ状とすることで
渦電流を放熱板に効率良く誘導し，渦電流の磁束により配線が作る磁束を打消すことでインダクタンス成分を低減する配線実
装技術を開発した。試作パワーモジュールを用いた実測によりインダクタンス成分の低減効果を検証し，電流の周波数が 1 MHz
で約 0.11 倍に低減できることを確認した。
Abstract
Recent advances in downsizing inverters have made it necessary to reduce the surge voltage which can
cause trouble in a high-speed power semiconductor that generates a square-wave electric current. Reduction of the wiring inductance between the capacitor and the power module was necessary to reduce the
surge voltage. We developed a low-inductance layout technique where an eddy current flows through the
cooling plate efficiently using a loop layout for the wiring of the power module. The magnetic flux of the
eddy current reduces the wiring inductance by countering the magnetic flux of the wiring. We confirmed
that approximately 0.11 times at 1 MHz of the square-wave electric current could reduce the wiring
inductance of the trial manufacture power module.
Key Words: Inverter, Power Module, Parasitic Inductance, Eddy Current, Wiring
1.
緒　言
の改良が必要と考えられている。このように高速なパワー
半導体の性能を引き出すためには，発生するサージ電圧の
従来のインバータでは，パワー半導体の低損失化によっ
抑制が必要となる。一般にサージ電圧の抑制は，パワーモ
て冷却部の体積が縮小されシステム全体の小型化を実現し
ジュール近傍の電源配線にクランプ用のスナバキャパシタ
てきた。今後，さらなるインバータの小型化には，高速な
を取り付け，パワーモジュールの外側の電源配線が持つイ
パワー半導体の性能を引き出し発生する損失の低減がさら
ンダクタンス成分で生じるサージ電圧の影響を除去する方
に必要となる。損失の低減には，パワーモジュールに内蔵
式が採用されてきた 1)∼3)。一方，パワーモジュールの内部
されたパワー半導体の導通損失の低減と過渡的な電流変化
では，劣悪な使用環境に耐えれる耐環境性能の向上が最優
が急峻に生じるスイッチング時に生じるサージ電圧を耐圧
先に進められ，パワーモジュールの寿命を決める金属間結
以下に低減が必要となる。近年，導通損失の低減はデバイ
合部の高耐熱化などの技術開発が行われてきた 4)。しかし
ス構造の改良や微細化技術の導入などにより進んでいる。
ながら，高速化が進むパワー半導体に対しては，本来もつ
一方，パワー半導体の過渡特性は，帰還容量を低減するデ
高速な特性を引き出し高信頼なスイッチングを可能とする
バイス構造の採用やドライブ回路の工夫などにより高速化
配線実装技術に対する検討が不足していた。
が進み，IGBT (Insulated Gate Bipolar Transistor) でも MOS-FET
本論文では，パワー半導体に生じるサージ電圧の主要因
(Metal-Oxide-Semiconductor Field-Effect Transistor) 並みに近
となるパワーモジュール内部の配線インダクタンス成分を
づいている。今後，低損失デバイスとして期待される SiC
大幅に低減する配線実装技術について報告する。
(Silicon Carbide) デバイスでは，さらなる高速化が進むと予
想されており，パワー半導体の高速化に対応した周辺回路
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エレクトロニクス実装学会誌 Vol. 18 No. 4 (2015)

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