FLEX 10KE
®
エンベデッド・プログラマブル・
ロジック・デバイス
2001 年 3 月 ver.2.3
Data Sheet
特長
■
■
■
f
1 個のデバイスで System-on-a-Programmable-Chip（SOPC）インテグレー
ションを可能にした、エンベデッド・プログラマブル・ロジック・デバイス
（PLD）
効率的なメモリや特殊な論理機能などのメガファンクションを実現す
–
る拡張強化されたエンベデッド・アレイ
エンベデッド・アレイ・ブロック（EAB）あたり最大 16 ビット幅のデュ
–
アル・ポート機能
汎用の論理機能を実現するロジック・アレイ
–
高集積
–
30,000 から 200,000 の標準ゲート（表 1 と 2 を参照）
最大 98,304 ビットまでの RAM: ロジック部の集積度を犠牲にすること
–
なく使用できるエンベデッド・アレイ・ブロック（EAB）あたり 4,096
ビットの RAM
システム・レベルの機能を提供
–
MultiVoltTM I/O ピンによる 2.5 V、3.3 V、または 5.0 V デバイスのド
ライブ、または、これらのデバイスによる MultiVoltTM I/O ピンのドラ
イブが可能
低消費電力
–
最大 212 MHz の双方向 I/O パフォーマンス（tSU と tCO）
–
–
PCI Special Interest Group（PCI SIG）が策定した 33 MHz または 66 MHz
での 3.3 V 動作の PCI Local Bus Specification, Revision 2.2 と完全準拠
–
– 1 スピード・グレードのデバイスは、5.0 V 動作の PCI Local Bus
Specification Revision, 2.2 の仕様に準拠
–
IEEE Std. 1149.1-1990 の標準規格に準拠した JTAG（Joint Test Action
Group）バウンダリ・スキャン・テスト（BST）回路を内蔵、デバイス
内部にロジックを追加することなく JTAG BST を実現
5.0 V FLEX®10K デバイス、または 3.3 V FLEX 10KA デバイスの詳細については、
「FLEX 10K Embedded Programmable Logic Family」
（日本語版有り）のデータシー
トを参照してください。
表 1. FLEX 10KE デバイスの特長
機能
EPF10K30E
EPF10K50E
EPF10K50S
標準ゲート数 (1)
30,000
50,000
最大システム・ゲート数
119,000
199,000
1,728
2,880
ロジック・エレメント（LE）数
エンベデッド・アレイ・ブロック（EAB）数
トータル RAM ビット数
最大ユーザ I/O ピン数
Altera Corporation
A-DS-F10KE-02.3/JPN
6
10
24,576
40,960
220
254
1
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 2. FLEX 10KE デバイスの特長
機能
EPF10K100E (2)
EPF10K130E
EPF10K200E
EPF10K200S
標準ゲート数 (1)
100,000
130,000
200,000
最大システム・ゲート数
257,000
342,000
513,000
4,992
6,656
9,984
12
16
24
49,152
65,536
98,304
338
413
470
ロジック・エレメント（LE）数
エンベデッド・アレイ・ブロック（EAB）数
トータル RAM ビット数
最大ユーザ I/O ピン数
注:
(1)
(2)
IEEE Std. 1149.1 の標準規格に準拠した内蔵の JTAG 回路により、標準または最大システムゲートに最大で 31,250 ゲート
が加算されています。
新しい EPF10K100B のデザインには EPF10K100E を使用してください。
さらに多くの
特長
■
■
2
最先端の製造プロセスの採用により、2.5 V の電源電圧で動作
外部のコンフィギュレーション・デバイス、インテリジェント・コント
ローラ、または JTAG ポートを通じたイン・サーキット・リコンフィ
ギュラビリティ（ICR）をサポート
–
ClockLockTM と ClockBoostTM のオプション機能により、クロックの遅
延とスキューの減少、およびクロック周波数の逓倍を実現
低クロック・スキューを実現するクロック分配ツリーを内蔵
–
すべてのデバイスに 100％実施されるファンクション・テストにより、
–
テスト・ベクタやスキャン・チェインの作成が不要
コンフィギュレーションの実行前および実行中に I/O ピンをプルアッ
–
プ可能
柔軟性の高いインタコネクト
高速で予測可能な配線遅延を提供する連続した配線構造の FastTrack®
–
インタコネクト
アダー、カウンタ、コンパレータのような演算機能を高速で実現する専
–
用キャリー・チェイン（ソフトウェア・ツールやメガファンクションが
自動的に使用）
高ファン・インの論理機能を高速で実現する専用カスケード・チェイン
–
（ソフトウェア・ツールやメガファンクションが自動的に使用）
内部でトライ・ステートのバスが実現できるトライ・ステート・エミュ
–
レーション機能
最大 6 本までのグローバル・クロック信号と 4 本のグローバル・クリア
–
信号
パワフルな I/O ピン
各ピンごとに個別に設定可能なトライ・ステート出力イネーブル・コン
–
トロール
各 I/O ピンにオープン・ドレイン出力のオプションを提供
–
スイッチング・ノイズを低減することができるプログラマブルな出力の
–
スルー・レート・コントロール
ピン単位でユーザ選択可能な VCCIO へのクランプ
–
ホット・ソケッティング（活線挿抜）のサポート
–
–
–
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
■
■
■
Windows ベースの PC、Sun SPARCstation、および HP 9000 シリーズ 700/800
の各ワークステーション上で動作するアルテラの開発システムによるソフト
ウェア・デザイン・サポートと自動配置配線
柔軟性に富んだパッケージ・オプションを提供
革新的な FineLine BGATM パッケージなど、144 ピンから 672 ピンまで
–
の豊富なパッケージ・オプション（表 3 および 4 を参照）
–
SameFrameTM により、集積度とピン数が異なる FLEX 10KA および
FLEX 10KE デバイスとのピン互換性を提供
EDIF ２００および３００のネットリスト・ファイルで供給される追加の
デザイン入力とシミュレーション・サポート、 LPM （ Library of
Parameterized Module）、DesignWare コ ン ポ ー ネ ン ト、Verilog HDL、
VHDL や業界標準の EDA ツールに対応したインタフェースは、Cadence、
Exemplar Logic、Mentor Graphics 、OrCAD 、Synopsys 、Synplicity 、
VeriBest、Innoveda などの各ベンダから供給されています。
表 3. FLEX 10KE のパッケージ・オプションと I/O ピン数
デバイス名 144 ピン 208 ピン 240 ピン
TQFP
PQFP
EPF10K30E
102
147
EPF10K50E
102
147
EPF10K50S
102
EPF10K100E
EPF10K130E
PQFP
RQFP
189
注 (1)、(2)
256 ピン 356 ピン 484 ピン 599 ピン 600 ピン 672 ピン
FineLine
BGA
FineLine
PGA
BGA
FineLine
BGA
BGA
BGA
176
220
220 (3)
191
254
254 (3)
147
189
191
220
254
254 (3)
147
189
191
274
338
338 (3)
274
369
186
EPF10K200E
EPF10K200S
182
274
369
424
413
470
470
470
470
470
470
注:
(1) FLEX 10KE デバイスには、薄型クワッド・フラット・パック（TQFP）、プラスチック・クワッド・フラット・パック（PQFP）、
パワー・クワッド・フラット・パック（RQFP）、およびピン・グリッド・アレイ（PGA）、ボール・グリッド・アレイ
（BGA）の各パッケージが提供されています。
(2) 同一パッケージのデバイスはピン互換ですが、一部のデバイスは他のデバイスより I/O ピン数が多くなっています。デバ
イス・マイグレーションを予定している場合は、すべてのデバイスに共通の I/O ピン数を使用する必要があります。
(3) このオプションは、484 ピンの FineLine BGA パッケージでサポートされています。SameFrame ピン・マイグレーション
を使用することにより、すべての FineLine BGA パッケージがピン互換になります。例えば、256 ピン、484 ピン、および
672 ピンの FineLine BGA パッケージをサポートするようなボードをデザインできます。アルテラのソフトウェアを使用
すると、将来のマイグレーション設定時に自動的にピンのコンフリクトを避けることができます。
Altera Corporation
3
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 4. FLEX 10KE のパッケージ・サイズ
デバイス名
208 ピン
PQFP
240 ピン
PQFP
RQFP
256 ピン
FineLine
BGA
0.50
0.50
0.50
1.0
484
936
1,197
144
ピン
TQFP
ピッチ（mm）
2
面積（mm ）
長さ×幅
22 × 22 30.6 × 30.6 34.6 × 34.6
599 ピン
PGA
BGA
484 ピン
FineLine
BGA
1.27
1.0
–
1.27
1.0
289
1,225
529
3,904
2,025
729
17 × 17
35 × 35
23 × 23
356
ピン
600
ピン
BGA
62.5 × 62.5 45 × 45
672 ピン
FineLine
BGA
27 × 27
（mm × mm）
概要
アルテラの FLEX 10KE デバイスは、FLEX 10K デバイスの拡張バージョンです。
リコンフィギュラブルな CMOS の SRAM エレメントをベースにした FLEX アーキ
テクチャは、一般的なゲートアレイのメガファンクションの実現に必要な機能を
すべて持っています。最大 200,000 の標準ゲートの集積度を持つ FLEX 10KE デバ
イスは、複数の 32 ビット・バスを含むシステム全体の機能を 1 個のデバイスで実
現するために必要な集積度、スピードそして回路機能を提供しています。
FLEX 10KE デバイスはリコンフィギュラブルであるため、出荷前に 100％テスト
が可能です。このため、設計者はデザイン検証とシミュレーションの作業に専念
することができます。FLEX 10KE がリコンフィギュラブルであることによって、
ゲートアレイのデザインごとに在庫を管理する必要や、故障検出用のテスト・ベ
クタを作成する必要がありません。
表 5 は代表的なアプリケーションを実現したときの FLEX 10KE の性能を示したも
のです。すべての性能値は Synopsys の DesignWare または LPM ファンクション
を使用して得られたものです。各アプリケーションの実現には特別なデザイン・
テクニックを必要とせず、使用するファンクションを Verilog HDL、VHDL、ア
ルテラ・ハードウェア記述言語（AHDL）、または回路図デザイン・ファイル内で
インスタンス化するか、記述するだけです。
4
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表 5. FLEX 10KE の性能
アプリケーション
使用リソース
LE 数
単位
– 1 スピード・ – 2 スピード・ – 3 スピード・
グレード
グレード
グレード
0
285
250
200
MHz
0
285
250
200
MHz
10
0
3.5
4.9
7.0
ns
592
0
156
131
93
MHz
0
1
196
154
118
MHz
0
1
185
143
106
MHz
16 ビット ローダブル・カウンタ
16
16 ビット・アキュムレータ
16
16 対 1 マルチプレクサ (1)
3 段パイプライン付き
16 ビット・マルチプライヤ (2)
256 × 16 RAM のリード・
EAB 数
性能
サイクル・スピード (2)
256 × 16 RAM のライト・
サイクル・スピード (2)
注:
(1) このアプリケーションは入力と出力に組み合わせ回路を使用しています。
(2) このアプリケーションは入力と出力にレジスタ付き回路を使用しています。
表 6 は、FLEX 10KE デバイスをより複雑なデザインに使用した場合の性能を示し
たものです。これらのデザインはアルテラの MegaCore® ファンクションとして提
供されています。
表 6. 複雑なデザインに使用した場合の FLEX 10KE デバイスの性能
アプリケーション
8 ビット、16 タップのパラレル
FIR（Finite Impulse Response）
フィルタ
8 ビット、512 ポイントの高速
フーリエ変換（FFT）機能
a16450 ユニバーサル非同期
レシーバ／トランスミッタ
（UART）
使用されている
LE 数
性能
単位
– 1 スピード・ – 2 スピード・ – 3 スピード・
グレード
グレード
グレード
597
192
156
116
MSPS
1,854
23.4
28.7
38.9
µ s (1)
113
92
68
MHz
36
28
20.5
MHz
342
注:
(1) これらの値は計算時間を求めるためのものです。計算時間 = 要求されるクロック数 /fmax。
要求されるクロック数 = 上限 ［log 2（ポイント数）/2］×［ポイント数＋ 14 ＋上限］。
Altera Corporation
5
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
FLEX 10KE のアーキテクチャは、ゲートアレイ市場で急速に普及しているエンベ
デッド・ゲートアレイに近い構造となっています。エンベデッド・ゲートアレイ
では、汎用ロジックが標準的なゲートアレイと同じように一般的な“シー・オブ・
ゲート”アーキテクチャの中で実現されます。また、エンベデッド・ゲートアレ
イは、大規模で特殊な論理機能を実現するためにダイの一部に専用のエリアを
持っています。エンベデッド・ゲートアレイでは、こうした論理機能がシリコン
上にエンベデッドに実現されるため、一般的なゲートアレイに比較してそのダイ・
サイズが縮小され、スピードが改善されます。ただし、エンベデッドに実現され
たメガファンクションをカスタマイズすることは一般的に不可能です。これに対
して FLEX 10KE デバイスはプログラマブルとなっているため、設計者はデバッグ
の段階で繰り返し設計変更を行いながら、エンベデッドなメガファンクションと
汎用のロジックの双方をカスタマイズすることができます。
FLEX 10KE の各デバイスにはエンベデッド・アレイとロジック・アレイとが内蔵
されています。エンベデッド・アレイは多様なメモリ機能、ディジタル信号処理
（DSP）、多ビット幅のデータ・パス操作、マイクロコントローラ・アプリケーショ
ン、データ変換などのような複雑な論理機能を実現するときに使用されます。こ
れに対して、ロジック・アレイはゲートアレイの“シー・オブ・ゲート”と同じ
機能を持っており、カウンタ、アダー、ステート・マシン、マルチプレクサなど
のような汎用のロジックを実現するときに使用されます。このエンベデッド・ア
レイとロジック・アレイを組み合わせることによって、FLEX 10KE デバイスには
エンベデッド・ゲートアレイと同じ高い性能と集積度が提供され、設計者はシス
テム全体を 1 個のデバイスで実現することができます。
FLEX 10KE デバイスはシステム電源の投入時にアルテラのシリアル・コンフィ
ギュレーション・デバイスにストアされたデータ、またはシステム・コントロー
ラから提供されるデータによってコンフィギュレーションされます。アルテラは
FLEX 10KE デバイスをシリアルのデータ・ストリームでコンフィギュレーション
するためのコンフィギュレーション・デバイス、EPC1、EPC2 および EPC16 を提
供しています。コンフィギュレーション・データはシステム内の RAM、アルテラ
の BitBlasterTM、ByteBlasterMVTM、または MasterBlaster の各ダウンロード・
ケーブルからダウンロードすることもできます。FLEX 10KE デバイスをコンフィ
ギュレーションした後、デバイスをリセットして新しいデータをロードすること
によって、イン・サーキットでリコンフィギュレーションすることができます。リ
コンフィギュレーションに要する時間は 85 ms 以内であるため、システムの動作
中にリアルタイムの変更を行うことができます。
FLEX 10KE デバイスにはマイクロプロセッサから FLEX 10KE デバイスをコン
フィギュレーションするためのインタフェースが提供されており、マイクロプロ
セッサからシリアルまたはパラレル、同期または非同期でコンフィギュレーショ
ンすることが可能です。また、このインタフェースにより、マイクロプロセッサ
は FLEX 10KE デバイスをメモリとして扱うことができ、バーチャルなメモリ・ア
ドレスにデータを書き込むことによって FLEX 10KE デバイスをコンフィギュレー
ションすることができるため、デバイスのリコンフィギュレーションが容易に行
えます。
6
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
f
FLEX デバイスのコンフィギュレーションの詳細については、下記の資料を参照し
てください。
■
■
■
■
■
「Configuration Devices for APEX & FLEX Devices」データシート
「BitBlaster Serial Download Cable」データシート
「ByteBlasterMV Parallel Port Download Cable」データシート
「MasterBlaster Download Cable」データシート
アプリケーション・ノート、AN 116「Configuring APEX 20K, FLEX 10K, &
FLEX 6000 Devices」
FLEX 10KEデバイスのデザインはアルテラの開発システムによってサポートされ
ています。アルテラの開発システムは、回路図、アルテラ・ハードウェア記述言
語（AHDL）を含むテキスト、波形の各デザイン入力、コンパイレーション、論
理合成、完全なシミュレーション、ワースト・ケースのタイミング解析、そして
デバイス・コンフィギュレーションまでの機能を 1 パッケージに統合した開発ツー
ルです。
アルテラのソフトウェアは PC および UNIX 上で動作する業界標準の EDA
ツ ー ルを 使 用 し た デ ザイ ン 入 力 と シミ ュ レ ー シ ョン・サ ポ ート に 対 応 し た、
EDIF ２００および３００、LPM、VHDL、Verilog HDL などのインタフェース
も提供しています。
アルテラのソフトウェアは、論理合成やシミュレーションに使用されるゲートア
レイ用の EDA ツールと簡単にインタフェースすることができます。例えば、アル
テラのソフトウェアは Cadence の Verilog-XL などのツールでシミュレーションを
行うための Verilog HDL ファイルを生成することができます。また、アルテラの
ソフトウェアには、高速のカウンタや演算機能を実現するときに使用されるキャ
リー・チェインのような各デバイス固有の機能を使用した EDA ライブラリも含ま
れています。例えば、アルテラの開発システムと共に供給される Synopsys の
Design Compiler のライブラリには、FLEX 10KE のアーキテクチャに最適化され
た DesignWare ファンクションが含まれています。
アルテラの開発システムは Windows ベースの PC、Sun SPARCstation、および
HP 9000 シリーズ 700/800 の各ワークステーション上で動作します。
f
Altera Corporation
詳細については、
「MAX ＋ PLUS II Programmable Logic Development System &
Software」データシート（日本語版有り）と「Quartus Programmable Logic Development
System & Software」のデータシートを参照してください。
7
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
機能の説明
FLEX 10KEの各デバイスはメモリや特別な論理機能を実現するためのエンベデッ
ド・アレイと、汎用のロジックを実現するためのロジック・アレイによって構成
されています。
エンベデッド・アレイは複数の EAB によって構成されています。エンベデッド・
アレイにメモリの機能を実現する場合は各 EAB に 4,096 ビット分のメモリ・エレ
メントが提供され、これを使用して RAM、ROM、デュアル・ポート RAM また
は FIFO（First-In First-Out）を構成することができます。また、ロジックを実現
する場合は、各 EAB から 100 から 600 ゲートに相当するロジックのリソースが提
供され、マルチプライヤ、マイクロコントローラ、ステート・マシン、DSP 機能
などの複雑な論理機能を構成するときに使用できます。各 EAB は個別に独立して
使用することができ、また大規模な論理機能を実現する場合には複数の EAB を結
合させて使用することもできます。
ロジック・アレイは複数のロジック・アレイ・ブロック（LAB）によって構成さ
れています。そして、各 LAB は 8 個の LE とローカル・インタコネクトによって
構成されています。1 個の LE には 4 入力のルック・アップ・テーブル（LUT）、プ
またキャリーとカスケー
ログラマブルなフリップフロップが各 1 個含まれており、
ドの機能を実現するための専用パスも含まれています。8 ビットのカウンタ、アド
レス・デコーダ、ステート・マシンなどのような中規模の論理ブロックは 8 個の
LE で構成することができ、複数の LAB を使用してさらに大規模な論理ブロック
を構成することもできます。1 個の LAB は約 96 ユーザブル・ゲートに相当する集
積度を持っています。
FLEX 10KE デバイスの内部、およびデバイス・ピンとデバイス内部との信号の接
続は、デバイス全体を縦方向および横方向に走っている高速で連続したロウ・チャ
ネルとカラム・チャネルの配線構造、FastTrack インタコネクトによって行われま
す。
各 I/O ピンは、ロウおよびカラムの FastTrack インタコネクト配線構造の先端に
配置されている I/O エレメント（IOE）と接続されます。各 IOE は双方向の I/O
バッファと入力レジスタまたは出力レジスタとして使用できるフリップフロップ
を持っており、デバイスの入出力信号および双方向の信号に使用することができ
ます。専用のクロック・ピンを使用した場合は、これらのレジスタがこれまでに
ない高い性能を実現します。入力レジスタとしては、セットアップ・タイムはわ
ずか 0.9 ns、ホールド・タイムは 0 ns です。出力レジスタとしては、IOE のレジ
スタは「Clock-to-Output」遅延を 3.0 ns と低く抑えます。また、IOE には JTAG
BST のサポート、スルー・レート・コントロール、トライ・ステート・バッファ、
オープン・ドレイン出力などの多様な機能が提供されています。
8
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 1 は FLEX 10KE アーキテクチャのブロック図を示したものです。ここで、複数
の LE のグループが 1 個の LAB を構成しており、LAB のグループはロウおよびカ
ラム方向の各位置に配置されています。そして各ロウの位置には 1 個の EAB が配
置されています。LAB および EAB 間は FastTrack インタコネクト配線構造によっ
て相互に接続されます。また、ロウとカラムの FastTrack インタコネクト配線構
造の先端には IOE が配置されています。
図 1. FLEX 10KE デバイスのブロック図
EAB
I/O
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
EAB
LAB
IOE
IOE
IOE
IOE
LE
EAB
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
FLEX 10KEデバイスにはフリップフロップのコントロール入力信号をドライブす
る 6 本の入力専用ピンが提供されており、高速でスキューの小さい（1.5 ns 以下）
コントロール信号を効率的にデバイス全体に供給することができます。これらの
コントロール信号の接続には FastTrack インタコネクト配線構造よりも遅延が短
くスキューの小さな専用の高速配線チャネルが使用されます。4 本の入力専用ピン
は 4 本のグローバル信号をドライブします。また、これら 4 本のグローバル信号は
内部のロジックからもドライブすることができるようになっており、クロック・
デバイダやデバイス内の多数のレジスタを非同期にクリアする信号の内部生成に
理想的なソリューションが提供されています。
Altera Corporation
9
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
エンベデッド・アレイ・ブロック
EAB は入力と出力のポートにレジスタを持った柔軟性の高い RAM となっており、
一般的なゲートアレイのメガファンクションを構成する場合にも使用されます。
EAB の持つサイズと高い柔軟性はマルチプライヤ、ベクタ・スケーラ、エラー・
コレクション回路などのようなメモリ以外の回路機能の構成にも最適となってい
ます。これらの回路機能はディジタル・フィルタやマイクロコントローラなどの
アプリケーションに使用できます。
これらの論理機能はコンフィギュレーションの期間にリード・オンリのパターン
を EAB にプログラミングして 1 個の大きな LUT を形成することによって実現され
ます。LUT を使用した組み合わせ機能では、ロジックの出力が論理演算ではなく
この LUT にプログラムされたパターンによって決定されます。この組み合わせ回
路を実現する方法は通常のロジックの実現に使用されるアルゴリズムよりも高速
となり、この高い性能は EAB の高速アクセス・タイムによってさらに強化されて
いま す。また、EAB の高 い集積 度に より、FPGA（Field Programmable Gate
Array）の RAM ブロックや複数の LE をリンクさせた場合のような配線遅延を発
生させることなく、複雑な機能を 1 段のロジック・レベルで実現することができ
ます。例えば、8 ビット入力／ 16 ビット出力の任意のファンクションは 1 個の EAB
で実現できます。LPM ファンクションのようなパラメータ化されたファンクショ
ンは、EAB の提供する利点を自動的に活用することができます。
FLEX 10KE の EAB は、デバイス全体に分散した小規模な RAM のアレイによって
オン・ボード RAM を実現する FPGA よりも、すぐれた特長を持っています。こ
れらの小規模な FPGA のブロックは、管理しやすいサイズの RAM ブロックを構
成する場合に相互に接続される必要があります。RAM ブロック間を接続するため
に、より多くの論理ブロックによって実現されるマルチプレクサが使用されます。
マルチプレクサ数が増えることによって遅延が大きくなり、RAM ブロックのス
ピードが低下します。FPGA の RAM ブロックでは大きなサイズのメモリを構成
する場合に複数の小規模な RAM ブロック間を接続する必要があるため、配線の
問題も生じがちです。これに対して FLEX 10KE では、大規模な専用の RAM ブ
ロックの構成に EAB が使用できるため、配線やタイミングに関連した問題が解消
されます。
FLEX 10KE の改良された EAB により、既存の EAB 構造にデュアル・ポート機能
が追加されました。デュアル・ポート構造は、1 本または 2 本のクロックを備えた
FIFO バッファに最適です。FLEX 10KE の EAB は、最大 16 ビット幅の RAM ブ
ロックのサポートが可能で、FLEX 10K の EAB を含むすべてのデザインとバック
ワード・コンパチビリティがあります。FLEX 10KE の EAB は、デュアル・ポー
ト・モードまたはシングル・ポート・モードで動作することが可能です。デュア
ル・ポート・モードでは、EAB のリード・セクションとライト・セクションにそ
れぞれ分離されたクロックが使用されるため、EAB へのリードとライトを異なる
レートで行うことができます。リードとライトが実行される EAB のセクションに
対して、別個の同期クロック・イネーブル信号が提供されており、これらのセク
ションを個別にコントロールすることができます。
10
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
EAB は、2 つのポートが同時にリードまたはライトを行う双方向のデュアル・ポー
ト・メモリ・アプリケーションにも使用できます。このような種類のデュアル・
ポート・メモリを実現するには、同時に行われる 2 つのリードまたはライトをサ
ポートするために、EAB を 2 個使用します。
または、1 組のクロックとクロック・イネーブルを使用して EAB の入力レジスタ
をコントロールし、もう 1 組のクロックとクロック・イネーブルを使用して出力
レジスタをコントロールすることもできます（図 2 を参照）
。
注 (1)
図 2. デュアル・ポート RAM モードの FLEX 10KE デバイス
2
RAM/ROM
256 × 16
512 × 8
1,024 × 4
2,048 × 2
4
data[ ]
D
Q
ENA
4, 8, 16, 32
D
ENA
Q
4, 8
rdaddress[ ]
D
EAB
Q
ENA
2
wraddress[ ]
D
rden
Q
4, 8, 16, 32
ENA
wren
D
Q
ENA
outclocken
inclocken
D
Q
ENA
inclock
outclock
inclock
outclock
注:
(1) EAB ローカル・インタコネクト信号、グローバル信号、またはチップ全体のリセットによって、すべてのレジスタを非同
(2)
期でクリアすることができます。
EPF10K30E および EPF10K50E には EAB ローカル・インタコネクトが 88 チャネルあり、EPF10K100E、EPF10K130E、
EPF10K200E には 104 チャネルあります。
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11
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
FLEX 10KE の EAB では、アルテラのメガファンクションを使用して、両方のポー
トでリードまたはライトが可能なデュアル・ポート RAM のアプリケーションを
実現することもできます。図 3 を参照してください。
図 3. デュアル・ポート RAM モードの FLEX 10KE デバイスの EAB
A
address_a[]
data_a[]
we_a
clkena_a
A
B
address_b[]
data_b[]
we_b
clkena_b
B
FLEX 10K デザインとのバックワード・コンパチビリティのためには FLEX 10KE
の EAB をシングル・ポート・モードで使用すると有効です（図 4 を参照）
。
12
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 4. シングル・ポート RAM モードの FLEX 10KE デバイス
2
4
D
Q
8, 4, 2, 1
4, 8, 16, 32
RAM/ROM
256 × 16
512 × 8
1,024 × 4
2,048 × 2
D
Q
4, 8
EAB
1
D
Q
8, 9, 10, 11
4, 8, 16, 32
D
Q
注:
(1) EPF10K30E、EPF10K50E、EPF10K50S の各デバイスは EAB ローカル・インタコネクトを 88 チャネル持っており、
EPF10K100E、EPF10K130E、EPF10K200E、および EPF10K200S の各デバイスは EAB ローカル・インタコネクトを 104
チャネル持っています。
EAB は同期型の RAM の構成にも使用することができ、非同期型の RAM よりも
簡単に実現できます。非同期型の RAM はライト・イネーブル信号を生成する必
要があり、アドレスとデータの信号はこのライト・イネーブル信号に対して規定
されたセットアップ・タイムとホールド・タイムを守る必要があります。これに
対して EAB を使用した同期型 RAM では自分自身のライト・イネーブル信号が生
成され、対応する入力クロックまたはライト・クロックに対してタイミングが取
られます。セルフ・タイミング機能を持つ EAB の RAM を使用した回路では、必
要となるタイミングは、グローバル・クロックで規定されるセットアップ・タイ
ムとホールド・タイムのみとなります。
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13
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
EAB が RAM として使用された場合、そのメモリ構成を 256 × 16、512 × 8、1,024 × 4、
または 2,048 × 2 のいずれかに設定することができます（図 5 を参照）
。
図 5. FLEX 10KE の EAB のメモリ構成
256 × 16
512 × 8
1,024 × 4
2,048 × 2
複数の EAB を接続することによって、さらに大規模なメモリを構成することがで
きます。例えば、2 個の 256 × 16 の RAM を接続して 256 × 32 の構成にしたり、2
個の 512 × 8 の RAM を接続して 1 個の 512 × 16 の構成にすることもできます（図 6 を
参照）
。
図 6. 複数の FLEX 10KE EAB を接続した例
256 × 32
512 × 16
256 × 16
512 × 8
256 × 16
512 × 8
必要に応じて、デバイス内のすべての EAB をカスケード接続して 1 個の RAM を
構成することも可能です。EAB はタイミングに影響を与えることなく、最大
2,048 ワードまでの RAM を構成するようにカスケード接続することができます。
アルテラのソフトウェアは指定された RAM を実現するために必要な複数の EAB
を自動的に接続します。
14
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
EAB はクロック信号のドライブとコントロールのために柔軟性の高いオプション
を提供しています。EAB へのリードとライトには異なるクロックとクロック・イ
ネーブルを使用することができます。データの入力、EAB の出力、ライト・アド
レス、ライト・イネーブル信号、リード・アドレス、およびリード・イネーブル
信号の入力には個別にレジスタを挿入することができます。グローバル信号と
EAB のローカル・インタコネクトはライト・イネーブル、リード・イネーブル、
およびクロック・イネーブル信号をドライブすることができます。また、EAB の
クロック信号は、専用のクロック・ピン、グローバル信号、または EAB のローカ
ル・インタコネクトからドライブすることができます。LE は EAB のローカル・イ
ンタコネクトをドライブするようになっているため、LE でライト・イネーブル、
リード・イネーブル、クリア、クロックおよびクロック・イネーブル信号をコン
トロールすることができます。
EAB の入力はロウ・インタコネクトと接続されており、出力はロウ・インタコネ
クトとカラム・インタコネクトをドライブすることができます。各 EAB の出力は
最大 2 本までのロウ・チャネルとカラム・チャネルをドライブすることができ、使
用されていないロウ・チャネルを他の LE からドライブすることができます。この
機能は EAB の出力に対する配線のリソースを増加させます（図 2 と 4 を参照）。
EAB に隣接するカラム・インタコネクトは、デバイス内の他のカラムの 2 倍のチャ
ネルを持っています。
ロジック・アレイ・ブロック
LAB は 8 個の LE、関連したキャリー・チェインとカスケード・チェイン、LAB の
コントロール信号、そして LAB ローカル・インタコネクトによって構成されてい
ます。LAB は FLEX 10KE アーキテクチャに対してコース・グレインの構造を提
供しており、デバイス使用効率の最適化と高い性能を提供し、効率的な配線を容
易にしています（図 7 を参照）
。
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15
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 7. FLEX 10KE の LAB
1
6
16
LAB
2
4
2
4
LE1
4
LE2
4
LE3
4
LE4
4
LE5
4
LE6
4
LE7
4
LE8
8
2
8
24
8
(2)
16
12
4
LAB
注:
(1)
6
48
16
EPF10K30E、EPF10K50E、および EPF10K50S の各デバイスはロウ・インタコネクトから LAB ローカル・インタコネク
ト・チャネルへの入力を 22 本持っており、EPF10K100E、EPF10K130E、EPF10K200E、および EPF10K200S の各デバイ
スは 26 本の入力を持っています。
EPF10K30E、EPF10K50E、EPF10K50S の各デバイスは LAB ローカル・インタコネクトを 30 チャネル持っており、
EPF10K100E、EPF10K130E、EPF10K200E、および EPF10K200S の各デバイスは LAB ローカル・インタコネクトを 34 チャ
ネル持っています。
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
各 LAB には極性反転が可能な 4 本のコントロール信号が提供されており、これら
は 8 個すべての LE で使用することができます。このうちの 2 本の信号はクロック
として使用することができ、残りの 2 本はクリア／プリセットのコントロール信
号として使用することができます。LAB のクロックは、専用のクロック入力ピン、
グローバル信号、I/O 信号、または LAB のローカル・インタコネクトを経由した
内部信号によってドライブすることができます。また、LAB のプリセットとクリ
アのコントロール信号は、グローバル信号、I/O 信号、または LAB ローカル・イ
ンタコネクトを経由した内部信号によってドライブすることができます。グロー
バル・コントロール信号はデバイス全体で非常にスキューの小さい非同期のコン
トロール信号となるため、通常はグローバル・クロック、クリアまたはプリセッ
トの信号として使用されます。コントロール信号のためのロジックが必要となる
場合は、任意の LAB 内の 1 個または複数の LE を使用して生成し、ターゲットと
なる LAB のローカル・インタコネクトをドライブすることができます。また、LE
の出力からグローバル・コントロール信号を生成することもできます。
ロジック・エレメント
ロジック・エレメント（LE）は FLEX 10KE アーキテクチャが持つロジックの最
小単位となっており、高いデバイス使用効率を実現するコンパクトなサイズと
なっています。各 LE には、4 変数によるあらゆる論理演算が高速で実行できる 4 入
力の LUT が含まれています。さらに、各 LE には同期クロック・イネーブル機能
を持ったプログラマブルなフリップフロップ、キャリー・チェイン、カスケード・
チェインが含まれています。各 LE は、ローカル・インタコネクトおよび FastTrack
インタコネクト配線構造の双方をドライブするようになっています（図 8 を参照）
。
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17
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 8. FLEX 10KE のロジック・エレメント
data1
data2
data3
data4
LUT
D
PRN
Q
FastTrack
ENA
CLRN
LAB
labctrl1
labctrl2
labctrl3
labctrl4
LE 内のプログラマブル・フリップフロップは、D、T、JK、または SR タイプの動
作を行うようにコンフィギュレーションすることができます。フリップフロップ
のクロック、クリア、プリセットの各信号は、グローバル信号、汎用の I/O ピン、
または任意の内部ロジックからドライブすることができます。組み合わせ回路を
構成する場合はフリップフロップがバイパスされ、LUT の出力が LE の出力を直
接ドライブします。
LE はインタコネクトをドライブする 2 本の出力を持っています。このうちの 1 本
はローカル・インタコネ クトをドライブし、もう 1 本 はロウまたはカラムの
FastTrack インタコネクト配線構造をドライブします。この 2 本の LE の出力はそ
れぞれ個別にコントロールすることができます。例えば、LUT が一方の出力をド
ライブしているときに、レジスタがもう一方の出力をドライブするような構造に
設定することができます。この機能はレジスタ・パッキングと呼ばれ、LUT とレ
ジスタをそれぞれ独立した機能に使用できるため、LE の使用効率を改善すること
ができます。
18
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
FLEX 10KE のアーキテクチャでは、ローカル・インタコネクトを使用することな
く隣接した LE 間を接続する高速の専用データ・パスとして、キャリー・チェイン
とカスケード・チェインが提供されています。キャリー・チェインは高速のカウ
ンタとアダーを構成するときに使用され、カスケード・チェインは多入力の論理
機能を最小の遅延時間で実現するときに使用されます。カスケード・チェインと
キャリー・チェインは LAB 内のすべての LE、およびデバイス内の同じロウの位
置に配置されているすべての LAB 間を接続することができます。ただし、この
キャリーとカスケードのチェインが多数使用された場合には、配線の柔軟性が低
下することがあります。したがって、これらのチェインはデザイン内でスピード
がクリティカルとなる部分に限定して使用する必要があります。
キャリー・チェイン
キャリー・チェインはキャリーを LE 間で非常に高速（最高速バージョンで 0.2 ns
以下）で転送します。下位ビットからのキャリー・イン信号はキャリー・チェイ
ンを通って上位ビットに転送され、上位ビットのキャリー・チェインと LUT の双
方に入力されます。この機能を使用することによって、FLEX 10KE アーキテク
チャはカウンタやアダー、指定したビット幅のコンパレータを高速で実現するこ
とができます。キャリー・チェインのロジックはデザイン処理段階でアルテラの
コンパイラによって自動的に生成され、またデザインの入力時にマニュアルで指
定することもできます。LPM や DesignWare のようなパラメータ化されたファン
クションはキャリー・チェインの利点を自動的に活用します。
複数の LAB をリンクさせることによって、8 個以上の LE で接続される長いキャ
リー・チェインが自動的に生成されます。フィッティング機能を強化するため、長
いキャリー・チェインは同じロウの LAB を 1 個おきにスキップするようになって
います。このため、複数の LAB を通る長いキャリー・チェインは、偶数番号の
LAB から偶数番号の LAB へ、あるいは奇数番号の LAB から奇数番号の LAB へと
スキップして接続されます。例えば、最初の LAB の最後の LE は同じロウにある
3 番目の LAB の最初の LE にキャリーを転送するようになっています。また、キャ
リー・チェインは各ロウの中央に位置している EAB を超えて接続することはでき
ません。例えば、EPF10K50E では、キャリー・チェインが 18 番目の LAB でストッ
プし、新しいキャリー・チェインが 19 番目の LAB からスタートします。
図 9 は n ＋ 1 個の LE とキャリー・チェインを使った n ビットのフル・アダーがど
のように実現されるかを示したものです。ここで、LUT の一部を使用して入力信
号とキャリー・イン信号から 2 ビットのサム（和）を生成します。そして、この
サムは LE の出力に接続されます。レジスタは単純なアダーを構成する場合、バイ
パスすることができます。もしくはアキュムレータの機能として使用することも
できます。LUT の他の部分とキャリー・チェインのロジックはキャリー・アウト
の信号を生成し、この信号は次の上位ビットのキャリー・イン信号に直接、接続
されます。最後のキャリー・アウト信号は LE に接続され、この最後の LE で通常
の信号と同じように使用できるようになります。
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19
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 9. FLEX 10KE のキャリー・チェインの動作（n ビットのフル・アダー）
a1
b1
s1
LUT
LE1
a2
b2
s2
LUT
LE2
an
bn
sn
LUT
LEn
LUT
LEn + 1
20
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
カスケード・チェイン
FLEX 10KE のアーキテクチャは、カスケード・チェインを使用することによって
非常に大きなファン・インを持った回路機能を実現できるようになっています。隣
接している複数の LUT をパラレルに動作させ、
その間の中間値をカスケード・チェ
インを使ってシリアルに転送させることによって論理機能の一部を実現すること
ができます。このカスケード・チェインは隣接した LE の出力を接続して論理積
（Logical AND）またはドモルガンの反転定理による論理和（Logical OR）を実
現することができます。追加される各 LE は入力ビット幅の機能を LE あたり 0.6
ns の遅延時間で 4 ビットずつ効率的に拡張します。カスケード・チェインのロジッ
クはデザインの処理段階でアルテラのコンパイラによって自動的に生成され、ま
たデザインの入力時にマニュアルで指定することもできます。
複数の LAB をリンクさせることによって、8 ビット以上の長さのカスケード・チェ
インが自動的に生成されます。配線を容易にするため、長いカスケード・チェイ
ンは同じロウに配置された隣の LAB をスキップして接続されます。複数の LAB を
通る長いカスケード・チェインは、偶数番号の LAB から偶数番号の LAB へ、あ
るいは奇数番号の LAB から奇数番号の LAB へとスキップして接続されます（例
えば、最初の LAB 内の最後の LE は同じロウにある 3 番目の LAB 内の最初の LE に
カスケード接続されます）。カスケード・チェインは各ロウの中央部分を超えて接
続することはできません（例えば、EPF10K50E ではカスケード・チェインが 18
番目の LAB でストップし、新しいカスケード・チェインが 19 番目の LAB からス
タートします）
。これは各ロウの中央部に EAB が配置されているためです。
図 10 は大きなファン・インを持つ回路機能を実現するときにカスケード・チェイ
ンが隣接した LE 間でどのように接続されるかを示したものです。この例は n 個の
LE で 4n 個の変数を持つ論理機能が実現できることを示しています。LE の遅延は
0.9 ns、カスケード・チェインの遅延は 0.6 ns です。カスケード・チェインを使用
した場合、16 ビット・アドレスのデコードを 2.7 ns のスピードで実現できます。
図 10. FLEX 10KE カスケード・チェインの動作
AND
OR
d[3..0]
d[3..0]
LUT
LUT
LE1
d[7..4]
LE1
d[7..4]
LUT
LUT
LE2
d[(4n – 1)..(4n – 4)]
d[(4n – 1)..(4n – 4)]
LUT
LEn
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LE2
LUT
LEn
21
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
LE の動作モード
FLEX 10KE の LE は次の 4 種類のモードのいずれかで動作します。
■
■
■
■
ノーマル・モード
演算モード
アップ／ダウン・カウンタ・モード
クリアブル・カウンタ・モード
これらの各モードでは、LE のリソースをそれぞれ異なる形で使用します。LE に
は各モードで、計 7 本の入力が提供されており（LAB ローカル・インタコネクト
からの 4 本とプログラマブル・レジスタからのフィードバック、前段の LE からの
、要求される論理機能を実現するた
キャリー・インとカスケード・インの計 7 本）
めにこれらの入力はそれぞれ異なるリソースに接続されます。LE のレジスタのク
ロック、およびクリアとプリセットのコントロールには 3 本の入力が提供されて
います。アルテラのソフトウェアは、LPM や DesignWare ファンクションのよう
なパラメータ化されたファンクションと共に、カウンタやアダー、マルチプライ
ヤなどのような標準的なファンクションに対して適切な動作モードを自動的に選
択します。また、必要に応じて、ユーザは性能が最適化される LE の動作モードを
選択して、特定用途のファンクションを作成することもできます。
この FLEX 10KE のアーキテクチャでは、4 種類すべてのモードでレジスタに対す
る同期クロック・イネーブルの機能が提供されています。アルテラのソフトウェ
アは、DATA1 を使用してレジスタに同期イネーブル機能を設定することができる
ため、完全な同期型の設計が簡単に行えます。
22
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 11 は LE の各動作モードを示したものです。
図 11. FLEX 10KE の LE の各動作モード
FastTrack
LE
data1
data2
4
D
LUT
PRN
Q
data3
ENA
CLRN
LE
data4
LE
data1
data2
PRN
D
Q
3
LUT
ENA
CLRN
3
LUT
data1 (ena)
data2 (u/d)
3
LUT
1
D
PRN
Q
LE
0
data3 (data)
ENA
CLRN
3
LUT
data4 (nload)
data1 (ena)
data2 (nclr)
3
LUT
1
D
PRN
Q
LE
0
data3 (data)
ENA
CLRN
3
LUT
data4 (nload)
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23
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
ノーマル・モード
ノーマル・モードは汎用のロジック・アプリケーションや、カスケード・チェイ
ンの長所が活用できる多入力のデコーダなどに適しています。ノーマル・モード
では、LAB ローカル・インタコネクトからの 4 本のデータ入力とキャリー・イン
が 4 入力 LUT の入力になります。アルテラのコンパイラは DATA3 の信号とキャ
リー・インのいずれかを LUT の入力として自動的に選択します。LUT の出力をカ
スケード・インの信号と組み合わせることによって、カスケード・アウトの信号
を通ってカスケード・チェインを構成することができます。レジスタまたは LUT
を使用して、ローカル・インタコネクトと FastTrack インタコネクト配線構造の
双方を同時にドライブすることができます。
LE 内の LUT とレジスタはそれぞれ個別に独立させた状態で使用することができ
ます（レジスタ・パッキング）。このレジスタ・パッキングの機能をサポートする
ため、LE には 2 本の出力が提供されています。一方の出力はローカル・インタコ
ネクトをドライブし、もう一方の出力は FastTrack インタコネクト配線構造をド
ライブします。DATA4 の信号はレジスタを直接ドライブすることができ、LUT
がレジスタされた信号から独立した状態で論理演算を行うことができます。この
場合、LUT では 3 入力の論理が行われ、4 番目の独立した信号がレジスタに保持さ
れます。また、LUT に 4 入力の論理を生成させ、このうちの 1 本の入力信号でレ
ジスタをドライブするように設定することもできます。パックされた LE の中のレ
ジスタは、クロック・イネーブル、クリア、プリセットの各信号を使用すること
ができます。パックされた LE では、LUT にローカル・インタコネクトをドライ
ブさせながらレジスタから FastTrack インタコネクト配線構造をドライブする状
態にすることができ、またこの逆の設定を行うことができます。
演算モード
演算モードでは、アダー、アキュムレータ、コンパレータの構成に最適な 3 入力
の LUT が 2 個提供されます。このうち 1 個の LUT は 3 入力の論理を実現し、もう
1 個の LUT がキャリー・アウトを生成します。23 ページの図 11 に示されているよ
うに、最初の LUT はキャリー・イン信号と LAB ローカル・インタコネクトから
の 2 本の入力を使用して組み合わせ出力またはレジスタ出力を生成します。アダー
を構成した場合は、この出力は a と b とキャリー・イン信号による 3 ビットのサム
（和）となります。そして、2 番目の LUT は同じ 3 本の信号からキャリー・アウト
信号を生成して、キャリー・チェインを構成します。演算モードではカスケード・
チェインの使用が同時にサポートされます。
24
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
アップ／ダウン・カウンタ・モード
アップ／ダウン・カウンタ・モードでは、カウンタ・イネーブル、クロック・イ
ネーブル、同期アップ／ダウン・コントロールの各信号と、データ・ロードのオ
プション機能用の信号が提供されます。これらのコントロール信号は LAB ローカ
ル・インタコネクトからのデータ入力、キャリー・イン信号、プログラマブル・
レジスタの出力フィードバック信号によって生成されます。このモードでは 3 入
力の LUT が 2 個使用され、そのうちの 1 個はカウンタ・データを生成し、もう一
方の LUT が高速のキャリー・ビットを生成します。2 対 1 のマルチプレクサによ
り、データの同期ロード機能が提供されています。また、LUT のリソースを使用
することなく、クリアとプリセットのレジスタ・コントロール信号を使用した非
同期のデータ・ロードを行うこともできます。
クリアブル・カウンタ・モード
クリアブル・カウンタ・モードはアップ／ダウン・カウンタ・モードと類似して
いますが、アップ／ダウン・コントロールの代わりに同期クリアの機能がサポー
トされています。このモードでは、アップ／ダウン・カウンタ・モードのカスケー
ド入力の代わりにクリア入力が使用されます。このモードでは 3 入力の LUT が 2 個
使用され、そのうちの 1 個はカウンタ・データを生成し、もう一方の LUT が高速
のキャリー・ビットを生成します。また、2 対 1 マルチプレクサを使用した同期
ロードの機能がサポートされています。このマルチプレクサの出力は同期クリア
の信号と ANDされるようになっています。
インターナル・トライ・ステート・エミュレーション
FLEX 10KE には、インターナル・トライ・ステート・エミュレーション機能が提
供されており、実際のトライ・ステート・バスのような制限を受けることなく、デ
バイス内部にトライ・ステートを実現することができます。実際のトライ・ステー
ト・バスでは、トライ・ステート・バッファの出力イネーブル（OE）信号がバス
をドライブする信号を選択します。ただし、複数の出力イネーブル（OE）信号が
アクティブになったときには、競合する複数の信号がバスをドライブすることに
なります。逆に言えば、どの OE 信号もアクティブにならない場合には、バスがフ
ローティングの状態となります。インターナル・トライ・ステート・エミュレー
ションの機能は、競合するトライ・ステート・バッファを Low の値に、フロー
ティング状態のバスを High の値にしてこれらの問題を解消します。アルテラのソ
フトウェアはマルチプレクサを使用してトライ・ステート・バスの機能を自動的
に実現します。
Altera Corporation
25
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
クリアおよびプリセット・ロジック・コントロール
プログラマブル・レジスタのクリアとプリセットの機能を実現するロジックは、
LE の入力となっている DATA3、LABCTRL1、および LABCTRL2 の信号によって
構成することができます。LE のクリアとプリセットのコントロール機能はレジス
タに非同期でデータをロードするときにも使用されます。また、LABCTRL1 また
は LABCTRL2 を使用して、非同期クリアの機能を実現することもできます。さら
に、LABCTRL1 によってコントロールされる非同期データ・ロード機能を持つレ
ジスタの設定も行うことができます。この場合、レジスタにロードされるデータ
は DATA3 から入力され、LABCTRL1 がアクティブになったときにレジスタへ
DATA3 の信号がロードされます。
アルテラのコンパイラは、コンパイル時に最も適切なコントロール信号を自動的
に生成します。クリアとプリセットの信号はアクティブ Low となっているため、
コンパイラは未使用のクリアとプリセットを自動的に High レベルにセットしま
す。
クリアとプリセットのロジックは、デザインの入力時に次の 6 種類のモードから
いずれか 1 つを選択することによって実現できます。
■
■
■
■
■
■
非同期クリア
非同期プリセット
非同期のクリアとプリセット
クリア機能付き非同期ロード
プリセット機能付き非同期ロード
クリアまたはプリセット機能のない非同期ロード
前記の 6 種類のモードに加え、FLEX 10KE デバイスにはデバイス内のすべてのレジ
スタをリセットすることができるデバイス全体のリセット・ピンが提供されてお
り、デザインの入力時に指定することができます。クリアとプリセットのいずれの
モードにおいても、デバイス全体のリセット・ピンの信号は他のすべての信号より
も優先されます。非同期のプリセット機能を持ったレジスタがチップ全体のリセッ
ト信号がアサートされたときにプリセットされるようにすることもできます。極性
反転機能を使用して、非同期のプリセット機能を実現することもできます。極性反
転は非同期プリセットを実現する場合に使用することができます。図 12 は要求さ
れるプリセットとクリア機能を実現する場合のデザインの入力方法の例を示した
ものです。
26
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 12. FLEX 10KE LE のクリアとプリセットのモード
labctrl1
VCC
labctrl1
PRN
D
Q
D
labctrl2
D
PRN
Q
PRN
Q
CLRN
CLRN
labctrl1
labctrl2
labctrl2
CLRN
VCC
NOT
NOT
labctrl1
labctrl1
data3
D
NOT
labctrl2
PRN
Q
data3
D
PRN
Q
CLRN
CLRN
NOT
NOT
labctrl1
labctrl2
D
PRN
Q
data3
CLRN
NOT
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27
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非同期クリア
フリップフロップは LABCTRL1 または LABCTRL2 のいずれかでクリアされます。
このモードではプリセット信号が VCC に接続され、非アクティブとなります。
非同期プリセット
非同期プリセットは非同期のデータ・ロードとしての機能か、非同期クリアの機能
付きのいずれかで実現されます。DATA3 が VCC に接続された状態で LABCTRL1
がアサートされると、非同期でレジスタに 1 がロードされます。また、アルテラ
のソフトウェアはレジスタの入力と出力の極性反転とクリア機能を使用して、プ
リセット・コントロール機能が実現されるようにすることもできます。LE と IOE
の入力には極性反転の機能が提供されています。このため、2 本の LABCTRL 信号
のいずれか 1 本でレジスタがプリセットされる場合は、DATA3 の入力が不要とな
り、これを LE のいずれかの動作モードで使用することができるようになります。
非同期のクリアとプリセット
非同期のクリアとプリセットを実現する場合は、LABCTRL1 でプリセットを、
LABCTRL2 でクリアをコントロールします。このとき、DATA3 は VCC に接続さ
れ、LABCTRL1 がアサートされるとレジスタに 1 が非同期でロードされ、レジス
タがプリセットされたことになります。また同様に LABCTRL2 をアサートするこ
とによって、レジスタがクリアされます。
クリア機能付き非同期ロード
クリア機能付きの非同期ロードを実現する場合は、LABCTRL1 でレジスタのプリ
セットとクリアをコントロールし、DATA3 の信号を非同期でレジスタへロードし
ます。また、LABCTRL2 はレジスタのクリア端子をコントロールしてレジスタの
クリア機能を実現し、LABCTRL2 をプリセットの回路に接続する必要はありませ
ん。
プリセット機能付き非同期ロード
プリセット機能付きの非同期ロードを実現する場合は、アルテラのソフトウェア
はレジスタの入力と出力を反転させ、クリア信号を使ったプリセット・コントロー
ル機能を実現します。
LABCTRL2 がアサートされるとレジスタがプリセットされ、
LABCTRL1 がアサートされると、レジスタにデータがロードされます。アルテラ
のソフトウェアはレジスタの出力が反転されていることを考慮して、DATA3 をド
ライブする信号の極性を反転させます。
クリアまたはプリセット機能のない非同期ロード
クリアまたはプリセット機能のない非同期ロードを実現する場合は、LABCTRL1
でレジスタのプリセットとクリアをコントロールし、DATA3 の信号が非同期でレ
ジスタへロードされるようにします。
28
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
FastTrack インタコネクト配線構造
FLEX 10KE のアーキテクチャでは、デバイス全体を縦横に走っている連続した配
線チャネル、FastTrack インタコネクト配線構造によって LE、EAB およびデバイ
ス I/O ピン間の接続が行われます。このグローバルな配線構造により、複雑なデ
ザインにおいてもその性能が予測可能となっています。これに対して、配線領域
が分割されている FPGA では、一定しない複数のパスを接続するためのスイッチ・
マトリックスが必要となり、ロジック・リソース間のディレイが大きくなって性
能が低下します。
FastTrack インタコネクト配線構造はデバイス全体をカバーしているロウとカラ
ムのインタコネクト・チャネルによって構成されています。各ロウに配置されて
いる LAB 間の接続は専用のロウ・インタコネクトによって行われます。ロウ・イ
ンタコネクトは I/O ピンをドライブすることができ、ロウ内の他の LAB に信号を
供給します。また、カラム・インタコネクトは異なるロウの間の信号を接続し、ま
た I/O ピンをドライブすることができます。
ロウ・チャネルは LAB または EAB のローカル・インタコネクトに接続されます。
ロウ信号は各 LAB または EAB でバッファされるため、遅延に対するファン・ア
ウトの影響が低減されます。ロウ側の配線チャネルは 1 個の LE、または 3 本のカ
ラム・チャネルのうちのいずれか 1 本によってドライブすることができます。こ
れら 4 本の信号は、特定の 2 本のロウ・チャネルに接続されている 2 個の 4 対 1 マ
ルチプレクサの入力となっています。これらのマルチプレクサは各 LE に接続され
ており、LAB 内にある 8 個すべての LE がロウ・インタコネクトをドライブしてい
る場合でも、カラム・チャネルがロウ・チャネルをドライブすることができます。
各カラムに配置されている LAB または EAB 間の接続は専用のカラム・インタコ
ネクトによって行われます。EAB を接続するカラム・インタコネクトは他のカラ
ム・インタコネクトの 2 倍のチャネルを持っています。カラム・インタコネクト
は I/O ピンをドライブすることができ、またデバイス内の異なるロウにある LAB
または EAB 間の信号を接続します。LE の出力または I/O ピンからの入力となっ
ているカラム・インタコネクトからの信号は、LAB または EAB 入力される前にロ
ウ・インタコネクトを通らなければなりません。IOE または EAB によってドライ
ブされる各ロウ・チャネルは指定された 1 本のカラム・チャネルをドライブする
ことができます。
ロウとカラムのチャネルへのアクセスを隣接した 2 つの LAB 内の LE 間で切り替
えることができます。例えば、LAB 内の特定の LE が同じロウの隣接した LAB 内
の特定の LE によってドライブされるロウおよびカラム・チャネルをドライブする
ように設定することができ、またその逆の設定も行えます。このような高い柔軟
性により、
配線のリソースをより効率的に使用することができます
（図 13 を参照）
。
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29
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 13. FLEX 10KE LAB とロウおよびカラム・インタコネクトの接続
6
LE
2
LAB
LAB
LE 1
LE
LE
LE 2
LAB
LE 8
LAB
30
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
ロウ・インタコネクトは、配線の能力を改善するためにフル・レングスのチャネ
ルとハーフ・レングスのチャネルの配線リソースとを組み合わせたものになって
います。フル・レングスのチャネルは同じロウのすべての LAB 間を接続すること
ができます。これに対して、ハーフ・レングスのチャネルは 1 つのロウの半分の
LAB 間を接続します。EAB はフル・レングスのチャネル、または同じロウの左半
分のハーフ・レングスのチャネルによってドライブされます。また、EAB はフル・
レングスのチャネルをドライブしています。このアーキテクチャでは、性能の予
測を可能にする配線構造やロウ全体をカバーした配線リソースが提供できる特長
に加え、さらに多くの配線リソースが提供されています。2 つの隣接した LAB 間
はハーフ・レングスのロウ・チャネルで接続できるようになっており、このハー
フ・レングスのチャネルを活用することによって、同じロウのもう半分には別の
ハーフ・レングスのチャネルが使用できるようになります。
表 7 は FLEX 10KE の各デバイスに提供されている FastTrack インタコネクト配線
構造のリソースの数をまとめたものです。
表 7. FLEX 10KE FastTrack インタコネクトのリソース
デバイス名
ロウの数
ロウあたりの
チャネル数
カラム数
カラムあたりの
チャネル数
EPF10K30E
6
216
36
24
EPF10K50E
EPF10K50S
10
216
36
24
EPF10K100E
12
312
52
24
EPF10K130E
16
312
52
32
EPF10K200E
EPF10K200S
24
312
52
48
FLEX 10KE デバイスには、汎用の I/O ピンの他に、スキューの小さな信号をデバ
イス全体に供給できる 6 本の入力専用ピンが提供されています。これら 6 本の入力
は、グローバルなクロック、クリア、プリセット、ペリフェラルの出力イネーブ
ル、クロック・イネーブルのコントロール信号などに使用することができます。こ
れらのピンからの入力は、デバイス内のすべての LAB と IOE をコントロールする
信号としても使用することができます。これらの入力専用ピンからの信号はデバ
イス内の各 LAB のローカル・インタコネクトにも接続されるようになっているた
め、汎用のデータ入力としても使用できます。
図 14 は、隣接した複数の LAB および EAB の接続関係を、ロウおよびカラム・イ
ンタコネクト、ローカル・インタコネクト、関連したカスケード・チェイン、キャ
リー・チェインによって示したものです。ここで、各 LAB の名前は、デバイス内
のロウ（A、B、C）およびカラム（1、2、3）の物理的な位置を表したものになっ
ています。例えば、B3 の LAB はロウ－ B、カラム－ 3 の位置にあることを示して
います。
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31
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 14. FLEX 10KE インタコネクト・リソース
17
I/O
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
IOE
LAB
A1
LAB
A2
16
LAB
A3
LAB A5
LAB A4
IOE
IOE
IOE
IOE
LAB
B1
LAB
B2
LAB
B3
LAB A5
LAB A4
IOE
IOE
IOE
IOE
IOE
IOE
I/O エレメント
各 I/O エレメント（IOE）には双方向の I/O バッファとレジスタが 1 個ずつ含ま
れています。このレジスタは高速のセットアップ・タイムを必要とする外部デー
タの入力レジスタとして、あるいは高速の「Clock-to-Output」性能を必要とする
データの出力レジスタとして使用することができます。LE 内のレジスタを入力レ
ジスタとして使用した方が、IOE のレジスタを使用した場合よりも高速のセット
アップ・タイムが提供されることもあります。IOE は入力ピン、出力ピン、また
は双方向ピンとして使用することができます。双方向のレジスタ付き I/O の構成
では、出力レジスタは IOE 内にある必要があり、データ入力イネーブル・レジス
タとデータ出力イネーブル・レジスタは双方向ピンに隣接した LE レジスタである
必要があります。アルテラのコンパイラは必要に応じてプログラマブルな反転オ
プションを使用して、ロウまたはカラム・インタコネクトからの信号の極性を自
動的に反転させます。図 15 は、双方向 I/O レジスタの構造を示したものです。
32
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図 15. FLEX 10KE の双方向 I/O レジスタ
2
4
2
4
OE
12
D
Q
ENA
CLRN
VCC
VCC
OE[7..0]
1
VCC
2
D
Q
CLK[1..0]
ENA
CLRN
CLK[3..2]
VCC
ENA[5..0]
VCC
CLRN[1..0]
2
D
Q
VCC
ENA
CLRN
注:
(1) すべての FLEX 10KE デバイス（EPF10K50E および EPF10K200E を除く）では、入力パスにプログラマブル遅延バッファ
が含まれます。
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33
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
すべての FLEX 10KE デバイス（EPF10K50E および EPF10K200E を除く）では、
I/O パッドから FastTrack インタコネクトへの入力パスにプログラマブルな遅延
エレメントがあり、ホールド・タイムをゼロにするためにこの遅延エレメントを
使用することができます。EPF10K50S および EPF10K200S もこの機能をサポート
します。信号をデバイス内部にドライブしている IOE の位置に応じて、設計者は
プログラマブル遅延コントロール機能をオンにしてホールド・タイムをゼロにす
るか、あるいはオフにして最小のセットアップ・タイムを実現することができま
す。この機能はピンからレジスタへの複雑なパス（PCI デザインなど）のセット
アップ・タイムを減少させるときに使用されます。
各 IOE に対するクロック、クリア、クロック・イネーブル、および出力イネーブ
ル・コントロールの各信号は、ペリフェラル・コントロール・バスと呼ばれる I/O
コントロール信号のネットワークから選択されます。このペリフェラル・コント
ロール・バスにはデバイス全体で信号のスキューを最小にする高速ドライバが使
用されており、下記のペリフェラル・コントロール信号が最大 12 本まで使用でき
ます。
■
■
■
■
最大 8 本までの出力イネーブル信号
最大 6 本までのクロック・イネーブル信号
最大 2 本までのクロック信号
最大 2 本までのクリア信号
6 本を超えるクロック・イネーブル信号や 8 本を超える出力イネーブル信号が必要
になる場合は、特定の LE からドライブされているクロック・イネーブルと出力イ
ネーブルの信号を使用してデバイス内の各 IOE をコントロールすることができま
す。各 IOE にはペリフェラル・コントロール・バスに提供されている 2 本のクロッ
ク信号に加え、2 本のクロック専用ピンからの信号のうちのいずれか 1 本を使用す
ることができます。各ペリフェラル・コントロール信号は入力専用ピン、または
特定のロウの位置に配置された LAB の最初の LE からドライブすることができま
す。異なるロウの LE からはカラム・インタコネクトをドライブされるようになっ
ているため、ペリフェラル・コントロール信号はロウ・インタコネクトからドラ
イブされることになります。デバイス全体のリセット信号は、他のコントロール
信号よりも優先してすべて IOE レジスタをリセットします。
クロック専用ピンが IOE レジスタをドライブしている場合、クロック・ピンはデ
バイス内のすべての IOE で反転させることが可能です。すべての IOE は同一のク
ロック・センスを使用する必要があります。例えば、ある IOE が反転されたクロッ
クを使用している場合は、他のすべての IOE も反転されたクロックを使用する必
要があり、非反転クロックはどの IOE でも使用できません。ただし、その場合で
も LE は LAB 単位で非反転または反転のクロックが使用可能です。
入力信号はクロック専用ピンで反転され、すべての IOE をドライブします。非反
転または反転されたクロックを使用して IOE をドライブするには、両方のグロー
バル・クロック・ピンにクロックを接続します。1 つのグローバル・クロック・ピ
ンが非反転のクロックを供給し、もう 1 つのグローバル・クロック・ピンが反転
されたクロックを供給します。
34
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
入力専用ピンが非反転および反転で IOE クロックをドライブする場合、ペリフェ
ラル・コントロール・バス上の 2 本の信号がそれぞれのクロック・センスに対し
て使用されます。
入力専用ピンが、非反転および反転のペリフェラル・クリア、クロック・イネー
ブル、および出力イネーブルをドライブする場合、ペリフェラル・コントロール・
バス上の 2 本の信号が使用されます。
表 8 と 9 は、各ペリフェラル・コントロール信号のソース、および 12 本あるペリ
フェラル・コントロール信号から、出力イネーブル信号、クロック・イネーブル
信号、クロック信号、クリア信号をどのように実現するかをまとめたものです。ま
た、各グローバル信号をドライブできるロウの位置も示しています。
表 8. EPF10K30E、EPF10K50E、EPF10K50S のペリフェラル・バスのソース
ペリフェラル・
コントロール信号
EPF10K30E
EPF10K50E
EPF10K50S
OE0
Row A
Row A
OE1
Row B
Row B
OE2
Row C
Row D
OE3
Row D
Row F
OE4
Row E
Row H
OE5
Row F
Row J
CLKENA0/CLK0/GLOBAL0
Row A
Row A
CLKENA1/OE6/GLOBAL1
Row B
Row C
CLKENA2/CLR0
Row C
Row E
CLKENA3/OE7/GLOBAL2
Row D
Row G
CLKENA4/CLR1
Row E
Row I
CLKENA5/CLK1/GLOBAL3
Row F
Row J
Altera Corporation
35
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 9. EPF10K100E、EPF10K130E、EPF10K200E、EPF10K200S のペリフェラル・バスのソース
ペリフェラル・
コントロール信号
EPF10K100E
EPF10K130E
EPF10K200E
EPF10K200S
OE0
Row A
Row C
Row G
OE1
Row C
Row E
Row I
OE2
Row E
Row G
Row K
OE3
Row L
Row N
Row R
OE4
Row I
Row K
Row O
OE5
Row K
Row M
Row Q
CLKENA0/CLK0/GLOBAL0
Row F
Row H
Row L
CLKENA1/OE6/GLOBAL1
Row D
Row F
Row J
CLKENA2/CLR0
Row B
Row D
Row H
CLKENA3/OE7/GLOBAL2
Row H
Row J
Row N
CLKENA4/CLR1
Row J
Row L
Row P
CLKENA5/CLK1/GLOBAL3
Row G
Row I
Row M
ペリフェラル・コントロール・バス上の信号は表 8 と 9 で GLOBAL0 から GLOBAL3
の名前で表示されている 4 本のグローバル信号をドライブすることもできます。
ま
た、内部で生成された信号でグローバル信号をドライブすることもでき、1 本の入
力ピンからドライブされる信号と同じようにスキューと遅延の小さな特性が得ら
れます。LE はペリフェラル・バスをドライブするロウ側の配線チャネルをドライ
ブすることでグローバル信号をドライブします。この機能は、ファン・アウトの
大きいクリア信号やクロック信号を内部生成するときに最適です。ただし、デー
タ信号を接続する汎用インタコネクトに比較して、グローバル信号を内部でドラ
イブすることによる利点はありません。
デバイス全体の出力イネーブル・ピンはアクティブ Low で動作し、デバイスのす
べてのピンをトライ・ステートにすることができます。このオプションはアルテ
ラのソフトウェアで設定することができます。EPF10K50E および EPF10K200E で
は、チップ全体の出力イネーブル・ピンがアサートされると、内蔵の I/O ピン用
プルアップ抵抗がアクティブになります（コンフィギュレーション時もアクティ
ブ）
。また、デバイス全体のリセット・ピンによって、IOE 内のレジスタをリセッ
トすることもできます。
36
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
ロウ・チャネルと IOE の接続
IOE が入力信号として使用される場合は、分離された 2 本のロウ・チャネルをド
ライブすることができます。この信号は同じロウに配置されているすべての LE に
よってアクセス可能になります。また、IOE が出力として使用される場合は、信
号が各ロウ・チャネルの信号から 1 本の信号を選択するマルチプレクサによって
ドライブされます。各ロウ・チャネルの両端には最大 8 個までの IOE が接続され
。
ています（図 16 を参照）
図 16. FLEX 10KE のロウ・チャネルと IOE の接続
この図で示されている m と n の値は表 10 のとおりです。
IOE1
m
FastTrack
n
n
n
IOE8
m
IOE
IOE
m
1
2
表 10 は FLEX 10KE におけるロウ・チャネルから IOE に接続するときのリソース
の数を示したものです
表 10. FLEX 10KE デバイスのロウ・チャネルから IOE へのインタコネクト・
リソース
デバイス名
Altera Corporation
ロウあたりのチャネル数
（n）
ピンあたりの
ロウ・チャネル数（m）
EPF10K30E
216
27
EPF10K50E
EPF10K50S
216
27
EPF10K100E
312
39
EPF10K130E
312
39
EPF10K200E
EPF10K200S
312
39
37
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
カラム・チャネルと IOE の接続
IOE が入力として使用される場合は、分離された 2 本までのカラム・チャネルを
ドライブすることができます。また、IOE が出力として使用される場合は、各カ
ラム・チャネルの信号から 1 本の信号を選択するマルチプレクサによってドライ
ブされます。各カラム・チャネルの両端には 2 個の IOE が接続されています。各
IOE はマルチプレクサを介してカラム・チャネルからドライブできます。カラム・
。
チャネル信号の組み合わせは、IOE ごとに異なります（図 17 を参照）
図 17. FLEX 10KE のカラム・チャネルと IOE の接続
この図で示されている m と n の値は表 11 のとおりです。
IOE
m
1
IOE1
m
n
n
n
IOE1
m
IOE
2
表 11 は FLEX 10KE におけるカラム・チャネルから IOE に接続するときのリソー
スの数を示したものです。
表 11. FLEX 10KE のカラム・チャネルから IOE へのインタコネクト・リソース
カラムあたりのチャネル数
（n）
ピンあたりの
カラム・チャネル数（m）
EPF10K30E
24
16
EPF10K50E
EPF10K50S
24
16
EPF10K100E
24
16
EPF10K130E
32
24
EPF10K200E
EPF10K200S
48
40
デバイス名
38
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
SameFrame
ピン配置
FLEX 10KE デバイスでは、FineLine BGA パッケージに対して SameFrame ピン
配置機能がサポートされています。SameFrame ピン配置機能では、ボール数の少
ない FineLine BGA パッケージのボールが、ボール数の多い FineLine BGA パッ
ケージと互換性を持つように配列されます。この SameFrame ピン配置機能により、
同一パッケージで集積度が異なるデバイスへの移行だけでなく、異なるパッケージ
間でもデバイスの変更が可能になります。これによって、与えられた 1 つのプリン
ト基板（PCB）レイアウトで、集積度とパッケージの異なる複数のデバイスの使用
が可能になります。例えば、単一のボード・レイアウトで、256 ピン FineLine BGA
パッケージの EPF10K30E から、672 ピン FineLine BGA パッケージの EPF10K200S
までをサポートすることができます。
アルテラのソフトウェアは、SameFrame ピン配置機能を備えたデバイスを使用す
る PCB のデザインをサポートしています。現在使用するデバイスと、将来使用す
るデバイスを定義することも可能です。この場合アルテラのソフトウェアは、こ
のマイグレーションでボード設計が最適となるようなピンアサインを出力します
（図 18 を参照）
。
図 18. SameFrame ピン配置の例
672
FineLine BGA
256
FineLine
BGA
256
I/O
Altera Corporation
FineLine BGA
672
FineLine
BGA
672
I/O
FineLine BGA
39
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
ClockLock と
ClockBoost
の機能
FLEX 10KE デバイスには、高速特性を生かしたデザインをサポートするためのオ
プション回路として、ClockLock と ClockBoost が提供されています。これらの回
路は Phase-Locked Loop（PLL）を使用したもので、デザインのスピードを高速
化したり、使用するデバイス・リソースを減少させるときに使用することができ
ます。ClockLock は、クロック信号を PLL に同期させ、クロックの遅延とデバイ
ス内のスキューを低減します。この低減により、0 ns のホールド・タイムを維持
しながら、セットアップ・タイムと「Clock-to-Output」遅延を最小に抑えること
ができます。ClockBoost はクロック周波数の逓倍機能を実現しており、この機能
を使用してロジックの一部を時分割で動作させることができるため、デバイスの
エリア効率を改善することができます。ClockBoost の機能を使用することにより、
ボード上に低速のクロックを分配し、デバイス内部でのクロック周波数の逓倍が
可能になります。ClockLock と ClockBoost の機能を併用することで、システムの
性能と帯域幅が大幅に改善されます。
EPF10K50E と EPF10K200E を除くすべての FLEX 10KE デバイスは、ClockLock
と ClockBoost 回路をサポートします。EPF10K50S および EPF10K200S もこの回
路をサポートします。ClockLock と ClockBoost の回路をサポートするデバイス
は、オーダー・コード末尾の「X」のサフィックスによって識別されます。例え
ば、EPF10K200SFC672-1X は、この回路をサポートします。
FLEX 10KE デバイスの ClockLock と ClockBoost の機能は、アルテラのソフトウェ
アによって設定されます。これらの機能の使用に外部デバイスは必要ありません。
ClockLock と ClockBoost の出力はデバイス・ピンには提供されません。
ClockLockと ClockBoostの回路は入力クロックの立ち上がりエッジにロックしま
す。これらの回路の出力はレジスタのクロック入力だけをドライブすることがで
き、生成されたクロックをゲートしたり反転させることはできません。
外部クロックは専用のクロック・ピン（GCLK1）
から ClockLock および ClockBoost
の回路に供給されます。専用クロック・ピンが ClockLock または ClockBoost の回
路をドライブしている場合は、このピンからデバイス内の他の部分をドライブす
ることはできません。
逓倍されたクロックと逓倍されないクロックの双方が必要となるデザインにおい
ても、ボード上のクロックの配線パターンを GCLK1 のピンに接続することができ
ます。アルテラのソフトウェアを使用して、GCLK1 ピンからの信号を FLEX 10KE
デバイス内の ClockLock と ClockBoost の双方の回路に接続することができます。
ただし、双方の回路が使用された場合、その他のクロック・ピンは使用できません。
40
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
ClockLock と ClockBoost のタイミング・パラメータ
ClockLock および ClockBoost の回路を適切に動作させるためには、入力されるク
ロックが一定の要求を満たしている必要があります。入力クロックが要求される
規格に適合していない場合、ClockLock と ClockBoost の回路が入力クロックに
ロックせず、デバイス内で不適切なクロックが生成される可能性があります。
ClockLockと ClockBoostの回路によって生成されるクロックも一定の規格を満足
しなければなりません。入力クロックがコンフィギュレーション時に要求される
規格に適合していれば、ClockLock と ClockBoost の回路はコンフィギュレーショ
ン時に入力クロックとロックします。そして、コンフィギュレーション完了後す
ぐに、これらの回路が使用可能となります。図 19 は入力クロックと生成クロック
の規格に適用されているタイミング・パラメータを示したものです。
図 19. 入力クロックと生成クロックに適用されるタイミング・パラメータ
tI パラメータは通常の入力クロック周期、tO パラメータは通常の出力クロック周期として
参照されます。
t CLK1
tR
tF
t INDUTY
tO
t I + t CLKDEV
t I + t INCLKSTB
t OUTDUTY
ClockLock
tO
Altera Corporation
t O + t JITTER t O t JITTER
41
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表12と13は– 1および– 2スピード・グレードのデバイスのClockLockとClockBoost
回路のパラメータをまとめたものです。
表 12. – 1 スピード・グレード・デバイスに対する ClockLock と ClockBoost 回路のパラメータ
最大
単位
tR
シンボル
入力クロック立ち上がり時間
5
ns
tF
入力クロック立ち下がり時間
5
ns
t INDUTY
入力クロックのデューティ・サイクル
40
60
％
f CLK1
入力クロック周波数（ClockBoost の逓倍
比が 1 のとき）
25
180
MHz
fCLK2
入力クロック周波数（ClockBoost の逓倍
比が 2 のとき）
16
90
MHz
f CLKDEV
MAX ＋ PLUS II ソフトウェアで規定され
た入力クロック周波数からの許容誤差 (1)
25,000
PPM
t INCLKSTB
入力クロックの安定度（隣接したクロック
間で測定）
100
ps
t LOCK
ClockLock または ClockBoost がロック
するまでの必要時間 (3)
10
µs
t JITTER
ClockLock または ClockBoost の生成
クロック・ジッタ (4)
tOUTDUTY
42
パラメータ
ClockLock または ClockBoost による生成
クロックのデューティ・サイクル
条件
最小
標準
(2)
t INCLKSTB <100
250
ps
t INCLKSTB <50
200 (4)
ps
60
％
40
50
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 13. – 2 スピード・グレードのデバイスに対する ClockLock と ClockBoost 回路のパラメータ
最大
単位
tR
シンボル
入力クロック立ち上がり時間
5
ns
tF
入力クロック立ち下がり時間
5
ns
t INDUTY
入力クロックのデューティ・サイクル
40
60
％
f CLK1
入力クロック周波数（ClockBoost の逓倍
比が 1 のとき）
25
75
MHz
fCLK2
入力クロック周波数（ClockBoost の逓倍
比が 2 のとき）
16
37.5
MHz
f CLKDEV
MAX ＋ PLUS II ソフトウェアで規定され
た入力クロック周波数からの許容誤差 (1)
25,000
PPM
t INCLKSTB
入力クロックの安定度（隣接したクロック
間で測定）
100
ps
t LOCK
ClockLock または ClockBoost がロック
するまでの必要時間 (3)
10
µs
t JITTER
ClockLock または ClockBoost の生成
クロック・ジッタ (4)
tOUTDUTY
パラメータ
ClockLock または ClockBoost による生成
クロックのデューティ・サイクル
条件
最小
標準
(2)
t INCLKSTB <100
250
ps
t INCLKSTB <50
200 (4)
ps
60
％
40
50
注:
(1) MAX ＋ PLUS II のソフトウェアを使用して ClockLock と ClockBoost の回路を実現する場合は、入力周波数を指定する必
要があります。アルテラのソフトウェアは、ClockLock と ClockBoost の PLL 回路をこの周波数にチューニングします。
fCLKDEV のパラメータは、デバイスの動作中における入力クロック周波数の規定された値からの変動範囲を表しています。
(2)
(3)
(4)
シミュレーションにおいて、このパラメータが反映されることはありません。
25,000 PPM（parts per million）は入力クロック周期の 2.5％に相当します。
デバイスのコンフィギュレーションの期間において、ClockLock と ClockBoost の回路はデバイス内の他の部分よりも先
にコンフィギュレーションされます。コンフィギュレーションの期間に入力クロックが供給された場合は、tLOCK の値が
デバイス全体のコンフィギュレーションに要する時間よりも短くなっているため、ClockLock と ClockBoost の回路がコ
ンフィギュレーションの期間中にロックします。
tJITTER の規格は長時間にわたる観測に基づいて測定されます。tINCLKSTB が 50 ps 未満の場合、tJITTER の最大値は 200 ps とな
ります。
I/O の構成
Altera Corporation
ここでは、PCI（Peripheral Component Interconnect）プルアップ・クランピン
グ・ダイオード・オプション、スルー・レート・コントロール、オープン・ドレ
イン出力オプション、MultiVolt I/O インタフェース、および FLEX 10KE デバイ
スのパワー・シーケンスについて説明します。PCI プルアップ・クランピング・
ダイオード、スルー・レート・コントロール、およびオープン・ドレイン出力オ
プションは、アルテラのソフトウェアのロジック・オプションを通じてピン単位
で設定されます。MultiVolt I/O インタフェースは、VCCIO を VCCINT とは異なる
電圧に接続することによって設定されます。アルテラのソフトウェアの［Global
Project Device Options］ダイアログボックス（［Assign］メニュー）を使用する
と、その効果をシミュレーションすることができます。
43
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
PCI プルアップ・クランピング・ダイオード・オプション
FLEX 10KE デバイスは、すべての I/O ピン、入力専用ピン、およびクロック専用
ピンにプルアップ・クランピング・ダイオードを内蔵しています。PCI クランピ
ング・ダイオードは、信号を VCCIO の値にクランプするもので、これは 3.3 V の
PCI 仕様に準拠させるときに必要となります。クランピング・ダイオードは、他
のシステムのオーバシュートを制限する目的にも使用されます。
クランピング・ダイオードはピン単位で設定されます。VCCIO が 3.3 V の場合、ク
ランピング・ダイオード・オプションがオンになっているピンは 2.5 V または 3.3
V の信号によってドライブできますが、5.0 V の信号ではドライブできません。
VCCIO が 2.5 V の場合、クランピング・ダイオード・オプションがオンになってい
るピンは、2.5 V の信号によってドライブできますが、3.3 V や 5.0 V の信号ではド
ライブできません。また、特定のピンのグループに対してクランピング・ダイオー
ドをオンにできるため、
3.3 VのPCIバスと5.0 Vデバイス間のブリッジが可能です。
スルー・レート・コントロール
各 IOE の出力バッファには出力のスルー・レートを調整する機能が提供されてお
り、各出力バッファを低ノイズのモード、または高速性能のモードのいずれかに
コンフィギュレーションすることができます。低速スルー・レートのモードでは
システムのノイズが低減されますが、最大の遅延時間が 4.3 ns 増加します。高速
スルー・レートのモードは、ノイズに対する適切な対策が行われているシステム
でスピードがクリティカルとなる出力のみに使用してください。設計者は各ピン
ごとにスルー・レートを指定することができ、すべてのピンにデフォルトのス
ルー・レートを指定することも可能です。低速スルー・レートの設定は出力の立
ち下がりエッジに影響を与えます。
オープン・ドレイン出力オプション
FLEX 10KE デバイスでは、各 I/O ピンにオープン・ドレイン出力（オープン・コ
レクタ出力と電気的に等価）のオプションが提供されています。このオープン・
ドレイン出力を使用することによって、システム・レベルのコントロール信号（イ
ンタラプト信号やライト・イネーブル信号）を複数のデバイスで使用できるよう
になります。また、これを使用して追加のワイヤード OR のプレーンを構成する
こともできます。
MultiVolt I/O インタフェース
FLEX 10KE デバイスのアーキテクチャは MultiVolt I/O インタフェース機能をサ
ポートしており、すべてのパッケージの FLEX 10KE デバイスは異なる電源電圧を
使用しているシステムとインタフェースすることができます。これらのデバイス
は内部ロジックの動作と入力バッファ用の VCC ピン（VCCINT）と、I/O ピンの
出力ドライバ用の VCC ピン（VCCIO）の 2 種類の電源ピンを持っています。
44
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
VCCINT ピンは、常に 2.5 V の電源に接続されている必要があります。2.5 V の
VCCINT レベルでは、入力電圧は 2.5 V、3.3 V、5.0 V の入力と互換性があります。
VCCIO ピンは要求される出力のレベルに応じて、2.5 V または 3.3 V の電源に接続
することができます。VCCIO ピンを 2.5 V の電源に接続した場合、出力レベルは
2.5 V のシステムと互換性を持つようになります。VCCIO ピンを 3.3 V の電源に接
続した場合、出力の High レベルが 3.3 V となり、3.3 V または 5.0 V のシステムと
互換性を持つようになります。VCCIO レベルが 3.0 V 以上で動作するデバイスで
は、tOD1 より速い tOD2 のタイミング遅延が実現されます。
表 14 は FLEX 10KE の MultiVolt I/O サポートをまとめたものです。
表 14. FLEX 10KE の MultiVolt I/O サポート
VCCIO 電圧
入力信号（V）
出力信号（V）
2.5
3.3
2.5
v
v(1)
v(1)
5.0
v
2.5
3.3
v
v
v(1)
v(2)
3.3
5.0
v
v
注:
(1) VCCIO よりも高い電圧を持つ入力をドライブするには、PCI クランプ・ダイオードをディ
(2)
セーブルする必要があります。
VCCIO が 3.3 V である場合、FLEX 10KE デバイスは 3.3 V を許容する入力を持つ 2.5 V デ
バイスをドライブできます。
5.0 V の電源に対するプルアップ抵抗が接続された FLEX 10KE デバイスのオープ
ン・ドレイン出力ピンは 3.5 V の VIH を必要とする 5.0 V の CMOS 入力ピンをドラ
イブすることができます。オープン・ドレインのピンがアクティブになると、こ
のピンは Low レベルの信号をドライブします。また、ピンがインアクティブの場
合は、この配線パターンは抵抗を介して 5.0 V にプルアップされます。オープン・
ドレインのピンはトライ・ステートまたは Low レベルのいずれかをドライブし、
High レベルをドライブすることはありません。この立ち上がり時間はプルアップ
抵抗と負荷インピーダンスの値に依存します。プルアップ抵抗を設定する場合は、
IOL の規格を考慮する必要があります。
電源のシーケンスと活線挿抜
FLEX 10KE デバイスは異なる電源電圧が混在した環境で使用できるので、想定さ
れる任意のパワー・アップ・シーケンスを許容できるように設計されています。
VCCIO と VCCINT のパワー・プレーンには任意の順番で電源を供給することがで
きます。
FLEX 10KE デバイスでは、電源の投入前または投入中においても、デバイスに損
傷を与えることなく、外部信号からドライブすることができます。また、電源の
投入中に FLEX 10KE デバイスが動作を始めることはありません。FLEX 10KE デ
バイスは動作条件が満たされると、ユーザの指定どおりに動作します。
Altera Corporation
45
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
IEEE Std.
1149.1（JTAG）
バウンダリ・
スキャンの
サポート
FLEX 10KE ファミリのすべてのデバイスは、IEEE Std. 1149.1-1990 の標準規格に
準拠した JTAG BST をサポートしています。また、FLEX 10KE デバイスは JTAG
ピンを使用して、BitBlaster または ByteBlasterMV ダウンロード・ケーブル、あ
るいはプログラミングおよびテスト用言語である JamTM STAPL を採用したハー
ドウェアからコンフィギュレーションすることができます。JTAG バウンダリ・ス
キャン・テストはコンフィギュレーションの前か後で実行できますが、コンフィ
ギュレーションの期間中には実行できません。FLEX 10KE デバイスは表 15 に示さ
れている JTAG インストラクションをサポートしています。
表 15. FLEX 10KE がサポートしている JTAG インストラクション
JTAG インストラクション
SAMPLE/PRELOAD
内容
動作中のデバイスのピンから信号を取り込んでテストすることができる。
また、最初のデータ・パターンをデバイス・ピンに出力させることができる。
EXTEST
出力ピンにテスト・パターンを強制的に与え、入力ピンのデータを取り込んでテスト結果
BYPASS
TDI と TDO ピンの間に 1 ビットのバイパス・レジスタを配置することによって、デバイス
に通常の動作をさせながら BST データが指定したデバイスをバイパスして隣接したデバイ
スに同期転送されるようにすることができる。
USERCODE
USERCODE レジスタを選択し、これを TDI と TDO のピン間に配置することによって、
USERCODE が TDO にシリアルにシフト・アウトされるようにすることができる。
IDCODE
IDCODE レジスタを選択し、これを TDI ピンと TDO ピンの間に配置することによって、
IDCODE が TDO にシリアルにシフト・アウトされるようにすることができる。
ICR 関連インストラクション
これらのインストラクションは、JTAG ポートを使用して、BitBlaster、または
ByteBlasterMV ダウンロード・ケーブルから、あるいは Jam File（.jam）または Jam
Byte-Code File（.jbc）を採用したエンベデッド・プロセッサから、FLEX 10KE デバイス
をコンフィギュレーションするときに使用される。
を比較することによって外部回路との接続とボードレベルの配線がテストできる。
FLEX 10KE デバイスのインストラクション・レジスタの長さは 10 ビットです。
FLEX 10KE デバイスの USERCODE レジスタの長さは 32 ビットです。このうち 7
ビットはユーザによって定義され、25 ビットは定義済みです。表 16 と 17 は、FLEX
10KE デバイスのバウンダリ・スキャン・レジスタの長さとデバイス IDCODE を
示したものです。
表 16. FLEX 10KE のバウンダリ・スキャン・レジスタの長さ
デバイス名
バウンダリ・スキャン・レジスタの長さ
EPF10K30E
690
EPF10K50E
798
EPF10K50S
46
EPF10K100E
1,050
EPF10K130E
1,308
EPF10K200E
EPF10K200S
1,446
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表 17. FLEX 10KE デバイスの 32 ビット IDCODE
デバイス名
注 (1)
IDCODE（32 ビット）
バージョン
（4 ビット）
パート・ナンバ
（16 ビット）
メーカの ID
1
（11 ビット） （1 ビット）
EPF10K30E
0001
0001 0000 0011 0000
00001101110
1
EPF10K50E
0001
0001 0000 0101 0000
00001101110
1
EPF10K100E
0010
0000 0001 0000 0000
00001101110
1
EPF10K130E
0001
0000 0001 0011 0000
00001101110
1
EPF10K200E
EPF10K200S
0001
0000 0010 0000 0000
00001101110
1
(2)
EPF10K50S
注:
(1) 左側が最上位ビット（MSB）です。
(2) すべての JTAG IDCODE の最下位ビット（LSB）は 1 です。
FLEX 10KE デバイスの JTAG ピンには微弱なプルアップ抵抗があります。
f
詳細については、下記の資料を参照してください。
■
アプリケーション・ノート、AN 39「IEEE Std. 1149.1（JTAG）BoundaryScan Testing in Altera Devices」
■ 「BitBlaster Serial Download Cable」データシート
■ 「ByteBlasterMV Parallel Port Download Cable」データシート
■
Jam Programming & Test Language Specification
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47
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 20 は JTAG 信号に対するタイミングの規格を示したものです。
図 20. FLEX 10KE の JTAG 信号波形
TMS
TDI
t JCP
t JCH
t JCL
t JPSU
t JPH
TCK
tJPZX
t JPXZ
t JPCO
TDO
tJSSU
tJSH
tJSCO
tJSZX
tJSXZ
表 18 は FLEX 10KE デバイスの JTAG 信号に関連したタイミング・パラメータと
その値を示したものです。
表 18. FLEX 10KE デバイスの JTAG 信号のタイミング・パラメータと値
シンボル
tJCP
パラメータ
最小 最大 単位
TCK クロックの期間
ns
100
tJCH
TCK クロックの High 時間
50
ns
tJCL
TCK クロックの Low 時間
50
ns
tJPSU
JTAG ポートのセットアップ・タイム
20
ns
tJPH
JTAG ポートのホールド・タイム
45
tJPCO
JTAG ポートの「Clock-to-Output」遅延
25
ns
tJPZX
JTAG ポートのハイ・インピーダンスから有効出力まで
25
ns
tJPXZ
JTAG ポートの有効出力からハイ・インピーダンスまで
25
ns
tJSSU
キャプチャ・レジスタのセットアップ・タイム
20
tJSH
キャプチャ・レジスタのホールド・タイム
45
tJSCO
アップデート・レジスタの「Clock-to-Output」遅延
35
ns
tJSZX
アップデート・レジスタのハイ・インピーダンスから有
35
ns
35
ns
ns
ns
ns
効出力まで
tJSXZ
アップデート・レジスタの有効出力からハイ・インピー
ダンスまで
48
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
デバイスの
テスト
FLEX 10KE の各デバイスには機能テストが実施されており、その動作が保証され
て い ま す。コ ン フ ィ ギ ュ レ ー シ ョ ン さ れ る 各 SRAM（Static Random Access
Memory）ビットとすべての論理機能は完全にテストされ、100％のコンフィギュ
レーションが保証されています。FLEX 10KE デバイスの AC テストは、図 21 に等
価な条件で行われています。デバイスのコンフィギュレーションとテストには、生
産フローの中のあらゆる工程で複数のテスト・パターンが使用されています。
図 21. FLEX 10KE の AC テスト条件
電源トランジェントが AC 特性の測定に影響
を及ぼすことがあります。正確な測定を行う
ため、複数の出力を同時に変化させることは
避けてください。スレッショルドのテストは
AC の測定条件では行わないでください。デ
バイスの出力が負荷のキャパシタンスをディ
スチャージするとき、大振幅で高速なグラン
ド電流のトランジェントが発生します。これ
らのトランジェントがデバイスのグランド・
ピンとテスト・システムのグランドとの間に
存在する寄生インダクタンスに流れると、ノ
イズ・マージンが著しく低下します。［ ］内
の数値は 2.5 V デバイスまたは出力に対して
のものです。［ ］なしの数値は 3.3 V デバイ
スまたは出力に対してのものです。
動作条件
シンボル
703 Ω
[481 Ω ]
8.06 kΩ
[481 Ω ]
C1
JIG
3 ns
表 19 から 23 は、2.5 V 動作の FLEX 10KE デバイスの絶対最大定格、推奨動作条
件、DC 特性、およびキャパシタンスを示したものです。
表 19. FLEX 10KE、2.5 V デバイスの絶対最大定格
V CCINT
VCCIO
注 (1)
パラメータ
供給電圧
条件
GND に対して (2)
V CCIO
最小
最大
単位
– 0.5
3.6
V
– 0.5
4.6
V
VI
DC 入力電圧
– 2.0
5.75
V
I OUT
ピンあたりの DC 出力電流
– 25
25
mA
°C
T STG
保存温度
バイアスなし
– 65
150
T AMB
周囲温度
バイアス時
– 65
135
°C
TJ
接合温度
PQFP、TQFP、BGA、および
FineLine BGA パッケージ、バイア
ス時
135
°C
セラミック PGA パッケージのバイ
150
°C
アス時
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49
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 20. EPF10K50E と EPF10K200E の 2.5 V デバイスの推奨動作条件
シンボル
V CCINT
パラメータ
内部ロジックと入力バッファ用
条件
(3) (4)
電源電圧
V CCIO
3.3 V 動作の出力バッファ用
(3) (4)
電源電圧
2.5 V 動作の出力バッファ用
(3) (4)
電源電圧
VI
入力電圧
VO
出力電圧
TA
周囲温度
TJ
接合温度
工業用
(5)
最小
最大
単位
2.30
（2.30）
2.70
（2.70）
V
3.00
3.60
V
（3.00）
（3.60）
2.30
2.70
（2.30）
（2.70）
V
– 0.5
5.75
0
V CCIO
V
V
一般用
0
70
°C
工業用
– 40
85
°C
一般用
0
85
°C
– 40
100
°C
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
表 21. EPF10K30E、EPF10K50S、EPF10K100E、EPF10K130E、EPF10K200S の 2.5 V デバイスの
推奨動作条件
シンボル
パラメータ
条件
V CCINT
内部ロジックと入力バッファ用
電源電圧
(3) (4)
V CCIO
3.3 V 動作の出力バッファ用
電源電圧
(3) (4)
2.5 V 動作の出力バッファ用
(3) (4)
電源電圧
最小
最大
2.375
2.625
（2.375） （2.625）
3.00
3.60
（3.00）
（3.60）
2.375
2.625
単位
V
V
V
（2.375） （2.625）
VI
入力電圧
VO
出力電圧
TA
周囲温度
TJ
接合温度
工業用
(5)
– 0.5
5.75
0
V CCIO
V
V
一般用
0
70
°C
工業用
– 40
85
°C
一般用
0
85
°C
– 40
100
°C
tR
入力クロック立ち上がり時間
40
ns
tF
入力クロック立ち下がり時間
40
ns
50
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表 22. FLEX 10KE、2.5 V デバイスの DC 特性
シンボル
パラメータ
条件
注 (6) (7)
最小
標準
最大
単位
V IH
入力 High レベル電圧
1.7, 0.5 × VCCIO(8)
5.75
V
V IL
入力 Low レベル電圧
– 0.5
0.8,
0.3 × VCCIO(8)
V
V OH
3.3 V TTL 出力 High レベ I OH = – 8 mA DC,
ル電圧
V CCIO = 3.00 V (9)
3.3 V CMOS 出力 High
レベル電圧
2.4
V
V CCIO – 0.2
V
0.9 × VCCIO
V
I OH = – 0.1 mA DC,
V CCIO = 2.30 V (9)
2.1
V
I OH = – 1 mA DC,
V CCIO = 2.30 V (9)
2.0
V
I OH = – 2 mA DC,
V CCIO = 2.30 V (9)
1.7
V
I OH = – 0.1 mA DC,
V CCIO = 3.00 V (9)
3.3 V PCI 出力 High レベ I OH = – 0.5 mA DC,
V CCIO = 3.00 ～ 3.60 V
(9)
ル電圧
2.5 V 出力 High レベル
電圧
V OL
3.3 V TTL 出力 Low レベ I OL = 12 mA DC,
V CCIO = 3.00 V (10)
0.45
V
3.3 V CMOS 出力 Low レ I OL = 0.1 mA DC,
ベル電圧
V CCIO = 3.00 V (10)
3.3 V PCI 出力 Low レベ I OL = 1.5 mA DC,
ル電圧
V CCIO = 3.00 ～ 3.60 V
(10)
0.2
V
0.1 × VCCIO
V
I OL = 0.1 mA DC,
V CCIO = 2.30 V (10)
0.2
V
I OL = 1 mA DC,
V CCIO = 2.30 V (10)
0.4
V
I OL = 2 mA DC,
V CCIO = 2.30 V (10)
0.7
V
ル電圧
2.5 V 出力 Low レベル
電圧
II
入力ピンのリーク電流
V I = 5.7 ～ – 0.5 V (11)
– 10
10
µA
I OZ
トライ・ステート I/O ピ
VO = 5.7 ～ – 0.5 V (11)
– 10
10
µA
ンのリーク電流
I CC0
R CONF
V CC 供給電流
（スタンバイ時）
V I = ground、無負荷、
トグル入力なし
5
mA
V I = ground、無負荷、
トグル入力なし (12)
10
mA
コンフィギュレーション V CCIO = 3.0 V (13)
の実行前および実行時の V CCIO = 2.3 V (13)
I/O ピンのプルアップ抵
抗値
Altera Corporation
20
50
kΩ
30
80
kΩ
51
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 23. FLEX 10KE デバイスのキャパシタンス
シンボル
最大
単位
CIN
入力キャパシタンス
VIN = 0 V、f = 1.0 MHz
10
pF
CINCLK
クロック専用ピンの入力キャパシタ VIN = 0 V、f = 1.0 MHz
ンス
12
pF
COUT
出力キャパシタンス
10
pF
注:
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(11)
(12)
(13)
(14)
52
パラメータ
注 (14)
条件
VOUT = 0 V, f = 1.0 MHz
最小
絶対最大定格については、「Operating Requirements for Altera Devices 」のデータシートを参照してください。
最低 DC 入力電圧は – 0.5 V です。過渡状態の期間に、入力電流が 100 mA 以下で 20 ns 以下の幅の条件であれば、入力が
– 2.0 V までアンダシュートしてもかまいません。
（ ）内の数値は工業用温度範囲のデバイスのものです。
VCC の最大立ち上がり時間は 100 ms です。また、VCC の上昇率は一定になっている必要があります。
入力専用、クロック、I/O、JTAG ピンを含む、すべてのピンは VCCINT と VCCIO に電源が供給される前にドライブされる
可能性があります。
標準値は T A = 25°C、V CCINT = 2.5 V、V CCIO = 2.5 V または 3.3 V の条件のときのものです。
これらの値は表 20 と 21 に記載されている「FLEX 10KE デバイスの推奨動作条件」を基準にして規定されています。
FLEX 10KE の入力バッファは 2.5 V、3.3 V の LVTTL と LVCMOS、5.0 V の TTL および CMOS 信号と互換性があります。
さらに、VCCIO と VCCINT が図 22 に示すような関係である場合、入力バッファは 3.3 V の PCI 仕様準拠となります。
IOH のパラメータは High レベル TTL、PCI、または CMOS 出力電流として参照されます。
IOL のパラメータは Low レベル TTL、PCI、または CMOS 出力電流として参照されます。このパラメータは出力ピンと同
じようにオープン・ドレイン・ピンにも適用されます。
この値は、通常のデバイス動作用に指定されたものです。パワー・アップの過程では値が変わる場合があります。
このパラメータは、一般用温度範囲の – 1 スピード・グレードのデバイス、および工業用温度範囲の – 2 スピード・グレー
ドのデバイスに適用されます。
ピンが外部ソースによって VCCIO より高い電圧でドライブされる場合、ピンのプルアップ抵抗が低下します。
キャパシタンスはサンプル・テストのみです。
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 22 は、3.3 V の PCI 仕様に準拠させるときの VCCIO と VCCINT の関係を示して
います。
図 22. 3.3 V の PCI 仕様に準拠させるときの VCCIO と VCCINT の関係
2.7
V CCINT V
PCI
2.5
2.3
3.0
3.1
3.3
VCCIO
IO
3.6
V
図 23 は VCCIO を 3.3 V および 2.5 V に設定した FLEX 10KE デバイスの標準的な出力
ドライブ特性を示したものです。出力ドライバは、PCI Local Bus Specification,
Revision 2.2 の 3.3 V の動作仕様に準拠します。（VCCIO ピンが 3.3 V に接続されて
いる場合）
。– 1 スピード・グレードの FLEX 10KE デバイスは PCI Local Bus
Specification, Revision 2.2 のドライブ強度にも準拠しています（VCCINT ピンが
。し
最小電源 2.375 V で電源供給され、VCCIO ピンが 3.3 V に接続されている場合）
たがって、これらのデバイスは、オープンな 5.0 V PCI システムで使用することも
できます。
Altera Corporation
53
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 23. FLEX 10KE デバイスの出力ドライブの特性
90
80
80
70
70
60
IO
90
IOL
60
VCCINT = 2.5 V
VCCIO = 2.5 V
50
IO
mA
mA
40
30
30
IOH
IOH
20
10
10
1
VO
タイミング・
モデル
VCCINT = 2.5 V
VCCIO = 3.3 V
50
40
20
IOL
2
3
V
1
VO
2
3
V
FLEX 10KEデバイスでは、連続した高性能な配線リソースとなっているFastTrack
インタコネクトによって、予測可能な性能、正確なシミュレーションとタイミン
グ解析が確保されています。この予測可能な性能は、セグメント化された配線構
造を使用しているために性能が予測不可能となる FPGA と大きく異なる点です。
デバイスの性能はソースからインタコネクトを通ってディスティネーションに至
る信号パスをトレースすることによって、推定することができます。例えば、同
じロウに配置されている 2 つの LE 間におけるレジスタの性能は下記のパラメータ
を加算することによって計算することができます。
■
■
■
■
LE レジスタの「Clock-to-Output」遅延（tCO）
配線遅延（tSAMEROW）
LE のルック・アップ・テーブル遅延（tLUT）
LE レジスタのセットアップ・タイム（tSU）
配線の遅延時間はソースとディスティネーションとなる LE の位置に依存します。
さらに複雑なレジスタのパスでは、ソースとディスティネーションとなる LE 間に
複数の LE による組み合わせ回路が構成されることもあります。
タイミング・シミュレーションと遅延時間の予測には、アルテラのシミュレータ
とタイミング・アナライザ、または業界標準の EDA ツールを使用することができ
ます。シミュレータでは、論理合成前に設計回路の正確さを評価するために行う
機能シミュレーションと、0.1 ns の分解能で行われる論理合成後のタイミング・シ
ミュレーションがサポートされています。また、タイミング・アナライザは指定
されたポイント間のタイミング遅延情報を提供し、セットアップ・タイムとホー
ルド・タイムの解析、およびデバイス全体の性能解析を行います。
図 24 は、
FLEX 10KE デバイス内の多様なエレメント間で接続される可能性のある
パスを表したデバイス全体のタイミング・モデルです。
54
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 24. FLEX 10KE デバイスのタイミング・モデル
I/O
図 25 から 28 は、LE、IOE および EAB 内部の多様なパスと機能に対応した遅延と
双方向タイミング・モデルを示しています。
図 25. FLEX 10KE デバイスの LE タイミング・モデル
LUT
tLUT
tRLUT
t CO
tCOMB
t SU
tH
tPRE
tCLR
tCLUT
tPACKED
tC
tEN
tCGENR
tCASC
tCGEN
tCICO
tLABCARRY
Altera Corporation
tLABCASC
55
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 26. FLEX 10KE デバイスの IOE タイミング・モデル
I/O
tIOD
tIOCO
tIOCOMB
tIOSU
tIOH
tIOCLR
I/O
tOD1
tOD2
tOD3
tXZ
tZX1
tZX2
tZX3
tIOC
tINREG
I/O
FastTrack
tIOFD
tINCOMB
図 27. FLEX 10KE デバイスの EAB タイミング・モデル
EAB
tEABDATA1
tEABDATA2
WE
tEABWE1
tEABWE2
EAB
RAM/ROM
tEABCO
tEABBYPASS
tEABSU
tEABH
tEABCH
tEABCL
tAA
tDD
tWP
tWDSU
tWDH
tWASU
tWAH
tWO
tRP
tRASU
tRAH
EAB
tEABCO
tEABBYPASS
tEABSU
tEABH
tEABCH
tEABCL
tEABOUT
tEABCLK
RE
56
tEABRE1
tEABRE2
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 28. 同期双方向ピンの外部タイミング・モデル
OE
D
PRN
Q
tXZBIDIR
tZXBIDIR
CLRN
tOUTCOBIDIR
D
PRN
Q
CLRN
D
tINSUBIDIR
tINHBIDIR
PRN
Q
CLRN
表 24 から 28 は、FLEX 10KE デバイスの内部タイミング・パラメータです。表 29
から 30 は FLEX 10KE デバイスの外部タイミング・パラメータとシンボルです。
表 24. LE のタイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
tLUT
データ入力の LUT 遅延
tCLUT
キャリー入力の LUT 遅延
tRLUT
LE レジスタ・フィードバックの LUT 遅延
tPACKED
データ入力からパックド・レジスタへの遅延
tEN
LE レジスタのイネーブル遅延
tCICO
キャリー・インからキャリー・アウトまでの遅延
tCGEN
データ入力からキャリー・アウトまでの遅延
tCGENR
LE レジスタ・フィードバックからキャリー・アウトまでの遅延
tCASC
カスケード・インからカスケード・アウトまでの遅延
tC
LE レジスタのコントロール信号遅延
tCO
LE レジスタの「Clock-to-Output」遅延
tCOMB
組み合わせ回路の遅延
tSU
LE レジスタのデータとイネーブル信号のクロック前のセットアップ・タイム。
LE レジスタの非同期クリア、プリセット、ロード後のリカバリ・タイム
tH
LE レジスタのデータとイネーブル信号のクロック後のホールド・タイム
tPRE
LE レジスタのプリセット遅延
tCLR
LE レジスタのクリア遅延
tCH
クロック・ピンからのクロック High 最小期間
tCL
クロック・ピンからのクロック Low 最小期間
Altera Corporation
条件
57
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 25. IOE のタイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
tIOD
IOE データ遅延
tIOC
IOE レジスタのコントロール信号遅延
tIOCO
IOE レジスタの「Clock-to-Output」遅延
tIOCOMB
IOE 組み合わせ回路出力遅延
tIOSU
条件
IOE レジスタのデータとイネーブル信号のクロック前のセットアップ・タイ
ム。IOE レジスタの非同期クリア後のリカバリ・タイム
tIOH
IOE レジスタのデータとイネーブル信号のクロック後のホールド・タイム
tIOCLR
IOE レジスタのクリア・タイム
tOD1
出力バッファとパッド遅延、Slow Slew Rate = off、VCCIO = 3.3 V
C1 = 35 pF (2)
tOD2
出力バッファとパッド遅延、Slow Slew Rate = off、VCCIO = 2.5 V
C1 = 35 pF (3)
tOD3
出力バッファとパッド遅延、Slow Slew Rate = on
C1 = 35 pF (4)
tXZ
IOE 出力バッファのディセーブル遅延
tZX1
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off、VCCIO = 3.3 V
C1 = 35 pF (2)
tZX2
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off、VCCIO = 2.5 V
C1 = 35 pF (3)
tZX3
IOE 出力バッファのイネーブル遅延、Slow Slew Rate = on
C1 = 35 pF (4)
tINREG
IOE 入力パッドとバッファから IOE レジスタまでの遅延
tIOFD
IOE レジスタのフィードバック遅延
tINCOMB
IOE 入力パッドとバッファから FastTrack インタコネクトまでの遅延
58
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 26. EAB のタイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
条件
tEABDATA1
EAB の組み合わせ入力に対するデータまたはアドレスの遅延
tEABDATA2
EAB のレジスタ入力に対するデータまたはアドレスの遅延
tEABWE1
EAB の組み合わせ入力に対するライト・イネーブルの遅延
tEABWE2
EAB のレジスタ入力に対するライト・イネーブルの遅延
tEABRE1
EAB の組み合わせ入力に対するリード・イネーブルの遅延
tEABRE2
EAB のレジスタ入力に対するリード・イネーブルの遅延
tEABCLK
EAB レジスタのクロック遅延
tEABCO
EAB レジスタの「Clock-to-Output」遅延
tEABBYPASS
レジスタ・バイパス遅延
tEABSU
EAB レジスタのクロック前のセットアップ・タイム
tEABH
EAB レジスタのクロック後のホールド・タイム
tEABCLR
EAB レジスタの非同期クリア・タイムから出力までの遅延
tAA
アドレス・アクセス遅延（リード・イネーブルから出力までの遅延）
tWP
ライト・パルス幅
tRP
リード・パルス幅
tWDSU
ライト・パルスの立ち下がりエッジ前のデータ・セットアップ・タイム
(5)
tWDH
ライト・パルスの立ち下がりエッジ後のデータ・ホールド・タイム
(5)
tWASU
ライト・パルスの立ち上がりエッジ前のアドレス・セットアップ・タイム
(5)
tWAH
ライト・パルスの立ち下がりエッジ後のアドレス・ホールド・タイム
(5)
tRASU
リード・イネーブルの立ち下がりエッジに対するアドレス・セットアップ・タ
イム
tRAH
リード・イネーブルの立ち下がりエッジに対するアドレス・ホールド・タイム
tWO
ライト・イネーブルからデータ出力確定までの遅延
tDD
データ入力から出力確定までの遅延
tEABOUT
データ出力遅延
tEABCH
クロック、High 期間
tEABCL
クロック、Low 期間
Altera Corporation
59
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 27. EAB のタイミング・マクロパラメータ
シンボル
注 (1)、(6)
パラメータ
tEABAA
EAB アドレス・アクセス遅延
tEABRCCOMB
EAB 非同期リード・サイクル・タイム
tEABRCREG
EAB 同期リード・サイクル・タイム
tEABWP
EAB ライト・パルス幅
tEABWCCOMB
EAB 非同期ライト・サイクル・タイム
tEABWCREG
EAB 同期ライト・サイクル・タイム
tEABDD
EAB データ入力からデータ出力確定までの遅延
tEABDATACO
出力レジスタ使用時の EAB「Clock-to-Output」遅延
tEABDATASU
入力レジスタ使用時のクロック前の EAB データ／アドレス・セットアップ・
tEABDATAH
入力レジスタ使用時のクロック後の EAB データ／アドレス・ホールド・
タイム
tEABWESU
入力レジスタ使用時のクロック前の EAB の WE 信号セットアップ・タイム
tEABWEH
入力レジスタ使用時のクロック後の EAB の WE 信号ホールド・タイム
tEABWDSU
入力レジスタ非使用時のライト・パルス立ち下がりエッジ前の EAB データ・
tEABWDH
入力レジスタ非使用時のライト・パルス立ち下がりエッジ後の EAB データ・
ホールド・タイム
tEABWASU
入力レジスタ非使用時のライト・パルス立ち上がりエッジ前の EAB アドレス・
条件
タイム
セットアップ・タイム
セットアップ・タイム
tEABWAH
入力レジスタ非使用時のライト・パルス立ち下がりエッジ後の EAB アドレス・
tEABWO
EAB ライト・イネーブルからデータ出力確定までの遅延
ホールド・タイム
60
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 28. インタコネクト・タイミング・マイクロパラメータ
シンボル
注 (1)
パラメータ
条件
tDIN2IOE
入力専用ピンから IOE のコントロール入力までの遅延
(7)
tDIN2LE
入力専用ピンから LE または EAB のコントロール入力までの遅延
(7)
tDCLK2IOE
クロック専用ピンから IOE クロックまでの遅延
(7)
tDCLK2LE
クロック専用ピンから LE または EAB クロックまでの遅延
(7)
tDIN2DATA
専用入力またはクロックから LE または EAB データ入力までの遅延
(7)
tSAMELAB
同一 LAB 内での LE 間配線遅延
tSAMEROW
ロウ側の IOE、LE、または EAB から同じロウの IOE、LE、または EAB を
(7)
ドライブしたときの配線遅延
tSAMECOLUMN
LE から同じカラム側の IOE をドライブしたときの配線遅延
(7)
tDIFFROW
カラム側の IOE、LE、または EAB から、異なるロウの LE、または EAB を
(7)
ドライブしたときの配線遅延
tTWOROWS
ロウ側 IOE または EAB から、異なるロウの LE または EAB をドライブしたと
(7)
きの配線遅延
tLEPERIPH
LE から IOE のコントロール信号をペリフェラル・コントロール・バスを通じ
てドライブしたときの配線遅延
tLABCARRY
LE のキャリー・アウト信号が異なる LAB 内の LE のキャリー・イン信号をド
ライブしたときの配線遅延
tLABCASC
LE のカスケード・アウト信号が異なる LAB 内の LE のカスケード・イン信号
をドライブしたときの配線遅延
(7)
表 29. 外部タイミング・パラメータ
シンボル
パラメータ
条件
tDRR
4 個の LE、3 本のロウ・インタコネクト、4 本のローカル・インタコネクトを
通る信号のレジスタ－レジスタ間の遅延
(8)
tINSU
IOE レジスタのグローバル・クロック・セットアップ・タイム
(9)
tINH
IOE レジスタのグローバル・クロック・ホールド・タイム
(9)
tOUTCO
グローバル・クロックを使用したときの、IOE レジスタの「Clock-to-Output」 (9)
遅延
tPCISU
PCI デザインで使用されるレジスタのグローバル・クロック・セットアップ・
タイム
(9) (10)
PCI デザインで使用されるレジスタのグローバル・クロック・ホールド・
(9) (10)
tPCIH
タイム
tPCICO
Altera Corporation
グローバル・クロックを使用したときの、PCI デザインのレジスタの「Clockto-Output」遅延
(9) (10)
61
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 30. 外部双方向タイミング・パラメータ
シンボル
注 (9)
パラメータ
条件
tINSUBIDIR
同一のロウまたはカラムの LE レジスタにグローバル・クロックを使用したと
tINHBIDIR
同一のロウまたはカラムの LE レジスタにグローバル・クロックを使用したと
tINH
IOE レジスタのグローバル・クロック・ホールド・タイム
tOUTCOBIDIR
IOE レジスタにグローバル・クロックを使用したときの双方向ピンの「Clockto-Output」遅延
C1 = 35 pF
tXZBIDIR
同期 IOE 出力バッファのディセーブル遅延
C1 = 35 pF
tZXBIDIR
同期 IOE 出力バッファのイネーブル遅延、Slow Slew Rate = off
C1 = 35 pF
きの双方向ピンのセットアップ・タイム
きの双方向ピンのホールド・タイム
注:
(1)
マイクロパラメータは、アーキテクチャ上の各エレメントによって発生するタイミング遅延です。これらのパラメータを
正確に測定することはできません。
(2) 動作条件 : FLEX 10KE デバイスの一般用または工業用は、VCCIO = 3.3 V ± 10％
(3) 動作条件 : EPF10K30E、EPF10K50S、EPF10K100E、EPF10K130E、EPF10K200S の一般用または工業用は
VCCIO = 2.5 V ± 5％
(4) 動作条件 : VCCIO = 3.3 V
(5) EAB 内の RAM は自分自身でタイミングをとるようになっているため、WE 信号がレジスタされる場合はこのタイミング
を無視することができます。
(6) EAB のマクロパラメータは、EAB の特性を簡単に予測できるようにするための内部タイミング・パラメータです。これら
のパラメータは選択された各マイクロパラメータを加算することによって計算できます。
(7) これらの値は代表的なアプリケーションにおけるワースト・ケースの値です。各デザインの実際のワースト・ケース性能
を決定するためには、コンパイル完了後にタイミング・シミュレーションとタイミング解析を行う必要があります。
(8) テスト回路の詳細、条件などについては日本アルテラまたは販売代理店にお問い合わせください。
(9) このタイミング・パラメータはサンプル・テストのみです。
(10) このパラメータは、PCI Local Bus Specification, Revision 2.2 で規定されている負荷を含む測定方法とテスト条件に従っ
て測定されています。
62
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 29 と 30 は、それぞれ表 26 と 27 で示した EAB マクロパラメータの非同期およ
び同期タイミングの波形です。
図 29. EAB の非同期タイミングの波形
EAB
WE
a0
a1
a2
tEABAA
a3
tEABRCCOMB
d0
d1
d3
d2
EAB
WE
tEABWP
tEABWDSU
din0
tEABWDH
din1
tEABWASU
tEABWAH
tEABWCCOMB
a0
a1
a2
tEABDD
din0
Altera Corporation
din1
dout2
63
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 30. EAB の同期タイミングの波形
EAB
WE
a0
a1
tEABDATASU
a2
a3
tEABRCREG
tEABDATAH
CLK
tEABDATACO
d2
d1
EAB
EAB
WE
a0
din1
din2
din3
a1
a2
a3
tEABWESU
tEABDATAH
tEABDATASU
a2
tEABWEH
CLK
tEABDATACO
tEABWCREG
dout0
dout1
din1
din2
din3
din2
表 31 から 37 は EPF10K30E の内部および外部タイミング・パラメータを示したも
のです。
表 31. EPF10K30E の LE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.7
0.8
1.1
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.6
0.7
1.0
ns
tPACKED
0.3
0.4
0.5
ns
tEN
0.6
0.8
1.0
ns
tCICO
0.1
0.1
0.2
ns
tCGEN
0.4
0.5
0.7
ns
tCGENR
0.1
0.1
0.2
ns
64
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 31. EPF10K30E の LE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tCASC
0.6
0.8
1.0
ns
tC
0.0
0.0
0.0
ns
tCO
0.3
0.4
0.5
ns
tCOMB
0.4
0.4
0.6
ns
tSU
0.4
0.6
0.6
tH
0.7
1.0
1.3
0.8
tPRE
0.9
0.8
tCLR
0.9
ns
ns
1.2
ns
1.2
ns
tCH
2.0
2.5
2.5
ns
tCL
2.0
2.5
2.5
ns
表 32. EPF10K30E の IOE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
2.4
2.8
3.8
tIOC
0.3
0.4
0.5
ns
tIOCO
1.0
1.1
1.6
ns
0.0
ns
0.0
tIOCOMB
0.0
tIOSU
1.2
1.4
1.9
tIOH
0.3
0.4
0.5
ns
ns
ns
tIOCLR
1.0
1.1
1.6
ns
tOD1
1.9
2.3
3.0
ns
tOD2
1.4
1.8
2.5
ns
tOD3
4.4
5.2
7.0
ns
tXZ
2.7
3.1
4.3
ns
tZX1
2.7
3.1
4.3
ns
tZX2
2.2
2.6
3.8
ns
tZX3
5.2
6.0
8.3
ns
tINREG
3.4
4.1
5.5
ns
tIOFD
0.8
1.3
2.4
ns
tINCOMB
0.8
1.3
2.4
ns
Altera Corporation
65
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 33. EPF10K30E の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.7
2.0
2.3
ns
tEABDATA1
0.6
0.7
0.8
ns
tEABWE1
1.1
1.3
1.4
ns
tEABWE2
0.4
0.4
0.5
ns
tEABRE1
0.8
0.9
1.0
ns
tEABRE2
0.4
0.4
0.5
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.3
0.3
0.4
ns
0.7
ns
0.5
tEABBYPASS
0.6
tEABSU
0.9
1.0
1.2
ns
tEABH
0.4
0.4
0.5
ns
tEABCLR
0.3
0.3
0.3
3.2
tAA
3.8
ns
4.4
ns
tWP
2.5
2.9
3.3
ns
tRP
0.9
1.1
1.2
ns
tWDSU
0.9
1.0
1.1
ns
tWDH
0.1
0.1
0.1
ns
tWASU
1.7
2.0
2.3
ns
tWAH
1.8
2.1
2.4
ns
tRASU
3.1
3.7
4.2
ns
tRAH
0.2
0.2
0.2
ns
tWO
2.5
2.9
3.3
ns
tDD
2.5
2.9
3.3
ns
tEABOUT
0.5
0.6
0.7
ns
tEABCH
1.5
2.0
2.3
ns
tEABCL
2.5
2.9
3.3
ns
66
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 34. EPF10K30E の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
6.4
最大
最小
7.6
単位
最大
8.8
ns
tEABRCOMB
6.4
7.6
8.8
ns
tEABRCREG
4.4
5.1
6.0
ns
tEABWP
2.5
2.9
3.3
ns
tEABWCOMB
6.0
7.0
8.0
ns
tEABWCREG
6.8
7.8
9.0
tEABDD
5.7
tEABDATACO
6.7
0.8
0.9
ns
7.7
ns
1.1
ns
tEABDATASU
1.5
1.7
2.0
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
1.3
1.4
1.7
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.5
1.7
2.0
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
3.0
3.6
4.3
ns
tEABWAH
0.5
0.5
0.4
tEABWO
Altera Corporation
5.1
6.0
ns
6.8
ns
67
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 35. EPF10K30E のインタコネクト・タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
1.8
2.4
2.9
ns
tDIN2LE
1.5
1.8
2.4
ns
tDIN2DATA
1.5
1.8
2.2
ns
tDCLK2IOE
2.2
2.6
3.0
ns
tDCLK2LE
1.5
1.8
2.4
ns
tSAMELAB
0.1
0.2
0.3
ns
tSAMEROW
2.0
2.4
2.7
ns
tSAMECOLUMN
0.7
1.0
0.8
ns
tDIFFROW
2.7
3.4
3.5
ns
tTWOROWS
4.7
5.8
6.2
ns
tLEPERIPH
2.7
3.4
3.8
ns
tLABCARRY
0.3
0.4
0.5
ns
tLABCASC
0.8
0.8
1.1
ns
表 36. EPF10K30E の外部タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
8.0
tDRR
最大
最小
9.5
2.1
2.5
3.9
tINH (3)
0.0
0.0
0.0
tOUTCO (3)
2.0
4.9
2.0
5.9
2.0
tINSU (4)
1.1
1.5
–
tINH (4)
0.0
0.0
–
tOUTCO (4)
0.5
tPCISU
3.0
4.2
–
tPCIH
0.0
0.0
–
tPCICO
2.0
68
3.9
6.0
0.5
2.0
4.9
7.5
最大
12.5
tINSU (3)
–
–
単位
ns
ns
ns
7.6
ns
ns
ns
–
ns
ns
ns
–
ns
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 37. EPF10K30E の外部双方向タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tINSUBIDIR(3)
2.8
3.9
5.2
tINHBIDIR(3)
0.0
0.0
0.0
ns
tINSUBIDIR(4)
3.8
4.9
–
ns
tINHBIDIR(4)
0.0
tOUTCOBIDIR (3)
2.0
0.0
4.9
2.0
ns
–
5.9
2.0
ns
7.6
ns
tXZBIDIR(3)
6.1
7.5
9.7
ns
tZXBIDIR (3)
6.1
7.5
9.7
ns
tOUTCOBIDIR (4)
–
ns
tXZBIDIR (4)
5.1
6.5
–
ns
tZXBIDIR (4)
5.1
6.5
–
ns
注:
(1)
(2)
(3)
(4)
0.5
3.9
0.5
4.9
–
すべてのタイミング・パラメータは表 24 から 30 で解説されています。
これらのパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
表 38 から 44 は EPF10K50E の内部および外部タイミング・パラメータを示したも
のです。
表 38. EPF10K50E の LE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.6
0.9
1.3
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.7
0.8
1.1
ns
tPACKED
0.4
0.5
0.6
ns
tEN
0.6
0.7
0.9
ns
tCICO
0.2
0.2
0.3
ns
tCGEN
0.5
0.5
0.8
ns
tCGENR
0.2
0.2
0.3
ns
tCASC
0.8
1.0
1.4
ns
tC
0.5
0.6
0.8
ns
tCO
0.7
0.7
0.9
ns
tCOMB
0.5
0.6
0.8
ns
tSU
0.7
0.7
0.8
tH
0.9
1.0
1.4
tPRE
0.5
tCLR
0.6
0.5
0.6
ns
ns
0.8
ns
0.8
ns
tCH
2.0
2.5
3.0
ns
tCL
2.0
2.5
3.0
ns
Altera Corporation
69
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 39. EPF10K50E の IOE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
2.2
2.4
3.3
ns
tIOC
0.3
0.3
0.5
ns
tIOCO
1.0
1.0
1.4
ns
tIOCOMB
0.0
0.0
0.2
ns
tIOSU
1.0
1.2
1.7
tIOH
0.3
0.3
0.5
ns
ns
tIOCLR
0.9
1.0
1.4
ns
tOD1
0.8
0.9
1.2
ns
tOD2
0.3
0.4
0.7
ns
tOD3
3.0
3.5
3.5
ns
tXZ
1.4
1.7
2.3
ns
tZX1
1.4
1.7
2.3
ns
tZX2
0.9
1.2
1.8
ns
tZX3
3.6
4.3
4.6
ns
tINREG
4.9
5.8
7.8
ns
tIOFD
2.8
3.3
4.5
ns
tINCOMB
2.8
3.3
4.5
ns
70
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 40. EPF10K50E の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.7
2.0
2.7
ns
tEABDATA1
0.6
0.7
0.9
ns
tEABWE1
1.1
1.3
1.8
ns
tEABWE2
0.4
0.4
0.6
ns
tEABRE1
0.8
0.9
1.2
ns
tEABRE2
0.4
0.4
0.6
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.3
0.3
0.5
ns
tEABBYPASS
0.5
0.6
0.8
ns
tEABSU
0.9
1.0
1.4
ns
tEABH
0.4
0.4
0.6
ns
tEABCLR
0.3
0.3
0.5
tAA
3.2
3.8
ns
5.1
ns
tWP
2.5
2.9
3.9
ns
tRP
0.9
1.1
1.5
ns
tWDSU
0.9
1.0
1.4
ns
tWDH
0.1
0.1
0.2
ns
tWASU
1.7
2.0
2.7
ns
tWAH
1.8
2.1
2.9
ns
tRASU
3.1
3.7
5.0
ns
tRAH
0.2
0.2
0.3
ns
tWO
2.5
2.9
3.9
ns
tDD
2.5
2.9
3.9
ns
tEABOUT
0.5
0.6
0.8
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
2.5
2.9
3.9
ns
Altera Corporation
71
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 41. EPF10K50E の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
6.4
最大
最小
単位
最大
7.6
10.2
ns
tEABRCOMB
6.4
7.6
10.2
ns
tEABRCREG
4.4
5.1
7.0
ns
tEABWP
2.5
2.9
3.9
ns
tEABWCOMB
6.0
7.0
9.5
ns
tEABWCREG
6.8
7.8
10.6
tEABDD
5.7
tEABDATACO
ns
6.7
0.8
0.9
9.0
ns
1.3
ns
tEABDATASU
1.5
1.7
2.3
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
1.3
1.4
2.0
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.5
1.7
2.3
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
3.0
3.6
4.8
ns
tEABWAH
0.5
0.5
0.8
tEABWO
5.1
8.1
表 42. EPF10K50E のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
6.0
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
3.5
4.3
5.6
ns
tDIN2LE
2.1
2.5
3.4
ns
tDIN2DATA
2.2
2.4
3.1
ns
tDCLK2IOE
2.9
3.5
4.7
ns
tDCLK2LE
2.1
2.5
3.4
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
1.1
1.1
1.5
ns
tSAMECOLUMN
0.8
1.0
1.3
ns
tDIFFROW
1.9
2.1
2.8
ns
tTWOROWS
3.0
3.2
4.3
ns
tLEPERIPH
3.1
3.3
3.7
ns
tLABCARRY
0.1
0.1
0.2
ns
tLABCASC
0.3
0.3
0.5
ns
72
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 43. EPF10K50E 外部タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
8.5
tINSU
2.7
tINH
0.0
tOUTCO
2.0
tPCISU
3.0
tPCIH
0.0
tPCICO
2.0
3.2
2.0
2.0
ns
7.3
–
ns
–
最大
最小
最大
最小
tINSUBIDIR
2.7
3.2
4.3
tINHBIDIR
0.0
0.0
0.0
tOUTCOBIDIR
2.0
4.5
2.0
ns
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
ns
ns
–
7.7
ns
ns
–
0.0
2.0
13.5
0.0
5.2
4.2
6.0
最大
4.3
0.0
4.5
最小
10.0
表 44. EPF10K50E の外部双方向タイミング・パラメータ
シンボル
最大
単位
5.2
2.0
単位
最大
ns
ns
7.3
ns
tXZBIDIR
6.8
7.8
10.1
ns
tZXBIDIR
6.8
7.8
10.1
ns
注:
(1) すべてのタイミング・パラメータは表 24 から 30 で解説されています。
(2) これらのパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
表 45 から 51 は EPF10K100E の内部および外部タイミング・パラメータを示した
ものです。
表 45. EPF10K100E の LE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.7
1.0
1.5
ns
tCLUT
0.5
0.7
0.9
ns
tRLUT
0.6
0.8
1.1
ns
tPACKED
0.3
0.4
0.5
ns
tEN
0.2
0.3
0.3
ns
tCICO
0.1
0.1
0.2
ns
tCGEN
0.4
0.5
0.7
ns
tCGENR
0.1
0.1
0.2
ns
tCASC
0.6
0.9
1.2
ns
Altera Corporation
73
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 45. EPF10K100E の LE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tC
0.8
1.0
1.4
ns
tCO
0.6
0.8
1.1
ns
tCOMB
0.4
0.5
0.7
ns
tSU
0.4
0.6
0.7
tH
0.5
0.7
0.9
0.8
tPRE
1.0
0.8
tCLR
1.0
ns
ns
1.4
ns
1.4
ns
tCH
1.5
2.0
2.5
ns
tCL
1.5
2.0
2.5
ns
表 46. EPF10K100E の IOE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
1.7
2.0
2.6
ns
tIOC
0.0
0.0
0.0
ns
tIOCO
1.4
1.6
2.1
ns
tIOCOMB
0.5
0.7
0.9
ns
tIOSU
0.8
1.0
1.3
tIOH
0.7
0.9
1.2
ns
ns
tIOCLR
0.5
0.7
0.9
ns
tOD1
3.0
4.2
5.6
ns
tOD2
3.0
4.2
5.6
ns
tOD3
4.0
5.5
7.3
ns
tXZ
3.5
4.6
6.1
ns
tZX1
3.5
4.6
6.1
ns
tZX2
3.5
4.6
6.1
ns
tZX3
4.5
5.9
7.8
ns
tINREG
2.0
2.6
3.5
ns
tIOFD
0.5
0.8
1.2
ns
tINCOMB
0.5
0.8
1.2
ns
74
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 47. EPF10K100E の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.5
2.0
2.6
ns
tEABDATA1
0.0
0.0
0.0
ns
tEABWE1
1.5
2.0
2.6
ns
tEABWE2
0.3
0.4
0.5
ns
tEABRE1
0.3
0.4
0.5
ns
tEABRE2
0.0
0.0
0.0
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.3
0.4
0.5
ns
tEABBYPASS
0.1
0.1
0.2
ns
tEABSU
0.8
1.0
1.4
ns
tEABH
0.1
0.1
0.2
ns
tEABCLR
0.3
0.4
0.5
tAA
4.0
5.1
ns
6.6
ns
tWP
2.7
3.5
4.7
ns
tRP
1.0
1.3
1.7
ns
tWDSU
1.0
1.3
1.7
ns
tWDH
0.2
0.2
0.3
ns
tWASU
1.6
2.1
2.8
ns
tWAH
1.6
2.1
2.8
ns
tRASU
3.0
3.9
5.2
ns
tRAH
0.1
0.1
0.2
ns
tWO
1.5
2.0
2.6
ns
tDD
1.5
2.0
2.6
ns
tEABOUT
0.2
0.3
0.3
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
2.7
3.5
4.7
ns
表 48. EPF10K100E の EAB 内部タイミング・マクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
5.9
最大
最小
7.6
単位
最大
9.9
ns
tEABRCOMB
5.9
7.6
9.9
ns
tEABRCREG
5.1
6.5
8.5
ns
tEABWP
2.7
3.5
4.7
ns
tEABWCOMB
5.9
7.7
10.3
ns
tEABWCREG
5.4
7.0
9.4
ns
tEABDD
Altera Corporation
3.4
4.5
5.9
ns
75
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 48. EPF10K100E の EAB 内部タイミング・マクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABDATACO
最大
最小
0.5
最大
最小
単位
最大
0.7
0.8
ns
tEABDATASU
0.8
1.0
1.4
ns
tEABDATAH
0.1
0.1
0.2
ns
tEABWESU
1.1
1.4
1.9
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.0
1.3
1.7
ns
tEABWDH
0.2
0.2
0.3
ns
tEABWASU
4.1
5.2
6.8
ns
tEABWAH
0.0
0.0
0.0
3.4
tEABWO
5.9
表 49. EPF10K100E のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
4.5
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
3.1
3.6
4.4
ns
tDIN2LE
0.3
0.4
0.5
ns
tDIN2DATA
1.6
1.8
2.0
ns
tDCLK2IOE
0.8
1.1
1.4
ns
tDCLK2LE
0.3
0.4
0.5
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
1.5
2.5
3.4
ns
tSAMECOLUMN
0.4
1.0
1.6
ns
tDIFFROW
1.9
3.5
5.0
ns
tTWOROWS
3.4
6.0
8.4
ns
tLEPERIPH
4.3
5.4
6.5
ns
tLABCARRY
0.5
0.7
0.9
ns
tLABCASC
0.8
1.0
1.4
ns
76
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 50. EPF10K100E の外部タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
9.0
最大
最小
12.0
2.0
2.5
3.3
tINH (3)
0.0
0.0
0.0
tOUTCO (3)
2.0
5.2
2.0
6.9
2.0
tINSU (4)
2.0
2.2
–
tINH (4)
0.0
0.0
–
tOUTCO (4)
0.5
tPCISU
3.0
6.2
–
tPCIH
0.0
0.0
–
tPCICO
2.0
3.0
6.0
0.5
2.0
4.6
6.9
表 51. EPF10K100E の外部双方向タイミング・パラメータ
シンボル
最大
16.0
tINSU (3)
–
–
最大
最小
ns
ns
ns
9.1
ns
ns
ns
–
ns
ns
ns
–
ns
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
単位
最大
最小
単位
最大
tINSUBIDIR(3)
1.7
2.5
3.3
tINHBIDIR(3)
0.0
0.0
0.0
ns
tINSUBIDIR(4)
2.0
2.8
–
ns
tINHBIDIR(4)
0.0
tOUTCOBIDIR (3)
2.0
0.0
5.2
2.0
ns
–
6.9
2.0
ns
9.1
ns
tXZBIDIR (3)
5.6
7.5
10.1
ns
tZXBIDIR (3)
5.6
7.5
10.1
ns
tOUTCOBIDIR (4)
0.5
3.0
0.5
4.6
–
–
ns
tXZBIDIR (4)
4.6
6.5
–
ns
tZXBIDIR (4)
4.6
6.5
–
ns
注:
(1)
(2)
(3)
(4)
すべてのタイミング・パラメータは表 24 から 30 で解説されています。
これらのパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
Altera Corporation
77
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 52 から 58 は EPF10K130E の内部および外部タイミング・パラメータを示した
ものです。
表 52. EPF10K130E の LE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.6
0.9
1.3
ns
tCLUT
0.6
0.8
1.0
ns
tRLUT
0.7
0.9
0.2
ns
tPACKED
0.3
0.5
0.6
ns
tEN
0.2
0.3
0.4
ns
tCICO
0.1
0.1
0.2
ns
tCGEN
0.4
0.6
0.8
ns
tCGENR
0.1
0.1
0.2
ns
tCASC
0.6
0.9
1.2
ns
tC
0.3
0.5
0.6
ns
tCO
0.5
0.7
0.8
ns
tCOMB
0.3
0.5
0.6
ns
tSU
0.5
0.7
0.8
tH
0.6
0.7
1.0
tPRE
0.9
tCLR
1.2
0.9
1.2
ns
ns
1.6
ns
1.6
ns
tCH
1.5
1.5
2.5
ns
tCL
1.5
1.5
2.5
ns
表 53. EPF10K130E の IOE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
1.3
1.5
2.0
ns
tIOC
0.0
0.0
0.0
ns
tIOCO
0.6
0.8
1.0
ns
tIOCOMB
0.6
0.8
1.0
ns
tIOSU
1.0
1.2
1.6
tIOH
0.9
0.9
1.4
ns
ns
tIOCLR
0.6
0.8
1.0
ns
tOD1
2.8
4.1
5.5
ns
tOD2
2.8
4.1
5.5
ns
tOD3
4.0
5.6
7.5
ns
tXZ
2.8
4.1
5.5
ns
tZX1
2.8
4.1
5.5
ns
78
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 53. EPF10K130E の IOE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tZX2
2.8
4.1
5.5
ns
tZX3
4.0
5.6
7.5
ns
tINREG
2.5
3.0
4.1
ns
tIOFD
0.4
0.5
0.6
ns
tINCOMB
0.4
0.5
0.6
ns
表 54. EPF10K130E の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.5
2.0
2.6
ns
tEABDATA2
0.0
0.0
0.0
ns
tEABWE1
1.5
2.0
2.6
ns
tEABWE2
0.3
0.4
0.5
ns
tEABRE1
0.3
0.4
0.5
ns
tEABRE2
0.0
0.0
0.0
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.3
0.4
0.5
ns
tEABBYPASS
0.1
0.1
0.2
ns
tEABSU
0.8
1.0
1.4
ns
tEABH
0.1
0.2
0.2
ns
tEABCLR
0.3
0.4
0.5
4.0
tAA
5.0
ns
6.6
ns
tWP
2.7
3.5
4.7
ns
tRP
1.0
1.3
1.7
ns
tWDSU
1.0
1.3
1.7
ns
tWDH
0.2
0.2
0.3
ns
tWASU
1.6
2.1
2.8
ns
tWAH
1.6
2.1
2.8
ns
tRASU
3.0
3.9
5.2
ns
tRAH
0.1
0.1
0.2
ns
tWO
1.5
2.0
2.6
ns
tDD
1.5
2.0
2.6
ns
tEABOUT
0.2
0.3
0.3
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
2.7
3.5
4.7
ns
Altera Corporation
79
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 55. EPF10K130E の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
5.9
最大
最小
単位
最大
7.5
9.9
ns
tEABRCOMB
5.9
7.5
9.9
ns
tEABRCREG
5.1
6.4
8.5
ns
tEABWP
2.7
3.5
4.7
ns
tEABWCOMB
5.9
7.7
10.3
ns
tEABWCREG
5.4
7.0
9.4
ns
tEABDD
3.4
4.5
5.9
ns
tEABDATACO
0.5
0.7
0.8
ns
tEABDATASU
0.8
1.0
1.4
ns
tEABDATAH
0.1
0.1
0.2
ns
tEABWESU
1.1
1.4
1.9
ns
tEABWEH
0.0
0.0
0.0
ns
tEABWDSU
1.0
1.3
1.7
ns
tEABWDH
0.2
0.2
0.3
ns
tEABWASU
4.1
5.1
6.8
ns
tEABWAH
0.0
0.0
0.0
tEABWO
3.4
5.9
表 56. EPF10K130E のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
4.5
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
2.8
3.5
4.4
ns
tDIN2LE
0.7
1.2
1.6
ns
tDIN2DATA
1.6
1.9
2.2
ns
tDCLK2IOE
1.6
2.1
2.7
ns
tDCLK2LE
0.7
1.2
1.6
ns
tSAMELAB
0.1
0.2
0.2
ns
tSAMEROW
1.9
3.4
5.1
ns
tSAMECOLUMN
0.9
2.6
4.4
ns
tDIFFROW
2.8
6.0
9.5
ns
tTWOROWS
4.7
9.4
14.6
ns
tLEPERIPH
3.1
4.7
6.9
ns
tLABCARRY
0.6
0.8
1.0
ns
tLABCASC
0.9
1.2
1.6
ns
80
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 57. EPF10K130E の外部タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
9.0
最大
最小
12.0
1.9
2.1
3.0
tINH (3)
0.0
0.0
0.0
tOUTCO (3)
2.0
5.0
2.0
7.0
2.0
tINSU (4)
0.9
1.1
–
tINH (4)
0.0
0.0
–
tOUTCO (4)
0.5
tPCISU
3.0
6.2
–
tPCIH
0.0
0.0
–
tPCICO
2.0
4.0
6.0
0.5
2.0
6.0
6.9
表 58. EPF10K130E の外部双方向タイミング・パラメータ
シンボル
最大
16.0
tINSU (3)
–
–
最大
最小
ns
ns
ns
9.2
ns
ns
ns
–
ns
ns
ns
–
ns
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
単位
最大
最小
単位
最大
tINSUBIDIR(3)
2.2
2.4
3.2
tINHBIDIR(3)
0.0
0.0
0.0
ns
tINSUBIDIR(4)
2.8
3.0
–
ns
tINHBIDIR(4)
0.0
tOUTCOBIDIR(3)
2.0
0.0
5.0
2.0
ns
–
7.0
2.0
ns
9.2
ns
tXZBIDIR(3)
5.6
8.1
10.8
ns
tZXBIDIR(3)
5.6
8.1
10.8
ns
tOUTCOBIDIR(4)
0.5
4.0
0.5
6.0
–
–
ns
tXZBIDIR(4)
4.6
7.1
–
ns
tZXBIDIR (4)
4.6
7.1
–
ns
注:
(1)
(2)
(3)
(4)
すべてのタイミング・パラメータは表 24 から 30 で解説されています。
これらのパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
Altera Corporation
81
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 59 から 65 は EPF10K200E の内部および外部タイミング・パラメータを示した
ものです。
表 59. EPF10K200E の LE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.7
0.8
1.2
ns
tCLUT
0.4
0.5
0.6
ns
tRLUT
0.6
0.7
0.9
ns
tPACKED
0.3
0.5
0.7
ns
tEN
0.4
0.5
0.6
ns
tCICO
0.2
0.2
0.3
ns
tCGEN
0.4
0.4
0.6
ns
tCGENR
0.2
0.2
0.3
ns
tCASC
0.7
0.8
1.2
ns
tC
0.5
0.6
0.8
ns
tCO
0.5
0.6
0.8
ns
tCOMB
0.4
0.6
0.8
ns
tSU
0.4
0.6
0.7
tH
0.9
1.1
1.5
tPRE
0.5
tCLR
0.6
0.5
0.6
ns
ns
0.8
ns
0.8
ns
tCH
2.0
2.5
3.0
ns
tCL
2.0
2.5
3.0
ns
表 60. EPF10K200E の IOE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
1.6
1.9
2.6
ns
tIOC
0.3
0.3
0.5
ns
tIOCO
1.6
1.9
2.6
ns
tIOCOMB
0.5
0.6
0.8
ns
tIOSU
0.8
0.9
1.2
tIOH
0.7
0.8
1.1
ns
ns
tIOCLR
0.2
0.2
0.3
ns
tOD1
0.6
0.7
0.9
ns
tOD2
0.1
0.2
0.7
ns
tOD3
2.5
3.0
3.9
ns
tXZ
4.4
5.3
7.1
ns
tZX1
4.4
5.3
7.1
ns
82
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 60. EPF10K200E の IOE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tZX2
3.9
4.8
6.9
tZX3
6.3
7.6
10.1
ns
tINREG
4.8
5.7
7.7
ns
tIOFD
1.5
1.8
2.4
ns
tINCOMB
1.5
1.8
2.4
ns
表 61. EPF10K200E の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
ns
最大
最小
単位
最大
tEABDATA1
2.0
2.4
3.2
ns
tEABDATA1
0.4
0.5
0.6
ns
tEABWE1
1.4
1.7
2.3
ns
tEABWE2
0.0
0.0
0.0
ns
tEABRE1
0
0
0
ns
tEABRE2
0.4
0.5
0.6
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.8
0.9
1.2
ns
tEABBYPASS
0.0
0.1
0.1
ns
tEABSU
0.9
1.1
1.5
ns
tEABH
0.4
0.5
0.6
ns
tEABCLR
0.8
0.9
1.2
3.1
tAA
3.7
ns
4.9
ns
tWP
3.3
4.0
5.3
ns
tRP
0.9
1.1
1.5
ns
tWDSU
0.9
1.1
1.5
ns
tWDH
0.1
0.1
0.1
ns
tWASU
1.3
1.6
2.1
ns
tWAH
2.1
2.5
3.3
ns
tRASU
2.2
2.6
3.5
ns
tRAH
0.1
0.1
0.2
ns
tWO
2.0
2.4
3.2
ns
tDD
2.0
2.4
3.2
ns
tEABOUT
0.0
0.1
0.1
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
3.3
4.0
5.3
ns
Altera Corporation
83
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 62. EPF10K200E の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
5.1
最大
最小
単位
最大
6.4
8.4
ns
tEABRCOMB
5.1
6.4
8.4
ns
tEABRCREG
4.8
5.7
7.6
ns
tEABWP
3.3
4.0
5.3
ns
tEABWCOMB
6.7
8.1
10.7
ns
tEABWCREG
6.6
8.0
10.6
tEABDD
4.0
tEABDATACO
ns
5.1
0.8
1.0
6.7
ns
1.3
ns
tEABDATASU
1.3
1.6
2.1
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
0.9
1.1
1.5
ns
tEABWEH
0.4
0.5
0.6
ns
tEABWDSU
1.5
1.8
2.4
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
3.0
3.6
4.7
ns
tEABWAH
0.4
0.5
0.7
tEABWO
3.4
5.8
表 63. EPF10K200E のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
4.4
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
4.2
4.6
5.7
ns
tDIN2LE
1.7
1.7
2.0
ns
tDIN2DATA
1.9
2.1
3.0
ns
tDCLK2IOE
2.5
2.9
4.0
ns
tDCLK2LE
1.7
1.7
2.0
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
2.3
2.6
3.6
ns
tSAMECOLUMN
2.5
2.7
4.1
ns
tDIFFROW
4.8
5.3
7.7
ns
tTWOROWS
7.1
7.9
11.3
ns
tLEPERIPH
7.0
7.6
9.0
ns
tLABCARRY
0.1
0.1
0.2
ns
tLABCASC
0.9
1.0
1.4
ns
84
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 64. EPF10K200E の外部タイミング・パラメータ
シンボル
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
10.0
tINSU
2.8
tINH
0.0
tOUTCO
2.0
tPCISU
3.0
tPCIH
0.0
tPCICO
2.0
最大
4.4
0.0
4.5
2.0
2.0
2.0
ns
7.8
–
0.0
–
ns
–
最大
最小
最大
最小
tINSUBIDIR
3.0
4.0
5.5
tINHBIDIR
0.0
0.0
0.0
tOUTCOBIDIR
2.0
4.5
2.0
ns
注 (1)、(2)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
ns
ns
–
8.9
ns
ns
0.0
5.3
6.2
6.0
最大
16.0
3.4
表 65. EPF10K200E の外部双方向タイミング・パラメータ
シンボル
最小
12.0
単位
5.3
2.0
単位
最大
ns
ns
7.8
ns
tXZBIDIR
8.1
9.5
13.0
ns
tZXBIDIR
8.1
9.5
13.0
ns
注:
(1) すべてのタイミング・パラメータは表 24 から 30 で解説されています。
(2) これらのパラメータはデバイスの特性評価によって得られた値で、記載されている値が保証されています。
表 66 から 79 は EPF10K50S と EPF10K200S の外部タイミング・パラメータを示し
たものです。
表 66. EPF10K50S の LE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.6
0.8
1.1
ns
tCLUT
0.5
0.6
0.8
ns
tRLUT
0.6
0.7
0.9
ns
tPACKED
0.2
0.3
0.4
ns
tEN
0.6
0.7
0.9
ns
tCICO
0.1
0.1
0.1
ns
tCGEN
0.4
0.5
0.6
ns
tCGENR
0.1
0.1
0.1
ns
tCASC
0.5
0.8
1.0
ns
tC
0.5
0.6
0.8
ns
Altera Corporation
85
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 66. EPF10K50S の LE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tCO
0.6
0.6
0.7
ns
tCOMB
0.3
0.4
0.5
ns
tSU
0.5
0.6
0.7
tH
0.5
0.6
0.8
0.4
tPRE
0.5
0.8
tCLR
1.0
ns
ns
0.7
ns
1.2
ns
tCH
2.0
2.5
3.0
ns
tCL
2.0
2.5
3.0
ns
表 67. EPF10K50S の IOE タイミング・マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
1.3
1.3
1.9
ns
tIOC
0.3
0.4
0.4
ns
tIOCO
1.7
2.1
2.6
ns
tIOCOMB
0.5
0.6
0.8
tIOSU
0.8
tIOH
0.4
1.0
1.3
0.5
ns
ns
0.6
ns
tIOCLR
0.2
0.2
0.4
ns
tOD1
1.2
1.2
1.9
ns
tOD2
0.7
0.8
1.7
ns
tOD3
2.7
3.0
4.3
ns
tXZ
4.7
5.7
7.5
ns
tZX1
4.7
5.7
7.5
ns
tZX2
4.2
5.3
7.3
ns
tZX3
6.2
7.5
9.9
ns
tINREG
3.5
4.2
5.6
ns
tIOFD
1.1
1.3
1.8
ns
tINCOMB
1.1
1.3
1.8
ns
86
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 68. EPF10K50S の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.7
2.4
3.2
ns
tEABDATA2
0.4
0.6
0.8
ns
tEABWE1
1.0
1.4
1.9
ns
tEABWE2
0.0
0.0
0.0
ns
tEABRE1
0.0
0.0
0.0
tEABRE2
0.4
0.6
0.8
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.8
1.1
1.5
ns
tEABBYPASS
0.0
0.0
0.0
ns
tEABSU
0.7
1.0
1.3
ns
tEABH
0.4
0.6
0.8
ns
tEABCLR
0.8
1.1
1.5
tAA
2.0
2.8
3.8
ns
tWP
2.0
2.8
3.8
tRP
1.0
1.4
1.9
tWDSU
0.5
0.7
0.9
ns
tWDH
0.1
0.1
0.2
ns
tWASU
1.0
1.4
1.9
ns
tWAH
1.5
2.1
2.9
ns
tRASU
1.5
2.1
2.8
tRAH
0.1
0.1
ns
0.2
tWO
2.1
2.9
4.0
ns
tDD
2.1
2.9
4.0
ns
tEABOUT
0.0
0.0
0.0
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
1.5
2.0
2.5
ns
Altera Corporation
87
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 69. EPF10K50S の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
3.7
最大
最小
単位
最大
5.2
7.0
ns
tEABRCCOMB
3.7
5.2
7.0
ns
tEABRCREG
3.5
4.9
6.6
ns
tEABWP
2.0
2.8
3.8
ns
tEABWCCOMB
4.5
6.3
8.6
ns
tEABWCREG
5.6
7.8
10.6
tEABDD
3.8
tEABDATACO
ns
5.3
0.8
1.1
7.2
ns
1.5
ns
tEABDATASU
1.1
1.6
2.1
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
0.7
1.0
1.3
ns
tEABWEH
0.4
0.6
0.8
ns
tEABWDSU
1.2
1.7
2.2
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
1.6
2.3
3.0
ns
tEABWAH
0.9
1.2
1.8
tEABWO
3.1
5.9
表 70. EPF10K50S のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
4.3
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
3.1
3.7
4.6
ns
tDIN2LE
1.7
2.1
2.7
ns
tDIN2DATA
2.7
3.1
5.1
ns
tDCLK2IOE
1.6
1.9
2.6
ns
tDCLK2LE
1.7
2.1
2.7
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
1.5
1.7
2.4
ns
tSAMECOLUMN
1.0
1.3
2.1
ns
tDIFFROW
2.5
3.0
4.5
ns
tTWOROWS
4.0
4.7
6.9
ns
tLEPERIPH
2.6
2.9
3.4
ns
tLABCARRY
0.1
0.2
0.2
ns
tLABCASC
0.8
1.0
1.3
ns
88
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 71. EPF10K50S の外部タイミング・パラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
8.0
最大
最小
9.5
2.4
2.9
3.9
tINH (2)
0.0
0.0
0.0
tOUTCO (2)
2.0
4.3
2.0
5.2
2.0
tINSU (3)
2.4
2.9
tINH (3)
0.0
0.0
tOUTCO (3)
0.5
tPCISU
2.4
2.9
–
tPCIH
0.0
0.0
–
tPCICO
2.0
3.3
6.0
0.5
2.0
ns
ns
7.3
最大
最小
ns
ns
4.1
ns
7.7
–
ns
ns
–
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
ns
ns
表 72. EPF10K50S の外部双方向タイミング・パラメータ
シンボル
最大
12.5
tINSU (2)
単位
最大
最小
単位
最大
tINSUBIDIR(2)
2.7
3.2
4.3
tINHBIDIR(2)
0.0
0.0
0.0
ns
tINHBIDIR(3)
0.0
0.0
–
ns
tINSUBIDIR(3)
3.7
tOUTCOBIDIR(2)
2.0
4.2
4.5
2.0
ns
–
5.2
2.0
ns
7.3
ns
tXZBIDIR(2)
6.8
7.8
10.1
ns
tZXBIDIR (2)
6.8
7.8
10.1
ns
tOUTCOBIDIR(3)
0.5
3.5
0.5
4.2
–
–
tXZBIDIR(3)
6.8
8.4
–
ns
tZXBIDIR (3)
6.8
8.4
–
ns
注:
(1) すべてのタイミング・パラメータは表 24 から 30 で解説されています。
(2) このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
(3) このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
Altera Corporation
89
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 73. EPF10K200S の内部および外部タイミング・パラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tLUT
0.7
0.8
1.2
ns
tCLUT
0.4
0.5
0.6
ns
tRLUT
0.5
0.7
0.9
ns
tPACKED
0.4
0.5
0.7
ns
tEN
0.6
0.5
0.6
ns
tCICO
0.1
0.2
0.3
ns
tCGEN
0.3
0.4
0.6
ns
tCGENR
0.1
0.2
0.3
ns
tCASC
0.7
0.8
1.2
ns
tC
0.5
0.6
0.8
ns
tCO
0.5
0.6
0.8
ns
tCOMB
0.3
0.6
0.8
ns
tSU
0.4
0.6
0.7
tH
1.0
1.1
1.5
0.4
tPRE
ns
0.6
0.5
tCLR
ns
0.6
0.8
ns
0.8
ns
tCH
2.0
2.5
3.0
ns
tCL
2.0
2.5
3.0
ns
表 74. EPF10K200S の IOE タイミング・マイクロパラメータ（１ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOD
1.8
1.9
2.6
ns
tIOC
0.3
0.3
0.5
ns
tIOCO
1.7
1.9
2.6
ns
tIOCOMB
0.5
0.6
0.8
ns
tIOSU
0.8
0.9
1.2
tIOH
0.4
0.8
1.1
ns
ns
tIOCLR
0.2
0.2
0.3
ns
tOD1
1.3
0.7
0.9
ns
tOD2
0.8
0.2
0.4
ns
tOD3
2.9
3.0
3.9
ns
tXZ
5.0
5.3
7.1
ns
tZX1
5.0
5.3
7.1
ns
tZX2
4.5
4.8
6.6
ns
tZX3
6.6
7.6
10.1
ns
tINREG
3.7
5.7
7.7
ns
90
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 74. EPF10K200S の IOE タイミング・マイクロパラメータ（２ / ２）
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tIOFD
1.8
3.4
4.0
ns
tINCOMB
1.8
3.4
4.0
ns
表 75. EPF10K200S の EAB 内部マイクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tEABDATA1
1.8
2.4
3.2
ns
tEABDATA1
0.4
0.5
0.6
ns
tEABWE1
1.1
1.7
2.3
ns
tEABWE2
0.0
0.0
0.0
ns
tEABRE1
0
0
0
ns
tEABRE2
0.4
0.5
0.6
ns
tEABCLK
0.0
0.0
0.0
ns
tEABCO
0.8
0.9
1.2
ns
tEABBYPASS
0.0
0.1
0.1
ns
tEABSU
0.7
1.1
1.5
ns
tEABH
0.4
0.5
0.6
ns
tEABCLR
0.8
0.9
1.2
2.1
tAA
3.7
ns
4.9
ns
tWP
2.1
4.0
5.3
ns
tRP
1.1
1.1
1.5
ns
tWDSU
0.5
1.1
1.5
ns
tWDH
0.1
0.1
0.1
ns
tWASU
1.1
1.6
2.1
ns
tWAH
1.6
2.5
3.3
ns
tRASU
1.6
2.6
3.5
ns
tRAH
0.1
0.1
0.2
ns
tWO
2.0
2.4
3.2
ns
tDD
2.0
2.4
3.2
ns
tEABOUT
0.0
0.1
0.1
ns
tEABCH
1.5
2.0
2.5
ns
tEABCL
2.1
2.8
3.8
ns
Altera Corporation
91
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 76. EPF10K200S の EAB 内部タイミング・マクロパラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tEABAA
最大
最小
3.9
最大
最小
6.4
単位
最大
8.4
ns
tEABRCOMB
3.9
6.4
8.4
ns
tEABRCREG
3.6
5.7
7.6
ns
tEABWP
2.1
4.0
5.3
ns
tEABWCOMB
4.8
8.1
10.7
ns
tEABWCREG
5.4
8.0
10.6
tEABDD
3.8
tEABDATACO
5.1
0.8
1.0
ns
6.7
ns
1.3
ns
tEABDATASU
1.1
1.6
2.1
ns
tEABDATAH
0.0
0.0
0.0
ns
tEABWESU
0.7
1.1
1.5
ns
tEABWEH
0.4
0.5
0.6
ns
tEABWDSU
1.2
1.8
2.4
ns
tEABWDH
0.0
0.0
0.0
ns
tEABWASU
1.9
3.6
4.7
ns
tEABWAH
0.8
0.5
0.7
tEABWO
3.1
4.4
表 77. EPF10K200S のインタコネクト・タイミング・マイクロパラメータ
シンボル
ns
5.8
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
最大
最小
最大
最小
単位
最大
tDIN2IOE
4.4
4.8
5.5
ns
tDIN2LE
0.6
0.6
0.9
ns
tDIN2DATA
1.8
2.1
2.8
ns
tDCLK2IOE
1.7
2.0
2.8
ns
tDCLK2LE
0.6
0.6
0.9
ns
tSAMELAB
0.1
0.1
0.2
ns
tSAMEROW
3.0
4.6
5.7
ns
tSAMECOLUMN
3.5
4.9
6.4
ns
tDIFFROW
6.5
9.5
12.1
ns
tTWOROWS
9.5
14.1
17.8
ns
tLEPERIPH
5.5
6.2
7.2
ns
tLABCARRY
0.3
0.1
0.2
ns
tLABCASC
0.5
1.0
1.4
ns
92
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
表 78. EPF10K200S の外部タイミング・パラメータ
シンボル
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
tDRR
最大
最小
9.0
最大
最小
12.0
3.1
3.7
4.7
tINH (2)
0.0
0.0
0.0
tOUTCO (2)
2.0
3.7
2.0
4.4
2.0
tINSU(3)
2.1
2.7
–
tINH (3)
0.0
0.0
–
tOUTCO(3)
0.5
tPCISU
3.0
4.2
–
tPCIH
0.0
0.0
–
tPCICO
2.0
2.7
6.0
0.5
2.0
3.4
シンボル
–
8.9
表 79. EPF10K200S の外部双方向タイミング・パラメータ
最大
16.0
tINSU (2)
–
最大
最小
ns
ns
ns
6.3
ns
ns
ns
–
ns
ns
ns
–
ns
注 (1)
– 1 スピード・グレード – 2 スピード・グレード – 3 スピード・グレード
最小
単位
最大
最小
単位
最大
tINSUBIDIR(2)
2.3
3.4
4.4
tINHBIDIR(2)
0.0
0.0
0.0
ns
tINSUBIDIR(3)
3.3
4.4
–
ns
tINHBIDIR(3)
0.0
tOUTCOBIDIR(2)
2.0
0.0
3.7
2.0
ns
–
4.4
2.0
ns
6.3
ns
tXZBIDIR(2)
6.9
7.6
9.2
ns
tZXBIDIR(2)
5.9
6.6
–
ns
–
ns
tOUTCOBIDIR(3)
0.5
2.7
0.5
3.4
–
tXZBIDIR(3)
6.9
7.6
9.2
ns
tZXBIDIR(3)
5.9
6.6
–
ns
注:
(1) すべてのタイミング・パラメータは表 24 から 30 で解説されています。
(2) このパラメータは ClockLock または ClockBoost 回路を使用せずに測定されています。
(3) このパラメータは ClockLock または ClockBoost 回路を使用して測定されています。
消費電力
FLEX 10KE デバイスの消費電力（P）は、次式によって計算できます。
P = PINT ＋ PIO =（ I CCSTANDBY ＋ ICCACTIVE ）× VCC ＋ PIO
ICCACTIVE の値はスイッチング周波数とアプリケーションのロジックに依存しま
す。この値は、各 LE が標準的に消費する電流を基準にして計算することができま
す。PIO の値はデバイス出力に接続される負荷の特性とスイッチング周波数に依存
しますが、アプリケーション・ノート、AN 74「Evaluating Power for Altera Devices」
に記載されているガイドラインを使用して算出することができます。
Altera Corporation
93
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
エンベデッド・アレイが消費する電力は、デバイスの他の部分に比較して無視で
きるほど非常に小さな値となります。したがって、デバイス全体の消費電力を計
算する場合は、エンベデッド・アレイを無視することが可能です。
ICCACTIVE は次の式で計算されます。
µA
MHz × LE
ICCACTIVE = K × fMAX × N × togLC × ----------------------------この式に使用されている各パラメータは下記のとおりです。
fMAX
N
togLC
K
最大動作周波数（MHz）
デバイス内で使用される LE の数
各クロックでトグルする LE の平均的な比率
（通常は 12.5 ％）
= 定数
=
=
=
表 80 に FLEX 10KE の定数（K）の値を示します。
表 80. FLEX 10KE の定数 K の値
デバイス名
K の値
EPF10K30E
4.5
EPF10K50E
4.8
EPF10K50S
4.5
EPF10K100E
4.5
EPF10K130E
4.6
EPF10K200E
4.8
EPF10K200S
4.6
この計算では、無負荷時の標準的な条件での ICC が推定されます。この計算はデ
バイスの実際の配線パターンや周囲の動作条件に影響されるため、実際の ICC の
値はデバイスの動作中に確認する必要があります。
実際のデザインの状態をさらに正確に反映させるため、連続した配線構造となっ
ている FLEX デバイスの消費電力のモデル（および前記の計算式に使用される定
数、K の値）は、すべての LE が FastTrack インタコネクトをドライブしているこ
とを想定したものとなっています。これに対して、セグメント化された配線構造
の FPGA の消費電力モデルは、1 個所のみの短いインタコネクト・セグメントを
ドライブしていることを想定したものとなっています。セグメント化された配線
構造となっている FPGA では、こうした方法で推定された消費電力が実際に測定
された値に比較して不正確なものになってしまいます。
94
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 31 は FLEX 10KE デバイスの動作周波数に対する標準的な供給電流の特性を示
したものです。
図 31. FLEX 10KE の ICCACTIVE 対 動作周波数（1/2）
EPF10K50E
EPF10K30E
200
100
80
ICC
150
ICC
60
mA
mA
100
40
50
20
0
0
100
50
100
50
MHz
MHz
EPF10K100E
EPF10K50S
300
200
150
200
ICC
ICC
mA
mA
100
100
50
0
100
50
MHz
Altera Corporation
0
100
50
MHz
95
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
図 31. FLEX 10KE の ICCACTIVE 対 動作周波数（2/2）
EPF10K130E
EPF10K200E
400
600
300
ICC
400
ICC
mA
mA
200
200
100
0
0
100
50
100
50
MHz
MHz
EPF10K200S
600
400
ICC
mA
200
0
100
50
MHz
コンフィギュ
レーションと
動作モード
FLEX 10KE のアーキテクチャは、デザインをボード上のデバイスへロードするコ
ンフィギュレーション動作を複数のモードでサポートしています。このセクショ
ンではデバイスの動作モードとサポートされているデバイスのコンフィギュレー
ション・モードについて簡単に説明します。
動作モード
FLEX 10KE のアーキテクチャは SRAM コンフィギュレーション・エレメントを
使用しており、デバイスに電源が投入され、動作を開始するときにコンフィギュ
レーション・データを SRAM のセルにロードする必要があります。SRAM のプロ
グラミング・データをデバイスにロードするプロセスは、
「コンフィギュレーショ
ン」と呼ばれます。デバイスは、コンフィギュレーションを行う前に、VCC が起
動するとパワー・オン・リセット（POR）を開始します。デバイスはこの POR の
動作によってクリアされ、コンフィギュレーションの準備が行われます。FLEX
10KE の POR 時間は 50 µs 以下です。
コンフィギュレーション・デバイスを使ってコンフィギュレーションする場合、
POR 時間については個々のフィギュレーション・デバイスのデータシートを参照
してください。
96
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
FLEX 10KE デバイスはコンフィギュレーションの完了直後にイニシャライズの動
作に入って、レジスタをリセットし、I/O ピンをイネーブルにしてロジック・デ
バイスとしての動作を開始します。I/O ピンは、電源投入時、およびコンフィギュ
レーションの実行前と実行中にトライ・ステートとなります。このコンフィギュ
レーションとイニシャライズのプロセスは「コマンド・モード」と呼ばれ、通常
のデバイス動作は 「ユーザ・モード」と呼ばれます。
FLEX 10KE デバイスは、SRAM のコンフィギュレーション・エレメントを使用し
ているため、デバイスに新しいコンフィギュレーション・データを再ロードする
ことによってインサーキットでのリコンフィギュレーションを行うことができま
す。指定されたピンを使用してデバイスを強制的にコマンド・モードにし、別の
コンフィギュレーション・データをロードした後でデバイスを再度イニシャライ
ズしてユーザ・モードに復帰させることによって、リアル・タイムのリコンフィ
ギュレーションを行うことができます。リコンフィギュレーションのプロセスに
要する時間は 85 ms 以下であるため、システム全体をダイナミックにリコンフィ
ギュレーションすることができます。これにより、新しいコンフィギュレーショ
ン・ファイルを配布することでフィールドでのアップグレードを行うこともでき
ます。
コンフィギュレーションの実行前と実行時に、微弱なプルアップ抵抗がすべての
I/O ピン（入力専用ピン、クロック専用ピン、またはコンフィギュレーション用
ピンを除く）を高くプルアップします。
プログラミング・ファイル
FLEX 10KE のデバイスは FLEX 10K または FLEX 10KA デバイスとファンクショ
ンおよびピン配置上の互換性がありますが、プログラミングまたはコンフィギュ
レーション・ファイルの互換性はありません。FLEX 10K または FLEX 10KA デバ
イスのデザインを対応する FLEX 10KE デバイスに移行させる場合は、デザインの
再コンパイルが必要です。この再コンパイルにより、新しいプログラミングまた
はコンフィギュレーション・ファイルを作成し、FLEX 10K や FLEX 10KA とは異
なるタイミング特性を持つ FLEX 10KE におけるデザインのタイミングを再確認す
る必要があります。
通常、FLEX 10KE デバイスには、FLEX 10KA デバイスとのピン互換性がありま
す。FLEX 10KE デバイスの I/O ピン数は FLEX 10KA デバイスの I/O ピン数より
も 少 な い 場 合 が あ り ま す。表 81 は FLEX 10KA よ り も I/O ピ ン 数 が 少 な い
FLEX 10KE を示しています。ただし、FLEX 10KA と FLEX 10KE の電源、グラン
ド、JTAG、およびコンフィギュレーションのピン数は同数のため、FLEX 10KA
デザインから FLEX 10KE デザインへのマイグレーションが可能です。
Altera Corporation
97
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
また、アルテラのソフトウェアには、コンフリクトする I/O ピンを使用できない
ようにすることで将来のデバイス・マイグレーション計画を支援する機能が提供
されています。
表 81. FLEX 10KA デバイスおよび FLEX 10KE デバイスの I/O 数
FLEX 10KA
FLEX 10KE
デバイス名
I/O 数
デバイス名
I/O 数
EPF10K30AF256
191
EPF10K30EF256
176
EPF10K30AF484
246
EPF10K30EF484
220
EPF10K50VB356
274
EPF10K50SB356
220
EPF10K50VF484
291
EPF10K50EF484
254
EPF10K50VF484
291
EPF10K50SF484
254
EPF10K100AF484
369
EPF10K100EF484
338
コンフィギュレーション・モード
FLEX 10KE デバイスのコンフィギュレーション・データは表 82 に示されている 5
種類のコンフィギュレーション・モードのいずれかでデバイスへロードすること
ができ、ターゲットとなるアプリケーションに応じて最も適切なモードを選択す
ることができます。FLEX 10KE デバイスのコンフィギュレーションのコントロー
ルには、EPC1、EPC2、または EPC16 コンフィギュレーション・デバイス、イン
テリジェント・コントローラ、または JTAG ポートを使用することができ、シス
テム電源の投入時にデバイスが自動的にコンフィギュレーションされるようにす
ることができます。
また、各デバイスのコンフィギュレーション・イネーブル（nCE）とコンフィギュ
レーション・イネーブル出力（nCEO）のピンを接続することにより、サポート
されている 5 種類のモードのいずれかで複数の FLEX 10KE デバイスをコンフィ
ギュレーションすることができます。FLEX 10K、FLEX 10KA、FLEX 10KE、お
よび FLEX 6000 デバイスの追加は同じシリアル・チェインでコンフィギュレー
ションが可能です。
表 82. FLEX 10KE コンフィギュレーションのデータ・ソース
コンフィギュレーション・モード
コンフィギュレーション・デバイス
パッシブ・シリアル（PS）
データ・ソース
EPC1、EPC2、または EPC16 コンフィギュレーション・デバイス
BitBlaster、ByteBlasterMV、または MasterBlaster ダウンロード・
ケーブル、またはシリアル・データ・ソース
パッシブ・パラレル非同期（PPA）
パラレル・データ・ソース
パッシブ・パラレル同期（PPS）
パラレル・データ・ソース
JTAG
BitBlaster または ByteBlasterMV ダウンロード・ケーブル、または
Jam STAPL File か JBC File を使用したマイクロプロセッサ
98
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
デバイス・
ピン配置
ピン配置については、アルテラの Web サイト（http://www.altera.com）または
ディジタル・ライブラリをご覧ください。
Altera Corporation
99
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Altera、MAX、MAX+PLUS、MAX+PLUS II、AHDL、FLEX 10K、FLEX 10KA、FLEX 10KE、MultiVolt、BitBlaster、ByteBlaster、ByteBlasterMV、
EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPF10K30A、EPF10K40、EPF10K50、EPF10K50V、EPF10K70、EPF10K100、EPF10K100A、
EPF10K130V、EPF10K250A、ClockLock、ClockBoost、FastTrack Interconnect は Altera Corporation の米国および該当各国における商標または
サービスマークです。Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and
copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s
standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes
no responsibility or liability arising out of the application or use of any information, product, or service described herein except as
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