FM4ファミリ 32ビット・マイクロコントローラペリフェラル

FM4 ファミリ
32 ビット・マイクロコントローラ
FM4
ペリフェラルマニュアル
Errata Sheet
ページ
場所
訂正内容
Original document code: MN709-00001-4v0-J
Rev. 1.0 September 16, 2015
52 - 55
CHAPTER 2-1
4
「クロック設定手順例」について以下の
Figure 4-3 は添付資料 1 を参照。
で示す図の追加と訂正。
(誤)
Figure 4-1 クロック設定手順例 (電源投入→高速 CR ランモード→希望するクロックモード)
Figure 4-2 サブ発振許可設定手順例
Figure 4-3 クロック設定手順例 (低速 CR ランモード→希望するクロックモード)
(正)
Figure 4-1 クロック設定手順例 (電源投入→高速 CR ランモード→希望するクロックモード)
(TYPE5-M4 製品以外)
Figure 4-2 サブ発振許可設定手順例 (TYPE5-M4 製品以外)
Figure 4-3 クロック設定手順例 (電源投入→高速 CR ランモード→希望するクロックモード)
(TYPE5-M4 製品)
Figure 4-4 クロック設定手順例 (低速 CR ランモード→希望するクロックモード)
728
CHAPTER 12
「特殊ポート設定レジスタ(SPSR)」のレジスタ構成を以下の
で示すように訂正。
4.41
(誤)
5
4
Field
bit
7
予約
6
USBIC
USB0C
3
MAINXC
2
1
予約
0
属性
-
R/W
R/W
R/W
-
初期値
-
0
0
01
-
（正）
5
4
Field
bit
7
予約
6
USBIC
USB0C
MAINXC
SUBXC
属性
-
R/W
R/W
R/W
R/W
初期値
-
0
0
01
01
Publication Number FM4_MN709-00001-4v0-J-DE
CONFIDENTIAL
Revision 1.0
3
2
1
0
Issue Date September 16, 2015
E R R A T A
ページ
場所
729
CHAPTER 12
S H E E T
訂正内容
「特殊ポート設定レジスタ(SPSR)」の[bit1:0]について以下の
で示す内容を追加。
4.41
(誤)
[bit1:0] 予約 : 予約ビット
これらのビットからは、0b01 が読み出されます。
書込みの場合には、0b01 を設定してください。
（正）
[bit1:0] SUBXC : サブクロック(発振)端子設定ビット
TYPE5-M4 製品に本ビットは搭載されています。
サブクロック(発振)端子として設定します。
説明
bit
読出し時
00
01
書込み時
10
11
レジスタの値を読み出します。
X0A, X1A の 2 端子をサブクロック(発振)端子として使用せず、デジタル入
出力/外部クロック入力端子として使用します。
X0A, X1A の 2 端子をサブクロック(発振)端子として使用します。[初期値]
(I/O セルは、入力方向、入力遮断、プルアップ切断状態になります。)
設定禁止
X0 端子を外部クロック入力端子として使用します。
X1 端子をデジタル入出力として使用します。
TYPE5-M4 製品以外は本レジスタを搭載していません。
これらのビットからは、0b01 が読み出されます。
書込みの場合には、0b01 を設定してください。
「特殊ポート設定レジスタ(SPSR)」の注意事項について以下の
で示す内容を追加。
(誤)
−
サブクロックの発振許可手順については、別章『クロック』を参照してください。
(正)
−
TYPE5-M4 製品は、SUBXC ビットに”01”を書き込むだけではサブクロックは発振を開始し
ません。発振を開始させるためには、SUBXC ビットに”01”を書き込んだ後、『クロック』の
章のシステムクロックモード制御レジスタ(SCM_CTL)の SOSCE ビットで発振を許可してく
ださい。
TYPE5-M4 製品以外は、サブクロックの発振許可手順については、別章『クロック』を参照
してください。
705
CHAPTER 12
4.34
信号名を以下のように修正。
(誤) GE_SPCSX_0
(正) GE_SPCSX0
709
CHAPTER 12
4.35
信号名を以下のように修正。
(誤) GE_HBCSX_1
GE_HBCSX_0
(正) GE_HBCSX1
GE_HBCSX0
2
CONFIDENTIAL
FM4_MN709-00001-4v0-J-DE1, September 16, 2015
E R R A T A
S H E E T
＜添付資料 1＞
Figure 4-3 クロック設定手順例 (電源投入→高速 CR ランモード→希望するクロックモード) (TYPE5-M4 製品)
電源投入
※高速 CR を PLL の
入力クロックに使用
高速 CR/低速 CR 発振安定待ち中
Yes
PLL クロック使用？
高速 CR/低速 CR、発振安定待ち完了。
高速 CR がマスタクロックとして動作
No
各バスプリスケーラレジスタ
BSC_PSR:ベースクロックプリスケーラ
APBC0_PSR : APB0 プリスケーラ
APBC1_PSR : APB1 プリスケーラ
APBC2_PSR : APB2 プリスケーラ
TTC_PSR：トレースクロックプリスケーラ
にアクセス。バスクロック分周設定
※低速 CR ランモード
のみ選択可能
サブクロック使用？
No
Yes
クロック安定待ち時間レジスタ(CSW_TMR)にア
クセス。サブクロック発振安定待ち時間設定。
割込みイネーブルレジスタ(INT_ENR)に
アクセス。発振安定待ち割込み設定。
割込み要因クリアレジスタ(INT_CLR)に
アクセス。発振安定待ち割込み要因クリア
システムクロックモード制御レジスタのサブク
ロック発振許可設定(SCM_CTL.SOSCE=1)。
発振安定待ち開始
No
メインクロック使用？
システムクロックモード状態レジスタのサブクロッ
Yes
ク発振安定ビット確認(SCM_STR.SORDY=1)
クロック安定待ち時間レジスタ(CSW_TMR)に
発振安定待ち完了
アクセス。メインクロック発振安定待ち時間設定。
PLL クロック安定待ち時間レジスタ(PSW_TMR)
割込みイネーブルレジスタ(INT_ENR)に
にアクセス。PLL 発振安定待ち時間、PLL 入力ク
アクセス。発振安定待ち割込み設定。
ロック設定。割込みイネーブルレジスタ(INT_ENR)
システムクロックモード制御レジスタのメインク
ロック発振許可設定(SCM_CTL.MOSCE=1)。
にアクセス。発振安定待ち割込み設定。PLL 制御
レジスタ 1, 2 (PLL_CTL1, PLL_CTL2)にアクセス。
PLL 逓倍設定。
発振安定待ち開始
システムクロックモード状態レジスタのメインクロッ
システムクロックモード制御レジスタの
ク発振安定ビット確認(SCM_STR.MORDY=1)
PLL 発振許可設定(SCM_CTL.PLLE=1)。
発振安定待ち開始
発振安定待ち完了
Yes
PLL クロック使用？
システムクロックモード状態レジスタの
PLL 発振安定ビット確認(SCM_STR.PLRDY=1)
発振安定待ち完了
No
システムクロックモード制御レジスタのマスタ
クロック切換え制御ビット(SCM_CTL.RCS)を
希望するクロックモードに設定。
SCM_STR.RCM=SCM_CTL.RCS となり
選択したクロックモードに移行
September 16, 2015, FM4_MN709-00001-4v0-J-DE1
CONFIDENTIAL
3

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