5．1 CMOS論理回路の動作速度

５．１ CMOS論理回路の動作速度
教科書第4章
５．１．１寄生素子の回路への影響
2
CMOS回路とその寄生素子１
• レイアウトに起因する寄生素子のモデル化
VDD
Rs
Vi
Vo
V2
集中定数で
近似した
詳細モデル
寄生素子を含む
簡単化したモデル
RL
Csb
Rs
Cgb
Cgs
Cgs
Cgd
Cgd
Rpoly
Rd
Rln
Cdb
Rpoly
V2
CL
Rd
Vo
Cdb
V2
Rd
Vi
Rpoly
Cdb
Vi
Vo
Csb
Cgb
Rd
Cln
Cgd
Cgd
Cgs
Cgs
Cgb
Rs
Csb
Cdb
Rpoly
Cgb
Rs
Csb
3
CMOS回路とその寄生素子２
• 復習：RC回路の過渡応答
– 集積回路内部の配線はRとCでモデル化される（Lは
配線長で決まる、R, Cは、配線長と幅で決まる）
– 特に高周波の場合には、L成分もモデル化が必要
VC
R
VDD
0
I
V2
C
VDD
0
I
V2
V2
C
V2
R
time const = RC
VDD
time const = RC
VDD
0
time
VC=0
0
time
-VDD
VC=VDD
4
時定数は何を表しているか
• 時定数が短いほど論理回路の立上りと立下りが速くなる
• 多くの場合、寄生素子のCとRが悪さをする
dV2 (t )
VDD

dt t 0
R C
接線の傾き
V2 (t )  VDD  e

t
RC
（電気回路の復習）
V2
VDD
t=0
RC
RC
time
5
５．１．２抵抗の評価
寄生C, Rはどこで発生しているか？
PN接合の形成法と不純物分布
• PN接合はどうやって形成しているか
NA : P型不純物濃度
ND: N型不純物濃度
P型不純物（アクセプタ）とN型不純物
（ドナー）が両方混じったとき、
Neff > 0ならばN型
不純物の濃度(cm-3)
Neff = ND – NA
短時間熱処理の場合（NA)
長時間熱処理の場合（ND)
ウエーハの不純物濃度（NA)
Neff < 0ならばP型
Neff = 0 のときPN接合
となる。Neffの分布関数により容量-電
圧特性が異なる
表面からの距離(μm)
PN接合位置 PN接合位置
（階段接合）（傾斜接合）
Source,
Drain形成
Well形成
7
単結晶シリコンの抵抗率
• 不純物量による半導体の抵抗率の変化
E (V/m)   (Ωm) J (A/m 2 )
単結晶シリコンの抵抗率ρ
は、ドナーまたはアクセプタ
不純物濃度で決まる。この
関係を示したグラフをIrvin
のカーブ（右図）と呼ぶ。
Current Flux J
t
Electric Field E
w
l
8
金属の抵抗率
• 金属の抵抗率は材料で決まる
• AlかCuが使用されている
E (V/m)   (m) J (A/m 2 )
配線材料 Al
抵抗率
Cu
3.3 cm 2.23 cm
0.2m Cu多層
配線(IBM)
※ Cu配線は抵抗率が小さく、最大電流密度も大きいという利点があ
るが、製造工程は複雑になる
9
抵抗の計算法（抵抗率から計算）
l
w
t
l
Rln  
tw
(5.1.1)
(m): 抵抗率（材料定数）
•金属配線
厚さ t が解る場合は、（5.1.1）式で、抵抗Rlnが計算でき
る。
•半導体
ρは不純物濃度に依存する。また、不純物濃度は、半導
体の中で空間変化するので、抵抗の計算は難しい。 10
抵抗の計算法（シート抵抗から計算）
l
w
t
 l
l
Rln 
 Rsl
(5.1.2)
t w
w
Rsl() or (/□): シート抵抗
•Rsl の値を半導体メーカから与えられれば、レイアウトから
l/w を求めて、式（5.1.2）から抵抗Rlnが計算できる
•Rslは、厚さ t を含むので材料定数ではないが、金属でも半
導体でもRlnが計算できるので、集積回路設計では、
抵抗率ρよりもシート抵抗Rslを与えられたほうが便利
11
シート抵抗の測定法
上
(5.1.3)
(l = w のとき)
l
l
Rln  Rsl  Rsl
w
w
正方形のレイアウトを描いて、
両端の抵抗値Rlnを測定する。
（注）シート抵抗 Rsl は、抵抗（Ω）の次元を持つが、通常の
抵抗値とは意味が異なるので、（Ω／□）と表記される。
12
寄生抵抗の発生場所
• 金属配線層（層毎に配線の厚さが異なるので
シート抵抗も異なることに注意）
• VIAコンタクト
• ポリシリコン配線（n型とp型でRslが異なる）
• 不純物拡散層（n型とp型でRslが異なる）
• コンタクト（半導体と金属間の接触抵抗）
poly-Si
1層目Metal
contact
p-well
n+
2層目Metal
絶縁体
配線層の断面
VIA
1層目Metal
13
各部のシート抵抗の例
• 教科書p.89表4.1参照（セル：ゲート内部回路、ブ
ロック：加算器、レジスタ等の機能ブロック）
2NANDセルのレイアウト例
VDD
M3
M4
Z
A
M2
B
M1
VSS
VDD
poly-Si: M1,M4の
ゲート配線に使用
Rsl = 10～
40(/□)
poly-Si: M2,M3の
ゲート配線に使用
Rsl = 10～
40(/□)
第1層Al
A
Rsl = 50～
B
100(m/□)
poly-Si: M2,M3の
ゲート配線に使用
Rsl = 10～
30(/□)
Z
n+拡散: M1,M2
の接続に使用
Rsl = 100～
130(/□)
VSS
14
５．１．３容量の評価
15
MOSFET内部の容量
L
1.　酸化膜容量 :
tO X
Cgc  ( L  LOV ) W  COX
COX   0 SiO 2
Cgso
n+
1
Cgdo
n+
Depletion Layer
Cd
tOX
p
LO V/2
2.　オーバラップ容量：
LOV
W  COX
2
3.　空乏層容量：
poly
Cgc
LO V/2
Cgso  Cgdo 
※1 オーバラップ容量は、ゲート電極とソース／
ドレインが少し重なっていることにより生じる
qN A 0 SiO 2
Cd 
2 S
※2 φsは、Vgsに依存するので、直流バイアス
によってCd は変化する
N ：チャネルドープ不純
物の濃度
A
：
S SiO 2 /Si界面ポテンシャル
16
MOSFETの電極間寄生容量の定義
Cgc, Cgso, Cgdo, Cd は、MOSFETの内部構造に関係し
ているので、回路図上では表現しにくい。このため、等
価な電極間容量Cgs(V), Cgd(V), Cgb(V)が使用される。
D
Cgb
Cgd
S
B
G
Cgs
Cgs
B
G
S
Cgb
n-ch MOSFET
Cgd
D
p-ch MOSFET
※ これらの容量は、MOSFETデバイスモデルに組み込まれているため
特に値を与えなくても回路シミュレーションでは自動的に計算されている
17
電極間寄生容量の計算（１）
（１）カットオフ領域：Vgsn < Vtn0
L
tO X
Cgso
poly
CM
D
ID
S
VGS
Cgdo
n+
n+
Depletion Layer
p
LO V/2
VDS=VGS-VT
線形領域
（非飽和領域）
飽和領域
LO V/2
カットオフ領域では、チャネルが発生しない
L
C gs  OV W  COX
2
L
C gd  OV W  COX
2
C  Cd
C gb  CM  OX
COX  Cd
カットオフ領域
VDS
オーバラップ容量
酸化膜容量と空乏層容量が直列
18
電極間寄生容量の計算（２）
（２）線形領域：Vgsn- Vtn0 > Vdsn
L
S
t OX
D
poly
Cgc
Cgso
n+
Cgdo
n+
Depletion Layer
Cd
p
LOV/2
但し、Vgsnが大きいとき、
Cd≒0
COX
LOV/2
チャネルがソース-ドレイン間全面に発生
C gs  C gd  C gso 
C gb 
C gc
2
COX  Cd
0
COX  Cd

G
S
Cd
B
LOV
1
W  COX  ( L  LOV )  W  COX
2
2
Cgcをソースとドレインに半分ずつ分ける
19
電極間寄生容量の計算（３）
（３）飽和領域： Vgsn- Vtn0 < Vdsn
L
S
t OX
Cgso
D
poly
Cgc
n+
Cgdo
n+
Depletion Layer
Cd
•ソースに3/2Cgcを接続
•ドレインにはCgcは殆ど
接続されないので無視
p
LOV/2
LOV/2
L
2
2
C gs  C gso  C gc  OV W  COX  ( L  LOV ) W  COX
3
2
3
L
C gd  C gdo  OV W  COX
2
C gb  0
20
PN接合容量
左図の全接合容量は、
c
xj
C j  {b  c  2(b  c)  x j }  C jo
b
※ 実際には底面と側面のCjoは
異なる（教科書p.94表4.5参照）
n+ (ND )
p-Si (NA )
Capacitance
pn接合は容量として働く。
単位面積あたりの容量は、
C jo 
q 0 Si N A N D
1
2 B ( N A  N D ) (1  V pn /  B )
(5.1.4)
実測
(5.1.4)
φBは、Built-in Potential ≒ 0.6V
Reverse Bias
φB
Forward Bias
21
PN接合容量の削減方法
接合容量は、トランジスタに対して負荷容量として働く
ので、なるべくソースやドレインの面積は小さくする。
Al
VDD
A
A
B
Al
Al
Poly
Poly
n+
n+
n+
n+
p
B
D
S
D
S
VSS
p
Z
接合容量が大きい
Al配線を無くしてn+拡散層で接続
Al
Al
Poly
n+
Poly
n+
n+
p
接合容量が小さい
22
ＰＮ接合容量を削減するレイアウト例
VDD
ドレイン、ソースの寄生
容量CNを削減して充
放電時間を短縮
Y
M2のソース
M1のドレイン
W
X
CN
X
GND
W
GND
Y
Metal-1
Metal-1
Poly
Poly
なるべく短く
23
配線容量
Al
l
tOX
t
w
Cln
Cln   0 OX
wl
 w  l  Cof
tOX
Cof : 単位面積当たりの配線容量
SiO2(Field Oxide)
Si(Substrate or Well)
数値例
100m
0.5m
Metal-1
100μm
 20Ω
0.5μm
容量 Cln  200fF/mm  0.1mm  20fF
抵抗 Rln  100mΩ 
24
実際の配線容量
Cww: 配線間容量
Cs : 基板間容量
Cs = Cpp + Cf
Cpp : 平行平板容量
Cf : フリンジ容量
実際の配線容量の計
算は複雑だが、CAD
ツールによりレイアウ
トデータから自動算
出される。
Metal-3
Cww
Cww
Cf
Cww
Cww
Metal-2
Metal-1
Cpp
Si substrate
25
寄生素子のまとめ
配線
•
ＭＯＳＦＥＴ内部
配線
MOSFET内部の寄生素子
– MOSFETのデバイスモデルに含まれているので、MOSFETの寸法(L, W, ド
レイン面積、ソース面積などを与えると)、自動的に回路シミュレーションに反
映される
•
配線の寄生素子
– 分布定数素子として働くため、手動で寄生R, Cを見積もるか、寄生素子抽出
ツールを使って、配線の等価回路を作成しないと、回路シミュレーションには
反映されない
26
５．１．４ CMOS回路の
スイッチング特性と遅延時間
教科書３．２．１ー３．２．２節
ゲートの伝播遅延時間の定義
Vin
入力波形
VDD
平均遅延時間 t d 
t df  t dr
VDD/2
Vout
time
出力波形
VDD
2
ゲートをN段接続すると：
1
2
t d1
t d2
3
N
VDD/2
tdf
tdr
time
回路に含まれるゲートの段数が小さいほど
回路の動作は高速。しかし、段数を小さくし
ようとすると回路規模（ゲート数）が大きくな
ることが多い（消費電力大）
t d3
全遅延時間 ttotal 
t dN
N
t
n 1
dn
※ 配線による遅延は考慮していない
28
立上り時間と立下り時間の定義
Vin
CMOSゲートの入出力波形
入力波形
VDD
VDD/2
Vout
time
出力波形
VDD
0.9VDD
VDD/2
t f : 立下り時間
0.1VDD
time
tf
t r : 立上り時間
tr
29
RC時定数による出力波形の変形
VDD
ON
VDD
Vo
Vi
Cdb
Cdb, Cln, Cgｓをま
とめてCLとする
Vi
Cgs
Q
CL
充電
CL
OFF
Cln
Cg
Q
VO 
（配線の寄生抵抗
は小さいので無視
した）
電荷Qの充放電には、時間がかかるので、
立上り時間 tr と立下り時間 tf が生じる
VDD
OFF
Vi
Q
放電
CL
ON
30
（参考）Spikeの発生
• Clock Feedthrough現象
Vi
time
Vo
time
MOSFETの寄生容量により
図のようなヒゲが発生するこ
とが多い。出力ピンなど長い
配線があるとインダクタンス
として働き、大きな誘導起電
力が発生することがあるので、
注意が必要。
VDD
Cgdに蓄積した電荷q
が、瞬時には動けな
いので、一瞬
Vo=Vi+VDD=2VDD
となる
Vi
t=0
VDD
Vi
q
Cgd
VDD
Vo =VDD (t=0)
t=0
VDD
-q
Cgd
Vo =0 (t=0)
31
変化開始までの遅延時間の発生原因
V1
VDD
V1
V2
V3
CL
1段目で発生した波形の歪みによ
り、2段目の入力電圧が、閾値を通
過するまでに時間が必要となる
1段目のインバータによる遅延時間
CL
time
V2
time
V3
tdr
tdf
time
※ ゲートを多段につなぐと、波形の鈍りは増えずに遅延が累積していく
32
スイッチング時のMOSFETの状態
入力を立ち上げた場合の動作モードの移動
ID
p-ch X5 X4
X3
n-ch
X2 Vgsn=VDD
入力立上り
Vdsp
X6 Vgsp=0
(n-ch ON / p-ch OFF)
Vdsn
X1
(n-ch OFF / p-ch ON)
状態
X1
X2,X3
X4,X5
X6
n-ch
遮断
飽和
線形
線形
p-ch
線形
遮断
遮断
遮断
VDD
OFF
Vi
Q
放電
CL
ON
33
出力立下り特性
状態の変化
X1→X2
（カットオフ-飽和）
X2→X3→X4
（飽和モード）
X4→X5→X6
（線形モード）
n-ch MOSFETの電流
式
VDD一定
瞬間的に移動
（途中で貫通電流）
n
2
(VDD  Vtn 0 )
出力電圧式

2
1
2
 n {(VDD  Vtn 0 ) Vo  Vo 2 }
n
2C L
(VDD  Vtn 0 ) 2 t  VDD
2(VDD  Vtn 0 )
exp{
n
CL
(VDD  Vtn 0 )t}  1
※ 途中の計算は、別紙プリント（CMOSインバータの波形解析）を参照
34
立下り時間と立上り時間の計算
出力波形の概要（正確にはX4で折れ曲がらないので注意）
Vo
X1
X2
X3 X4
0.9VDD
0.1VDD
X5
0
t2
t4
tf1
tf  tf1  tf 2 
t r  t r1  t r 2 
t6
tf2
time
tr1
tr2
V  0.1 VDD 1 1.9  VDD  2  Vtn 0
2C L
{ tn 0
 ln(
)}
2
0.1 VDD
 n (VDD  Vtn 0 ) VDD  Vtn 0
 Vtp 0  0.1  VDD 1 1.9 VDD  2 Vtp 0
2C L
{
 ln(
)}
2
0.1  VDD
 p (VDD  Vtp 0 )
VDD  Vtp 0
(5.1.5)
(5.1.6)
35
立上り時間と立下り時間の短縮
• 立上がり時間と立下り時間を短くするための条件
負荷容量CL
n/p or Wn/p/Ln/p
電源電圧VDD
小
大
大
【参考】実際には、CLも(W/L)に依存し
ているので、βn大とCL小を同時に実現
できない。より詳しい解析によると、
 Wn 
 
 Ln  
 Wp 


L 
 p
p
n
のとき、tr , tfが等しい
• （復習）雑音余裕度がHigh, Lowで等しくなる条件
Vtn 0 | Vtp 0 |
n   p
 n   nCOX
Wn
,  p   p COX
Ln
 Wn 
 
Wp
 Ln    p
より　Lp
 Wp  n


L 
 p
36
演習５．１．１
(1)
(2)
(3)
(4)
スライド24の配線の数値例から、この配線のRC時定数(s)と、遮断周波数(Hz)
を求めよ
スライド31のような電圧波形に対し、n-ch MOSFETとp-ch MOSFETのそれぞ
れに流れる電流Idsn, Idsp は、どのような波形となることが予想されるか。理由も
説明せよ
スライド35の式より、負荷容量CL=0のとき、tr = tf =0 となることが予想されるが
実際に出力端子に何も接続しないで測定またはシミュレーションをすると、tr, tf
ともにゼロ(s)とはならない。どのような原因が予想されるか
インバータの立ち上がり遅延時間がtdr, 立ち下がり遅延時間がtdfのとき下記の
回路（リングオシレータ）の出力波形Voutの周期(s)を示せ（入力信号はない）。こ
の回路は、ゲートの平均遅延時間の測定にも用いられる。なお、出力端子につ
ながっているインバータは、反転および遅延を起こすだけで波形には殆ど関与
しないことに注意せよ。このインバータは、周波数を測定する際に、発振周波数
に影響を与えないためのインピーダンスバッファとして使用している。
37
ゲートの最高動作周波数の見積り
• ゲートの最高動作周波数
Tmin = tr + tf よりも周期が短くなると出力の振幅が
小さくなるので、入力の周期を短く出来ない
ゲートの最大動作周波数
f max
1
1


( Hz )
Tmin t r  t f
• 計算例
Vtn 0  0.2  VDD, Vtp 0  0.2  VDD のとき、
Vi
3.70  C L
tf 
 n VDD
Vo
3.70  C L
tr 
0.9VDD
 p VDD
0.1VDD
VDD  n  p
f max 
(5.1.7)
3.70  C L  n   p
Tminの定義
Tmin
time
time
38
ファンアウト数の影響（１）
INV0
Vi
INV0
1
V0
CL
Vi
2
3
n
INV0から
見る等価
回路
Vi
ファンアウト数：
nfo=次段のゲート入力の数
time
Vo
CLが増えるので充電に時間がかかる！ VDD/2
time
遅延時間
39
ファンアウト数の影響（２）
遅延時間は、ゲート段数だけでは決定できない。ファンアウト数にも依存している。
• t0は無負荷での遅延時間
td
• 実際には、nfoが大きくなると、
配線が長くなるため、nfoとｔd
は、比例の関係ではなくなる
t0
1 2 3 4 5 6 7 8
nfo
ファンアウト数と遅延時間の関係
（参考）
論理合成ツールは、遅延時間を
見積もって、仕様を満足する回
路を合成する。この際に使用す
るnfoとtdの関係式を遅延モデル
と呼ぶ。
40
課題５．１．２
(1) インバータ3段、5段、7段のリングオシレータの回路シミュレ
ーションを行い、それぞれの発振周波数とインバータの平
均遅延時間を求めよ。動作確認のため、シミュレーションに
よる出力波形、回路図、詳細なネットリストも示すこと。
(2) インバータのファンアウト数を１～4まで変えた時の遅延時
間とファンアウト数の関係をグラフで表せ。動作確認のため
、シミュレーションによる出力波形も示すこと。全てのインバ
ータに配線の寄生容量として1fFを付加せよ。グラフは、グ
ラフ作成ソフトまたはグラフ用紙を用いて作成すること。
41
（参考）平均遅延時間の測定回路
インバータ内部の回路
にもVDDを接続
解析の種類
結果の保存変数
4回目の立ち上がりで2.5Vを通過するまでの時間を測定
3回目の立ち上がりで2.5Vを通過する時刻を基準点
測定結果は、メニューより View > SPICE Error Log で確認
42
（参考）ファンアウト数の測定回路
ファンアウト数1
の場合ここを測定
V(IN)が立ち上がりで
2.5Vを通過する時刻から
V(F1)が立ち下がりで
2.5Vを通過するまでの
時間を測定
ファンアウト数2
の場合ここを測定
43
CLを小さくできない場合はどうする？
• ファンアウトの大きい配線や外部出力配線は、大きな配線容
量CLを持つ
– 大きなCLは、小さなトランジスタで高速ドライブすることはできない
– インバータの多段接続により解決する
1
1
IN
OUT
C1
C1
CL
IN
1
u
C1
1
u C1
2
u C1
I1
C L  x  C1 の負荷のとき
x  C1  u N  C1
となる段数Nの多段接続を行う
従って
ln x
N
ln u
uN-1
u2
OUT
u
N-1
C1
CL
In
トランジスタのサイズをu倍にして縦続接続
Cn  u n  C1
（インバータの入力容量）
I n (  )  u n 1  I1
（インバータの出力電流）
un
t dn  n 1 t d 1  u  t d 1 （n段目の遅延時間）
44
u
カスケード・ドライバの設計
• CL = x・C1の負荷容量をドライブするN段のカス
ケード・ドライバの最適寸法は？
N 1
ln x
全遅延時間 td   tdn  N  u  td1  u td1 を最小とするuを求める
ln u
n 1
td ln x
1

 td1 (1 
)0
u ln u
ln u
u  e  2.7182･･･自然対数の底
IN
1
C1
(5.1.8)
e
1
u C1
eN-1
e2
2
u C1
OUT
u
N-1
C1
※ 実際には、1ノードに属するゲート容量CgsがuN倍されるとき、ドレイン容量
CdsはuN-1倍となるため、Cgs, Cds の両方を考慮すると u = 3.6 くらいが最適。
CL
45
IOバッファ（入力）
チップの構造
電源パッド
電源パッド
コア（内部回路）
IOパッド
IOバッファ＋電源リング＋パッド(Pad)
・入力バッファ＝ESD回路
・出力バッファ＝カスケード・ドライバ
VDD/IOVDD
GND/IOGND
（通常、バッファと内部回路は電
源が分かれているが省略した）
ESD (Electrostatic Discharge)回路
46
IOバッファ（出力）
Pad
内部回路（コア）
IN
特に高速にしたければC1
をドライブするカスケード・
ドライバを用意するとよい
PAD
OUT
C1
C1
CL
Pad Driver (Output Buffer)
OUT
（Wが大きいインバータで
パッドの容量と外部配線の
容量CLをドライブ）
Pad Driverのレイアウト例
（インバータ1段分）
（入力と出力を制御信号で切
り替えて使用する場合は、トラ
イステート・バッファを使用）
47
GND
IN
VDD
５．１．５配線の性能
教科書２．８．２, ３．２．２節
48
配線のモデル
５．５．４節では、配線抵抗を無視して配線容量のみ考慮
正確な遅延時間を計算するためには、配線の寄生抵抗、寄
生容量、寄生インダクタを考慮する必要がある。
RC配線モデル
配線抵抗
配線インダクタンス
Lを考慮した配線モデル（高周波）
配線容量
データBUS、クロックライン、メモリのWord線, Bit線（集積回路第2で扱う）のような
長い配線では、ラダー型のモデルが使用される。
49
配線の高性能化
• 高性能な配線とは？
– 配線の寄生容量が小さい（高速動作に必要）
– 同じ太さで多くの電流が流せる（故障率を下げるために必要）
• 配線の寄生容量を小さくするためには？
– アーキテクチャとレイアウトの工夫により配線を短くする（設計者）
– 抵抗率の小さい配線材料を用いて配線を細くする（半導体メーカ）
– 誘電率の小さい絶縁材料を使用する（半導体メーカ）
主な配線材料と絶縁材料の特性
配線材料
Al
Cu
抵抗率
3.3cm 2.23cm
絶縁材料
SOG
比誘電率r
2.7~3.9 2.6~2.8
MSQ
0.25mテクノロジまでは、Alと
SiO2(r = 4)が使用されていた。
Cuは製造工程が複雑。
HSQ
Teflon
2.9~3.
2
2.1
SOG: Spin-on glass, MSQ: Methyl Silsesquioxane,
HSQ: Hydrogen Silsesquioxane
Low-k 材料
(r=4より小さい材料)
50
配線の時定数の計算例
Al or poly-Si
SiO2
l
t
w
Cln
tOX
Si
Al配線とpoly-Si配線の比較
100m
0.5m
Cln   0 OX
 l
wl
 w  l  Cof
tOX
l
t w
w
 Rln  Cln  Rsl  Cof  l 2
Rln 
 Rsl
Rsl(/□): シート抵抗
Cof (F/m2): 単位面積の容量
100μm
 20Ω
0.5μm
100μm
 6kΩ
（poly-Si） Rln  30Ω 
0.5μm
（Al, poly-Si） Cln  200fF/mm  0.1mm  20fF
（Al） Rln  100mΩ 
Rln  Cln  0.4　psec （Al）
Rln  Cln  0.12　nsec （poly-Si）
Poly-Siの配線は極力短くする必要がある
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