Version 15.1
アルテラ製品カタログ
目次
概要
アルテラ・ソリューション・ポートフォリオ
1
デ バ イス
Generation 10 デバイス・ポートフォリオ
- Generation 10 FPGA ＆ SoC
- Stratix® 10 FPGA ＆ SoC の概要
- Stratix 10 FPGA の機能一覧
- Stratix 10 SoC の機能一覧
- Arria® 10 FPGA ＆ SoC の概要
- Arria 10 FPGA の機能一覧
- Arria 10 SoC の機能一覧
- MAX® 10 FPGA の概要
- MAX 10 FPGA の機能一覧
28nm デバイス・ポートフォリオ
- Stratix V FPGA の機能一覧
- Arria V FPGA ＆ SoC の機能一覧
- Cyclone® V FPGA の機能一覧
- Cyclone V SoC の機能一覧
40nm デバイス・ポートフォリオ
- Stratix IV FPGA の機能一覧
- Arria II GZ ＆ GX FPGA の機能一覧
2
3
5
7
10
11
13
15
16
17
19
21
23
25
27
60nm デバイス・ポートフォリオ
- Cyclone IV GX ＆ E FPGA の機能一覧
- Cyclone III ＆ Cylone III LS FPGA の機能一覧
29
31
MAX CPLD シリーズ
- MAX V ＆ MAX II CPLD の機能一覧
33
コンフィギュレーション・デバイス
製品コード
Enpirion® 電源ソリューション・ポートフォリオ
開発ツール
Quartus® Prime 開発ソフトウェア
アルテラ SDK for OpenCL™
SoC エンベデッド・デザイン・スイート
Nios® II プロセッサ・エンベデッド・デザイン・スイート
35
36
42
47
50
51
52
オ ペ レ ー ティン グ・シ ス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
SoC オペレーティング・システムのサポート
Nios II プロセッサ・オペレーティング・システムのサポート
Nios II プロセッサ
アルテラのカスタマイズ可能なプロセッサ・ポートフォリオ
I P ( I N T E L L E C T U A L P R O P E R T Y ) コア
アルテラおよびパートナー各社提供の IP コア
53
54
55
56
57
プ ロト コ ル
トランシーバ・プロトコル
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
SoC システム・オン・モジュール
シングル・ボード・コンピュータ
61
63
71
72
トレ ー ニ ン グ
FPGA マスター養成講座
オンライン・トレーニング
73
74
リファレ ン ス
用語集
80
概要
アルテラ・ソリューション・ポートフォリオ
アルテラは、
プログラマブル・ロジック・デバイス (FPGA、SoC、CPLD) の幅広い製品ポートフォリオを提供しています。各デバイス
を使う上で必要なソフトウェア・ツール、IP (Intellectual Property)、エンベデッド・プロセッサ、
カスタマー・サポート、テクニカル・
トレーニングも用意しています。
アルテラ製品の先進性、優れた品質、良質なサービスによるアドバンテージを体験ください。
お客様の優れたアイデアを、
より速く、
より良いかたちで、
コスト効率よく実現いたします。
FPGA / CPLD
アルテラの FPGA / CPLD は、イノベーションを起こし、差異化を図り、市場で先行し続けるための柔軟性を提供します。お客様のニーズに応じて最
適化した FPGA を、業界最高の集積度と性能を備えた製品から、
コストを重視する製品まで、4 種類のラインナップでご用意しています。
ハイエンド FPGA
最高の帯域幅、最高の集積度
ミッドレンジ FPGA
低コスト・低消費電力
FPGA
不揮発性 FPGA ＆
低コスト CPLD
コスト、消費電力、性能の最適バランス
最少のシステム・コストと消費電力
トランシーバ内蔵製品
トランシーバおよびプロセッサ内蔵製品
トランシーバおよびプロセッサ内蔵製品
システム全体をオンチップでデザイン
包括的なデザイン保護
迅速な市場投入を実現
インスタント・オン、不揮発性
ソリューション
シングル・チップ、デュアル・コンフィ
ギュレーション不揮発性 FPGA
低コスト・低消費電力 CPLD
SoC
SoC は、お客様のプラットフォームに、高度なインテグレーションと、
システム、消費電力、セキュリティ管理における先進的な性能を提供します。
アルテラ SoC は、業界標準の ARM® ツール、オペレーション・システム（OS）や開発キットといったエコシステムによるサポートも充実しています。
ハイエンド SoC
64 ビット クアッドコア ARM Cortex®-A53
プロセッサ
高性能 / 高い電力効率
ミッドレンジ SoC
32 ビット デュアルコア ARM Cortex-A9 プロセッサ
ハード浮動小数点デジタル信号処理 (DSP)
幅広いエコシステム・サポート
仮想化サポート
ARM Development Studio 5 (DS-5™)
Altera® Edition ツール
低コスト・低消費電力 SoC
32 ビット デュアルコア ARM Cortex-A9
プロセッサ
最大 925 MHz コア・クロック周波数
幅広いエコシステム・サポート
ARM DS-5 Altera Edition ツール
電源ソリューション
アルテラの Enpirion は、最高の電力密度と最小の実装面積、最先端のシリコンおよび磁気回路デザイン、高度なパッ
ケージング、完全に検証されたデザインを特徴とする高効率の小型電源製品で、市場投入期間の短縮が実現可能です。
開発ソフトウェア、
エンベデッド・プロセッサ、IP、開発キット、
トレーニングで生産性を向上
アルテラの包括的な設計環境と、互いに連携して動作する多様な開発ツール群によって、デザインの迅速な立ち上
げを可能にします。すぐに設計を開始するためのトレーニング・クラスもご用意しています。
アルテラ製品をご選択
いただければ、当社製品がいかにお客様の生産性を向上させ、収益性に違いをもたらすかお分かりいただけること
でしょう。
1 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Ge neration 10 FPGA ＆ SoC
アルテラの Generation 10 FPGA ＆ SoCは、
プロセス・テクノロジとアーキテクチャを最適化し、業界最高の性能と最高水準のシス
テム統合を、最小の消費電力で実現します。Generation 10 ファミリ製品は、Stratix 10 FPGA、Arria 10 FPGA、MAX 10 FPGA です。
1 GHz
2X
に
ごと 上
世代 0％ 向
2
平均
500 MHz
概要
革新的な HyperFlex™ アーキテクチャによりコア性能が 2 倍に向上
消費電力を最大 70％ 削減
最大 5.5M LE 相当のロジック、業界最高集積度のモノリシック FPGA
64 ビット クアッドコア ARM Cortex-A53 プロセッサ・システム
最大 10 TFLOPS の単精度浮動小数点スループット
インテル 14nm トライゲート・プロセス・テクノロジを採用
130nm
90nm
65nm
40nm
ハイエンドの性能を...
28nm
14nm
...低消費電力で実現
概要
現行ハイエンド・デバイスより 15％ 高い性能
+15%
消費電力を 40％ 削減
1.5 GHz デュアルコア ARM Cortex-A9 MPCore プロセッサ搭載
-40%
100G イーサネット、150G/300G Interlaken、PCI Express® (PCIe®) Gen3
を含む、
クラス最高の IP コア・サポート
TSMC 20nm プロセス・テクノロジを採用
半分の PCB スペース
25 倍のロジック集積度
概要
シングル・チップでデュアル・コンフィギュレーションを実現
従来の
揮発性 FPGA
25x
電源投入で瞬時に稼働状態に移行
システムの安全なリモート・アップグレード
従来のボード上に搭載していたシステムの構成要素を 1 チップに
統合（ADC、DSP、Nios II プロセッサ等の IP）
-50%
アルテラ製品カタログ • 2015 • www.altera.co.jp 2
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Stratix 10 FPGA ＆ SoC の概要
Stratix 10 FPGA & SoC は、性能、電力効率、集積度、およびシステム・インテグレーション
において、業界でも前例のないブレークスルー・アドバンテージをもたらします。
革新的な HyperFlex コア・ファブリック・アーキテクチャを搭載し、インテル 14nm
トライゲート・プロセスで製造される Stratix 10 デバイスは、前世代の高性能 FPGA に
比べ 2 倍のコア性能向上と最大 70% の消費電力削減を実現します。
Stratix 10 HyperFlex アーキテクチャのコア性能ベンチマーク
1 GHz
2X
2X
500 MHz
2.3X
2.1X
Baseline
Baseline
ワイヤライン
データパス ASIC
置換デザイン
前世代 FPGA の
コア性能
Baseline
データセンター
プロセッシング
デザイン
ワイヤレス通信
デザイン
Baseline
DSP
コンピューティング
デザイン
Stratix 10 FPGA の
コア性能
上記の図は、早期アクセス・プログラムに参加されたお客様が Stratix 10 HyperFlex アーキテクチャを使用して達成した
コア性能のベンチマークです。性能が 2 倍に向上しただけではなく、多様なエンド・マーケットのお客様がスループットの
大幅な向上、エリア使用率の削減、
さらに 70％ 低い消費電力を達成しています。
Stratix 10 FPGA & SoC のシステム・インテグレーションは、以下のブレークスルーを実現しています。
ヘテロジニアス 3D SiP (System-in-Package) インテグレーション
最大 5.5M LE 相当のロジック、業界最高集積度のモノリシック FPGA ファブリック
最大 10 TFLOPS のスループットを誇る IEEE 754 準拠の単精度浮動小数点 DSP
最も包括的なセキュリティ機能を備えたセキュア・デバイス・マネージャ (SDM)
最大 1.5 GHz のクアッドコア 64 ビット ARM Cortex-A53 ハード・プロセッサ・システムを搭載
最適化 / 検証済みの補完的な Enpirion 電源ソリューション
3 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Stratix 10 デバイスは、
これらのかつてない機能により、
ワイヤライン / ワイヤレス通信、
コンピューティング、
ストレージ、防衛機器、
放送機器、医療機器、テスト & 計測機器など、ほぼすべてのエンド・マーケットにおける次世代高性能システムの設計課題への
対処を可能にします。
通信
400G/500G/1T 光伝送
200G/400G ブリッジ ＆ アグリゲーション
982 MHz リモート無線ヘッド (RRH)
モバイル・バックホール
5G 無線通信
コンピューティング ＆ ストレージ
データセンター・サーバーの高速化
高性能コンピューティング (HPC)
石油およびガス探査
バイオ・サイエンス
防衛機器
次世代レーダー
通信保護
航空電子工学および誘導装置
放送機器
ハイエンド放送スタジオ
ハイエンド放送分配
ハード化されたエンコーダ / EdgeQAM /
CMAP (converged multiservice access platform)
アルテラ製品カタログ • 2015 • www.altera.co.jp 4
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Stratix 10 FPGA の機能一覧
アルテラ・デバイスに関する概要情報を紹介します。
これらのデバイスまたは前世代デバイスの詳細情報は、
www.altera.co.jp/devices をご覧ください。
製品ライン
LE 数
リソース
1
GX 500
GX 650
GX 850
484,000
646,000
841,000
アダプティブ・ロジック・モジュール数 (ALM)
164,160
218,880
284,960
ARM レジスタ数
656,640
875,520
1,139,840
M20K メモリ・ブロック数
2,196
2,583
3,477
M20K メモリ・サイズ (Mb)
43
50
68
Hyper-Register 数
合成可能クロック・ツリー数
MLAB メモリ・サイズ (Mb)
3
3
4
可変精度 DSP ブロック数
1,152
1,440
2,016
18 x 19 ビット乗算器数
2,304
2,880
4,032
2
固定小数点ピーク性能 (TMACS)
4.6
5.8
8.1
浮動小数点ピーク性能 (TFLOPS)3
1.8
2.3
3.2
AES-256/SHA-256 ビットストリーム
I/O、
アーキテクチャ機能
セキュア・デバイス・マネージャ
最大ユーザー I/O ピン数
488
488
736
最大 LVDS ペア数 1.6 Gbps (RX または TX)
240
240
360
全二重トランシーバ合計
24
24
48
GXT 全二重トランシーバ数 (最大 30 Gbps)
16
16
32
GX 全二重トランシーバ数 (最大 17.4 Gbps)
8
8
16
PCIe ハード IP ブロック数 (Gen3 x16)
1
1
2
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数4, 5
344、8、168、24
344、8、168、24
488、8、240、24
488、8、240、24
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
–
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
–
F2397 ピン (50 mm x 50 mm、1.0 mm ピッチ)
–
–
–
F2397 ピン (50 mm x 50 mm、1.0 mm ピッチ)
–
–
–
F2597 ピン (52.5 mm x 52.5 mm、1.0 mm ピッチ)
–
–
–
F2912 ピン (55 mm x 55 mm、1.0 mm ピッチ)
–
–
–
F1152 ピン (35 mm x 35 mm、1.0 mm ピッチ)
F1760 ピン (42.5 mm x 42.5 mm、1.0 mm ピッチ)
注：
1. LE 数はアルテラ・デバイス間での比較用であり、競合 FPGA 製品に対しては控えめな数値となっています。
2. プリアダーの使用を前提とした固定小数点性能です。
3. IEEE 754 準拠の単精度での浮動小数点性能です。
4. クアッドコア ARM Cortex-A53 ハード・プロセッサ・システムは、Stratix 10 SX SoC のみ対応しています。
5 アルテラ製品カタログ • 2015 • www.altera.co.jp
–
688、16、336、48
736、16、360、48
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
www.altera.co.jp/devices
製品コードは 36 ページをご覧ください。
Stratix 10 FPGA
GX 1100
GX 1650
GX 2100
GX 2500
GX 2800
GX 4500
GX 5500
1,092,000
1,624,000
2,005,000
2,422,000
2,753,000
4,463,000
5,510,000
370,080
550,540
679,680
821,150
933,120
1,512,820
1,867,680
1,480,320
2,202,160
2,718,720
3,284,600
3,732,480
6,051,280
7,470,720
数百万個の Hyper-Register をモノリシック FPGA ファブリック全体に分散配置
数千個の合成可能クロック・ツリー
4,401
5,851
6,501
9,963
11,721
7,033
7,033
86
114
127
195
229
137
137
6
8
11
13
15
23
29
2,520
3,145
3,744
5,011
5,760
1,980
1,980
5,040
6,290
7,488
10,022
11,520
3,960
3,960
10.1
12.6
15.0
20.0
23.0
7.9
7.9
4.0
5.0
6.0
8.0
9.2
3.2
3.2
暗号化 / 認証、PUF (physically unclonable function)、ECDSA 256/384 ブート・コード認証、サイド・チャネル攻撃保護
736
704
704
1160
1160
1640
1640
360
336
336
576
576
816
816
48
96
96
144
144
72
72
32
64
64
96
96
48
48
16
32
32
48
48
24
24
2
4
4
6
6
3
3
–
–
–
–
–
–
DDR4, DDR3, LPDDR3, RLDRAM 3, QDR IV, QDR II+, QDR II+ Extreme, QDR II, HMC, MoSys
–
–
–
–
–
688、16、336、48
688、16、336、48
688、16、336、48
688、16、336、48
688、16、336、48
–
–
–
–
648、24、312、72
648、24、312、72
648、24、312、72
648、24、312、72
736、16、360、48
–
–
–
–
–
–
–
704、32、336、96
704、32、336、96
–
–
–
–
–
–
–
–
–
1160、8、576、24
1160、8、576、24
704、32、336、96
704、32、336、96
432、48、192、144
432、48、192、144
1160、8、576、24
1160、8、576、24
–
–
648、24、312、72
648、24、312、72
1256、8、624、24
1256、8、624、24
–
–
–
–
1640、8、816、24
1640、8、816、24
5. 一部の Arria 10 デバイスは、Stratix 10 デバイスへのピン・マイグレーションが可能です。詳細はアルテラまでお問い合わせください。
6. 暫定情報であり、変更となる可能性があります。
高電圧 I/O 数、LVDS ペア数、
トランシーバ数の合計を示しています。
344、8、168、24 数字は GPIO 数、
ピン・マイグレーション・パスを示しています。
アルテラ製品カタログ • 2015 • www.altera.co.jp 6
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Stratix 10 SoC の機能一覧
Stratix 10 SoC
リソース
製品ライン
SX 500
SX 650
SX 850
SX 1100
SX 1650
SX 2100
LE 数1
484,000
646,000
841,000
1,092,000
1,624,000
2,005,000
アダプティブ・ロジック・モジュール数 (ALM)
164,160
218,880
284,960
370,080
550,540
679,680
ARM レジスタ数
656,640
875,520
1,139,840
1,480,320
2,202,160
2,718,720
Hyper-Register 数
何百万もの Hyper-Register をモノリシック FPGA
合成可能クロック・ツリー数
数千個の合成可能クロック・ツリー
M20K メモリ・ブロック数
2,196
2,583
3,477
4,401
5,851
6,501
M20K メモリ・サイズ (Mb)
43
50
68
86
114
127
MLAB メモリ・サイズ (Mb)
3
3
4
6
8
11
可変精度 DSP ブロック数
1,152
1,440
2,016
2,520
3,145
3,744
18 x 19 ビット乗算器数
2,304
2,880
4,032
5,040
6,290
7,488
2
固定小数点ピーク性能 (TMACS)
4.6
5.8
8.1
10.1
12.6
15.0
浮動小数点ピーク性能 (TFLOPS)3
1.8
2.3
3.2
4.0
5.0
6.0
セキュア・デバイス・マネージャ
I/O、
アーキテクチャ機能
ハード・プロセッサ・システム4
AES-256/SHA-256 ビットストリーム暗号化 / 認証、PUF (physically unclonable function)、ECDSA 256/384
32 KB I/D キャッシュ、NEON™ コプロセッサ、1 MB L2 キャッシュを サポートする 最大 1.5 GHz の
ダイレクト・メモリ・アクセス (DMA)、
システム・メモリ管理ユニット、
ハード・メモリ・コントローラ、USB 2.0 x2、1G EMAC x3、UART x2、SPI x4、I2C x5、
最大ユーザー I/O ピン数
488
488
736
736
704
704
最大 LVDS ペア数 1.6 Gbps (RX または TX)
240
240
360
360
336
336
全二重トランシーバ合計
24
24
48
48
96
96
GXT 全二重トランシーバ数 (最大 30 Gbps)
16
16
32
32
64
64
GX 全二重トランシーバ数 (最大 17.4 Gbps)
8
8
16
16
32
32
PCIe ハード IP ブロック数 (Gen3 x16)
1
1
2
2
4
4
サポートされるメモリ・デバイス
DDR4, DDR3, LPDDR3, RLDRAM 3, QDR IV, QDR II+, QDR II+ Extreme,
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数5, 6
344、8、168、24
344、8、168、24
488、8、240、24
488、8、240、24
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
–
–
F2112 ピン (47.5 mm x 47.5 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F2397 ピン (50 mm x 50 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F2397 ピン (50 mm x 50 mm、1.0 mm ピッチ)
–
–
–
–
704、32、336、96
704,32,336,96
F2597 ピン (52.5 mm x 52.5 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F2912 ピン (55 mm x 55 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F1152 ピン (35 mm x 35 mm、1.0 mm ピッチ)
F1760 ピン (42.5 mm x 42.5 mm、1.0 mm ピッチ)
注：
1. LE 数はアルテラ・デバイス間での比較用であり、競合 FPGA 製品に対しては控えめな数値となっています。
2. プリアダーの使用を前提とした固定小数点性能です。
3. IEEE 754 準拠の単精度での浮動小数点性能です。
4. クアッドコア ARM Cortex-A53 ハード・プロセッサ・システムは、Stratix 10 SX SoC のみ対応しています。
5. 高電圧 I/O ピンは、3.0 V および 2.5 V のインタフェースに使用されます。
7 アルテラ製品カタログ • 2015 • www.altera.co.jp
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–
688、16、336、48 688、16、336、48 688、16、336、48 688、16、336、48
736、16、360、48 736、16、360、48
–
–
648、24、312、72 648、24、312、72
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
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製品コードは 36 ページをご覧ください。
ハード・プロセッサ・システム (HPS)
SX 2500
SX 2800
SX 4500
SX 5500
プロセッサ名
2,422,000
2,753,000
4,463,000
5,510,000
最大プロセッサ周波数
1.5 GHz1
821,150
933,120
1,512,820
1,867,680
3,284,600
3,732,480
6,051,280
7,470,720
プロセッサ・キャッシュ
およびコプロセッサ
L1 命令キャッシュ (32 KB)
誤り訂正コード (ECC) 付き L1 データ・キャッシュ (32 KB)
ECC付きレベル 2 キャッシュ (1 MB)
単精度および倍精度浮動小数点ユニット (FPU)
ARM NEON™ メディア・エンジン
ARM CoreSight™ デバッグおよびトレース・テクノロジー
システム・メモリ管理ユニット (SMMU)
キャッシュ・コヒーレンシ・ユニット (CCU)
256 KB
ファブリック全域に分配
9,963
11,721
7,033
7,033
195
229
137
137
13
15
23
29
5,011
5,760
1,980
1,980
スクラッチ・パッド RAM
ハード・プロセッサ・
システム DDR メモリ
10,022
11,520
3,960
3,960
20.0
23.0
7.9
7.9
8.0
9.2
3.2
3.2
クアッドコア 64 ビット ARM Cortex-A53 MPCoreTM プロセッサ
DDR4 、DDR3、LP DDR3 (最大 64 ビット ECC サポート)
DMA コントローラ
8 チャネル
ブート・コード認証、サイド・チャネル攻撃保護
イーサネット MAC
クアッドコア 64 ビット ARM Cortex-A53、
キャッシュ・コヒーレンシ・ユニット、
汎用タイマ x7、
ウォッチドッグ・タイマ x4
3 個の DMA 内蔵 10/100/1000 イーサネット・
メディア・アクセス・コントローラ (EMAC)
USB on-the-go (OTG)
コントローラ
2 個の DMA 内蔵 USB OTG コントローラ
3 個の 16550 互換 UART
1160
1160
1640
1640
UART コントローラ
576
576
816
816
144
144
72
72
4 個の SPI
96
96
48
48
シリアル・ペリフェラル・
インタフェース (SPI)
コントローラ
48
48
24
24
I2C コントローラ
5 個の I2C
6
6
3
3
QDR II, HMC, MoSys
SD/SDIO/MMC コントローラ
–
–
688、16、336、48
688、16、336、48
–
–
648、24、312、72
648、24、312、72
–
–
DMA および CE-ATA サポートする 1 個の eMMC 4.5
1 個の ONFI (1.0 以降)
8 ビットおよび 16 ビット・サポート
–
–
–
–
–
ソフトウェア・
プログラマブル
汎用 I/O (GPIO)
最大 54 個の GPIO
–
–
HPS DDR 共有 I/O
3X 48 - HPS DDR アクセス向けに HPS に割り当て可能
648、24、312、72 648、24、312、72
1160、8、576、24 1256、8、624、24 1256、8、624、24
704、32、336、96
704、32、336、96
432、48、192、144 432、
48、
192、
144
NAND フラッシュ・
コントローラ
シングル I/O (SIO)、デュアル I/O (DIO)、
クアッド I/O (QIO) SPI フラッシュ (各 1 個)
–
1160、8、576、24
1160、8、576、24
クアッド SPI フラッシュ・
コントローラ
–
–
–
–
1160、8、576、24 1640、8、816、24 1640、8、816、24
汎用タイマ
ダイレクト I/O
4個
HPS ペリフェラルに隣接する I/O に接続可能な 48 個の I/O
ウォッチドッグ・タイマ
セキュリティ
4個
セキュア・デバイス・マネージャ、Advanced Encryption Standard
(AES)、AES-256/SHA-256 ビットストリーム暗号化 / 認証、PUF、
ECDSA 256/384 ブート・コード認証、サイド・チャネル攻撃保護
注：
1. オーバードライブ機能搭載。
6. 一部の Arria 10 デバイスは、Stratix 10 デバイスへのピン・マイグレーションが可能です。詳細はアルテラまでお問い合わせください。
7. 暫定情報であり、変更となる可能性があります。
高電圧 I/O 数、LVDS ペア数、
トランシーバ数の合計を示しています。
344、8、168、24 数字は GPIO 数、
ピン・マイグレーション・パスを示しています。
アルテラ製品カタログ • 2015 • www.altera.co.jp 8
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
9 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Arria 10 FPGA ＆ SoC の概要
Arria 10 FPGA ＆ SoC は、競合デバイスよりも一段上のスピード・グレード・パフォーマンスを 20nm で実現し、最高の性能を提供し
ます。
また、前世代の FPGA および SoC との比較で最大 40％ の消費電力を削減し、業界で唯一のハード浮動小数点 DSP ブロックを、
最大速度 1,500 GFLOPS (giga floating-point operations per second) で提供します。Arria 10 FPGA ＆ SoC は、以下のようなエンド・
マーケットのアプリケーション向けに理想的なデバイスです。
ワイヤレス
アプリケーション
リモート無線ヘッド (RRH)
モバイル・バックホール
アクティブ・アンテナ
基地局
4G/LTE (Long Term Evolution) マクロ eNB
W-CDMA（Wideband Code Division Multiple Access）
チャネル・カード
クラウド・サービスおよびストレージ
アプリケーション
フラッシュ・キャッシュ
クラウド
サーバー
金融
バイオ・サイエンス
石油およびガス探査
放送機器
アプリケーション
スイッチャ
サーバー
エンコーダ / デコーダ
キャプチャ・カード
編集機器
モニタ
マルチビューア
アルテラ製品カタログ • 2015 • www.altera.co.jp 10
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
Arria 10 FPGA の機能一覧
リソース
製品ライン
パート・ナンバー
LE 数 (K)
アダプティブ・ロジック・モジュール数 (ALM)
レジスタ数
M20K メモリ・ブロック数
M20K メモリ (Mb)
MLAB メモリ (Mb)
GX 160
10AX016
160
61,510
246,040
440
9
1.0
GX 220
10AX022
220
83,730
334,920
588
11
1.8
GX 270
10AX027
270
101,620
406,480
750
15
2.4
GX 320
10AX032
320
118,730
474,920
891
17
2.8
ハード化された単精度浮動小数点 乗算器 / 加算器数
156/156
191/191
830/830
985/985
312
343
140
32
8
382
420
172
32
8
1,660
1,826
747
32
8
1,970
2,167
887
32
8
クロック数、最大 I/O ピン数、
アーキテクチャ機能
18 x 19 ビット乗算器数
ピーク GMACS
GFLOPS
グローバル・クロック・ネットワーク数
リージョナル・クロック数
I/O 電圧レベル (V)
DDR ＆ LVDS
サポートされる I/O 規格
すべての I/O ピン：1.8 V CMOS, 1.5 V CMOS, 1.2 V CMOS, SSTL-135, SSTL-125,
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II),
最大 LVDS チャネル数 (1.6 G)
120
120
168
168
最大ユーザー I/O ピン数
288
288
384
384
トランシーバ数 (17.4 Gbps)
12
12
24
24
トランシーバ数 (28.3 Gbps)
–
–
–
–
PCIe ハード IP ブロック数 (Gen3 x8)
1
1
2
2
最大 3 V I/O ピン数
48
48
48
48
サポートされるメモリ・デバイス
DDR4、DDR3、DDR2、
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
U19
U484 ピン (19 mm)
192、48、72、6
192、48、72、6
–
–
F27
F672 ピン (27 mm)
240、48、96、12
240、48、96、12
240、48、96、12
240、48、96、12
F29
F780 ピン (29 mm)
288、48、120、12
288、48、120、12
360、48、156、12
360、48、156、12
F34
F1152 ピン (35 mm)
–
–
384、48、168、24
384、48、168、24
F35
F1152 ピン (35 mm)
–
–
384、48、168、24
384、48、168、24
KF40
F1517 ピン (40 mm)
–
–
–
–
NF40
F1517 ピン (40 mm)
–
–
–
–
RF40
F1517 ピン (40 mm)
–
–
–
–
NF45
F1932 ピン (45 mm)
–
–
–
–
SF45
F1932 ピン (45 mm)
–
–
–
–
UF45
F1932 ピン (45 mm)
–
–
–
–
注：
1. 216、48、72、6 数字は GPIO 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数を示しています。
2.
ピン・マイグレーションを示しています。
3. U19 (U484) を除くすべてのパッケージは 1.0 mm ピッチのボール・グリッド・アレイであり、U19 (U484) は 0.8 mm ピッチです。
4. 各パッケージの一部のピンは、3.3 V および 2.5 V インタフェース向けに使用されます。
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製品コードは 36 ページをご覧ください。
Arria 10 GX FPGA1
Arria 10 GT FPGA1
GX 480
10AX048
480
181,790
727,160
1,438
28
4.3
GX 570
10AX057
570
217,080
868,320
1,800
35
5.0
GX 660
10AX066
660
250,540
1,002,160
2,133
42
5.7
GX 900
10AX090
900
339,620
1,358,480
2,423
47
9.2
GX 1150
10AX115
1,150
427,200
1,708,800
2,713
53
12.7
GT 900
10AT090
900
339,620
1,358,480
2,423
47
9.2
GT 1150
10AT115
1,150
427,700
1,708,800
2,713
53
12.7
1,368/1,368
1,523/1,523
1,688/1,688
1,518/1,518
1,518/1,518
1,518/1,518
1,518/1,518
3,036
3,340
1,366
32
16
3,036
3,340
1,366
32
16
3,036
3,340
1,366
32
16
3,036
3,340
1,366
32
16
2,736
3,010
1,231
32
8
3,046
3,376
3,351
3,714
1,371
1,519
32
32
8
16
1.2、1.25、1.35、1.8、2.5、3.02
3 V I/O ピンのみ：3 V LVTTL, 2.5 V CMOS
I/O ピン：POD12, POD10, Differential POD12, Differential POD10, LVDS, RSDS, mini-LVDS, LVPECL
SSTL-18 (I and II), SSTL-15 (I and II), SSTL-12, HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), HSUL-12, Differential SSTL-135, Differential SSTL-125,
Differential SSTL-12, Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
222
270
270
384
384
312
312
492
624
624
768
768
624
624
36
48
48
96
96
96
96
–
–
–
–
–
16
16
2
2
2
4
4
4
4
48
48
48
–
–
–
–
QDR IV、QDR II+、QDR II+ Xtreme、LPDDR3、LPDDR2、RLDRAM 3、RLDRAM II、LLDRAM II、HMC
–
–
–
–
–
–
–
–
–
–
–
–
–
–
360、48、156、12
–
–
–
–
–
–
492、48、222、24
492、48、222、24
492、48、222、24
504、0、252、24
504、0、252、24
–
–
396、48、174、36
396、48、174、36
396、48、174、36
–
–
–
–
–
696、96、324、36
696、96、324、36
–
–
–
–
–
588、48、270、48
588、48、270、48
600、0、300、48
600、0、300、48
600、0、300、48
600、0、300、48
–
–
–
342、0、154、66
342、0、154、66
–
–
–
–
–
768、0、384、48
768、0、384、48
–
–
–
–
–
624、0、312、72
624、0、312、72
624、0、312、72
624、0、312、72
–
–
–
480、0、240、96
480、0、240、96
480、0、240、96
480、0、240、96
5. 各 LVDS ペアは、差動入力または差動出力のいずれかとしてコンフィギュレーション可能です。
6. F36 パッケージには SX 製品はありません。
7. 一部のパッケージは、すべての PCIe ハード IP ブロックをボンディングしていません。
8. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
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デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
リソース
Arria 10 SoC の機能一覧
製品ライン
SX 160
SX 220
SX 270
SX 320
SX 480
パート・ナンバー
10AS016
10AS022
10AS027
10AS032
10AS048
LE 数 (K)
ALM 数
レジスタ数
M20K メモリ・ブロック数
M20K メモリ (Mb)
MLAB メモリ (Mb)
160
61,510
246,040
440
9
1.0
220
83,730
334,920
588
11
1.8
270
101,620
406,480
750
15
2.4
320
118,730
474,920
891
17
2.8
480
181,790
727,160
1,438
28
4.3
ハード化された単精度浮動小数点
乗算器 / 加算器数
156/156
191/191
830/830
985/985
1,368/1,368
312
343
140
32
8
382
420
172
32
8
1,660
1,826
747
32
8
クロック数、最大 I/O ピン数、
アーキテクチャ機能
18 x 19 ビット乗算器数
ピーク GMACS
GFLOPS
グローバル・クロック・ネットワーク数
リージョナル・クロック数
I/O 電圧レベル (V)
サポートされる I/O 規格
1,970
2,736
2,167
3,010
887
1,231
32
32
8
8
1.2、1.25、1.35、1.8、2.5、3.02
3 V I/O ピンのみ：3 V LVTTL, 2.5 V CMOS
DDR ＆ LVDS I/O ピン：POD12, POD10, Differential POD12, Differential POD10, LVDS, RSDS,
すべての I/O：1.8 V CMOS, 1.5 V CMOS, 1.2 V CMOS, SSTL-135, SSTL-125, SSTL-18 (I and II), SSTL-15 (I and II),
HSTL-12 (I and II), HSUL-12, Differential SSTL-135, Differential SSTL-125, Differential SSTL-18 (I and II), Differential
Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II),
最大 LVDS チャネル数 (1.6 G)
120
120
168
168
222
最大ユーザー I/O ピン数
288
288
384
384
492
トランシーバ数 (17.4 Gbps)
12
12
24
24
36
トランシーバ数 (28 Gbps)
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen3 x8)
1
1
2
2
2
最大 3 V I/O ピン数
48
48
48
48
48
サポートされるメモリ・デバイス
DDR4、DDR3、DDR2、QDR IV、QDR II+、QDR II+ Xtreme、LPDDR3、LPDDR2、RLDRAM 3、
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
U19
U484 ピン (19 mm)
F27
F672 ピン (27 mm)
F29
F780 ピン (29 mm)
F34
F1152 ピン (35 mm)
F35
F1152 ピン (35 mm)
KF40
F1517 ピン (40 mm)
NF40
F1517 ピン (40 mm)
192、48、72、6
192、48、72、6
–
–
–
240、48、96、12
240、48、96、12
240、48、96、12
240、48、96、12
–
288、48、120、12
288、48、120、12
360、48、156、12
360、48、156、12
360、48、156、12
–
–
384、48、168、24
384、48、168、24
492、48、222、24
–
–
384、48、168、24
384、48、168、24
396、48、174、36
–
–
–
–
–
–
–
–
–
–
注：
1. 216、48、72、6 数字は GPIO 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数を示しています。
2.
ピン・マイグレーションを示しています。
3. U19 (U484) を除くすべてのパッケージは 1.0 mm ピッチのボール・グリッド・アレイであり、U19 (U484) は 0.8 mm ピッチです。
4. 各パッケージの一部のピンは、3.3 V および 2.5 V インタフェース向けに使用されます。
5. 各 LVDS ペアは、差動入力または差動出力のいずれかとしてコンフィギュレーション可能です。
6. F36 パッケージには SX 製品はありません。
7. 一部のパッケージは、すべての PCIe ハード IP ブロックをボンディングしていません。
8. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
13 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 37 ページをご覧ください。
ハード・プロセッサ・システム (HPS)
SX 570
SX 660
10AS057
10AS066
プロセッサ名
570
217,080
868,320
1,800
35
5.0
660
250,540
1,002,160
2,133
42
5.7
最大プロセッサ周波数
1.5 GHz1
1,523/1,523
1,688/1,688
プロセッサ・キャッシュ
およびコプロセッサ
3,046
3,351
1,371
32
8
3,376
3,714
1,519
32
16
L1 命令キャッシュ (32 KB)
L1 データ・キャッシュ (32 KB)
レベル 2 キャッシュ (512 KB) シェア
単精度および倍精度浮動小数点ユニット (FPU)
ARM NEON メディア・エンジン
ARM CoreSight デバッグおよびトレース・テクノロジー
スヌープ制御ユニット (SCU)
アクセラレータ・コヒーレンシ・ポート (ACP)
スクラッチ・パッド RAM
256 KB
ハード・プロセッサ・システム
DDR メモリ
デュアルコア ARM Cortex-A9 MPCore プロセッサ
DDR4 、DDR3、LP DDR3 (最大 64 ビット ECC サポート)
mini-LVDS, LVPECL
DMA コントローラ
8 チャネル
SSTL-12, HSTL-18 (I and II), HSTL-15 (I and II),
SSTL-15 (I and II), Differential SSTL-12,
Differential HSUL-12
イーサネット MAC
3 個の DMA 内蔵 10/100/1000 イーサネット MAC
270
270
624
624
48
48
–
–
2
2
48
48
RLDRAM II、LLDRAM II、HMC
USB On-The-Go (OTG) コントローラ
UART コントローラ
2 個の DMA 内蔵 USB OTG コントローラ
2 個の 16550 互換 UART
SPI コントローラ
4 個の SPI
I2C コントローラ
5 個の I2C
クアッド SPI フラッシュ・コントローラ
SD/SDIO/MMC コントローラ
シングル I/O (SIO)、デュアル I/O (DIO)、
クアッド I/O (QIO) SPI フラッシュ (各 1 個)
DMA および CE-ATA サポートする 1 個の eMMC 4.5
–
–
–
–
NAND フラッシュ・コントローラ
–
–
汎用タイマ
492、48、222、24
492、48、222、24
ソフトウェア・プログラマブル GPIO
396、48、174、36
396、48、174、36
ダイレクト・シェア I/O
HPS ペリフェラルに隣接する I/O に接続可能な 48 個の I/O
696、96、324、36
696、96、324、36
ウォッチドッグ・タイマ
4個
588、48、270、48
588、48、270、48
セキュリティ
1 個の ONFI (1.0 以降)
8 ビットおよび 16 ビット・サポート
7個
最大 54 個の GPIO
セキュア・ブート、AES、Secure Hash Algorithm
注：
1. オーバードライブ機能搭載。
アルテラ製品カタログ • 2015 • www.altera.co.jp 14
デ バ イ ス：G E N E R A T I O N 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
MAX 10 FPGA の概要
アルテラの新しい MAX 10 FPGA は、低コストかつ小型のインスタント・オンのプログラマブル・ロジック・デバイスで、先進的な
プロセッシング性能を提供することで、不揮発性 FPGA のインテグレーションに革新をもたらします。
MAX 10 FPGA は TSMC の 55nm エンベデッド・フラッシュ技術で製造されており、インスタント・オン・コンフィギュレーションによ
り、ユーザーは起動やシステム内の別のコンポーネントの初期化を迅速に制御できます。MAX 10 FPGA は、DSP、
アナログ機能、
Nios II エンベデッド・プロセッサ・サポート、
メモリ・コントローラなどの FPGA 機能もフル装備しています。
MAX 10 FPGA は、堅牢な一連の FPGA 機能内部に新しい機能を統合することにより、以下のように広範なコスト重視の量産
アプリケーションに最適なデバイスです。
自動車
TSMC 55nm エンベデッド・フラッシュ・プロセス技術を採用し自動車業界の厳しい安全および品質
水準に適合
フラッシュの統合により、高速ブートを必要とするアプリケーションである先進運転支援システム
(ADAS) のリアビュー・カメラやインフォテイメント・ディスプレイなどでインスタント・オン動作を実現
モーター制御、バッテリ管理、電力変換など、電気自動車 (EV) アプリケーションの FPGA クラスの
信号処理を加速
産業機器
システム・コストを低減しながらフットプリントを縮小し、デザインのセキュリティと信頼性を向上
モーター制御、I/O モジュール、および IoT アプリケーション向けの正確な環境条件センシングと効率
的なリアルタイム制御
複数の産業用イーサネット・プロトコルおよび M2M (machine to machine) 通信をシングル・チップで
サポート
通信
ボード環境を感知するアナログ機能により、起動シーケンスとシステム監視回路を単一デバイスに
統合可能
I/O 拡張と Nios II ソフトコア・プロセッサを使用したソフトウェア・ベースのシステム管理により、
信頼性の高い先進的なシングルチップ・システム・コントローラでボード管理を統合可能
15 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：G e n e r a t i o n 1 0 デ バ イ ス・ポ ー ト フ ォリ オ
MAX 10 FPGA の機能一覧
製品ライン
製品コードは 37 ページをご覧ください。
10M02
10M04
10M08
10M16
10M25
10M40
10M50
2
4
8
16
25
40
50
ブロック メモリ (Kb)
108
189
378
549
675
1,260
1,638
ユーザー・フラッシュ・
メモリ1 (KB)
12
16 – 156
32 – 172
32 – 296
32 – 400
64 – 736
64 – 736
LE 数 (K)
18 x 18 ビット乗算器数
16
20
24
45
55
125
144
PLL 数2
1、2
1、2
1、2
1、4
1、4
1、4
1、4
シングル
デュアル
デュアル
デュアル
デュアル
デュアル
デュアル
-
1、1
1、1
1、1
2、1
2、1
2、1
34
34
34
35
35
35
35
内部コンフィギュレーション
アナログ-デジタル・コンバータ
(ADC)、温度検出ダイオード (TSD)3
外部メモリ・インタフェース
(EMIF)
パッケージ・オプションおよび I/O ピン数：機能セット・オプション、GPIO 数、True LVDS トランシーバ / レシーバ数
V36 (D)6
V81 (D)7
F256 (D)
U324 (D)
F484 (D)
F672 (D)
E144 (S)6
M153 (S)
U169 (S)
WLCSP
(3 mm、0.4 mm ピッチ)
WLCSP
(4 mm、0.4 mm ピッチ)
FBGA
(17 mm、1.0 mm ピッチ)
UBGA
(15 mm、0.8 mm ピッチ)
FBGA
(23 mm、1.0 mm ピッチ)
FBGA
(27 mm、1.0 mm ピッチ)
EQFP
(22 mm、0.5 mm ピッチ)
MBGA
(8 mm、0.5 mm ピッチ)8
UBGA
(11 mm、0.8 mm ピッチ)
C、27、3/7
–
–
–
–
–
–
–
–
C/F、56、7/17
–
–
–
–
–
C/A、178、13/54
C/A、178、13/54
C/A、178、13/54
C/A、178、13/54
C/A、178、13/54
C/A、178、13/54
C、160、9/47
C/A、246、15/81
C/A、246、15/81
C/A、246、15/81
–
–
–
–
–
C/A、250、15/83
C/A、320、22/116
C/A、360、24/136
C/A、360、24/136
C/A、360、24/136
–
–
–
–
–
C/A、500、30/192
C/A、500、30/192
C、101、7/27
C/A、101、10/27
C/A、101、10/27
C/A、101、10/27
C/A、101、10/27
C/A、101、10/28
C/A、101、10/28
C、112、9/29
C/A、112、9/29
C/A、112、9/29
–
–
–
–
C、130、9/38
C/A、130、9/38
C/A、130、9/38
C/A、130、9/38
–
–
–
注：
1. コンフィギュレーション・オプションによっては、ユーザー・フラッシュメモリを追加できます。
2. PLL 供給数は、パッケージ・オプションに依存します。
3. ADC/TSD の供給数はパッケージ･タイプによって変化します。少ないピン数のパッケージでは ADC ハード IP へのアクセスができません。
4. SRAM のみ。
5. SRAM、DDR3 SDRAM、DDR2 SDRAM、および LPDDR2。
6. D =デュアル電源 (1.2 V/2.5 V)、S =シングル電源 (3.3 V または 3.0 V)。
7. V81 パッケージは、
アナログ機能をサポートしていません。10M08 V81 F デバイスは、RSU とのデュアル・イメージをサポートしています。
8.「Easy PCB」は 0.8 mm の PCB デザイン・ルールを採用しています。
9. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
C、27、3/7
機能セット・オプション、GPIO 数、LVDS トランシーバ/レシーバ数を示します。
機能セット・オプション：C =コンパクト (シングル・イメージ)、F =フラッシュ (RSU とのデュアル・イメージ)、A=アナログ (アナログ機能ブロック)。
ピン・マイグレーションを示しています。
アルテラ製品カタログ • 2015 • www.altera.co.jp 16
デ バ イ ス：2 8 n m デ バ イ ス・ポ ート フォリ オ
Stratix V FPGA の機能一覧
Stratix V GS FPGA1
リソース
製品ライン
5SGSD3
5SGSD4
5SGSD5
5SGSD6
5SGSD8
5SGXA3
5SGXA4
5SGXA5
LE 数 (K)
236
360
457
583
695
340
420
490
ALM 数
89,000
135,840
172,600
220,000
262,400
128,300
158,500
185,000
レジスタ数
356,000
543,360
690,400
880,000
1,049,600
513,200
634,000
740,000
M20K メモリ・ブロック数
688
957
2,014
2,320
2,567
957
1,900
2,304
M20K メモリ (Mb)
13
19
39
45
50
19
37
45
MLAB メモリ (Mb)
2.72
4.15
5.27
6.71
8.01
3.92
4.84
5.65
可変精度 DSP ブロック数
600
1,044
1,590
1,775
1,963
256
256
256
1,200
2,088
3,180
3,550
3,926
512
512
512
グローバル・クロック・ネットワーク数
16
16
16
16
16
16
16
16
リージョナル・クロック数
92
92
92
92
92
92
92
92
クロック数、最大 I/O ピン数、
アーキテクチャ機能
18 x 18 ビット乗算器数
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X,
HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
Differential
サポートされる I/O 規格
1.4 Gbps の LVDS チャネル数
(受信 / 送信)
108
174
174
210
210
174
174
210
トランシーバ数 (14.1 Gbps)
24
36
36
48
48
36
36
48
トランシーバ数 (28.05 Gbps)
–
–
–
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen3 x8)
1
1
1
4
4
2
2
4
サポートされるメモリ・デバイス
DDR3、
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
F780 ピン
(29 mm、1.0 mm ピッチ)
360、90、123
360、90、123
–
–
–
360、90、123
–
F1152 ピン
(35 mm、1.0 mm ピッチ)
432、108、24
432、108、24
552、138、24
–
–
432、108、24
552、138、24
552、138、24
F1152 ピン
(35 mm、1.0 mm ピッチ)
–
–
–
–
–
432、108、36
432、108、36
432、108、36
F1517 ピン
(40 mm、1.0 mm ピッチ)
–
696、174、36
696、174、36
696、174、36
696、174、36
696、174、36
696、174、36
696、174、36
F1517 ピン
(40 mm、1.0 mm ピッチ)
–
–
–
–
–
–
–
600、150、48
–
–
–
–
–
–
–
–
–
–
840、210、48
840、210、48
–
–
F1760 ピン
(42.5 mm、1.0 mm ピッチ)
F1932 ピン
(45 mm、1.0 mm ピッチ)
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. 3.3 V 準拠。供給電源は 3.0 Vです。
3. ハイブリッド・パッケージ (フリップチップ) FBGA：33 x 33 (mm) 1.0 mm ピッチ
4. ハイブリッド・パッケージ (フリップチップ) FBGA：45 x 45 (mm) 1.0 mm ピッチ
5. GX–GT 間マイグレーションです。未使用のトランシーバ・チャネルは電源/グランドに接続します。
6. 360、90、12
数字は GPIO ピン数、LVDS ペア数、
トランシーバ数を示しています。
7. ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、
記載されている数値以下になります。
8. Stratix シリーズ・デバイスは、
コマーシャル用およびインダストリアル用温度範囲、RoHS 準拠パッケージに対応しています。Stratix IV GT デバイスは、
インダストリアル用温度範囲 (0˚C～100˚C)にのみ対応しています。
17 アルテラ製品カタログ • 2015 • www.altera.co.jp
–
–
840、210、48
デ バ イ ス：2 8 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 38 ページをご覧ください。
Stratix V GX FPGA1
Stratix V GT FPGA1
Stratix V E FPGA1
5SGXA7
5SGXA9
5SGXAB
5SGXB5
5SGXB6
5SGXB9
5SGXBB
5SGTC5
5SGTC7
5SEE9
5SEEB
622
840
952
490
597
840
952
425
622
840
952
234,720
317,000
359,200
185,000
225,400
317,000
359,200
160,400
234,720
317,000
359,200
938,880
1,268,000
1,436,800
740,000
901,600
1,268,000
1,436,800
641,600
938,880
1,268,000
1,436,800
2,560
2,640
2,640
2,100
2,660
2,640
2,640
2,304
2,560
2,640
2,640
50
52
52
41
52
52
52
45
50
52
52
7.16
9.67
10.96
5.65
6.88
9.67
10.96
4.9
7.16
9.67
10.96
256
352
352
399
399
352
352
256
256
352
352
512
704
704
798
798
704
704
512
512
704
704
16
16
16
16
16
16
16
16
16
16
16
92
92
92
92
92
92
92
92
92
92
92
1.2、1.5、1.8、2.5、3.32
LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (I and II), SSTL-15 (I and II), SSTL-2 (I and II),
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2 (I and II), Differential HSTL-18 (I and II),
HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
210
210
210
150
150
150
150
150
150
210
210
48
48
48
66
66
66
66
32
32
–
–
–
–
–
–
–
–
–
4
4
–
–
4
4
4
4
4
4
4
1
1
–
–
DDR2、DDR、QDR II、QDR II+、RLDRAM II、RLDRAM 3
–
–
–
–
–
–
–
–
–
–
–
552、138、24
–
–
–
–
–
–
–
–
–
–
432、108、36
–
–
–
–
–
–
–
–
–
–
696、174、36
696、174、364
696、174、364
432、108、66
432、108、66
–
–
–
–
696、174、04
696、174、04
600、150、48
–
–
–
–
–
–
600、150、365
600、150、365
–
–
–
–
–
600、150、66
600、150、66
600、150、664
600、150、664
–
–
–
–
840、210、48
840、210、48
840、210、48
–
–
–
–
–
–
840、210、0
840、210、0
アルテラ製品カタログ • 2015 • www.altera.co.jp 18
デ バ イ ス：2 8 n m デ バ イ ス・ポ ート フォリ オ
Arria V FPGA ＆ SoC の機能一覧
クロック数、最大 I/O ピン数、
アーキテクチャ機能
リソース
製品ライン
LE 数 (K)
ALM 数
レジスタ数
M10K メモリ・ブロック数
M20K メモリ・ブロック数
M10K メモリ (Kb)
M20K メモリ (Kb)
MLAB メモリ (Kb)
Arria V GX FPGA1
5AGXA1
75
28,302
113,208
800
–
8,000
–
463
5AGXA3
156
58,900
235,600
1,051
–
10,510
–
961
5AGXA5
190
71,698
286,792
1,180
–
11,800
–
1,173
5AGXA7
242
91,680
366,720
1,366
–
13,660
–
1,448
5AGXB1
300
113,208
452,832
1,510
–
15,100
–
1,852
5AGXB3
362
136,880
547,520
1,726
–
17,260
–
2,098
5AGXB5
420
158,491
633,964
2,054
–
20,540
–
2,532
5AGXB7
504
190,240
760,960
2,414
–
24,140
–
2,906
5AGTC3
156
58,900
235,600
1,051
–
10,510
–
961
可変精度 DSP ブロック数
240
396
600
800
920
1,045
1,092
1,156
396
18 x 18 ビット乗算器数
プロセッサ・コア (ARM Cortex-A9)
最大 CPU クロック周波数 (GHz)
グローバル・クロック・ネットワーク数
PLL 数3(FPGA)
PLL 数 (HPS)
I/O 電圧レベル (V)
480
–
–
16
10
–
792
–
–
16
10
–
1,200
–
–
16
12
–
1,600
–
–
16
12
–
1,840
–
–
16
12
–
2,090
–
–
16
12
–
2,184
–
–
16
16
–
2,312
–
–
16
16
–
792
–
–
16
10
–
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18 (I and II), SSTL-15
Differential SSTL-2 (I and II), Differential
サポートされる I/O 規格
LVDS チャネル数 (受信 / 送信)
トランシーバ数 (6.5536 Gbps)
トランシーバ数 (10.3125 Gbps)5
80/67
9
–
80/67
9
–
136/120
24
–
136/120
24
–
176,160
24
–
176,160
24
–
176,160
36
–
176,160
36
–
80/70
3
4
トランシーバ数 (12.5 Gbps)
–
–
–
–
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen2 x4)
PCIe ハード IP ブロック数
(Gen2 x8、Gen3)
GPIO 数 (FPGA)
GPIO 数 (HPS)
ハード・メモリ・コントローラ数6
(FPGA)
ハード・メモリ・コントローラ数 (HPS)
サポートされるメモリ・デバイス
1
1
2
2
2
2
2
2
1
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
2
2
4
4
4
4
4
4
2
–
–
–
–
–
–
–
–
–
DDR3、DDR2、DDR II+7、QDR II、
パッケージ・オプションおよび I/O ピン数：GPIO 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
F672 ピン
(27 mm、1.0 mm ピッチ)
336
9、0
336
9、0
336
9、0
336
9、0
–
–
–
–
336
3、4
H780 ピン
(29 mm、1.0 mm ピッチ)
–
–
–
–
–
–
–
–
–
F896 ピン
(31 mm、1.0 mm ピッチ)
416
9、0
416
9、0
384
18、0
384
18、0
384
18、0
384
18、0
–
–
416
3、4
F896 ピン
(31 mm、1.0 mm ピッチ)
320
9、0
320
9、0
320
9、0
320
9、0
320
9、0
–
–
–
320
3、4
F1152 ピン
(35 mm、1.0 mm ピッチ)
–
–
544
24、0
544
24、0
544
24、0
544
24、0
544
24、0
544
24、0
–
F1517 ピン
(40 mm、1.0 mm ピッチ)
–
–
–
–
704
24、0
704
24、0
704
36、0
704
36、0
–
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. 1.15 V での動作です。
3. PLL 数は汎用フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
4. Arria V GZ デバイスでは、3.3 V の I/O 電圧に準拠、供給電源は3.0 V です。
5. ペアの 10 Gbps トランシーバ・チャネルは、3 本の 6 Gbps トランシーバ・チャネルとして構成可能です。
6. 16 ビットおよび 32 ビット誤り訂正コード (ECC) をサポートします。
7. これらのメモリ・インタフェースはアルテラ IP としては提供されません。
8. このメモリ・インタフェースは Arria V GZ デバイスでのみ利用できます。
19 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：2 8 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 38 ページをご覧ください。
Arria V GT FPGA1
Arria V GZ FPGA1
5AGTC7
242
91,680
366,720
1,366
–
13,660
–
1,448
5AGTD3
362
136,880
547,520
1,726
–
17,260
–
2,098
5AGTD7
504
190,240
760,960
2,414
–
24,140
–
2,906
800
1,045
1,156
1,600
2,090
2,312
–
–
–
–
–
–
16
16
16
12
12
16
–
–
–
1.2、1.5、1.8、2.5、3.0、3.34
Arria V SX SoC1
5AGZE1
220
83,020
332,080
–
585
–
11,700
2,594
5AGZE3
360
135,840
543,360
–
957
–
19,140
4,245
5AGZE5
400
150,960
603,840
–
1,440
–
28,800
4,718
5AGZE7
450
169,800
679,200
–
1,700
–
34,000
5,306
5ASXB3
350
132,075
528,300
1,729
–
17,290
–
2,014
5ASXB5
462
174,340
697,360
2,282
–
22,820
–
2,658
800
1,044
1,092
1,600
–
–
16
20
–
2,088
–
–
16
20
–
2,184
–
–
16
24
–
1,139
809
2,278
–
–
16
24
–
1,618
デュアル
1.052
16
14
3
Arria V ST SoC1
5ASTD3
350
132,075
528,300
1,729
–
17,290
–
2,014
5ASTD5
462
174,340
697,360
2,282
–
22,820
–
2,658
1,090
809
1,090
2,180
デュアル
1.052
16
14
3
1,618
デュアル
1.052
16
14
3
2,180
デュアル
1.052
16
14
3
(I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II), Differential SSTL-15 (I and II),
HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
136/120
6
12
176/160
6
12
176/160
6
20
108/99
–
–
108/99
–
–
168/166
–
–
168/166
–
–
120/136
30
–
120/136
30
–
120/136
30
16
120/136
30
16
–
–
–
24
24
36
36
–
–
–
–
2
2
2
–
–
–
–
2
2
2
2
–
–
–
1
1
1
1
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
540
208
540
208
540
208
540
208
4
4
4
–
–
–
–
3
3
3
3
–
–
–
–
QDR II+、RLDRAM II、RLDRAM 38、LPDDR7、LPDDR27
–
–
–
1
1
1
1
–
–
–
–
–
–
–
–
–
–
–
–
–
–
342
12
342
12
–
–
–
–
384
6、8
384
6、8
–
–
–
–
–
250、208
12+0
250、208
12+0
250、208
12+6
250、208
12+6
320
3、4
320
3、4
–
–
–
–
–
–
–
–
–
544
6、12
544
6、12
544
6、12
414
24
414
24
534
24
534
24
385、208
18+0
385、208
18+0
385、208
18+8
385、208
18+8
–
704
6、12
704
6、20
–
–
674
36
674
36
540、208
30+0
540、208
30+0
540、208
30+16
540、208
30+16
336
9、0
250、208
12+0
–
Arria V GX および GTデバイスでは、上段の数字はユーザー I/O ピン数を示しており、下段の数字は 6.5536 Gbps および 10.3125 Gbps のトランシーバ数を示しています。
ペアの 10 Gbps トランシーバ・チャネルは、3 本の 6 Gbps トランシーバ・チャネルとして構成可能です。Arria V GZデバイスでは、上段の数字はユーザー I/O ピン数を
示しており、下段の数字は 12.5 Gbps のトランシーバ数を示しています。
上段の数字はユーザー I/O ピン数と HPS I/O ピン数を示しており、下段の数字は 6.5536 Gbps・10.3125 Gbps のトランシーバ数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
最大 320 個の I/O ピン、最大 9 個の 6.5536 Gbps トランシーバ数（Arria V GX デバイスの場合）、最大 4 個の 10.3125 Gbps トランシーバ数（Arria V GＴ の場合）が
使われる際に、ピン・マイグレーションが可能です。
アルテラ製品カタログ • 2015 • www.altera.co.jp 20
デ バ イ ス：2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V FPGA の機能一覧
クロック数、最大 I/O ピン数、
アーキテクチャ機能
リソース
製品ライン
LE 数 (K)
ALM 数
レジスタ数
M10K メモリ・ブロック数
M10K メモリ (Kb)
MLAB メモリ (Kb)
可変精度 DSP ブロック数
18 x 18 ビット乗算器数
グローバル・クロック・ネットワーク数
PLL 数2(FPGA)
Cyclone V E FPGA1
5CEA2
5CEA4
5CEA5
5CEA7
5CEA9
25
9,434
37,736
176
1,760
196
25
50
16
4
49
18,480
73,920
308
3,080
303
66
132
16
4
77
29,080
116,320
446
4,460
424
150
300
16
6
149.5
56,480
225,920
686
6,860
836
156
312
16
7
301
113,560
454,240
1,220
12,200
1,717
342
684
16
8
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS,
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2
サポートされる I/O 規格
LVDS チャネル数 (受信 / 送信)
トランシーバ数 (3.125 Gbps)
56/56
–
56/56
–
60/60
–
120/120
–
120/120
–
トランシーバ数 (6.144 Gbps)3
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen1)5
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen2)
–
–
–
–
–
ハード・メモリ・コントローラ数6(FPGA)
1
1
2
2
2
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：GPIO 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
M301 ピン
(11 mm、0.5 mm ピッチ)
M383 ピン
(13 mm、0.5 mm ピッチ)
223
223
175
240
M484 ピン
(15 mm、0.5 mm ピッチ)
U324 ピン
(15 mm、0.8 mm ピッチ)
176
176
U484 ピン
(19 mm、0.8 mm ピッチ)
224
224
F256 ピン
(17 mm、1.0 mm ピッチ)
128
128
F484 ピン
(23 mm、1.0 mm ピッチ)
224
224
224
240
240
240
240
224
F672 ピン
(27 mm、1.0 mm ピッチ)
336
336
F896 ピン
(31 mm、1.0 mm ピッチ)
480
480
F1152 ピン
(35 mm、1.0 mm ピッチ)
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. PLL 数は汎用フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3. オートモーティブ・グレードの Cyclone V GT FPGA には 5 Gbps トランシーバが搭載されています。
4. 5 Gbps 以下でのトランシーバ数を掲載しています。6 Gbps でサポートされるチャネル数はパッケージとチャネルの使用状況に応じて異なります。
詳しいガイドラインについては Cyclone V Device Handbook Volume 2: Transceivers をご覧ください。
5. U672 パッケージには、1 個の PCIe ハード IP ブロックが搭載されています。
6. 16 ビットおよび 32 ビット誤り訂正コード (ECC) をサポートします。
21 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：2 8 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 39 ページをご覧ください。
Cyclone V GX FPGA1
Cyclone V GT FPGA1
5CGXC3
5CGXC4
5CGXC5
5CGXC7
5CGXC9
5CGTD5
5CGTD7
5CGTD9
35.5
13,460
53,840
135
1,350
291
57
114
16
4
50
18,868
75,472
250
2,500
295
70
140
16
6
77
29,080
116,320
446
4,460
424
150
300
16
6
149.5
56,480
225,920
686
6,860
836
156
312
16
7
301
113,560
454,240
1,220
12,200
1,717
342
684
16
8
77
29,080
116,320
446
4,460
424
150
300
16
6
149.5
56,480
225,920
686
6,860
836
156
312
16
7
301
113,560
454,240
1,220
12,200
1,717
342
684
16
8
1.1、1.2、1.5、1.8、2.5、3.3
LVPECL, SSTL-18 (I and II), SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
(I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
52/52
3
84/84
6
84/84
6
120/120
9
140/140
12
84/84
–
120/120
–
140/140
–
–
–
–
–
–
64
94
124
1
2
2
2
2
–
–
–
–
–
–
–
–
2
2
2
1
2
2
2
2
2
2
2
DDR3、DDR2、LPDDR2
129
4
129
4
129
4
175
6
175
6
175
6
240
3
240
3
144
3
208
3
224
6
224
6
240
6
240
5
224
6
240
6
240
5
208
3
240
6
240
6
240
6
224
6
240
6
240
6
224
6
336
6
336
6
336
9
336
9
336
6
336
9
336
9
480
9
480
12
480
9
480
12
560
12
129
4
66、151
0
560
12
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 3.125 Gbps、5 Gbps、
または 6.144 Gbps のトランシーバ数を示しています。
上段の数字はユーザー I/O ピン数と HPS I/O ピン数を示しており、下段の数字は 3.125 Gbps または 5 Gbps のトランシーバ数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
FPGA では、FPGAでは、最大 175 個の GPIO 使用の場合にのみピン・マイグレーションが可能です。
アルテラ製品カタログ • 2015 • www.altera.co.jp 22
デ バ イ ス：2 8 n m デ バ イ ス・ポ ート フォリ オ
Cyclone V SoC の機能一覧
Cyclone V SE SoC1
リソース
製品ライン
5CSEA2
5CSEA4
5CSEA5
5CSEA6
LE 数 (K)
25
40
85
110
ALM 数
9,434
15,094
32,075
41,509
レジスタ数
37,736
60,376
128,300
166,036
140
270
397
557
M10K メモリ (Kb)
1,400
2,700
3,970
5,570
MLAB メモリ (Kb)
138
231
480
621
可変精度 DSP ブロック数
36
84
87
112
18 x 18 ビット乗算器数
72
168
174
224
シングルまたはデュアル
シングルまたはデュアル
シングルまたはデュアル
シングルまたはデュアル
最大 CPU クロック周波数 (MHz)
925
925
925
925
グローバル・クロック・ネットワーク数
16
16
16
16
PLL 数 (FPGA)
5
5
6
6
PLL 数 (HPS)
3
3
3
3
M10K メモリ・ブロック数
プロセッサ・コア (ARM Cortex-A9)
クロック数、最大 I/O ピン数、
アーキテクチャ機能
2
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS,
Differential SSTL-18 (I and II), Differential SSTL-15 (I and II), Differential SSTL-2
サポートされる I/O 規格
LVDS チャネル数 (受信 / 送信)
37/32
37/32
72/72
72/72
–
–
–
–
–
–
–
–
PCIe ハード IP ブロック数 (Gen1)
–
–
–
–
PCIe ハード IP ブロック数 (Gen2)
–
–
–
–
GPIO 数 (FPGA)
145
145
288
288
GPIO 数 (HPS)
181
181
181
181
ハード・メモリ・コントローラ数6 (FPGA)
1
1
1
1
ハード・メモリ・コントローラ数6 (HPS)
1
1
1
1
トランシーバ数 (3.125 Gbps)
トランシーバ数 (6.144 Gbps)3
5
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
U484 ピン
(19 mm、0.8 mm ピッチ)
U672 ピン
(23 mm、0.8 mm ピッチ)
F896 ピン
(31 mm、1.0 mm ピッチ)
66、151
0
66、151
0
66、151
0
66、151
0
145、181
0
145、181
0
145、181
0
145、181
0
288、181
0
288、181
0
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. PLL 数は汎用フラクショナル PLL 数およびトランシーバ・フラクショナル PLL 数を含みます。
3. オートモーティブ・グレードの Cyclone V GT FPGA には 5 Gbps トランシーバが搭載されています。
4. 5 Gbps 以下でのトランシーバ数を掲載しています。6 Gbps でサポートされるチャネル数はパッケージとチャネルの使用状況に応じて異なります。
Cyclone V Device Handbook Volume 2: Transceivers をご覧ください。
5. U672 パッケージには、1 個の PCIe ハード IP ブロックが搭載されています。
6. 16 ビットおよび 32 ビット誤り訂正コード (ECC) をサポートします。
23 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：2 8 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 40 ページをご覧ください。
Cyclone V SX SoC1
Cyclone V ST SoC1
5CSXC2
5CSXC4
5CSXC5
5CSXC6
5CSTD5
5CSTD6
25
40
85
110
85
110
9,434
15,094
32,075
41,509
32,075
41,509
37,736
60,376
128,300
166,036
128,300
166,036
140
270
397
557
397
557
1,400
2,700
3,970
5,570
3,970
5,570
138
231
480
621
480
621
36
84
87
112
87
112
72
168
174
224
174
224
デュアル
デュアル
デュアル
デュアル
デュアル
デュアル
925
925
925
925
925
925
16
16
16
16
16
16
5
5
6
6
6
6
3
3
3
3
3
3
1.1、1.2、1.5、1.8、2.5、3.3
LVPECL, SSTL-18 (I and II), SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II),
(I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12, HiSpi, SLVS, Sub-LVDS
37/32
37/32
72/72
72/72
72/72
72/72
6
6
9
9
–
–
–
–
–
–
94
94
2
2
2
2
–
–
–
–
–
–
2
2
145
145
288
288
288
288
181
181
181
181
181
181
1
1
1
1
1
1
1
1
1
1
1
1
145、181
6
145、181
6
145、181
6
288、181
9
288、181
9
288、181
9
288、181
9
DDR3、DDR2、LPDDR2
145、181
6
129
4
66、151
0
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 3.125 Gbps、5 Gbps、
または 6.144 Gbps のトランシーバ数を示しています。
上段の数字はユーザー I/O ピン数と HPS I/O ピン数を示しており、下段の数字は 3.125 Gbps または 5 Gbps のトランシーバ数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
SoC では、FPGAでは、最大 138 個の GPIO 使用の場合にのみピン・マイグレーションが可能です。
アルテラ製品カタログ • 2015 • www.altera.co.jp 24
デ バ イ ス：4 0 n m デ バ イ ス・ポ ート フォリ オ
Stratix IV FPGA の機能一覧
Stratix IV GX FPGA1
リソース
製品ライン
EP4SGX70
EP4SGX110
EP4SGX180
EP4SGX230
EP4SGX290
EP4SGX360
EP4SGX530
LE 数 (K)
73
106
176
228
291
354
531
ALM 数
29,040
42,240
70,300
91,200
116,480
141,440
212,480
レジスタ数2
58,080
84,480
140,600
182,400
232,960
282,880
424,960
M9K メモリ・ブロック数
462
660
950
1,235
936
1,248
1,280
M144K メモリ・ブロック数
16
16
20
22
36
48
64
MLAB メモリ (Kb)
908
1,320
2,197
2,850
3,640
4,420
6,640
6,462
8,244
11,430
14,283
13,608
18,144
20,736
18 x 18 ビット乗算器数
384
512
920
1,288
832
1,040
1,024
グローバル・クロック・ネットワーク数
16
16
16
16
16
16
16
リージョナル・クロック・ネットワーク数
64
64
64
64
88
88
88
ペリフェラル・クロック・ネットワーク数
56
56
88
88
88
88
112
PLL 数
4
4
8
8
12
12
12
クロック数、最大 I/O ピン数、
アーキテクチャ機能
エンベデッド・メモリ (Kb)
3
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18
Differential SSTL-15 (I and II), Differential SSTL-2 (I and II),
サポートされる I/O 規格
エミュレーション LVDS チャネル数
(1.100 Mbps)
1,600 Mbps の LVDS チャネル数
(受信 / 送信)
128
128
192
192
256
256
256
56/56
56/56
88/88
88/88
98/98
98/98
98/98
トランシーバ数5 (11.3 Gbps)
–
–
–
–
–
–
–
トランシーバ数 (8.5 Gbps)
16
16
24
24
32
32
32
トランシーバ数 (6.5 Gbps)
8
8
12
12
16
16
16
PCIe ハード IP ブロック数
2
2
2
2
4
4
4
2886
–
560
–
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
F780 ピン
(29 mm、1.0 mm ピッチ)
368
F1152 ピン
(35 mm、1.0 mm ピッチ)
–
F1152 ピン
(35 mm、1.0 mm ピッチ)
8+0
480
368
8+0
368
16+0
480
16+8
16+8
F1517 ピン
(40 mm、1.0 mm ピッチ)
–
–
F1760 ピン
(42.5 mm、1.0 mm ピッチ)
–
F1932 ピン
(45 mm、1.0 mm ピッチ)
–
368
8+0
560
16+0
560
16+8
736
368
8+0
560
16+0
560
16+8
736
24+12
24+12
–
–
–
–
–
–
2886
16+0
560
16+0
560
16+8
736
24+12
864
24+12
904
32+16
16+0
16+0
560
16+8
736
24+12
864
24+12
904
32+16
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタ数は 50% 増加します。
3. EP4SGX360N デバイスは 1,024 個の 18 x 18 ビット乗算器を搭載しています。
4. 3.3 V 準拠。供給電源は 3.0 Vです。
5. 総トランシーバ数は、11.3 Gbps トランシーバと 8.5 Gbps トランシーバと 6.5 Gbps トランシーバの合計になります。
6. ハイブリッド・パッケージ (フリップチップ) FBGA：35 x 35 (mm) 1.0 mm ピッチです。
7. ハイブリッド・パッケージ (フリップチップ) FBGA：42.5 x 42.5 (mm) 1.0 mm ピッチです。
25 アルテラ製品カタログ • 2015 • www.altera.co.jp
5607
16+8
7367
24+12
864
24+12
904
32+16
デ バ イ ス：4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 40 ページをご覧ください。
Stratix IV GT FPGA1
Stratix IV E FPGA1
EP4S40G2
EP4S40G5
EP4S100G2
EP4S100G3
EP4S100G4
EP4S100G5
EP4SE230
EP4SE360
EP4SE530
EP4SE820
228
531
228
291
354
531
228
354
531
813
91,200
212,480
91,200
116,480
141,440
212,480
91,200
141,440
212,480
325,220
182,400
424,960
182,400
232,960
282,880
424,960
182,400
282,880
424,960
650,440
1,235
1,280
1,235
936
1,248
1,280
1,235
1,248
1,280
1,610
22
64
22
36
48
64
22
48
64
60
2,850
6,640
2,850
3,640
4,420
6,640
2,850
4,420
6,640
10,163
14,283
20,736
14,283
13,608
18,144
20,736
14,283
18,144
20,736
23,130
1,288
1,024
1,288
832
1,024
1,024
1,288
1,040
1,024
960
16
16
16
16
16
16
16
16
16
16
64
88
64
88
88
88
64
88
88
88
88
112
88
112
112
112
88
88
112
132
8
8
8
12
12
12
4
12
12
12
1.2、1.5、1.8、2.5、3.34
(I and II), SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-2 (I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
192
256
192
256
256
256
128
256
256
288
46/46
46/46
46/46
46/46
46/46
46/46
56/56
88/88
112/112
132/132
12
12
24
24
24
32
–
–
–
–
12
12
–
8
8
–
–
–
–
–
12
12
12
16
16
16
–
–
–
–
2
2
2
4
4
4
–
–
–
–
DDR3、DDR2、DDR、QDR II、QDR II+、RLDRAM 2、SDR
–
–
–
–
–
–
–
–
480
480
–
–
–
–
–
–
7367
7367
736
–
–
–
–
–
–
–
–
–
–
–
6467
9607
9607
–
–
–
1,104
960
–
–
769
–
–
–
–
12+12+12
646
12+0+12
–
–
12+12+12
646
646
–
–
–
–
–
–
–
–
769
24+8+16
769
24+8+16
12+0+12
32+0+16
368
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 8.5 Gbps・6.5 Gbps のトランシーバ数の合計を示しています。
646
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 11.3Gbps・8.5 Gbps・6.5 Gbps のトランシーバ数の合計を示しています。
8+0
12+12+12
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
Stratix シリーズ・デバイスは、
コマーシャル用およびインダストリアル用温度範囲、RoHS 準拠パッケージに対応しています。
Stratix IV GT デバイスは、インダストリアル用温度範囲 (0˚C～100˚C) にのみ対応しています。
アルテラ製品カタログ • 2015 • www.altera.co.jp 26
デ バ イ ス：4 0 n m デ バ イ ス・ポ ート フォリ オ
Arria II GZ ＆ GX FPGA の機能一覧
Arria II GZ FPGA1
リソース
製品ライン
EP2AGZ225
EP2AGZ300
EP2AGZ350
LE 数 (K)
224
298
349
ALM 数
89,600
119,200
139,400
レジスタ数2
179,200
238,400
278,800
1,235
1,248
1,248
0
24
36
MLAB メモリ (Kb)
2,850
4,420
4,420
エンベデッド・メモリ (Kb)
11,115
14,688
16,416
18 x 18 ビット乗算器数
800
920
1,040
グローバル・クロック・ネットワーク数
16
16
16
リージョナル・クロック・ネットワーク数
64
88
88
ペリフェラル・クロック・ネットワーク数
88
88
88
PLL 数
8
8
8
M9K メモリ・ブロック数
クロック数、最大 I/O ピン数、
アーキテクチャ機能
M144K メモリ・ブロック数
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL,
Differential SSTL-15 (I and II), Differential
サポートされる I/O 規格
エミュレーション LVDS チャネル数 (945 Mbps)
–
–
–
184
184
184
1,250 Mbps の LVDS チャネル数 (受信 / 送信)
最大 86
最大 86
最大 86
トランシーバ数 (6.375 Gbps)
最大 24
最大 24
最大 24
1
1
1
エミュレーション LVDS チャネル数 (1.152 Mbps)
PCIe ハード IP ブロック (ベース仕様リビジョン 1.1、2.0準拠)
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
U358 ピン
(17 mm、0.8 mm ピッチ)
–
–
–
F572 ピン
(25 mm、1.0 mm ピッチ)
–
–
–
F780 ピン
(29 mm、1.0 mm ピッチ)
–
–
–
ハイブリッド F780 ピン
(33 mm、1.0 mm ピッチ)
–
281
281
F1152 ピン
(35 mm、1.0 mm ピッチ)
554
554
554
F1517 ピン
(40 mm、1.0 mm ピッチ)
734
734
734
16
24
16
16
24
16
16
24
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. ベース・コア・ロジックのレジスタ数です。LUTREG モードを使用すると、ALM は 3 個のレジスタをサポートできます。
この場合、合計レジスタ数は 50% 増加します。
156
4
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 2.5 Gbps、
または 6.375 Gbps のトランシーバ数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
27 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：4 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 40 ページをご覧ください。
Arria II GX FPGA1
EP2AGX45
EP2AGX65
EP2AGX95
EP2AGX125
EP2AGX190
EP2AGX260
43
60
89
118
118
244
18,050
25,300
37,470
49,640
76,120
102,600
36,100
50,600
74,940
99,280
152,240
205,200
319
495
612
730
840
950
–
–
–
–
–
–
564
791
1,171
1,551
2,379
3,206
2,871
4,455
5,508
6,570
7,560
8,550
232
312
448
576
656
736
16
16
16
16
16
16
48
48
48
48
48
48
50
50
59
59
84
84
4
4
6
6
6
6
1.2、1.5、1.8、2.5、3.0、3.3
SSTL-18 (I and II), SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
SSTL-2 (I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
56
56
64
64
96
96
–
–
–
–
–
–
85/84
85/84
105/104
105/104
145/144
145/144
8
8
12
12
16
16
1
1
1
1
1
1
DDR3、DDR2、DDR、QDR II、RLDRAM 2、SDR
156
156
–
–
–
–
252
252
260
260
–
–
364
364
372
372
372
372
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
4
8
8
4
8
8
8
12
8
12
12
12
アルテラ製品カタログ • 2015 • www.altera.co.jp 28
デ バ イ ス：6 0 n m デ バ イ ス・ポ ート フォリ オ
Cyclone IV GX ＆ E FPGA の機能一覧
Cyclone IV GX FPGA1
クロック数、
最大 I/O ピン数、
アーキテクチャ機能
リソース
製品ライン
EP4CGX15
EP4CGX22
EEP4CGX30
EP4CGX50
EP4CGX75
EP4CGX110
LE 数 (K)
14
21
29
50
74
109
M9K メモリ・ブロック数
60
84
120
278
462
666
エンベデッド・メモリ (Kb)
540
756
1,080
2,502
4,158
5,490
18 x 18 ビット乗算器数
0
40
80
140
198
280
グローバル・クロック・ネットワーク数
20
20
20
30
30
30
PLL 数
3
4
4
8
8
8
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, SSTL-18
Differential SSTL-15 (I and II), Differential SSTL-2
サポートされる I/O 規格
エミュレーション LVDS チャネル数
9
40
40
840 Mbps の LVDS チャネル数 (受信 / 送信)
7/7
14/14
14/14
トランシーバ数 (2.5 Gbps / 3.124 Gbps)
2/0
2、0 / 4、0
4、0 / 0、4
1
1
1
2
PCIe ハード IP ブロック
(ベース仕様リビジョン 1.1、2.0準拠)
3
73
73
139
49/49
49/49
59/59
0、8
0、8
0、8
1
1
1
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
E144 ピン4
(22 mm、0.5 mm ピッチ)
–
–
–
–
–
–
N148 ピン5
(11 mm、0.5 mm ピッチ)
72
–
–
–
–
–
M164 ピン
(8 mm、0.5 mm ピッチ)
–
–
–
–
–
–
U256 ピン
(14 mm、0.8 mm ピッチ)
–
–
–
–
–
–
U484 ピン
(19 mm、0.8 mm ピッチ)
–
–
–
–
–
–
F169 ピン
(14 mm、1.0 mm ピッチ)
72
72
72
–
–
–
F256 ピン
(17 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F324 ピン
(19 mm、1.0 mm ピッチ)
–
150
150
–
–
–
290
290
290
270
2
2
2
4
F484 ピン
(23 mm、1.0 mm ピッチ)
2
4
4
4
4
4
F672 ピン
(27 mm、1.0 mm ピッチ)
–
–
–
310
310
393
F780 ピン
(29 mm、1.0 mm ピッチ)
–
–
–
–
–
–
F896 ピン
(31 mm、1.0 mm ピッチ)
–
–
–
–
–
475
8
8
8
8
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. トランシーバ性能は、製品ラインおよびパッケージによって異なります。
3. EP4CGX30 は、F484 パッケージ・オプションでのみ 3.125 Gbps をサポートします。
4. エンハンスト薄型クアッド・フラット・パック (EQFP) です。
5. 鉛フリーのクアッド・フラット・パック(QFN) です。
72
2
上段の数字はユーザー I/O ピン数を示しており、下段の数字は 2.5 Gbps、
または 3.125 Gbps のトランシーバ数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
29 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：6 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 40 ページをご覧ください。
Cyclone IV E FPGA1
EP4CGX150
EP4CE6
EP4CE10
EP4CE15
EP4CE22
EP4CE30
EP4CE40
150
6
10
15
22
29
40
720
30
46
56
66
66
126
6,480
270
414
504
594
594
1,134
360
15
23
56
66
66
30
10
10
20
20
8
2
2
4
4
EP4CE55
EP4CE75
EP4CE115
56
75
114
260
305
432
2,340
2,745
3,888
116
154
200
266
20
20
20
20
20
4
4
4
4
4
1.2、1.5、1.8、2.5、3.3
(I and II), SSTL-15 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), HSTL-12 (I and II), Differential SSTL-18 (I and II),
(I and II), Differential HSTL-18 (I and II), Differential HSTL-15 (I and II), Differential HSTL-12 (I and II), Differential HSUL-12
139
66
66
137
52
224
224
160
178
230
59/59
–
–
–
–
–
–
–
–
–
0、8
–
–
–
–
–
–
–
–
–
1
–
–
–
–
–
–
–
–
–
DDR2、DDR、SDR
–
91
91
81
79
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
74
–
–
–
–
–
–
–
179
179
165
153
–
–
–
–
–
–
–
–
–
–
–
328
324
292
–
–
–
–
–
–
–
–
–
–
–
–
179
179
165
153
–
–
–
–
–
–
–
–
–
–
193
193
–
–
–
270
–
–
343
–
328
328
324
292
280
–
–
–
–
–
–
–
–
–
–
–
–
–
–
532
532
374
426
528
475
–
–
–
–
–
–
–
–
–
4
393
8
8
アルテラ製品カタログ • 2015 • www.altera.co.jp 30
デ バ イ ス：6 0 n m デ バ イ ス・ポ ート フォリ オ
Cyclone III ＆ Cylone III LS FPGA の機能一覧
Cyclone III FPGA1
クロック数、最大 I/O ピン数、
アーキテクチャ機能
リソース
製品ライン
EP3C5
EP3C10
EP3C16
EP3C25
EP3C40
LE 数 (K)
5
10
15
25
40
M9K メモリ・ブロック数
46
46
56
66
126
エンベデッド・メモリ (Kb)
414
414
504
594
1,134
18 x 18 ビット乗算器数
23
23
56
66
126
グローバル・クロック・ネットワーク数
10
10
20
20
20
PLL 数
2
2
4
4
4
I/O 電圧レベル (V)
LVTTL, LVCMOS, PCI, PCI-X, LVDS, LVPECL,
サポートされる I/O 規格
エミュレーション LVDS チャネル数 (840 Mbps)
66
66
136
79
223
840 Mbps の LVDS チャネル数 (受信 / 送信)
–
–
–
–
–
サポートされるメモリ・デバイス
パッケージ・オプションおよび I/O ピン数：汎用 I/O (GPIO) 数、高電圧 I/O 数、LVDS ペア数、
トランシーバ数
E144 ピン
(22 mm、0.5 mm ピッチ)
94
94
84
82
–
M164 ピン
(8 mm、0.5 mm ピッチ)
106
106
92
–
–
–
–
160
148
128
U256 ピン
(14 mm、0.8 mm ピッチ)
182
182
168
156
–
U484 ピン
(19 mm、0.8 mm ピッチ)
–
–
346
–
331
F256 ピン
(17 mm、1.0 mm ピッチ)
182
182
168
156
–
F324 ピン
(19 mm、1.0 mm ピッチ)
–
–
–
215
196
F484 ピン
(23 mm、1.0 mm ピッチ)
–
–
346
–
331
F780 ピン
(29 mm、1.0 mm ピッチ)
–
–
–
–
535
Q240 ピン2
(34.6 mm、0.5 mm ピッチ)
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. プラスチック・クアッド・フラット・パック (PQFP) です。
94
数字はユーザー I/O ピン数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
31 アルテラ製品カタログ • 2015 • www.altera.co.jp
デ バ イ ス：6 0 n m デ バ イ ス・ポ ー ト フ ォリ オ
製品コードは 40 ページをご覧ください。
Cyclone III LS FPGA1
EP3C55
EP3C80
EP3C120
EP3CLS70
EP3CLS100
EP3CLS150
EP3CLS200
56
81
119
70
100
151
198
260
305
432
333
483
666
891
2,340
2,745
3,888
2,997
4,347
5,994
8,019
156
244
288
200
276
320
396
20
20
20
20
20
20
20
4
4
4
4
4
4
4
1.2、1.5、1.8、2.5、3.3
SSTL-18 (I and II), SSTL-2 (I and II), HSTL-18 (I and II), HSTL-15 (I and II), Differential SSTL-18 (I and II),
Differential SSTL-2 (I and II), Differential HSTL
159
177
229
–
–
–
–
–
–
–
169
169
169
169
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
327
295
–
294
294
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
327
295
283
294
294
226
226
377
429
531
429
429
429
429
DDR2、DDR、SDR
アルテラ製品カタログ • 2015 • www.altera.co.jp 32
M A X C P L D シリーズ
MAX V ＆ MAX II CPLD の機能一覧
製品ライン
MAX V CPLD1
5M570Z
570
440
9.0
8
3
3
3
3
3
3
3
3
3
3
2
114
3
3
–
3
3
3
3
3
3
2
159
3
3
–
3
3
3
3
3
3
54
54
54
–
–
–
79
79
79
74
–
–
–
114
114
30
30
–
–
–
–
52
52
52
–
–
–
79
79
74
M144 ピン
(7 mm、0.5 mm ピッチ)
–
–
–
–
–
M256 ピン
(11 mm、0.5 mm ピッチ)
U256 ピン
(14 mm、0.8 mm ピッチ)
F100 ピン
(11 mm、1.0 mm ピッチ)
F256 ピン
(17 mm、1.0 mm ピッチ)
F324 ピン
(19 mm、1.0 mm ピッチ)
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
159
–
–
–
–
–
クロック数、最大 I/O ピン数、
アーキテクチャ機能
リソース
5M240Z
240
192
7.5
8
3
3
3
3
3
3
3
3
3
3
2
54
3
3
–
3
3
3
3
3
3
5M160Z
160
128
7.5
8
3
3
3
3
3
3
3
3
3
3
1.2、1.5、1.8、2.5、3.3
2
79
3
3
–
3
3
3
3
3
3
LE 数
等価マクロセル数2
ピン間遅延 (ns)
ユーザー・フラッシュ・メモリ (Kb)
メモリに変換可能なロジック3
内蔵オシレータ
デジタル PLL4
高速パワー・オン・リセット
バウンダリ・スキャン JTAG
JTAG ISP
Fast input レジスタ
プログラマブル・レジスタ・パワーアップ
JTAG トランスレータ
リアルタイム ISP
MultiVolt I/O (V)
I/O パワー・バンク数
最大ユーザー I/O ピン数
LVTTL / LVCMOS
LVDS 出力
32 ビット、66 MHz PCI 準拠
シュミット・トリガ
プログラマブル・スルー・レート
プログラマブル・プルアップ抵抗
プログラマブル・グランド・ピン
オープン・ドレイン出力
バス・ホールド
5M40Z
40
32
7.5
8
3
3
3
3
3
3
3
3
3
3
5M80Z
80
64
7.5
8
3
3
3
3
3
3
3
3
3
3
2
54
3
3
–
3
3
3
3
3
3
パッケージ・オプションおよび I/O ピン数6
E64 ピン
(7 mm、0.4 mm ピッチ)
T100 ピン7
(14 mm、0.5 mm ピッチ)
T144 ピン7
(20 mm、0.5 mm ピッチ)
M64 ピン
(4.5 mm、0.5 mm ピッチ)
M68 ピン
(5 mm、0.5 mm ピッチ)
M100 ピン
(6 mm、0.5 mm ピッチ)
注：
1. すべてのデータは印刷時のもので、変更となる可能性があります。最新の情報については、www.altera.co.jp をご覧ください。
2. 標準等価マクロセル数です。
3. 未使用の LE はメモリに転用できます。使用可能な LE RAM 総ビット数は、インスタンス化されたメモリのコンフィギュレーション (メモリ・モード、深さおよび幅) によって異なります。
4. オプションの IP コアです。供給状況については、
アルテラの販売代理店までお問い合わせください。
5. 5.0 V トレランス時は、外部直列抵抗を使用してください。
6. パッケージの温度グレード (コマーシャル用、インダストリアル用、拡張温度範囲) についてはアルテラのオンライン・セレクタ・ガイドをご覧ください。
7. 薄型クアッド・フラット・パック (TQFP) です。
33 アルテラ製品カタログ • 2015 • www.altera.co.jp
M A X C P L D シリーズ
製品コードは 40 ページをご覧ください。
MAX II CPLD1
5M1270Z
5M2210Z
1,270
2,210
980
1,700
6.2
7.0
8
8
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
1.2、1.5、1.8、2.5、3.3、5.05
4
4
271
271
3
3
3
3
35
35
3
3
3
3
3
3
3
3
3
3
3
3
EPM240Z
–
192
4.7
8
–
–
–
–
3
3
3
3
3
3
2
80
3
–
–
3
3
3
3
3
3
EPM570Z
EPM240
–
–
440
192
5.4
7.5
8
8
–
–
–
–
–
–
–
–
3
3
3
3
3
3
3
3
3
3
3
3
1.5、1.8、2.5、3.3
2
2
160
80
3
3
–
–
–
–
3
3
3
3
3
3
3
3
3
3
3
3
EPM570
–
440
9.0
8
–
–
–
–
3
3
3
3
3
3
2
160
3
–
–
3
3
3
3
3
3
EPM1270
EPM2210
–
–
980
1,700
6.2
7.0
8
8
–
–
–
–
–
–
–
–
3
3
3
3
3
3
3
3
3
3
3
3
1.5、1.8、2.5、3.3、5.05
4
4
212
272
3
3
–
–
35
35
3
3
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
–
–
–
–
–
–
–
80
76
–
–
114
–
–
–
–
116
116
–
–
–
–
–
–
–
–
–
–
–
54
–
–
–
–
–
–
–
80
76
80
76
–
–
–
–
–
116
–
–
–
–
–
–
–
160
–
160
212
–
–
–
–
–
–
–
–
–
–
–
–
–
80
76
–
–
211
204
–
–
–
160
212
204
271
271
–
–
–
–
–
272
54
数字はユーザー I/O ピン数を示しています。
ピン・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。ピン・マイグレーションでは、ユーザー I/O ピン数は、記載されている数値以下になります。
アルテラ製品カタログ • 2015 • www.altera.co.jp 34
コ ン フィ ギ ュレ ー ション・デ バ イ ス
コンフィギュレーション・デバイス
www.altera.co.jp/devices/common/serialcfg/scg-index.html
製品コードは 41 ページをご覧ください。
以下はアルテラのコンフィギュレーション・デバイスの概要です。各 FPGA に最適なコンフィギュレーション・デバイスについては、
コンフィギュレーション・ハンドブックか、各 FPGA ハンドブックのコンフィギュレーションに関する章をご覧ください。
アルテラのシリアル・コンフィギュレーション・デバイスは、SRAM ベース FPGA 向けのコンフィギュレーション・ファイルを格納します。
アル
テラのシリアル・コンフィギュレーション・デバイスは、専用 FPGA コンフィギュレーション・ソリューションを提供しながらも、ボードの最小
化を実現するよう設計されています。新規デザインには、
シリアル・コンフィギュレーション・デバイスの使用を推奨します。旧製品をサポー
トするその他のコンフィギュレーション・デバイスについては、
コンフィギュレーション・ハンドブックをご覧ください。
Arria 10 FPGA 向け EPCQ-L シリアル・コンフィギュレーション・デバイス
(1.8 V)
FBGA
24 ピン
6 x 8 (mm)
1.0 mmピッチ
EPCQL256
256
EPCQL512
512
EPCQL1024
1,024
注：
512
数字はメモリ・サイズ (メガビット) を表しています。
バーティカル・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。
28nm FPGA およびそれ以前の FPGA 向け
EPCQ シリアル・コンフィギュレーション・デバイス (3.0 V ～ 3.3 V)
SOIC
8 ピン
4.9 x 6.0 (mm)
EPCQ16
16
EPCQ32
32
16 ピン
10.3 x 10.3 (mm)
EPCQ64
64
EPCQ128
128
EPCQ256
256
EPCQ512
512
注：
512
数字はメモリ・サイズ (メガビット) を表しています。
バーティカル・マイグレーション (同一の Vcc、GND、ISP および入力ピン) を示します。
35 アルテラ製品カタログ • 2015 • www.altera.co.jp
製 品 コ ード
Stratix 10 (GX、SX) デバイスの製品コード
動作温度範囲
トランシーバ・スピード・グレード
最大データ・レート
E: 拡張温度範囲 (0∼100°C)
I: インダストリアル用温度範囲 (–40∼100°C)
1: 28.3 Gbps
2: 26.0 Gbps
3: 17.4 Gbps
電力プロファイル
デバイス・タイプ
V: 標準消費電力
L: 低消費電力
X: 極低消費電力
10SG: 050、065、085、110、165、210、250、280、450、550
10SX: 050、065、085、110、165、210、250、280、450、550
ファミリ識別コード
10S
G
280
N
2
F
43
I
2
V
G
オプショナル・サフィックス
ES
10S: Stratix 10
17 および 18 番目の文字
エンジニアリング・サンプル (ES)
ファミリ種別コード
G: GX FPGA
X: ARM Cortex-A53 搭載
SX SoC FPGA
パッケージ材料
トランシーバ数
H:
K:
N:
S:
U:
Y:
G: RoHS 6
P: 鉛
パッケージ・タイプ
24
36
48
72
96
144
F: Fine line BGA
FPGA ファブリック・スピード・グレード
パッケージ・コード
35:
43:
45:
48:
50:
53:
55:
1152 ピン、35x35 mm
1760 ピン、42.5x42.5 mm
1932 ピン、45x45 mm
2112 ピン、47.5x47.5 mm
2397 ピン、50x50 mm
2597 ピン、52.5x52.5 mm
2912 ピン、55x55 mm
デバイス
遅
速
1
2
3
4
5
6
7
8
Stratix 10 GX
Stratix 10 SX
Arria 10 (GX、GT) デバイスの製品コード
パッケージ・タイプ
トランシーバ数
E:
H:
K:
N:
R:
S:
U:
ファミリ識別コード
10A
F: FineLine BGA
U: Ultra Fineline BGA
12
24
36
48
66
72
96
動作温度範囲
E: 拡張温度範囲 (0 ∼ 100 ˚C)
I: インダストリアル用温度範囲 (–40 ∼ 100 ˚C)
X
024
K
2
F
40
E
2
オプショナル・サフィックス
SNE
10A: Arria 10
パッケージ・コード
ファミリ種別コード
19:
27:
29:
34:
35:
40:
45:
X: 17.4 Gbps トランシーバ
T: 28.1 Gbps トランシーバ
デバイス・タイプ
10AX: 016、022、027、032、048、057、066、090、115
10AT: 090、115
15 番目の文字: 電力プロファイル
S: スタンダード
L: 低
V: Smart VID (Smart Voltage ID)
484 ピン
672 ピン
780 ピン
1,152 ピン
1,152 ピン
1,517 ピン
1,932 ピン
トランシーバ
スピード・グレード
2
FPGA ファブリック
スピード・グレード
遅
速
1
17 および 18 番目の文字
エンジニアリング・サンプル (ES)
2
3
遅
速
1
16 番目の文字: パッケージ材料
P: 鉛
G: RoHS 6
3
4
5
アルテラ製品カタログ • 2015 • www.altera.co.jp 36
製 品 コ ード
Arria 10 (SX) SoC デバイスの製品コード
パッケージ・タイプ
トランシーバ数
E:
H:
K:
N:
F: FineLine BGA
U: Ultra Fineline BGA
12
24
36
48
動作温度範囲
E: 拡張温度範囲 (0 ∼ 100 ˚C)
I: インダストリアル用温度範囲 (–40 ∼ 100 ˚C)
ファミリ識別コード
10A
S
027
H
2
F
35
E
2
オプショナル・サフィックス
SNE
10A: Arria 10
15 番目の文字: 電力プロファイル
S: スタンダード
L: 低
V: Smart VID (Smart Voltage ID)
パッケージ・コード
ファミリ種別コード
19:
27:
29:
35:
40:
S: 17.4 Gbps トランシーバ搭載 SoC
デバイス・タイプ
484 ピン
672 ピン
780 ピン
1,152 ピン
1,517 ピン
遅
速
1
2
3
遅
速
4
17 および 18 番目の文字
エンジニアリング・サンプル (ES)
FPGA ファブリック
スピード・グレード
トランシーバ
スピード・グレード
022、
027、
032、
048、
057、
066
10AS: 016、
16 番目の文字: パッケージ材料
P: 鉛
G: RoHS 6
1
5
2
3
MAX 10 デバイスの製品コード
パッケージ・タイプ
機能オプション
SC:
SA:
DC:
DF:
DA:
V:
E:
M:
U:
F:
シングル電源、コンパクト機能
シングル電源、アナログ機能
デュアル電源、コンパクト機能
デュアル電源、フラッシュ機能
デュアル電源、アナログ機能
Wafer-level chip scale (WLCSP)
Plastic-enhanced quad flat pack (EQFP)
Micro FineLine BGA (MBGA)
Ultra FineLine BGA (UBGA)
FineLine BGA (FBGA)
動作温度範囲
ファミリ識別コード
10M
16
DA
U
484
I
7
G
10M: MAX 10
オプショナル・サフィックス
FPGA ファブリック
スピード・グレード
メンバー・コード
02:
04:
08:
16:
25:
40:
50:
2K ロジック・エレメント
4K ロジック・エレメント
8K ロジック・エレメント
16K ロジック・エレメント
25K ロジック・エレメント
40K ロジック・エレメント
50K ロジック・エレメント
C: コマーシャル用温度範囲 (TJ = 0˚C∼85˚C)
I: インダストリアル用温度範囲 (TJ = –40˚C∼100˚C)
A: オートモーティブ用温度範囲 (TJ = –40˚C∼125˚C)
パッケージ・コード
WLCSP パッケージ・タイプ
36: 36 ピン、3 x 3 mm
81: 81 ピン、4 x 4 mm
EQFP パッケージ・タイプ
144: 144 ピン、22 x 22 mm
MBGA パッケージ・タイプ
153: 153 ピン、8 x 8 mm
37 アルテラ製品カタログ • 2015 • www.altera.co.jp
6 (最速)
7
8
UBGA パッケージ・タイプ
169: 169 ピン、11 x 11 mm
324: 324 ピン、15 x 15 mm
FBGA パッケージ・タイプ
256: 256 ピン、17 x 17 mm
484: 484 ピン、23 x 23 mm
672: 672 ピン、27 x 27 mm
デバイス・オプションまたは出荷方法
G: RoHS6
ES: エンジニアリング・サンプル
製 品 コ ード
Stratix V (GT、GX、GS、E) デバイスの製品コード
トランシーバ数
E:
H:
K:
N:
R:
エンベデッド
ハード IP ブロック
5SE:
5SGS:
5SGT:
5SGX:
–
M、E
M
M、E
12
24
36
48
66
パッケージ・タイプ
F: FineLine BGA
H: Hybrid FineLine BGA
動作温度範囲
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
ファミリ識別コード
5S
GX
M
A5
K
3
F
35
C
2
オプショナル・サフィックス
LNES
5S: Stratix V
L: 低消費電力デバイス
N: RoHS 5
ES: エンジニアリング・サンプル
ファミリ種別コード
GX:
GT:
GS:
E:
14.1 Gbps トランシーバ
28.05 Gbps トランシーバ
DSP オリエンテッド
最大ロジック集積度、
トランシーバなし
パッケージ・コード
メンバー・コード
GX
GT
GS
E
A3
A4
A5
A7
A9
AB
B5
B6
B9
BB
C5
C7
D3
D4
D5
D6
D8
E9
EB
29: 780 ピン
35: 1,152 ピン
40: 1,517 ピン
43: 1,760 ピン
45: 1,932 ピン
トランシーバ
スピード・グレード
Stratix V GX/GS FPGA のみ
1: 14.1 Gbps
2: 12.5 Gbps
3: 8.5 Gbps
FPGA ファブリック・スピード・グレード
デバイス
Stratix V GT
Stratix V GX
Stratix V GS
Stratix V E
Stratix V GT FPGA のみ
2: 28.05 Gbps
3: 25.78 Gbps
遅
速
1
✓
✓
✓
2
✓
✓
✓
3 4 5
✓
✓ ✓
✓ ✓
6
7
8
✓ ✓ ✓
Arria V (GT、GX、GZ) デバイスの製品コード
トランシーバ数
D:
E:
G:
H:
K:
9 (Arria V GX および GT デバイスのみ)
12 (Arria V GZ デバイスのみ)
18 (Arria V GX および GT デバイスのみ)
24
36
パッケージ・タイプ
F : FineLine BGA
H: Hybrid FineLine BGA
動作温度範囲
エンベデッド・ハード IP ブロック
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲
(15の場合–40∼100°C)
(13の場合–40∼100°C)
5AGX: B, M, F
5AGT: M, F
5AGZ: M
ファミリ識別コード
5A
GX
B
A7
D
4
F
27
C
4
オプショナル・サフィックス
NES
L:
G:
N:
ES:
5A : Arria V
ファミリ種別コード
GX: 6 Gbps トランシーバ
GT: 10 Gbps トランシーバ
GZ: 12.5 Gbps トランシーバ
パッケージ・コード
メンバー・コード
GX
GT
GZ
A1
A3
A5
A7
B1
B3
B5
B7
C3
C7
D3
D7
E1
E3
E5
E7
トランシーバ
スピード・グレード
Arria V GX FPGA のみ
4: 6.5536 Gbps
6: 3.125 Gbps
Arria V GT および GZ FPGA のみ
3: 10.3125 Gbps
Arria V GZ FPGA のみ
2: 12.5 Gbps
低消費電力デバイス
RoHS 6
RoHS 5
エンジニアリング・サンプル
27: 672 ピン
29: 780 ピン
(Arria V GZ FPGA のみ)
31: 896 ピン
35: 1,152 ピン
FPGA ファブリック・スピード・グレード
40: 1,517 ピン
デバイス
Arria V GX
Arria V GT
Arria V GZ
遅
速
1
2
3 4 5 6 7
✓ ✓ ✓ ✓
✓
✓
✓ ✓
8
アルテラ製品カタログ • 2015 • www.altera.co.jp 38
製 品 コ ード
Arria V (SX、ST) SoC デバイスの製品コード
トランシーバ数
D:
E:
G:
H:
K:
パッケージ・タイプ
9
12
18
30 (Arria V SX デバイスのみ)
30 (Arria V ST デバイスのみ)
F: FineLine BGA
動作温度範囲
エンベデッド・ハード IP ブロック
5ASX: B、M、F
5AST: F
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
ファミリ識別コード
5A
ST
F
D5
K
4
F
40
I
5
オプショナル・サフィックス
NES
5A : Arria V
N: RoHS 5
ES: エンジニアリング・サンプル
ファミリ種別コード
SX: 6 Gbps トランシーバ
ST: 10 Gbps トランシーバ
パッケージ・コード
メンバー・コード
SX
ST
B3
B5
D3
D5
FPGA ファブリック・スピード・グレード
31: 896 ピン
35 : 1,152 ピン
40 : 1,517 ピン
トランシーバ
スピード・グレード
遅
速
デバイス
1
2
Arria V SX
Arria V ST
Arria V SX FPGA のみ
6: 3.125 Gbps
3 4 5 6 7
✓ ✓ ✓ ✓
✓
✓
8
Arria V SX FPGA のみ
4: 6.375 Gbps
Arria V ST FPGA のみ
3: 10.3125 Gbps
Cyclone V (E、GX、GT) デバイスの製品コード
パッケージ・タイプ
トランシーバ数
B:
F:
A:
C:
D:
E:
エンベデッド・ハード IP ブロック
5CE: B、F
5CGX : B、F
5CGT : F
ファミリ識別コード
5C
GX
B
F: FineLine BGA
H: Hybrid FineLine BGA
M: Micro FineLine BGA
3
4
5
6
9
12
C3
動作温度範囲
A: オートモーティブ用温度範囲 (–40∼125°C)
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
B
6
F
23
C
7
NES
5C: Cyclone V
オプショナル・サフィックス
N: RoHS 5
ES: エンジニアリング・サンプル
ファミリ種別コード
E: エンハンスト・ロジック / メモリ
GX: 3 Gbps トランシーバ
GT: 6 Gbps トランシーバ
メンバー・コード
E
GX
GT
A2
A4
A5
A7
A9
C3
C4
C5
C7
C9
D5
D7
D9
パッケージ・コード
トランシーバ
スピード・グレード
Cyclone V GX FPGA のみ
6: 3.125 Gbps
7: 2.5 Gbps
Cyclone V GT FPGA のみ
5: 6.144 Gbps
39 アルテラ製品カタログ • 2015 • www.altera.co.jp
11:
301 ピン
13:
383 ピン
15 (M): 484 ピン
15 (U): 324 ピン
17:
256 ピン
19:
484 ピン
23:
484 ピン
27:
672 ピン
31:
896 ピン
35:
1,152 ピン
FPGA ファブリック・スピード・グレード
デバイス
Cyclone V GT
Cyclone V GX
Cyclone V E
遅
速
1
2
3
4
5
6
7 8
✓
✓ ✓ ✓
✓ ✓ ✓
製 品 コ ード
Cyclone V (SE、SX、ST) SoC デバイスの製品コード
パッケージ・タイプ
トランシーバ数
F: FineLine BGA
U: Ultra FineLine BGA
C: 6
D: 9
動作温度範囲
エンベデッド・ハード IP ブロック
A: オートモーティブ用温度範囲 (–40∼125°C)
C: コマーシャル用温度範囲 (0∼85°C)
I: インダストリアル用温度範囲 (–40∼100°C)
5CSE: B、M
5CSX: F
5CST: F
ファミリ識別コード
5C
ST
F
D6
D
4
F
31
C
6
S
オプショナル・サフィックス
NES
5C: Cyclone V
N: RoHS 5
ES: エンジニアリング・サンプル
ファミリ種別コード
SX
ST
A2
A4
A5
A6
C2
C4
C5
C6
D5
D6
S: シングル・コア
19: 484 ピン
23: 672 ピン
31: 896 ピン
メンバー・コード
SE
シングル・コア・オプション
パッケージ・コード
SE: エンハンスト・ロジック / メモリ搭載 SoC
SX: 3 Gbps トランシーバ搭載 SoC
ST: 6 Gbps トランシーバ搭載 SoC
(ハード IP ブロックが「B」の製品のみ対応)
FPGA ファブリック・スピード・グレード
トランシーバ
スピード・グレード
速
デバイス
Cyclone V SX/ST FPGA のみ
5: 6.144 Gbps
6: 3.125 Gbps
1
遅
2
3
4
5
Cyclone V SE
Cyclone V SX
Cyclone V ST
6
✓
✓
✓
7
✓
✓
✓
8
✓
✓
✓
Stratix IV (E、GX、GT)、Cyclone IV (E、GX)、Cyclone III、Arria II GZ、Arria II GX、MAX V、MAX II デバイスの製品コード
パッケージ・タイプ
トランシーバ数
トランシーバ内蔵 FPGA デバイス
(GX/GZ/GT) のみに適用
C:
D:
E:
F:
4
8
12
16
G:
H:
K:
N:
20
24
36
48
M:
B: ボール・グリッド・アレイ (BGA)
E: エンハンスト薄型クアッド・フラット・バック Q:
T:
F: FineLine BGA
U:
H: Hybrid FineLine BGA
製品ライン・サフィックス
MAX II デバイスのみに適用
デバイス・コア電圧を示す
G : 1.8 V VCCINT デバイス
ブランク: 2.5 V 又は 3.3 V VCCINT デバイス
Z : ゼロ・パワー・デバイス
動作温度範囲
Micro BGA
プラスチック・クアッド・フラット・バック
薄型クアッド・フラット・バック
Ultra FineLine BGA
A: オートモーティブ用 (–40∼125°C)
C: コマーシャル用 (0∼85 ˚C)
I: インダストリアル用 (–40∼100 ˚C)
M: ミリタリー用 (–55∼125 ˚C)
オプショナル・サフィックス
ファミリ識別コード
EP4SE:
EP4SGX:
EP4S:
EP4CE:
EP4CGX:
EP3CLS:
EP3C:
EP2AGZ:
EP2AGX:
5M:
EPM:
Stratix IV E
Stratix IV GX
Stratix IV GT
Cyclone IV E
Cyclone IV GX
Cyclone III LS
Cyclone III
Arria II GZ
Arria II GX
MAX V
MAX II
EP4SGX
230
K
F
40
C
2
NES
L:
G:
N:
ES:
デバイス・タイプ
EP4SE:
EP4SGX:
EP4S:
EP4CE:
EP4CGX:
EP3CLS:
EP3C:
EP2AGZ:
EP2AGX:
5M:
EPM:
110、230、290、360、530、820
70、110、230、290、360、530
40G、100G
6、10、15、30、40、55、75、115
15、22、30、50、75、110、150
70、100、150、200
5、10、16、25、40、55、80、120
225、300、350
20、30、45、65、95、125、190、260
40、80、160、240、570、1270、2210
240、570、1270、2210
パッケージ・コード
29:
35:
40:
43:
45:
780 ピン
1,152 ピン
1,517 ピン
1,760 ピン
1,932 ピン
低消費電力デバイス
RoHS 6
RoHS 5
エンジニアリング・サンプル
FPGA ファブリック・スピード・グレード
デバイス
Stratix IV E
Stratix IV GX
Stratix IV GT
Cyclone IV E
Cyclone IV GX
Cyclone III LS
Cyclone III
Arria II GZ
Arria II GX
MAX V
MAX II
遅
速
1
2
✓
✓
✓ ✓
3 4 5
✓ ✓
✓ ✓
✓
6
7
8
✓ ✓ ✓
✓ ✓ ✓
✓ ✓
✓ ✓ ✓
✓ ✓
✓ ✓ ✓ ✓
✓ ✓
✓ ✓ ✓
アルテラ製品カタログ • 2015 • www.altera.co.jp 40
製 品 コ ード
シリアル・コンフィギュレーション・デバイスの製品コード
集積度 (Mb）
動作温度範囲
256: 256 Mb
512: 512 Mb
1024: 1,024 Mb
ファミリ識別コード
EPCQL
I: インダストリアル用温度範囲 (–40∼85°C)
1024
F
24
I
N
EPCQL: Arria 10 デバイス (1.8 V)
オプショナル・サフィックス
N: RoHS 5
パッケージ・タイプ
F: Fineline BGA
パッケージ・コード
24: 24 ピン
集積度 (Mb）
16: 16 Mb
32: 32 Mb
64: 64 Mb
128: 128 Mb
256: 256 Mb
512: 512 Mb
ファミリ識別コード
EPCQ
パッケージ・コード
8: 8 ピン
16: 16 ピン
512
S
I
16
EPCQ: 28nm およびそれ以前の FPGA 向け (3.0∼3.3 V)
N
オプショナル・サフィックス
N: RoHS 5
パッケージ・タイプ
S: Small outline
動作温度範囲
I: インダストリアル用温度範囲 (–40∼85°C)
41 アルテラ製品カタログ • 2015 • www.altera.co.jp
E N P I R I O N 電 源 ソ リュ ー ショ ン・ポ ート フ ォリ オ
Enpirion 電源ソリューション
www.altera.co.jp/power
アルテラは、先進のプロセス・テクノロジを活用して FPGA および CPLD を開発し、高性能かつ高集積のロジック・デバイスを提供し
ます。増大する電源に対する技術的な要求に対応するため、
アルテラの Enpirion 製品は、インダクタを組み込んだ業界初のパワー・
システム・オンチップ（PowerSoC）DC-DC コンバータのファミリを提供します。Enpirion の PowerSoC DC-DC コンバータは、業界を
リードする高い効率、小さな実装面積、低ノイズ性能を実現します。
Powering Your Innovation with Enpirion PowerSoC
主要なIP
（Intellectual Property）
インテグレートされた
電源管理システム
電力に関する
最も厳しい課題を克服
・高周波数での電力変換
業界をリードする統合 PowerSoC
・性能の最大化
・革新的な磁気工学
DC-DC 降圧コンバータ
・システム消費電力の低減
・電力密度の向上
・電源の高度なパッケージ化と構成
・システムの信頼性の向上
インダクタ
コントローラ
・収益化までの期間短縮
MOSFET x 2
高周波フィルタ・キャパシタ
アルテラ製品カタログ • 2015 • www.altera.co.jp 42
E N P I R I O N 電 源 ソ リュ ー ション・ポ ー ト フ ォリ オ
Enpirion PowerSoC DC-DC 降圧型
コンバータにより これまでにない
電力密度と性能を実現
PowerSoC との比較
システム電源デザインに関する、現在と未来の課題に対応します。
PowerSoC—他のソリュー
ションに比べ、25%～50
小さい実装面積を実現
最高の電力密度と最小の実装面積
他のディスクリート・スイッチング・レギュレータやモジュールと比べて、
Point-of-load として要求されるプリント基板の面積、および高さを大幅に
縮小しました。
高い効率と熱のパフォーマンス
最大 96% の効率で最適化されています。高効率デバイスはインダストリア
ル用グレード (- 40 ℃～85 ℃) で、多くは 85℃ の周囲温度でも負荷ディ
競合他社のモジュール
レーティングやエアフローを必要としません。
最少の部品点数と信頼性の向上
PowerSoC は完全な電源システムとして設計され、
シミュレーション、特性
評価、検証、製造検査されています。部品点数の削減と、綿密に制御された
IC 製造プロセスにより、MTBF が 45,000 年という最高の信頼性が実現さ
競合他社のディスクリート・レギュレータ
れています。
容易な設計と市場投入期間の短縮
インダクタと補償回路を内蔵した PowerSoC により、即使用可能なデザイ
ンが実現できます。ディスクリート・スイッチング・レギュレータと比べてデ
VIN
ザインの繰り返しリスクが大幅に抑えられ、少ないデザイン・ステップで開
CIN
Enpirion PowerSoC
I
発できます。
ゲート・
ドライブ
完全に検証された電源ソリューション
VOUT
MOSFETs
インダクタ
COUT
完全に検証されたプリント基板のレイアウトと技術資料により、ほぼ
100% の確率で初回のテストに合格できます。
PW
M
PWM
Con
制御trol
VFB
エラー・
アンプ
Compensation
補償回路
Network
ネットワーク
600 mA
400 mA
2 x 1.75 mm 2.5 x 2.25 mm
600 –1500 mA
3 x 3 mm
1.5–3 A
6 x 4 mm
電源ソリューションで最小の実装面積
43 アルテラ製品カタログ • 2015 • www.altera.co.jp
3– 4 A
7 x 4 mm
4–9 A
11 x 8 mm
9–12 A
10 x 11 mm
(パッケージサイズは実寸大）
E N P I R I O N 電 源 ソ リュ ー ショ ン・ポ ート フ ォリ オ
低放射ノイズ
Enpirion 電源ソリューション
競合製品
Enpirion 電源ソリューション
競合製品
低リップル
入力
出力
帯域幅
入力
出力
帯域幅
高速ダイナミック応答
Enpirion 電源ソリューション
競合製品
入力
出力
入力
出力
アルテラ製品カタログ • 2015 • www.altera.co.jp 44
E N P I R I O N 電 源 ソ リュ ー ション・ポ ー ト フ ォリ オ
オートモーティブ・グレード・オプション
u Q F N1 4
2 .0
1 .7 5
0 .9
21
•
EP 535[x] HUI 2
0.6
2. 4
– 5. 5
1. 80 – 3. 3
uQ F N1 6
2 .5
2 .2 5
1 .1
14
EP 535[x] LUI 2
0.6
2. 4
– 5. 5
0. 60 – 注 1
u Q F N1 6
2 .5
2 .2 5
1 .1
14
EP 53A[x] HQI 2
1.0
2. 4
– 5. 5
1. 80 – 3. 3
Q F N1 6
3 .0
3 .0
1 .1
21
EP 53A[x] LQI 2
1.0
2. 4
– 5. 5
0. 60 – 注 1
Q F N1 6
3 .0
3 .0
1 .1
21
•
EN6310QI
1.0
2. 7
– 5. 5
0. 60 – 3. 3
Q F N3 0
4 .0
5 .0
1 .8 5
65
•
•
EP 53F8QI
1.5
2. 4
– 5. 5
0. 60 – 注1
Q F N1 6
3 .0
3 .0
1 .1
40
•
•
EN5319QI
1.5
2. 4
– 5. 5
0. 60 – 注 1
Q F N2 4
4 .0
6 .0
1 .1
55
•
•
EN5329QI
2.0
2. 4
– 5. 5
0. 60 – 注 1
Q F N2 4
4 .0
6 .0
1 .1
55
•
•
EN5339QI
3.0
2. 4
– 5. 5
0. 60 – 注 1
Q F N2 4
4 .0
6 .0
1 .1
55
•
•
EN6337QI
3.0
2. 5
– 6. 6
0. 75 – 注 1
Q F N3 8
4 .0
7 .0
1 .8 5
75
•
•
•
•
•
EN6347QI
4.0
2. 5
– 6. 6
0. 75 – 注 1
Q F N3 8
4 .0
7 .0
1 .8 5
75
•
•
•
•
•
EN2342QI
4.0
4. 5
– 14. 0
0. 75 – 5. 0
Q F N6 8
8 .0
1 1 .0
3 .0
200
•
•
•
•
•
EN5364QI
6.0
2. 4
– 6. 6
0. 60 – 注 1
Q F N6 8
8 .0
1 1 .0 1 .8 5
160
•
•
•
•
•
•
EN5367QI
6.0
2. 5
– 5. 5
0. 60 – 注 1
Q F N5 4
1 0 .0
5 .5
3 .0
160
•
•
•
•
EN6360QI
8.0
2. 5
– 6. 6
0. 60 – 注 1
Q F N6 8
8 .0
1 1 .0
3 .0
190
•
•
•
•
•
•
EN5394QI
9.0
2. 4
– 6. 6
0. 60 – 注 1
Q F N6 8
8 .0
1 1 .0 1 .8 5
190
•
•
•
•
•
•
EN63A0QI
12.0
2. 5
– 6. 6
0. 60 – 注 1
Q F N7 6
1 0 .0 1 1 .0
225
•
•
•
•
•
•
VOUT 範囲
(VDC)1
パッケージ
(ピン)
L
W
H
3 .0
•
並列機能
0. 60 – 注 1
VIN 範囲
(VDC)
出力同期
– 5. 5
IOUT
(A)
入力同期
2. 5
PN
マージニング
0.4
(mm)
パワーグッド (PowerOK)
抵抗 VOUT 調整
EP 5348UI
パッケージ・サイズ
VID VOUT 調整
ソリューション・サイズ (mm2)3
プログラマブル・ソフトスタート
PowerSoC 製品詳細
3 ピン
•
3 ピン
•
3 ピン
•
3 ピン
•
•
•
•
•
•
注：
定義：
1. 最大 VOUT = VIN – VDROPOUT、ただし、VDROPOUT = RDROPOUT x 負荷電流。
∙ インダストリアル用 (I) 温度範囲 = - 40℃ ～ + 85℃ の認定取得済み
•
•
VDROPOUT の計算についてはデバイス・データシートをご覧ください。
∙ VID = 電圧 ID コード・ピンを使用した出力電圧プログラミング
両面実装 PCB デザインではさらに小型化が可能な場合があります。
∙ 入出力同期 = レギュレータの周波数を制御して入出力電圧リップルを削減させる機能
2. [x] =「8」
：PWM のみ、
「7」
：低負荷モード。オートモーティブ・グレード品は「8」のみ。 ∙ マージニング = 選択可能なパーセント分の VOUT を強制的に電圧変動範囲から
はみ出させる機能 (ピンを 2 本使用)
3. 推奨する外部コンポーネントをすべて搭載した片面実装 PCB のサイズ見積もり。
Enpirion 製品の一覧については、www.altera.co.jp/power をご覧ください。
45 アルテラ製品カタログ • 2015 • www.altera.co.jp
E N P I R I O N 電 源 ソ リュ ー ショ ン・ポ ート フ ォリ オ
FPGA 向け製品一覧
アルテラは、FPGA の電力要件に対応する検証済み電源ソリューションを多数提供しています。
最大 lLOAD
(A)
ソリューション
説明
VIN 範囲 (V)
VOUT 範囲 (V)1
コア
消費電力2
低ノイズ3
1 60
E C 7401QI
4 相パルス幅変調 (PWM) コントローラ
4 .5 – 1 4
0 .6 – 5 .0
•
40
E D8101P 0x QI
PMBus 対応 単層デジタル・コントローラ
4 .5 – 1 4
0 .6 – 5 .0
•
40
E D8106N0x QI
単層デジタル・コントローラ
4 .5 – 1 4
0 .6 – 5 .0
•
12
E N63A0QI
高性能 12 A PowerSoC、並列運転機能
2 .5 – 6 .6
0 .6 – V I N - V DR OP OU T
•
•
8
E N6360QI
高性能 8 A PowerSoC、並列運転機能
2 .5 – 6 .6
0 .6 – V I N - V DR OP OU T
•
•
6
E N5367QI
6 A PowerSoC
2 .5 – 5 .5
0 .6 – V I N - V DR OP OU T
4
E N2342QI
4 A PowerSoC、EN2360QI とピン互換
4 .5 – 1 4
0 .7 5 – 5 .0
•
•
4
E N6347QI
高性能 4 A PowerSoC
2 .5 – 6 .6
0 .7 5 – V I N - V DR OP OU T
•
•
3
E N6337QI
高性能 3 A PowerSoC
2 .5 – 6 .6
0 .7 5 – V I N - V DR OP OU T
•
•
3
E N5339QI
3 A PowerSoC、EN5329/19QI とピン互換
2 .4 – 5 .5
0 .6 – V I N - V DR OP OU T
2
E R2120QI
MOSFET 内蔵 2 A スイッチング・レギュレータ
5 .0 – 1 4
0 .6 – 1 2
2
E N5329QI
2 A PowerSoC、EN5339/19QI とピン互換
2 .4 – 5 .5
0 .6 – V I N - V DR OP OU T
•
1.5
E N5319QI
1.5 A PowerSoC、EN5339/29QI とピン互換
2 .4 – 5 .5
0 .6 – V I N - V DR OP OU T
•
1
E R3110DI
MOSFET 内蔵 1 A スイッチング・レギュレータ
3 .0 – 3 6
0 .6 – 1 2
•
1
E N6310QI
高性能 1 A PowerSoC
2 .7 – 5 .5
0 .6 – 3 .3
•
1
E P53A8xQI
超小型 1 A PowerSoC
2 .4 – 5 .5
0 .6 – V I N - V DR OP OU T
1
E Y1501DI
1 A リニア・レギュレータ
2 .2 – 6
0 .8 – 5
0.6
E P5358xQI
超小型 0.6 A PowerSoC
2 .4 – 5 .5
0 .6 – V I N - V DR OP OU T
0.5
E R3105QI
MOSFET 内蔵 0.5 A スイッチング・レギュレータ
3 .0 – 3 6
0 .6 – 3 4
•
0.15
E Y1603T I
150 mA 低 IQ リニア・レギュレータ
6 .0 – 4 0
2 .5 – 1 2
•
•
0.05
E Y1602SI
50 mA 低 IQ リニア・レギュレータ
6 .0 – 4 0
2 .5 – 1 2
•
•
•
•
•
•
•
•
•
•
その他の機能製品
製品
説明
ES10 10QI
12 V 配電 ホット・スワップ・コントローラ
ES10 30QI
4 チャネル電源レール・シーケンサ
注：
1. VDROPOUT 値についてはデバイス・データシートをご覧ください。
2. FPGA コア・レールの電源精度、
リップル、および過渡電流要件を満たします。
3. 低出力電圧リップル、CISPR 22 クラス B エミッション規格を満たします。
アルテラ製品カタログ • 2015 • www.altera.co.jp 46
開発ツール
Quartus Prime 開発ソフトウェア
www.altera.co.jp/software
Quartus Prime 開発ソフトウェアは、CPLD、FPGA および SoC 設計において、最も優れた性能と生産性を実現する開発ソフトウェア
です。お客様の設計コンセプトを実現すべく最短のパスをご提供いたします。Quartus Prime 開発ソフトウェアは、論理合成、
スタ
ティック・タイミング解析、ボードレベル・シミュレーション、
シグナル・インテグリティ解析、およびフォーマル検証など、多くのサード
パーティ・ツールにも対応します。
Quartus Prime 開発ソフトウェア・デザイン・フロー
利用可能な機能
Quartus Prime 開発ソフトウェアの主な機能
Cyclone、MAX、Arria II デバイス・サポート
デバイス・サポート
スタンダード
エディション
(有償)
31
3
3
Arria 10 デバイス・サポート
3
3
3
3
3
有償オプション
3
3
3
3
3
32
3
IP Base Suite
Qsys (システム統合ツール)
Rapid Recompile
(小規模なデザイン修正を高速にコンパイル)
BluePrint Platform Designer
機能シミュレーション
論理合成
タイミングおよび
パワー検証
インシステム・デバッグ
3
3
3
ModelSim-Altera Edition ソフトウェア
33
33
33
Spectra-Q™ Synthesis
3
3
3
Spectra-Q Hybrid Placer
34
3
Spectra-Q Router
34
3
TimeQuest スタティック・タイミング解析
3
3
3
PowerPlay Power Analyzer (消費電力解析)
3
3
3
SignalTapTM II ロジック・アナライザ5
35
3
3
Transceiver toolkit
3
3
JNEye リンク解析ツール
3
3
3
3
3
3
3
3
有償オプション
有償オプション
有償オプション
有償オプション
有償オプション
オペレーティング・
Windows/Linux (64ビット) サポート
システム (OS) サポート
Nios II エンベデッド・デザイン・スイート
システム・デザイン・
ソフトウェア
3
ModelSim®-Altera Starter Edition ソフトウェア
フィッタ (配置配線)
配置・配線
プロ
エディション
(有償)
Arria および Stratix デバイス・サポート
マルチプロセッサ・サポート
(コンパイル時間をさらに短縮)
デザイン・エントリー
ライト
エディション
(無償)
DSP Builder
アルテラ SDK for OpenCL
注：
1. Arria II FPGA - EP2AGX45 デバイスのみサポート。
2. Stratix V、Arria V、Cyclone V に使用可能。
3. 別途ライセンスが必要。
4. Arria 10、Stratix V、Arria V、Cyclone V に使用可能。
5. TalkBack 機能がイネーブルされている場合に使用可能。
47 アルテラ製品カタログ • 2015 • www.altera.co.jp
開発ツール
Quartus Prime 開発ソフトウェア
・サポート
サードパーティー
検証
性能およびタイミング収束手法
デザイン・フロー手法
Quartus Prime 開発ソフトウェアの概要
BluePrint Platform
Designer
I/O デザインをリアルタイムに規則チェックして迅速に作成するプラットフォーム・デザイナ・ツール
Pin Planner
高集積およびピン数の多いデザインのピン・アサインメントの割り当ておよび管理のプロセスを簡略化
Qsys
階層手法とネットワーク・オンチップ・アーキテクチャに基づく高性能インタコネクトを使用した、IP ファン
クションとサブシステム (IP ファンクションの集合)を統合するシステム開発を自動化
標準 IP コア
アルテラとアルテラのサードパーティ IP パートナーが提供する IP コアを使用して、システム・レベル・デ
ザインの構築を可能に
論理合成
System Verilog と VHDL 2008 をサポート対象の言語に追加
スクリプト・サポート
グラフィカル・ユーザー・インタフェース (GUI) デザインだけでなく、
コマンド・ライン操作と Tcl スクリプト
もサポート
Rapid Recompile
コンパイル時間を最短 1/4 (フル・コンパイル後の小規模なデザイン変更の場合) に短縮して生産性を最
大限に向上。
タイミング収束も大幅に改善
物理合成
デザインの配置配線後の遅延情報を使用し、性能を向上
デザイン・スペース・
エクスプローラ (DSE)
最適結果を見つける Quartus Prime 開発ソフトウェア設定の組み合わせを自動的に反復処理することによ
り性能を改善
拡張クロス・
プロービング
検証ツールとデザイン・ソース・ファイル間のクロス・プロービングをサポート
最適化アドバイザー
性能、
リソース使用率、および消費電力低減を向上するデザイン固有のアドバイスを提供
Chip planner
タイミング収束を維持しつつ配置配線後のわずかなデザイン変更を数分で実装可能にしながら検証時
間を短縮
TimeQuest
タイミング・アナライザ
業界標準の Synopsys® Design Constraint (SDC) のサポートにより、複雑なタイミング制約の作成、管理、およ
び解析を提供し、高度なタイミング検証を素早く実行
SignalTap II
ロジック・アナライザ1
最多チャネル数、最高クロック速度、最大サンプル容量、および最新トリガ機能をサポートするエンベデッ
ド・ロジック・アナライザ
システム・コンソール
リード / ライト・トランザクションを使用して FPGA をリアルタイムで簡単にデバッグ可能に。データをモニ
ターしたり FPGA に送信するのに役立つ GUI も素早く作成可能
PowerPlay テクノロジ
ダイナミックおよびスタティック消費電力の高精度な解析と最適化が可能
EDA パートナー
論理合成、機能およびタイミング・シミュレーション、
スタティック・タイミング解析、ボードレベル・シミュ
レーション、シグナル・インテグリティ解析、そしてフォーマル検証用の EDA ソフトウェア・サポートを提供
パートナーのリストについては、www.altera.co.jp/eda-partners をご覧ください。
注：
1. Quartus Prime ライト・エディション・ソフトウェアでは、Talkback 機能を有効にすることで利用可能です。
今すぐ設計を開始するために、
Step 1: 無償版 Quartus Prime ライト・エディション・ソフトウェアをダウンロード
www.altera.co.jp/download
Step 2: オンライン・トレーニングで基礎から学習する
www.altera.co.jp/training
(ソフトウェアのインストール後に、
「ようこそ」画面でオンライン・トレーニングにアクセスすることも可能です。)
Step 3: FPGA マスター養成講座を受講する
www.altera.co.jp/training
アルテラ製品カタログ • 2015 • www.altera.co.jp 48
開発ツール
Quartus Prime 開発ソフトウェア
Quartus Prime 開発ソフトウェアを活用することで今日から生産性を向上できます。
製品コード
SW-QUARTUS-SE-FIX
リニューアル：SWR-QUARTUS-SE-FIX
説明
Fixed ライセンス：1 年間のサブスクリプション — Windows のみ
SW-QUARTUS-SE-FLT
リニューアル：SWR-QUARTUS-SE-FLT)
シートの追加：SW-QUARTUS-SE-ADD
Floating ラインセンス：1 年間のサブスクリプション — Windows/Linux
ModelSim-Altera Edition ソフトウェア
SW-MODELSIM-AE
リニューアル：SWR-MODELSIM-AE
Quartus Prime 開発ソフトウェアのスタンダード・エディションとライト・エディションの両
方で使用可能。
ライン制限なしで、Starter Edition より 33% 高速。
ModelSim-Altera Starter Edition ソフトウェア
無償
Quartus Prime 開発ソフトウェアのスタンダード・エディションとライト・エディションの
両方で使用可能 (ライン制限あり)。ModelSim-Altera Starter Edition ソフトウェアは小規模
FPGA でのシミュレーションに有効です。
49 アルテラ製品カタログ • 2015 • www.altera.co.jp
開発ツール
アルテラ SDK for OpenCL
www.altera.co.jp/opencl
アルテラ SDK for OpenCL1 を使用すると、FPGA デザインの複雑性を抽象化し、
アプリケーションを FPGA に簡単に実装できるた
め、
ソフトウェア・プログラマは、OpenCL 構造を追加した ANSI C ベースの言語である OpenCL C において、ハードウェアで高速化
したカーネル関数を作成できます。FPGA はアクセラレータとしてカスタマイズした小さなスケーラ、多くのベクタを持つプロセッ
シング・ユニット、パイプラインの深いハードウェアの作成が可能であり、低消費電力で完全なカスタム・アクセラレータが作成でき
るため、FPGA は CPU および GPU と比較しても大きく優れています。
アルテラ SDK for OpenCL の機能
オフライン・コンパイラ (aoc)
アルテラ OpenCL
ユーティリティ (aocl)
アルテラ SDK for OpenCL
ライセンス
• OpenCL カーネル・コード用 GCC ベース・モデル・コンパイラ
• ボード・インストールの診断
• フラッシュあるいは FPGA イメージのプログラミング
• ボード・ドライバのインストール (通常は PCIe を使用)
• 1 年間のライセンス2
• Fixed ライセンスおよび Floating ライセンスが利用可能
• 60 日間の評価ライセンスが利用可能
• Microsoft Windows 8.1
オペレーティング・システム
• Microsoft 64 ビット Windows 7
• Red Hat Enterprise 64 ビット Linux (RHEL) 6.x
メモリ要件
• 16 GB 以上の RAM
OpenCLTM および OpenCL ロゴは、Khronos 社の許可を得て使用する Apple Inc のトレードマークです。
注：
1. 製品は Khronos 社公開のスペックに基づいており、Khronos 社のコンフォーマンス・テストに合格しています。現在のコンフォーマンス基準については
www.khronos.org/conformance をご覧ください。
2. OpenCL のライセンスで、OpenCL ソフトウェアから Quartus Prime 開発ソフトウェアを使用することが可能ですが、使用できる機能に制限があります。
Quartus Prime 開発ソフトウェアの全ての機能にアクセスするには、Quartus Prime 開発ソフトウェアのスタンダード・エディション・ライセンスが必要です。
アルテラ製品カタログ • 2015 • www.altera.co.jp 50
開発ツール
SoC エンベデッド・デザイン・スイート
www.altera.com/soc-eds
アルテラ SoC エンベデッド・デザイン・スイート (EDS) は、
アルテラ SoC を使用した組込みソフトウェア開発に向けた包括的な
ツール・スイートです。SoC EDS は、開発ツール、ユーティリティ・プログラム、
ランタイム・ソフトウェアおよびデザイン例で構成さ
れており、
ファームウェアおよびアプリケーション・ソフトウェア開発の迅速な開始を可能にします。
アルテラ SoC EDS には、ARM
Development Studio (DS-5) Altera Edition ツールキットが含まれています。
SoC エンベデッド・デザイン・スイート
利用可能な機能
SoC EDS の主な機能
Linux アプリケーションによるイーサネット経由のデバッグ
DS-5 アルテラ・
エディションの特徴
ライト
エディション
(無償)
スタンダード
エディション
3
3
USB-Blaster™ II ケーブル経由のデバッグ
· ボード立ち上げ
· デバイス・ドライバの開発
· オペレーティング・システム (OS) の移植
· ベアメタル・プログラミング
· ARM CoreSight トレース・サポート
3
DSTREAM 経由のデバッグ
· ボード立ち上げ
· デバイス・ドライバの開発
· オペレーティング・システム (OS) の移植
· ベアメタル・プログラミング
· ARM CoreSight トレース・サポート
3
FPGA に対応したデバッグ
· ペリフェラル・レジスタの自動生成
· CPU ドメインと FPGA ドメイン間のクロス・トリガ
· ARM CoreSight トレース・サポート
· System Trace Module (STM) イベントへのアクセス
3
Streamline パフォーマンス・アナライザのサポート
Linaro コンパイラ
制限あり
3
3
3
コンパイラ・ツール
Sourcery CodeBench Lite ARM EABI GCC
3
ARM Compiler 5
3
ライブラリ
ハードウェア API
3
3
Quartus Prime プログラマ
3
3
SignalTap II ロジック・アナライザ
3
3
アルテラ・ブート・ディスク・ユーティリティ
3
3
デバイス・ツリー・ジェネレータ
3
3
Golden system reference designs for SoC development kits
3
3
Device-wide Asymmetric Multi Processing (AMP)
3
3
Triple Speed Ethernet (TSE) with Modular Scatter Gather Direct Memory
Access (mSGDMA)
3
3
PCIe Root Port with Message Signal Interrupts (MSI)
3
3
その他のツール
デザイン例
ホスト OS サポート
SoC エンベデッド・
デザイン・スイート
Windows 7 64 ビット
3
3
Windows 7 32 ビット
サポートなし
サポートなし
Red Hat Linux 5/6 64 ビット
32 ビット・
ライセンスが
必要
32 ビット・
ライセンスが
必要
無償
有償
価格
51 アルテラ製品カタログ • 2015 • www.altera.co.jp
開発ツール
Nios II プロセッサ・エンベデッド・デザイン・スイート
アルテラの Nios II プロセッサは、世界で最も汎用性に優れたプ
ロセッサであり (ガートナー調べ)、FPGA 業界で最も広く利用され
ているソフトコア・プロセッサです。
このソフトコア・プロセッサは
卓越した柔軟性を備えており、
コスト重視、
リアルタイム制御、セー
フティ・クリティカル (DO-254) やアプリケーション処理といった
ニーズに最適です。
アルテラのすべての FPGA デバイス・ファミリ
は、Nios II プロセッサをサポートしています。
Nios II EDS の内容
ソフトウェア開発に向けた Eclipse ベースの Nios II ソフトウェア構築
ツール (Eclipse 用の Nios II SBT)
· 業界標準の Eclipse IDE ベース
· 新規プロジェクト用ウィザード
· ソフトウェア・テンプレート
· ソース・ナビゲータおよびエディタ
C/C++ 用コンパイラ (GNU)
ソフトウェア・デバッガ / プロファイラ
フラッシュ・プログラマ
エンベデッド・ソフトウェア
· HAL (Hardware Abstraction Layer)
· MicroC/OS-II RTOS (完全評価バージョン)
· NicheStack TCP/IP ネットワーク・スタック—Nios II エディション
· Newlib ANSI-C 標準ライブラリ
· シンプル・ファイル・システム
アルテラ・コマンドライン・ツールおよびユーティリティ
デザイン例
ハードウェア開発ツール
• Quartus Prime 開発ソフトウェア
Nios II EDS：無償のソフトウェア開発環境
Nios II エンベデッド・デザイン・スイート (EDS) は、Nios II
プロセッサおよび Nios II Gen2 プロセッサ向けコードの
開発に必要なすべてのツールおよびソフトウェアを提供
します。
Nios II EDS を使用すれば、以下のことが可能です。
•Eclipse 用の Nios II SBT によるソフトウェア開発：
Nios II SBT は、業界標準の Eclipse をベースにした統
合開発環境で、
ソフトウェア・コードの編集、
コンパイ
ル、デバッグ、およびフラッシュ・プログラミングを行う
ことができます。
•ボード・サポート・パッケージ (BSP) の管理：
Nios II EDS を使用すれば、BSP の管理がさらに容易に
なります。Nios II EDS は、
アルテラが提供する IP 用の
デバイス・ドライバを BSP に自動的に追加します。
さら
に、BSP Editor によってビルド・オプションを完全にコ
ントロールできます。
•無償のネットワーク・ソフトウェアの利用：
Nios II EDS には、
コマーシャル・グレードのネットワー
ク・スタック・ソフトウェアとして、NicheStack TCP/IP
ネットワーク・スタック Nios II エディションが無償で含
まれています。
•RTOS の評価：
Nios II EDS には、定評のある Micrium MicroC/OS-II
RTOS の評価版が含まれています。製品ライセンスは、
Micrium 社から別途購入可能です。
• Qsys システム統合ツール
• SignalTap II エンベデッド・ロジック・アナライザ・プラグイン：
Nios II プロセッサ用
• Qsys システムの低レベル・デバッグ用システム・コンソール
Nios II コミュニティ
Altera Wiki、Altera Forum (ともに英語版)、および
ライセンス
Rocketboards.org ウェブサイトという、数千人の Nios II
Nios II EDS のみならず、Nios II エコノミー・コア IP もまた無償で提
供され、今すぐお手軽に開発を開始できます。
開発者が活発に議論する Nios II コミュニティもあります。
Nios II 標準コアおよび高速コア IP のライセンスは、
スタンドアロン
IP (IP-NIOS) またはエンベデッド IP スイート (IPS-EMBEDDED) の
一部として入手可能です。ロイヤルティー・フリーのため、
ライセン
スは永久使用が可能で、
アルテラのどの FPGA にも使用できます。
エンベデッド IP スイートは、Nios II プロセッサ IP コア、DDR1/2/3
メモリ・コントローラ IP コア、
トリプル・スピード・イーサネット MAC
IP コア、および 16550 互換の UART IOP コアのライセンスを含む、
価値ある組み合わせを提供します。
これらのライセンスは、Nios II クラシックと Gen2 どちらにも有効
です。
開発キット
エンベデッド開発キットについては、63 ページをご覧ください。
Altera Wiki には、世界中のNios II 開発者から寄せられ
た数百件のデザイン例やデザインのヒントが掲載され
ています。Altera Forum の Nios II セクションで日々活発
に行われている議論や活動に参加すると、Nios II プロセッ
サ、Linux、ハードウェア、およびソフトウェア開発につ
いての理解がさらに深まります。
詳しくは、以下のウェブサイトをご覧ください。
www.alterawiki.com
www.alteraforum.com
www.rocketboards.org
アルテラ製品カタログ • 2015 • www.altera.co.jp 52
オ ペ レ ー ティン グ・シ ス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
SoC オペレーティング・システムのサポート
アルテラとアルテラのエコシステム・パートナーは、
アルテラ SoC 開発ボード用の包括的なオペレーティング・
システムのサポートを提供します。
オペレーティング・システム
供給ベンダー
入手方法
Abassi
Code Time Technologies
Code Time より提供
Android
富士ソフト
富士ソフトより提供
AUTOSAR MCAL
アルテラ
アルテラより提供
Carrier Grade Edition 7 (CGE7)
MontaVista
MontaVista より提供
DDC-I
DDC-I より提供
eCosPro
eCosCentric
eCosCentric より提供
eT-Kernel
イーソル
イーソルより提供
FreeRTOS
FreeRTOS.org
FreeRTOS.org より提供
INTEGRITY
Green Hills Software
日本代理店：アドバンスド・データ・
コントロールズより提供
Open Source
www.rocketboards.org より提供
Mentor Graphics
Mentor Graphics より提供
OSE
Enea
ENEA より提供
QNX Neutrino
QNX
QNX より提供
RTEMS
RTEMS.org
RTEMS.org より提供
ThreadX
Express Logic
日本代理店：グレープシステムより提供
Micrium
日本代理店：テクノ・ロジックより提供
イー・フォース
イー・フォースより提供
VxWorks
Wind River
Wind River より提供
Wind River Linux
Wind River
Wind River より提供
Windows Embedded Compact 7
Microsoft
iWave より提供
富士通コンピュータ
テクノロジーズ
富士通コンピュータ
テクノロジーズより提供
日立超 LSI システムズ
日立超 LSI システムズより提供
JSL テクノロジー
JSL テクノロジーより提供
Toppers プロジェクト
Toppers プロジェクトより提供
DEOS
Linux
Nucleus
uC/OS-II、uC/OS-III
uC3
組込み Linux 導入 / 開発支援サービス
µT-Kernel 導入 / 開発支援サービス
T-Kernel 2.0
OS レス（ベアメタル環境）
Toppers Kernel
詳細情報
アルテラ SoC OS サポートに関する最新情報は、www.altera.co.jp/products/soc/ecosystem.html をご覧ください。
53 アルテラ製品カタログ • 2015 • www.altera.co.jp
オ ペ レ ー ティン グ・シ ス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
Nios II プロセッサ・オペレーティング・システムのサポート
アルテラとアルテラのエコシステム・パートナーは、Nios II プロセッサのための包括的な
オペレーティング・システムのサポートを提供します。
OS
入手方法
ChibiOS/RT
www.emb4fun.com より提供
eCos
www.ecoscentric.com より提供
eCos (Zylin)
www.opensource.zylin.com より提供
embOS
www.segger.com より提供
EUROS
www.euros-embedded.com より提供
FreeRTOS
www.freertos.org より提供
Linux
www.windriver.com より提供
Linux
www.rocketboards.org より提供
oSCAN
www.vector.com より提供
TargetOS
www. blunkmicro.com より提供
ThreadX
www.threadx.com より提供
Toppers
www.toppers.jp より提供
µC/OS-II、µC/OS-III
www.micrium.com より提供
Nios II ソフトコア・プロセッサの概要
カテゴリー
消費電力 / コストに
最適化
リアルタイム処理
プロセッサ名
供給
ベンダー
Nios II
エコノミー・
コア
アルテラ
Nios II
標準・高速
コア1
説明
カスタム命令 (FPGA ハードウェアによるアクセラレーションが可能)、ベクタ割り込みコ
ントローラ、密結合メモリなどの独自のハードウェア・リアルタイム機能に加え、業界を
リードするリアルタイム・オペレーティング・システム (RTOS) のサポートにより、ハード
およびソフト・リアルタイム要件に対応、汎用性に優れたリアルタイム処理ソリューシ
アルテラ ョンを実現。
アプリケーション処理
Nios II
高速コア
シンプルなコンフィギュレーション・オプションにより、
メモリ・マネージメント・ユニッ
アルテラ ト (MMU) を使用してエンベデッド Linux を実行可能。オープン・ソース版 Linux と商用
版 Linux の両方に対応。
セーフティ・
クリティカル 処理
Nios II SC
HCELL社
Nios II セーフティ・クリティカル (SC) コアと、HCELL 社が提供する DO-254 準拠デザイン・
サービスを利用することで、デザインの DO-254 準拠認証を取得可能。
注：
1. Nios II Gen2 では、標準コアを設定済みのオプションとして使用することができませんが、Gen2 高速コアが標準コアと同じ機能セットを備えるように、
Qsys で設定することができます。
スタート・ガイド
アルテラのカスタマイズ可能なプロセッサ・ポートフォリオの詳細およびスタート・ガイドについては、
www.altera.co.jp/nios をご覧ください。
アルテラ製品カタログ • 2015 • www.altera.co.jp 54
オ ペ レ ー ティン グ・シ ス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
Nios II プロセッサ
全てのアルテラ FPGA で、Nios II クラシックおよび Nios II Gen2 プロセッサは、
ソフトウェアの柔軟性とハードウェアの性能を兼ね備えた
カスタム・システム・ソリューションを提供します。革新的なデザインによってデバイスのロジック・リソースを最大限に活かし、卓越した
ハード / ソフト・リアルタイム機能を提供します。
Nios II プロセッサはアルテラ SoC の ARM プロセッサと連動させることができ、
これにより効果的なマルチプロセッサ・システムを
構築することができます。
Nios II プロセッサ を使用して、以下を実現できます。
• プロセッサと FPGA の統合により、
システム全体のコスト、複雑さ、および消費電力を軽減
• 複数のプロセッサ実装、
カスタム命令 (ソフトウェアのハードウェア・アクセラレーション化) 、
またはコプロセッシング・モジュール
(ソフトコア・プロセッサとハードウェア・アクセラレータの併用) による性能向上
• Stratix、Arria、Cyclone シリーズ FPGA、MAX 10 FPGA、そして Arria V & Cyclone V SoC の FPGA 領域に実装可能
• プロセッサおよび ASSP デバイスの陳腐化リスクを排除
• Nios II エコノミー・コア (無償)、Nios II エンベデッド・デザイン・スイート (無償)、および NicheStack TCP/IP ネットワーク・スタック
Nios II エディション・ソフトウェア (無償) を利用して今すぐ設計を開始可能
Nios II プロセッサの開発フロー
Nios II クラシックおよび Gen2 プロセッサ
ハードウェア
Quartus Prime
ソフトウェア
RTL
FPGA コンフィ
ギュレーション
の生成
Qsys
ソフトウェア
Nios II Gen2 プロセッサは Nios II クラシッ
システム定義
Nios II 統合開発環境
クの改良版で、バイナリレベルで互換して
プロセッサ
ペリフェラル
メモリ
インタフェース
論理合成
配置配線
コンパイル
ダウンロード
自動 BSP
システム
（Board Support
情報
Package）生成
システム・テスト・
ベンチ
ソフトウェア
開発
エディット
コンパイル
デバッグ
ターゲット
RTL シミュレーション
FPGA
コンフィギュレーション
インストラクション・
セット・シミュレータ
ターゲット・ハードウェア
システム・
ライブラリ
ヘッダ・ファイル
アプリケーション
・テンプレート
JTAG デバッガ
55 アルテラ製品カタログ • 2015 • www.altera.co.jp
います。オプションの 32 ビット・アドレス・
レンジ、
フル ECC サポート、ペリフェラル・
メモリ・アドレス領域が加わり、演算命令
のパフォーマンスも向上しました。
オ ペ レ ー ティン グ・シ ス テ ム・サ ポ ート お よ び プ ロ セ ッ サ
アルテラのカスタマイズ可能なプロセッサ・ポートフォリオ
アルテラ・デバイスがサポートする主要なプロセッサ性能および機能
カテゴリー
コスト / 消費電力
重視のプロセッサ
機能
Nios II エコノミー
Nios II 標準
Nios II 高速
28nm1 デュアルコア
ARM Cortex-A9
20nm2 デュアルコア
ARM Cortex-A9
370
Stratix V
300
Stratix V
350
Stratix V
925 MHz
(Cyclone V SoC)
1.05 GHz
(Arria V SoC)
1.5 GHz
(Arria 10
-1 スピード・グレード)
最大性能
(MIPS4 ＠ MHz)
Stratix シリーズ
56 (370 MHz)
192 (300 MHz)
396 (350 MHz)
–
–
最大性能
(MIPS4 ＠ MHz)
Arria シリーズ
38 (250 MHz)
115 (180 MHz)
203 (180 MHz)
コアあたり 2,625 MIPS
(1.05 GHz)
コアあたり 3,750 MIPS
(1.5 GHz)
最大性能
(MIPS4 ＠ MHz)
Cyclone シリーズ
32 (210 MHz)
96 (150 MHz)
203 (180 MHz)
コアあたり 2,313 MIPS
(925 MHz)
–
0.15
0.64
1.13
2.5
2.5
16/32 ビット命令セット・
サポート
32
32
32
16/32
16/32
レベル 1 命令キャッシュ
–
コンフィギュ
レーション可能
コンフィギュ
レーション可能
32 KB
32 KB
レベル 1 データ・キャッシュ
–
–
コンフィギュ
レーション可能
32 KB
32 KB
レベル 2 キャッシュ
–
–
–
512 KB
512 KB
メモリ・マネージメント・
ユニット (MMU)
–
–
コンフィギュ
レーション可能
✓
✓
浮動小数点演算ユニット
–
FPH5
FPH5
倍精度
倍精度
ベクトル割り込み
コントローラ
–
✓
✓
–
–
密結合メモリ
–
コンフィギュ
レーション可能
コンフィギュ
レーション可能
–
–
カスタム命令
インタフェース
最大 256
最大 256
最大 256
–
–
600
1,200
1,800 – 3,200
HPS
HPS
最大周波数 (MHz)3
最大性能効率
(MIPS4 ＠ MHz)
等価 LE 数
リアルタイム・プロセッサ
アプリケーション・プロセッサ
注：
1. アルテラ 28nm SoC には Cyclone V SoC および Arria V SoC が含まれます。
2. アルテラ 20nm SoC には Arria 10 SoC が含まれます。
3. Stratix V FPGA を使用した最高性能測定値です。
4. Dhrystone 2.1 ベンチマーク
5. 浮動小数点ハードウェア – Nios II カスタム命令
アルテラ製品カタログ • 2015 • www.altera.co.jp 56
I P ( I N T E L L E C T U A L P R O P E R T Y ) コア
アルテラおよびパートナー各社提供の IP コア
www.altera.co.jp/ip
アルテラおよびパートナー各社から提供される IP コア一覧です。提供するすべての IP コア情報については、
www.altera.co.jp/ip をご覧ください。
製品名
ベンダー
製品名
ベンダー
変調 / 復調
演算
Floating Point Megafunctions
アルテラ
Numerically Controlled
Oscillator Compiler
アルテラ
Floating Point Arithmetic
Co-Processor
Digital Core Design 社
ATSC and Multi-Channel ATSC
8-VSB Modulators
Commsonic 社
Floating Point Mathematics Unit
Digital Core Design 社
DVB-T Modulator
Commsonic 社
Floating Point Pipelined
Multiplier Unit
Digital Core Design 社
DVB-S2 Modulator
Commsonic 社
Multi-Channel Cable (QAM)
Modulator
Commsonic 社
エラー検出 / 補正
ビデオ画像処理
Viterbi Compiler, High-Speed
Parallel Decoder
アルテラ
ビデオ / 画像処理 (VIP)
スイート1
アルテラ
Viterbi Compiler, Low-Speed/
Hybrid Serial Decoder
アルテラ
HD JPEG 2000 Encoders/
Decoders
IntoPIX
Turbo Encoder/Decoder
アルテラ
TICO Lightweight Video
Compression
IntoPIX
High-Speed Reed Solomon
Encoder/Decoder
アルテラ
Barco Silex 社
BCH Encoder/Decoder
アルテラ
Multi-Channel JPEG 2000
Encoder and Decoder Cores
Low-Density Parity Check
Encoder/Decoder
アルテラ
MPEG-2 TS Encapsulator/
Decapsulator for SMPTE2022 1/2
IntoPIX
JPEG Encoders and Decoders
CAST 社
Lossless JPEG Encoder
and Decoder
CAST 社
JPEG 2000 Encoder
CAST 社
JPEG Extended Encoder
CAST 社
フィルタおよび変換
DSP (続き)
DSP
Reed-Solomon Encoder/Decoder II1 アルテラ
Fast Fourier Transform (FFT)/
Inverse FFT (IFFT)
アルテラ
Cascaded Integrator Comb (CIC)
Compiler
アルテラ
Finite Impulse Response (FIR)
Compiler II
アルテラ
H.265 Encoders
Jointwave Group LLC 社
Multi-Purpose Advanced
Encryption Standard (AES)
Crypto Engine
Barco Silex 社
H.264 AVC High Profile and Main
Profile Video Encoders
CAST 社
DES/3DES Encoder/Decoder
Barco Silex 社
H.264 Encoders
Jointwave Group LLC 社
Hashing IP Core
Barco Silex 社
H.264 Baseline Profile Video
Encoder
CAST 社
Public Key Crypto Engine
Barco Silex 社
Video Processor and Deinterlacer
with Line-Doubled Output
Crucial IP 社
SHA-1
CAST 社
Video Rotation Function
Crucial IP 社
SHA-256
CAST 社
Video Scaler with Shrink and
Zoom Support
Crucial IP 社
AES CODECs
CAST 社
Video Scaler with Up Converstion
Crucial IP 社
to 4K
注：
1. Qsys 準拠ライセンスのコアです。
57 アルテラ製品カタログ • 2015 • www.altera.co.jp
I P ( I N T E L L E C T U A L P R O P E R T Y ) コア
アルテラおよびパートナー各社提供の IP コア
製品名
ベンダー
製品名
ベンダー
イーサネット (続き)
Nios II (Classic/Gen2)
エンベデッド・プロセッサ1
アルテラ
ARM Cortex-A9 MPCore
プロセッサ
アルテラ
Hard IP in SoCs
アルテラ
ARM Cortex-M11
ARM 社
BA22 32 bit Deeply Embedded
Processor
CAST 社
BA22 32 bit Embedded Processor
CAST 社
V1 ColdFire1
Freescale 社
8 ビット
アルテラ
10GBASE-KR PHY
アルテラ
1G/10Gb Ethernet PHY
アルテラ
Carrier Ethernet CodeChips
Arrive Technologies 社
Pseudowire CodeChips
Arrive Technologies 社
Gigabit Ethernet MAC
IFI 社
High-Performance Gigabit
Ethernet MAC1
IFI 社
10G RTP Video over IP
Macnica Americas 社
R8051XC2 Microcontroller
CAST 社
10G MAC Lite
Macnica Americas 社
DP8051 Pipelined HighPerformance 8 bit Microcontroller
Digital Core Design 社
10/100/1000 Ethernet MAC
with SGMII
MorethanIP 社
DP8051XP Pipelined, HighPerformance 8 bit Microcontroller
Digital Core Design 社
MorethanIP 社
DF6811E 8 bit Fast
Microcontroller
10 Gigabit Ethernet MAC and
Physical Coding Sub-Layer (PCS)
MAC and PCS
Digital Core Design 社
MorethanIP 社
DFPIC1655X 8 bit RISC
Microcontroller
10 Gigabit Reduced XAUI PCS
Core
Digital Core Design 社
SPAUI MAC Core
MorethanIP 社
20 Gigabit DXAUI PCS Core
MorethanIP 社
QSGMII PCS Core
MorethanIP 社
2.5 Gbps Ethernet MAC
MorethanIP 社
通信
インタフェースおよびプロトコル
100G Ethernet MAC and PHY
with 1588
1
Optical Transport Network (OTN)
Framers/Deframers
アルテラ
SFI-5.1
アルテラ
SONET/Synchronous Digital
Hierarchy (SDH) Framer/Deframer
Aliathon 社
SONET/SDH Mapper/Demapper
Aliathon 社
SDN CodeChips
SONET/SDH CodeChips
インタフェースおよびプロトコル (続き)
プロセッサ ＆ ペリフェラル
32 ビット / 16 ビット
高速
JESD204B
アルテラ
RapidIO®1 Gen1, Gen2
アルテラ
Arrive Technologies 社
Common Public Radio Interface
(CPRI)
アルテラ
Arrive Technologies 社
Interlaken
アルテラ
Interlaken Look-Aside
アルテラ
SerialLite II/III
アルテラ
SATA 1.0/SATA 2.0
Intelliprop 社
QuickPath Interconnect (QPI)
Intel 社
RapidIO Gen3
Mobiveil 社
RapidIO Controller
Mobiveil 社
RapidIO to AXI Bridge Controller
Mobiveil 社
Infiniband Link Layer and
Target Channel Adapter Cores
Polybus 社
HyperTransportTM 3.0
ハイデルベルグ大学
イーサネット
10 Gbps Ethernet Media Access
Controller (MAC)1 with 1588
アルテラ
Triple-Speed Ethernet (10/100/1000
Mbps) MAC and PHY1 with 1588
アルテラ
2.5G Ethernet MAC and PHY
アルテラ
10G Base-X (XAUI) PHY
アルテラ
40G Ethernet MAC and PHY
with 1588
アルテラ
注：
1. Qsys 準拠ライセンスのコアです。
アルテラ製品カタログ • 2015 • www.altera.co.jp 58
I P ( I N T E L L E C T U A L P R O P E R T Y ) コア
アルテラおよびパートナー各社提供の IP コア
製品名
ベンダー
製品名
シリアル (続き)
PCIe Gen1 x11, x41, x81 Controller
(Soft IP)
アルテラ
CAN 2.0/FD1
CAST 社
PCIe Gen1, Gen2, Gen3 Core
x1, x2, x4, and x8 (Hardened IP)
アルテラ
Local Interconnect
Network (LIN) Controller
CAST 社
PCI 32/64 bit PCI Master
Target 33/66 MHz Controllers
CAST 社
SPI Master/Slave
CAST 社
PCI Multifunction Master/
Target Interface
H16450S UART
CAST 社
CAST 社
H16550S UART
CAST 社
PCIe Express Cores
Northwest Logic 社
H16750S UART
CAST 社
PCI Express Multiport Transparent
Switch
Mobiveil 社
MD5 Message-Digest
CAST 社
PCI Express Hybrid Controller
Mobiveil 社
Smart Card Reader
CAST 社
PCI Express to AXI Bridge
Controller
Mobiveil 社
DI2CM I2C Bus Interface-Master
Digital Core Design 社
PCI-X Core
Northwest Logic 社
DI2CSB I2C Bus Interface-Slave
Digital Core Design 社
PCI Core
Northwest Logic 社
D16550 UART with
16-Byte FIFO
Digital Core Design 社
XpressRICH3 PCIe, Gen1, Gen2,
and Gen3
PLDA 社
DSPI Serial Peripheral Interface
Master/Slave
Digital Core Design 社
PCI and PCI-X Master/
Target Cores 32/64 bit
PLDA 社
Secure Digital (SD)/MMC SPI
El Camino GmbH 社
Secure Digital I/O (SDIO)/SD
Memory/Slave Controller
Eureka Technology 社
UART
Eureka Technology 社
SDIO/SD Memory/
MMC Host Controller
Eureka Technology 社
Nios II Advanced CAN1
IFI 社
MediaLB Device Interface1
IFI 社
I2C Master/Slave/PIO Controller
Microtronix 社
シリアル
Serial Peripheral Interface (SPI)/
Avalon® Master Bridge2
アルテラ
2
UART
アルテラ
JTAG UART2
アルテラ
16550 UART
アルテラ
JTAG/Avalon Master Bridge2
アルテラ
C_CAN1
Bosch 社
注：
1. Qsys 準拠ライセンスのコアです。
2. Qsys コンポーネント (ライセンス不要) です。
59 アルテラ製品カタログ • 2015 • www.altera.co.jp
インタフェースおよびプロトコル (続き)
インタフェースおよびプロトコル (続き)
PCI
ベンダー
I P ( I N T E L L E C T U A L P R O P E R T Y ) コア
製品名
ベンダー
I2C Master and Slave
SLS 社
PS2 Interface
SLS 社
USB High-Speed Function
Controller1
SLS 社
USB Full-/Low-Speed Function
Controller1
ベンダー
SDRAM
QDR
アルテラ
DDR/DDR2 and
DDR3/DDR4 SDRAM Controllers1
アルテラ
SLS 社
LPDDR2 SDRAM Controller
アルテラ
SD Host Controller1
SLS 社
RLDRAM 2 Controller
アルテラ
USB 3.0 SuperSpeed
Device Controller
SLS 社
Hybrid Memory Cube Controller
アルテラ
Streaming Multi-Port SDRAM
Memory Controller
Microtronix 社
HyperDrive Multi-Port DDR2
Memory Controller
Microtronix 社
Avalon Multi-Port SDRAM
Memory Controller1
Microtronix 社
オーディオおよびビデオ
アルテラ
Character LCD
2
Pixel Converter (BGR0 to BGR)
アルテラ
Video Sync Generator
アルテラ
SD/HD/3G-HD
Serial Digital Interface (SDI)
アルテラ
DisplayPort 1.1 and 1.2
アルテラ
HDMI 1.4 and 2.0
アルテラ
V-by-One HS
Bitec 社
Video LVDS Serializer/Deserializer
(SERDES) Transmitter/Receiver
Microtronic 社
I2S Audio CODEC1
SLS 社
2
2
DMA
Scatter-Gather DMA Controller
2
アルテラ
フラッシュ
CompactFlash (True IDE)2
アルテラ
EPCS Serial Flash Controller2
アルテラ
Flash Memory
アルテラ
NAND Flash Controller
Eureka Technology 社
ISA/PC Card/PCMCIA/
CompactFlash Host Adapter
Eureka Technology 社
Universal NVM Express Controller
(UNEX)
Mobiveil 社
ONFI Controller
SLS 社
CompactFlash Interface1
SLS 社
2
DDR and DDR2 SDRAM Controllers Northwest Logic 社
RLDRAM II and III Controllers
Northwest Logic 社
Mobile DDR SDRAM Controller
Northwest Logic 社
Mobile SDR SDRAM Controller
Northwest Logic 社
SDR SDRAM Controller
Northwest Logic 社
LPDDR2/3 Controllers
Northwest Logic 社
SRAM
アルテラ
DMA Controller
2
メモリおよびメモリ・コントローラ
製品名
メモリおよびメモリ・コントローラ (続き)
インタフェースおよびプロトコル (続き)
アルテラおよびパートナー各社提供の IP コア
SSRAM (Cypress CY7C1380C)2
アルテラ
QDR II/II+/II+Xtreme/IV SRAM
Controller
アルテラ
注：
1. Qsys 準拠ライセンスのコアです。
2. Qsys コンポーネント (ライセンス不要) です。
アルテラ製品カタログ • 2015 • www.altera.co.jp 60
プ ロト コ ル
トランシーバ・プロトコル
www.altera.co.jp/datarates
アルテラ・デバイスの内蔵トランシーバは、以下の表に示すプロトコルをサポートします。
詳細はwww.altera.co.jp/datarates をご覧ください。
サポート・デバイス
プロトコル /
インタフェース
規格
Stratix シリーズ FPGA
10
V
GX/SX GX/GS
Cyclone シリーズ
FPGA
Arria シリーズ FPGA
V
GT
IV
GX
IV
GT
II
GX
10
GX/SX
10
GT
V
GX
V
GT/ST
V
GZ
II
GX
II
GZ
V
V
GX/SX GT/ST
IV
GX
Basic (proprietary)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
CEI-6G-SR/LR
3
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
CEI-11G-SR
3
3
3
–
3
–
3
3
–
–
–
–
–
–
–
–
CEI-28G-VSR
3
–
3
–
–
–
–
3
–
–
–
–
–
–
–
–
SFP+/SFF-8431
3
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
XFI
3
3
3
–
3
–
3
3
–
3
–
–
–
–
–
–
XFP
3
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
1000BASE-X (GbE)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
10GBASE-R
3
3
3
–
3
–
3
3
–
3
3
–
–
–
–
–
10GBASE-KR
3
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
ASI
3
3
3
3
3
3
3
3
3
3
–
3
3
–
–
–
CPRI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
CAUI/XLAUI
3
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
CAUI-4
3
–
3
–
–
–
–
3
–
–
–
–
–
–
–
–
DisplayPort
3
3
3
3
3
3
3
3
3
3
3
–
–
3
3
3
Fibre Channel
3
3
3
3
3
3
3
3
–
3
3
–
–
–
–
–
GPON
3
3
3
3
3
–
3
3
3
3
3
3
3
–
–
–
G.709 OTU-2
3
3
3
–
3
–
3
3
3
3
–
–
–
3
3
3
OTN with FEC
3
3
3
–
3
–
3
3
–
–
–
–
–
–
–
–
HiGig
3
3
3
3
3
3
3
3
3
3
3
3
3
–
–
–
High-Definition
Multimedia
Interface
(HDMI)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
61 アルテラ製品カタログ • 2015 • www.altera.co.jp
プ ロト コ ル
トランシーバ・プロトコル
サポート・デバイス
Stratix シリーズ FPGA
プロトコル
Cyclone シリーズ
FPGA
Arria シリーズ FPGA
10
GX/SX
V
GX/GS
V
GT
IV
GX
IV
GT
II
GX
10
GX/SX
10
GT
V
GX
V
GT/ST
V
GZ
II
GX
II
GZ
V
GX/SX
V
GT/ST
IV
GX
JESD204 A/B
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
HMC1
3
–
–
–
–
–
3
3
–
–
–
–
–
–
–
–
HyperTransport
3
3
3
3
3
–
3
3
3
3
3
–
–
–
–
–
InfiniBand
3
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
Interlaken
3
3
3
3
3
–
3
3
3
3
3
–
–
–
–
–
Interlaken Look-Aside
3
3
3
–
–
–
3
3
3
3
3
–
–
–
–
–
MoSys
3
3
–
–
–
–
3
3
–
–
–
–
–
–
–
–
OBSAI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
PCI Express
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
RXAUI/DXAUI
3
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
SGMII/QSGMII
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
QPI
3
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
SAS/SATA
3
3
3
3
3
–
3
3
3
3
3
3
3
3
3
3
SerialLite II
3
3
3
3
3
–
3
3
3
3
–
3
3
3
3
–
SerialLite III
3
3
3
–
–
–
3
3
–
–
3
–
–
–
–
–
SDI
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
SFI-5.1
3
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
SFI-S/SFI-5.2
3
3
3
–
3
–
3
3
–
–
3
–
–
–
–
–
RapidIO
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
SPAUI
3
3
3
3
3
3
3
3
–
–
3
–
–
–
–
–
SONET/SDH
3
3
3
3
3
3
3
3
3
3
3
3
3
–
–
–
XAUI (10GBASE-X)
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
V-by-One
3
3
3
3
3
3
3
3
3
3
–
–
–
–
–
3
注：
1. HMC サポートの詳細についてはアルテラまでお問い合わせください。
アルテラ製品カタログ • 2015 • www.altera.co.jp 62
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
www.altera.co.jp/devkits
アルテラの開発キットには、
ソフトウェア、
リファレンス・デザイン、ケーブル、
プログラミング・ハードウェアが含まれており、デザイン・
エンジニアに完全な開発環境を提供します。各種キットは、デザイン・プロセスの簡素化や、設計期間の短縮に役立ちます。
以下は、
アルテラおよびパートナー各社から提供される開発キット一覧です。詳細情報、
またはその他の開発キットについては、開発
キット・ページ www.altera.co.jp/devkits をご覧ください。
製品名およびベンダー
説明
Arria 10 FPGA キット
Arria 10 FPGA 開発キット
アルテラ
NEW
Arria 10 FPGA シグナル･
インテグリティ･キット
アルテラ
NEW
Arria 10 SoC 開発キット
アルテラ
NEW
Attila インスタント開発キット
Arria 10 FPGA FMC IDK
ReFLEX 社
Arria 10 GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストのためのフル機能を備えた
ハードウェア開発プラットフォームを提供。PCIe x8 フォーム・ファクタ、拡張用 FMC コネクタ 2 個、イーサネット、
USB、および SDI インタフェースを搭載。DRAM および SRAM ドーターカード接続用コネクタが付属。DDR4 X72
SDRAM、DDR3 X72 SDRAM、RLDRAM3 x36、および QDR IV x36 SRAM のドーターカード・フォーマットをサポート。さら
に、
トランシーバの出力、
クロック出力、
クロック入力用に SMA コネクタを装備。いくつかのプログラマブル・オシ
レータと共にその他のユーザー・インタフェースとして、ユーザー・プッシュボタン、DIP スイッチ、2 色のユーザー
LED、LCD ディスプレイ、電力および温度測定回路も装備。
トランシーバ・シグナル・インテグリティとデバイス相互接続性の厳密な評価が可能。エッジ・ローンチ・コネクタ
に配線される全二重 28 Gbps トランシーバ・チャネル 5 本、14 Gbps バックプレーン・コネクタ 1 個 (Amphenol)、およ
び 10 本の Samtec Bullseye コネクタ付 12.5 Gbps 全二重トランシーバ・チャネルを搭載。
プログラマブル・クロック・
オシレータ、ユーザー・プッシュ・ボタン、デュアル・インライン・パッケージ (DIP) スイッチ、ユーザー LED、7 セグメン
ト LCD ディスプレイ、消費電力と温度の測定回路、イーサネット、エンベデッド USB-Blaster II、および JTAG インタ
フェースも付属。
アルテラ Arria 10 SoC 開発キットは、ARM プロセッサ・ベースのカスタム SoC デザインを素早く簡単に開発するた
めの手法を提供。前世代の SoC との完全なソフトウェア互換性、ARM ソフトウェアおよびツールの広範なエコシス
テム、改善された FPGA および DSP ハードウェア・デザイン・フローなどを提供。キットは、Arria 10 10AS066N3F40I2LG
SoC、PCIe Gen3 プロトコル・サポート、デュアル FPGA メザニン・カード (FMC) 拡張ヘッダ、2 個の 10/100/1000 SGMII
イーサネット・ポート、1 個の 10/100/1000 RGMII イーサネット・ポート、2 個の 10GbE SFP (small form factor pluggable)
ケージ、1GB DDR4 HPS HILO メモリ・カード、NAND、
クアッド SPI、SD/MICRO ブート・フラッシュ・カード、キャラクタ
LCD、SDI ポートを搭載。
Arria 10 FPGA FMC インスタント開発キットは、
クラス最小のハードウェア・プラットフォームに最も効果的で直感的
に操作可能なソフトウェア環境を統合し、革新的な体験を提供。
NEW
Alaric インスタント開発キット
Arria 10 SoC FMC IDK
ReFLEX 社
Arria 10 SoC FMC インスタント開発キットは、
クラス最小のハードウェア・プラットフォームに最も効果的で直感的に
操作可能なソフトウェア環境を統合し、革新的な体験を提供。
NEW
Nallatech 510T
Nallatech社
NEW
Nallatech 510T は、計算集約型データ・センター・アプリケーション向けに １ ワットあたり究極の性能を発揮するよ
うデザインされた FPGA コプロセッサ。510T は GPUサイズの 16 レーン PCIe Gen3 カードであり、Arria 10 FPGA で使
用可能なアルテラの 2 つの新しい浮動小数点を搭載して前世代の 16 倍の性能を提供。
アプリケーションは、最大
3 TFLOPS の合計性能を持続可能。
注：
このボードは、電源シーケンスやモニタリング、熱管理といったボード管理を行うために MAX 10 FPGA も搭載しています。
63 アルテラ製品カタログ • 2015 • www.altera.co.jp
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
MAX 10 FPGA キット
MAX 10 NEEK
Terasic 社
NEW
MAX 10 FPGA 開発キット
アルテラ
MAX 10 Nios II Embedded Evaluation Kit (NEEK) は、MAX 10 FPGA ファミリをベースにしたフル機能のエンベデッド評価
キット。組込みシステム開発者がプロセッサ・ベースのシステムを開発するのに必要なものをすべて備えた包括的
なデザイン環境であり、さまざまなアプリケーションを開発するためのハードウェア、開発ツール、IP (Intellectual
Property)、およびリファレンス・デザインを含む統合プラットフォームを提供。完全に統合されたキットであるため、
プロセッサの固定機能セットに合わせてソフトウェアを制約するのではなく、ニーズに応じてプロセッサや IP を素
早くカスタマイズすることが可能。MAX 10 NEEK は、マルチタッチ・ジェスチャーをネイティブ・サポートした容量性
LCD マルチメディア・カラー・タッチ・パネルを搭載。さらに、8 メガピクセル・デジタル画像センサー、周辺光セン
サー、3 軸加速度計といった豊富な機能セットに加え、IoT (モノのインターネット) アプリケーション用の各種外部接
続インタフェースも装備。
MAX 10 FPGA の評価、開発が可能なキット。10M50DAF484C6G 搭載。DDR3 SDRAM、2 個の 1GbE、高速メザニン・カー
ド（HSMC）
コネクタ、4 線式 SPI フラッシュ・メモリ、16 ビット DAC 搭載。
NEW
MAX 10 FPGA 評価キット
アルテラ
NEW
BeMicro MAX 10 FPGA
評価キット
Arrow 社
NEW
DECA MAX 10 FPGA 評価キット
Arrow 社
NEW
Mpression Odyssey MAX 10 FPGA
IoT 評価キット
Macnica 社
NEW
簡単に MAX 10 FPGA の評価、開発が可能なエントリーキット。10M08E144 (シングル電源) 搭載。FPGA 消費電力
(VCC_CORE および VCC_IO) の測定が可能。FPGA 内蔵のアナログ-デジタル・コンバータ組込みブロックによる入力
アナログ信号の測定が可能。Arduino UNO R3 コネクタおよび汎用スルーホールによるインタフェース。
Arrow BeMicro MAX10 FPGA 評価キットは、10M08DAF484C8G デバイスが搭載されるエントリー・キット。従来の
BeMicro キットが使用する 80 ピンのエッジ・コネクタ・インタフェースを維持。
アクセラメータ DAC、温度センサー、
熱抵抗器、
フォトレジスタ、LED、
プッシュボタンといった広範なペリフェラルに加えて、2X Digilent Pmod™ 互換ヘッダ
や 2X 40 ピン プロトタイプ・ヘッダを含む、拡張接続のための複数のオプションを提供。
DECA は、10M50DAF484C6G デバイスを搭載するフル機能の評価キット。キットには、追加の I/O 拡張のための
BeagleBone 互換ヘッダ、多様なセンサー（ジェスチャー / 湿度 / 温度 / CMOS）、MIPI CSI-2 カメラ・インタフェース、
LED、
プッシュボタン、ならびにオンボード USB-Blaster II ケーブルを搭載。
MAX 10 FPGA IoT 評価キット。10M08 搭載。
スマートセンサー・ボードと共に使用することで Bluetooth 通信が可能。
拡張ピンを使用してインタフェースを拡張することでオリジナル IoT ハードウェアを設計可能。Odyssey 開発キットと
連動して動作するスマホアプリを提供。
Stratix V FPGA キット
Stratix V アドバンスト・
システム開発キット
アルテラ
PCI Express (PCIe）フォームファクタ。Stratix V GX FPGA 評価キット。5SGXEA7N2F45 x 2 搭載。PCI Express Gen3 x 16
スイッチ搭載、HSMC、FMC によるインタフェース拡張が可能。DDR3 SDRAM、QDR II + SRAM、Mosys シリアル・インタ
フェース SRAM、
フラッシュを搭載。画像処理機器、通信機器に適した機能を搭載。
Stratix V GX FPGA
開発キット
アルテラ
PCI Express (PCIe）ショート・カード・フォーム・ファクタに準拠する Stratix V GX FPGA 評価キット。5SGXEA7K2F40 搭載。
PCI Express Gen 3 対応、Ethernet、HSMC x 2、QSFP 等 豊富なインタフェース。DDR3 SDRAM、QDR II + SRAM、
フラッシュを
搭載。PCI Express Gen3 x 8 対応、当ボードでの評価が可能。
トランシーバ・シグナル・
インテグリティ開発キット
Stratix V GX エディション
アルテラ
高速シリアル・インタフェースの評価に最適な Stratix V GX SI キット。5SGXEA7N2F40 搭載。SMA コネクタに配線され
た 7 本の全二重トランシーバ・チャネル。バックプレーン・コネクタに配線された 21 本の全二重トランシーバ・チャ
ネル。SFP+、XFP 光モジュールケージ。
アルテラ製品カタログ • 2015 • www.altera.co.jp 64
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Stratix V FPGA キット (続き)
トランシーバ・シグナル・
インテグリティ開発キット
Stratix V GT エディション
アルテラ
高速シリアル・インタフェースの評価に最適な Stratix V GT SI キット。5SGTMC7K3F40 搭載。MMPX コネクタに配線さ
れた 4 本の全二重 GTB（28.05 Gbps）
トランシーバ・チャネル。SMA コネクタに配線された 7 本の全二重トランシー
バ・チャネル。バックプレーン・コネクタに配線された 21 本の全二重トランシーバ・チャネル。SFP+、XFP 光モジュー
ルケージ。
100G 開発キット
Stratix V GX エディション
アルテラ
光モジュールによる 10G/40G/100G インタフェースをサポートする Stratix V GX 100G 開発 キット。5SGXEA7N2F45 搭
載。SMA インタフェース用：2 チャネル、SFP+ インタフェース用：4 チャネル、QSFP インタフェース用：8 チャネル、CFP
インタフェース用：10 チャネル、Interlaken インタフェース用：24 チャネル。DDR3 SDRAM、QDR II SRAM 搭載。
DSP 開発キット
Stratix V エディション
Stratix V の DSP 機能の評価に最適な Stratix V GS FPGA 評価キット。5SGSMD5K2F40 搭載。PCI Express Gen3 対応、
Ethernet、HSMC x 2、QSFP 等 豊富なインタフェース。DDR3 SDRAM、QDR II + SRAM、
フラッシュを搭載。27 x 27 DSP ブロッ
クが 1,590 個搭載された Stratix V GS を評価可能。
アルテラ
S5-6U-VPX (S56X)
BittWare 社
アルテラの Stratix V GX/GS FPGA をベースにした耐久性の高い 6U VPX カード。BittWare 社の Anemone FPGA コプロ
セッサ、ARM Cortex-A8 コントロール・プロセッサ、および ATLANTiS フレームワーク FPGA 開発キットと組み合わせる
ことで、柔軟性と効率性に優れた高性能信号処理およびデータ収集ソリューションを実現。Serial RapidIO、PCIe、10
Gbps イーサネット (10GbE) をはじめとする各種プロトコルをサポートしたコンフィギュレーション可能な 48 ポート・
マルチギガビット・トランシーバ・インタフェースのほか、イーサネット、RS-232、JTAG、LVDS などの I/O インタフェース
も搭載。最大 8 GB の DDR3 SDRAM のほか、FPGA ブート用のフラッシュ・メモリも搭載。さらに、VITA 57 FPGA メザニ
ン・カード (FMC) サイト 2 個を装備し、I/O および処理能力を柔軟に拡張可能。
S5-PCIe-HQ (S5PH-Q)
BittWare 社
アルテラの Stratix V GX または GS FPGA をベースに、汎用性と効率性に優れた高性能ネットワーク処理、信号処理、
およびデータ収集ソリューションを実現するハーフレングス PCIe x8 カード。BittWare 社の Anemone コプロセッサ
および ATLANTiS フレームワークと組み合わせることで生産性と移植性が高まるほか、処理効率の大幅な向上が可
能。DDR3 SDRAM、QDR II/II+ SRAM を含め、16 GB を超えるオンボード・メモリを搭載。シリアル I/O の柔軟性をさらに
高める QSFP+ ケージをフロントパネルに 2 個装備し、2 レーンの 40GbE (または 8 レーンの 10GbE) を FPGA と直接
インタフェースして低レイテンシを実現でき、高頻度取引やネットワーキングといったアプリケーションに最適。
S5-PCIe (S5PE)
BittWare 社
アルテラの Stratix V GX または GS FPGA をベースに、汎用性と効率性に優れた高性能ネットワーク処理、信号処理、
およびデータ収集向けに設計された PCIe x8 カード。BittWare 社の Anemone コプロセッサおよび ATLANTiS フレー
ムワークと組み合わせることで生産性と移植性が高まるほか、処理効率の大幅な向上が可能。最大 32 GB の DDR3
SDRAM を搭載し、オプションで ECC にも対応。オプションの VITA 57 FMC サイトによって I/O および処理能力を柔軟
に拡張可能なため、
アナログ I/O および処理に最適。オプションとして、シリアル I/O 用 QSFP+ ケージをフロントパネ
ルに 2 個搭載可能。低レイテンシを実現する FPGA との直接インタフェースを 1 レーンあたり 10G サポートし、高頻
度取引やネットワーキングといったアプリケーションに最適。さらに、A/D および D/A 変換オプションも用意。
ProcHILs
GiDEL 社
アルテラの Stratix Vおよび Stratix IV FPGA ベースの開発キット。
アルテラ FPGA で Simulink を実行するためのループ・
アクセラレーション・ツールの最先端ハードウェアを提供。ProcHILs によって、
アルテラ DSP Builder を使用して構築し
た Simulink をFPGA コードに自動的に変換し、Simulink でこのコードを実行可能。生成されるコードは、
ターゲット PC
にインストールした Proc ボードと互換性があり、PCIe を介して Simulink と通信するために必要な同期コードを含む。
65 アルテラ製品カタログ • 2015 • www.altera.co.jp
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Stratix V FPGA キット (続き)
ProceV
GiDel 社
アルテラの Stratix V GX または GS FPGA をベースに、汎用性と効率性に優れた高性能ネットワーク処理、信号処理、お
よびデータ収集ソリューションを実現するハーフレングス PCIe x8 カード。GiDEL 社の PROCWizard ソフトウェアおよび
データ管理 IP コアと組み合わせることで生産性と移植性が高まるほか、処理効率の大幅な向上が可能。DDR SDRAM
および SRAM を含め、16 GB を超えるオンボード・メモリを搭載。内部メモリでは 8,000 Gbps、オンボード・メモリでは
25 Gbps のスループットをそれぞれ維持。ネットワーク機能として、100GbE イーサネット (100GBASE-CR10、100GBASESR10)、3 x 40 GbE またはシングル・インフィニバンド 12 x QDR リンク適応の CXP コネクタ・ケージ 1 個、10 GbE 適用の
SFP+ ケージ 2 個、および光通信ネットワークを含む。追加 I/O インタフェースとして、ボード間用の高速ボード内コネク
タ (最高 12 x 14.1Gbps の全二重 GPIO) を 2 個と独自のドータボード接続を搭載。
ProcFG
GiDEL 社
ビジョン・アルゴリズム、マシン・ビジョン、および医療画像を開発するアプリケーションで使用される、
アルテラの
Stratix V GX および Stratix IV E FPGA ベースの開発キット。FPGA 処理能力でも強力な高速取得をオンザフライで選択
される ROI オフロードと組み合わせることで、標準的な PC で便利な処理を実現。受信データに対するリアルタイムの
FPGA 解析に基づいて、受信する全画像データをキャプチャ、
または Region of Interest (ROI) をダイナミックに抽出し、
ラ
インおよびスキャン・カメラ両方からの取得をサポート。
Arria V FPGA ＆ SoC キット
Arria V GX FPGA 開発キット
Arria V GX エディション
アルテラ
Arria V GX スタータ・キット
Arria V GX エディション
アルテラ
Arria V SoC 開発キット
SoC エンベデッド・デザイン・
スイート
アルテラ
Arria V GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストのためのフル機能を備えたハー
ドウェア開発プラットフォームを提供。Arria V 5AGXFB3H6F40C6N FPGA 2 個、PCIe x8 フォーム・ファクタ、HSMC コネクタ
2 個、FMC コネクタ 1 個、1,152M バイトの 72 ビット DDR3 SDRAM、4M バイトの 36 ビット QDR II+ SRAM、
フラッシュ・メ
モリ、32 ビット DDR3 SDRAM デバイス 2 個を搭載。さらに、SMA コネクタ、差動トランシーバ I/O 用ブルズアイ・コネクタ
も装備。
Arria V GX の評価が可能な FPGA 評価キット。5AGXFB3H4F35 搭載。PCI Express Gen 2 対応、Ethernet、HSMC、SDI 等 FPGA
の評価に必要なインタフェースが充実。DDR3 SDRAM、SSRAM、
フラッシュを搭載。
ARM Development Studio 5 (DS-5) Altera Edition ツールキットが付属するアルテラ Arria V SoC 評価キット。5ASTFD5K3F40
搭載。
アルテラ SoC EDS (エンベデッド・ソフトウェア開発のための包括的なツール・スイート)。PCI Express メスコネク
タ、Ethernet、SFP+、FMC 等の FPGA インタフェースに加え、QSPI、SD カードブートソース、
ミクターコネクタ、UART、CAN、
USB2.0 等プロセッサ評価に必要なインタフェースを搭載。
Cyclone V FPGA ＆ SoC キット
Cyclone V E FPGA
開発キット
アルテラ
Cyclone V E FPGA 評価に必要なインタフェースを搭載したスタンド・アロン型評価キット。5CEFA7F31 搭載。DDR3 /
LPDDR2、Flash、SSRAM、EEPROM を搭載、エンベデッド開発に必要なメモリを評価可能。Ethernet x 2、HSMC、UART インタ
フェース。
Cyclone V GT FPGA
開発キット
アルテラ
PCI Express (PCIe) フォーム・ファクタ Cyclone V GT FPGA 評価キット。5CGTFD9E5F35 搭載。PCI Express Gen 2 対応、Ethernet、
HSMC x 2、SDI インタフェース搭載。DDR3 SDRAM (ソフト / ハード・メモリコントローラ)、
フラッシュを搭載。
アルテラ製品カタログ • 2015 • www.altera.co.jp 66
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Cyclone V FPGA ＆ SoC キット (続き)
Cyclone V SoC
開発キット
アルテラ
ARM Development Studio 5 (DS-5) Altera Edition ツールキットが付属するアルテラ Cyclone V SoC 評価キット。5CSXFC6D6F31
搭載。
アルテラ SoC EDS (エンベデッド・ソフトウェア開発のための包括的なツール・スイート)。PCI Express メスコネクタ、
Ethernet、HSMC 等の FPGA インタフェースに加え、QSPI、SD カード・ブートソース、
ミクターコネクタ、UART、CAN、USB2.0 等プ
ロセッサ評価に必要なインタフェースを搭載。
Cyclone V GX
スタータ・キット
Terasic Technologies 社
アルテラの Cyclone V GX FPGA をベースにした、強力なハードウェア・デザイン・プラットフォームを提供。キットは、低コス
トおよび低消費電力の要件を持つトランシーバ・アプリケーション向けに最適化されており、業界をリードするプログラ
マブル・ロジックによってデザインに究極の柔軟性を提供。Cyclone V スタータ・キット開発ボードは、Arduino ヘッダ、オン
ボード USB-Blaster 回路、オーディオ / ビデオ機能といったハードウェアを備えており、高速トランシーバ対応のオンボー
ド HSMC コネクタにより、さらに多様なハードウェアのセットアップが可能。
BeMicro CV
Arrow 社
BeMicro CV は、
アルテラの 28nm 低コスト Cyclone V FPGA を採用。
プロセッサの利点をすべて維持し、さらに 80 ピン エッ
ジ・コネクタ・インタフェースを装備しているため、BeMicro SDK でのデザインを簡単に BeMicro CV へ引き継ぐことが可能。
DDR3 SDRAM 向けにより多くのユーザー GPIO とハード・メモリ・コントローラをサポート。
Cyclone V 開発ボード
EBV Elektronik 社
DB5CGXFC7 ボードはアルテラの Cyclone V GX デバイスをベースにしており、
トランシーバ向けに PCIe と SPF の枠組みを、
アクティブ・シリアル・コンフィギュレーション向けに 32 ビット幅 DDR3 メモリとクアッド SPI コンフィギュレーション・デバ
イスを提供。通信では 100 Mb イーサネット PHY 2 個とギガビット PHY 1 個に併せて、CAN トランシーバ 2 個と RS485 トラ
ンシーバ 2 個も使用可能。ピン・ヘッダで 43 の GPIO 信号が、デバッグ用に 4 個のボタン、1 個の DIP スイッチ、8 個の LED
が使用可能。実装されたエンベデッド USB-Blaster II、あるいは通常の JTAG コネクタを介してホスト接続が可能。
MAX V CPLD キット
MAX V CPLD
開発キット
アルテラ
簡単に MAX V CPLD の評価、開発が可能なエントリーキット。5M570ZF256 搭載。CPLD 消費電力 (VCC_CORE および
VCC_IO) の測定が可能。4 個のコネクタを介した外部機能 / デバイスとのインタフェース。
Stratix IV FPGA キット
Stratix IV GX FPGA
開発キット
アルテラ
Stratix IV GX FPGA
開発キット 530 エディション
アルテラ
Stratix IV GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストのためのフル機能を備えたハード
ウェア開発プラットフォームを提供。PCI Express x8 フォーム・ファクタ、拡張用 HSMC コネクタ 2 個、イーサネット、USB、SDI、
および HDMI インタフェースを搭載。
メモリは、1 個の x64 DDR3 SDRAM、1 個の x16 DDR3 SDRAM、2 個の x18 QDR II+ SRAM、
フラッシュ、および SSRAM を搭載。
また、156.25/155.52/125/100/50 MHz クロック・オシレータと共に差動トランシーバ出力
用 SMA コネクタ 2 個も搭載。その他のユーザー・インタフェースとして、ユーザー・プッシュボタン 6 個、DIP スイッチ8 個、
ユーザー LED 8 個、7 セグメント LCD ディスプレイ、電力および温度測定回路を装備。
Stratix IV GX FPGA での高速シリアル・インタフェースのプロトタイプ作成およびテストのためのフル機能を備えたハード
ウェア開発プラットフォームを提供。PCI Express x8 フォーム・ファクタ、拡張用 HSMC コネクタ 2 個、イーサネット、USB、SDI、
および HDMI インタフェースを搭載。
メモリは、1 個の x64 DDR3 SDRAM、1 個の x16 DDR3 SDRAM、2 個の x18 QDR II+ SRAM、
フラッシュ、および SSRAM を搭載。
また、156.25/155.52/125/100/50 MHz クロック・オシレータと共に差動トランシーバ出力
用 SMA コネクタ 2 個も搭載。その他のユーザー・インタフェースとして、ユーザー・プッシュボタン 6 個、DIP スイッチ8 個、
ユーザー LED 8 個、7 セグメント LCD ディスプレイ、電力および温度測定回路を装備。
Stratix IV E FPGA
開発キット
アルテラ
高性能 Stratix IV FPGA の利点を活かす迅速なデザインを実現する開発ボードは、オンボード・スイッチおよびインジケー
タ、2 ライン LCD および 128x64 ピクセル画像ディスプレイに接続する汎用 I/O を提供。ボードには、不揮発性および揮発
性メモリ (64M バイト・フラッシュ、4M バイト疑似 SRAM、36M ビット QDR II SRAM、128M バイトDDR2 DIMM、および 16M バ
イト DDR2 デバイス) 、HSMC、および 10/100/1000 イーサネット・インタフェースを搭載。キットには、Quartus Prime 開発ソフ
トウェアおよびボードをすぐに使用するために必要なすべてのケーブルが同梱。
100G 開発キット
Stratix IV GT エディション
アルテラ
100G デザインの完全な評価が可能。光モジュールを介した 10G/40G ライン・インタフェースをサポートするほか、4 個
の x18 QDR II および 4 個の x32 DDR3 メモリ・バンクを介した外部メモリ・インタフェースを必要とするアプリケーショ
ンをサポート。11.3 Gbps までのトランシーバ性能を評価でき、10G/40G/100G イーサネット、Interlaken、CEI-6G/11G、Serial
RapidIO、PCIe (Gen1、Gen2、Gen3) などの主要規格に対する PMA の準拠の検証に加え、SFP、SFP+、QSFP、CFP などの光モ
ジュール間のインタオペラビリティの検証も可能。
67 アルテラ製品カタログ • 2015 • www.altera.co.jp
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Stratix IV FPGA キット (続き)
トランシーバ・シグナル・
インテグリティ開発キット
Stratix IV GX エディション
アルテラ
トランシーバ・シグナル・
インテグリティ開発キット
Stratix IV GT エディション
アルテラ
SMA コネクタに配線される全二重トランシーバ・チャネル 8 本、156.25、155.52、125、100、および 50 MHz クロック・オシレー
タ、ユーザー・プッシュボタン 6 個、DIP (Dual In-line Package) スイッチ 8 個、ユーザー LED 8 個、7 セグメント LCD ディスプレ
イ、電力および温度測定回路、イーサネット、USB、JTAG ポート。
11.3 Gbps までのトランシーバ性能を評価でき、
トランシーバのインタオペラビリティおよび SERDES のシグナル・インテグ
リティを厳密に評価可能。使いやすい GUI による疑似ランダム・バイナリ・シーケンス (PRBS) パターンの生成・検査、差動
出力電圧 (VOD)、
プリエンファシス、およびイコライゼーションの変更によるチャネルに合わせたトランシーバ性能の最適
化、ジッタ解析の実行、40G/100G イーサネット / Interlaken / CEI-6G/11G / PCI Express (Gen1、Gen2、Gen3) / Serial RapidIO などの
主要規格に対する PMA の準拠の確認、光モジュール間のインタオペラビリティの検証が可能。
S4-3U-VPX (S43X)
BittWare 社
シリアル I/O ベースのアプリケーション専用に設計されたアルテラ Stratix IV GX FPGA をベースにし、柔軟でリコンフィ
ギュレーション可能な VPX ボードを実現する耐久性の高い 3U VPX カード。BittWare 社の ATLANTiS フレームワークおよ
アプリケーション開発および統合を大幅に簡素化。Serial
び FINe ホスト / コントロール・ブリッジとの組み合わせにより、
RapidIO、PCIe、10GbE をはじめとする各種プロトコルをサポートしたコンフィギュレーション可能な 25 ポート SERDES イン
タフェースのほか、10/100/1000 イーサネットおよび最大 4 GB の DDR3 SDRAM も搭載。10 個の SERDES、60 個の LVDS ペア、
6 種類のクロックをサポートする VITA 57 準拠の FMC サイトを装備し、さらなる柔軟性を提供。
SP/D4-AMC (D4AM)
BittWare 社
アルテラの Stratix IV FPGA をベースにし、その I/O 処理能力を活用するミッド・サイズまたはフルサイズ、シングル幅の
AdvancedMC。AdvancedMC ベイ とあわせて装備された AdvancedTCA キャリアまたはその他の AdvancedMC ベイ搭載カード
に接続し、MicroTCA システムで使用可能。D4AM は、
アルテラ Stratix IV GX FPGA と Stratix IV E FPGA の組み合わせにより、極
めて高集積で柔軟性に優れたボードを実現。FPGA は 2 レーンの全二重 2 Gbps パラレル I/O で接続され、データを共有。
各 FPGA は、
アプリケーション開発および統合を大幅に簡素化する BittWare 社 ATLANTiS フレームワークをサポート。
VITA 57 準拠の FMC サイトを装備し、Stratix IV E FPGA と LVDS、Stratix IV GX FPGA と SERDES を直接接続する柔軟性を提供。
また、IPMI システム管理インタフェース、および各種プロトコルをサポートしたコンフィギュレーション可能な 18 ポート
AMC SERDES インタフェースも搭載。オンボード・メモリとして最大 1 GB の DDR3 SDRAM および 128 MB のフラッシュ・メモ
リを搭載するほか、AMC フロントおよびリア・パネルを介してイーサネットも利用可能。さらに、A/D および D/A 変換オプ
ションも用意。
SP/S4-AMC (S4AM)
BittWare 社
アルテラの Stratix IV FPGA をベースにしたミッド・サイズまたはフルサイズ、シングル幅の AdvancedMC。AdvancedMC ベイ
とあわせて装備された AdvancedTCA キャリアまたはその他の AdvancedMC ベイ搭載カードに接続し、MicroTCA システムで
使用可能。S4AM は、シリアル I/O ベースのアプリケーション専用に設計された高集積、低消費電力のアルテラ Stratix IV GX
FPGA を搭載し、柔軟でリコンフィギュレーション可能な AMC を実現。8 個の SERDES、80 個の LVDS ペア、6 種類のクロック
を FPGA に対して直接サポートする VITA 57 準拠の FMC サイトを装備し、さらなる柔軟性を提供。BittWare 社の ATLANTiS フ
レームワークおよび FINe III ホスト / コントロール・ブリッジとの組み合わせにより、
アプリケーション開発および統合を大
幅に簡素化。
また、IPMI システム管理インタフェース、各種プロトコルをサポートしたコンフィギュレーション可能な
15 ポート AMC SERDES インタフェース、CPRI および OBSAI をサポートした 4 個のフロントパネル SERDES インタフェースを
搭載するほか、10/100 イーサネット、GbE、2 バンクの DDR3 SDRAM、2 バンクの QDR II+ SRAM、FPGA および FINe ブート用の
フラッシュ・メモリも搭載。さらに、A/D および D/A 変換オプションも用意。
4S-XMC (4SXM)
BittWare 社
VME、VXS、VPX、cPCI、AdvancedTCA、
または PCIe キャリア・ボードに強力な FPGA 処理および高速シリアル I/O 能力を提供す
るシングル幅のスイッチド・メザニン・カード (XMC)。4SXM は、シリアル I/O ベースのアプリケーション専用に設計された
高集積、低消費電力のアルテラ Stratix IV GX FPGA を搭載し、PCI-SIG® PCIe Gen1 および Gen2 をサポート。
フロントパネル
には、SFP コンパクト・オプティカル・トランシーバ用コネクタを 4 個装備。PCIe、Serial RapidIO、および 10GbE をサポートした
8 個のマルチギガビット・シリアル・レーンをリア・パネルに装備するほか、44 個の汎用デジタル I/O 信号を利用可能。さら
に、4SXM は QDR II+ SRAM およびフラッシュ・メモリも搭載。
PROCe IV
GiDEL 社
高速データ収集、
アルゴリズム・アクセラレーション、IP 検証、小規模 SoC の検証に理想的なアルテラ・ベースの PCIe x4
プラットフォーム。
メモリ構造 (8.5 Gb 超) が 5 レベルあり、最大で内部メモリでは 4,693 Gbps、DRAM では 12 Gbps のスルー
プットを維持。
アルテラ製品カタログ • 2015 • www.altera.co.jp 68
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Stratix IV FPGA キット (続き)
PROC104
GiDEL 社
PCIe/104 標準規格のアルテラ・ベースのプラットフォームで、
コンパクトでセルフ・スタッキングの業界標準コネクタを
装備。高性能 FPGA 開発や、信号情報、画像処理、
ソフトウェア無線ラジオおよび主導的モジュールまたは車両など、サ
イズ・重量・消費電力制約 (SWaP 制約) といったアプリケーション・エリアをまたぐ場合に理想的なプラットフォーム。
4 レーン PCIe 経由でホスト可能、
スタック可能。
メモリおよびアドオン・ドーターカード結合での高速ボード性能とアド
オンの柔軟なアーキテクチャにより、計算上必要なほとんどの条件に対応。512 MB のオンボード・メモリに加え、2 個
の SODIMM ソケットが最大 8 GB のメモリを提供。
PROCStar IV
GiDEL 社
アルテラの Stratix IV FPGA ベースのフル・レングス PCIe x8 カード。大容量、高スループットで強化された高速 FPGA
ベース・プラットフォーム、および大規模なメモリを提供し、強力で高い柔軟性を備えたシステムを実現。性能、
メモ
リ、
アドオン・ドータボードの柔軟なアーキテクチャにより、計算上必要なほとんどの条件を満足。2 GB のオンボード・
メモリに加え、8 個の SODIMM ソケットが最大 32 GB のメモリまたは追加の接続とロジックを提供。National Science
Foundation Center の最大容量の FPGA ベース・スーパーコンピュータでは High-Performance Reconfigurable Computing
(NSF CHREC) センターでこのカードが 100 枚 (アルテラ FPGA は 400 個) 使用されているほか、Bio-RC、HFT、データ・マイ
ニング、および耐震解析アプリケーションで使用。
ProcSoC3-4S system
GiDEL 社
インタコネクトされた複数の FPGA モジュールの拡張性を提供し、600 万から 3 億 6,000 万の等価 ASIC ゲートの SoC
デザインの検証が可能。各 ProcSoC モジュールはそれ自体がモジュラーでスケーラブルな SoC 検証システム。高速
GbE 接続を GiDEL 社の開発ツールと組み合わせることで、SoC / ASIC デザインに接続しているリモート・サーバを介し
てターゲット・ソフトウェアまたは回帰スイートの実行が可能。ハードウェア-ソフトウェア統合および協調検証で許容
される実際のシステム速度付近でリモート動作を処理。ProcSoC3 および ProcSoC10 のシャーシ・コンフィギュレーショ
ンが可能で、PROC12M ボードはそれぞれ最大 3 個、10 個をサポート。システムごとにシングル SoC をプロトタイプ可
能、
または複数のデザインを分割してパラレルにプロトタイプ可能。ProcSoC に特有の相互接続性トポロジにより、大
規模なシステムであっても任意の FPGA を他の FPGA に直接接続可能。
Stratix IV GX/GT
40G/100G Interlaken
HiTech Global 社
200G のサブシステムを構築するための最も基本的な電気および光インタフェースを統合。CAUI/Interlaken 高速シリア
ル・インタフェース、業界をリードする高速 DDR3 SDRAM/QDR II + SRAM インタフェース、および NetLogic KBP (KnowledgeBased Processor) 用高速パラレル・インタコネクトを実装。モジュラー・デザインにより、拡張による新旧の光モジュール
のサポートが可能。
Xpress GX4 Kit
ReFLEX CES 社
アルテラの Stratix IV GX FPGA 向けの完全なハードウェアおよびソフトウェア環境を提供。PCI Express Gen1 または Gen2
を使用したデザインの開発用として、PCI-SIG に準拠した PCI フォーム・ファクタ・カードを中心に構築。
Single-FPGA (Tile)
Prototyping Solution
Polaris Design Systems 社
最大 1,500 万ゲート相当のデザインを実装可能なシングル FPGA プロトタイピング・ボード。1 個の Stratix IV FPGA およ
び 18 M ビットの SRAM を搭載。
ラックマウント可能なシステムに搭載して、
またはスタンドアロン・ユニットとして使用
可能。
Multi-FPGA (Logic)
Prototyping Solution
Polaris Design Systems 社
最大 3,000 万ゲート相当のデザインを実装可能なマルチ FPGA プロトタイピング・ボード。3 個の Stratix IV FPGA、SRAM、
2G バイト (8G バイトまで拡張可能) の DDR3 SDRAM を搭載。
ラックマウント可能なシステムに搭載して、
またはスタンド
アロン・ユニットとして使用可能。
DN7002k10MEG
The Dini Group 社
SoC ロジックおよびメモリ・デザインのプロトタイピングのための完全なロジック・エミュレーション・システム。
スタン
ドアロン動作のほか、USB インタフェース経由でホストすることも可能。Stratix IV EP4SE820 FPGA 2 個で構成したシング
ル・システムで、最大 1,300 万ゲートをエミュレート可能。すべての FPGA リソースをターゲット・アプリケーションに利
用可能。各 FPGA 位置ですべての対応スピード・グレードを使用可能。
DN7406k10PCIe-8T
The Dini Group 社
SoC ロジックおよびメモリ・デザインのプロトタイピングのための完全なロジック・プロトタイピング・システム。8 レー
ン PCI Express Gen1 バスでホスト。あるいはスタンドアロンとして使用し、USB または CompactFlash 経由でコンフィギュ
レーションすることも可能。
アルテラ Stratix IV EP4SE820 FPGA 6 個で構成したシングル・ボードで、最大 3,100 万ゲート
をエミュレート可能。すべての FPGA リソースをアプリケーションに利用可能なほか、
スピード・グレードを自由に組み
合わせて使用することも可能。
DN7020k10
The Dini Group 社
ASIC および IP の設計用に、最大 20 個の Stratix III または Stratix IV デバイスを使用したロジックおよびメモリ・デザイ
ンのプロトタイプを作成するための完全なロジック・プロトタイピング・システム。
DN7006K10PCIe-8T
The Dini Group 社
ASIC および IP の設計用に、最大 6 個の Stratix III または Stratix IV デバイスを使用したロジックおよびメモリ・デザイン
のプロトタイプを作成するための完全なロジック・プロトタイピング・システム。専用 PCI Express インタフェース付き。
69 アルテラ製品カタログ • 2015 • www.altera.co.jp
開 発 キ ット
アルテラおよびパートナー各社提供の開発キット
製品名およびベンダー
説明
Cyclone IV FPGA キット
Cyclone IV GX FPGA
開発キット
アルテラ
Cyclone IV GXトランシーバ・
スタータ・キット
アルテラ
低コスト・低消費電力 FPGA のシステム・レベルのデザインを迅速に開発できる包括的なデザイン環境を提供。PCIe
ショート・カード・フォーム・ファクタ、HSMC コネクタ 2 個、10/100/1000 Mbps イーサネット・インタフェースを搭載。
オンボード・メモリは 128 MB DDR2 SDRAM、64 MBフラッシュ、4 MB SSRAM を搭載。さらに SMA コネクタ、50/100/125 MHz
クロック・オシレータを搭載するほか、ユーザー・インタフェースとしてプッシュ・ボタン、LED、および 7 セグメント LCD
ディスプレイを装備。
トランシーバ I/O ベースの FPGA デザインを開発するための低コスト・プラットフォーム。
コスト重視のアプリケーショ
ンの FPGA デザインを開発するのに必要なハードウェアおよびソフトウェアを提供。FPGA の消費電力の測定、FPGA ト
ランシーバ I/O (最大 2.5 Gbps) の信号品質のテスト、および PCI Express Gen1 デザインの開発・テストが可能。
BeMicro SDK
Arrow 社
エンベデッド・ソフトウェア開発者およびハードウェア・エンジニアによるソフト・コア・プロセッサの迅速かつ容易な
評価を実現。成功を収めた初代 BeMicro 評価キットにモバイル DDR メモリ、イーサネット、さらには microSD カードを
挿入してファイル・システムを使用するオプションといった機能を追加。BeMicro SDK を USB 経由で PC に接続し、電源
供給、
プログラミング、およびデバッグに使用。Arrow 社では、FPGA でエンベデッド・システムを構築する利点を紹介す
るさまざまなリファレンス・デザインやあらかじめ構築されたソフトウェア・テンプレートをキット購入者にダウンロー
ド提供。
DEO-Nano Development Board
Terasic Technologies 社
DE0-Nano ボードは、ロボットや携帯品プロジェクトなどの回路設計試作に最適な小型サイズの FPGA 開発プラット
フォーム。
このボードは 22320 LE までの Cyclone IV デバイスを対象とし、可能な限りシンプルな実装向けに使用可能。
キットでは、2 個の外部汎用 I/O (GPIO) ヘッダにより DE0-Nano ボードを超えたデザインの拡張が可能であり、SDRAM や
EEPROM といったオンボード・メモリ・デバイスにより、さらに大規模なデータ・ストレージおよびフレーム・バッファの
処理を実現。軽量かつ再設定可能なため、余分なハードウェアを省くモバイル・デザインに最適。LEDやプッシュ・ボタ
ンに加えて、USB Mini-AB ポート、2 ピン外部電源ヘッダ、DC 5 V ピン 2 本からなる 3 通りの電力供給方式オプションを
搭載してユーザー・ペリフェラルを強化。
NEW
Industrial Networking Kit
Terasic Technologies 社
産業用オートメーションおよびプロセス制御アプリケーション向けの包括的な開発プラットフォームを提供。
アル
テラ Cyclone IV デバイス、デュアル 10/100/1000 Mbps イーサネット、128 MB SDRAM、8 MB フラッシュ・メモリ、2 MB
SRAM、HSMC/GPIO コネクタ、USB 2.0、SD カード・スロット、
スイッチ / ボタン、LED、16 x 2 ディスプレイ、オーディオ / ビデ
オ、および VGA 出力を搭載した DE2-115 ボードに加え、RS-485、RS-232、CAN、追加 I/O 拡張をサポートした産業用通信
ボード (ICB-HSMC) も付属。
DE2-115 Development and
Education Board
Terasic Technologies 社
Cyclone IV E EP4CE115 FPGA を搭載した、DE2 教育用開発ボード・シリーズの 1 つ。低コスト、低消費電力の最適なバラ
ンスを実現し、豊富なロジック、
メモリ、および DSP 機能に加え、GbE をはじめとする主要プロトコルをサポートしたイ
ンタフェースを装備。
また、HSMC コネクタを搭載し、HSMC ドーターカードとケーブルによる追加の機能および接続を
サポート。
MAX II CPLD キット
MAX II/MAX IIZ
開発キット
System Level Solutions 社
アルテラの MAX II/MAX IIZ デバイスをベースにした単純なローエンド・システムのデザインおよび開発用のハード
ウェア・プラットフォーム。240 LE および 8,192 ビットのユーザー・フラッシュ・メモリ (UFM) を搭載した MAX II / MAX IIZ
EPM240T100Cx / EPM240ZM100Cx デバイスを装備。さらに、570 LE、8,192 ビット UFM を搭載した EPM570T100Cx デバイス
へのバーティカル・マイグレーションもサポート。
MAX II Micro
Terasic Technologies 社
アルテラのMAX II 最大の CPLD およびオンボード USB-Blaster ケーブルを搭載した、CPLD デザイン向けの開発およびエ
デュケーション・ボード。
ソース・コード付きリファレンス・デザインも付属。
アルテラ製品カタログ • 2015 • www.altera.co.jp 70
開 発 キ ット
SoC システム・オン・モジュール
www.altera.co.jp/soms
システム・オン・モジュール (SoM) は、
プロトタイプや初期のシステム生産に最適な小型サイズであり、
ソフトウェア・ソリューションを含めて
提供します。SoM を使用することで、電気的なシステムや、
ソフトウェアの立ち上げ等に時間を割く必要がなく、開発する IP、
アルゴリズム、そ
してヒューマン / メカニカル・インタフェースの開発に集中することができます。場合によっては、実際のプロダクション・システムの開発に
利用することも可能です。
以下に示すアルテラ SoC ベースの SoM は、
アルテラの各パートナーから入手可能です。
パートナー
マクニカ
アルファ
プロジェクト
ビートシステム
サービス
SoM
アルテラSoC
メイン・メモリ1
Borax SoC Module
Cyclone V SoC
最大 1 GB DDR3 SDRAM
SA-Cy500
Cyclone V SoC
512 MB DDR3 SDRAM
ArmFrog-BLUE
Cyclone V SoC
[ BS020045-000000-00 ]
1GB DDR3 SDRAM
(ECC サポート)
MitySOM-5CSX
Cyclone V SoC
最大 2GB DDR3
(ECC サポート)
MCV
Cyclone V SoC
1 GB DDR3 SDRAM
uS02 microSOM™
Cyclone V SoC
1 GB DDR3 SDRAM
iWave Systems
Qseven Module
Cyclone V SoC
512 MB DDR3 SDRAM
(ECC サポート)
NovTech
NOVSOM CV
NOVSOM CVlite
Cyclone V SoC
最大 2 GB DDR3 SDRAM
(ECC サポート)
Critical Link
DENX Computer
Systems
EXOR
International
71 アルテラ製品カタログ • 2015 • www.altera.co.jp
モジュール・イメージ
開 発 キ ット
SoC システム・オン・モジュール
パートナー
SoM
アルテラSoC
メイン・メモリ1
モジュール・イメージ
Shiratech
Spark-100
Cyclone V SoC
1 GB ～ 4 GB
(ECC サポート)
Enclustra
Mercury SA
Mercury+ SA2
Cyclone V SoC
最大 2 GB DDR3L SDRAM
Enterpoint
Larg 2
Cyclone V SoC
512 M バイト DDR3
SDRAM
注：
1. プロセッサのメイン・メモリのみの表記です。FPGA 用、
フラッシュ・メモリ、eMMC、microSD、SD/MMC、および EEPROM メモリに関しては、SoM を提供する
各ベンダーにお問い合わせください。
アルテラの SoC システム・オン・モジュールについての詳細は、www.altera.co.jp/soms をご覧ください。
シングル・ボード・コンピュータ
SoM では様々な I/O へアクセスするためにキャリア・ボードへの接続が必要ですが、
シングル・ボード・コンピュータ (SBC) は、
プロセッサや
メモリに加えて I/O コネクタも内蔵しています。SBC は多様なエンベデッド・オペレーティング・システム・サポートを提供し、
また、FPGA を
統合した SoC ハードウェアとソフトウェア・ソリューションを提供し、OEM 生産およびメーカー市場への製品投入を加速させます。
以下に示すアルテラ SoC ベースの SBC は、
アルテラのパートナーから入手可能です。
パートナー
Embedded
Planet
SBC
アルテラSoC
メイン・メモリ
EP5CSXxS
Single-board computer
Cyclone V SoC
最大 1 GB DDR3 SDRAM
モジュール・イメージ
アルテラ製品カタログ • 2015 • www.altera.co.jp 72
トレ ー ニ ング
FPGA マスター養成講座
www.altera.co.jp/training
FPGA マスター養成講座では、お客様の製品の早期市場参入および最適なデザイン結果を実現するために必要な知識を提供してい
ます。クラスを受講することで、高性能、実装面積の小さいデザインの迅速な生産のためのスキルを習得できます。日程、開催場所、
内容、対象者等の詳細は、www.altera.co.jp/training をご覧ください。
FPGA マスター養成講座一覧
コース・カテゴリー
ソフトウェア
組込みシステム
高速 I/O インタフェース
概要
開発ソフトウェアの基礎および拡張機能の使用
方法を学び、デザイン・エントリ、コンパイル、
プログラミング、検証、および最適化のスキル
を習得します。
アルテラ FPGA にソフトコアのエンベデッド・
プロセッサを組み込む方法を学習します。
外部メモリへのインタフェースの実装方法に
ついて学習します。
73 アルテラ製品カタログ • 2015 • www.altera.co.jp
コース・タイトル
･ Quartus II パーフェクト・コース I
･ Quartus II パーフェクト・コース II：タイミング解析
･ Quartus II パーフェクト・コース II：デバッグと解析ツール
･ Quartus II パーフェクト・コース II：デザイン最適化
･ 組込みシステム：Nios II ＆ Qsys 基礎編
･ ARM ベース SoC ハードウェア開発
･ ARM ベース SoC ソフトウェア開発
･ アルテラ FPGA を使った、外部メモリとのインタフェース
トレ ー ニ ング
オンライン・トレーニング
www.altera.co.jp/training
オンラインのトレーニング・クラスでは、記述言語、ソフトウェア、デバイス、エンベデッド・システム、アプリケーション、
ハイスピード設計、およびスクリプトなどのカテゴリに基づいたさまざまな機能およびデザイン手法の概要を提供しています。
すべてのトレーニングは無料で受講できます。トレーニングの詳細は、www.altera.co.jp/training をご覧ください。
日本語版オンライン・トレーニング・コース一覧
コース・カテゴリー
ビギナー
ソフトウェア
コース・タイトル
言語
アルテラ・サイトご利用ガイド（Read Me First）
日本語
プログラマブル・ロジックの基礎
日本語
はじめての FPGA 設計
日本語
Nios II & Qsys（システム統合ツール）基礎編
日本語
VHDL 基礎編
日本語
Verilog HDL 基礎編
日本語
アルテラ FPGA デバイスの I/O システム・デザイン
日本語
Quartus II 開発ソフトウェア 基礎編：スタートガイド
日本語
Quartus II パーフェクト・コース：デザイン入力
日本語
Quartus II パーフェクト・コース：コンパイル
日本語
Quartus II パーフェクト・コース：設定とアサインメント
日本語
Quartus II パーフェクト・コース：I/O プランニング
日本語
Quartus II パーフェクト・コース：プログラミングとコンフィギュレーション
日本語
Quartus II インクリメンタル・コンパイル入門
日本語
Quartus II インクリメンタル・コンパイルによるチームベースのデザイン・フロー
日本語
Quartus II による SystemVerilog のサポート
日本語
Quartus II Tcl スクリプトの基礎 前編
日本語
TimeQuest タイミング・アナライザ
日本語
タイミング収束のためのベストプラクティス
日本語
ダブル・データ・レートのソース同期インタフェースに対する制約
日本語
ModelSim 概要
日本語
SignalTap II ロジック・アナライザ
日本語
再利用可能なデザイン・ブロックの生成方法：IP 再利用についての概要
日本語
再利用可能なデザイン・ブロックの生成方法：IP デザインとその実装
日本語
再利用可能なデザイン・ブロックの生成方法：Quartus II ソフトウェアを使用した IP の統合
日本語
アルテラ製品カタログ • 2015 • www.altera.co.jp 74
トレ ー ニ ング
オンライン・トレーニング
日本語版オンライン・トレーニング・コース一覧
コース・カテゴリー
組込みシステム
Generation 10
高速 I/O インタフェース
OpenCL
コース・タイトル
言語
SoC ハードウェア概要 パート 1
日本語
SoC ハードウェア概要 パート 2
日本語
ARM ベース SoC 向けハードウェア・デザイン・フロー
日本語
ARM ベース SoC 向けソフトウェア・デザイン・フロー
日本語
Qsys 基礎編
日本語
Qsys を使用したシステム・デザインの生成方法
日本語
Nios II プロセッサ ソフトウェア開発：デザイン・ツール概要
日本語
Nios II Software Tools for Eclipse：導入編
日本語
Nios II プロセッサソフトウェア開発：HAL
日本語
Avalon および AXI インタフェースを使用したカスタム・コンポーネント開発
日本語
Generation 10 デバイスのメモリ・インタフェース 導入編
日本語
Generation 10 デバイスにおけるメモリ・インタフェース IP の統合
日本語
Generation 10 デバイスにおけるメモリ・インタフェース IP の検証
日本語
Generation 10 デバイスにおけるメモリ・インタフェース IP のオンチップ・デバッグ
日本語
Stratix 10 HyperFlex アーキテクチャの概要
日本語
HyperFlex アーキテクチャにおける Fast Forward Compile ツールの使用
日本語
Quartus II Hyper-Aware デザイン・フロー
日本語
BluePrint プラットフォーム・デザイナによる迅速で容易な I/O システム・デザイン
日本語
トランシーバ・ベーシック
日本語
アルテラ・トランシーバ搭載デバイスで実現する PCI Express
日本語
OpenCL による並列コンピューティング：入門編
日本語
アルテラ FPGA 向け OpenCL 実行方法
日本語
アルテラ FPGA 向け OpenCL プログラム記述方法
日本語
アルテラ SDK for OpenCL のカスタム・プラットフォームの構築
日本語
OpenCL：シングルスレッド・カーネル vs マルチスレッド・カーネル
日本語
75 アルテラ製品カタログ • 2015 • www.altera.co.jp
トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately 30 Minutes Long)
Course Category
Getting started
Course Titles
Languages
Read Me First!
English, Chinese,
and Japanese
Basics of Programmable Logic
English, Chinese,
and Japanese
How to Begin a Simple FPGA Design
English, Chinese,
and Japanese
Become an FPGA Designer in 4 Hours
English only
VHDL Basics
English, Chinese,
and Japanese
Verilog HDL Basics
English, Chinese,
and Japanese
SystemVerilog with the Quartus II Software
English, Chinese, and
Japanese
Best HDL Design Practices for Timing Closure
English, Chinese,
and Japanese
Using the Quartus Prime Software:An Introduction
English and Chinese
The Quartus II Software Interactive Tutorial
English only
The Quartus Prime Software Design Series:Foundation
(note: this training is similar to the instructor-led course of the same name)
English, Chinese, and
Japanese
Synplify Pro Tips and Tricks
English only
Synplify Synthesis Techniques with the Quartus II Software
English only
Using Quartus II Software:Schematic Design
English and Chinese
Introduction to Incremental Compilation
English, Chinese,
and Japanese
Fast & Easy I/O System Design with BluePrint
English and Japanese
Advanced I/O System Design
English and Chinese
Managing Metastability with the Quartus II Software
English only
Partial Reconfiguration
English and Chinese
Overview of Mentor Graphics ModelSim Software
English and Japanese
SignalTap II Logic Analyzer
English, Chinese, and
Japanese
Using Quartus II Software:Chip Planner
English only
Debugging and Communicating with an FPGA Using the Virtual JTAG Megafunction
English only
System Console
English and Chinese
Debugging JTAG Chain Integrity
English only
Power Analysis and Optimization
English and Chinese
Resource Optimization
English and Chinese
TimeQuest Timing Analyzer
English, Chinese,
and Japanese
Using Design Space Explorer
English only
Timing Closure Using Quartus II Physical Synthesis Optimizations
English and Chinese
Timing Closure Using TimeQuest Custom Reporting
English only
Design Evaluation for Timing Closure
English and Chinese
Design languages
Software overview
and design entry
Verification
and debugging
Timing analysis
and closure
アルテラ製品カタログ • 2015 • www.altera.co.jp 76
トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately One Hour Long)
Course Category
Timing analysis
and closure
(Continued)
Memory interfaces
Connectivity design
Course Titles
Languages
Good High-Speed Design Practices
English only
Constraining Source Synchronous Interfaces
English and Chinese
Constraining Double Data Rate Source Synchronous Interfaces
English, Chinese,
and Japanese
Stratix 10 HyperFlex Architecture Overview
English, Chinese, and
Japanese
Quartus II Hyper-Aware Design Flow
English, Chinese, and
Japanese
Using Fast Forward Compile for the HyperFlex Architecture
English only
Introduction to Hyper-Retiming
English only
Eliminating Barriers to Hyper-Retiming
English only
Introduction to Hyper-Pipelining
English only
Introduction to Hyper-Optimization
English only
Hyper-Optimization Techniques 1:Loop Analysis and Solutions
English only
Hyper-Optimization Techniques 2:Pre-Computation
English only
Hyper-Optimization Techniques 3:Shannon’s Decomposition
English only
Using High Performance Memory Interfaces in Altera 28 nm and 40 nm FPGAs
English and Chinese
Introduction to Memory Interfaces IP in Arria 10 Devices
English, Chinese,
and Japanese
Integrating Memory Interfaces IP in Arria 10 Devices
English, Chinese,
and Japanese
On-Chip Debugging of Memory Interfaces IP in Arria 10 Devices
English, Chinese,
and Japanese
Verifying Memory Interfaces IP in Arria 10 Devices
English, Chinese,
and Japanese
Transceiver Basics
English, Chinese,
and Japanese
Generation 10 Transceiver Clocking
English only
Generation 10 Transceiver Reconfiguration
English only
Building a Generation 10 Transceiver PHY Layer
English only
Advanced Signal Conditioning for Stratix IV and Stratix V Receivers
English only
Introduction to the Arria 10 Hard IP for PCI Express
English only
Customizing the Arria 10 Hard IP for PCI Express
English only
Connecting to the Arria 10 Hard IP for PCI Express
English only
Designing with the Arria 10 Hard IP for PCI Express
English only
Introduction to the 28 nm Hard IP for PCI Express
English only
Customizing the 28 nm Hard IP for PCI Express
English only
Connecting to the 28 nm Hard IP for PCI Express
English only
Designing with the 28 nm Hard IP for PCI Express
English only
Getting Started with Altera’s 40 nm PCI Express Solutions
English and Japanese
Introduction to the Triple-Speed Ethernet MegaCore Function
English and Chinese
Implementing the Triple-Speed Ethernet MegaCore Function
English only
Introduction to Altera’s 10 Gb Ethernet Solutions
English only
77 アルテラ製品カタログ • 2015 • www.altera.co.jp
トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately One Hour Long)
Course Category
System design
OpenCL
Course Titles
Languages
Introduction to Qsys
English, Chinese,
and Japanese
Creating a System Design with Qsys
English, Chinese,
and Japanese
Advanced System Design Using Qsys:Component & System Simulation
English only
Advanced System Design Using Qsys:Qsys System Optimization
English only
Advanced System Design Using Qsys:System Verification with System Console
English only
Advanced System Design Using Qsys:Utilizing Hierarchy in Qsys Designs
English only
Custom IP Development Using Avalon and AXI Interfaces
English, Chinese,
and Japanese
DSP Builder Advanced Blockset:Introduction
English only
DSP Builder Advanced Blockset:Implementing a Design
English only
Variable-Precision DSP Blocks in Altera 20 nm FPGAs
English only
High-Performance Floating-Point Processing with FPGAs
English only
Building Video Systems
English and Chinese
Implementing Video Systems
English only
Creating Reusable Design Blocks:Introduction to IP Reuse
English and Japanese
Creating Reusable Design Blocks:IP Design & Implementation
English and Japanese
Creating Reusable Design Blocks:IP Integration with the Quartus II Software
English and Japanese
Avalon Verification Suite
English and Chinese
Introduction to Parallel Computing with OpenCL
English, Japanese, and
Chinese
Writing OpenCL Programs for Altera FPGAs
English, Japanese, and
Chinese
Running OpenCL on Altera FPGAs
English, Japanese, and
Chinese
OpenCL:Single-Threaded vs. Multi-Threaded Kernels
English, Japanese, and
Chinese
Building Custom Platforms for Altera SDK for OpenCL
English, Japanese, and
Chinese
OpenCL Optimization Techniques:Image Processing Algorithm Example
English only
OpenCL Optimization Techniques:Secure Hash Algorithm Example
English only
アルテラ製品カタログ • 2015 • www.altera.co.jp 78
トレ ー ニ ング
オンライン・トレーニング
Altera Free Online Training Courses (Courses Are Approximately One Hour Long)
Course Category
Embedded system
design
Device-specific
training
Scripting
Course Titles
Languages
Designing with the Nios II Processor and Qsys - Day 1
Japanese only
Developing Software for the Nios II Processor:Tools Overview
English and Chinese
Developing Software for the Nios II Processor:Design Flow
English and Chinese
Hardware Design Flow for an ARM-Based SoC
English, Chinese, and
Japanese
Software Design Flow for an ARM-Based SoC
English, Chinese,
and Japanese
Getting Started with Linux for Altera SoCs
English only
SoC Bare-metal Programming and Hardware Libraries
English only
SoC Hardware Overview:Flash Controllers and Interface Protocols
English and Chinese
SoC Hardware Overview:Interconnect and Memory
English and Chinese
SoC Hardware Overview:System Management, Debug, and General Purpose Peripherals
English and Chinese
SoC Hardware Overview: the Microprocessor Unit
English and Chinese
Creating Second Stage Bootloader for Altera SoCs
English only
Using the Nios II Processor
Chinese only
Using the Nios II Processor:Custom Components and Instructions
English only
Using the Nios II Processor:Hardware Development
English only
Using the Nios II Processor:Software Development
English only
Developing Software for the Nios II Processor:Nios II Software Build Tools for Eclipse
English and Japanese
Nios II Software Build Tools for Eclipse and BSP Editor (Quartus II Software 10.0 Update)
English only
Developing Software for the Nios II Processor:HAL Primer
English, Chinese,
and Japanese
Developing Software for the Nios II Processor:MMU and MPU
English and Chinese
Lauterbach Debug Tools
English only
Introduction to Graphics
English only
Configuring Altera FPGAs
English and Chinese
Integrating an Analog to Digital Converter in MAX 10 Devices
English only
Introduction to Analog to Digital Conversion in MAX 10 Devices
English only
Using the ADC Toolkit in MAX 10 Devices
English only
Introduction to Remote System Upgrade in MAX 10 Devices
English only
Remote System Upgrade in MAX 10 Devices:Design Flow & Demonstration
English only
Command-Line Scripting
English only
Introduction to Tcl
English and Chinese
Quartus II Software Tcl Scripting
English, Chinese, and
Japanese
79 アルテラ製品カタログ • 2015 • www.altera.co.jp
リ フ ァレ ン ス
用語集
アルテラ・デバイスによるデザイン開発で使用される用語を、以下に解説します。
用語
定義
アルテラ・デバイスで使用されているロジック・ビルディング・ブロックで、ロジックを効率的に使用
アダプティブ・ロジック・モジュール
しながら高度な機能を提供します。各 ALM には、2 つの組み合わせアダプティブ LUT (ALUT) 間で分
(ALM)
割できる多様な LUT ベースのリソースが含まれています。
エンベデッド・ハード IP ブロック
最大 1,400 万 ASIC ゲート、あるいは最大 70 万ロジック・エレメント相当のロジックを提供し、標準
的な機能またはロジックを多用するアプリケーションのハードウェア化を可能にするメタル・プログ
ラマブル・ハード IP ブロックです。
等価 LE 数
デバイス集積度は、4 入力ルックアップ・テーブルを基準として、相応する LE の総数で表されます。
フラクショナル PLL (fPLL)
外付けの電圧制御水晶発振器 (VCXO) の削減や、追加のトランシーバ用クロック・ソースを提供し、
柔軟性の向上を実現するコア・ファブリック内のフェーズ・ロック・ループ (PLL) です。
グローバル・クロックは、デバイス全体にわたる駆動が可能で、ALM、DSP ブロック、TriMatrix メモリ・
ブロック、およびフェーズ・ロック・ループ (PLL) などの機能ブロックに対する低スキュー・クロック・
グローバル・クロック・ネットワーク
ソースとして機能します。
クロック・ネットワークの詳細は、
リージョナル・クロックとペリフェラル・ク
ロックの項目をご覧ください。
ハード・プロセッサ・システム (HPS)
アルテラ SoC 内にハード化されたプロセッサ・システムで、デュアルコア ARM Cortex-A9 MPCore プロ
セッサ、豊富なペリフェラル群、およびマルチポート・メモリ・コントローラで構成されます。
ロジック・エレメント (LE)
アルテラ・デバイスで使用されているロジック・ビルディング・ブロックで、4 入力ルックアップ・テー
ブル (LUT0、
プログラマブル・レジスタ、キャリー・チェインを備えています。詳細は、デバイス・ハンド
ブックをご覧ください。
マクロセル
LE と同様に、MAX シリーズ CPLD においての集積度の単位として使用されます。
メモリ・ロジック・アレイ・ブロック
(MLAB)
MLAB は兼用ブロックであり、
レギュラー・ロジック・アレイ・ブロックあるいはメモリ・ブロックとして
コンフィギュレーションが可能です。
On-chip termination
(OCT、チップ内終端)
ドライバ・インピーダンス・マッチングと直列終端をサポートすることで、外部レジスタを不要にし、
シグナル・インテグリティを向上させ、ボード・デザインを簡素化します。オンチップの直列および並
列、
または差動終端抵抗は、Quartus Prime ソフトウェアを使ってコンフィギュレーション可能です。
ペリフェラル・クロック (PCLK)
ペリフェラル・クロック (PCLK) は、デバイスの周辺から駆動される個々のクロック・ネットワークの集
合です。PCLK は、汎用配線の代わりに使用して、デバイスの内外に信号を駆動できます。
プラグ & プレイ・シグナル・
インテグリティ
アルテラのアダプティブ・ディスパージョン・エンジンとホット・ソケットから構成されるこの機能に
より、バックプレーン・イコライザ設定を手動でリコンフィギュレーションすることなく、バックプレー
ン・カードの位置を即時に変更することができます。
プログラマブル・パワー・
テクノロジ
必要な性能を維持しながら、
自動的にロジック、DSP、およびメモリ・ブロックを最小の消費電力に最
適化します。
クリティカル・パスを含むロジック・ブロックのみ高性能モードで設定し、他のすべての
ブロックは低消費電力モードで設定できます。
リアルタイム・インシステム・
プログラミング (ISP)
この機能により、デバイスの動作中に MAX II および MAX Vデバイスをプログラムできます。デバイ
スのパワー・サイクルが存在する場合、新規デザインのみが既存のデザインに置き換わります。そ
のため、
システム全体の動作に影響を与えることなく、MAX II およびMAX V デバイスのインフィール
ド・アップデートを実行することができます。
リージョナル・クロック
リージョナル・クロックは、デバイスの 1/4 をカバーし、デバイスの 1 つのエリア内に含まれるロジッ
クに対して、最小のクロック遅延とスキューを実現します。
SoC (System on a chip)
単一デバイス上に集積されたプロセッサ、ペリフェラル、およびカスタム・ハードウェアで構成され
るエンベデッド・システムです。
可変精度ブロック
サム・モードまたは独立モードで、9 x 9、27 x 27、18 x 36 などの可変精度の信号処理をネイティブ・
サポートする統合ブロックです。
アルテラ製品カタログ • 2015 • www.altera.co.jp 80
ノ ート
凡例
この「アルテラ製品カタログ Version 15.1」は、2015 年 11 月に編集された英語版の「Altera Product
Catalog Version 15.1」を底本に制作されています。
各製品の最新スペックは、アルテラのウェブ・サイトで公開されているハンドブックなどのオンライン
資料（www.altera.co.jp/literature）、または、アルテラ・プロダクト・セレクター（www.altera.co.jp/
selector）をご覧ください。
81 アルテラ製品カタログ • 2015 • www.altera.co.jp
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Reference
Designs
Design IP
Design Tools
Silicon
アルテラ製品カタログ • 2015 • www.altera.co.jp 82
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本資料に掲載されている内容は、製品の仕様の変更等により予告なく変更される可能性があります。最新の情報はアルテラ・ウェブサイトをご覧ください。
©2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and
registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as
described at www.altera.com/legal. November 2015
SG-PRDCT-15.1/JP

3次元画像認識を 1 チップで実現する、アルテラ FPGA 対応の

FPGA／ASICの新検証方式開発

3次元画像認識を 1 チップで実現する、アルテラ FPGA 対応

ビルディング・ブロック開発による My回路IPコアのFPGAへの実装

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