Arria 10 コア・ファブリックおよび汎用
I/O ハンドブック
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A10-HANDBOOK
2015.05.04
101 Innovation Drive
San Jose, CA 95134
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目次-2
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
目次
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジ
ック・モジュール.......................................................................................... 1-1
LAB ............................................................................................................................................................... 1-1
MLAB ................................................................................................................................................1-2
ローカル・インタコネクトおよびダイレクト・リンク・インタコネクト ............... 1-3
共有演算チェイン・インタコネクトとキャリー・チェイン・インタコネクト ...... 1-4
LAB コントロール信号................................................................................................................ 1-5
ALM リソース ............................................................................................................................... 1-6
ALM 出力 ........................................................................................................................................ 1-7
ALM 動作モード ....................................................................................................................................... 1-8
ノーマル・モード ........................................................................................................................ 1-9
拡張 LUT モード .........................................................................................................................1-12
演算モード ................................................................................................................................... 1-13
共有演算モード ...........................................................................................................................1-15
LAB 消費電力管理手法 ......................................................................................................................... 1-16
改訂履歴.....................................................................................................................................................1-16
Arria 10 デバイスのエンベデッド・メモリ.................................................... 2-1
エンベデッド・メモリのタイプ........................................................................................................... 2-1
Arria 10 デバイスのエンベデッド・メモリ容量.................................................................. 2-1
Arria 10 デバイスのエンベデッド・メモリ・デザイン・ガイドライン.................................. 2-2
メモリ・ブロックの選択............................................................................................................ 2-2
ガイドライン：外部の競合解決を実装する......................................................................... 2-3
ガイドライン：Read-During-Write 動作をカスタマイズする......................................... 2-3
ガイドライン：パワーアップ状態およびメモリの初期化...............................................2-7
ガイドライン：クロッキングをコントロールして消費電力を削減する.................... 2-7
エンベデッド・メモリ機能....................................................................................................................2-8
エンベデッド・メモリ・コンフィギュレーション............................................................2-9
幅の異なるポートのコンフィギュレーション.....................................................................2-9
エンベデッド・メモリ・モード.........................................................................................................2-11
エンベデッド・メモリのクロッキング・モード.......................................................................... 2-13
各メモリ・モードのクロッキング・モード....................................................................... 2-13
クロッキング・モードにおける非同期クリア...................................................................2-14
同時の読み取り/書き込みにおける出力読み取りデータ................................................2-14
クロッキング・モードにおける独立クロック・イネーブル........................................ 2-14
メモリ・ブロックのパリティ・ビット............................................................................................2-15
エンベデッド・メモリ・ブロックにおけるバイト・イネーブル........................................... 2-15
メモリ・ブロックにおけるバイト・イネーブル・コントロール............................... 2-15
データ・バイト出力...................................................................................................................2-16
RAM ブロックの動作.................................................................................................................2-16
Altera Corporation
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
目次-3
メモリ・ブロックのパック・モード・サポート.......................................................................... 2-17
メモリ・ブロックのアドレス・クロック・イネーブル・サポート....................................... 2-17
メモリ・ブロックの非同期クリア.................................................................................................... 2-18
メモリ・ブロックの誤り訂正コード・サポート.......................................................................... 2-20
誤り訂正コードの真理値表......................................................................................................2-20
改訂履歴.....................................................................................................................................................2-21
Arria 10 デバイスの可変精度 DSP ブロック...................................................3-1
Arria 10 デバイスでサポートされる動作モード.............................................................................. 3-2
機能....................................................................................................................................................3-4
リソース.......................................................................................................................................................3-6
デザインの検討事項.................................................................................................................................3-6
動作モード...................................................................................................................................... 3-8
固定小数点演算向けの内部係数とプリアダー.....................................................................3-8
固定小数点演算向けのアキュムレータ..................................................................................3-9
チェインアウト加算器.................................................................................................................3-9
ブロック・アーキテクチャ....................................................................................................................3-9
入力レジスタ・バンク.............................................................................................................. 3-12
パイプライン・レジスタ.......................................................................................................... 3-14
固定小数点演算向けのプリアダー.........................................................................................3-15
固定小数点演算向けの内部係数.............................................................................................3-15
マルチプライヤ数....................................................................................................................... 3-15
加算器............................................................................................................................................. 3-15
固定小数点演算のアキュムレータとチェインアウト加算器........................................ 3-16
固定小数点演算のシストリック・レジスタ....................................................................... 3-17
固定小数点演算のダブル累算レジスタ................................................................................3-17
出力レジスタ・バンク.............................................................................................................. 3-17
動作モードの説明................................................................................................................................... 3-17
固定小数点演算の動作モード................................................................................................. 3-18
浮動小数点演算の動作モード................................................................................................. 3-26
改訂履歴.....................................................................................................................................................3-33
Arria 10 デバイスのクロック・ネットワークと PLL.................................... 4-1
クロック・ネットワーク........................................................................................................................ 4-1
Arria 10 デバイスのクロック・リソース............................................................................... 4-2
階層的なクロック・ネットワーク...........................................................................................4-5
クロック・ネットワークのタイプ...........................................................................................4-7
クロック・ネットワーク・ソース.........................................................................................4-11
クロック・コントロール・ブロック.................................................................................... 4-12
クロック・パワーダウン.......................................................................................................... 4-15
クロック・イネーブル信号......................................................................................................4-15
Arria 10 の PLL..........................................................................................................................................4-17
PLL の使用率................................................................................................................................ 4-18
PLL のアーキテクチャ...............................................................................................................4-19
PLL のカスケード接続...............................................................................................................4-19
PLL コントロール信号...............................................................................................................4-20
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目次-4
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
クロック・フィードバック・モード.................................................................................... 4-21
クロックの逓倍と分周.............................................................................................................. 4-21
プログラマブル位相シフト......................................................................................................4-22
プログラマブル・デューティ・サイクル........................................................................... 4-23
クロック・スイッチオーバー................................................................................................. 4-23
PLL リコンフィギュレーションとダイナミック位相シフト.........................................4-28
改訂履歴.....................................................................................................................................................4-29
Arria 10 デバイスにおける I/O と高速 I/O..................................................... 5-1
Arria 10 デバイスの I/O と差動 I/O バッファ................................................................................... 5-1
Arria 10 デバイスの I/O 規格と電圧レベル....................................................................................... 5-2
Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート..........................................5-3
Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート.............................................5-5
Arria 10 デバイスにおける I/O 規格の電圧レベル.............................................................. 5-5
Arria 10 デバイスの MultiVolt I/O インタフェース............................................................. 5-6
Arria 10 デバイス向けのアルテラ I/O IP............................................................................................ 5-7
Arria 10 デバイスの I/O リソース.........................................................................................................5-7
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置....................... 5-7
Arria 10 デバイスの GPIO バッファと LVDS チャネル....................................................5-13
Arria 10 デバイスの I/O バンク・グループ......................................................................... 5-16
Arria 10 デバイスの I/O バーティカル・マイグレーション.......................................... 5-25
Arria 10 デバイスにおける I/O のアーキテクチャと一般的な機能......................................... 5-26
Arria 10 デバイスの I/O エレメント構造..............................................................................5-27
Arria 10 デバイスにおける I/O ピンの機能......................................................................... 5-29
Arria 10 デバイスのプログラマブル IOE 機能....................................................................5-30
Arria 10 デバイスのオンチップ I/O 終端..............................................................................5-35
Arria 10 デバイスの外部 I/O 終端...........................................................................................5-45
Arria 10 デバイスにおける高速ソース・シンクロナス SERDES 及び DPA........................... 5-54
SERDES 回路 ................................................................................................................................ 5-55
Arria 10 デバイスでサポートされる SERDES I/O 規格.....................................................5-57
Arria 10 デバイスの差動トランスミッタ............................................................................. 5-58
Arria 10 デバイスの差動レシーバ.......................................................................................... 5-60
Arria 10 デバイスの PLL とクロッキング.............................................................................5-68
Arria 10 デバイスのタイミングと最適化............................................................................. 5-80
Arria 10 デバイスにおける I/O 及び高速 I/O の使用.................................................................... 5-86
Arria 10 デバイスの I/O 及び高速 I/O の一般的なガイドライン.................................. 5-86
電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混在...................5-87
ガイドライン：パワー・シーケンス中に I/O ピンをドライブしない....................... 5-88
最大 DC 電流制限........................................................................................................................5-89
ガイドライン: アルテラの LVDS SERDES IP コアのインスタンス化.......................... 5-89
ガイドライン: ソフト CDR モードの LVDS SERDES ピン・ペア................................. 5-89
改訂履歴.....................................................................................................................................................5-90
Arria 10 デバイスでの外部メモリ・インタフェース.................................... 6-1
Arria 10 外部メモリ・インタフェース・ソリューションの主な機能.......................................6-1
Arria 10 デバイスでサポートされるメモリ規格.............................................................................. 6-2
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Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
目次-5
Arria 10 デバイスでの外部メモリ・インタフェース..................................................................... 6-3
外部メモリ・インタフェース I/O ピンで Arria 10 デバイス........................................................6-4
Arria 10 デバイス・パッケージのメモリ・インタフェース・サポート.................................. 6-5
Arria 10 ECC 付きの DDR3 x32 のパッケージのサポート................................................. 6-6
Arria 10 DDR3 x72 のシングル・ランクのパッケージのサポート................................. 6-7
Arria 10 HPS 用の DDR3 x72 のデュアル・ランクのためのパッケージのサポート
.......................................................................................................................................................6-8
Arria 10 ECC 付の DDR4 x32 用のパッケージのサポート................................................. 6-8
Arria 10 DDR4 x72 のシングル・ランクのパッケージのサポート................................. 6-9
Arria 10 DDR4 x72 のデュアル・ランクのためのパッケージのサポート.................. 6-10
Arria 10 HPS 用の DDR4 x72 のシングル・ランクのパッケージのサポート............ 6-11
Arria 10 デバイスでの外部メモリ・インタフェース................................................................... 6-12
Ping Pong PHY IP......................................................................................................................... 6-12
Arria 10 デバイスでの外部メモリ・インタフェース................................................................... 6-13
I/O バンク......................................................................................................................................6-14
I/O AUX.......................................................................................................................................... 6-25
改訂履歴.....................................................................................................................................................6-27
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、
およびリモート・システム・アップグレード........................................... 7-1
エンハンスト・コンフィギュレーションとプロトコル経由のコンフィギュレーション
...................................................................................................................................................................7-1
コンフィギュレーション手法............................................................................................................... 7-3
アクティブ・シリアルのコンフィギュレーション............................................................7-3
パッシブ・シリアル・コンフィギュレーション.............................................................. 7-14
ファースト・パッシブ・パラレル・コンフィギュレーション....................................7-19
JTAG コンフィギュレーション...............................................................................................7-23
コンフィギュレーションの詳細.........................................................................................................7-27
MSEL ピン設定.............................................................................................................................7-27
コンフィギュレーション・シーケンス................................................................................7-28
コンフィギュレーション・タイミング波形....................................................................... 7-31
デバイスのコンフィギュレーション・ピン....................................................................... 7-35
Quartus II ソフトウェアでの EDA インタフェース・オプション................................7-37
コンフィギュレーション・データの圧縮........................................................................... 7-38
アクティブ・シリアル・モードを使用したリモート・システム・アップグレード........ 7-39
コンフィギュレーション・イメージ.................................................................................... 7-40
リモート・アップデート・モードでのコンフィギュレーション・シーケンス..... 7-42
リモート・システム・アップグレード回路....................................................................... 7-42
リモート・システム・アップグレード回路のイネーブル.............................................7-43
リモート・システム・アップグレード・レジスタ..........................................................7-44
リモート・システム・アップグレード・ステート・マシン........................................ 7-46
ユーザー・ウォッチドッグ・タイマ.................................................................................... 7-46
デザイン・セキュリティ...................................................................................................................... 7-47
JTAG セキュア・モード............................................................................................................7-48
JTAG セキュア・モード............................................................................................................7-48
セキュリティ・キーのタイプ................................................................................................. 7-48
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目次-6
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
セキュリティ・モード.............................................................................................................. 7-49
デザイン・セキュリティの実装手順.................................................................................... 7-49
改訂履歴.....................................................................................................................................................7-50
Arria 10 デバイスでの SEU の緩和...................................................................8-1
エラー検出機能..........................................................................................................................................8-1
ユーザー・モード・エラー検出........................................................................................................... 8-1
EDCRC チェック・ビット.......................................................................................................... 8-2
CRC_ERROR ピンの動作.............................................................................................................8-2
エラー情報の取得......................................................................................................................... 8-3
エラー修正.................................................................................................................................................. 8-4
CRC エラーからの回復................................................................................................................8-4
仕様................................................................................................................................................................8-4
エラー検出周波数......................................................................................................................... 8-4
EMR アップデート間隔............................................................................................................... 8-5
CRC 演算に要する時間................................................................................................................8-5
エラー検出のブロック図とレジスタ.................................................................................................. 8-7
エラー・メッセージ・レジスタ............................................................................................... 8-8
改訂履歴.....................................................................................................................................................8-10
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト.........................9-1
BST 動作コントロール ............................................................................................................................9-1
IDCODE ...........................................................................................................................................9-1
サポートされる JTAG 命令 ....................................................................................................... 9-2
JTAG セキュア・モード .............................................................................................................9-5
JTAG プライベート命令 .............................................................................................................9-5
JTAG 動作用の I/O 電圧 ......................................................................................................................... 9-5
BST の実行 ..................................................................................................................................................9-6
IEEE Std. 1149.1 BST 回路を有効または無効にする ........................................................................9-6
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン.............................................. 9-7
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ ....................................................................... 9-8
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル.............................................9-8
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ.......................................................... 9-10
改訂履歴.....................................................................................................................................................9-12
Arria 10 デバイスの電源管理..........................................................................10-1
消費電力.....................................................................................................................................................10-1
ダイナミック電力を求める式................................................................................................. 10-2
消費電力削減手法................................................................................................................................... 10-2
SmartVID ....................................................................................................................................... 10-2
VCC PowerManager....................................................................................................................... 10-3
プログラマブル・パワー・テクノロジ................................................................................10-3
低スタティック電力デバイス・グレード........................................................................... 10-4
SmartVID 機能と VCC PowerManager 機能の実装.............................................................. 10-5
電源検出ライン........................................................................................................................................10-6
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Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
目次-7
電圧センサ................................................................................................................................................ 10-6
外部アナログ信号の入力信号の範囲.................................................................................... 10-7
Arria 10 デバイスでの電圧センサの使用............................................................................. 10-7
温度検知ダイオード.............................................................................................................................10-16
内蔵の温度検知ダイオード....................................................................................................10-16
外部の温度検知ダイオード....................................................................................................10-18
パワー・オン・リセット回路........................................................................................................... 10-19
POR 回路によってモニタリングされる電源とモニタリングされない電源........... 10-21
パワーアップ・シーケンスとパワーダウン・シーケンス.......................................................10-22
電源デザイン..........................................................................................................................................10-23
改訂履歴...................................................................................................................................................10-24
Altera Corporation
Arria 10 デバイスのロジック・アレイ・ブロッ
クとアダプティブ・ロジック・モジュール
2015.05.04
A10-LAB
更新情報
1
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ロジック・アレイ・ブロック（LAB）は、アダプティブ・ロジック・モジュール（ALM）として
知られる基本のビルディング・ブロックで構成されています。ロジック・ファンクション、演算
ファンクション、およびレジスタ・ファンクションを実装するために LAB をコンフィギュレー
ションすることができます。
また、 Arria® 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB（MLAB）として使用する
ことができます。なお、特定のデバイスにはより高い MLAB 比率を有するものもあります。
Quartus®II ソフトウェアおよびサポートされるサードパーティの合成ツールは、LPM（Library of
Parameterized Module）などパラメータ化された機能と併せて使用すると、カウンタ、加算器、
減算器、および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します。
この章は、以下の項で構成されています。
• LAB
• ALM 動作モード
関連情報
Arria 10 Device Handbook: Known Issues
Arria 10 Device Handbook の章にて予定される更新をリストします。
LAB
LAB はロジック・リソースのグループで構成されるコンフィギュレーション可能なロジック・ブ
ロックです。各 LAB には ALM にコントロール信号を駆動するための専用ロジックが含まれま
す。
MLAB は LAB のスーパーセットで、LAB の機能をすべて備えています。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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ISO
9001:2008
1-2
A10-LAB
2015.05.04
MLAB
図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要
この図は、LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表してい ま
す。
C4
C27
異なる速度と長さの
ロウ・インタコネクト
R32
R3/R6
ALMs
隣接ブロック
からの
ダイレクトリンク
・インタコネクト
隣接ブロック
からのダイレクトリンク・
インタコネクト
隣接ブロックへの
ダイレクトリンク・
インタコネクト
隣接ブロック
への
ダイレクトリンク
・インタコネクト
ローカル・ LAB
インタコネクト
MLAB
異なる速度と長さの
ローカル・インタコネクトは 、
カラム・インタコネクト
カラムとLABによって片側から、
ロウによって上から駆動されます。
MLAB
各 MLAB は最大 640 ビットのシンプル・デュアル・ポート SRAM をサポートします。
MLAB の各 ALM は、32（深さ）× 2（幅）のメモリ・ブロックとしてコンフィギュレーション可
能で、32 （深さ）× 20（幅）のシンプル・デュアル・ポート SRAM ブロックのコンフィギュレ
ーションとなります。
MLAB は、Quartus II ソフトウェアを使用するソフト実装で次の 64 ディープ・モードをサポート
します。
• 64（深さ）×8（幅）
• 64（深さ）×9（幅）
• 64（深さ）×10（幅）
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Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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A10-LAB
2015.05.04
ローカル・インタコネクトおよびダイレクト・リンク・インタコネクト
1-3
図 1-2: Arria 10 デバイスの LAB と MLAB 構造
MLAB ALMをレギュラー
LAB ALMとして
使用するか、
デュアルポートSRAM
として
コンフィギュレーション
できます。
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LAB Control Block
MLAB ALMをレギュラー
LAB ALMとして
使用するか、
デュアルポートSRAM
として
コンフィギュレーション
できます。
LAB Control Block
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
LUT-Based-32 x 2
Simple Dual-Port SRAM
ALM
MLAB
LAB
ローカル・インタコネクトおよびダイレクト・リンク・インタコネクト
それぞれの LAB は 40 ALM 出力をドライブ・アウトすることができます。20 ALM 出力の 2 つの
グループは、ダイレクト・リンク・インタコネクトを介して隣接する LAB を直接駆動すること
ができます。
このダイレクト・リンクによる接続機能は、ロウおよびカラム・インタコネクトの使用が最小限
で済むため、さらに高い性能と柔軟性を提供します。
ローカル・インタコネクトは、カラム・インタコネクトとロウ・インタコネクト、同じ LAB の
ALM 出力を使用して、同じ LAB で ALM を駆動します。
左側または右側の隣接する LAB、MLAB、M20K ブロック、あるいは DSP（デジタル信号処理）
ブロックは、ダイレクト・リンク接続を使用して LAB のローカル・インタコネクトを駆動する
ことができます。
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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1-4
A10-LAB
2015.05.04
共有演算チェイン・インタコネクトとキャリー・チェイン・インタコネクト
図 1-3: Arria 10 デバイスの LAB ローカル・インタコネクトおよびダイレクト・リンク・インタコネ
クト
左のLAB、MLAB/M20Kメモリ・ブロック、
DSPブロック、またはIOEアウトプットからの
ダイレクトリンク・インタコネクト
右のLAB、MLAB/M20Kメモリ・
ブロック、DSPブロック、または
IOEアウトプットからの
ダイレクトリンク・インタコネクト
ALMs
ALMs
左側への
ダイレクトリンク・
インタコネクト
右側への
ダイレクト
リンク・インタ
コネクト
ローカル・
インタコネクト
MLAB
LAB
共有演算チェイン・インタコネクトとキャリー・チェイン・インタコネクト
ALM 間にはキャリー・チェインおよび共有演算チェインという 2 つの専用パスがあります。
Arria 10 デバイスは、LAB 内に拡張されたインタコネクト構造を有し、効率的な演算機能のため
に共有演算チェインとキャリー・チェインを配線します。Quartus II コンパイラはこれらのリソ
ースを自動的に利用して使用率と性能を向上させます。
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Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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A10-LAB
2015.05.04
LAB コントロール信号
1-5
図 1-4: 共有演算チェイン・インタコネクトとキャリー・チェイン・インタコネクト
LABのALM間の
ローカル・インタコネクト
配線
ALM 1
ALM 2
ローカル・
インタコネクト
ALM 3
隣接ALMへの
キャリー・チェイン
および共有演算チェイン
配線
ALM 4
ALM 5
ALM 6
ALM 7
ALM 8
ALM 9
ALM 10
LAB コントロール信号
それぞれの LAB は ALM にコントロール信号を駆動するための専用ロジックを含んでおり、2 つ
の独立したクロック・ソースと 3 つのクロック・イネーブル信号を有します。
LAB コントロール・ブロックは、2 つのクロック・ソースと 3 つのクロック・イネーブル信号を
使用して最大 3 つのクロックを生成します。各クロックとクロック・イネーブル信号はリンクさ
れます。
クロック・イネーブル信号がディアサートされると、対応する LAB ワイドのクロック信号はオ
フになります。
LAB ロウ・クロック[5..0]と LAB ローカル・インタコネクトは LAB ワイドのコントロール信号を
生成します。MultiTrack インタコネクトに固有の低スキューは、データの他にクロックおよびコ
ントロール信号を分配することができます。MultiTrack インタコネクトは、デザイン・ブロック
間およびデザイン・ブロック内の接続に使用される長さと速度が異なる最適性能の連続配線ライ
ンで構成されます。
クリアおよびプリセット・ロジック・コントロール
レジスタのクリア信号のロジックは、LAB ワイド信号によって制御されます。ALM は非同期の
クリア機能を直接サポートします。レジスタ・プリセットは NOT-gate push-back ロジックとし
て Quartus II ソフトウェアに実装されていす。各 LAB は最大 2 つのクリアをサポートします。
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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1-6
A10-LAB
2015.05.04
ALM リソース
Arria 10 デバイスは、デバイス内のすべてのレジスタをリセットするデバイス・ワイドのリセ ッ
ト・ピン（DEV_CLRn）を提供します。DEV_CLRn ピンはコンパイルの前に Quartus II ソフトウェア
でイネーブルすることができます。このデバイス・ワイドのリセット信号は、他のすべてのコン
トロール信号よりも優先されます。
図 1-5: Arria 10 デバイスの LAB ワイド・コントロール信号
次の図は、LAB 内のクロック・ソースとクロック・イネーブル信号を表しています。
LABごとに2つの固有の
クロック信号があります。
6
Dedicated Row
LAB Clocks
6
6
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
Local Interconnect
labclk0
syncload
labclk1
labclk2
labclkena0
labclkena1
labclkena2
またはasyncload
またはlabpreset
labclr1
labclr0
synclr
ALM リソース
各 ALM には、2 つの組み合わせアダプティブ LUT（ALUT）および 4 つのレジスタ間で分割で
きる多様な LUT ベースのリソースが含まれています。
2 つの組み合わせ ALUT の最大 8 入力を使用して、1 つの ALM に 2 つのファンクションのさま
ざまな組み合わせを実装することができます。この適応性により、ALM は 4 入力 LUT アーキテ
クチャとの完全な下位互換性を有します。最大 6 入力を有する任意のファンクションや特定の
7 入力ファンクションを 1 つの ALM に実装することも可能です
1 つの ALM には 4 つのプログラマブル・レジスタが含まれます。各レジスタはそれぞれ、次の
ポートを有します。
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Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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A10-LAB
2015.05.04
ALM 出力
•
•
•
•
1-7
データ
クロック
同期および非同期クリア
同期ロード
グローバル信号、汎用 I/O（GPIO）ピン、あるいは任意の内部ロジックで ALM レジスタのクロ
ック・イネーブル信号、クロック・コントロール信号、およびクリア・コントロール信号を駆動
することができます。
組み合わせファンクションでは、レジスタがバイパスされ、LUT（ルックアップ・テーブル）の
出力が ALM の出力に直接駆動します。
注: Quartus II ソフトウェアは最適化されたパフォーマンスを提供するために ALM を自動的に
コンフィギュレーションします。
図 1-6: Arria 10 デバイスにおける ALM の上位レベルのブロック図
shared_arith_in
carry_in
Combinational/
Memory ALUT0
dataf0
datae0
dataa
6-Input LUT
labclk
adder0
reg0
datab
reg1
一般配線へ
datac
datad
datae1
adder1
6-Input LUT
reg2
dataf1
Combinational/
Memory ALUT1
shared_arith_out
carry_out
reg3
ALM 出力
各 ALM における一般配線出力は、ローカル、ロウ、およびカラム配線リソースを駆動します。
2 つの ALM 出力はカラム、ロウ、あるいはダイレクト・リンク配線接続を駆動することができ
ます。
LUT、加算器、またはレジスタ出力は ALM 出力を駆動することができます。なお、レジスタが
ある出力を駆動している状態で、LUT または加算器は別の出力を駆動することができます。
レジスタ・パッキングは、まったく別のレジスタと組み合わせロジックを 1 つの ALM 内にパッ
キングすることによってデバイスの稼働率を向上させます。フィッティングを向上させるため
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1-8
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2015.05.04
ALM 動作モード
の別のメカニズムは、レジスタ出力を同じ ALM の LUT 内にフィード・バックできるようにする
ことです。そうすることで、レジスタは自身のファンアウト LUT とパッキングされます。ALM
は、加算器または LUT の出力のレジスタされたバージョンとレジスタされていないバージョン
をドライブ・アウトすることもできます。
図 1-7: Arria 10 デバイスの ALM 接続の詳細
syncload
aclr[1:0]
clk[2:0] sclr
shared_arith_in
carry_in
dataf0
datae0
dataa
datab
datac
GND
4-Input
LUT
3-Input
LUT
+
D
CLR
Q
Row, Column
Direct Link Routing
Q
Row, Column
Direct Link Routing
Q
Row, Column
Direct Link Routing
Q
Row, Column
Direct Link Routing
3
3-Input
LUT
D
4-Input
LUT
datad
3-Input
LUT
CLR
3
D
+
3-Input
LUT
VCC
D
CLR
CLR
datae1
dataf1
shared_arith_out carry_out
ALM 動作モード
Arria 10 の ALM は、次のいずれかのモードで動作します
•
•
•
•
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ノーマル・モード
拡張 LUT モード
演算モード
共有演算モード
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ノーマル・モード
1-9
ノーマル・モード
ノーマル・モードでは、2 つのファンクションまたは最大 6 入力の 1 つのファンクションを 1 つ
の Arria 10 の ALM に実装することができます。
LAB ローカル・インタコネクトからの最大 8 データ入力は、組み合わせロジックの入力になり
ます。
ALM は、完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンク
ションの様々な組み合わせをサポートできます。
Quartus II のコンパイラは、LUT への入力を自動的に選択します。ノーマル・モードの ALM は
レジスタ・パッキングをサポートします。
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1-10
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2015.05.04
ノーマル・モード
図 1-8: ノーマル・モードの ALM
なお、ここで示すものよりも入力数が少ないファンクションの組み合わせもサポートされていま
す。たとえば、4 と 3、3 と 3、3 と 2、および 5 と 2 といった入力数を有するファンクションの
組み合わせがサポートされます。
dataf0
datae0
datac
dataa
4-Input
LUT
combout0
datab
datad
datae1
dataf1
4-Input
LUT
combout1
dataf0
datae0
datac
dataa
datab
5-Input
LUT
combout0
datad
datae1
dataf1
dataf0
datae0
datac
dataa
datab
datad
datae1
dataf1
3-Input
LUT
dataf0
datae0
datac
dataa
datab
5-Input
LUT
combout0
5-Input
LUT
combout1
dataf0
datae0
dataa
datab
datac
datad
6-Input
LUT
combout0
dataf0
datae0
dataa
datab
datac
datad
6-Input
LUT
combout0
6-Input
LUT
combout1
datad
datae1
dataf1
combout1
5-Input
LUT
4-Input
LUT
combout0
combout1
datae1
dataf1
2 つの 5 入力ファンクションを 1 つの ALM にパッキングする際、これらのファンクションは少
なくとも 2 つの共通入力を有している必要があります。共通入力は dataa と datab です。4 入
力ファンクションと 5 入力ファンクションの組み合わせでは、1 つの共通入力（dataa または
datab のいずれか）が必要です。
2 つの 6 入力ファンクションを 1 つの ALM に実装する場合、4 入力を共有する必要があり、組み
合わせファンクションは同じでなければなりません。使用頻度の低いデバイスでは、Quartus II
ソフトウェアを使用して 1 つの ALM に配置できるファンクションを別の ALM に実装すること
により、最高のパフォーマンスを実現することができます。 デバイスの使用率が高くなり始め
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ノーマル・モード
1-11
ると、Quartus II ソフトウェアは自動的に Arria 10 の ALM を最大限に活用します。Quartus II の
コンパイラは共通入力を使用するファンクションまたは完全に独立したファンクションを自動
的に検索します。これらのファンクションを 1 つの ALM に配置することにより、デバイスのリ
ソースを効率的に使用します。なお、ロケーション・アサインメントを設定することによってリ
ソース使用量を手動でコントロールすることもできます。
図 1-9: ノーマル・モードの入力ファンクション
labclk
datae0
dataf1
dataa
datab
datac
datad
6-Input
LUT
reg0
reg1
一般配線へ
datae1
dataf0
reg2
これらの入力はレジスタ・パッキング
で使用できます。
reg3
次の入力を使用して任意の 6 入力ファンクションを実装することができます。
•
•
•
•
•
dataa
datab
datac
datad
datae0
datae0
と dataf1、または datae1 と dataf0
および dataf1 入力を使用する場合、次の出力が得られます。
• register0 またはバイパスされた register0 に駆動される出力
• register1 またはバイパスされた register1 に駆動される出力
または register3 へのパッキングされたレジスタ入力として、使用可能な datae1 入力
または dataf0 入力のいずれかを使用することができます。
register2
datae1
および dataf0 入力を使用する場合、次の出力が得られます。
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1-12
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拡張 LUT モード
• register2 またはバイパスされた register2 に駆動される出力
• register3 またはバイパスされた register3 に駆動される出力
register0 または register1 へのパッキングされたレジスタ入力として、
使用可能な datae0 入力
または dataf1 入力のいずれかを使用することができます。
拡張 LUT モード
図 1-10: Arria 10 デバイスの拡張 LUT モードでサポートされる 7 入力ファンクションのテンプレー
ト
labclk
datae0
datae1
dataf0
dataa
datab
datac
datad
Extended
LUT
reg0
reg1
一般配線へ
dataf1
reg2
この入力はレジスタ・
パッキングで使用できます。
reg3
次の入力を使用して、7 入力ファンクションを単一の ALM に実装することができます。
•
•
•
•
•
•
•
dataa
datab
datac
datad
datae0
datae1
dataf0
dataf0
または dataf1
入力を使用する場合、次の出力が得られます。
• register0 またはバイパスされた register0 に駆動される出力
• register1 またはバイパスされた register1 に駆動される出力
または register3 へのパッキングされたレジスタ入力として、dataf1 入力を使用する
ことができます。
register2
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2015.05.04
演算モード
dataf1
1-13
入力を使用する場合、次の出力が得られます。
• register2 またはバイパスされた register2 に駆動される出力
• register3 またはバイパスされた register3 に駆動される出力
register0 または register1 へのパッキングされたレジスタ入力として、dataf0 入力を使用する
ことができます。
演算モード
演算モードの ALM は、2 つの専用全加算器と共に 2 つの 4 入力 LUT を 2 組使用します。
専用加算器は、LUT がプリ加算ロジックを実行することを可能にします。そのため、各加算器
は 2 つの 4 入力ファンクションの出力を加算することができます。
ALM は組み合わせロジックの出力と加算器のキャリー出力の同時使用をサポートします。加算
器の出力は、この動作では無視されます。
組み合わせロジックの出力と加算器を併用すると、このモードを使用することができるファンク
ションのリソースを最大 50%節約します。
また、演算モードではクロック・イネーブル、カウンタ・イネーブル、同期アップ/ダウン・コ
ントロール、加算/減算コントロール、同期クリア、および同期ロードを提供します。
クロック・イネーブル、カウンタ・イネーブル、同期アップ/ダウン・コントロール、および加
算/減算コントロールの各信号は、LAB ローカル・インタコネクトのデータ入力によって生成さ
れます。これらのコントロール信号は、ALM 内の 4 つの LUT の間で共有される入力に使用でき
ます。
同期クリア・オプションと同期ロード・オプションは、LAB 内のすべてのレジスタに影響する
LAB ワイド信号です。これらの信号はレジスタごとに個別にディセーブルまたはイネーブルす
ることができます。Quartus II ソフトウェアは、カウンタによって使用されていないレジスタを
自動的に他の LAB に配置します。
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1-14
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2015.05.04
演算モード
図 1-11: Arria 10 デバイスにおける演算モードの ALM
datae0
dataf0
datac
datab
dataa
datad
datae1
dataf1
carry_in
adder0
4-Input
LUT
reg0
4-Input
LUT
adder1
4-Input
LUT
reg1
一般配線へ
reg2
4-Input
LUT
carry_out
reg3
キャリー・チェイン
演算モードまたは共有演算モードにおいて、キャリー・チェインは、専用加算器間でのキャリ
ー・ファンクションを高速化します。
Arria 10 デバイスの 2 ビット・キャリー選択機能は、ALM 内のキャリー・チェインの伝播遅延 を
半減させます。チャリー・チェインは、LAB 内の最初の ALM または 5 番目の ALM のいずれ か
で開始することができます。最後のキャリー・アウト信号は ALM に接続され、そこでローカ
ル、ロウ、カラムのいずれかのインタコネクトに供給されます。
高ファンイン演算ファンクションが実装される際、デバイス内の 1 つの小さな領域で配線が密集
することを防ぐため、LAB は、次の LAB に接続する前に LAB の上半分また下半分のいずれかの
みを使用するキャリー・チェインをサポートすることができます。これにより、LAB 内の ALM
の残り半分は、ノーマル・モードでより狭いファンイン・ファンクションを実装する際に使用で
きます。最初の LAB 内の上位 5 つの ALM を使用するキャリー・チェインは、カラム内で次の
LAB の ALM の上半分に取り込みます。また、最初の LAB 内の下位 5 つの ALM を使用するキャ
リー・チェインは、カラム内で次の LAB の ALM の下半分に取り込みます。なお、LAB カラムの
上半分と MLAB カラムの下半分をバイパスすることができます。
Quartus II のコンパイラは、複数の LAB を自動的にリンクさせることにより、20 個以上の ALM
（演算モードまたは共有演算モードでは 10 個の ALM）で構成される長いキャリー・チェインを
作成します。フィッティング機能を強化するため、長いキャリー・チェインは垂直に並べ、
TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます。キャリ
ー・チェインはカラム全体に延長することができます。
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2015.05.04
共有演算モード
1-15
共有演算モード
共有演算モードの ALM は、ALM 内に 3 入力加算機能を実装することができます。
このモードでは、ALM は 4 つの 4 入力 LUT で構成されます。各 LUT は、3 入力の合計または 3
入力のキャリーのいずれかを計算します。キャリー計算の出力は、共有演算チェインと呼ばれる
専用の接続を使用して次の加算器に供給されます。
図 1-12: Arria 10 デバイスにおける共有演算モードの ALM
shared_arith_in
carry_in
labclk
4-Input
LUT
datae0
datac
datab
dataa
datad
datae1
reg0
4-Input
LUT
reg1
4-Input
LUT
一般配線へ
reg2
4-Input
LUT
reg3
shared_arith_out
carry_out
共有演算チェイン
拡張演算モードで使用可能な共有演算チェインは、ALM による 3 入力加算器の実装を可能にし
ます。これにより、大きな加算器ツリーや相関器ファンクションを実装するにあたって必要なリ
ソースが大幅に減少します。
共有演算チェインは、LAB 内の最初の ALM または 6 番目の ALM のいずれかで開始することが
できます。
キャリー・チェインと同様に、代替 LAB カラム内の共有演算チェインの上半分と下半分はバイ
パスすることができます。この機能により、共有演算チェインを LAB 内の ALM の半分でカスケ
ード接続し、別の半分を幅の狭いファンイン・ファンクションに使用できます。すべての LAB
でカラムの上半分はバイパス可能です。また、MLAB ではカラムの下半分がバイパス可能です。
Quartus II のコンパイラは、複数の LAB を自動的にリンクさせることにより、20 個以上の ALM
（演算モードまたは共有演算モードでは 10 個の ALM）で構成される長い共有演算チェインを作
成します。フィッティング機能を強化するため、長い共有演算チェインは垂直に並べ、TriMatrix
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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Altera Corporation
1-16
A10-LAB
2015.05.04
LAB 消費電力管理手法
メモリおよび DSP ブロックへの水平方向の接続を高速化することができます。共有演算チェイ
ンはカラム全体に延長することができます。
LAB 消費電力管理手法
以下の手法を使用して、LAB 内のスタティックおよびダイナミック消費電力を管理します。
• Arria 10 の LAB は高性能モードまたは低消費電力モードで動作します。Quartus II ソフトウ
ェアは、ユーザーのデザインに合わせて LAB の消費電力モードを自動的に最適化します。
• クロック（特に LAB クロック）はダイナミック消費電力の大部分を消費します。各 LAB のク
ロックおよびクロック・イネーブル信号はリンクされ、共有されるゲート・クロックで制御
することができます。LAB ワイドのクロック・イネーブル信号を使用すると、クロック・ツ
リーの全体をディセーブルせずに LAB ワイド・クロックをゲートすることができます。レジ
スタ済みロジックの HDL コードでは、クロック・イネーブル構造を使用します。
関連情報
Quartus II ハンドブック「消費電力の最適化」の章
LAB 内のスタティック消費電力およびダイナミック消費電力の実装に関する詳細を提供しま
す。
改訂履歴
日付
2013 年 12 月
Altera Corporation
バージョン
2013.12.02
変更内容
初版
Arria 10 デバイスのロジック・アレイ・ブロックとアダプティブ・ロジック・モジュール
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Arria 10 デバイスのエンベデッド・メモリ
2015.05.04
A10-MEMORY
更新情報
2
フィードバック
デバイス内のエンベデッド・メモリ・ブロックには柔軟性があり、デザイン要件に合った最適な
小規模メモリ・アレイおよび大規模メモリ・アレイを提供できるようデザインされています。　関連情報
Arria 10 Device Handbook: Known Issues
Arria 10 Device Handbook の章にて予定される更新をリストします。
エンベデッド・メモリのタイプ
Arria 10 デバイスには以下の 2 タイプのメモリ・ブロックが含まれています。
• 20 Kb M20K ブロック—専用メモリ・リソースのブロック。M20K ブロックは独立したポート
を多数提供するので、より大きなメモリアレイに最適です。
• 640 ビットのメモリ・ロジック・アレイ・ブロック（MLAB）—兼用ロジック・アレイ・ブロ
ック（LAB）からコンフィギュレーションされるエンハンスト・メモリ・ブロック。MLAB は
幅が広く深さがないメモリ・アレイに最適です。MLAB はデジタル信号処理（DSP）ア プリ
ケーション、幅が広く浅い FIFO バッファ、およびフィルタのディレイ・ラインに 使用する
シフト・レジスタの実装に最適化されています。各 MLAB は 10 個のアダプティ ブ・ロジッ
ク・モジュール（ALM）から構成されています。 Arria 10 デバイスではこれらの ALM を 10
個の 32×2 ブロックとしてコンフィギュレーションし、MLAB ごとに 1 つの 32×20 シンプル・
デュアル・ポート SRAM ブロックを提供することが可能です。
関連情報
エンベデッド・セル（EC）
エンベデッド・セルに関する情報
Arria 10 デバイスのエンベデッド・メモリ容量
2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
©
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
2-2
A10-MEMORY
2015.05.04
Arria 10 デバイスのエンベデッド・メモリ・デザイン・ガイドライン
表 2-1: Arria 10 デバイスのエンベデッド・メモリ容量と分配
M20K
タイプ
Arria 10GX
Arria 10GT
Arria 10SX
MLAB
製品ライ
ン
ブロック数
RAM ビット
数（Kb）
ブロック数
RAM ビット
数（Kb）
トータル RAM ビッ
ト数（Kb）
GX 160
440
8,800
1,680
1,050
9,850
GX 220
588
11,760
2,932
1,833
13,593
GX 270
750
15,000
3,922
2,451
17,451
GX 320
891
17,820
4,582
2,864
20,684
GX 480
1,438
28,760
7,046
4,404
33,164
GX 570
1,800
36,000
8,153
5,096
41,096
GX 660
2,133
42,620
9,260
5,788
48,448
GX 900
2,423
48,460
15,017
9,386
57,846
GX 1150
2,713
54,260
20,774
12,984
67,244
GT 900
2,423
48,460
15,017
9,386
57,846
GT 1150
2,713
54,260
20,774
12,984
67,244
SX 160
440
8,800
1,680
1,050
9,850
SX 220
588
11,760
2,932
1,833
13,593
SX 270
750
15,000
3,922
2,451
17,451
SX 320
891
17,820
4,582
2,864
20,684
SX 480
1,438
28,760
7,046
4,404
33,164
SX 570
1,800
36,000
8,153
5,096
41,096
SX 660
2,133
42,620
9,260
5,788
48,448
Arria 10 デバイスのエンベデッド・メモリ・デザイン・ガイドライン
デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、こ
れらのデザイン・ガイドラインはこのデバイス・ファミリのすべてのバリアントに適用されま
す。
メモリ・ブロックの選択
Quartus II®ソフトウェアは、デザインの速度とサイズの制約を考慮して、ユーザー定義のメモリ
を自動的にメモリ・ブロック内に分割します。たとえば、Quartus II ソフトウェアは、デザイン
の性能を向上させるためにメモリを複数の使用可能なメモリ・ブロックに分割します。
メモリを手動で特定のブロック・サイズに割り当てるには、パラメータ・ディタで RAM IP コア
を使用します。
Altera Corporation
Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
ガイドライン：外部の競合解決を実装する
2-3
MLAB では、Quartus II ソフトウェアのエミュレーションを介してシングル・ポート SRAM を実
装することができます。エミュレーションによって、追加で使用するロジック・リソースが最小
限に抑えられます。
MLAB は兼用アーキテクチャであるため、ブロック内ではデータ入力レジスタ、出力レジスタ、
および書き込みアドレス・レジスタのみが使用可能です。なお、MLAB は ALM から読み取りア
ドレス・レジスタを取得します。
注: Arria 10 デバイスでは、Resource Property Editor と TimeQuest タイミング・アナライザが M20K
ブロックの位置を EC_X<number>_Y<number>_N<number>とレポートしますが、実際に割り当て
が可能な位置は M20K_X<number>_Y<number>_N<number>です。Embedded Cell（EC）は、M20K
ブロックのサブロケーションです。
ガイドライン：外部の競合解決を実装する
トゥルー・デュアル・ポート RAM モードでは、同じメモリ位置に 2 つの書き込み動作を実行す
ることができます。ただし、メモリ・ブロックには内部に競合解決回路がありません。このた
め、アドレスに未知のデータが書き込まれることを防ぐには、メモリ・ブロックに外部の競合解
決ロジックを実装する必要があります。
ガイドライン：Read-During-Write 動作をカスタマイズする
デザイン要件に合うよう、メモリ・ブロックの Read-During-Write 動作をカスタマイズします。
図 2-1: Read-During-Write データ・フロー
次の図は、使用可能な 2 つのタイプ（同一ポートと混合ポート）の Read-During-Write 動作にお
ける違いを表しています。
Port A
data in
FPGA Device
Port B
data in
Mixed-port
data flow
Same-port
data flow
Port A
data out
Port B
data out
同一ポートの Read-During-Write モード
同一ポートの Read-During-Write モードは、シングル・ポート RAM またはトゥルー・デュアル・
ポート RAM の同一ポートに適用します。
Arria 10 デバイスのエンベデッド・メモリ
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Altera Corporation
2-4
A10-MEMORY
2015.05.04
混合ポートの Read-During-Write モード
表 2-2: 同一ポート Read-During-Write モードでのエンベデッド・メモリ・ブロックの出力モード
次の表は、同一ポート Read-During-Write モードのエンベデッド・メモリ・ブロックを選択する場合に
使用可能な出力モードをリストしています。
出力モード
メモリ・タイプ
説明
M20K
新しいデータが書き込まれるのと同じクロッ
ク・サイクルの立ち上がりエッジで、新しいデ
ータが使用可能です。
M20K、MLAB
RAM は Read-During-Write 動作で"don't care"の
値を出力します。
"new data"
（フロースルー）
don't care
図 2-2: 同一ポートの Read-During-Write：New Data モード
次の図は、“new data”モードの同一ポート Read-During-Write 動作のサンプル機能波形を表してい
ます。
clk_a
0A
address
0B
rden
wren
byteena
data_a
11
B456
A123
q_a (asynch)
A123
DDDD
C789
B456
C789
EEEE
DDDD
FFFF
EEEE
FFFF
混合ポートの Read-During-Write モード
混合ポートの Read-During-Write モードは、2 つのポートが同じクロックを使用して、同じメモ
リ・アドレスで読み取りおよび書き込み動作を実行する（一方のポートがアドレスから読み取
り、他方のポートがアドレスに書き込む）、シンプルおよびトゥルー・デュアル・ポート RAM
モードに適用します。
表 2-3: 混合ポート Read-During-Write モードでの RAM の出力モード
出力モード
"new data"
メモリ・タイプ
MLAB
説明
異なるポートへの Read-During-Write 動作は MLAB のレ
ジスタ済み出力を生じさせ、データが MLAB メモリに書
き込まれた後、次の立ち上がりエッジで“new data”を反映
します。
このモードは、出力が登録済みの場合にのみ使用可能で
す。
Altera Corporation
Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
混合ポートの Read-During-Write モード
出力モード
メモリ・タイプ
"old data"
M20K、MLAB
2-5
説明
異なるポートへの Read-During-Write 動作により、RAM 出
力は特定のアドレスにある“old data”の値を反映します。
MLAB では、このモードは出力が登録済みの場合にのみ使
用可能です。
"don't care"
M20K、MLAB
RAM は“don’t care”または“unknown”の値を出力します。
• M20K メモリでは、Quartus II ソフトウェアは書き込み
動作と読み取り動作間のタイミングを分析しません。
• MLAB では、Quartus II ソフトウェアはデフォルトで書
き込み動作と読み取り動作間のタイミングを分析しま
す。この動作をディセーブルするには、Do not analyze
the timing between write and read operation.
Metastability issues are prevented by never writing and
reading at the same address at the same time オプション
をオンにします。
"constrained
don't care"
MLAB
RAM は“don’t care”または“unknown”の値を出力します。
Quartus II ソフトウェアは MLAB で書き込み動作と読み
取り動作間のタイミングを分析します。
図 2-3: 混合ポートの Read-During-Write：New Data モード
次の図は、“new data”モードの混合ポート Read-During-Write 動作のサンプル機能波形を表してい
ます。
clk_a&b
wren_a
A0
address_a
data_a
AAAA
A1
BBBB
CCCC
DDDD
EEEE
FFFF
11
byteena_a
rden_b
address_b
q_b (synch)
Arria 10 デバイスのエンベデッド・メモリ
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A0
XXXX
A1
AAAA
BBBB
CCCC
DDDD
EEEE
FFFF
Altera Corporation
2-6
A10-MEMORY
2015.05.04
混合ポートの Read-During-Write モード
図 2-4: 混合ポートの Read-During-Write：Old Data モード
次の図は、“old data”モードの混合ポート Read-During-Write 動作のサンプル機能波形を表してい
ます。
clk_a&b
wren_a
address_a
data_a
A0
AAAA
A1
BBBB
CCCC
byteena_a
DDDD
FFFF
EEEE
11
rden_b
address_b
q_b (asynch)
A0
A1
AAAA
A0 (old data)
BBBB
A1 (old data)
DDDD
EEEE
図 2-5: 混合ポートの Read-During-Write：Don’t Care または Constrained Don’t Care モード
次の図は、“don’t care”または“constrained don’t care”モードの混合ポート Read-During-Write 動作の
サンプル機能波形を表しています。
clk_a&b
wren_a
address_a
data_a
byteena_a
A1
A0
AAAA
BBBB
CCCC
11
01
10
DDDD
EEEE
FFFF
11
rden_b
address_b
q_b (asynch)
A1
A0
XXXX (unknown data)
デュアル・ポート RAM モードでは、入力レジスタが同じクロックを有する場合に混合ポートの
Read-During-Write 動作がサポートされます。
関連情報
Internal Memory (RAM and ROM) User Guide
Read-During-Write 動作を制御する RAM メガファンクションについての詳細を提供します。
Altera Corporation
Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
ガイドライン：パワーアップ状態およびメモリの初期化
2-7
ガイドライン：パワーアップ状態およびメモリの初期化
初期パワーアップ値を評価するロジックをデザインしている場合、次の表にリストしているよう
に、異なるタイプのメモリ・ブロックのパワーアップ状態を考慮します。
表 2-4: エンベデッド・メモリ・ブロックの初期パワーアップ値
メモリ・タイプ
MLAB
M20K
出力レジスタ
パワーアップ値
Used
ゼロ（クリア）
Bypassed
メモリの内容を読み取る
Used
ゼロ（クリア）
Bypassed
ゼロ（クリア）
.mif の指定が無ければ、Quartus II ソフトウェアはデフォルトで Arria 10 デバイスの RAM セルを
0 に初期化します。
すべてのメモリ・ブロックは、.mif を使用した初期化をサポートします。デザインでメモリをイ
ンスタンス化する際、Quartus II ソフトウェアで.mif ファイルを生成し、RAM メガファンクショ
ンでそれらの使用を指定することができます。メモリが事前に（たとえば.mif を使用して）初期
化される場合でも、出力がクリアされた状態でパワーアップします。
関連情報
• Internal Memory (RAM and ROM) User Guide
.mif ファイルについての詳細を提供します。
• Quartus II ハンドブック
.mif ファイルについての詳細を提供します。
ガイドライン：クロッキングをコントロールして消費電力を削減する
デザイン内の各メモリ・ブロックの AC 消費電力を削減します。
• Arria 10 メモリ・ブロックのクロック・イネーブルを使用して、各メモリ・ブロックのクロッ
キングを制御します。
• 読み取りイネーブル信号を使用して、必要なときにのみ読み取り動作が実行されるようにし
ます。Read-During-Write が不要なデザインの場合、書き込み動作中またはメモリ動作が実行
されていない期間に読み取りイネーブル信号をディアサートすることによって消費電力を削
減することができます。
• Quartus II ソフトウェアを使用して未使用のメモリ・ブロックを自動的に低消費電力モードに
し、スタティック消費電力を削減します。
Arria 10 デバイスのエンベデッド・メモリ
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Altera Corporation
2-8
A10-MEMORY
2015.05.04
エンベデッド・メモリ機能
エンベデッド・メモリ機能
表 2-5: Arria 10 デバイスのメモリ機能
次の表は、エンベデッド・メモリ・ブロックでサポートされる機能を示しています。
機能
M20K
MLAB
730 MHz
700 MHz
20,480
640
パリティ・ビット
サポート
サポート
バイト・イネーブル
サポート
サポート
パック・モード
サポートあり
—
アドレス・クロック・イネーブル
サポートあり
サポートあり
シンプル・デュアル・ポートの異なるデータ
幅
サポートあり
—
トゥルー・デュアル・ポートの異なるデータ
幅
サポートあり
—
FIFO バッファの異なるデータ幅
サポートあり
—
メモリ初期化ファイル（.mif）
サポートあり
サポートあり
混合クロック・モード
サポートあり
サポートあり
完全同期メモリ
サポートあり
サポートあり
—
フロースルー読み取りメモリ動
作専用
最大動作周波数
トータル RAM ビット数（パリティ・ビット
を含む）
非同期メモリ
パワーアップ・ステート
出力ポートはクリア • 登録済みの出力ポート—ク
されます
リア
• 未登録の出力ポート—メモ
リ内容の読み取り
非同期クリア
出力レジスタと出力 出力レジスタと出力ラッチ
ラッチ
書き込み/読み取り動作のトリガ
立ち上がりクロッ
ク・エッジ
立ち上がりクロック・エッジ
同一ポートに対する Read-During-Write
出力ポートは"new
data"または"don't
care"に設定されま
す。
出力ポートは"don't care"に設定
されます。
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Arria 10 デバイスのエンベデッド・メモリ
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2015.05.04
エンベデッド・メモリ・コンフィギュレーション
機能
M20K
2-9
MLAB
混在ポートに対する Read-During-Write
出力ポートは"old
data"または"don't
care"に設定されま
す。
出力ポートは"old data"、"new
data"、"don't care"、または
"constrained don't care"に設定さ
れます。
ECC サポート
Quartus II ソフトウ Quartus II ソフトウェアを使用
ェアを使用してソフ してソフト IP をサポートしま
ト IP をサポートし す。
ます。
×32 ビット幅シンプ
ル・デュアル・ポー
ト・モードのビルト
イン・サポートを有
します。
関連情報
Internal Memory (RAM and ROM) User Guide
エンベデッド・メモリ機能についての詳細を提供します。
エンベデッド・メモリ・コンフィギュレーション
表 2-6: Arria 10 デバイス向けにサポートされるエンベデット・メモリ・ブロックのコンフィギュレーシ
ョン
次の表は、エンベデット・メモリ・ブロック向けにサポートされる最大のコンフィギュレーションをリ
ストしています。この情報はシングル・ポート RAM および ROM モードのみに適用されます。
メモリ・ブロック
MLAB
M20K
深度（ビット）
プログラム可能な幅
32
x16、x18、または x20
64(1)
x8、x9、x10
512
x40、x32
1K
x20、x16
2K
x10、×8
4K
x5、x4
8K
x2
16K
x1
幅の異なるポートのコンフィギュレーション
幅の異なるポートのコンフィギュレーションは、シンプル・デュアル・ポート RAM およびトゥ
ルー・デュアル・ポート RAM のメモリ・モードでサポートされます。
(1)
ソフトウェア・エミュレーションによって使用可能になり、追加の MLAB ブロックを消費します。
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2-10
A10-MEMORY
2015.05.04
M20K ブロックの幅の異なるコンフィギュレーション
注: MLAB は幅の異なるポートのコンフィギュレーションをサポートしません。
関連情報
Internal Memory (RAM and ROM) User Guide
エンベデッド・メモリ機能についての詳細を提供します。
M20K ブロックの幅の異なるコンフィギュレーション
次の表は、シンプル・デュアル・ポート RAM モードでの M20K ブロックの幅の異なるコンフィ
ギュレーションをリストしています。
表 2-7: M20K ブロックの幅の異なるコンフィギュレーション（シンプル・デュアル・ポート RAM モー
ド）
リー
ド・ポー
16K x 1
ト
ライト・ポート
8K x 2
4K x 4
4K x 5
2K x 8
2K x 10
1K x 16
1K x 20
512 x 32
512 x 40
16K
x1
○
○
○
—
○
—
○
—
○
—
8K x
2
○
○
○
—
○
—
○
—
○
—
4K x
4
○
○
○
—
○
—
○
—
○
—
4K x
5
—
—
—
○
—
○
—
○
—
○
2K x
8
○
○
○
—
○
—
○
—
○
—
2K x
10
—
—
—
○
—
○
—
○
—
○
1K x
16
○
○
○
—
○
—
○
—
○
—
1K x
20
—
—
—
○
—
○
—
○
—
○
512
x 32
○
○
○
—
○
—
○
—
○
—
512
x 40
—
—
—
○
—
○
—
○
—
○
次の表は、トゥルー・デュアル・ポート・モードでの M20K ブロックの幅の異なるコンフィギュ
レーションをリストしています。
Altera Corporation
Arria 10 デバイスのエンベデッド・メモリ
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2015.05.04
2-11
エンベデッド・メモリ・モード
表 2-8: M20K ブロックの幅の異なるコンフィギュレーション（トゥルー・デュアル・ポート・モード）
データ A
ポート B
16K x 1
8K x 2
4K x 4
4K x 5
2K x 8
2K x 10
1K x 16
1K x 20
16K x
1
○
○
○
—
○
—
○
—
8K x 2
○
○
○
—
○
—
○
—
4K x 4
○
○
○
—
○
—
○
—
4K x 5
—
—
—
○
—
○
—
○
2K x 8
○
○
○
—
○
—
○
—
2K x 1
0
—
—
—
○
—
○
—
○
1K x 1
6
○
○
○
—
○
—
○
—
1K x 2
0
—
—
—
○
—
○
—
○
エンベデッド・メモリ・モード
注
意:
メモリ内容の破損を防ぐには、読み取りまたは書き込み動作中、セットアップに違反した
り、メモリ・ブロック入力レジスタのホールド・タイムに違反しないでください。
これは
シングル・ポート RAM、シンプル・デュアル・ポート RAM、トゥルー・デュアル・ポー
ト RAM、または ROM モードでメモリ・ブロックを使用する場合に適用できます。
表 2-9: エンベデッド・メモリ・ブロックでサポートされるメモリ・モード
次の表では、 Arria 10 のエンベデッド・メモリ・ブロックでサポートされるメモリ・モードをリストし、
説明しています。
メモリ・モード
シングル・ポー
ト RAM
M20K サ
ポート
MLAB サ
ポート
あり
あり
説明
読み取りまたは書き込み動作は、1 度にどちらか 1 回だけ
実行することができます。
書き込み動作中は、読み取りイネーブル・ポートを使用し
て RAM の出力ポートの動作を制御します。
• 直近のアクティブ読み取りイネーブル中に保持してい
た以前の値を継続して保持—読み取りイネーブル・ポ
ートを作成し、読み取りイネーブル・ポートがディア
サートされた状態で書き込み動作を実行します。
• 同じアドレス位置で Read-During-Write が実行される
際、新しく書き込まれているデータ、アドレスにある
古いデータ、または"Don't Care"の値を表示—読み取り
イネーブル信号を作成しないか、あるいは書き込み動
作中に読み取りイネーブルを有効にします。
Arria 10 デバイスのエンベデッド・メモリ
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Altera Corporation
2-12
A10-MEMORY
2015.05.04
エンベデッド・メモリ・モード
M20K サ
ポート
MLAB サ
ポート
シンプル・デュ
アル・ポート
RAM
あり
あり
書き込み動作がポート A で実行され、読み取り動作がポ
ート B で実行される別のロケーションに、読み取りおよ
び書き込み動作を 1 度ずつ、同時に実行することができま
す。
トゥルー・デュ
アル・ポート
RAM
あり
—
2 つの異なるクロック周波数で、2 つのポート動作の任意
の組み合わせ（2 つの読み取り、2 つの書き込み、または
1 つの読み取りと 1 つの書き込み）を実行することができ
ます。
シフト・レジス
タ
あり
あり
メモリ・ブロックをシフト・レジスタ・ブロックとして使
用して、ロジック・セルと配線リソースを節約することが
できます。
メモリ・モード
説明
これは、有限インパルス応答（FIR）フィルタ、擬似ラン
ダム数発生器、マルチチャネル・フィルタリング、自己相
関関数および相互相関関数など、ローカル・データ・スト
レージを必要とする DSP アプリケーションで有用です。
従来、ローカル・データ・ストレージは標準的なフリッ
プ・フロップで実装されていたため、大きなシフト・レジ
スタのために多数のロジック・セルを消費していました。
入力データ幅（w）、タップの長さ（m）、およびタップの
数（n）によってシフト・レジスタの容（w × m × n）を決
定します。より大きなシフト・レジスタを実装するために
メモリ・ブロックをカスケード接続することができます。
ROM
あり
あり
ROM としてメモリ・ブロックを使用することができます。
• .mif または.hex を使用してメモリ・ブロックの ROM の
内容を初期化します。
• ROM のアドレス・ラインは M20K ブロックでレジスタ
されますが、MLAB ではレジスタされない場合があり
ます。
• 出力はレジスタすることも、しないことも可能です。
• 出力レジスタは非同期クリア可能です。
• ROM の読み取り動作は、シングル・ポート RAM コン
フィギュレーションにおける読み取り動作と同じで
す。
FIFO
あり
あり
FIFO バッファとしてメモリ・ブロックを使用することが
できます。SCFIFO および DCFIFO メガファンクション
を使用して、デザイン内にシングル・クロック非同期 FIFO
バッファおよびデュアル・クロック非同期 FIFO バッファ
を実装します。
小規模で浅い FIFO バッファを多数有するデザインでは、
MLAB は FIFO モードに最適です。ただし、MLAB は混合
幅の FIFO モードをサポートしません。
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Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
2-13
エンベデッド・メモリのクロッキング・モード
関連情報
• Internal Memory (RAM and ROM) User Guide
メモリ・モードについての詳細を提供します。
• RAM-ベース・シフト・レジスタ（ALTSHIFT_TAPS)メガファンクションのユーザーガイド
シフト・レジスタ・モードの実装についての詳細を提供します。
• SCFIFO and DCFIFO Megafunctions User Guide
FIFO バッファの実装についての詳細を提供します。
エンベデッド・メモリのクロッキング・モード
この項では、 Arria 10 メモリ・ブロックのクロッキング・モードについて説明します。
注意: メモリ内容の破損を防ぐには、読み取りまたは書き込み動作中、セットアップに違反した
り、メモリ・ブロック入力レジスタのホールド・タイムに違反しないでください。　各メモリ・モードのクロッキング・モード
表 2-10: 各メモリ・モードでサポートされるメモリ・ブロックのクロッキング・モード
メモリ・モード
クロック・モード
Single-Port
Simple DualPort
True DualPort
ROM
FIFO
シングル・クロック・モ
ード
あり
あり
あり
あり
あり
読み取り/書き込みクロッ
ク・モード
—
あり
—
—
あり
入力/出力クロック・モー
ド
あり
あり
あり
あり
—
—
—
あり
あり
—
独立クロック・モード
注: MLAB ブロックの書き込みアドレス、バイト・イネーブル、およびデータ入力レジスタでは
クロック・イネーブル信号はサポートされません。
シングル・クロック・モード
シングル・クロック・モードでは、シングル・クロックはクロック・イネーブルと併用してメモ
リ・ブロックのすべてのレジスタを制御します。
読み取り/書き込みクロック・モード
読み取り/書き込みクロック・モードでは、各読み取りポートと書き込みポートに個別のクロッ
クが使用できます。読み取りクロックはデータ出力、読み取りアドレス、および読み取りイネー
ブル・レジスタを制御します。書き込みクロックはデータ入力、書き込みアドレス、書き込みイ
ネーブル、およびバイト・イネーブル・レジスタを制御します。
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2-14
A10-MEMORY
2015.05.04
入力/出力クロック・モード
入力/出力クロック・モード
入力/出力クロックモードでは、各入力ポートと出力ポートに個別のクロックが使用できます。
入力クロックは、データ、アドレス、バイト・イネーブル、読み取りイネーブル、および書き込
みイネーブルを含むメモリ・ブロックへのデータ入力に関係するすべてのレジスタを制御しま
す。出力クロックはデータ出力レジスタを制御します。
独立クロック・モード
独立クロック・モードでは、各ポート（A および B）に個別のクロックが使用できます。クロッ
ク A はポート A 側のすべてのレジスタを制御します。クロック B はポート B 側のすべてのレ
ジスタを制御します。
注: 消費電力を節約するために、異なる入力および出力レジスタに独立クロック・イネーブルを
作成し、特定のレジスタのシャット・ダウンを制御することができます。使用する独立クロ
ック・イネーブルを設定するには、パラメータ・エディタで More Options（クロック・イネ
ーブル・オプションの隣）をクリックします。
クロッキング・モードにおける非同期クリア
非同期クリアは、すべてのクロッキング・モードで出力ラッチと出力レジスタにのみ使用できま
す。なお、独立クロック・モードでは、非同期クリアは両ポートに適用可能です。
同時の読み取り/書き込みにおける出力読み取りデータ
読み取り/書き込みクロック・モードを使用して同じアドレス位置に同時に読み取り/書き込みを
実行する場合、出力読み取りデータは未知の値となります。出力読み取りデータが既知の値とし
て必要な場合は、シングル・クロック・モードまたは入力/出力クロック・モードを使用して、
MegaWizard Plug-In Manager で適切な Read-During-Write 動作を選択します。
クロッキング・モードにおける独立クロック・イネーブル
独立クロック・イネーブルは、次のクロッキング・モードでサポートされます。
• 読み取り/書き込みクロック・モード—読み取りおよび書き込みクロックの両方でサポートさ
れます。
• 独立クロック・モード—両ポートのレジスタでサポートされます。
消費電力を節約するには、クロック・イネーブルを使用して特定のレジスタのシャット・ダウン
を制御することができます。
関連情報
2-7 ページの ガイドライン：クロッキングをコントロールして消費電力を削減する
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A10-MEMORY
2015.05.04
メモリ・ブロックのパリティ・ビット
2-15
メモリ・ブロックのパリティ・ビット
表 2-11: エンベデッド・メモリ・ブロックにおけるパリティ・ビットのサポート
次の表は、メモリ・ブロックのパリティ・ビットのサポートについて説明しています。
M20K
MLAB
• パリティ・ビットは、データ幅 5、 •
10、20、40（ビット 4、9、14、19、
24、29、34、および 39）の各 4 デ •
ータ・ビットに関連付けられた 5
番目のビットです。
•
• 非パリティ・データ幅では、読み
取りまたは書き込み動作中、パリ
ティ・ビットはスキップされます。
• パリティ機能はパリティ・ビット
上で実行されません。
パリティ・ビットは、各バイトに関連付けられている
9 番目のビットです。
9 番目のビットはパリティ・ビットを格納したり、追加
のビットとして機能させることができます。
パリティ機能はパリティ・ビット上で実行されません。
エンベデッド・メモリ・ブロックにおけるバイト・イネーブル
エンベデッド・メモリ・ブロックはバイト・イネーブル・コントロールをサポートします。
• バイト・イネーブル・コントロールは、データの特定のバイトのみが書き込まれるよう入力
データをマスクします。書き込まれないバイトは以前に書き込まれた値を保持します。
• 書き込みイネーブル（wren）信号は、バイト・イネーブル（byteenabyteena）信号と共に RAM
ブロック上の書き込み動作を制御します。デフォルトでは、byteena 信号は High（イネーブ
ル）となっており、書き込み動作は wren 信号によってのみ制御されます。
• バイト・イネーブル・レジスタは clear ポートを有しません。
• パリティ・ビットを使用している場合、M20K ブロックでは、バイト・イネーブル機能は 8 デ
ータ・ビットと 2 パリティ・ビットを制御します。MLAB では、バイト・イネーブル機能は
最も広いモードで 10 ビットすべてを制御します。
• バイト・イネーブルは 1 ホット形式で動作します。byteena 信号の LSB はデータ・バスの LSB
に対応します。
• バイト・イネーブルはアクティブ High です。
メモリ・ブロックにおけるバイト・イネーブル・コントロール
表 2-12: ×20 データ幅の byteena コントロール
書き込まれるデータ・ビット
byteena[1..0]
11 (デフォルト)
[19:10]
[9:0]
10
[19:10]
—
01
—
[9:0]
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2-16
A10-MEMORY
2015.05.04
データ・バイト出力
表 2-13: ×40 データ幅の byteena コントロール
書き込まれるデータ・ビット
byteena[3..0]
1111 (デフォルト)
[39:30]
[29:20]
[19:10]
[9:0]
1000
[39:30]
—
—
—
0100
—
[29:20]
—
—
0010
—
—
[19:10]
—
0001
—
—
—
[9:0]
データ・バイト出力
M20K ブロックまたは MLAB では、書き込みサイクルの間にバイト・イネーブル・ビットがディ
アサートされると、対応するデータ・バイト出力が“don't care”値あるいは現在のデータとしてそ
の位置に現れます。ユーザーは、Quartus II ソフトウェアを使用して M20K ブロックまたは
MLAB でマスクされたバイトの出力値を制御することができます。
RAM ブロックの動作
図 2-6: バイト・イネーブル機能の波形
この図は、wren 信号と byteena 信号が RAM の動作を制御する方法を示します。
inclock
wren
address
data
byteena
contents at a0
contents at a1
an
a0
a1
a2
XXXXXXXX
a3
a4
a0
XXXXXXXX
ABCDEF12
XXXX
1000
0100
0010
0001
FFFFFFFF
FFCDFFFF
FFFFFFFF
contents at a3
XXXX
ABFFFFFF
FFFFFFFF
contents at a2
1111
FFFFEFFF
FFFFFFFF
contents at a4
FFFFFF12
ABCDEF12
FFFFFFFF
don’t care: q (asynch)
doutn
ABXXXXXX
XXCDXXXX
XXXXEFXX
XXXXXX12
ABCDEF12
ABFFFFFF
current data: q (asynch)
doutn
ABFFFFFF
FFCDFFFF
FFFFEFFF
FFFFFF12
ABCDEF12
ABFFFFFF
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Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
メモリ・ブロックのパック・モード・サポート
2-17
メモリ・ブロックのパック・モード・サポート
M20K メモリ・ブロックはパック・モードをサポートします。
パック・モード機能は、独立した 2 つのシングル・ポート RAM ブロックを 1 つのメモリ・ブロ
ックにパックします。Quartus II ソフトウェアは、物理 RAM ブロックをトゥルー・デュアル・
ポート・モードにし、アドレスの MSB を使用して 2 つの論理 RAM ブロックを区別することに
よって、必要に応じてパック・モードを自動的に実装します。なお、独立した各シングル・ポー
ト RAM の容量は、ターゲット・ブロックの容量の半分以下でなければなりません。
メモリ・ブロックのアドレス・クロック・イネーブル・サポート
エンベデッド・メモリ・ブロックはアドレス・クロック・イネーブルをサポートし、信号がイネ
ーブルされている間、前のアドレス値を保持します（addressstall = 1）。メモリ・ブロックが
デュアル・ポート・モードでコンフィギュレーションされると、各ポートは独自の独立したアド
レス・クロック・イネーブルを有します。アドレス・クロック・イネーブル信号のデフォルト値
は Low（ディセーブル）です。
図 2-7: アドレス・クロック・イネーブル
この図は、アドレス・クロック・イネーブルのブロック図を示しています。アドレス・クロッ
ク・イネーブルは、ポート名 addressstall で参照されます。
address[0]
1
0
address[0]
register
address[N]
1
0
address[N]
register
address[0]
address[N]
addressstall
clock
Arria 10 デバイスのエンベデッド・メモリ
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Altera Corporation
2-18
A10-MEMORY
2015.05.04
メモリ・ブロックの非同期クリア
図 2-8: 読み取りサイクル中のアドレス・クロック・イネーブルの波形
この図は、読み取りサイクル時のアドレス・クロック・イネーブルの波形を示しています。
inclock
rdaddress
a0
a1
a2
a3
a4
a5
a6
rden
addressstall
latched address
(inside memory)
an
q (synch) doutn-1
q (asynch)
a1
a0
dout0
doutn
dout4
dout1
dout0
doutn
a5
a4
dout4
dout1
dout5
図 2-9: 書き込みサイクル中のアドレス・クロック・イネーブルの波形
この図は、書き込みサイクル時のアドレス・クロック・イネーブルの波形を示しています。
inclock
wraddress
a0
a1
a2
a3
a4
a5
a6
data
00
01
02
03
04
05
06
wren
addressstall
latched address
(inside memory)
contents at a0
contents at a1
an
a1
a0
a5
00
XX
XX
01
02
contents at a2
XX
contents at a3
XX
contents at a4
a4
04
XX
contents at a5
03
XX
05
メモリ・ブロックの非同期クリア
M20K メモリ・ブロックは、出力ラッチおよび出力レジスタの非同期クリアをサポートします。
RAM が出力レジスタを使用していない場合でも、出力ラッチの非同期クリアを使用して RAM
出力をクリアします。
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Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
メモリ・ブロックの非同期クリア
2-19
このクリアは非同期信号であり、任意の時点で生成されます。クリア・パルスは、内部ロジック
によって出力クロックの次の立ち上がりエッジまで拡張されます。クリアがアサートされると、
出力がクリアされ、次の読み取りサイクルまでクリアの状態を保持します。
図 2-10: Arria 10 デバイスにおける出力ラッチのクリア（非 ECC モード）
clk
rden
aclr
clr at
latch
D0
out
D2
D1
図 2-11: Arria 10 デバイスにおける出力ラッチのクリア（ECC モード）
cken
clk
rden
aclr
clr at
latch
out
D0
Arria 10 デバイスのエンベデッド・メモリ
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D0
D1
D2
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2-20
A10-MEMORY
2015.05.04
メモリ・ブロックの誤り訂正コード・サポート
メモリ・ブロックの誤り訂正コード・サポート
ECC は、メモリの出力時にデータのエラーを検出し、訂正することを可能にします。ECC は 32
ビット・ワードでシングル・エラー訂正、ダブル隣接エラー訂正、およびトリプル隣接エラー検
出を実行することができます。ただし、ECC は 4 つ以上のエラーを検出することはできません。
×32 ビット幅シンプル・デュアル・ポート・モードを選択すると、M20K ブロックは ECC のビル
トイン・サポートを有します。
• ECC が有効の場合、M20K は非 ECC シンプル・デュアル・ポート・モードよりも低速で実行
しますが、出力デコーダ前にオプションの ECC パイプライン・レジスタをイネーブルすれ
ば、レイテンシの 1 サイクルを犠牲にして非パイプライン ECC モードより高いパフォーマン
スを達成することができます。
• M20K の ECC ステータスは、2 つの ECC ステータス・フラグ信号、すなわち e（エラー）と
ue（訂正不可能なエラー）と通信されます。ステータス・フラグはメモリ・ブロックからの
通常の出力の一部です。ECC が有効のとき、ECC ステータス・フラグは 2 つのパリティ・ビ
ットを置き換えるため、これらのパリティ・ビットにアクセスすることはできません。
誤り訂正コードの真理値表
表 2-14: ECC ステータス・フラグの真理値表
ステータス
e（エラー）
ue（訂正不可能なエラー）
eccstatus[1]
eccstatus[0]
0
0
エラーなし
0
1
無効
1
0
訂正可能なエラーが発生し、エラーは出
力で訂正されました。ただし、メモリ・
アレイは更新されていません。
1
1
訂正不可能なエラーが発生し、出力に訂
正不可能なデータが表示されます。
ECC を有効にする場合、
• バイト・イネーブル機能を使用することはできません。
• Read-During-Write の古いデータ・モードはサポートされません。
Altera Corporation
Arria 10 デバイスのエンベデッド・メモリ
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A10-MEMORY
2015.05.04
改訂履歴
2-21
図 2-12: M20K メモリの ECC のブロック図
Status Flag
Generation
40
8
32
Input
Register
32
ECC
Encoder
8
Memory
Array
40
Optional
Pipeline
Register
2
40
40
ECC
Decoder
40
Output
Register
改訂履歴
日付
バージョン
2015 年 5 月
2015.05.04
• IP コア・パラメータ・エディタへの Mega Wizard Plug-In Manager
を更新。
• IP コアへの Megafunction を更新。
2014 年 8 月
2014.08.18
• ECC モードの出力ラッチのクリアに新しいタイミング図を追
加。
• Arria 10 デバイスで、Resource Property Editor と TimeQuest タ イ
ミング・アナライザが M20K ブロックの位置を EC_X<number>_
Y<number>_N<number>としてレポートすることを明確化するた
めに注を追加。
• Arria 10 GX 660 および Arria 10 SX 660 の M20K ブロック内の
RAM ビット値を更新。
2013 年 12 月
2013.12.02
初版
Arria 10 デバイスのエンベデッド・メモリ
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変更内容
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Arria 10 デバイスの可変精度 DSP ブロック
2015.05.04
A10-DSP
更新情報
3
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この章では、高性能デジタル信号処理（DSP）アプリケーションでより高いビット精度をサポー
トするにあたって、 Arria 10 デバイスの可変精度 DSP ブロックがどのように最適化されるかに
ついて説明します。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
3-2
A10-DSP
2015.05.04
Arria 10 デバイスでサポートされる動作モード
Arria 10 デバイスでサポートされる動作モード
表 3-1: Arria 10 デバイスがサポートする可変精度 DSP ブロックの動作モード
可変精度
DSP ブロッ
クのリソー
ス
動作モード
サポート
される動
作インス
タンス
プリアダ
ーのサポ
ート
係数のサポ
ート
入力カス
ケードの
サポート
固定小数点独
立 18 x 19 乗
算
2
あり
あり
あり (2)
なし
なし
固定小数点独
立 27 x 27 乗
算
1
あり
あり
あり(3)
あり
あり
固定小数点の
2 つの 18 x 19
1 つの可
乗算加算器モ
変精度
ード
DSP ブ
ロック
36 ビット入力
に加算する固
定小数点
18 x 18 乗算加
算器
1
あり
あり
あり(2)
あり
あり
1
なし
なし
なし
あり
あり
1
あり
あり
あり(2)
あり
あり
固定小数点
18 x 19 シスト
リック・モー
ド
(2)
(3)
チェイン
インのサ
ポート
チェインアウト
のサポート
プリアダーへの 2 つの入力それぞれが 18 ビットの最大幅を有します。入力カスケードがプリアダ
ー入力の 1 つを供給するために使用される場合、入力カスケードの最大幅は 18 ビットです。
プリアダー機能をイネーブルする場合、入力カスケードのサポートは使用できません。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
3-3
Arria 10 デバイスでサポートされる動作モード
可変精度
DSP ブロッ
クのリソー
ス
動作モード
サポート
される動
作インス
タンス
プリアダ
ーのサポ
ート
係数のサポ
ート
入力カス
ケードの
サポート
浮動小数点乗
算モード
1
なし
なし
なし
なし
あり
浮動小数点加
算器または減
算モード
1
なし
なし
なし
なし
あり
浮動小数点乗
1 つの可 算加算器また
変精度
は減算モード
DSP ブ
浮動小数点乗
ロック
算器累積モー
ド
1
なし
なし
なし
あり
あり
1
なし
なし
なし
なし
あり
浮動小数点ベ
クタ 1 モード
1
なし
なし
なし
あり
あり
浮動小数点ベ
クタ 2 モード
1
なし
なし
なし
あり
あり
1
なし
なし
あり
なし
なし
2 つの可 複素数 18x19
変精度
乗算
DSP ブ
ロック
Arria 10 デバイスの可変精度 DSP ブロック
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チェイン
インのサ
ポート
チェインアウト
のサポート
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3-4
A10-DSP
2015.05.04
機能
表 3-2: Arria 10 デバイスがサポートする可変精度 DSP ブロックの動作モードとダイナミック・コントロ
ール機能の組み合わせ
可変精度 DSP
ブロックのリ
ソース
動作モード
ダイナミック
ACCUMULATE
ダイナミック
LOADCONST
ダイナミック
SUB
ダイナミック NEGATE
固定小数点独立
18 x 19 乗算
なし
なし
なし
なし
固定小数点独立
27 x 27 乗算
あり
あり
なし
あり
固定小数点の 2
つの 18 x 19 乗算
加算器モード
あり
あり
あり
あり
36 ビット入力に
加算する固定小
数点 18 x 18 乗算
加算器
あり
あり
あり
あり
固定小数点
18 x 19 シストリ
1 つの可変 ック・モード
精度 DSP
ブロック 浮動小数点乗算
モード
あり
あり
あり
あり
なし
なし
なし
なし
浮動小数点加算
器または減算モ
ード
なし
なし
なし
なし
浮動小数点乗算
加算器または減
算モード
なし
なし
なし
なし
浮動小数点乗算
器累積モード
あり
なし
なし
なし
浮動小数点ベク
タ 1 モード
なし
なし
なし
なし
浮動小数点ベク
タ 2 モード
なし
なし
なし
なし
なし
なし
なし
なし
2 つの可変 複素数 18 x 19 乗
精度 DSP 算
ブロック
機能
Arria 10 の可変精度 DSP ブロックは、固定小数点演算と浮動小数点演算をサポートしています。
固定小数点演算のための機能：
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
機能
•
•
•
•
•
•
•
•
•
•
3-5
高性能、消費電力の最適化、および完全にレジスタされた乗算演算　18 ビットおよび 27 ビットのワード長　DSP ブロックにつき 2 つの 18 x 19 乗算器または 1 つの 27 x 27 乗算器　乗算結果を組み合わせるビルトイン加算、減算、および 64 ビットのダブル累算レジスタ　プリアダーがディセーブルされる際の 19 ビットまたは 27 ビットのカスケード接続とプリア
ダーがフィルタリング・アプリケーションのタップ・ディレイ・ラインを形成するために使
用される際の 18 ビットのカスケード接続　外部ロジックのサポートなしで、あるブロックから次のブロックへ出力結果を伝えるための
64 ビット出力バスのカスケード接続　対称フィルタ向け 19 ビット・モードおよび 27 ビット・モードでサポートされるハード・プ
リアダー
フィルタ実装の 18 ビットおよび 27 ビットの両モードにおける内部係数レジスタ・バンク　分散された出力加算器を有する 18 ビットおよび 27 ビットのシストリック有限インパルス応
答（FIR）フィルタ　バイアスされた丸め処理のサポート
浮動小数点演算の機能
•
•
•
•
•
•
•
乗算、加算、減算、乗算、積和、および積差
累積機能とダイナミック・アキュムレータ・リセット・コントロールを伴う乗算
カスケード加算機能を伴う乗算
カスケード減算機能を伴う乗算
複素乗算
ダイレクト・ベクトル・ドット積
シストリック FIR フィルタ
関連情報
• Arria 10 デバイス・ハンドブック：既知の問題
Arria 10 デバイス・ハンドブックで更新を予定している箇所をリストします。
• Arria 10 Device Overview - Variable-Precision DSP Block
各 Arria 10 デバイスにおける乗算器の数に関する詳細を提供します。
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-6
A10-DSP
2015.05.04
リソース
リソース
表 3-3: デバイスの乗算器数　次の表は、各 デバイスの可変精度 DSP リソースをビット単位によりリストしています。
可変精度
バリアント
Arria 10
GX
Arria 10
GT
Arria 10
SX
製品ライ
DSP ブロ
ン
ック
独立した入力および
出力
乗算演算子
18 x 19
27 x 27
乗算器
乗算器
ピーク
ギガ単位で
の 1 秒あた 単精度浮
りの浮動小 動小数点
数点演算回 加算器　数
（GFLOPS）
18 x 19
18 x 18
乗算加算
器モード
36 ビット入力
に加算する乗
算加算器　GX 160
156
312
156
140
156
156
156
GX 220
192
384
192
173
192
192
192
GX 270
830
1,660
830
720
830
830
830
GX 320
985
1,970
985
887
985
985
985
GX 480
1,369
2,738
1,369
1,231
1,369
1,369
1,369
GX 570
1,523
3,046
1,523
1,371
1,523
1,523
1,523
GX 660
1,688
3,376
1,688
1,510
1,688
1,688
1,688
GX 900
1,518
3,036
1,518
1,366
1,518
1,518
1,518
GX 1150
1,518
3,036
1,518
1,366
1,518
1,518
1,518
GT 900
1,518
3,036
1,518
1,366
1,518
1,518
1,518
GT 1150
1,518
3,036
1,518
1,366
1,518
1,518
1,518
SX 160
156
312
156
140
156
156
156
SX 220
192
384
192
173
192
192
192
SX 270
830
1,660
830
720
830
830
830
SX 320
985
1,970
985
887
985
985
985
SX 480
1,369
2,738
1,369
1,231
1,369
1,369
1,369
SX 570
1,523
3,046
1,523
1,371
1,523
1,523
1,523
SX 660
1,688
3,376
1,688
1,510
1,688
1,688
1,688
デザインの検討事項
デザインにあたって以下の要素を考慮する必要があります。
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Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
デザインの検討事項
3-7
表 3-4: デザインの検討事項
DSP 実装
デザインの要素
固定小数点演算
•
•
•
•
動作モード
内部係数とプリアダー
アキュムレータ
チェインアウト加算器
浮動小数点演算
• 動作モード
• チェインアウト加算器
Quartus II ソフトウェアには、Arria10 デバイスで DSP ブロックを実装するにあたって以下のデ
ザイン・テンプレートが含まれます。
表 3-5: Arra 10 デバイスで利用可能な DSP デザイン・テンプレート
オプション・モード
利用可能なデザイン・テンプレート
18 x 18 独立乗算器モード
プリアダーと係数を持つ 1 つの乗算器
27 x 27 独立乗算器モード
• ダイナミック NEGATE を持つ M27x27
• プリアダーと係数を持つ M27x27
• 入力カスケード、出力チェイニング、アキュムレータ、
ダブル・アキュムレータ、プリロード・コンスタント
を持つ M27x27
Multiplier Adder Sum モード
• ダイナミック SUB とダイナミック NEGATE を持つ
M18x19_sumof2
• プリアダーと係数を持つ M18x19_sumof2
• 入力カスケード、出力チェイニング、アキュムレータ、
ダブル・アキュムレータ、プリロード・コンスタント
を持つ M18x19_sumof2
36 ビット入力に加算する 18 x 19 乗
算モード
• ダイナミック SUB とダイナミック NEGATE を持つ
M18x19_plus36
• 入力カスケード、出力チェイニング、アキュムレータ、
ダブル・アキュムレータ、プリロード・コンスタント
を持つ M18x19_plus36
18 ビットのシストリック FIR モード • プリアダーと係数を持つ M18x19_systolic
• 入力カスケード、出力チェイニング、アキュムレータ、
ダブル・アキュムレータ、プリロード・コンスタント
を持つ M18x19_systolic
デザインのテンプレートを入手するには、以下の手順に従ってください。
Arria 10 デバイスの可変精度 DSP ブロック
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3-8
A10-DSP
2015.05.04
動作モード
1. Quartus II ソフトウェアで新しい Verilog HDL ファイルまたは VHDL ファイルを開きます。
2. Edit タブで Insert Template をクリックします。
3. Insert Template のプロンプト画面で Verilog HDL か VHDL のどちらか好ましいデザイン言語
を選択します。
4. Full Designs をクリックしてオプションを展開します。
5. オプションから Arithmetic -> DSP Features -> DSP Features for 20-nm Device の順でクリックし
ます。
6. 使用中のシステム要件に合うデザイン・テンプレートを選択し、Insert をクリックして選択し
たデザイン・テンプレートを新しい.v ファイルまたは.vhd ファイルに追加します。
動作モード
Quartus II ソフトウェアには、乗算器の動作モードを制御するために使用できる IP コアが含まれ
ます。IP カタログでパラメータ設定を入力すると、Quartus II ソフトウェアは自動的に可変精度
DSP ブロックをコンフィギュレーションします。
また、可変精度 DSP ブロックは DSP Builder Advanced Blockset と OpenCL™を使用して実装するこ
ともできます。
表 3-6: 動作モード
固定小数点演算
アルテラは、Arria 10 の可変精度 DSP ブロック
の各種モードをデザインに実装するにあたっ
て 2 つの方法（Quartus II の DSP IP コアを使用
する方法と HDL 推測を使用する方法）を提供
します。
浮動小数点演算
アルテラは、設計使用して Quartus II の DSP IP
コアをでの Arria 10 の可変精度 DSP ブロック
の各種モードを実施するための 1 つの方法を
提供する。
浮動小数点演算実装の Arria 10 の可変精度 DSP
固定小数点演算実装の Arria 10 の可変精度 DSP ブロックでは、次の Quartus II の IP コアがサポ
ブロックでは、次の Quartus II の IP コアがサポ ートされています。
ートされます。
• ALTERA_FP_FUNCTIONS
• Arria 10 ネイティブ浮動小数点 DSP IP コア
• LPM_MULT
• ALTERA_MULT_ADD
• ALTMULT_COMPLEX
• Arria 10 Native Fixed Point DSP IP コア
関連情報
•
•
•
•
•
Introduction to Altera IP Cores
Integer Arithmetic Megafunctions User Guide
Floating-Point Megafunctions User Guide - ALTERA_FP_FUNCTIONS IP Core
Quartus II Software Help
Arria 10 Native Fixed Point DSP IP User Guide
固定小数点演算向けの内部係数とプリアダー
プリアダー機能に対し入力レジスタをイネーブルする場合、これらの入力レジスタには、同じク
ロック設定を持たせる必要があります。
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Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
固定小数点演算向けのアキュムレータ
3-9
また、プリアダー機能をイネーブルする場合、入力カスケード・サポートは 18 ビット・モード
でのみ使用可能です。
18 ビットおよび 27 ビットの両モードでは、係数機能とプリアダー機能を個別に使用することが
できます。
内部係数機能が 18 ビット・モードでイネーブルされている場合、上部と下部の係数の両方をイ
ネーブルにする必要があります。
また、プリアダー機能が 18 ビット・モードでイネーブルされている場合、上部と下部のプリア
ダーの両方をイネーブルにする必要があります。
固定小数点演算向けのアキュムレータ
Arria 10 デバイスのアキュムレータは、出力レジスタ・バンクとアキュムレータの間に位置する
64 ビットのダブル累算レジスタをイネーブルすることによってダブル累算をサポートします。
チェインアウト加算器
表 3-7: チェインアウト加算器
固定小数点演算
浮動小数点演算
出力チェイン・パスを使用して、他の DSP ブロ 出力チェイン・パスを使用して、他の DSP ブロ
ックからの結果を加算することができます。
ックからの結果を加算することができます。
特定の動作モードへのサポート：
• 積和モードまたは積差モード
• ベクタ 1 モード
• ベクタ 2 モード
ブロック・アーキテクチャ
Arria 10 の可変精度 DSP ブロックは以下の要素で構成されています。
Arria 10 デバイスの可変精度 DSP ブロック
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3-10
A10-DSP
2015.05.04
ブロック・アーキテクチャ
表 3-8: ブロック・アーキテクチャ
DSP 実装
固定小数点演算
浮動小数点演算
ブロック・アーキ • 入力レジスタ・バンク
テクチャ
• パイプライン・レジスタ
• プリアダー
• 内部係数
• マルチプライヤ数
• 加算器
• アキュムレータとチェイン
アウト加算器
• シストリック・レジスタ
• ダブル累算レジスタ
• 出力レジスタ・バンク
•
•
•
•
•
•
入力レジスタ・バンク
パイプライン・レジスタ
マルチプライヤ数
加算器
アキュムレータとチェインアウト加算器
出力レジスタ・バンク
可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィギュレーションさ
れない場合、両方のシストリック・レジスタがバイパスされます。
図 3-1: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャ（18 x 19
モード）
CLK[2..0]
scanin
chainin[63..0]
ENA[2..0]
イネーブルされると、シストリック・レジスタは
出力レジスタ・バンクとして同じクロック・ソースで
クロックされます。
ACLR[1..0]
LOADCONST
ACCUMULATE
NEGATE
SUB
dataa_y0[18..0]
COEFSELA[2..0]
Pipleine Register
dataa_x0[17..0]
+/Input Register Bank
dataa_z0[17..0]
Systolic
Register
Multiplier
Pre-Adder
Systolic
Registers
Constant
x
+/-
Internal
Coefficient
Adder
Multiplier
+/-
+
Chainout adder/
accumulator
+/-
datab_z1[17..0]
x
datab_x1[17..0]
COEFSELB[2..0]
Output Register Bank
Pre-Adder
datab_y1[18..0]
Double
Accumulation
Register
Resulta_[63:0]
Resultb_[36:0]
Internal
Coefficient
scanout
Altera Corporation
chainout[63..0]
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
3-11
ブロック・アーキテクチャ
図 3-2: Arria 10 デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャ（27 x 27
モード）
chainin[63..0]
LOADCONST
ACCUMULATE
Constant
NEG
dataa_y0[26..0]
dataa_z0[25..0]
Input
Register
Bank
Pipeline
Register
Pre-Adder
+/-
Double
Accumulation
Register
Chainout Adder/
Accumulator
Multiplier
x
+
+/-
dataa_x0[26..0]
COEFSELA[2..0]
Output
Register
Bank
Internal
Coefficients
Result[63..0]
64
chainout[63..0]
図 3-3: Arria 10 デバイスにおける浮動小数点演算の可変精度 DSP ブロック・アーキテクチャ
chainin[31:0]
accumulate
Pipeline
Register
dataa_x0[31:0]
dataa_y0[31:0]
Input
Register
Bank
dataa_z0[31:0]
Pipeline
Register
Adder
Output
Register
Bank
result[31:0]
Pipeline
Register
Multiplier
chainout[31:0]
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-12
A10-DSP
2015.05.04
入力レジスタ・バンク
入力レジスタ・バンク
表 3-9: 入力レジスタ・バンク
固定小数点演算
浮動小数点演算
• Data
• Data
• ダイナミック・コントロール信号 • ダイナミック・コントロール信号
• 遅延レジスタの 2 セット
DSP ブロック内のすべてのレジスタはポジティブ・エッジでトリガされ、パワー・アップ時にク
リアされます。各乗算器オペランドは、入力レジスタをバイパスして直接入力レジスタまたは乗
算器を供給することができます。
次の可変精度 DSP ブロック信号は、可変精度 DSP ブロック内の入力レジスタを制御します。
• CLK[2..0]
• ENA[2..0]
• ACLR[0]
固定小数点演算の 18 x 19 モードでは、入力カスケードおよびチェインアウト機能の両方を使用
する場合、遅延レジスタを使用してレイテンシ要件のバランスを取ることができます。
タップ遅延ライン機能を使用すると、一般配線またはカスケード・チェインから乗算器入力の上
位レグ、固定小数点演算 18 x 19 モードのの dataa_y0 と datab_y1、および固定小数点演算 27 x 27
モードのみの dataa_y0 を駆動することができます。
固定小数点演算の遅延レジスタの 2 セット
固定小数点演算の18 x 19 モードで使用可能な、入力カスケード・チェインに沿った 2 つの遅延
レジスタは、上位遅延レジスタと下位遅延レジスタになります。遅延レジスタは、36 ビット入
力と 27 x 27 モードに加算する 18 x 19 乗算とではサポートされません。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
固定小数点演算の遅延レジスタの 2 セット
3-13
図 3-4: Arria 10 デバイスにおける固定小数点演算 18 x 19 モードの可変精度 DSP ブロックの入力レ
ジスタ
次の図は、データ・レジスタのみを表しています。コントロール信号のレジスタは図示されてい
ません。
CLK[2..0]
ENA[2..0]
scanin[18..0]
ACLR[0]
dataa_y0[18..0]
dataa_z0[17..0]
dataa_x0[17..0]
Top delay registers
datab_y1[18..0]
datab_z1[17..0]
datab_x1[17..0]
Bottom delay registers
scanout[18..0]
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-14
A10-DSP
2015.05.04
パイプライン・レジスタ
図 3-5: Arria 10 デバイスにおける固定小数点演算 27 x 27 モードの可変精度 DSP ブロックの入力レ
ジスタ
次の図は、データ・レジスタのみを表しています。コントロール信号のレジスタは図示されてい
ません。
CLK[2..0]
ENA[2..0]
scanin[26..0]
ACLR[0]
dataa_y0[26..0]
dataa_z0[25..0]
dataa_x0[26..0]
scanout[26..0]
パイプライン・レジスタ
パイプライン・レジスタは最大 Fmax 性能を得るために使用されます。なお、高い Fmax が不要
の場合、パイプライン・レジスタはバイパスすることができます。
次の可変精度 DSP ブロック信号が可変精度 DSP ブロック内のパイプライン・レジスタを制御し
ます。
• CLK[2..0]
• ENA[2..0]
• ACLR[1]
浮動小数点演算は、以下のいずれかを実行することができるパイプライン・レジスタの 2 つのレ
イテンシ・レイヤを有します。
• パイプライン・レジスタのすべてのレイテンシ・レイヤをバイパスする
• パイプライン・レジスタのレイテンシ・レイヤのいずれか 1 つを使用する
• パイプライン・レジスタの両方のレイテンシ・レイヤを使用する
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
固定小数点演算向けのプリアダー
3-15
固定小数点演算向けのプリアダー
各可変精度 DSP ブロックはそれぞれ、2 つの 19 ビット・プリアダーを有します。これらのプリ
アダーは以下の構成でコンフィギュレーションすることができます。
• 2 つの独立した 19 ビット・プリアダー
• 1 つの 27 ビット・プリアダー
プリアダーは、次の入力コンフィギュレーションで加算と減算の両方をサポートします。
• 18 x 19 モードにおける 18 ビット（符号ありまたは符号なし）の加算あるいは減算
• 27 x 27 モードにおける 26 ビットの加算あるいは減算
同じ DSP ブロック内のプリアダーの両方が使用される場合、プリアダーは同じ動作タイプ（加
算または減算のいずれか）を共有する必要があります。
固定小数点演算向けの内部係数
Arria 10 の可変精度 DSP ブロックでは、ダイナミック入力または内部係数のいずれかから被乗数
を柔軟に選択することができます。
内部係数は、18 ビット・モードと 27 ビット・モードで被乗数の定数係数を最大 8 つサポートす
ることができます。内部係数機能をイネーブルすると、係数マルチプレクサの選択を制御するに
あたって COEFSELA/COEFSELB が使用されます。
マルチプライヤ数
1 つの可変精度 DSP ブロックは、乗算器のデータ幅と実装に応じて多数の乗算を並行して実行す
ることができます。
各可変精度 DSP ブロックはそれぞれ、2 つの乗算器を有します。これら 2 つの乗算器は、いくつ
かの動作モードでコンフィギュレーションすることができます。
表 3-10: 動作モード
固定小数点演算
浮動小数点演算
1 つの浮動小数点演算単精度乗算器
• 1 つの 27 x 27 乗算器
• 2 つの
18（符号ありまたは符号なし）x 19（符号あり）
乗算器
関連情報
3-17 ページの 動作モードの説明
乗算器の動作モードについての詳細を提供します。
加算器
動作モードに応じて、以下のように加算器を使用することができます。
• 1 つの 55 ビット加算器または 38 ビット加算器
• 2 つの 18 x 19 モード（加算器がバイパスされる）
• 1 つの浮動小数点演算単精度加算器
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-16
A10-DSP
2015.05.04
固定小数点演算のアキュムレータとチェインアウト加算器
DSP 実装
ダイナミック SUB ポートを使用
した加算
ダイナミック SUB ポートを使用した減算
固定小数点演算
あり
あり
浮動小数点演算
なし
なし
固定小数点演算のアキュムレータとチェインアウト加算器
Arria 10 の可変精度 DSP ブロックでは、固定小数点演算向けの 64 ビットのアキュムレータと
64 ビットの加算器をサポートしています。
次の信号は、アキュムレータの機能をダイナミックに制御することができます。
• NEGATE
• LOADCONST
• ACCUMULATE
アキュムレータは、出力レジスタ・バンクとアキュムレータの間に位置する 64 ビットのダブル
累算レジスタをイネーブルすることによってダブル累算をサポートします。
アキュムレータおよびチェインアウト加算器機能は、2 つの固定小数点演算の独立した 18 x 19
モードではサポートされません。
表 3-11: アキュムレータ機能とダイナミック・コントロール信号
次の表では、各機能のダイナミック信号の設定と説明をリストしています。なお、この表中の X は"don't
care"の値を示します。
動作
説明
NEGATE
LOADCONST
ACCUMULATE
Zeroing
アキュムレータをデ
ィセーブルします。
0
0
0
Preload
結果は常にプリロー
ド値に加算されます。
64 ビットのプリロー
ド値の 1 ビットが“1”
になります。これは、
64 ビット結果の任意
の位置への、DSP 結果
の丸めとして使用す
ることができます。
0
1
0
Accumulation
前の累算結果に現在
の結果を加算します。
0
X
1
Decimation +
Accumulate
この機能は現在の結
果を 2 の補数に変換
し、以前の結果に加算
します。
1
X
1
Decimation +
Chainout
Adder
この機能は現在の結
果を 2 の補数に変換
し、以前の DSP ブロ
ックの出力に加算し
ます。
1
0
0
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
固定小数点演算のシストリック・レジスタ
3-17
固定小数点演算のシストリック・レジスタ
各可変精度 DSP ブロックはそれぞれ、2 つのシストリック・レジスタを有します。可変精度 DSP
ブロックが固定小数点演算シストリック FIR モードでコンフィギュレーションされない場合、両
方のシストリック・レジスタがバイパスされます。
シストリック・レジスタの最初のセットは、上位乗算器の 18 ビット入力と 19 ビット入力をそれ
ぞれ登録するために使用される 18 ビットおよび 19 ビットのレジスタで構成されています。
シストリック・レジスタの 2 番目のセットは、以前の可変精度 DSP ブロックからのチェインイ
ン入力を遅延させるために使用されます。
また、出力レジスタとして、同じくロック・ソースのすべてのシストリック・レジスタをクロッ
クする必要があります。なお、出力レジスタはオンにしておく必要があります。
固定小数点演算のダブル累算レジスタ
ダブル累算レジスタは、アキュムレータのフィードバック・パスにおける追加のレジスタです。
ダブル累算レジスタをイネーブルすると、アキュムレータのフィードバック・パスにて追加のク
ロック・サイクル遅延が生じます。
このレジスタは、出力レジスタ・バンクと同じ CLK、ENA、および ACLR 設定を有します。
このレジスタをイネーブルすることによって、同じ数の可変精度 DSP ブロックを使用する 2 つ
のアキュムレータ・チャネルを有することができます。これはインターリーブした複雑なデータ
（I、Q）を処理する際に役立ちます。
出力レジスタ・バンク
クロック信号のポジティブ・エッジは 74 ビットのバイパス可能な出力レジスタ・バンクをトリ
ガし、パワー・アップ後にクリアされます。
次の可変精度 DSP ブロック信号は、各可変精度 DSP ブロックの出力レジスタを制御します。
• CLK[2..0]
• ENA[2..0]
• ACLR[1]
動作モードの説明
この項では、固定小数点演算および浮動小数点演算の動作モードを効果的にサポートするため
に、 Arria 10 の可変精度 DSP ブロックをコンフィギュレーションする方法を説明します。
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-18
A10-DSP
2015.05.04
固定小数点演算の動作モード
表 3-12: 動作モード
固定小数点演算
•
•
•
•
•
独立乗算器モード
Multiplier Adder Sum モード
独立複素数乗算器
36 ビット入力に加算する 18 x 18 乗算モード
シストリック FIR モード
浮動小数点演算
•
•
•
•
•
•
•
•
乗算モード
加算または減算モード
積和または積差モード
乗算累積モード
ベクタ 1 モード
ベクタ 2 モード
ダイレクト・ベクタ・ドット積
複素数乗算
固定小数点演算の動作モード
独立乗算器モード
独立した入力および出力乗算器モードでは、可変精度 DSP ブロックは汎用乗算器の個別の乗算
演算を実行します。
Configuration
ブロックごとの乗算器数
18（符号ありまたは符号なし）x 18（符号ありまたは符
号なし）
2
18（符号ありまたは符号なし）x 19（符号あり）
2
27（符号ありまたは符号なし）x 27（符号ありまたは符
号なし）
1
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
3-19
18 x 18 または 18 x 19 独立乗算器
18 x 18 または 18 x 19 独立乗算器
図 3-6: Arria 10 デバイスの各可変精度 DSP ブロックにおける 2 つの 18 x 18 または 18 x 19 独立乗算
器
次の図で、変数は以下のように定義されています。
• 19 x 18 オペランドでは、n = 19 および m = 37
• 18 x 18 オペランドでは、n = 18 および m = 36
Variable-Precision DSP Block
Multiplier
n
data_b1[(n-1)..0]
m
x
[(m-1)..0]
18
Output Register Bank
Pipeline Register
n
data_b0[(n-1)..0]
Input Register Bank
data_a1[17..0]
Multiplier
m
x
[(m-1)..0]
18
data_a0[17..0]
27 x 27 独立乗算器
図 3-7: Arria 10 デバイスの各可変精度 DSP ブロックにおける 1 つの 27 x 27 独立乗算器モード
このモードでは、チェインアウト加算器またはアキュムレータと組み合わせた場合、result は
最大 64 ビットになり得ます。
Variable-Precision DSP Block
Multiplier
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
x
Output Register Bank
Pipeline Register
27
dataa_a0[26..0]
Input Register Bank
27
dataa_b0[26..0]
54
Result[53..0]
Altera Corporation
3-20
独立複素数乗算器
A10-DSP
2015.05.04
独立複素数乗算器
Arria 10 デバイスは、2 つの固定小数点演算 Multiplier Adder Sum モードを使用して 18 x 19 複素
数乗算器モードをサポートします。
図 3-8: 複素数乗算式のサンプル
虚部の[(a × d) + (b × c)]は 1 番目の可変精度 DSP ブロックに実装され、実部の[(a × c) - (b × d)]は
2 番目の可変精度 DSP ブロックに実装されます。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
18 x 19 複素数乗算器
3-21
18 x 19 複素数乗算器
図 3-9: Arria 10 デバイスの各可変精度 DSP ブロックにおける 1 つの 18 x 19 独立乗算器モード
Variable-Precision DSP Block 1
Multiplier
19
c[18..0]
x
Adder
Pipeline Register
19
d[18..0]
Input Register Bank
b[17..0]
18
Multiplier
+
Output Register Bank
18
38
Imaginary Part
(ad+bc)
x
a[17..0]
Variable-Precision DSP Block 2
Multiplier
19
d[18..0]
x
Adder
18
Pipeline Register
Input Register Bank
19
c[18..0]
Multiplier
-
Output Register Bank
18
b[17..0]
38
Real Part
(ac-bd)
x
a[17..0]
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-22
A10-DSP
2015.05.04
Multiplier Adder Sum モード
Multiplier Adder Sum モード
図 3-10: Arria 10 デバイスの 1 つの可変精度 DSP ブロックと 2 つの 18 x 19 乗算器の和
Variable-Precision DSP Block
SUB_COMPLEX
Multiplier
19
dataa_y0[18..0]
x
18
+/Multiplier
datab_y1[18..0]
38
Output Register Bank
Pipeline Register
19
Input Register Bank
dataa_x0[17..0]
Adder
Result[37..0]
x
18
datab_x1[17..0]
36 ビット入力に加算する 18 x 19 乗算モード
Arria 10 の可変精度 DSP ブロックは、1 つの 18 x 19 乗算を 36 ビット入力に加算することができ
ます。
下部の乗算器がバイパスされている間は、上位の乗算器を使用して 18 x 19 乗算への入力を提供
します。 datab_y1[17..0]信号と datab_y1[35..18]信号は、36 ビット入力を生成するために連結
されます。
図 3-11: Arria 10 デバイスの 36 ビット入力に加算する 18 x 19 乗算モード
Variable-Precision DSP Block
SUB_COMPLEX
Multiplier
19
x
+/-
Output Register Bank
18
datab_y1[35..18]
Pipeline Register
18
dataa_x0[17..0]
Input Register Bank
dataa_y0[17..0]
37
Result[37..0]
18
datab_y1[17..0]
Adder
シストリック FIR モード
FIR フィルタの基本構造は、加算によって繋がる乗算のシリーズで構成されています。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
可変精度ブロック・アーキテクチャ・ビューへのシストリック・モード・ユーザ
ー・ビューのマッピング
3-23
図 3-12: 基本的な FIR フィルタの式
タップの数や入力容量によって、多数の加算器のチェインを介する遅延は非常に大きくなること
があります。遅延性能の問題を解決するには、遅延は増加しますが、タップごとに配置された追
加の遅延要素を持つシストリック形式を使用して性能を向上させます。
図 3-13: シストリック FIR フィルタの等価回路
y [n ]
w 2[ n ]
w 1[ n ]
c1
c2
w k[ n ]
w k −1 [ n ]
c k −1
ck
x[n ]
Arria 10 の可変精度 DSP ブロックは、次のシストリック FIR 構造をサポートします。
• 18 ビット
• 27 ビット
シストリック FIR モードでは、乗算器の入力はソースの 4 つの異なるセットから供給できます。
•
•
•
•
2 つのダイナミック入力
1 つのダイナミック入力と 1 つの係数入力
1 つの係数入力と 1 つのプリアダー出力
1 つのダイナミック入力と 1 つのプリアダー出力
可変精度ブロック・アーキテクチャ・ビューへのシストリック・モード・ユーザー・ビューのマッ
ピング
次の図は、レジスタをリタイミングし、加算器を再構築することにより、 Arria 10 の可変精度
DSP ブロック（d）を使用してシストリック FIR フィルタ（a）のユーザー・ビューを実装できる
ことを図示したものです。レジスタ B は、（b）に示されているようにチェインイン、ataa_y0 お
よび dataa_x0 入力パスでシストリック・レジスタにリタイミングすることができます。レジス
タのリタイミングの最終結果は（c）に示されています。加算器の入力と位置の再構築による 2
つの乗算器の加算結果は、
（d）に示されているようにチェインアウト加算器によってチェインイ
ン入力に加算されます。
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-24
A10-DSP
2015.05.04
18 ビットのシストリック FIR モード
図 3-14: 可変精度ブロック・アーキテクチャ・ビューへのシストリック・モード・ユーザー・ビュー
のマッピング
(a) Systolic FIR Filter
User View
x[n]
w1[n]
dataa_y0 x[n]
w2[n]
datab_y1 x[n-2]
dataa_x0 c1
c1
x[n-2]
(b) Variable Precision Block
Architecture View (Before Retiming)
datab_x1 c2
c2
w1[n]
dataa_y0 x[n]
Multiplier
w2[n]
datab_y1 x[n-2]
Adder
First DSP Block
dataa_y0 x[n-4]
c4
dataa_y0 x[n]
Multiplier
w2[n]
datab_y1 x[n-2]
Result
w3[n]
First DSP Block
y[n]
datab_y1 x[n-6]
datab_x1 c4
datab_x1 c2
Multiplier
w2[n]
Multiplier
First DSP Block
Result
Systolic
Registers
Register B
dataa_y0 x[n-4]
Result
Retiming
Chainin from
Previous DSP Block
Systolic
Registers
Systolic
Register
Register B
dataa_y0 x[n-4]
w3[n]
Chainout
Adder
dataa_x0 c3
Adder
Output
Register A Register
Bank
Output
Register
Bank
Register A
Register A
Register B
Adder
w1[n]
Chainin from
Previous DSP Block
Chainout
Adder
dataa_x0 c3
dataa_x0 c1
Multiplier
Chainin from
Previous DSP Block
Register B
w4[n]
datab_x1 c2
(d) Variable Precision Block
Architecture View (Adder Restructured)
w1[n]
Output
Register A Register
Bank
w3[n]
c3
x[n-6]
dataa_x0 c1
Multiplier
Register A
x[n-4]
(c) Variable Precision Block
Architecture View (After Retiming)
Systolic
Register
w3[n]
dataa_x0 c3
Chainout
Adder
w4[n]
datab_y1 x[n-6]
Output
Register C Register
Bank
Result
datab_x1 c4
y[n]
Second DSP Block
Second DSP Block
w4[n]
datab_y1 x[n-6]
Output
Register C Register
Bank
Result
y[n]
datab_x1 c4
Second DSP Block
w4[n]
Adder
Output
Register C Register
Bank
Result
y[n]
18 ビットのシストリック FIR モード
18 ビットのシストリック FIR モードでは、加算器はデュアル 44 ビット加算器としてコンフィギ
ュレーションされます。そのため、18 ビット動作（36-bit 積）を使用する際、オーバーへドの
8 ビットを提供します。これにより、合計で 256 の乗算器の積が可能になります。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
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A10-DSP
2015.05.04
3-25
27 ビットのシストリック FIR モード
図 3-15: Arria 10 デバイスの 18 ビット・シストリック FIR モード
chainin[43..0]
44
COEFSELA[2..0]
datab_y1[17..0]
datab_z1[17..0]
datab_x1[17..0]
COEFSELB[2..0]
Systolic
Registers
18
x
+/-
3
Internal
Coefficient
Adder
Multiplier
Pre-Adder
18
18
+/-
+
Chainout adder or
accumulator
Output Register Bank
dataa_x0[17..0]
+/-
18
Pipeline Register
dataa_z0[17..0]
18
Input Register Bank
dataa_y0[17..0]
Systolic
Register
Multiplier
Pre-Adder
イネーブルされると、シストリック・レジスタは
出力レジスタ・バンクとして同じクロック・ソースで
クロックされます。
x
44
18
Result[43..0]
3
Internal
Coefficient
18-bit Systolic FIR
44
chainout[43..0]
27 ビットのシストリック FIR モード
27 ビットのシストリック FIR モードでは、チェインアウト加算器やアキュムレータは 64 ビット
動作にコンフィギュレーションされ、27 ビットのデータ（54 ビット積）を使用する際、オーバ
ーへドの 10 ビットを提供します。これにより、合計で 1,024 の乗算器の積が可能になります。
27 ビット・シストリック FIR モードでは、DSP ブロックごとに 1 ステージのシストリック・フ
ィルタを実装することができます。なお、このモードではシストリック・レジスタは不要です。
Arria 10 デバイスの可変精度 DSP ブロック
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Altera Corporation
3-26
A10-DSP
2015.05.04
浮動小数点演算の動作モード
図 3-16: Arria 10 デバイスの 27 ビット・シストリック FIR モード
chainin[63..0]
64
Multiplier
Pre-Adder
COEFSELA[2..0]
27
3
+/27
x
+/-
Internal
Coefficient
Adder
+
Chainout adder or
accumulator
Output Register Bank
dataa_x0[26..0]
26
Pipeline Register
dataa_z0[25..0]
26
Input Register Bank
dataa_y0[25..0]
27-bit Systolic FIR
64
chainout[63..0]
浮動小数点演算の動作モード
単一の浮動小数点演算機能
1 つの浮動小数点演算 DSP は、次の機能を実行することができます。
• 乗算モード
• 加算または減算モード
• 乗算累積モード
乗算モード
このモードでは、基本的な浮動小数点乗算(y*z)を適用することができます。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
加算または減算モード
3-27
図 3-17: Arria 10 デバイスの乗算モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Output
Register
Bank
Pipeline
Register
Multiplier Bank
dataa_z0[31:0]
result[31:0]
chainout[31:0]
加算または減算モード
このモードでは、基本的な浮動小数点加算（x+y）または基本的な浮動小数点減算（x-y）を適用
することができます。
図 3-18: Arria 10 デバイスの加算または減算モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
dataa_z0[31:0]
Pipeline
Register
Bank
Pipeline
Register
Multiplier Bank
Adder
Output
Register
Bank
result[31:0]
chainout[31:0]
乗算累積モード
{ ((y*z) + acc) or ((y*z) - acc) }
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
Altera Corporation
3-28
A10-DSP
2015.05.04
複数の浮動小数点演算機能
図 3-19: Arria 10 デバイスの乗算累積モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
dataa_z0[31:0]
Pipeline
Register
Bank
Adder
Output
Register
Bank
Pipeline
Register
Multiplier Bank
result[31:0]
chainout[31:0]
複数の浮動小数点演算機能
複数の浮動小数点演算 DSP は、以下の機能を実行することができます。
• チェインイン・パラメータがオフの場合、単一の浮動小数点演算 DSP を使用する積和または
積差モード
• ベクタ 1 モード
• ベクタ 2 モード
• ダイレクト・ベクタ・ドット積
• 複素数乗算
積和または積差モード
このモードでは、浮動小数点加算または浮動小数点減算に続いて浮動小数点乗算を実行します
{ ((y*z) + x)または((y*z) - x) }。なお、チェインイン・パラメータを使用することにより、マルチ
プル・チェイン・モードをイネーブルすることができます。
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
ベクタ 1 モード
3-29
図 3-20: Arria 10 デバイスの積和または積差モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Output
Register
Bank
result[31:0]
Pipeline
Register
Multiplier Bank
dataa_z0[31:0]
chainout[31:0]
ベクタ 1 モード
このモードでは、以前の可変 DSP ブロックからのチェインイン入力との浮動小数点加算に続い
て浮動小数点乗算を実行します。入力 x は直接チェインアウトに供給されます。
（チェインアウト= x では、結果= y*z +チェインイン）
図 3-21: Arria 10 デバイスのベクタ 1 モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
dataa_z0[31:0]
Pipeline
Register
Bank
Pipeline
Register
Multiplier Bank
Adder
Output
Register
Bank
result[31:0]
chainout[31:0]
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
Altera Corporation
3-30
A10-DSP
2015.05.04
ベクタ 2 モード
ベクタ 2 モード
このモードでは、乗算結果が直接チェインアウトに供給される浮動小数点乗算を実行します。以
前の可変 DSP ブロックからのチェインイン入力は出力結果として入力 x に加算されます。
（チェインアウト= y*z で、結果= x +チェインイン）
図 3-22: Arria 10 デバイスのベクタ 2 モード
chainin[31:0]
accumulate
dataa_x0[31:0]
dataa_y0[31:0]
dataa_z0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Output
Register
Bank
result[31:0]
Pipeline
Register
Multiplier Bank
chainout[31:0]
ダイレクト・ベクタ・ドット積
次の図では、ダイレクト・ベクタ・ドット積は以下の DSP モードを設定することによって複数
の DSP ブロックで実装されています。
• チェインイン・パラメータがオンの積和および減算モード
• ベクタ 1
• ベクタ 2
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
複素数乗算
3-31
図 3-23: ダイレクト・ベクタ・ドット積
chainin[31:0]
accumulate
dataa_x0[31:0]
J dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Pipeline
Register
Bank
Adder
Pipeline
Register
Bank
Adder
Pipeline
Register
Bank
Adder
Pipeline
Register
Bank
Adder
Output
Register
Bank
Pipeline
Register
Multiplier Bank
I dataa_z0[31:0]
result[31:0] IJ +KL
Vector One
chainout[31:0]
chainin[31:0]
accumulate
AB + CD + EF + GH dataa_x0[31:0]
H dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
G dataa_z0[31:0]
Multiplier
Output
Register
Bank
result[31:0]
Pipeline
Register
Bank
Vector Two
chainout[31:0]
chainin[31:0]
accumulate
EF + GH dataa_x0[31:0]
F dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Output
Register
Bank
Pipeline
Register
Multiplier Bank
E dataa_z0[31:0]
result[31:0] EF + GH
Vector One
chainout[31:0]
chainin[31:0]
accumulate
AB + CD dataa_x0[31:0]
D dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Output
Register
Bank
result[31:0] AB + CD + EF + GH
Output
Register
Bank
result[31:0] AB + CD
Pipeline
Register
Multiplier Bank
C dataa_z0[31:0]
Vector Two
chainout[31:0]
chainin[31:0]
accumulate
dataa_x0[31:0]
B dataa_y0[31:0]
A dataa_z0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Multiplier Bank
Multi-Chain
chainout[31:0]
複素数乗算
Arria 10 デバイスは、4 つの Arria 10 可変精度 DSP ブロックを使用して浮動小数点演算の単精度
複素数乗算器をサポートします。
図 3-24: 複素数乗算式のサンプル
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
Altera Corporation
3-32
A10-DSP
2015.05.04
複素数乗算
虚数部の[(a × d) + (b × c)]は最初の 2 つの可変精度 DSP ブロックに実装され、実数部の[(a × c) - (b
× d)]は 2 番目の可変精度 DSP ブロックに実装されます。
図 3-25: 実数結果の複素数乗算
chainin[31:0]
accumulate
dataa_x0[31:0]
a dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Pipeline
Register
Bank
Subtract
Output
Register
Bank
Pipeline
Register
Multiplier Bank
c dataa_z0[31:0]
result[31:0]
Multiplication Mode
chainout[31:0]
chainin[31:0]
accumulate
dataa_x0[31:0]
b dataa_y0[31:0]
d dataa_z0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Output
Register
Bank
result[31:0] Result Real
Pipeline
Register
Multiplier Bank
Multiply-Add or Multiply-Subtract Mode
chainout[31:0]
Altera Corporation
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
改訂履歴
3-33
図 3-26: 虚数結果の複素数乗算
chainin[31:0]
accumulate
dataa_x0[31:0]
a dataa_y0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Output
Register
Bank
Pipeline
Register
Multiplier Bank
d dataa_z0[31:0]
result[31:0]
Multiplication Mode
chainout[31:0]
chainin[31:0]
accumulate
dataa_x0[31:0]
b dataa_y0[31:0]
c dataa_z0[31:0]
Pipeline
Register
Bank
Input
Register
Bank
Pipeline
Register
Bank
Adder
Output
Register
Bank
result[31:0] Result Imaginary
Pipeline
Register
Multiplier Bank
Multiply-Add or Multiply-Subtract Mode
chainout[31:0]
改訂履歴
日付
バージョン
2015 年 5 月
2015.05.04
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
変更内容
• Arria 10 デバイスの可変精度 DSP ブロックにおける動作モード
と機能の組み合わせの表に記載された全ての浮動小数点モード
をサポートするチェインインとチェインアウトを更新。
• 独立乗算器モード、Multiplier Adder Sum モード、およびシスト
リック FIR モードのデザイン・テンプレートを取得する手順を
追加。
• 動作モードの表に Arria 10 ネイティブ浮動小数点 DSP IP コア
を追加。
Altera Corporation
3-34
A10-DSP
2015.05.04
改訂履歴
日付
バージョン
2015 年 1 月
2015.01.23
Altera Corporation
変更内容
• プリミティブ DSP についての情報を追加。
• Arria 10 デバイスがサポートする可変精度 DSP ブロックの動
作モードの表にサポートされるインスタンス数というタイトル
のカラムを追加。
• Arria 10 デバイスの乗算器数の表内にある単精度浮動小数点加
算器の数値を更新。
• 固定小数点演算のセクションにあるアキュムレータへのダブル
累算レジスタは、プログラミング・ファイルでスタティックに
設定されています、という表記を削除。
• 浮動小数点演算の Quartus II DSP IP リスト内に ALTERA_FP_
FUNCTIONS を追加。
• 固定小数点演算の遅延レジスタでサポートされる動作モードに
ついての説明を追加。
• 内部係数機能およびプリアダー機能を使用する場合は、上部と
下部の係数およびプリアダーをイネーブルする必要があるとい
う記述を追加。
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
A10-DSP
2015.05.04
改訂履歴
3-35
日付
バージョン
2014 年 8 月
2014.08.18
• 浮動小数点演算を追加。
• 可変精度 DSP ブロックの動作モードにダイナミック
ACCUMULATE、ダイナミック LOADCONST、ダイナミック
SUB、ダイナミック NEGATE を追加。
• 入力カスケード・チェインに沿って上位遅延レジスタと下位遅
延レジスタを追加。
• 可変精度 DSP ブロック内のパイプライン・レジスタを制御する
可変精度 DSP ブロック信号を追加。
• 同じ DSP ブロック内の両方のプリアダーが使用されている場
合、プリアダーは同じ動作タイプ（加算または減算のいずれか）
を共有しなければならない、という条件を追加。
• 55 ビット加算器を更新。
• 38 ビット加算器を追加。
• 2 つの 18 x 19 モード（加算器がバイパスされる）を更新。
• Decimation を Decimation + Accumulate に更新。
• アキュムレータ機能とダイナミック・コントロール信号に
Decimation + Chainout Adder を追加。
• ブロックごとの 1 つの乗算器に 27（符号ありまたは符号なし）
x 27（符号ありまたは符号なし）コンフィギュレーションを追
加。
• 1 つの可変精度 DSP ブロックの 2 つの 18 x 19 乗算の和のブロ
ック図と、36 ビット入力に加算する 1 つの 18 x 18 乗算モードの
ブロック図からチェインアウト加算器またはアキュムレータを
削除。
• 基本的な FIR フィルタの式を更新。
• 可変精度ブロック・アーキテクチャ・ビューへのシストリック・
モード・ユーザー・ビューのマッピングを追加。
• 27 ビットのシストリック FIR モードではシストリック・レジス
タは不要である旨を追加。
2013 年 12 月
2013.12.02
初版
Arria 10 デバイスの可変精度 DSP ブロック
フィードバック
変更内容
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと
PLL
2015.05.04
A10-CLKPLL
更新情報
4
フィードバック
この章は、 Arria 10 デバイスの階層的なクロック・ネットワークの高度な機能と PLL（PhaseLocked Loops）について説明します。 Quartus II ソフトウェアは、外部デバイスなしで PLL とそ
の機能をイネーブルすることができます。
関連情報
Arria 10 デバイス・ハンドブック：既知の問題
Arria 10 デバイス・ハンドブックで更新を予定している箇所をリストします。
クロック・ネットワーク
Arria 10 デバイスは、階層構造に編成される次のクロック・ネットワークを有します。
• グローバル・クロック（GCLK）ネットワーク
• リージョナル・クロック（RCLK）ネットワーク
• ペリフェラル・クロック（PCLK）ネットワーク
• スモール・ペリフェラル・クロック（SPCLK）ネットワーク
• ラージ・ペリフェラル・クロック（LPCLK）ネットワーク
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
4-2
A10-CLKPLL
2015.05.04
Arria 10 デバイスのクロック・リソース
Arria 10 デバイスのクロック・リソース
表 4-1: Arria 10 デバイスのクロック・リソース
クロック入力ピン
デバイス
利用可能なリソース
数
10AS016
10AS022
10AX016
10AX022
• HSSI：8 のシング
ル・エンド
• I/O：32 のシング
ル・エンドまたは
16 の差動
10AS027
10AS032
10AX027
10AX032
• HSSI：16 のシ
ングル・エン
ド
• I/O：32 のシン
グル・エンド
または 16 の
差動
• 10AS048
• 10AX048
• HSSI：24 のシ
ングル・エン
ド
• I/O：48 のシン
グル・エンド
または 24 の
差動
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
10AS057
10AS066
10AX057
10AX066
• HSSI：32 のシ
ングル・エン
ド
• I/O：64 のシン
グル・エンド
または 32 の
差動
10AT090
10AT115
10AX090
10AX115
• HSSI：64 のシ
ングル・エン
ド
• I/O：64 のシン
グル・エンド
または 32 の
差動
Altera Corporation
クロック・リソースのソース
ハイスピード・シリアル・インタフェース（HSSI）向け：
REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T][p,n] ピ
ン
I/O 向け： CLK_[2,3][A..L]_[0,1][p,n] ピン
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
A10-CLKPLL
2015.05.04
Arria 10 デバイスのクロック・リソース
4-3
GCLK ネットワーク
デバイス
すべて
利用可能なリソース
数
32
クロック・リソースのソース
• チャネルごとのフィジカル・メディア・アタッチメント
（PMA）とフィジカル・コーディング・サブレイヤ
（PCS）TX および RX クロック
• チャネルごとの PMA および PCS TX / RX 分周クロック
• ハード IP コアのクロック出力信号
• DLL クロック出力
• フラクショナル PLL（fPLL）および I/O PLL の C カウン
タ出力
• fPLL および I/O PLL のフィードバック向け M カウンタ
出力
• REFCLK およびクロック入力ピン
• コア信号
• フェーズ・アライナのカウンタ出力
RCLK ネットワーク
デバイス
•
•
•
•
•
•
•
•
10AS016
10AS022
10AS027
10AS032
10AX016
10AX022
10AX027
10AX032
利用可能なリソース
数
8
• 10AS048
• 10AX048
12
•
•
•
•
•
•
•
•
16
10AS057
10AS066
10AX057
10AX066
10AT090
10AT115
10AX090
10AX115
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
クロック・リソースのソース
• チャネルごとのフィジカル・メディア・アタッチメント
（PMA）とフィジカル・コーディング・サブレイヤ
（PCS）TX / RX クロック
• チャネルごとの PMA および PCS TX / RX 分周クロック
• ハード IP コアのクロック出力信号
• DLL クロック出力
• fPLL および I/O PLL の C カウンタ出力
• fPLL および I/O PLL のフィードバック向け M カウンタ
出力
• REFCLK およびクロック入力ピン
• コア信号
• フェーズ・アライナのカウンタ出力
Altera Corporation
4-4
A10-CLKPLL
2015.05.04
Arria 10 デバイスのクロック・リソース
SPCLK ネットワーク
デバイス
•
•
•
•
•
•
•
•
10AS016
10AS022
10AX016
10AX022
10AS027
10AS032
10AX027
10AX032
利用可能なリソース
数
HSSI 向け：
144
• 10AS048
• 10AX048
216
•
•
•
•
10AS057
10AS066
10AX057
10AX066
288
•
•
•
•
10AT090
10AT115
10AX090
10AX115
384
Altera Corporation
クロック・リソースのソース
• チャネルごとのフィジカル・メディア・アタッチメント
（PMA）とフィジカル・コーディング・サブレイヤ
（PCS）TX / RX クロック
• チャネルごとの PMA および PCS TX / RX 分周クロック
• ハード IP コアのクロック出力信号
• DLL クロック出力
• fPLL の C および M カウンタ出力
• REFCLK およびクロック入力ピン
• コア信号
I/O 向け：
•
•
•
•
•
DPA 出力（LVDS I/O のみ）
I/O PLL の C および M カウンタ出力
クロック入力ピン
コア信号
フェーズ・アライナのカウンタ出力
Arria 10 デバイスのクロック・ネットワークと PLL
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A10-CLKPLL
2015.05.04
階層的なクロック・ネットワーク
4-5
LPCLK ネットワーク
デバイス
•
•
•
•
•
•
•
•
10AS016
10AS022
10AX016
10AX022
10AS027
10AS032
10AX027
10AX032
利用可能なリソース
数
クロック・リソースのソース
HSSI 向け：
24
• 10AS048
• 10AX048
36
•
•
•
•
10AS057
10AS066
10AX057
10AX066
48
•
•
•
•
10AT090
10AT115
10AX090
10AX115
64
• チャネルごとのフィジカル・メディア・アタッチメント
（PMA）とフィジカル・コーディング・サブレイヤ
（PCS）TX / RX クロック
• チャネルごとの PMA および PCS TX / RX 分周クロック
• ハード IP コアのクロック出力信号
• DLL クロック出力
• fPLL の C および M カウンタ出力
• REFCLK およびクロック入力ピン
• コア信号
I/O 向け：
•
•
•
•
•
DPA 出力（LVDS I/O のみ）
I/O PLL の C および M カウンタ出力
クロック入力ピン
コア信号
フェーズ・アライナのカウンタ出力
クロック入力ピンの接続についての詳細は、 ピン接続ガイドラインを参照してください。
関連情報
Arria 10 Device Family Pin Connection Guidelines
階層的なクロック・ネットワーク
Arria 10 デバイスは、3 レベルのクロック・ネットワーク階層に対応しています。階層のシーケ
ンスは次に示すとおりです。
1. GCLK、RCLK、PCLK、および GCLK と RCLK フィードバック・クロック
2. セクション・クロック（SCLK）
3. ロウ・クロック
各 HSSI カラムと I/O カラムには、共有バスを GCLK、RCLK、および PCLK クロック・ネットワ
ークに押し下げるためにクロック・ドライバが含まれます。
Arria 10 のクロック・ネットワーク（GCLK、RCLK、および PCLK）は、各クロックが各 HSSI ま
たは I/O バンクのクロック・ルーティングに接続される前に SCLK を介して配線されます。
SCLK の設定はトランスペアレントです。Quartus II ソフトウェアは GCLK、RCLK、および PCLK
ネットワークに基づいて自動的に SCLK を配線します。
各 SCLK のスパインは、HSSI および I/O バンクのスパインと一致する一貫した高さを有します。
デバイス内の SCLK スパインの数は HSSI および I/O バンクの数によって異なります。
Arria 10 デバイスのクロック・ネットワークと PLL
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Altera Corporation
4-6
A10-CLKPLL
2015.05.04
階層的なクロック・ネットワーク
図 4-1: Arria 10 デバイスの SCLK スパインの領域
Bank
SCLK Spine Region
HSSI
Column
I/O
Column
I/O
Column
HSSI
Column
Arria 10 デバイスは、各 SCLK スパイン領域で 33 の SCLK ネットワークを提供します。SCLK ネ
ットワークは、各ロウ・クロック領域で 6 つのロウ・クロックを駆動することができます。ロ
ウ・クロックは、デバイスのコア機能ブロック、PLL、I/O インタフェース、および HSSI インタ
フェースへのクロック・リソースです。6 つの固有の信号は各ロウ・クロック領域内に配線する
ことができます。各 SCLK を駆動するマルチプレクサの接続パターンは、SCLK スパイン領域へ
のクロック・ソースを制限します。各 SCLK は GCLK、RCLK、LPCLK、または SPCLK ラインか
らクロック・リソースを選択することができます。
次の図は、各 SCLK スパイン領域で GCLK、RCLK、PCLK、または GCLK および RCLK フィード
バック・クロック・ネットワークによって駆動される SCLK を示しています。GCLK、RCLK、
PCLK、および GCLK / RCLK フィードバック・クロックは同じ SCLK 配線リソースを共有しま
す。Quartus II ソフトウェアで正常なデザイン・フィッティングを確保するには、各 SCLK スパ
イン領域におけるクロック・リソース数の合計は SCLK の制限を超えてはいけません。
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
A10-CLKPLL
2015.05.04
4-7
クロック・ネットワークのタイプ
図 4-2: SCLK スパインにおける階層的なクロック・ネットワーク
First level
Feedback clock output from the
PLL that drives into the SCLKs.
GCLK/GCLK feedback
RCLK/RCLK feedback
The maximum number of
resources available for the
clock networks that can drive
the SCLKs in each spine
region in the largest device.
SPCLK
LPCLK
Second level
Third level
32
8
24
8
SCLK
33
6
Row clock
クロック・ネットワークのタイプ
グローバル・クロック・ネットワーク
GCLK ネットワークは、アダプティブ・ロジック・モジュール（ALM）、デジタル信号処理
（DSP）、エンベデッド・メモリ、および PLL といった機能ブロックの低スキュー・クロック・ソ
ースとして機能します。また、 Arria 10 の I/O エレメント（IOE）と内部ロジックは、GCLK を
駆動して、内部生成のグローバル・クロックやその他の高ファンアウト・コントロール信号（同
期または非同期クリア、クロック・イネーブル信号など）を作成することができます。
デバイスは、デバイス全体でドライブ可能な GCLK を提供します。GCLK はデバイス内のすべて
の SCLK スパイン領域に対応します。 各 GCLK は、下の象徴的な GCLK ネットワークの図に示
す方向でアクセスすることができます。
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リージョナル・クロック・ネットワーク
図 4-3: Arria 10 デバイスにおける象徴的な GCLK ネットワーク
次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
Bank
GCLK[11:8]
GCLK[27:24]
GCLK[7:0]
GCLK[23:16]
GCLK[15:12]
GCLK[31:28]
HSSI
Column
I/O
Column
I/O
Column
HSSI
Column
リージョナル・クロック・ネットワーク
RCLK ネットワークは、少ないクロック挿入遅延と 1 つの RCLK 領域内に含まれるロジックのス
キューを提供します。所定の領域における Arria 10 の IOE および内部ロジックは、RCLK を駆動
して、内部生成リージョナル・クロックやその他の高ファンアウト信号を作成することができま
す。
Arria 10 デバイスは、チップを介して水平に駆動することができる RCLK を提供します。RCLK
は、デバイスの同じロウにおけるすべての SCLK スパイン領域をカバーします。上部と下部の
HSSI バンクおよび I/O バンクには、2 つのロウを垂直にカバーする RCLK があります。また、中
間部の HSSI および I/O バンクには、6 つのロウを垂直にカバーする RCLK があります。次の図
は RCLK ネットワークの範囲を示しています。
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ペリフェラル・クロック・ネットワーク
4-9
図 4-4: Arria 10 デバイスにおける RCLK ネットワーク
次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
Bank
Network Coverage for RCLK[3..0]
RCLK[3..0]
RCLK[7..4]
RCLK[11..8]
RCLK[15..12]
HSSI
Column
I/O
Column
I/O
Column
Network Coverage for RCLK[7..4]
Network Coverage for RCLK[11..8]
Network Coverage for RCLK[15..12]
HSSI
Column
ペリフェラル・クロック・ネットワーク
PCLK ネットワークは、最も少ない挿入遅延と RCLK ネットワークと同じスキューを提供しま
す。
スモール・ペリフェラル・クロック・ネットワーク
各 HSSI または I/O バンクは 12 個の SPCLK を有します。SPCLK は、同じロウ内で隣接する HSSI
バンクの 1 つの SCLK スパイン領域と I/O バンクの 1 つの SCLK スパイン領域に対応します。
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4-10
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ペリフェラル・クロック・ネットワーク
図 4-5: Arria 10 デバイスの SPCLK ネットワーク
次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
Bank
12
12
HSSI
Column
I/O
Column
I/O
Column
HSSI
Column
ラージ・ペリフェラル・クロック・ネットワーク
各 HSSI または I/O バンクは 2 つの LPCLK を有します。LPCLK は SPCLK と比べてより大きな
ネットワーク範囲を有します。LPCLK は、同じロウ内で隣接する HSSI バンクの 1 つの SCLK ス
パイン領域と I/O バンクの 1 つの SCLK スパイン領域に対応します。上部と下部の HSSI バンク
および I/O バンクには、2 つのロウを垂直にカバーする LPCLK があります。また、中間部の HSSI
および I/O バンクには、4 つのロウを垂直にカバーする LPCLK があります。
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クロック・ネットワーク・ソース
4-11
図 4-6: Arria 10 デバイスの LPCLK ネットワーク
次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。
Bank
2
2
2
2
4
4
HSSI
Column
2
2
I/O
Column
I/O
Column
HSSI
Column
クロック・ネットワーク・ソース
この章は、GCLK、RCLK、および PCLK ネットワークを駆動できるクロック・ネットワーク・ソ
ースについて説明します。
専用クロック入力ピン
専用クロック入力ピンのソースは以下のとおりです。
• fPLL―HSSI カラムからの REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T][p,n]
• I/O PLL ー I/O カラムからの CLK_[2,3][A..L]_[0,1][p,n]
専用クロック入力ピンは、非同期クリア、プリセット、クロック・イネーブルのような高ファン
アウト・コントロール信号や、GCLK または RCLK ネットワークを介するプロトコル信号に使用
することができます。
また、専用クロック入力ピンは、差動クロックまたはシングルエンド・クロックのいずれかにな
り得ます。専用クロック入力ピンをシングルエンド・クロック入力として使用する場合、以下に
示すピンのみが PLL への専用接続を有します。
• fPLL— REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T]p
• I/O PLL ー CLK_[2,3][A..L]_[0,1][p,n]
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4-12
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内部ロジック
専用クロック入力ピンである REFCLK_GXB[L,R][1:4][C,D,E,F,G,H,I,J]_CH[B,T]n は、グローバ
ル・クロック・ネットワークまたはリージョナル・クロック・ネットワークに fPLL を駆動し、
fPLL への専用の配線パスを有しません。
グローバル・クロックまたはリージョナル・クロックに PLL を駆動すると PLL 入力でより高い
ジッタが生じることがあり、この場合 PLL はグローバル・クロックまたはリージョナル・クロ
ックを完全に補正することができません。PLL を駆動するにあたって最適なパフォーマンスを
得るためには、専用クロック入力ピンを使用することを推奨します。
内部ロジック
内部ロジックをイネーブルして高ファンアウト、低スキュー信号を駆動するには、コア配線を使
用して各 GCLK および RCLK ネットワークを駆動することができます。
DPA 出力
各 DPA は PCLK ネットワークを駆動することができます。
HSSI クロック出力
HSSI クロック出力は GCLK、RCLK、および PCLK ネットワークを駆動することができます。
PLL クロック出力
fPLL および I/O PLL クロック出力はすべてのクロック・ネットワークを駆動することができま
す。
クロック・コントロール・ブロック
各 GCLK、RCLK、および PCLK ネットワークは、独自のクロック・コントロール・ブロックを
有します。コントロール・ブロックは、次の機能を提供します。
• クロック・ソースの選択（ダイナミック選択は GCLK でのみ使用可能）
• クロックのパワーダウン（スタティックまたはダイナミックなクロック・イネーブル / ディ
セーブルは GCLK と RCLK でのみ使用可能）
関連情報
Clock Control Block (ALTCLKCTRL) IP Core User Guide
ALTCLKCTRL IP コアとクロックの多重化手法についての詳細を提供します。
Arria 10 デバイスにおけるピン・マッピング
表 4-2: HSSI カラムへのクロック入力ピン、PLL カウンタ出力、およびクロック・コントロール・ブロッ
ク入力間のマッピング
Clock
リソース
inclk[0]
隣接する fPLL からの PLL カウンタ C0 と C2
inclk[1]
隣接する fPLL からの PLL カウンタ C1 と C3
inclk[2]および
inclk[3]
同じ HSSI バンク上にある 2 つの専用クロック・ピンのうちいずれか
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GCLK コントロール・ブロック
4-13
表 4-3: I/O カラムへのクロック入力ピン、PLL カウンタ出力、およびクロック・コントロール・ブロッ
ク入力間のマッピング
1 つのカウンタに対し、1 つの INCLK のみ割り当てることができます。
リソース
Clock
inclk[0]
CLK_ [2,3] [A..L] _0p または隣接する
I/O PLL からの任意のカウンタ
inclk[1]
CLK_ [2,3] [A..L] _0n または隣接する
I/O PLL からの任意のカウンタ
inclk[2]
CLK_ [2,3] [A..L] _1p または隣接する
I/O PLL からの任意のカウンタ
inclk[3]
CLK_ [2,3] [A..L] _1n または隣接する
I/O PLL からの任意のカウンタ
GCLK コントロール・ブロック
マルチプレクサ選択入力を駆動する内部ロジックを使用して、GCLK 選択ブロックのクロック・
ソースをスタティックに、あるいはダイナミックに選択することができます。
クロック・ソースをダイナミックに選択する場合、PLL 出力（C0 や C1 など）を選択するか、ま
たはクロック・ピンあるいは PLL 出力の組み合わせを選択することができます。
図 4-7: Arria 10 デバイスの GCLK コントロール・ブロック
CLKp
Pins
PLL Counter
Outputs
デバイスがユーザー・モード
の場合、内部ロジックを介し
てクロック選択信号をダイナ
ミックに制御することができ
CLKSELECT[1..0]
2
2
HSSI
Output
CLKn
Pin
Internal
Logic
2
このマルチプレクサは、
ユーザーによる制御が可能な
ダイナミックな切り替えをサポートします。
DPA
Output
Static Clock
Select
Enable/
Disable
GCLK
シングル・エンドのPLLクロッ
ク入力として使用される場合、
CLKピンは専用クロック入力で
はありません。CLKピンはGCLK
を使用してPLLをドライブする
ことができます。
デバイスがユーザー・モードの場合、
信号がダイナミックに制御不可能なた
め、コンフィギュレーション・ファイ
ル（SRAM object file [.sof]または
Internal
Logic
programmer object file [.pof] ）を介してク
ロック選択信号のみを設定することが
できます。
GCLK ネットワーク・マルチプレクサの入力クロック・ソースと clkena 信号は、Quartus II ソフ
トウェアで ALTCLKCTRL IP コアを使用することにより設定が可能になります。
ALTCLKCTRL IP コアを使用してダイナミックにクロック・ソースを選択する場合、
CLKSELECT[0..1]信号を使用して入力を選択します。クロック・ピンからの入力はマルチプレク
サの inclk[0..1]ポートを供給し、PLL 出力は inclk[2..3]ポートを供給します。
注: 同じ I/O バンクまたは HSSI バンクからの専用クロック入力のみ切り替え可能です。
RCLK コントロール・ブロック
Quartus II ソフトウェアで生成されるコンフィギュレーション・ファイル（.sof または.pof）内の
コンフィギュレーション・ビット設定を使用して、RCLK 選択ブロックのクロック・ソース選択
をスタティックに制御することができます。
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PCLK コントロール・ブロック
図 4-8: Arria 10 デバイスの RCLK コントロール・ブロック
シングル・エンドの
PLLクロック入力として
使用される場合、CKLピンは専用
クロック入力ではありません。
CLKピンはRCLKを使用して
PLLをドライブすることができます。
CLKp CLKn
Pin Pin
HSSI Output
PLL Counter
Outputs
DPA Output
2
Internal Logic
Enable/
Disable
Static Clock Select　デバイスがユーザー・モードの
場合、コンフィギュレーション・
ファイル（.sofまたは.pof）を
介してのみクロック・選択信号を
設定することができます。
これらの信号はダイナミックに
Internal
制御することができません。
Logic
RCLK
RCLK ネットワークの入力クロック・ソースと clkena 信号は、Quartus II ソフトウェアで
ALTCLKCTRL IP コアを使用することにより設定が可能になります。
PCLK コントロール・ブロック
PCLK コントロール・ブロックは、SPCLK ネットワークと LPCLK ネットワークの両方を駆動し
ます。
HSSI PCLK を駆動するには、HSSI 出力、fPLL 出力、またはクロック入力ピンを選択します。
I/O PCLK を駆動するには、DPA クロック出力、I/O PLL 出力、またはクロック入力ピンを選択
します。
図 4-9: Arria 10 デバイスにおける HSSI カラムの PCLK コントロール・ブロック
CLKp Pin
CLKn Pin
HSSI Output
Fractional PLL Output
Static Clock Select
PCLK from
HSSI Column
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クロック・パワーダウン
4-15
図 4-10: Arria 10 デバイスにおける I/O カラムの PCLK コントロール・ブロック
CLKp Pin
CLKn Pin
DPA Output
I/O PLL Output
Static Clock Select
PCLK from
I/O Column
PCLK ネットワークの入力クロック・ソースと clkena 信号は、Quartus II ソフトウェアで
ALTCLKCTRL IP コアを使用することにより設定が可能になります。
クロック・パワーダウン
GCLK クロック・ネットワークと RCLK クロック・ネットワークは、スタティックおよびダイナ
ミックの両アプローチでパワーダウンすることができます。
クロック・ネットワークがパワーダウンされると、クロック・ネットワークによって供給される
すべてのロジックは、デバイスの全消費電力を低減してオフ状態になります。未使用の GCLK、
RCLK および PCLK ネットワークは、Quartus II ソフトウェアで生成されるコンフィギュレーシ
ョン・ファイル（.sof または.pof）のコンフィギュレーション・ビット設定を介して、自動的にパ
ワーダウンされます。
ダイナミック・クロック・イネーブルまたはディセーブル機能により、GCLK および RCLK ネッ
トワーク上で内部ロジックがパワーアップあるいはパワーダウンを同期的に制御することが可
能になります。この機能は PLL から独立しており、クロック・ネットワークに直接適用されま
す。
注: PLL を駆動する GCLK ネットワークと RCLK ネットワークをダイナミックにイネーブルま
たはディセーブルすることはできません。
クロック・イネーブル信号
GCLK 出力または RCLK 出力が PLL の入力を駆動する場合、クロック・コントロール・ブロック
のクロック・イネーブル回路とクロック・ディセーブル回路を使用することはできません。
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クロック・イネーブル信号
図 4-11: クロック・イネーブル / ディセーブル回路との clkena の実装
この図は、クロック・コントロール・ブロックのクロック・イネーブル / ディセーブル回路の実
装を図示したものです。
R1およびR2バイパス・パスは
、PLL外部クロック出力には使
用できません。
clkena
Clock Select
Multiplexer Output
D
Q
R1
D
Q
R2
GCLK/
RCLK/
PLL_[2,3][A..L]_CLKOUT[0..3][p,n]
セレクト・ラインは、.sof
または.pofにおけるビット
設定によってスタティック
に制御されます。
信号は、PLL 出力カウンタ・レベルではなくクロック・ネットワーク・レベルでサポー
トされます。これにより、PLL を使用していない場合でもクロックのゲート・オフが可能になり
ます。また、clkena 信号を使用して PLL からの専用外部クロックを制御することができます。
clkena
図 4-12: clkena 信号の例
次の図は、クロック出力イネーブルの波形の例を示しています。clkena 信号はクロック出力の
立ち下りエッジに同期します。
Clock Select
Multiplexer Output
Use the clkena signals to enable or disable the
GCLK and RCLK networks or the
PLL_[2,3][A..L]_CLKOUT[0..3][p,n] pins.
clkena
AND Gate Output
with R2 Bypassed
(ena Port Registered as
Falling Edge of Input Clock)
AND Gate Output
with R2 Not Bypassed
(ena Port Registered as Double
Register with Input Clock)
Arria 10 デバイスは、GCLK および RCLK ネットワークの非同期イネーブル / ディセーブルを補
助する追加のメタスタビリティ・レジスタを有します。このレジスタは、必要に応じて Quartus II
ソフトウェアでバイパスすることができます。
ループ関連のカウンタは影響を受けないため、clkena 信号に関係なく PLL はロック状態を保持
することができます。この機能は低消費電力またはスリープ・モードを必要とするアプリケーシ
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Arria 10 の PLL
4-17
ョンに役立ちます。また、システムが再同期化中の周波数オーバーシュートを許容できない場
合、clkena 信号はクロック出力をディセーブルすることができます。
Arria 10 の PLL
PLL は、デバイスのクロック管理、外部システムのクロック管理、および高速 I/O インタフェー
スのために堅牢なクロック管理機能と合成機能を提供します。
Arria 10 デバイス・ファミリは次の PLL を有します。
• fPLL—フラクショナル PLL または整数 PLL として動作可能です
• I/O PLL—整数 PLL としてのみ動作可能です
fPLL は、HSSI バンクでトランシーバ・ブロックに隣接して配置されます。各 HSSI バンクは 2 つ
の fPLL を有します。それぞれの fPLL は、従来の整数モードで独立してコンフィギュレーション
することができます。フラクショナル・モードでは、fPLL は三次デルタ・シグマ変調で動作可
能です。なお、各 fPLL は 4 つの C カウンタ出力と 1 つの L カウンタ出力を有します。
I/O PLL は、I/O バンクでハード・メモリ・コントローラおよび LVDS シリアライザ / デシリアラ
イザ（SERDES）・ブロックに隣接して配置されます。各 I/O バンクは 1 つの I/O PLL を有しま
す。この I/O PLL は従来の整数モードで動作可能です。なお、各 I/O PLL は 9 つの C カウンタ出
力を有します。
Arria 10 デバイスは最大集積度で最大 32 個の fPLL と最大 16 個の I/O PLL を有します。また、
Arria 10PLL は異なるコア・アナログ構造を有しており、異なる機能をサポートします。
表 4-4: Arria 10 デバイスの PLL 機能―暫定仕様
特長
フラクショナル PLL
I/O PLL
整数 PLL
あり
あり
フラクショナル PLL
あり
—
4
9
C
出力カウンタ
M
カウンタ分周係数
1～320
1～512
N
カウンタ分周係数
1～32
1～512
C
カウンタ分周係数
1～320
1～512
L
カウンタ分周係数
1, 2, 4, 8
—
専用外部クロック出力
—
あり
専用クロック入力ピン
あり
あり
—
あり
あり
あり
—
あり
あり
あり
外部フィードバック入力ピン
スペクトラム拡散入力クロック・トラッ
キング(4)
ソース・シンクロナス補償
直接補償
(4)
供給される入力クロックのジッタは入力ジッタ許容仕様以内です。
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PLL の使用率
特長
フラクショナル PLL
I/O PLL
あり
あり
ゼロ遅延バッファ補償
—
あり
外部フィードバック補償
—
あり
LVDS 補償
—
あり
あり
—
—
あり
41.667 ps
78.125 ps
50％に固定されたデ
ューティ・サイクル
あり
あり
あり
通常補償
フラクショナル PLL 結合補償
電圧制御オシレータ（VCO）出力による
DPA クロックの駆動
位相シフト分解能(5)
プログラマブル・デューティ・サイクル
パワー・ダウン・タイマ
PLL の使用率
fPLL は、トランシーバのトランスミッタ PLL として使用したり、基準クロック周波数を合成す
るにあたって最適化されます。fPLL は以下のように使用することができます。
• ボード上の必要なオシレータ数を削減する
• 1 つの基準クロック・ソースから複数のクロック周波数を合成することにより、FPGA で使用
されるクロック・ピンを削減する
• クロック・ネットワーク遅延を補償する
• トランシーバの送信クロック
I/O PLL は、メモリ・インタフェースと LVDS SERDES で使用するにあたって最適化されます。I/
O PLL は以下のように使用することができます。
• ボード上の必要なオシレータ数を削減する
• 1 つの基準クロック・ソースから複数のクロック周波数を合成することにより、FPGA で使用
されるクロック・ピンを削減する
• 外部メモリ・インタフェースおよび高速 LVDS インタフェースのデザインを簡素化
• I/O PLL は I/O と密接に結合されているため、タイミング収束を容易にします
• クロック・ネットワーク遅延を補償する
• ゼロ遅延バッファ
(5)
最小の位相シフトは、4（fPLL）または 8（I/O PLL）で割った VCO 期間によって決定されます。
また、 Arria 10 デバイスは、すべての出力周波数を最小 45°（I/O PLL）または 90°（fPLL）の増分
でシフトすることができます。周波数および分周パラメータによっては、より細かな微調整も可
能です。
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PLL のアーキテクチャ
4-19
PLL のアーキテクチャ
図 4-13: Arria 10 デバイスにおける fPLL の上位レベルのブロック図
For single-ended clock inputs, only the REFCLK_GXBp pin
has a dedicated connection to the PLL. If you use the
REFCLK_GXBn pin, a global or regional clock is used.
4
inclk0
Clock
inclk1 Switchover
Block
GCLK/RCLK
Cascade Input from
Adjacent Fractional PLL
and Dedicated refclk
Lock
Circuit
÷N
pll_locked
CP
PFD
LF
VCO
PMA Clocks
÷C0
÷C1
4
÷C2
clkswitch
clkbad0
clkbad1
activeclock
÷C3
Delta Sigma
Modulator
PLL Output Multiplexer
Dedicated Clock Inputs
÷L
÷M
Casade Output to
Adjacent Fractional PLL
and ATX/CDR PLLs.
GCLKs
RCLKs
This FBOUT port is fed by
the M counter in the PLLs.
FBOUT
Direct Compensation Mode
Normal Mode
Fractional PLL Bonding Mode
GCLK/RCLK Network
L Counter
図 4-14: Arria 10 デバイスにおける I/O PLL の上位レベルのブロック図
To DPA Block
For single-ended clock inputs, both the CLKp and CLKn pins
have dedicated connection to the PLL.
Dedicated Clock Inputs
GCLK/RCLK
4
locked
8
inclk0
Clock
inclk1 Switchover
Block
Cascade Input
from Adjacent I/O PLL
and Dedicated refclk
÷N
PFD
clkswitch
clkbad0
clkbad1
activeclock
CP
LF
VCO
Casade Output
to Adjacent I/O PLL
GCLKs
RCLKs
÷C0
8
÷C1
÷C2
÷C3
PLL Output Multiplexer
Lock
Circuit
÷C8
÷M
Direct Compensation Mode
Zero Delay Buffer, External Feedback Modes
LVDS Compensation Mode
Source Synchronous, Normal Modes
LVDS RX/TX Clock
LVDS RX/TX Load Enable
FBOUT
External Memory
Interface DLL
This FBOUT port is fed by
the M counter in the PLLs.
FBIN
LVDS Clock Network
GCLK/RCLK Network
PLL のカスケード接続
Arria 10 デバイスは PLL 間のカスケード接続をサポートします。PLL のカスケード接続は、シン
グル PLL と比較してより大きな出力クロック周波数を合成します。
デザインで PLL をカスケード接続する場合、ソース（アップストリーム）PLL の設定は狭帯域
幅、そしてデスティネーション（ダウンストリーム）PLL の設定は広帯域幅でなければいけませ
ん。カスケード実行中は、ソース PLL の出力はデスティネーション PLL のリファレンス・クロ
ック（入力）として機能します。カスケード接続された PLL の帯域幅の設定は、カスケード接
続前とは別の設定にする必要があります。カスケード接続された PLL の帯域幅の設定に変更が
ないと、カスケード接続された PLL が特定の周波数で位相ノイズを増幅すること場合がありま
す。
Arria 10 デバイスは、次の PLL 間のカスケード・モードをサポートしています。
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PLL コントロール信号
• I/O-PLL 間のカスケード接続―アップストリームの I/O PLL およびダウンストリームの I/O
PLL は同じ I/O カラム内に配置されている必要があります
• fPLL 間のカスケード接続
• fPLL と ATX-PLL 間のカスケード接続
• fPLL と CMU-PLL 間のカスケード接続
関連情報
• Altera I/O Phase-Locked Loop (Altera PLL) IP Core User Guide
Quartus II ソフトウェアにおける I/O PLL カスケードに関する詳細を提供します。
• Implementing PLL cascading, Arria 10 Transceiver PHY User Guide
Quartus II ソフトウェアの fPLL について詳細情報を提供します。
PLL コントロール信号
リセット信号を使用して、PLL の演算と再同期を制御することができます。また、ロック信号を
使用して、PLL のステータスを観察することができます。
リセット
以下に各 PLL の IP コアのリセット信号ポートを示します。
• fPLL—pll_powerdown
• I/O PLL―reset
リセット信号は各 PLL へのリセットまたは再同期化入力です。これらの入力信号は、デバイス
の入力ピンまたは内部ロジックによって駆動することができます。
リセット信号が High に駆動されると、PLL カウンタがリセットし、PLL 出力をクリアして PLL
のロックを解除します。また、VCO は通常設定に設定されます。リセット信号が再度 Low で駆
動されると、PLL は再びロックし、入力クロック・ソースに再同期します。
このリセット信号は PLL がロックを喪失する度にアサートし、PLL の入力と出力クロック間の適
切な位相関係を保証する必要があります。ロック喪失状態後、Quartus II の Parameter Editor を使
用して PLL を自動リセット（セルフ・リセット）に設定することができます。
次の条件のいずれかが true の場合は、デザインにリセット信号を含める必要があります。
• デザインで PLL リコンフィギュレーションまたはクロック・スイッチオーバーがイネーブル
されている
• ロック状態喪失後、PLL の入力クロックと出力クロック間の位相関係を維持する必要がある
注: • パワーアップ後、PLL への入力クロックがトグルしていない、あるいは不安定な場合、入
力クロックが安定し、仕様範囲内に収まった後にリセット信号をアサートします。
• FPLL の場合、デバイスのパワーアップ後に fPLL パワーアップ・キャリブレーション処理
が完了した（pll_cal_busy 信号がデアサートする）時点で、fPLL をリセットする必要が
あります。
ロック
以下に各 PLL の IP コアのロック信号ポートを示します。
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クロック・フィードバック・モード
4-21
• fPLL―pll_locked
• I/O PLL―locked
ロック検出回路は、コア・ロジックへ信号を供給します。この信号はフィードバック・クロック
が位相および周波数の両方で基準クロックにロックされたことを示します。
クロック・フィードバック・モード
クロック・フィードバック・モードは、クロック出力の立ち上がりエッジと PLL クロック入力
の立ち上がりエッジを揃えるために、クロック・ネットワークの遅延を補償します。デザインの
タイミング・クリティカル・クロック・パスを補償するにあたって、適切なタイプを選択しま
す。
PLL 補正は必ずしも必要ではありません。補償の必要性が特定されない限り、PLL は（補償のな
い）ダイレクトモードで設定する必要があります。ダイレクト・モードは最高の PLL ジッタ性
能を提供し、補償クロック・リソースの不要な消費を回避します。
デフォルトのクロック・フィードバック・モードは、直接補償モードになっています。
fPLL は以下のクロック・フィードバック・モードをサポートします。
• 直接補償
• 通常補償
• fPLL 結合補償
I/O PLL は次のクロック・フィードバック・モードをサポートします。
•
•
•
•
•
•
直接補償
通常補償
ソース・シンクロナス補償
LVDS 補償
ゼロ遅延バッファ（ZDB）補償
外部フィードバック（EFB）補償
関連情報
• Altera I/O Phase-Locked Loop (Altera PLL) IP Core User Guide
I/O PLL 動作モードについての詳細情報を提供します。
• PLL Feedback and Cascading Clock Network, Arria 10 Transceiver PHY User Guide
fPLL 動作モードについての詳細情報を提供します。
クロックの逓倍と分周
Arria 10 の PLL 出力周波数は、整数モードの M/(N × C)のスケーリング係数で、PLL の入力基準ク
ロック・ソースに関連付けられます。入力クロックはプリスケール係数の N で分周され、M のフ
ィードバック係数で逓倍されます。コントロール・ループは、fin × (M/N)になるよう VCO をドラ
イブします。
Quartus II ソフトウェアは、I/O PLL の Altera IOPLL IP コア、fPLL の Arria 10 FPLL IP コアに入力
される入力周波数、逓倍値、および分周値によって適切なスケーリング係数を自動的に選択しま
す。
Arria 10 デバイスのクロック・ネットワークと PLL
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Altera Corporation
4-22
A10-CLKPLL
2015.05.04
プログラマブル位相シフト
プリスケール・カウンタの N と逓倍カウンタの M
各 PLL は、プリスケール・カウンタ N と逓倍カウンタ M をそれぞれ 1 つずつ有します。これら
2 つのカウンタの目的は周波数分周を計算することであるため、M カウンタと N カウンタはデュ
ーティ・サイクル・コントロールを使用しません。
ポスト・スケール・カウンタ（C）
各出力ポートは、独自のポスト・スケール・カウンタ、C を有します。周波数の異なる複数の C
カウンタ出力では、VCO は周波数規格に適合する出力周波数の最小公倍数に設定されます。た
とえば、1 つの I/O PLL から要求される出力周波数が 55 MHz と 100 MHz である場合、Quartus II
ソフトウェアは VCO 周波数を 1.1 GHz に設定します（VCO の周波数範囲内での 55 MHz と
100 MHz の最小公倍数）。その後、ポストスケール・カウンタの C は各出力ポートの VCO 周波
数を分周します。
ポスト・スケール・カウンタ（L）
fPLL は、追加のポスト・スケール・カウンタである L を有します。L カウンタは、 M/(N × L)スケ
ーリング係数を使用して、クロック・ソースからの周波数を合成します。L カウンタは差動クロ
ック・ペア（0℃と 180℃）を生成し、HSSI クロック・ネットワークをドライブします。
デルタ・シグマ・モジュレータ
デルタ・シグマ・モジュレータ（DSM）は、fPLL がフラクショナル・モードで動作することが
できるよう、M 逓倍カウンタと併せて使用されます。DSM は、サイクル間ベースで M カウンタ
係数をダイナミックに変更します。異なる M カウンタ係数によって「平均的な」M 係数を非整数
にすることができます。
フラクショナル・モード
フラクショナル・モードでは、M カウンタの値は M フィードバック係数とフラクショナル値の合
計に等しくなります。フラクショナル値は K/2 X に等しく、K は 0 と(2 X – 1)の間の整数です。ま
た、 X = 32 です。
整数モード
整数モードの fPLL 動作では、M は整数値であり、DSM はディセーブルされます。
I/O PLL は整数モードでのみ動作可能です。
関連情報
• Altera I/O Phase-Locked Loop (Altera PLL) IP Core User Guide
Quartus II ソフトウェアにおける I/O PLL ソフトウェアのサポートに関する詳細を提供しま
す。
• PLLs and Clock Networks chapter, Arria 10 Transceiver PHY User Guide
Quartus II ソフトウェアにおける fPLL ソフトウェアのサポートに関する詳細を提供します。
プログラマブル位相シフト
プログラマブル位相シフト機能は、fPLL と I/O PLL が固定位相オフセットで出力クロックを生成
することを可能にします。
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと PLL
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A10-CLKPLL
2015.05.04
プログラマブル・デューティ・サイクル
4-23
PLL の VCO 周波数は、位相シフトの精度を決定します。位相シフトの最小の増分は VCO 周期
の 1/8（I/O PLL）または 1/4（fPLL）です。たとえば、I/O PLL が 1000 MHz の VCO 周波数で動
作する場合、125 ps の位相シフト・ステップが可能です。
Quartus II ソフトウェアは、IP コアに入力されるユーザー指定の位相シフト値に合わせて VCO
周波数を自動的に調整します。
プログラマブル・デューティ・サイクル
プログラマブル・デューティ・サイクル機能は、I/O PLL が可変デューティ・サイクルでクロッ
ク出力を生成することを可能にします。この機能は、I/O PLL ポスト・スケール・カウンタの C
でのみサポートされます。fPLL はプログラマブル・デューティ・サイクル機能をサポートせず、
50%に固定されたデューティ・サイクルのみ有します。
I/O PLL の C カウンタ値は、デューティ・サイクルの精度を決定します。精度はポスト・スケー
ル・カウンタ値で除算した 50%です。たとえば、C0 カウンタが 10 の場合、5%～90%のデューテ
ィ・サイクル・オプションには 5%のステップが可能です。また、I/O PLL が外部フィードバッ
ク・モードの場合、fbin ピンをドライブするカウンタのデューティ・サイクルを 50%に設定し
ます。
Quartus II ソフトウェアは、IP コアに入力されるユーザーが必要とするデューティ・サイクルに
合わせて VCO 周波数を自動的に調整します。
プログラマブル・デューティ・サイクルをプログラマブル位相シフトと組み合わせることによ
り、オーバーラップのない正確なクロックを生成することができます。
クロック・スイッチオーバー
クロック・スイッチオーバー機能により、PLL は 2 つの基準入力クロックを切り換えることがで
きます。この機能はクロック冗長性のために、あるいは前のクロックが停止した場合に冗長クロ
ックがオンになるシステムであるデュアル・クロック・ドメイン・アプリケーションに使用しま
す。クロックがそれ以上トグルしないとき、またはユーザーのコントロール信号 clkswitch に応
じて、デザインは自動的にクロック・スイッチオーバーを実行することができます。
Arria 10 の PLL は、次のクロック・スイッチオーバー・モードをサポートします。
• 自動スイッチオーバー—クロック・センス回路が現在の基準クロックをモニタします。現在
の基準クロックがトグルを停止した場合、基準クロックは自動的に inclk0 クロックまたは
inclk1 クロックに切り替わります。
• マニュアル・クロック・スイッチオーバー―クロック・スイッチオーバーは clkswitch 信号
を使用して制御します。clkswitch 信号がロジック High からロジック Low に変化し、切り替
えられている inclk の 3 クロック・サイクル以上 High の状態が続く場合、PLL への基準クロ
ックは inclk0 から inclk1 へ、またその逆へ切り替わります。
• マニュアル・オーバライドの自動スイッチオーバー―このモードは自動スイッチオーバーと
マニュアル・クロック・スイッチオーバーを組み合わせたものです。clkswitch 信号が Low
になると、自動クロック・スイッチオーバー機能をオーバーライドします。clkswitch 信号が
Low である限り、それ以上のスイッチオーバー動作はブロックされます。
Arria 10 デバイスのクロック・ネットワークと PLL
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Altera Corporation
4-24
A10-CLKPLL
2015.05.04
自動スイッチオーバー
自動スイッチオーバー
Arria 10 の PLL は、完全にコンフィギュレーション可能なクロック・スイッチオーバー機能をサ
ポートします。
図 4-15: 自動クロック・スイッチオーバー回路のブロック図
次の図は、PLL に組み込まれた自動スイッチオーバー回路のブロック図を示しています。
clkbad[0]
clkbad[1]
activeclock
Clock
Sense
Switchover
State Machine
clksw
Clock Switch
Control Logic
inclk0
inclk1
N Counter
Multiplexer
Out
clkswitch
PFD
refclk
fbclk
現在の基準クロックが存在しない場合、クロック・センス・ブロックは自動的に PLL リファレ
ンスのバックアップ・クロックに切り換わります。デザイン内の PLL の inclk1 ポートに接続す
ることで、クロック・ソースをバックアップ・クロックとして選択することができます。
クロック・スイッチオーバー回路は、PLL から 3 つのステータス信号（clkbad[0]、clkbad[1]、
および activeclock）を送信し、カスタム・スイッチオーバー回路をロジック・アレイに実装し
ます。
自動スイッチオーバー・モードでは、clkbad[0]信号と clkbad[1]信号は 2 つのクロック入力の
ステータスを示します。これらの信号がアサートされると、クロック・センス・ブロックは対応
するクロック入力によるトグルの停止を検出します。inclk0 と inclk1 の間の周波数の差が
20%を超える場合、これら 2 つの信号は無効です。
信号は、2 つのクロック入力（inclk0 または inclk1）のどちらが PLL の基準クロッ
クとして選択されているかを示します。 2 つのクロック入力の周波数の差が 20%を超える場合、
activeclock 信号が唯一有効なステータス信号です。
activeclock
PLL への現在の基準クロックがトグルを停止した際、inclk0 と inclk1 を自動的に切り換える場
合にスイッチオーバー回路を使用します。inclk0 クロックと inclk1 クロックのいずれかに障
害が生じ、他方が使用可能な場合は、これらのクロックを何回でも切り換えることができます。
たとえば、基準クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチ
オーバー・ステート・マシンはマルチプレクサ選択入力を制御する信号（clksw）を生成します。
この場合、 inclk1 が PLL の基準クロックになります。
自動クロック・スイッチオーバー・モードを使用する場合、次の要件を満たしている必要があり
ます。
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと PLL
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A10-CLKPLL
2015.05.04
マニュアル・オーバライドの自動スイッチオーバー
4-25
• FPGA がコンフィギュレーションされる際、両方のクロック入力が実行されている。
• 2 つのクロック入力の周期の差が 20%未満である。
入力クロックは、ステータス信号が正しく動作するよう入力ジッタ仕様を満たす必要がありま
す。入力クロックのグリッチは、入力クロック間での周波数差が 20％以上になることがありま
す。
現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバ
ーは開始されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の
差が 20%以内である場合、クロック・センス・ブロックがクロックのトグル停止を検出します。
ただし、PLL はスイッチオーバーが完了した後にロックを喪失し、再ロックの時間を必要とする
ことがあります。
注: クロック・スイッチオーバーを使用する場合、リセット信号を使用して PLL をリセットし、
PLL の入力クロックと出力クロックの位相関係を維持する必要があります。
図 4-16: クロック検出喪失後の自動スイッチオーバー
次の図は、自動スイッチオーバー・モードのスイッチオーバー機能の波形例を示しています。こ
の例では、inclk0 信号は Low に保持されています。inclk0 信号が約 2 クロック・サイクルの間
Low に保持された後、クロック・センス回路は clkbad[0]信号を High にドライブします。基準
クロック信号はトグルしていないため、スイッチオーバー・ステート・マシンが clkswitch 信号
を介してマルチプレクサを制御し、バックアップ・クロック inclk1 に切り換えます。
inclk0
inclk1
muxout
clkbad0
clkbad1
activeclock
スイッチオーバーは使用可能なクロ
ックに応じて、 inclk0またはinclk1
の立ち下がりエッジでイネーブルさ
れます。この図では、スイッチオー
バーはinclk1の立ち下がりエッジで
イネーブルされています。
マニュアル・オーバライドの自動スイッチオーバー
マニュアル・オーバーライドの自動スイッチオーバー・モードでは、ユーザー制御またはシステ
ム制御の切り換え条件に clkswitch 信号を使用することができます。このモードは、同じ周波数
での切り換え、または異なる周波数の入力間での切り換えに使用可能です。
Arria 10 デバイスのクロック・ネットワークと PLL
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Altera Corporation
4-26
A10-CLKPLL
2015.05.04
マニュアル・オーバライドの自動スイッチオーバー
たとえば、inclk0 が 66 MHz で inclk1 が 200 MHz である場合、clkswitch 信号を使用してスイ
ッチオーバーを制御する必要があります。自動クロック・センス回路は周波数の差が 100%を超
える（2×）クロック入力（inclk0 および inclk1）周波数をモニタすることはできません。
この機能は、クロック・ソースがバックプレーン上の複数のカードから生じていて、動作の周波
数間でシステム制御のスイッチオーバーを必要とする場合に役立ちます。
VCO が推奨される動作周波数範囲で動作するよう、バックアップ・クロック周波数を選択し、
の各カウンタを設定する必要があります。与えられた inclk0 周波数と
inclk1 周波数の組み合わせがこの要件に適合しない場合は、Altera IOPLL（I/O PLL 向け）およ
び Arria 10 FPLL（fPLL 向け） Parameter Editor によって通知されます。
M、N、C、L、および K
図 4-17: clkswitch（マニュアル）コントロールを使用したクロック・スイッチオーバー
以下の図は、 clkswitch 信号で制御したときの切り換え機能を示す波形例です。この場合、両方
のクロック・ソースが動作し 、inclk0 が基準クロックとして選択されます。 clkswitch 信号が
Low になり、切り換えシーケンスを開始します。inclk0 の立ち下がりエッジで、カウンタの基
準クロック muxout がゲート・オフされ、クロックのグリッジ発生を防止します。基準クロック
のマルチプレクサは、inclk1 の立ち下がりエッジで PLL 基準を inclk0 から inclk1 に切り換え、
activeclock 信号が変化して、現在 PLL に信号を供給しているクロックを示します。
inclk0
inclk1
muxout
clkswitch
activeclock
clkbad0
clkbad1
To initiate a manual clock switchover event,
both inclk0 and inclk1 must be running when
the clkswitch signal goes low.
マニュアル・スイッチオーバーの自動オーバーライド・モードでは、activeclock 信号は
clkswitch 信号のトランザクション後にを反転します。マニュアル切り換えの間、両方のクロッ
クが機能しているため、clkbad 信号が High になることはありません。また、スイッチオーバー
回路はネガティブ・エッジ・センシティブであるので、clkswitch 信号の立ち上りエッジは回路
を inclk1 から inclk0 に再度切り替えることはありません。clkswitch 信号が再び Low になる
と、このプロセスを繰り返します。
信号と自動スイッチは、切り換えられているクロックが使用可能な場合にのみ機能し
ます。クロックが使用できない場合、ステート・マシンはクロックが使用可能になるまで待機し
ます。
clkswitch
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと PLL
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A10-CLKPLL
2015.05.04
マニュアル・クロック・スイッチオーバー
4-27
関連情報
• Altera I/O Phase-Locked Loop (Altera PLL) IP Core User Guide
Quartus II ソフトウェアにおける I/O PLL ソフトウェアのサポートに関する詳細を提供しま
す。
• PLLs and Clock Networks chapter, Arria 10 Transceiver PHY User Guide
Quartus II ソフトウェアにおける fPLL ソフトウェアのサポートに関する詳細を提供します。
マニュアル・クロック・スイッチオーバー
マニュアル・クロック・スイッチオーバー・モードでは、clkswitch 信号は、inclk0 または inclk1
のどちらが PLL への入力クロックとして選択されるかを制御します。デフォルトでは inclk0
が選択されています。
クロック・スイッチオーバー・イベントは、clkswitch 信号がロジック High からロジック Low
に遷移し、inclk が切り替えられている間に 3inclk サイクル以上 High の状態が保持されるとき
に開始されます。
別のスイッチオーバー・イベントを実行するには、clkswitch 信号を再び High に戻す必要があ
ります。別のスイッチオーバー・イベントが必要ない場合は、最初の切り換えの後 clkswitch 信
号をロジック Low の状態のままにしておくことができます。
別のスイッチオーバー・イベントを実行するには、inclk のスイッチが実行される間に clkswitch
信号に最低 3inclk サイクルの間 Low パルスを与えます。
と inclk1 の周波数が異なり、常時動作している場合、clkswitch の最小 High 時間は、
inclk0 と inclk1 の周波数が近い方のクロック・サイクルで 3 サイクル以上なければなりませ
ん。
inclk0
図 4-18: Arria 10 PLL のマニュアル・クロック・スイッチオーバー回路
clkswitch
Clock Switch
Control Logic
inclk0
inclk1
N Counter
muxout
PFD
refclk
fbclk
Altera IOPLL（I/O PLL 向け）および Arria 10 FPLL（fPLL 向け）IP コアでスイッチオーバー遅延
を指定することでクロック・スイッチオーバー・アクションに遅延を加えることができます。ス
イッチオーバー遅延を指定する際、clkswitch 信号は inclk がクロック・スイッチオーバーを初
期化するために指定された遅延の数を加えるようスイッチされている間最低 3inclk サイクル間
High で保持する必要があります。
関連情報
• Altera I/O Phase-Locked Loop (Altera PLL) IP Core User Guide
Quartus II ソフトウェアにおける I/O PLL ソフトウェアのサポートに関する詳細を提供しま
す。
Arria 10 デバイスのクロック・ネットワークと PLL
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Altera Corporation
4-28
A10-CLKPLL
2015.05.04
ガイドライン
• PLLs and Clock Networks chapter, Arria 10 Transceiver PHY User Guide
Quartus II ソフトウェアにおける fPLL ソフトウェアのサポートに関する詳細を提供します。
ガイドライン
Arria 10 の PLL でクロック・スイッチオーバーを実装する場合は、以下の手順を実行します。
• 自動クロック・スイッチオーバーを使用するには、inclk0 および inclk1 の周波数が他方の
20%以内でなければなりません。この要件に適合しない場合、clkbad[0]信号と clkbad[1]信
号は正しく機能しません。
• マニュアル・クロック・スイッチオーバーを使用する場合、inclk0 と inclk1 の差が 100%（2
×）を超えていても問題はありません。ただし、2 つのクロック・ソースの周波数差、位相
差、あるいはその両方によって、PLL がロックを失うことがあります。PLL をリセットして、
入力クロックと出力クロックが適切な位相関係を保持していることを確認します。
• マニュアル・クロック・スイッチ・オーバー・イベントを開始するために clkswitch 信号が
High になるとき、inclk0 と inclk1 の両方を実行している必要があります。この要件を満た
せない場合、クロック・スイッチオーバーが正しく機能しません。
• クロック・スイッチオーバー機能と小さい周波数ドリフトを必要とするアプリケーションで
は、狭帯域幅 PLL を使用する必要があります。狭帯域幅 PLL は、基準入力クロックの変動に
対する反応が広帯域幅 PLL よりも遅くなります。また、スイッチオーバーが起こる際、狭帯
域幅 PLL が出力にクロック停止を伝える速度は広帯域幅 PLL よりも遅くなります。なお、狭
帯域幅 PLL ではロック時間も長くなることに注意してください。
• スイッチオーバーが起こると、PLL が新しいクロックにロックするための有限の再同期期間
が生じることがあります。PLL が再ロックするにあたって必要な時間は、PLL のコンフィギ
ュレーションによって異なります。
• PLL への入力クロックと PLL からの出力クロックの位相関係は、デザインにおいて重要です。
クロック・スイッチオーバーを実行した後、少なくとも 10 ns の間リセット信号をアサートし
ます。ロックされた信号が High になり、安定するのを待ってから PLL からの出力クロックを
再度イネーブルします。
• 現在のクロックが失われると VCO 周波数は徐々に低下し、バックアップ・クロックにロック
すると VCO は上昇します。次の図はこの状況を図示しています。
図 4-19: VCO のスイッチオーバー動作周波数
Primary Clock Stops Running
Switchover Occurs
VCO Tracks Secondary Clock
∆ F vco
PLL リコンフィギュレーションとダイナミック位相シフト
fPLL と I/O PLL は、以下の機能で PLL リコンフィギュレーションとダイナミック位相シフトを
サポートします。
Altera Corporation
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
A10-CLKPLL
2015.05.04
改訂履歴
4-29
• PLL リコンフィギュレーション―M、N、および C カウンタをリコンフィギュレーションしま
す。フラクショナル設定をリコンフィギュレーションすることができます（fPLL 向け）。
• ダイナミック位相シフト―正または負の位相シフトを実行します。その都度、複数の位相ス
テップをシフトすることができます。なお、1 位相ステップは VCO 期間の 1/8（I/O PLL）ま
たは 1/4（fPLL）に等しくなります。
関連情報
• AN728: I/O PLL Reconfiguration and Dynamic Phase Shift for Arria 10 Devices
Altera PLL Reconfig IP コアでの I/O PLL リコンフィギュレーションの実装および Altera IOPLL
IP コアでの I/O PLL ダイナミック位相シフトの実装についての詳細情報を提供します。
• Using PLLs and Clock Networks, Arria 10 Transceiver PHY User Guide
Quartus II ソフトウェアの fPLL リコンフィギュレーションの実装についての詳細情報を提供
します。
改訂履歴
Date
バージョン
2015 年 5 月
2015.05.04
変更内容
• 階層クロック・ネットワークの SCLK スパイン・ダイアグラム
で、RCLK/RCLK フィードバックの数を 12 から 8 に更新。
• 「各 GCLK は、下の象徴的な GCLK ネットワークの図に示す方
向でアクセスすることができます。」という記述をグローバル・
クロック・ネットワークのセクションに追加。
• クロック・ネットワーク・ソースのセクションで HSSI 出力を
HSSI クロック出力に変更。
• fPLL および I/O PLL クロック出力が PLL クロック出力セクシ
ョン内のすべてのクロック・ネットワークを駆動できることを
記載。
• PLL カスケード帯域幅の要件および PLL カスケード・モードに
ついての記述を追加。
• PLL コントロール信号（リセット）のセクションに fPLL リセッ
トの要件に関する注記を追加。
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
Altera Corporation
4-30
A10-CLKPLL
2015.05.04
改訂履歴
Date
バージョン
2015 年 1 月
2015.01.23
Altera Corporation
変更内容
• シングル・エンドのクロック入力として使用される場合、I/O
PLL（CLK_[2,3][A..L]_[0,1][p,n]）に専用接続する専用クロッ
ク入力ピンを更新。
• グローバル・クロック・ネットワークまたはリージョナル・ク
ロック・ネットワークに I/O PLL を駆動し、I/O PLL への専用の
配線バスを持たない I/O PLL 専用クロック入力ピンである
CLK_[2,3][A..L]_[0,1]n についての記述を削除。
• 「内部生成の GCLK または RCLK は Arria 10 の PLL を駆動する
ことができません。PLL への入力クロックは専用クロック入力
ピン、PLL から供給される GCLK、または PLL から供給される
RCLK から得る必要があります。」というクロック・ネットワー
ク・ソースのセクションにある内部ロジックの注記を削除。
• HSSI と I/O カラムにクロック制御ブロック・ピンのマッピン
グ・テーブルを追加。
• Arria 10 デバイスのフラクショナル PLL 上位レベルのブロック
図を更新。専用クロック入力についての注記にある CLKp を
REFCLK_GXBp へ、また CLKn を REFCLK_GXBn へ更新。
• 4 つのクロック入力はすべて I/O PLL への専用クロック入力と
して使用可能であるので、 Arria 10 デバイスの I/O PLL 上位レ
ベルブロック図にある専用クロック入力への注記を更新。「シ
ングル・エンドのクロック入力では、CLKp ピンのみが PLL への
専用接続を有します。CLKn ピンを使用する場合、グローバルま
たはリージョナル・クロックが使用されます。」という注記から
「シングル･エンドのクロック入力では、CLKp ピンと CLKn ピン
の両方が PLL への専用接続を有します。」という注記に変更さ
れました。
• PLL カスケードについての情報を追加。
• リセット信号が再び Low で駆動されると、PLL は再びロック
し、入力クロック・ソースに再同期することを明記。
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
A10-CLKPLL
2015.05.04
改訂履歴
Date
バージョン
4-31
変更内容
• 「クロック・フィードバック・モードは、クロック出力の立ち上
がりエッジと PLL クロック入力の立ち上がりエッジを揃える
ために、クロック・ネットワークの遅延を補償します。デザイ
ンのタイミング・クリティカル・クロック・パスを補償するに
あたって、適切なタイプを選択します。PLL 補正は必ずしも必
要ではありません。補償の必要性が特定されない限り、PLL は
（補償のない）ダイレクトモードで設定する必要があります。ダ
イレクト・モードは最高の PLL ジッタ性能を提供し、補償クロ
ック・リソースの不要な消費を回避します。」というクロック・
フィードバック・モードの説明を追加。
• クロック・スイッチオーバーを clkswitch 信号からの正のトリ
ガから clkswitch 信号からの負のトリガへ更新。
• 以下の資料へのリンクを追加。Altera I/O Phase-Locked Loop
(Altera IOPLL) IP Core User Guide―ソフトウェアにおける I/O
PLL ソフトウェアのサポートに関する詳細を提供します。PLLs
and Clock Networks chapter, Transceiver PHY User Guide―ソフト
ウェアにおける fPLL ソフトウェアのサポートに関する詳細を
提供します。I/O PLL Reconfiguration and Dynamic Phase Shift for
Devices―Altera PLL Reconfig IP コアでの I/O PLL リコンフィギ
ュレーションの実装および Altera IOPLL IP コアでの I/O PLL ダ
イナミック位相シフトの実装についての詳細情報を提供しま
す。
2014 年 8 月
2014.08.18
•
•
•
•
•
•
•
•
•
•
2013 年 12 月
2013.12.02
HSSI バンクからの専用クロック入力ピン名を更新。
階層クロック・ネットワークの項の説明を更新。
専用クロック入力ピンの項の説明を更新。
内部ロジックの項から PCLK ネットワークを削除。
PCLK コントロール・ブロックの項の説明を更新。
次の図を変更。
• Arria 10 デバイスにおける HSSI カラムの PCLK コントロー
ル・ブロック
• Arria 10 デバイスにおける I/O カラムの PCLK コントロー
ル・ブロック
IQTXRXCLK 補償モードを削除。
fPLL と I/O PLL の上位レベルのブロック図を更新。
マニュアル・クロック・スイッチオーバーについての説明を更
新。
PLL リコンフィギュレーションについての説明を更新。
初版
Arria 10 デバイスのクロック・ネットワークと PLL
フィードバック
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
2015.05.04
A10-IOHSIO
更新情報
5
フィードバック
Arria 10 の I/O は次の機能をサポートします。
• シングル・エンド、非電圧リファレンス形式、及び電圧リファレンス形式の I/O 規格
• 低電圧差動シグナリング（LVDS）、RSDS、mini-LVDS、HSTL、HSUL、SSTL、及び POD の I/
O 規格
• シリアライザ / デシリアライザ（SERDES）
• プログラマブル出力電流強度
• プログラマブル・スルー・レート
• プログラマブル・バス・ホールド
• プログラマブル・ウィーク・プルアップ抵抗
• DDR4 及び LVDS 規格向けのプログラマブル・プリエンファシス
• プログラマブル I/O 遅延
• プログラマブル差動出力電圧（VOD）
• オープン・ドレイン出力
• キャリブレーションあり、及びキャリブレーションなしのオンチップ直列終端（RS OCT）
• オンチップ・パラレル終端（RT OCT）
• オンチップ差動終端（RD OCT）
• ダイナミック・パワーダウンを有する HSTL 及び SSTL 入力バッファ
• すべての I/O バンクのダイナミック・オンチップ・パラレル終端
• DDR4 キャリブレーションを有する内部生成の VREF
注: 特に注記のない限り、この章で提供される情報はすべての Arria 10 バリアントに適用可能で
す。
関連情報
Arria 10 デバイス・ハンドブック：既知の問題
Arria 10 Device Handbook の章にて予定される更新をリストします。
Arria 10 デバイスの I/O と差動 I/O バッファ
汎用 I/O（GPIO）は LVDS I/O バンクと 3 V I/O バンクで構成されています。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
5-2
A10-IOHSIO
2015.05.04
Arria 10 デバイスの I/O 規格と電圧レベル
• LVDS I/O バンク—差動及びシングルエンド I/O 規格を最大 1.8 V までサポートします。LVDS
I/O ピンは真の差動 LVDS チャネルのペアを形成します。それぞれのペアは 2 つのピン間の
パラレル入力 / 出力終端をサポートします。各 LVDS チャネルはトランスミッタまたはレシ
ーバとして使用することができます。また、各 LVDS チャネルは DPA 回路で送信 SERDES と
受信 SERDES をサポートします。たとえば、使用可能な 72 チャネルのうち 30 チャネルをト
ランスミッタとして使用している場合、残りの 42 チャネルはレシーバとして使用することが
できます。
• 3 V I/O バンク—シングルエンド I/O 規格のみ最大 3 V までサポートします。また、隣接する
I/O のペアはそれぞれ、差動 SSTL 及び差動 HSTL I/O 規格をサポートします。3 V I/O のシン
グルエンド出力はすべてのプログラマブル I/O エレメント（IOE）機能をサポートします。た
だし、次の機能は除きます。
•
•
•
•
プログラマブル・プリエンファシス
RD オンチップ終端（OCT）
キャリブレーションされた RS 及び RT OCT
内部 VREF 生成
Arria 10 デバイスは、すべての I/O バンクで LVDS をサポートします。
• すべての I/O バンクは RD OCT を有する真の LVDS 入力と真の LVDS 出力バッファをサポー
トします。
• デバイスはエミュレートされた LVDS チャネルをサポートしません。
• デバイスは SERDES をドライブする I/O PLL のシングルエンド I/O 基準クロックをサポート
します。
関連情報
• 5-13 ページの Arria 10 GX パッケージにおける FPGA I/O リソース
Arria 10 GX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 GT パッケージにおける FPGA I/O リソース
Arria 10 GT パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 SX パッケージにおける FPGA I/O リソース
Arria 10 SX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
Arria 10 デバイスの I/O 規格と電圧レベル
Arria 10 デバイス・ファミリは、FPGA 及び SoC デバイスで構成されています。また、FPGA I/O
バッファとは別に、Arria 10 の SoC デバイスは異なる I/O 規格をサポートする HPS I/O バッファ
を有します。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
5-3
Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
表 5-1: Arria 10 デバイスでサポートされる FPGA I/O の I/O 規格
I/O 規格
サポートする サポートする I/O バッフ
ァ・タイプ
デバイスのバ
リアント
LVDS I/O
3V I/O
アプリケーショ
ン
規格サポート
3.0 V LVTTL / 3.0 V
LVCMOS
3 V I/O バン
クを有する
デバイスの
み。関連情
報を参照し
てください。
なし
あり
汎用
JESD8-B
2.5 V LVCMOS
3 V I/O バン
クを有する
デバイスの
み。関連情
報を参照し
てください。
なし
あり
汎用
JESD8-5
1.8 V LVCMOS
すべて
あり
あり
汎用
JESD8-7
1.5 V LVCMOS
すべて
あり
あり
汎用
JESD8-11
1.2 V LVCMOS
すべて
あり
あり
汎用
JESD8-12
SSTL-18 Class I 及び Class
II
すべて
あり
あり
DDR2
JESD8-15
SSTL-15 Class I 及び Class
II
すべて
あり
あり
DDR3
—
SSTL-15
すべて
あり
あり
DDR3
JESD79-3D
SSTL–135
すべて
あり
あり
DDR3L
—
SSTL-125
すべて
あり
あり
DDR3U
—
SSTL-12
すべて
あり
なし
RLDRAM 3
—
POD12
すべて
あり
なし
DDR4
JESD8-24
1.8 V HSTL Class I 及び
Class II
すべて
あり
あり
DDR II+、
QDR II+、及び
RLDRAM 2
JESD8-6
1.5 V HSTL Class I 及び
Class II
すべて
あり
あり
DDR II+、
QDR II+、
QDR II、及び
RLDRAM 2
JESD8-6
1.2 V HSTL Class I 及び
Class II
すべて
あり
あり
汎用
JESD8-16A
HSUL–12
すべて
あり
あり
LPDDR2
—
差動 SSTL-18 Class I 及び
Class II
すべて
あり
あり
DDR2
JESD8-15
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-4
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
I/O 規格
サポートする サポートする I/O バッフ
ァ・タイプ
デバイスのバ
リアント
LVDS I/O
3V I/O
アプリケーショ
ン
規格サポート
差動 SSTL-15 Class I 及び
Class II
すべて
あり
あり
DDR3
—
差動 SSTL-15
すべて
あり
あり
DDR3
JESD79-3D
差動 SSTL-135
すべて
はい
あり
DDR3L
—
差動 SSTL-125
すべて
あり
あり
DDR3U
—
差動 SSTL-12
すべて
あり
なし
RLDRAM 3
—
差動 POD12
すべて
あり
なし
DDR4
JESD8-24
差動 1.8 V HSTL Class I 及
び Class II
すべて
あり
あり
DDR II+、
QDR II+、及び
RLDRAM 2
JESD8-6
差動 1.5 V HSTL Class I 及
び Class II
すべて
はい
あり
DDR II+、
QDR II+、
QDR II、及び
RLDRAM 2
JESD8-6
差動 1.2 V HSTL Class I 及
び Class II
すべて
あり
あり
汎用
JESD8-16A
差動 HSUL-12
すべて
あり
あり
LPDDR2
—
LVDS
すべて
あり
なし
SGMII、SFI、及
び SPI
ANSI/TIA/EIA644
Mini-LVDS
すべて
あり
なし
SGMII、SFI、及
び SPI
—
RSDS
すべて
あり
なし
SGMII、SFI、及
び SPI
—
LVPECL
すべて
あり
なし
SGMII、SFI、及
び SPI
—
関連情報
• 5-13 ページの Arria 10 GX パッケージにおける FPGA I/O リソース
Arria 10 GX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 GT パッケージにおける FPGA I/O リソース
Arria 10 GT パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 SX パッケージにおける FPGA I/O リソース
Arria 10 SX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
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Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
5-5
Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート
Arria 10 デバイスにおける HPS I/O の I/O 規格のサポート
表 5-2: Arria 10 SX デバイスでサポートされる HPS I/O の I/O 規格（暫定）
I/O 規格
アプリケーション
規格サポート
3.0 V LVTTL / 3.0 V LVCMOS
汎用
JESD8-B
2.5 V LVCMOS
汎用
JESD8-5
1.8 V LVCMOS
汎用
JESD8-7
Arria 10 デバイスにおける I/O 規格の電圧レベル
表 5-3: Arria 10 の I/O 規格電圧レベル
この表は、 Arria 10 デバイスでサポートされる各 I/O 規格の標準的な電源をリストしています。
VCCIO (V)
I/O 規格
VREF(V)
VTT (V)
（プリドライ （入力 Ref 電
（ボード終端電圧）
バ電圧）
圧）
入力(6)
出力
3.0
3.0
1.8
—
—
2.5 V LVCMOS
RCLK[3.0..2
.5]
2.5
1.8
—
—
1.8 V LVCMOS
1.8
1.8
1.8
—
—
1.5 V LVCMOS
1.5
1.5
1.8
—
—
1.2 V LVCMOS
1.2
1.2
1.8
—
—
VCCPT
1.8
1.8
0.9
0.9
VCCPT
1.5
1.8
0.75
0.75
SSTL-15
VCCPT
1.5
1.8
0.75
0.75
SSTL–135
VCCPT
1.35
1.8
0.675
—
SSTL-125
VCCPT
1.25
1.8
0.625
—
SSTL-12
VCCPT
1.2
1.8
0.6
—
POD12
VCCPT
1.2
1.8
0.84
1.2
VCCPT
1.8
1.8
0.9
0.9
1.5 V HSTL Class I 及び Class
II
VCCPT
1.5
1.8
0.75
0.75
1.2 V HSTL Class I 及び Class
II
VCCPT
1.2
1.8
0.6
0.6
3.0 V LVTTL / 3.0 V
LVCMOS
SSTL-18 Class I 及び Class II
SSTL-15 Class I 及び Class II
1.8 V HSTL Class I 及び Class
II
(6)
VCCPT (V)
SSTL、HSTL、差動 SSTL、差動 HSTL、POD、差動 POD、LVDS、RSDS、Mini-LVDS、LVPECL、
HSUL、及び差動 HSUL の入力は、VCCPT によって駆動します。
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Altera Corporation
5-6
A10-IOHSIO
2015.05.04
Arria 10 デバイスの MultiVolt I/O インタフェース
VCCIO (V)
I/O 規格
VCCPT (V)
VREF(V)
VTT (V)
（プリドライ （入力 Ref 電
（ボード終端電圧）
バ電圧）
圧）
入力(6)
出力
VCCPT
1.2
1.8
0.6
—
VCCPT
1.8
1.8
—
0.9
差動 SSTL-15 Class I 及び
Class II
VCCPT
1.5
1.8
—
0.75
差動 SSTL-15
VCCPT
1.5
1.8
—
0.75
VCCPT
1.35
1.8
—
0.675
VCCPT
1.25
1.8
—
0.625
VCCPT
1.2
1.8
—
0.6
1.2
1.8
—
1.2
差動 1.8 V HSTL Class I 及び
Class II
VCCPT
VCCPT
1.8
1.8
—
0.9
差動 1.5 V HSTL Class I 及び
Class II
VCCPT
1.5
1.8
—
0.75
差動 1.2 V HSTL Class I 及び
Class II
VCCPT
1.2
1.8
—
0.6
差動 HSUL-12
VCCPT
1.2
1.8
—
—
LVDS
VCCPT
1.8
1.8
—
—
Mini-LVDS
VCCPT
1.8
1.8
—
—
RSDS
VCCPT
1.8
1.8
—
—
LVPECL（差動クロック入力
のみ）
VCCPT
—
1.8
—
—
HSUL–12
差動 SSTL-18 Class I 及び
Class II
差動 SSTL-135
差動 SSTL-125
差動 SSTL-12
差動 POD12
関連情報
• 5-86 ページの ガイドライン：3.0 V インタフェーシングにあたってデバイス絶対最大定格に
従う
• 5-86 ページの ガイドライン：VREF ソースと VREF ピン
Arria 10 デバイスの MultiVolt I/O インタフェース
MultiVolt I/O インタフェース機能により、すべてのパッケージ内の Arria 10 デバイスは電源電圧
が異なるシステムとインタフェースすることができます。
(6)
SSTL、HSTL、差動 SSTL、差動 HSTL、POD、差動 POD、LVDS、RSDS、Mini-LVDS、LVPECL、
HSUL、及び差動 HSUL の入力は、VCCPT によって駆動します。
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Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイス向けのアルテラ I/O IP
5-7
• Arria 10 デバイスの各 I/O バンクは、独自の VCCIO 電源を有しており、1 つの VCCIO 電圧のみ
をサポートすることができます。
• サポートされる VCCIO 電圧は 1.2 V、1.25 V、1.35 V、1.5 V、1.8 V、2.5 V、3.0 V です。
• 2.5 V 及び 3.0 V の VCCIO は、3 V I/O バッファ・タイプでのみサポートされます。
• I/O バッファは VCCP、VCCPT、及び VCCIO によって駆動されます。
Arria 10 デバイス向けのアルテラ I/O IP
I/O システムは、いくつかのアルテラ I/O IP でサポートされます。
•
•
•
•
アルテラ GPIO—GPIO コンポーネントの動作をサポートします。
アルテラ LVDS SERDES—高速ソース・シンクロナス SERDES の動作をサポートします。
アルテラ OCT—OCT キャリブレーション・ブロックをサポートします。
アルテラ PHYlite—ストローブ・ベースのキャプチャ I/O エレメントのダイナミック OCT 及
び I/O 遅延をサポートします。
関連情報
•
•
•
•
Altera PHYlite for Memory IP Core User Guide
Altera GPIO IP Core User Guide
Altera OCT IP Core User Guide
Altera LVDS SERDES IP Core User Guide
Arria 10 デバイスの I/O リソース
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-13 ページの Arria 10 デバイスの GPIO バッファと LVDS チャネル
5-16 ページの Arria 10 デバイスの I/O バンク・グループ
5-25 ページの Arria 10 デバイスの I/O バーティカル・マイグレーション
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
I/O バンクは I/O カラムに配置されています。各 I/O バンクは、独自の PLL、DPA、及び SERDES
回路網を有します。
各デバイス・パッケージで使用可能なモジュラー I/O バンクについての詳細は、関連情報を参照
してください。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-8
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
図 5-1: Arria 10 GX 160 及び GX 220 デバイスの I/O バンク（暫定）
Transceiver Block
2L
2K
2J
3B
3A
2A
3 V I/O
LVDS I/O
図 5-2: Arria 10 SX 160 及び SX 220 デバイスの I/O バンク（暫定）
Transceiver Block
2K
2J
HPS I/O
2L
3B
3A
2A
3 V I/O
LVDS I/O
Transceiver Block
図 5-3: Arria 10 GX 270 及び GX 320 デバイスの I/O バンク（暫定）
2L
3D
2K
3C
2J
3B
3A
2A
Altera Corporation
3 V I/O
LVDS I/O
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-9
図 5-4: Arria 10 SX 270 及び SX 320 デバイスの I/O バンク（暫定）
Transceiver Block
2L
HPS I/O
2K
3D
2J
3C
3B
3A
2A
3 V I/O
LVDS I/O
図 5-5: Arria 10 GX 480 デバイスの I/O バンク（暫定）
3F
2L
3E
Transceiver Block
2K
3D
2J
3C
2I
3B
2A
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
3A
3 V I/O
LVDS I/O
Altera Corporation
5-10
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
図 5-6: Arria 10 SX 480 デバイスの I/O バンク（暫定）
3F
2K
HPS I/O
2L
3E
Transceiver Block
3D
2J
3C
2I
3B
2A
3 V I/O
3A
LVDS I/O
図 5-7: Arria 10 GX 570 及び GX 660 デバイスの I/O バンク（暫定）
3H
2L
3G
2K
3F
Transceiver Block
2J
3E
2I
3D
2H
3C
2G
3B
2A
Altera Corporation
3A
3 V I/O
LVDS I/O
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-11
図 5-8: Arria 10 SX 570 及び SX 660 デバイスの I/O バンク（暫定）
3H
2K
HPS I/O
2L
3G
3F
Transceiver Block
2J
3E
2I
3D
2H
3C
2G
3B
2A
Arria 10 デバイスにおける I/O と高速 I/O
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3A
3 V I/O
LVDS I/O
Altera Corporation
5-12
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Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
2L
3H
2K
3G
2J
3F
2I
3E
2H
3D
2G
3C
2F
3B
Transceiver Block
Transceiver Block
図 5-9: Arria 10 GX 900、GX 1150、GT 900、及び GT 1150 デバイスの I/O バンク（暫定）
3A
2A
LVDS I/O
関連情報
• デバイスのトランシーバのレイアウト
Arria 10 デバイスのトランシーバ・バンクについての詳細を提供します。
• 5-17 ページの Arria 10 GX デバイスのモジュラー I/O バンク
各 Arria 10 GX パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-20 ページの Arria 10 GT デバイスのモジュラー I/O バンク
各 Arria 10 GT パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-21 ページの Arria 10 SX デバイスのモジュラー I/O バンク
各 Arria 10 SX パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-13 ページの Arria 10 GX パッケージにおける FPGA I/O リソース
Arria 10 GX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 GT パッケージにおける FPGA I/O リソース
Arria 10 GT パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• 5-15 ページの Arria 10 SX パッケージにおける FPGA I/O リソース
Arria 10 SX パッケージで使用可能な 3 V 及び LVDS I/O バッファの数をリストします。
• Arria 10 デバイスのピンアウト・ファイル
各 Arria 10 デバイスにピンアウト・ファイルを提供します。SoC デバイスについては、FPGA
ファブリックと HPS に共有される I/O バンクもピンアウト・ファイルにリストされています。
• Altera GPIO IP Core User Guide
• 5-68 ページの Arria 10 デバイスの PLL とクロッキング
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
5-13
Arria 10 デバイスの GPIO バッファと LVDS チャネル
Arria 10 デバイスの GPIO バッファと LVDS チャネル
Arria 10 GX パッケージにおける FPGA I/O リソース
表 5-4: Arria 10 GX デバイスの GPIO バッファと LVDS チャネル（暫定）
• U19 パッケージは 0.8 mm ピッチのボール・グリッド・アレイです。その他のすべてのパッケージは
1.0 mm ピッチのボール・グリッド・アレイです。
• LVDS チャネル数には専用クロック・ピンは含まれていません。
製品ライン
パッケージ
GPIO
LVDS チャネル
コード
タイプ
3 V I/O
LVDS I/O
Total
U19
484 ピン UBGA
48
148
196
74
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
240
288
120
U19
484 ピン UBGA
48
148
196
74
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
240
288
120
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
336
384
168
F35
1、152 ピン FBGA
48
336
384
168
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
336
384
168
F35
1、152 ピン FBGA
48
336
384
168
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
F36
1、152 ピン FBGA
48
384
432
192
NF40
1、517 ピン FBGA
48
540
588
270
KF40
1、517 ピン FBGA
96
600
696
300
GX 160
GX 220
GX 270
GX 320
GX 480
GX 570
Arria 10 デバイスにおける I/O と高速 I/O
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5-14
A10-IOHSIO
2015.05.04
Arria 10 GX パッケージにおける FPGA I/O リソース
製品ライン
パッケージ
GPIO
LVDS チャネル
コード
タイプ
3 V I/O
LVDS I/O
Total
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
F36
1、152 ピン FBGA
48
384
432
192
NF40
1、517 ピン FBGA
48
540
588
270
KF40
1、517 ピン FBGA
96
600
696
300
F34
1、152 ピン FBGA
0
504
504
252
F36
1、152 ピン FBGA
0
432
432
216
NF40
1、517 ピン FBGA
0
600
600
300
RF40
1、517 ピン FBGA
0
342
342
154
NF45
1、932 ピン FBGA
0
768
768
384
SF45
1、932 ピン FBGA
0
624
624
312
UF45
1、932 ピン FBGA
0
480
480
240
F34
1、152 ピン FBGA
0
504
504
252
F36
1、152 ピン FBGA
0
432
432
216
NF40
1、517 ピン FBGA
0
600
600
300
RF40
1、517 ピン FBGA
0
342
342
154
NF45
1、932 ピン FBGA
0
768
768
384
SF45
1、932 ピン FBGA
0
624
624
312
UF45
1、932 ピン FBGA
0
480
480
240
GX 660
GX 900
GX 1150
関連情報
• 5-17 ページの Arria 10 GX デバイスのモジュラー I/O バンク
各 Arria 10 GX パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-3 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
• 5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
• 5-1 ページの Arria 10 デバイスの I/O と差動 I/O バッファ
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Arria 10 デバイスにおける I/O と高速 I/O
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5-15
Arria 10 GT パッケージにおける FPGA I/O リソース
Arria 10 GT パッケージにおける FPGA I/O リソース
表 5-5: Arria 10 GT デバイスの GPIO バッファと LVDS チャネル（暫定）
• すべてのパッケージは 1.0 mm ピッチのボール・グリッド・アレイです。
• LVDS チャネル数には専用クロック・ピンは含まれていません。
製品ライン
パッケージ
GPIO バッファ
LVDS チャネル
コード
タイプ
3 V I/O
LVDS I/O
Total
NF40
1、517 ピン FBGA
0
600
600
300
SF45
1、932 ピン FBGA
0
624
624
312
UF45
1、932 ピン FBGA
0
480
480
240
NF40
1、517 ピン FBGA
0
600
600
300
SF45
1、932 ピン FBGA
0
624
624
312
UF45
1、932 ピン FBGA
0
480
480
240
GT 900
GT 1150
関連情報
• 5-20 ページの Arria 10 GT デバイスのモジュラー I/O バンク
各 Arria 10 GT パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-3 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
• 5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
• 5-1 ページの Arria 10 デバイスの I/O と差動 I/O バッファ
Arria 10 SX パッケージにおける FPGA I/O リソース
表 5-6: Arria 10 SX デバイスの GPIO バッファと LVDS チャネル（暫定）
• U19 パッケージは 0.8 mm ピッチのボール・グリッド・アレイです。その他のすべてのパッケージは
1.0 mm ピッチのボール・グリッド・アレイです。
• LVDS チャネル数には専用クロック・ピンは含まれていません。
製品ライン
パッケージ
GPIO バッファ
LVDS チャネル
コード
タイプ
3 V I/O
LVDS I/O
Total
U19
484 ピン UBGA
48
148
196
74
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
240
288
120
U19
484 ピン UBGA
48
148
196
74
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
240
288
120
SX 160
SX 220
Arria 10 デバイスにおける I/O と高速 I/O
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Arria 10 デバイスの I/O バンク・グループ
製品ライン
パッケージ
GPIO バッファ
LVDS チャネル
コード
タイプ
3 V I/O
LVDS I/O
Total
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
336
384
168
F35
1、152 ピン FBGA
48
336
384
168
F27
672 ピン FBGA
48
192
240
96
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
336
384
168
F35
1、152 ピン FBGA
48
336
384
168
F29
780 ピン FBGA
48
312
360
156
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
NF40
1、517 ピン FBGA
48
540
588
270
KF40
1、517 ピン FBGA
96
600
696
300
F34
1、152 ピン FBGA
48
444
492
222
F35
1、152 ピン FBGA
48
348
396
174
NF40
1、517 ピン FBGA
48
540
588
270
KF40
1、517 ピン FBGA
96
600
696
300
SX 270
SX 320
SX 480
SX 570
SX 660
関連情報
• 5-21 ページの Arria 10 SX デバイスのモジュラー I/O バンク
各 Arria 10 SX パッケージで使用可能な I/O バンク内の I/O ピン数をリストします。
• 5-3 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
• 5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
• 5-1 ページの Arria 10 デバイスの I/O と差動 I/O バッファ
Arria 10 デバイスの I/O バンク・グループ
Arria 10 デバイスの I/O ピンは、モジュラー I/O バンクと呼ばれるグループに編成されています。
• モジュラー I/O バンクは、各バンクが異なる I/O 規格をサポートすることを可能にする独立
した電源を有します。
• 各モジュラー I/O バンクは、同じ電圧を使用する複数の I/O 規格をサポートすることができ
ます。
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Arria 10 デバイスにおける I/O と高速 I/O
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Arria 10 GX デバイスのモジュラー I/O バンク
関連情報
• 5-17 ページの Arria 10 GX デバイスのモジュラー I/O バンク
• 5-20 ページの Arria 10 GT デバイスのモジュラー I/O バンク
• 5-21 ページの Arria 10 SX デバイスのモジュラー I/O バンク
Arria 10 GX デバイスのモジュラー I/O バンク
次の表は、 Arria 10 GX デバイス・ファミリ・バリアントにおける使用可能な I/O バンク、各バ
ンク内の I/O ピンの総数、各製品ラインとデバイス・パッケージの I/O ピンの総数をリストして
います。
表 5-7: Arria 10 GX 160 及び GX 220 デバイスのモジュラー I/O バンク（暫定）
製品ライン
GX 160
パッケージ
I/O バンク
GX 220
U19
F27
F29
U19
F27
F29
2A
48
48
48
48
48
48
2J
48
48
48
48
48
48
2K
48
48
48
48
48
48
2L
48
48
48
48
48
48
3A
—
48
48
—
48
48
3B
4
—
48
4
—
48
196
240
288
196
240
288
Total
表 5-8: Arria 10 GX 270 及び GX 320 デバイスのモジュラー I/O バンク（暫定）
製品ライン
パッケージ
I/O バン
ク
GX 270
GX 320
F27
F29
F34
F35
F27
F29
F34
F35
2A
48
48
48
48
48
48
48
48
2J
48
48
48
48
48
48
48
48
2K
48
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
48
3A
48
48
48
48
48
48
48
48
3B
—
48
48
48
—
48
48
48
3C
—
48
48
48
—
48
48
48
3D
—
24
48
48
—
24
48
48
240
360
384
384
240
360
384
384
Total
Arria 10 デバイスにおける I/O と高速 I/O
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Arria 10 GX デバイスのモジュラー I/O バンク
表 5-9: Arria 10 GX 480 デバイスのモジュラー I/O バンク（暫定）
製品ライン
GX 480
パッケージ
I/O バンク
F29
F34
F35
2A
48
48
48
2I
—
12
12
2J
48
48
48
2K
48
48
48
2L
48
48
48
3A
48
48
48
3B
48
48
48
3C
48
48
48
3D
24
48
48
3E
—
48
—
3F
—
48
—
360
492
396
合計
表 5-10: Arria 10 GX 570 及び GX 660 デバイスのモジュラー I/O バンク（暫定）
製品ライン
GX 570
GX 660
パッケージ
F34
F35
F36
NF40
KF40
F34
F35
F36
NF40
KF40
2A
48
48
48
48
48
48
48
48
48
48
2G
—
—
—
—
24
—
—
—
—
24
2H
—
—
—
—
48
—
—
—
—
48
2I
12
12
48
12
48
12
12
48
12
48
2J
48
48
48
48
48
48
48
48
48
48
2K
48
48
48
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
48
48
48
3A
48
48
48
48
48
48
48
48
48
48
3B
48
48
48
48
48
48
48
48
48
48
3C
48
48
48
48
48
48
48
48
48
48
3D
48
48
48
48
48
48
48
48
48
48
3E
48
—
—
48
48
48
—
—
48
48
3F
48
—
—
48
48
48
—
—
48
48
3G
—
—
—
48
48
—
—
—
48
48
3H
—
—
—
48
48
—
—
—
48
48
I/O バ
ンク
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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Arria 10 GX デバイスのモジュラー I/O バンク
製品ライン
GX 570
GX 660
パッケージ
F34
F35
F36
NF40
KF40
F34
F35
F36
NF40
KF40
合計
492
396
432
588
696
492
396
432
588
696
表 5-11: Arria 10 GX 900 デバイスのモジュラー I/O バンク（暫定）
製品ライン
パッケージ
I/O バン
ク
GX 900
F34
F36
NF40
RF40
NF45
SF45
UF45
2A
48
48
48
48
48
48
48
2F
—
—
—
48
48
—
—
2G
—
—
—
—
48
—
—
2H
—
—
—
—
48
—
—
2I
24
48
24
—
48
48
48
2J
48
48
48
—
48
48
48
2K
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
3A
48
48
48
28
48
48
48
3B
48
48
48
27
48
48
48
3C
48
48
48
—
48
48
48
3D
48
48
48
—
48
48
48
3E
48
—
48
—
48
48
48
3F
48
—
48
—
48
48
—
3G
—
—
48
47
48
48
—
3H
—
—
48
48
48
48
—
504
432
600
342
768
624
480
合計
Arria 10 デバイスにおける I/O と高速 I/O
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Arria 10 GT デバイスのモジュラー I/O バンク
表 5-12: Arria 10 GX 1150 デバイスのモジュラー I/O バンク（暫定）
製品ライン
パッケージ
I/O バン
ク
GX 1150
F34
F36
NF40
RF40
NF45
SF45
UF45
2A
48
48
48
48
48
48
48
2F
—
—
—
48
48
—
—
2G
—
—
—
—
48
—
—
2H
—
—
—
—
48
—
—
2I
24
48
24
—
48
48
48
2J
48
48
48
—
48
48
48
2K
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
3A
48
48
48
28
48
48
48
3B
48
48
48
27
48
48
48
3C
48
48
48
—
48
48
48
3D
48
48
48
—
48
48
48
3E
48
—
48
—
48
48
48
3F
48
—
48
—
48
48
—
3G
—
—
48
47
48
48
—
3H
—
—
48
48
48
48
—
504
432
600
342
768
624
480
合計
関連情報
•
•
•
•
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-13 ページの Arria 10 GX パッケージにおける FPGA I/O リソース
5-16 ページの Arria 10 デバイスの I/O バンク・グループ
5-89 ページの ガイドライン: アルテラの LVDS SERDES IP コアのインスタンス化
Arria 10 GT デバイスのモジュラー I/O バンク
次の表は、 Arria 10 GT デバイス・ファミリ・バリアントにおける使用可能な I/O バンク、各バ
ンク内の I/O ピンの総数、各製品ラインとデバイス・パッケージの I/O ピンの総数をリストして
います。
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Arria 10 デバイスにおける I/O と高速 I/O
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5-21
Arria 10 SX デバイスのモジュラー I/O バンク
表 5-13: Arria 10 GT 900 及び GT 1150 デバイスのモジュラー I/O バンク（暫定）
製品ライン
GT 900
パッケージ
I/O バンク
合計
GT 1150
NF40
SF45
UF45
NF40
NF45
UF45
2A
48
48
48
48
48
48
2F
—
—
—
—
48
—
2G
—
—
—
—
48
—
2H
—
—
—
—
48
—
2I
24
48
48
24
48
48
2J
48
48
48
48
48
48
2K
48
48
48
48
48
48
2L
48
48
48
48
48
48
3A
48
48
48
48
48
48
3B
48
48
48
48
48
48
3C
48
48
48
48
48
48
3D
48
48
48
48
48
48
3E
48
48
48
48
48
48
3F
48
48
—
48
48
—
3G
48
48
—
48
48
—
3H
48
48
—
48
48
—
600
624
480
600
768
480
関連情報
•
•
•
•
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-15 ページの Arria 10 GT パッケージにおける FPGA I/O リソース
5-16 ページの Arria 10 デバイスの I/O バンク・グループ
5-89 ページの ガイドライン: アルテラの LVDS SERDES IP コアのインスタンス化
Arria 10 SX デバイスのモジュラー I/O バンク
次の表は、 Arria 10 SX デバイス・ファミリ・バリアントにおける使用可能な I/O バンク、各バ
ンク内の I/O ピンの総数、各製品ラインとデバイス・パッケージの I/O ピンの総数をリストして
います。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-22
A10-IOHSIO
2015.05.04
Arria 10 SX デバイスのモジュラー I/O バンク
表 5-14: Arria 10 SX160 及び SX 220 デバイスのモジュラー I/O バンク（暫定）
製品ライン
SX 160
パッケージ
I/O バンク
SX 220
U19
F27
F29
U19
F27
F29
2A
48
48
48
48
48
48
2J
48
48
48
48
48
48
2K
48
48
48
48
48
48
2L
48
48
48
48
48
48
3A
—
48
48
—
48
48
3B
4
—
48
4
—
48
196
240
288
196
240
288
合計
表 5-15: Arria 10 SX 270 及び SX 320 デバイスのモジュラー I/O バンク（暫定）
製品ライン
パッケージ
I/O バン
ク
合計
Altera Corporation
SX 270
SX 320
F27
F29
F34
F35
F27
F29
F34
F35
2A
48
48
48
48
48
48
48
48
2J
48
48
48
48
48
48
48
48
2K
48
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
48
3A
48
48
48
48
48
48
48
48
3B
—
48
48
48
—
48
48
48
3C
—
48
48
48
—
48
48
48
3D
—
24
48
48
—
24
48
48
240
360
384
384
240
360
384
384
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
5-23
Arria 10 SX デバイスのモジュラー I/O バンク
表 5-16: Arria 10 SX 480 デバイスのモジュラー I/O バンク（暫定）
製品ライン
SX 480
パッケージ
I/O バンク
F29
F34
F35
2A
48
48
48
2I
—
12
12
2J
48
48
48
2K
48
48
48
2L
48
48
48
3A
48
48
48
3B
48
48
48
3C
48
48
48
3D
24
48
48
3E
—
48
—
3F
—
48
—
360
492
396
合計
表 5-17: Arria 10 SX 570 及び SX 660 デバイスのモジュラー I/O バンク（暫定）
製品ライン
パッケージ
I/O バン
ク
SX 570
SX 660
F34
F35
NF40
KF40
F34
F35
NF40
KF40
2A
48
48
48
48
48
48
48
48
2G
—
—
—
24
—
—
—
24
2H
—
—
—
48
—
—
—
48
2I
12
12
12
48
12
12
12
48
2J
48
48
48
48
48
48
48
48
2K
48
48
48
48
48
48
48
48
2L
48
48
48
48
48
48
48
48
3A
48
48
48
48
48
48
48
48
3B
48
48
48
48
48
48
48
48
3C
48
48
48
48
48
48
48
48
3D
48
48
48
48
48
48
48
48
3E
48
—
48
48
48
—
48
48
3F
48
—
48
48
48
—
48
48
3G
—
—
48
48
—
—
48
48
3H
—
—
48
48
—
—
48
48
Arria 10 デバイスにおける I/O と高速 I/O
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5-24
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2015.05.04
Arria 10 SX デバイスのモジュラー I/O バンク
製品ライン
SX 570
SX 660
パッケージ
F34
F35
NF40
KF40
F34
F35
NF40
KF40
合計
492
396
588
696
492
396
588
696
関連情報
•
•
•
•
Altera Corporation
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-15 ページの Arria 10 SX パッケージにおける FPGA I/O リソース
5-16 ページの Arria 10 デバイスの I/O バンク・グループ
5-89 ページの ガイドライン: アルテラの LVDS SERDES IP コアのインスタンス化
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
Arria 10 デバイスの I/O バーティカル・マイグレーション
5-25
Arria 10 デバイスの I/O バーティカル・マイグレーション
図 5-10: Arria 10 製品ライン間で移行できる範囲（暫定版）
• 矢印はマイグレーション・パスを示しています。各バーティカル・マイグレーション・パス
に含まれるデバイスを色付きで示しています。同じパス内でより少ないリソースを持つデバ
イスは薄い色で示しています。
• 同じマイグレーション・パス内の製品ライン間で完全に I/O を移行するには、I/O 及びトラン
シーバ数が最も少ない製品ラインに合わせて I/O とトランシーバの使用を制限します。
• ソース・デバイスでの LVDS I/O バンクは、ターゲット・デバイスでは 3 V I/O バンクにマッ
ピングされる可能性があります。メモリ・インタフェースの 533 MHz 以上のクロック周波数
を使用するには、両方のデバイスで LVDS I/O バンクにのみ外部メモリ・インタフェース・ピ
ンを割り当てます。
• 同じパッケージ・タイプの一部の製品ライン間に、公称で 0.15mm のパッケージの高さの差
がある場合があります。
• 一部の移行デバイスは Quartus II ソフトウェアの Pin Migration View に表示されません。
Variant
Arria 10 GX
Arria 10 GT
Arria 10 SX
Product
Line
Package
U19
F27
F29
F34
F35
F36
KF40 NF40 RF40 NF45 SF45 UF45
GX 160
GX 220
GX 270
GX 320
GX 480
GX 570
GX 660
GX 900
GX 1150
GX 900
GX 1150
SX 160
SX 220
SX 270
SX 320
SX 480
SX 570
SX 660
注: ピン・マイグレーションの互換性を確認するには、 Quartus II ソフトウェアの Pin Planner で
Pin Migration View ウィンドウを使用します。
関連情報
• 5-26 ページの ピン・マイグレーションの互換性の検証
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-26
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2015.05.04
ピン・マイグレーションの互換性の検証
• Migrating Assignments to Another Target Device
バーティカル I/O マイグレーションについての詳細を提供します。
ピン・マイグレーションの互換性の検証
Quartus II ソフトウェア Pin Planner の Pin Migration View ウィンドウを使用して、異なるデバイ
スにピン・アサインメントが正常に移行するかどうかを検証することができます。ピン・アサイ
ンメントは、同じデバイス・パッケージを使用しながら異なる集積度を有するデバイスに垂直に
移行するか、異なる集積度とボール・カウントを有するパッケージ間を移行することができま
す。
1. Assignments > Pin Planner を開き、ピン・アサインメントを作成します。
2. 必要な場合、以下のオプションのいずれかを実行して、デザインにノード名のある Pin Planner
を取り込みます。
3.
4.
5.
6.
7.
8.
• Analysis & Elaboration
• Analysis & Synthesis
• Fully compile the design
次に、メニューの View > Pin Migration View をクリックします。
マイグレーション・デバイスを選択または変更するには、
a. Device をクリックして Device ダイアログ・ボックスを開きます。
b. Migration compatibility の Migration Devices をクリックします。
ピンに関する詳細情報を表示するには、
a. Pin Migration View ウィンドウのどこかで右クリックし、Show Columns を選択します。
b. 次に、表示したいピン機能をクリックします。
少なくとも 1 つのマイグレーション・デバイスで、移行結果に対応するピンと異なる機能を
有するピンのみを表示したい場合、Show migration differences をオンにします。
Pin Finder をクリックして Pin Finder ダイアログ・ボックスを開き、特定の機能を有するピン
を検索してハイライトします。
Pin Finder ダイアログ・ボックスにおける最近の照会で検索し、ハイライトしたピンのみを表
示したい場合、Show only highlighted pins をオンにします。
ピン・マイグレーション情報をカンマ区切り値ファイル（.csv）にエクスポートするには、
Export をクリックします。
関連情報
• 5-25 ページの Arria 10 デバイスの I/O バーティカル・マイグレーション
• Migrating Assignments to Another Target Device
バーティカル I/O マイグレーションについての詳細を提供します。
Arria 10 デバイスにおける I/O のアーキテクチャと一般的な機能
5-27 ページの Arria 10 デバイスの I/O エレメント構造
5-29 ページの Arria 10 デバイスにおける I/O ピンの機能
5-30 ページの Arria 10 デバイスのプログラマブル IOE 機能
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
Arria 10 デバイスの I/O エレメント構造
5-27
5-45 ページの Arria 10 デバイスの外部 I/O 終端
Arria 10 デバイスの I/O エレメント構造
Arria 10 デバイスの I/O エレメント（IOE）は双方向 I/O バッファと I/O レジスタを有しており、
完全なエンベデッド双方向シングル・データ・レート（SDR）またはダブル・データ・レート
（DDR）の転送をサポートします。
IOE は、 Arria 10 デバイスのコア・ファブリック内の I/O カラムに配置されています。
また、 Arria 10 SX デバイスは HPS の IOE を有します。
GPIO IOE レジスタは、DDR レジスタ、ハーフ・レート・レジスタ、出入力及び出力イネーブル
（OE）パスのトランスミッタ遅延チェインで構成されています。
• 組み合わせパスまたはレジスタ済みのパスからデータを取得することができます。
• コア・クロックのみがデータをクロックします。
• コアから配線されるハーフ・レート・クロックはハーフ・レート・レジスタをクロックしま
す。
• コアからのフル・レート・クロックはフル・レート・レジスタをクロックします。
Arria 10 デバイスの I/O バンク・アーキテクチャ
各 I/O バンクには、各レーンに 12 個の I/O ピンを備えた 4 つの I/O レーンがあります。また、I/
O レーンの他に、各 I/O バンクは I/O PLL、DPA ブロック、SERDES、ハード・メモリ・コント
ローラ、及び I/O シーケンサを含む専用回路を有します。
Arria 10 デバイスにおける I/O と高速 I/O
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5-28
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2015.05.04
Arria 10 デバイスの I/O バッファと I/O レジスタ
図 5-11: I/O バンク構造
2L
3H
2K
3G
2J
3F
2I
3E
2H
3D
2G
3C
2F
3B
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
I/O Center
Transceiver Block
Transceiver Block
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
3A
2A
I/O PLL
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
LVDS I/O Buffer Pair
I/O Lane
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
I/O Lane
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
I/O DLL
I/O CLK
OCT
VR
Hard Memory Controller
and
PHY Sequencer
I/O Lane
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
I/O Lane
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
SERDES & DPA
関連情報
5-86 ページの ガイドライン：VREF ソースと VREF ピン
I/O レーンに関連する VREF の制限について説明します。
Arria 10 デバイスの I/O バッファと I/O レジスタ
I/O レジスタは、ピンからコアへのデータを処理する入力パス、コアからピンへのデータを処理
する出力パス、及び出力バッファへの OE 信号を処理する出力イネーブル（OE）パスで構成され
ます。これらのレジスタによって、より速いソース同期レジスタ間転送及び再同期が可能になり
ます。
入力パスと出力パスは、次のブロックを有します。
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Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
Arria 10 デバイスにおける I/O ピンの機能
5-29
• 入力レジスタ—ペリフェラルからコアへのハーフ/フル・レート・データの転送をサポートし
ます。また、I/O バッファからのダブルまたはシングル・データ・レートのデータ・キャプチ
ャをサポートします。
• 出力レジスタ—コアからペリフェラルへのハーフ/フル・レート・データの転送をサポートし
ます。また、I/O バッファへのダブルまたはシングル・データ・レートのデータ転送をサポー
トします。
• OE レジスタ—コアからペリフェラルへのハーフまたはフル・レート・データの転送をサポー
トします。また、I/O バッファへのシングル・データ・レートのデータ転送をサポートしま
す。
また、入力及び出力パスは次の機能もサポートします。
•
•
•
•
クロック・イネーブルです。
非同期または同期リセット
入力パスと出力パスのバイパス・モード
入力パスと出力パスの遅延チェイン
図 5-12: Arria 10 デバイスの IOE 構造
次の図は、 Arria 10 FPGA の IOE 構造を表しています。
Core
GPIO
Register
Buffer
OE
Path
IO_OE
Delay Chain
Write Data from Core
Output
Path
IO_OUT
Delay Chain
Read Data to Core
Input
Path
IO_IN
Delay Chain
OE from Core
Bypass Mode from Core
Bypass Mode to Core
Arria 10 デバイスにおける I/O ピンの機能
5-29 ページの オープン・ドレイン出力
5-29 ページの バス・ホールド回路
5-30 ページの ウィーク・プルアップ抵抗
オープン・ドレイン出力
各 I/O ピンのオプションのオープン・ドレイン出力は、オープン・コレクタ出力に相当します。
オープン・ドレインとしてコンフィギュレーションされる場合、出力のロジック値は High-Z ま
たはロジック Low のいずれかになります。
信号をロジック High にするには、外部レジスタを使用します。
バス・ホールド回路
各 I/O ピンは、コンフィギュレーション後にのみアクティブになるオプションのバス・ホールド
機能を提供します。デバイスがユーザー・モードになると、バス・ホールド回路は、ピン上に存
在する値をコンフィギュレーションが終わるまでにキャプチャします。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-30
A10-IOHSIO
2015.05.04
ウィーク・プルアップ抵抗
バス・ホールド回路は、およそ 7 kΩ の公称抵抗値（RBH）を持つレジスタを使用して、最後に
ドライブされたピンの状態に信号レベルを弱く固定します。バス・ホールド回路は、次の入力信
号が現れるまでこのピンの状態を保持します。そのため、バスがトライ・ステートになったと
き、信号レベルを保持するための外部プルアップまたはプルダウン抵抗は必要はありません。
各 I/O ピンでは、個別にバス・ホールド回路が離れて（ノイズが意図しない高周波スイッチング
を引き起こす可能性がある）入力スレッショルド電圧から非駆動ピンを引っ張るように指定する
ことができます。オーバー・ドライブ信号を防止するために、バス・ホールド回路は、V CCIO レ
ベルより低い I/O ピンの電圧レベルを駆動します。
バス・ホールド機能を有効にする場合、プログラマブル・プルアップ・オプションを使用するこ
とはできません。差動信号の I/O ピンをコンフィギュレーションするには、バス・ホールド機能
を無効にします。
ウィーク・プルアップ抵抗
各 I/O ピンは、ユーザー・モード中にオプションのプログラマブル・プルアップ抵抗を提供しま
す。このプルアップ抵抗（通常 25 kΩ）は、I/O を VCCIO レベルにウィーク状態で保持します。
Arria 10 デバイスは、専用コンフィギュレーション・ピン、専用クロック・ピン、または JTAG
ピンではなく、ユーザー I/O ピンでのみプログラマブル・ウィーク・プルアップ抵抗をサポート
します。
このオプションをイネーブルする場合、バス・ホールド機能を使用することはできません。
Arria 10 デバイスのプログラマブル IOE 機能
表 5-18: サポートされる Arria 10 プログラマブル IOE 機能及び設定の概要
サポートする I/O バッファ・タイプ
機能
設定
条件
LVDS I/O
3 V I/O
HPS I/O
（SoC デバイス
のみ）
スルーレート・コ 0（低速）、1（高速）。 RS OCT 機能を使用
ントロール
デフォルトは 1 で する場合はディセー
ブルされます。
す。
あり
あり
あり
I/O 遅延
デバイス・データシ
ートを参照してくだ
さい。
—
あり
あり
—
オープン・ドレイ On / Off（デフォル
ン出力
ト）
—
あり
あり
あり
あり
あり
あり
バス・ホールド
Altera Corporation
On / Off（デフォル ウィーク・プルアッ
プ抵抗機能を使用す
ト）
る場合はディセーブ
ルされます。
Arria 10 デバイスにおける I/O と高速 I/O
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2015.05.04
5-31
プログラマブル・ドライブ能力
サポートする I/O バッファ・タイプ
機能
設定
条件
LVDS I/O
3 V I/O
HPS I/O
（SoC デバイス
のみ）
ウィーク・プルア On / Off（デフォル バス・ホールド機能
ップ抵抗
を使用する場合はデ
ト）
ィセーブルされま
す。
あり
あり
あり
プリエンファシ
ス
差動出力電圧
0 (disabled)、 1
(enabled). Default is 1.
—
Yes (7)
—
—
0 (low), 1 (medium
low), 2 (medium
high), 3 (high).
Default is 2.
—
あり
あり
—
関連情報
•
•
•
•
•
•
•
プログラマブル IOE 遅延
5-31 ページの プログラマブル・ドライブ能力
5-32 ページの プログラマブル出力スルーレート・コントロール
5-32 ページの プログラマブル IOE 遅延
5-33 ページの プログラマブル・オープン・ドレイン出力
5-33 ページの プログラマブル・プリエンファシス
5-34 ページの プログラマブル差動出力電圧
プログラマブル・ドライブ能力
長い伝送ラインまたはレガシー・バックプレーンによって生じる高い信号減衰の影響を緩和する
ために、プログラマブル・ドライブ能力を使用することができます。
表 5-19: Arria 10 デバイスのプログラマブル・ドライブ能力設定
Arria 10 デバイスの各 I/O ピンの出力バッファは、次の表にリストされている I/O 規格に適合させるた
めのプログラマブル・ドライブ能力コントロール機能を有します。
I/O 規格
IOH / IOL 電流強度設定（mA）または
DDR3 OCT 設定（Ω）
（デフォルト設定は太字）
(7)
(8)
HPS におけるサポート
（SoC デバイスのみ）
(8)
3.0 V LVTTL/3.0 V CMOS
16、12、8、4
16、12、8、4
2.5 V LVCMOS
16、12、8、4
16、12、8、4
1.8 V LVCMOS
12、 10、 8、 6、 4、 2
12、 10、 8、 6、 4、 2
1.5 V LVCMOS
12、 10、 8、 6、 4、 2
12、 10、 8、 6、 4、 2
Pre-emphasis is supported for LVDS and POD12 I/O standards.
HPS のプログラマブル電流強度の情報は暫定的なものです。
Arria 10 デバイスにおける I/O と高速 I/O
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5-32
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2015.05.04
プログラマブル出力スルーレート・コントロール
I/O 規格
IOH / IOL 電流強度設定（mA）または
DDR3 OCT 設定（Ω）
（デフォルト設定は太字）
HPS におけるサポート
（SoC デバイスのみ）
(8)
1.2 V LVCMOS
8、6、4、2
—
SSTL–18 Class I
12、10、8、6、4
12、10、8、6、4
SSTL–18 Class II
16
8、16
SSTL–18 Class I
12、10、8、6、4
12、10、8、6、4
SSTL–18 Class II
16
8、16
1.8 V HSTL Class I
12、10、8、6、4
12、10、8、6、4
1.8 V HSTL Class II
16
16
1.5 V HSTL Class I
12、10、8、6、4
12、10、8、6、4
1.5 V HSTL Class II
16
16
1.2 V HSTL Class I
12、10、8、6、4
—
1.2 V HSTL Class II
16
—
注: アルテラは、特定のアプリケーションに最適な電流強度設定を決定するにあたって、IBIS ま
たは SPICE シミュレーションを実行することを推奨します。
プログラマブル出力スルーレート・コントロール
通常ファンクション I/O ピン及びデュアル・ファンクション I/O ピンそれぞれの出力バッファに
おけるプログラマブル出力スルーレート・コントロールは、以下のコンフィギュレーションを可
能にします。
• 高速スルーレート—高性能システムに高速遷移を提供します。
• 低速スルーレート—システムのノイズとクロストークを低減します。だたし、立ち上がりエ
ッジと立ち下がりエッジにわずかな遅延が付加されます。
各 I/O ピンはスルーレート・コントロール機能を備えているため、ピン単位でスルーレートを指
定することができます。
注: アルテラは、特定のアプリケーションに最適なスルーレート設定を決定するにあたって、
IBIS または SPICE シミュレーションを実行することを推奨します。
プログラマブル IOE 遅延
プログラマブル IOE 遅延をアクティブ化すると、ゼロ・ホールド・タイムを確実にし、セット
アップ・タイムを最小限に抑え、また Clock-to-Output タイムを延長することができます。この
機能は、バスの信号間の不確実性を最小限に抑えるため、タイミング・マージンのリード及び書
き込みに役立ちます。
(8)
HPS のプログラマブル電流強度の情報は暫定的なものです。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
プログラマブル・オープン・ドレイン出力
5-33
各ピンは、ピンから入力レジスタ までの異なる入力遅延値、または出力レジスタから出力ピン
までの遅延値を持つことができ、バスが同じ遅延でデバイスの入力または出力を行うことができ
ます。
• 出力及び OE パスには、50 ps のインクリメンタル遅延と 800 ps の最大遅延を有する出力及び
OE 遅延があります。
• 入力パスには、50 ps のインクリメンタル遅延と 3.2 ns の最大遅延を有する 2 つの入力遅延チ
ェインがあります。
プログラマブル IOE 遅延仕様についての詳細は、デバイス・データシートを参照してください。
関連情報
プログラマブル IOE 遅延
プログラマブル・オープン・ドレイン出力
ロジック・ツー・ピンがハイのとき、オープンドレイン出力は、出力にハイインピーダンス状態
を提供します。ロジック・ツー・ピンがローレベルの場合、出力は低いです。
ワイヤにいくつかのオープン・ドレイン出力を添付することができます。この接続タイプは、論
理 OR 関数のようなもので、一般的にアクティブローのワイヤード OR 回路と呼ばれています。
出力の少なくとも一つは（アクティブな）論理 0 状態にある場合、回路は、電流をシンクし、低
電圧ラインをもたらします。
バスに複数のデバイスを接続する場合、オープンドレイン出力を使用することができます。たと
えば、任意のデバイスによって、または割り込みを主張することができるシステム・レベルのコ
ントロール信号用のオープンドレイン出力を使用することができます。
どちらか一方の方法を使用してオープンドレイン出力の割り当てを有効にすることができます。
• OPNDRN プリミティブを使用してトライステート・バッファをデザインする方法
• Quartus II ソフトウェアの Auto Open-Drain Pins オプションをオンにします。
オプションのアサインメントをイネーブルしなくても、オープン・ドレイン出力を設デザインす
ることができますが、I/O バッファのオープン・ドレイン出力機能を使用できなくなります。
I/O バッファでオープン・ドレイン出力機能を使用する OE からの出力に最高の伝播遅延を提供
します。
プログラマブル・プリエンファシス
ドライバの V OD 設定と出力インピーダンスは、高速伝送の信号の出力電流制限を設定します。
高周波数では、スルー・レートが次のエッジの前にフル VOD に達するほど高速ではないため、
パターンに依存するジッタが発生します。プリエンファシスを適用した場合、スイッチング中に
出力電流が瞬時に増幅され、出力スルー・レートが増大します。
プリエンファシスは、出力信号の高周波数コンポーネントの振幅を増加させるため、伝送ライン
における周波数依存の減衰を補償するのに役立ちます。余剰の電流によるオーバーシュートは、
信号の反射によるオーバーシュートとは異なり、ステート・スイッチングの変更中にのみ生じ、
出力スルーレートを高めます。また、リンギングは起こりません。必要なプリエンファシスの量
は、伝送ラインにおける高周波数コンポーネントの減衰によって異なります。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-34
A10-IOHSIO
2015.05.04
プログラマブル差動出力電圧
図 5-13: プログラマブル・プリエンファシス
次の図は、プリエンファシスを適用した LVDS 出力を表しています。
Voltage boost
from pre-emphasis
OUT
VP
V OD
OUT
VP
Differential output
voltage (peak–peak)
表 5-20: Quartus II ソフトウェアの Assignment Editor—プログラマブル・プリエンファシス
次の表は、Quartus II ソフトウェアの Assignment Editor におけるプログラマブル・プリエンファシスの
アサインメント名と可能な値をリストしています。
フィールド
アサインメント
To
tx_out
Assignment name
プログラマブル・プリエンファシス
Allowed values
0 (disabled)、 1 (enabled). Default is 1.
プログラマブル差動出力電圧
プログラマブル VOD 設定では、出力のアイ開口を調整して、トレース長と消費電力を最適化す
ることができます。高い VOD スイングはレシーバ端における電圧マージンを高め、小さい VOD
スイングは消費電力を削減します。差動信号の VOD は、Quartus II ソフトウェア Assignment
Editor の VOD 設定を変更することによってスタティックに調整することができます。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスのオンチップ I/O 終端
5-35
図 5-14: 差動 VOD
次の図は、差動 LVDS 出力の VOD を表しています。
Single-Ended Waveform
Positive Channel (p)
V OD
Negative Channel (n)
V CM
Ground
Differential Waveform
V OD (diff peak - peak) = 2 x V
V OD
OD
(single-ended)
p-n=0V
V OD
表 5-21: Quartus II ソフトウェアの Assignment Editor—プログラマブル VOD
この表は、Quartus II ソフトウェアの Assignment Editor におけるプログラマブル VOD のアサインメント
名と可能な値をリストしています。なお、値"0"は RSDS 及び mini-LVDS I/O 規格でのみ使用可能であり、
LVDS I/O 規格には使用できません。
フィールド
アサインメント
To
tx_out
Assignment name
プログラマブル差動出力電圧（VOD）
Allowed values
0 (low), 1 (medium low), 2 (medium high), 3 (high). Default is
2.
Arria 10 デバイスのオンチップ I/O 終端
シリアル（RS）及びパラレル（RT） OCT は、I/O インピーダンス・マッチングと終端機能を提
供します。OCT は、信号品質の維持、ボード・スペースの節約、外部コンポーネント・コスト
の削減を実現します。
Arria 10 デバイスは、すべての FPGA 及び HPS の I/O バンクで OCT をサポートします。3 V 及び
HPS I/O では、I/O はキャリブレーションなしの OCT のみをサポートします。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-36
A10-IOHSIO
2015.05.04
Arria 10 デバイスのオンチップ I/O 終端
図 5-15: シングルエンド終端（RS と RT）
次の図は、 Arria 10 デバイスでサポートされるシングルエンド終端方法を表しています。RT1 と
RT2 はダイナミック・パラレル終端であり、デバイスが受信中の場合にのみイネーブルされま
す。双方向アプリケーションでは、RT1 と RT2 は、デバイスが受信中のときに自動的にオンにな
り、デバイスがドライブ中のときはオフになります。
Driving Device
Receiving Device
V CCIO
V CCIO
2 × R T2
2 × R T1
RS
Z 0 = 50 Ω
V REF
2 × R T1
2 × R T2
GND
GND
表 5-22: Arria 10 デバイスでサポートされる OCT 手法
入力／出力
出力
入力
双方向
OCT 手法
サポートする I/O タイプ
LVDS I/O
3 V I/O
HPS I/O
キャリブレーションありの
RS OCT
あり
—
—
キャリブレーションなしの
RS OCT
あり
あり
あり
キャリブレーションありの
RT OCT
あり
—
—
RD OCT（LVDS I/O 規格の
み）
あり
—
—
ダイナミック RS 及び RT
OCT
あり
あり
あり
関連情報
•
•
•
•
•
•
•
Altera Corporation
Altera OCT IP Core User Guide
5-37 ページの Arria 10 デバイスにおけるキャリブレーションなしの RS OCT
5-38 ページの Arria 10 デバイスにおけるキャリブレーションありの RS OCT
5-40 ページの Arria 10 デバイスにおけるキャリブレーションありの RT OCT
5-42 ページの ダイナミック OCT
5-44 ページの 差動入力 RD OCT
5-44 ページの Arria 10 デバイスの OCT キャリブレーション・ブロック
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスにおけるキャリブレーションなしの RS OCT
5-37
Arria 10 デバイスにおけるキャリブレーションなしの RS OCT
Arria 10 デバイスは、シングルエンド及び電圧リファレンス形式の I/O 規格の RS OCT をサポー
トします。キャリブレーションなしの RS OCT は出力でのみサポートされます。
表 5-23: キャリブレーションなしの RS OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされていない OCT の出力終端の設定をリスト
しています。
I/O 規格
サポートするデバイス
のバリアント
キャリブレーションされていない
OCT（出力）
RS (Ω)
3.0 V LVTTL / 3.0 V LVCMOS
GX、SX
RCLK[25..50]
2.5 V LVCMOS
GX、SX
RCLK[25..50]
1.8 V LVCMOS
すべて
RCLK[25..50]
1.5 V LVCMOS
すべて
RCLK[25..50]
1.2 V LVCMOS
すべて
RCLK[25..50]
SSTL–18 Class I
すべて
50
SSTL–18 Class II
すべて
25
SSTL–18 Class I
すべて
50
SSTL–18 Class II
すべて
25
SSTL-15
すべて
25、34、40、50
SSTL–135
すべて
34、40
SSTL-125
すべて
34、40
SSTL-12
すべて
40、60、240
POD12
すべて
34、40、48、60
1.8 V HSTL Class I
すべて
50
1.8 V HSTL Class II
すべて
25
1.5 V HSTL Class I
すべて
50
1.5 V HSTL Class II
すべて
25
1.2 V HSTL Class I
すべて
50
1.2 V HSTL Class II
すべて
25
HSUL–12
すべて
34.3、 40、 48、 60、 80
差動 SSTL-18 class I
すべて
50
差動 SSTL-18 Class II
すべて
25
差動 SSTL-15 Class I
すべて
50
差動 SSTL-15 Class II
すべて
25
差動 1.8 V HSTL Class I
すべて
50
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-38
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおけるキャリブレーションありの RS OCT
サポートするデバイス
のバリアント
I/O 規格
キャリブレーションされていない
OCT（出力）
RS (Ω)
差動 1.8 V HSTL Class II
すべて
25
差動 1.5 V HSTL Class I
すべて
50
差動 1.5 V HSTL Class II
すべて
25
差動 1.2 V HSTL Class I
すべて
50
差動 1.2 V HSTL Class II
すべて
25
ドライバ・インピーダンス・マッチングは、I/O ドライバに伝送ラインのインピーダンスと厳密
にマッチングする制御された出力インピーダンスを提供して、反射を大幅に低減します。
マッチング・インピーダンスを選択する場合、電流強度は選択できなくなります。
図 5-16: キャリブレーションなしの RS OCT
次の図は、出力トランジスタの固有インピーダンスとしての RS を表しています。
Receiving
Device
Driver
Series Termination
V CCIO
RS
Z 0 = 50 Ω
RS
GND
関連情報
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Arria 10 デバイスにおけるキャリブレーションありの RS OCT
Arria 10 デバイスは、すべての LVDS I/O バンクでキャリブレーションありの RS OCT をサポート
します。
表 5-24: キャリブレーションありの RS OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の出力終端の設定をリストしてい
ます。
I/O 規格
1.8 V LVCMOS
Altera Corporation
サポートするデバ
イスのバリアント
すべて
キャリブレーションされた OCT（出力）
RS (Ω)
RZQ (Ω)
25、50
100
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスにおけるキャリブレーションありの RS OCT
I/O 規格
サポートするデバ
イスのバリアント
キャリブレーションされた OCT（出力）
RS (Ω)
RZQ (Ω)
1.5 V LVCMOS
すべて
25、50
100
1.2 V LVCMOS
すべて
25、50
100
SSTL–18 Class I
すべて
50
100
SSTL–18 Class II
すべて
25
100
SSTL–18 Class I
すべて
50
100
SSTL–18 Class II
すべて
25
100
SSTL-15
すべて
25、50
100
34、40
240
SSTL–135
すべて
34、40
240
SSTL-125
すべて
34、40
240
SSTL-12
すべて
40、60、240
240
POD12
すべて
34、40、48、60
240
1.8 V HSTL Class I
すべて
50
100
1.8 V HSTL Class II
すべて
25
100
1.5 V HSTL Class I
すべて
50
100
1.5 V HSTL Class II
すべて
25
100
1.2 V HSTL Class I
すべて
50
100
1.2 V HSTL Class II
すべて
25
100
HSUL–12
すべて
34、 40、 48、 60、
80
240
差動 SSTL-18 class I
すべて
50
100
差動 SSTL-18 Class II
すべて
25
100
差動 SSTL-15 Class I
すべて
50
100
差動 SSTL-15 Class II
すべて
25
100
差動 SSTL-15
すべて
25、50
100
34、40
240
差動 SSTL-135
すべて
34、40
240
差動 SSTL-125
すべて
34、40
240
差動 SSTL-12
すべて
40、60、240
240
差動 1.8 V HSTL Class I
すべて
50
100
差動 1.8 V HSTL Class II
すべて
25
100
差動 1.5 V HSTL Class I
すべて
50
100
Arria 10 デバイスにおける I/O と高速 I/O
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5-39
Altera Corporation
5-40
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおけるキャリブレーションありの RT OCT
キャリブレーションされた OCT（出力）
サポートするデバ
イスのバリアント
I/O 規格
RS (Ω)
RZQ (Ω)
差動 1.5 V HSTL Class II
すべて
25
100
差動 1.2 V HSTL Class I
すべて
50
100
差動 1.2 V HSTL Class II
すべて
25
100
差動 HSUL-12
すべて
34、 40、 48、 60、
80
240
RS OCT キャリブレーション回路は、I/O バッファのインピーダンスの合計と RZQ ピンに接続さ
れる外部リファレンスの抵抗を比較し、それらが一致するまでトランジスタをダイナミックにイ
ネーブルまたはディセーブルします。
キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。キャリブレ
ーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバの特性の
変更を停止します。
図 5-17: キャリブレーションありの RS OCT
次の図は、出力トランジスタの固有インピーダンスとしての RS を表しています。
Driver
Series Termination
Receiving
Device
V CCIO
RS
Z 0 = 50 Ω
RS
GND
関連情報
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Arria 10 デバイスにおけるキャリブレーションありの RT OCT
Arria 10 デバイスは、3 V I/O バンクを除くすべての LVDS I/O バンクでキャリブレーションあり
の RT OCT をサポートします。キャリブレーションありの RT OCT は入力ピンと双方向ピンの
コンフィギュレーションにのみ使用可能です。出力ピンのコンフィギュレーションはキャリブ
レーションありの RT OCT をサポートしません。RT OCT を使用する場合、バンクの VCCIO は RT
OCT をイネーブルするピンの I/O 基準に一致している必要があります。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスにおけるキャリブレーションありの RT OCT
5-41
表 5-25: キャリブレーションありの RT OCT で選択可能な I/O 規格
次の表は、異なる I/O 規格におけるキャリブレーションされた OCT の入力終端の設定をリストしてい
ます。
キャリブレーションされた OCT（入力）
I/O 規格
サポートするデバイス
のバリアント
RT (Ω)
RZQ (Ω)
SSTL–18 Class I
すべて
50
100
SSTL–18 Class II
すべて
50
100
SSTL–18 Class I
すべて
50
100
SSTL–18 Class II
すべて
50
100
SSTL-15
すべて
20、30、40、60、120
240
SSTL–135
すべて
20、 30、 40、 60、 120
240
SSTL-125
すべて
20、 30、 40、 60、 120
240
SSTL-12
すべて
60、120
240
POD12
すべて
34、40、48、60、80、
120、240
240
1.8 V HSTL Class I
すべて
50
100
1.8 V HSTL Class II
すべて
50
100
1.5 V HSTL Class I
すべて
50
100
1.5 V HSTL Class II
すべて
50
100
1.2 V HSTL Class I
すべて
50
100
1.2 V HSTL Class II
すべて
50
100
差動 SSTL-18 class
I
すべて
50
100
差動 SSTL-18 Class
II
すべて
50
100
差動 SSTL-15 Class
I
すべて
50
100
差動 SSTL-15 Class
II
すべて
50
100
差動 SSTL-15
すべて
20、30、40、60、120
240
差動 SSTL-135
すべて
20、 30、 40、 60、 120
240
差動 SSTL-125
すべて
20、 30、 40、 60、 120
240
差動 SSTL-12
すべて
60、120
240
差動 1.8 V HSTL
Class I
すべて
50
100
差動 1.8 V HSTL
Class II
すべて
50
100
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-42
A10-IOHSIO
2015.05.04
ダイナミック OCT
キャリブレーションされた OCT（入力）
サポートするデバイス
のバリアント
RT (Ω)
RZQ (Ω)
差動 1.5 V HSTL
Class I
すべて
50
100
差動 1.5 V HSTL
Class II
すべて
50
100
差動 1.2 V HSTL
Class I
すべて
50
100
差動 1.2 V HSTL
Class II
すべて
50
100
I/O 規格
RT OCT キャリブレーション回路は、I/O バッファのインピーダンスの合計と RZQ ピンに接続さ
れる外部抵抗を比較します。また、回路は I/O バッファのインピーダンスの合計が外部抵抗に一
致するまでトランジスタをダイナミックにイネーブルまたはディセーブルします。
キャリブレーションは、デバイス・コンフィギュレーションの最後に実行されます。キャリブレ
ーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバの特性の
変更を停止します。
図 5-18: キャリブレーションありの RT OCT
Transmitter
Receiving Device
V CCIO
2 × R T2
Z 0 = 50 Ω
V REF
2 × R T2
GND
関連情報
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
ダイナミック OCT
ダイナミック OCT は、データの方向に応じてシグナル・インテグリティを最適化することによ
り高性能双方向パスを終端する際に有用です。また、デバイス終端は内部であるため、ダイナミ
ック OCT は電力の節約にも役立ちます（終端は入力動作中のみオンになるため、引き出される
スタティック消費電力が少なくなります）。
注: DDR3 メモリ・インタフェースで SSTL-15、SSTL-135、及び SSTL-125 の I/O 規格を使用する
場合、ボード・スペースとコストを節約するために、これらの I/O 規格でダイナミック OCT
を使用することを推奨します。ダイナミック OCT は使用する外部終端抵抗の数を低減しま
す。　Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
ダイナミック OCT
5-43
表 5-26: 双方向 I/O に基づいたダイナミック OCT
ダイナミック RT OCT または RS OCT は、双方向 I/O がレシーバとして機能しているか、またはドライ
バとして機能しているかによってイネーブルあるいはディセーブルされます。
ダイナミック OCT
ダイナミック RT OCT
ダイナミック RS OCT
双方向 I/O
状態
レシーバとして機能
Enabled
ドライバとして機能
ディセーブル
レシーバとして機能
ディセーブル
ドライバとして機能
Enabled
図 5-19: Arria 10 デバイスのダイナミック RT OCT
関連情報
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-44
A10-IOHSIO
2015.05.04
差動入力 RD OCT
差動入力 RD OCT
Arria 10 デバイスのすべての I/O ピンと専用クロック入力ピンは、オンチップ差動終端である RD
OCT をサポートします。 Arria 10 デバイスは、LVDS 規格の各差動レシーバ・チャネルで 100 Ω
のオンチップ差動終端オプションを提供します。
Quartus II ソフトウェアの Assignment Editor でオンチップ終端をイネーブルすることができま
す。
図 5-20: オンチップ差動 I/O 終端
Differential Receiver
with On-Chip 100 Ω
Termination
LVDS
Transmitter
Z 0 = 50 Ω
RD
Z 0 = 50 Ω
表 5-27: Quartus II ソフトウェア Assignment Editor—オンチップ差動終端
この表は、 Quartus II ソフトウェアの Assignment Editor におけるオンチップ差動終端のアサインメント
名をリストしています。
フィールド
アサインメント
To
rx_in
Assignment name
入力終端
Value
差動
関連情報
5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Arria 10 デバイスの OCT キャリブレーション・ブロック
各 I/O バンクで使用可能な OCT キャリブレーション・ブロックを使用して、OCT をキャリブレ
ーションすることができます。
I/O 規格が同じ VCCIO 電源電圧を使用する場合、異なる I/O 規格に同じ I/O バンクの RS 及び RT
OCT を使用することができます。なお、同じ I/O バッファのプログラマブル電流強度と RS OCT
をコンフィギュレーションすることはできません。
OCT キャリブレーション・プロセスでは、直列及び並列キャリブレーション終端に与えられた
I/O バンクのすべてのキャリブレーション・ブロックで使用可能な RZQ ピンを使用します。
• 各 OCT キャリブレーション・ブロックは、RZQ ピンを介して関連付けられる外部 240 Ω リフ
ァレンス抵抗を有します。
• 外部 100 Ω 抵抗または外部 240 Ω 抵抗（RS または RT OCT の値に応じてどちらを使用するか
決定）を介して、RZQ ピンを GND に接続します。
• RZQ ピンは、ピンが配置されている I/O バンクと同じ VCCIO 電源電圧を共有します。
• キャリブレーション回路を使用しない場合、RZQ ピンは兼用 I/O ピンであり、汎用 I/O ピン
として機能します。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスの外部 I/O 終端
5-45
Arria 10 デバイスは、専用コンフィギュレーション・ピンを除くすべての LVDS I/O ピン上で、
キャリブレーションされた RS 及びキャリブレーションされた RT OCT をサポートします。
関連情報
• Altera OCT IP Core User Guide
• 5-35 ページの Arria 10 デバイスのオンチップ I/O 終端
Arria 10 デバイスの外部 I/O 終端
表 5-28: 異なる I/O 規格の外部終端手法
I/O 規格
外部終端手法
2.5 V LVCMOS
1.8 V LVCMOS
1.5 V LVCMOS
外部終端は必要ありません
1.2 V LVCMOS
SSTL–18 Class I
SSTL–18 Class II
SSTL–18 Class I
シングルエンド SSTL I/O 規格の終端
SSTL–18 Class II
SSTL-15 (9)
SSTL-135(9)
SSTL-125(9)
外部終端は必要ありません
SSTL-12
POD12
シングルエンド POD I/O 規格の終端
差動 SSTL-18 class I
差動 SSTL-18 Class II
差動 SSTL-15 Class I
差動 SSTL I/O 規格の終端
差動 SSTL-15 Class II
差動 SSTL-15(9)
差動 SSTL-135(9)
差動 SSTL-125(9)
外部終端は必要ありません
差動 SSTL-12
差動 POD12
(9)
差動 POD I/O 規格の終端
ボード・スペースとコストを節約するために、これらの I/O 規格でダイナミック OCT を使用する
ことを推奨します。ダイナミック OCT は使用する外部終端抵抗の数を低減します。　Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
Altera Corporation
5-46
A10-IOHSIO
2015.05.04
シングルエンド I/O 終端
I/O 規格
外部終端手法
1.8 V HSTL Class I
1.8 V HSTL Class II
1.5 V HSTL Class I
1.5 V HSTL Class II
シングルエンド HSTL I/O 規格の終端
1.2 V HSTL Class I
1.2 V HSTL Class II
HSUL–12
外部終端は必要ありません
差動 1.8 V HSTL Class I
差動 1.8 V HSTL Class II
差動 1.5 V HSTL Class I
差動 1.5 V HSTL Class II
差動 HSTL I/O 規格の終端
差動 1.2 V HSTL Class I
差動 1.2 V HSTL Class II
差動 HSUL-12
LVDS
RSDS
Mini-LVDS
LVPECL
外部終端は必要ありません
LVDS I/O 規格の終端
RSDS/mini-LVDS I/O 規格の終端
差動 LVPECL I/O 規格の終端
シングルエンド I/O 終端
電圧リファレンス形式の I/O 規格では、入力 VREF と終端電圧（VTT）が必要です。受信デバイス
のリファレンス電圧 は送信デバイスの終端電圧に追従します。
SSTL-12、SSTL-125、SSTL-135、及び SSTL-15 といったサポートされる I/O 規格には、通常、外
部ボード終端は不要です。
ボード・スペースとコストを節約するために、これらの I/O 規格でダイナミック OCT を使用す
ることを推奨します。ダイナミック OCT は使用する外部終端抵抗の数を低減します。　注: RS 及び RT OCT を同時に使用することはできません。詳細については、関連情報を参照して
ください。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
A10-IOHSIO
2015.05.04
5-47
シングルエンド I/O 終端
図 5-21: SSTL I/O 規格の終端
次の図は、 Arria 10 デバイスにおける SSTL I/O 終端の詳細を図示しています。
Termination
SSTL Class I
SSTL Class II
V TT
V TT
50 Ω
25 Ω
V TT
50 Ω
50 Ω
External
On-Board
Termination
25 Ω
V REF
Transmitter
Receiver
Receiver
V TT
V TT
Series OCT 25 Ω
50 Ω
OCT Transmit
V REF
Transmitter
V TT
Series OCT 50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
V REF
V REF
Transmitter
Receiver
Transmitter
Receiver
V TT
FPGA
Parallel OCT
V CCIO
50 Ω
OCT Receive
100 Ω
50 Ω
25 Ω
V REF
V REF
100 Ω
GND
Transmitter
Receiver
100 Ω
GND
Transmitter
V CCIO
Series
OCT 25 Ω
V REF
100 Ω
100 Ω
FPGA
Arria 10 デバイスにおける I/O と高速 I/O
100 Ω
V REF
V CCIO
100 Ω
50 Ω
100 Ω
GND
Receiver
V REF
50 Ω
OCT in
Bidirectional
Pins
フィードバック
100 Ω
V CCIO
V CCIO
Series
OCT 50 Ω
FPGA
Parallel OCT
V CCIO
50 Ω
100 Ω
25 Ω
50 Ω
50 Ω
GND
100 Ω
Series
OCT 50 Ω
FPGA
GND
FPGA
100 Ω
V REF
GND
Series
OCT 25 Ω
FPGA
Altera Corporation
5-48
A10-IOHSIO
2015.05.04
シングルエンド I/O 終端
図 5-22: HSTL I/O 規格の終端
次の図は、 Arria 10 デバイスにおける HSTL I/O 終端の詳細を図示しています。
Termination
HSTL Class II
HSTL Class I
V TT
V TT
50 Ω
V TT
50 Ω
External
On-Board
Termination
50 Ω
50 Ω
50 Ω
V REF
V REF
Transmitter
Transmitter
Receiver
Receiver
V TT
V TT
V TT
Series OCT 50 Ω
Series OCT 25 Ω
50 Ω
OCT Transmit
50 Ω
50 Ω
50 Ω
50 Ω
V REF
V REF
Transmitter
Transmitter
Receiver
V CCIO
Receiver
V TT
FPGA
Parallel OCT
50 Ω
100 Ω
50 Ω
V REF
V REF
100 Ω
100 Ω
Transmitter
Receiver
GND
V CCIO
Series
OCT 50 Ω
Transmitter
V CCIO
Series
OCT 25 Ω
100 Ω
100 Ω
GND
FPGA
Altera Corporation
100 Ω
50 Ω
100 Ω
V REF
V CCIO
V REF
100 Ω
50 Ω
OCT in
Bidirectional
Pins
Receiver
GND
V CCIO
V REF
100 Ω
FPGA
Parallel OCT
50 Ω
100 Ω
OCT Receive
V CCIO
GND
100 Ω
Series
OCT 50 Ω
FPGA
GND
FPGA
100 Ω
V REF
GND
Series
OCT 25 Ω
FPGA
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
A10-IOHSIO
2015.05.04
Arria 10 デバイスの差動 I/O 終端
5-49
図 5-23: POD I/O 規格の終端
次の図は、 Arria 10 デバイスにおける POD I/O 終端の詳細を図示しています。
POD
Termination
V CCIO
External
On-Board
Termination
Transmitter
Receiver
40 Ω
50 Ω
VREF
V CCIO
OCT
Transmit
Transmitter
Receiver
40 Ω
50 Ω
VREF
Series OCT, RS
V CCIO
OCT
Receive
Transmitter
Receiver
40 Ω
50 Ω
VREF
Parallel OCT RT
FPGA
V CCIO
OCT in
Bidirectional
Pins
Series
OCT RS
Series OCT RS
V CCIO
Parallel
OCT, RT
40 Ω
50 Ω
VREF
VREF
関連情報
5-42 ページの ダイナミック OCT
Arria 10 デバイスの差動 I/O 終端
I/O ピンは、差動 I/O 規格をサポートするためにペアで編成されています。各 I/O ピンのペアは
差動入力及び出力バッファをサポートすることができます。
差動 SSTL-12、差動 SSTL-15、差動 SSTL-125、及び差動 SSTL-135 といったサポートされる I/O 規
格には、通常、外部ボード終端は不要です。
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
Altera Corporation
5-50
A10-IOHSIO
2015.05.04
差動 HSTL、SSTL、HSUL、及び POD 終端
ボード・スペースとコストを節約するために、これらの I/O 規格でダイナミック OCT を使用す
ることを推奨します。ダイナミック OCT は使用する外部終端抵抗の数を低減します。　関連情報
• 5-50 ページの 差動 HSTL、SSTL、HSUL、及び POD 終端
• 5-52 ページの LVDS、RSDS、及び Mini-LVDS の終端
• 5-53 ページの LVPECL 終端
差動 HSTL、SSTL、HSUL、及び POD 終端
差動 HSTL、SSTL、HSUL、及び POD 入力は、LVDS 差動入力バッファを使用します。ただし、
RD サポートは、I/O 規格が LVDS の場合にのみ使用可能です。
差動 HSTL、SSTL、HSUL、及び POD 出力は、真の差動出力ではありません。これらの I/O 規格
は、反転としてプログラムされた第二の出力とともに 2 つのシングルエンド出力を使用します。
図 5-24: 差動 SSTL I/O 規格の終端
次の図は、 Arria 10 デバイスにおける差動 SSTL I/O 終端の詳細を図示しています。
Termination
Differential SSTL Class I
Differential SSTL Class II
V TT
50 Ω
25 Ω
V TT
V TT
50 Ω
50 Ω
V TT
V TT
50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
25 Ω
External
On-Board
Termination
25 Ω
25 Ω
50 Ω
50 Ω
Transmitter
Receiver
Transmitter
V CCIO
Series OCT 25 Ω
Series OCT 50 Ω
Receiver
OCT
V CCIO
V TT
50 Ω
100 Ω
Z 0 = 50 Ω
V CCIO
100 Ω
Z 0 = 50 Ω
V TT
V CCIO
100 Ω
100 Ω
50 Ω
100 Ω
GND
Z 0 = 50 Ω
100 Ω
GND
Z 0 = 50 Ω
100 Ω
Transmitter
Altera Corporation
V TT
GND
100 Ω
Receiver
Transmitter
GND
Receiver
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
A10-IOHSIO
2015.05.04
差動 HSTL、SSTL、HSUL、及び POD 終端
5-51
図 5-25: 差動 HSTL I/O 規格の終端
次の図は、 Arria 10 デバイスにおける差動 HSTL I/O 規格の終端の詳細を図示しています。
Termination
Differential HSTL Class I
Differential HSTL Class II
V TT
50 Ω
V TT
V TT
50 Ω
50 Ω
V TT
V TT
50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
50 Ω
V TT
50 Ω
External
On-Board
Termination
Transmitter
Receiver
V CCIO
Series OCT 50 Ω
Transmitter
Series OCT 25 Ω
Receiver
V TT
50 Ω
100 Ω
Z 0 = 50 Ω
OCT
V CCIO
V CCIO
100 Ω
Z 0 = 50 Ω
V TT
V CCIO
100 Ω
100 Ω
50 Ω
100 Ω
GND
Z 0 = 50 Ω
100 Ω
GND
Z 0 = 50 Ω
100 Ω
Transmitter
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
GND
100 Ω
Receiver
Transmitter
GND
Receiver
Altera Corporation
5-52
A10-IOHSIO
2015.05.04
LVDS、RSDS、及び Mini-LVDS の終端
図 5-26: 差動 POD I/O 規格の終端
次の図は、 Arria 10 デバイスにおける差動 POD I/O 終端の詳細を図示しています。
Differential POD
Termination
V CCIO V CCIO
40 Ω
40 Ω
50 Ω
External
On-Board
Termination
50 Ω
Transmitter
Series OCT R
Receiver
V CCIO
Parallel OCT, R
S
T
RT
Z 0 = 50 Ω
OCT
V CCIO
RT
Z 0 = 50 Ω
Transmitter
Receiver
関連情報
5-49 ページの Arria 10 デバイスの差動 I/O 終端
LVDS、RSDS、及び Mini-LVDS の終端
すべての I/O バンクは、抵抗ネットワークのない真の LVDS 出力バッファを使用して、真の
LVDS、RSDS、及び mini-LVDS I/O 規格をサポートするための専用回路を有します。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
A10-IOHSIO
2015.05.04
LVPECL 終端
5-53
図 5-27: LVDS I/O 規格の終端
次の図は、LVDS I/O 規格の終端を表しています。オンチップ差動抵抗はすべての I/O バンクで
使用可能です。
Termination
LVDS
Differential Outputs
Differential Inputs
50 Ω
External
On-Board
Termination
100 Ω
50 Ω
Differential Outputs
OCT Receiver
(True LVDS
Output)
Differential Inputs
OCT
50 Ω
100 Ω
50 Ω
Receiver
関連情報
• 差動 I/O 規格の仕様
• National Semiconductor (www.national.com)
RSDS I/O 規格についての詳細は、National Semiconductor のウェブサイトの RSDS Specification
を参照してください。
• 5-49 ページの Arria 10 デバイスの差動 I/O 終端
LVPECL 終端
Arria 10 デバイスは、入力クロック・ピンでのみ LVPECL I/O 規格をサポートします。
• LVPECL 入力動作は、LVDS 入力バッファを使用してサポートされます。
• LVPECL 出力動作はサポートされません。
出力バッファの LVPECL コモン・モード電圧が LVPECL 入力コモン・モード電圧に一致しない
場合、AC 結合を使用します。
注: LVPECL AC / DC 結合終端を検証するにあたっては、IBIS モデルを使用することを推奨しま
す。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-54
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける高速ソース・シンクロナス SERDES 及び DPA
図 5-28: LVPECL AC 結合終端
LVPECL
Output Buffer
LVPECL
Input Buffer
0.1 µF
V ICM
Z 0 = 50 Ω
50 Ω
0.1 µF
Z 0 = 50 Ω
50 Ω
DC 結合 LVPECL のサポートは、LVPECL 出力コモン・モード電圧が Arria 10 LVPECL 入力バッ
ファ仕様の範囲内である場合に使用可能です。
図 5-29: LVPECL DC 結合終端
LVPECL
Output Buffer
LVPECL
Input Buffer
Z 0 = 50 Ω
100 Ω
Z 0 = 50 Ω
VICM 仕様についての詳細は、デバイス・データシートを参照してください。
関連情報
• 差動 I/O 規格の仕様
• 5-49 ページの Arria 10 デバイスの差動 I/O 終端
Arria 10 デバイスにおける高速ソース・シンクロナス SERDES 及び DPA
Arria 10 デバイスの高速差動 I/O インタフェース及び DPA 機能には、シングルエンド I/O を上回
る利点があり、達成可能な全体のシステム帯域幅に役立ちます。 Arria 10 デバイスは LVDS、
mini-LVDS、及び RSDS（Reduced Swing Differential Signaling）の差動 I/O 規格をサポートします。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
SERDES ℃
5-55
図 5-30: 高速差動 I/O の I/O バンク・サポート
次の図は、 Arria 10 デバイスにおける高速差動 I/O の I/O バンクのサポートを表しています。
LVDS I/Os
I/Os with
Dedicated
SERDES Circuitry
LVDS Interface
with 'Use External PLL'
Option Enabled
LVDS Interface
with 'Use External PLL'
Option Disabled
関連情報
• 5-3 ページの Arria 10 デバイスにおける FPGA I/O の I/O 規格のサポート
サポートされる差動 I/O 規格についての情報を提供します。
• 5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
• 5-13 ページの Arria 10 GX パッケージにおける FPGA I/O リソース
LVDS チャネルの数を提供します。
• 5-15 ページの Arria 10 GT パッケージにおける FPGA I/O リソース
LVDS チャネルの数を提供します。
• 5-15 ページの Arria 10 SX パッケージにおける FPGA I/O リソース
LVDS チャネルの数を提供します。
• Altera LVDS SERDES IP Core User Guide
SERDES 回路
Arria 10 デバイスの各 LVDS I/O チャネルは、高速 LVDS インタフェースをサポートするビルト
イン・シリアライザ / デシリアライザ（SERDES）回路を有します。また、RapidIO®、XSBI、シ
リアル・ペリフェラル・インタフェース（SPI）などのソース・シンクロナス通信プロトコル、
及び非同期プロトコルをサポートするために、SERDES をコンフィギュレーションすることがで
きます。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-56
A10-IOHSIO
2015.05.04
SERDES ℃
図 5-31: SERDES
次の図は、トランスミッタとレシーバのデータパスのインタフェース信号付の LVDS SERDES 回
路のためのトランスミッタとレシーバのブロック図を示しています。図は、トランスミッタとレ
シーバとの間で共有 PLL を示します。トランスミッタとレシーバが同じ PLL を共有していない
場合、2 つの I/O PLL を必要とします。シングル・データ・レート（SDR）及びダブル・データ・
レート（DDR）モードでは、データ幅は、それぞれ、1 及び 2 ビットです。
2
Serializer
tx_in
IOE supports SDR, DDR, or non-registered datapath
LVDS Transmitter
tx_coreclock
3
(LVDS_LOAD_EN, diffioclk, tx_coreclock)
IOE supports SDR, DDR, or non-registered datapath
2
10
Deserializer
Bit Slip
10
DOUT
FPGA
Fabric
LVDS Receiver
IOE
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
rx_out
tx_out
+
–
DOUT
DIN
LVDS_diffioclk
10 bits
maxiumum
data width
10
IOE
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
DPA Clock Domain
LVDS Clock Domain
I/O PLL
8 Serial LVDS
Clock Phases
rx_inclock / tx_inclock
アルテラの LVDS SERDES トランスミッタ及びレシーバには、I/O PLL からのさまざまなクロッ
ク及びロード・イネーブル信号が必要です。Quartus II ソフトウェアは PLL 設定を自動的にコン
フィギュレーションします。また、このソフトウェアは、入力基準クロックと選択されたデー
タ・レートに基づいてさまざまなクロック及びロード・イネーブル信号を生成する役割も担って
います。
注: Arria 10 デバイスでサポートされる最大データ・レートについての詳細は、デバイスの概要
を参照してください。
関連情報
• 機能の概要、Arria 10 デバイスの概要
• 5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
Arria 10 デバイスでサポートされる SERDES I/O 規格
5-57
Arria 10 デバイスでサポートされる SERDES I/O 規格
次の表は、SERDES レシーバ及びトランスミッタでサポートされる I/O 規格と、 Quartus II ソフ
トウェアにおけるそれぞれのアサインメント値をリストしています。
SERDES レシーバ及びトランスミッタは、すべての差動 HSTL、差動 HSUL、及び差動 SSTL I/O
規格をサポートします。
表 5-29: SERDES レシーバの I/O 規格のサポート（暫定）
I/O 規格
Quartus II ソフトウェアのアサインメント値（暫定）
真の LVDS
LVDS
差動 1.2 V HSTL Class I
差動 1.2-V HSTL Class I
差動 1.2 V HSTL Class II
差動 1.2-V HSTL Class II
差動 HSUL-12
差動 1.2-V HSUL
差動 SSTL-12
差動 1.2-V SSTL
差動 SSTL-125
差動 1.25-V SSTL
差動 SSTL-135
差動 1.35-V SSTL
差動 1.5 V HSTL Class I
差動 1.5-V HSTL Class I
差動 1.5 V HSTL Class II
差動 1.5-V HSTL Class II
差動 SSTL-15
差動 1.5-V SSTL
差動 SSTL-15 Class I
差動 1.5-V SSTL Class I
差動 SSTL-15 Class II
差動 1.5-V SSTL Class II
差動 1.8 V HSTL Class I
差動 1.8-V HSTL Class I
差動 1.8 V HSTL Class II
差動 1.8-V HSTL Class II
差動 SSTL-18 class I
差動 1.8-V SSTL Class I
差動 SSTL-18 Class II
差動 1.8-V SSTL Class II
差動 SSTL-2 Class I
差動 2.5-V SSTL Class I
差動 SSTL-2 Class II
差動 2.5-V SSTL Class II
差動 POD12
差動 1.2-V POD
表 5-30: SERDES トランスミッタの I/O 規格のサポート
I/O 規格
Quartus II ソフトウェアのアサインメント値
真の LVDS
LVDS
差動 1.2 V HSTL Class I
差動 1.2-V HSTL Class I
差動 1.2 V HSTL Class II
差動 1.2-V HSTL Class II
差動 HSUL-12
差動 1.2-V HSUL
差動 SSTL-12
差動 1.2-V SSTL
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-58
A10-IOHSIO
2015.05.04
Arria 10 デバイスの差動トランスミッタ
I/O 規格
Quartus II ソフトウェアのアサインメント値
差動 SSTL-125
差動 1.25-V SSTL
差動 SSTL-135
差動 1.35-V SSTL
差動 1.5 V HSTL Class I
差動 1.5-V HSTL Class I
差動 1.5 V HSTL Class II
差動 1.5-V HSTL Class II
差動 SSTL-15
差動 1.5-V SSTL
差動 SSTL-15 Class I
差動 1.5-V SSTL Class I
差動 SSTL-15 Class II
差動 1.5-V SSTL Class II
差動 1.8 V HSTL Class I
差動 1.8-V HSTL Class I
差動 1.8 V HSTL Class II
差動 1.8-V HSTL Class II
差動 SSTL-18 class I
差動 1.8-V SSTL Class I
差動 SSTL-18 Class II
差動 1.8-V SSTL Class II
差動 SSTL-2 Class I
差動 2.5-V SSTL Class I
差動 SSTL-2 Class II
差動 2.5-V SSTL Class II
差動 POD12
差動 1.2-V POD
mini-LVDS
mini-LVDS
RSDS
RSDS
Arria 10 デバイスの差動トランスミッタ
Arria 10 のトランスミッタは、高速差動信号方式をサポートするための専用回路を有します。差
動トランスミッタ・バッファは、次の機能をサポートします。
• LVDS、mini-LVDS、及び RSDS 信号をドライブ・アウトできる LVDS 信号方式。
• プログラマブル VOD とプログラマブル・プリエンファシス
表 5-31: 差動トランスミッタの専用回路及び機能
専用回路 / 機能
説明
差動 I/O バッファ
LVDS、mini-LVDS、及び RSDS をサポート
SERDES
最大 10 ビットのシリアライザ
フェーズ・ロック・ループ（PLL）
ロード及びシフト・レジスタをクロック
プログラマブル VOD
スタティック
プログラマブル・プリエンファシス
出力電流をブーストする
関連情報
5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
フィードバック
A10-IOHSIO
2015.05.04
5-59
Arria 10 デバイスのトランスミッタ・ブロック
Arria 10 デバイスのトランスミッタ・ブロック
専用回路は、真の差動バッファ、シリアライザ、及びトランスミッタとレシーバ間で共有するこ
とができる I/O PLL で構成されています。シリアライザは、FPGA ファブリックから最大 10 ビッ
ト幅のパラレル・データを取得し、それをロード・レジスタにクロックします。それから、デー
タを差動バッファに送信する前に I/O PLL によってクロックされたシフト・レジスタを使用し
て、それをシリアライズ化します。パラレル・データの MSB が最初に送信されます。
注: LVDS チャネルをドライブするには、整数 PLL モードの PLL を使用する必要があります。
図 5-32: LVDS トランスミッタ
次の図は、トランスミッタのブロック図を表しています。SDR 及び DDR モードでは、データ幅
はそれぞれ 1 ビット及び２ビットです。
2
FPGA
Fabric
10 bits
maximum
data width
tx_in
Serializer
10
DIN
IOE
IOE supports SDR, DDR, or non-registered datapath
+
–
DOUT
tx_out
LVDS Transmitter
tx_coreclock
3
(LVDS_LOAD_EN, diffioclk, tx_coreclock)
I/O PLL
LVDS Clock Domain
tx_inclock
DDR 及び SDR 動作のためのシリアライザのバイパス
それぞれ 2 と 1 のシリアライゼーション・ファクタを実現するために、シリアライザをバイパス
して DDR（x2）及び SDR（x1）動作をサポートすることができます。I/O エレメント（IOE）
は、それぞれ DDR または SDR モードで動作可能な 2 つのデータ出力レジスタを有します。
図 5-33: シリアライザのバイパス
次の図は、シリアライザのバイパス・パスを表しています。DDR モードでは、tx_inclock は
IOE レジスタをクロックします。SDR モードでは、データは IOE を介して直接パスされます。
また、SDR 及び DDR モードでは、IOE へのデータ幅はそれぞれ 1 ビット及び 2 ビットです。
Arria 10 デバイスにおける I/O と高速 I/O
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5-60
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Arria 10 デバイスの差動レシーバ
Arria 10 デバイスの差動レシーバ
レシーバは、トランスミッタとレシーバで共有することができる差動バッファと I/O PLL、DPA
ブロック、シンクロナイザ、データ・リアラインメント・ブロック、及びデシリアライザを有し
ます。差動バッファは LVDS、mini-LVDS、及び RSDS 信号レベルを受信することができます。
また、レシーバ・ピンの I/O 規格は、Quartus II ソフトウェア Assignment Editor で LVDS、miniLVDS、または RSDS にスタティックに設定することができます。
注: LVDS チャネルをドライブするには、整数 PLL モードの PLL を使用する必要があります。
表 5-32: 差動レシーバの専用回路及び機能
専用回路 / 機能
説明
差動 I/O バッファ
LVDS、mini-LVDS、及び RSDS をサポート
SERDES
最大 10 ビットのデシリアライザ
フェーズ・ロック・ループ（PLL）
データ・シンクロナイザのためにクロックの異なる位
相を生成
データ・リアラインメント（ビット・ス ビット・レイテンシをシリアル・データに挿入
リップ）
DPA
シリアル・データの位相に最も近い位相を選択
シンクロナイザ（FIFO バッファ）
データとレシーバの入力基準クロック間における位相
差を補償
スキュー調整
Manual
オンチップ終端（OCT）
LVDS 規格で 100 Ω
関連情報
5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
Arria 10 デバイスのレシーバ・ブロック
Arria 10 の差動レシーバは、次のハードウェア・ブロックを有します。
•
•
•
•
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DPA ブロック
シンクロナイザ
データ・リアラインメント・ブロック（ビット・スリップ）
デシリアライザ
Arria 10 デバイスにおける I/O と高速 I/O
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5-61
DPA ブロック
図 5-34: レシーバのブロック図
次の図は、レシーバのハードウェア・ブロックを表しています。SDR 及び DDR モードでは、IOE
からのデータ幅はそれぞれ 1 ビット及び 2 ビットです。デシリアライザはシフト・レジスタとパ
ラレル・ロード・レジスタを含めており、内部ロジックに最大 10 ビットを送信します。
IOE supports SDR, DDR, or non-registered datapath
2
Deserializer
Bit Slip
10
DOUT
FPGA
Fabric
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
rx_out
LVDS Receiver
IOE
10
LVDS_diffioclk
10 bits
maximum
data width
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
DPA Clock Domain
LVDS Clock Domain
I/O PLL
8 Serial LVDS
Clock Phases
rx_inclock
DPA ブロック
DPA ブロックは、差動入力バッファから高速シリアル・データを取り込み、I/O PLL が生成する
8 つの位相のうち 1 つを選択してデータをサンプリングします。DPA はシリアル・データの位相
に最も近い位相を選択します。受信データと選択された位相間の最大位相オフセットは 1/8 UI
であり、これは DPA の最大量子化誤差です。クロックの 8 つの位相は均等に分割され、45°の分
解能を提供します。
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5-62
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シンクロナイザ
図 5-35: DPA クロック位相とシリアル・データ・タイミングの関係
次の図は、DPA クロックと着信シリアル・データ間の可能な位相関係を表しています。
rx_in
D0
D1
D2
D3
D4
Dn
0°
45°
90°
135°
180°
225°
270°
315°
T vco
0.125T vco
T VCO = PLL serial clock period
DPA ブロックは着信シリアル・データの位相を継続的にモニタし、必要に応じて新しいクロッ
ク位相を選択します。オプションの RX_DPLL_HOLD ポートをアサートすることによって、DPA が
新しいクロック位相を選択することを防ぐことができます。この機能は各チャネルで利用可能
です。
DPA 回路では、8 つの位相から最適な位相にロックするにあたって固定トレーニング・パターン
は必要ありません。リセットまたはパワーアップ後、最適な位相にロックするために、DPA 回
路は受信データにおける遷移を必要とします。オプションの出力ポートである RX_DPA_LOCKED
を使用して、パワーアップまたはリセット後、最適な位相に初期の DPA ロック状態を示すこと
ができます。データを検証するには、CRC（Cyclic Redundancy Check）や DIP-4（Diagonal
Interleaved Parity）などのデータ・チェッカを使用します。
独立したリセット・ポートである RX_RESET を使用して、DPA 回路をリセットすることができま
す。なお、DPA 回路はリセット後に再トレーニングする必要があります。
注: DPA ブロックは非 DPA モードでバイパスされます。
関連情報
5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
シンクロナイザ
シンクロナイザは、DPA ブロックによって選択される最適なクロックである DPA_diffioclk と
I/O PLL によって生成される LVDS_diffioclk の位相差を補正する 1 ビット幅、6 ビット深の FIFO
バッファです。なお、シンクロナイザは、データとレシーバの入力基準クロック間の位相差のみ
を補正することができ、周波数差は補正することができません。
オプションのポートである RX_FIFO_RESET を使用すると、内部ロジックによるシンクロナイザの
リセットが可能になります。シンクロナイザは、DPA が着信データに最初にロックすると自動
的にリセットされます。データ・チェッカが受信したデータが破損していることを示す場合、
RX_FIFO_RESET を使用してシンクロナイザをリセットすることを推奨します。
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データ・リアラインメント・ブロック（ビット・スリップ）
5-63
注: シンクロナイザ回路は、非 DPA 及びソフト CDR モードでバイパスされます。
関連情報
5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
データ・リアラインメント・ブロック（ビット・スリップ）
送信データのスキューとリンクによって追加されるスキューによって、受信シリアル・データ・
ストリームでチャネル間スキューが生じます。DPA がイネーブルされると、受信データは各チ
ャネル上の異なるクロック位相でキャプチャされます。この相違によって、チャネル間で受信デ
ータのミスアラインメントが生じることがあります。このチャネル間スキューを補正し、各チャ
ネルで正しい受信ワード境界を確立するために、各レシーバ・チャネルは、ビット・レイテンシ
をシリアル・ストリームに挿入することによってデータを再びアラインメントする、専用デー
タ・リアラインメント回路を備えています。
オプションの RX_CHANNEL_DATA_ALIGN ポートは、内部ロジックから個別に制御される各レシーバ
のビット挿入を制御します。データは RX_CHANNEL_DATA_ALIGN の立ち上がりエッジで 1 ビット
をスリップします。RX_CHANNEL_DATA_ALIGN 信号の要件には次の項目が含まれます。
•
•
•
•
最小パルス幅は、ロジック・アレイのパラレル・クロックの 1 周期である。
パルス間の最小 Low 時間は、パラレル・クロックの 1 周期である。
信号はエッジ・トリガ信号である。
有効なデータは、RX_CHANNEL_DATA_ALIGN の立ち上がりエッジから 2 パラレル・クロック・サ
イクルの間使用可能です。
図 5-36: データ・リアラインメント・タイミング
次の図は、デシリアライゼーション・ファクタを 4 に設定した状態での、1 ビット・スリップ・
パルス後のレシーバ出力（RX_OUT）を表しています。
rx_inclock
rx_in
3
2
1
0
3
2
1
0
3
2
1
0
rx_outclock
rx_channel_data_align
rx_out
3210
321x
xx21
0321
データ・リアラインメント回路は、ロールオーバーが発生する前に最大 11 ビット時間を挿入す
ることができます。プログラマブル・ビットのロールオーバー・ポイントは、デシリアライゼー
ション・ファクタに関係なく、1～11 ビット時間にすることができます。プログラマブル・ビッ
ト・ロールオーバー・ポイントはデシリアライゼーション・ファクタに等しく、あるいはそれよ
りも高く設定します。これにより、フル・ワードを介してスリップするにあたって、ワード・ア
ラインメント回路で十分な深度を実現することができます。ビット・ロールオーバー・ポイント
の値は、IP コアのパラメータ・エディタを使用して設定することができます。プリセット・ロ
ールオーバー・ポイントに達したことを示すために、各チャネルから FPGA ファブリックにオプ
ションのステータス・ポートである RX_CDA_MAX が提供されます。
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デシリアライザ
図 5-37: レシーバ・データ・リアラインメント・ロールオーバー
次の図は、ロールオーバーが発生する前の 4 ビット時間のプリセット値を表しています。ロール
オーバーが発生したことを示すために、rx_cda_max 信号は 1rx_outclock サイクルの間パルスし
ます。
rx_inclock
rx_channel_data_align
rx_outclock
rx_cda_max
デシリアライザ
デシリアライゼーション・ファクタは、Quartus II ソフトウェアを使用して x3、x4、x5、x6、x7、
x8、x9、または x10 にスタティックに設定することができます。また、次の図に示されているよ
うに、DDR（x2）または SDR（x1）の動作をサポートするために、Quartus II の Parameter Editor
でデシリアライザをバイパスすることができます。
図 5-38: デシリアライザのバイパス
Bit Slip
DOUT
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
Deserializer
10
FPGA
Fabric
LVDS Receiver
IOE
2
LVDS_diffioclk
rx_out
IOE supports SDR, DDR, or non-registered datapath
2
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
I/O PLL
8 Serial LVDS
Clock Phases
注：ディセーブルされたブロックと信号は、グレーで表示しています。
IOE は、DDR または SDR モードで動作することができる 2 つのデータ入力レジスタを有しま
す。DDR モードでは、rx_inclock は IOE レジスタをクロックします。SDR モードでは、データ
は IOE を介して直接パスされます。また、SDR 及び DDR モードでは、IOE からのデータ幅はそ
れぞれ 1 ビット及び 2 ビットです。
デシリアライザをバイパスする際、DPA 及びデータ・リアラインメント回路を使用することは
できません。
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5-65
Arria 10 デバイスのレシーバ・モード
Arria 10 デバイスのレシーバ・モード
Arria 10 デバイスは、次のレシーバ・モードをサポートします。
• 非 DPA モード
• DPA モード
• ソフト CDR モード
注: DPA モードを使用する場合、推奨初期化及びリセット・フローに従ってください。推奨フロ
ーは、DPA 回路がレシーバにデータを取り込むために、PLL からの最適な位相タップを検出
することができるようになります。
関連情報
推奨初期化及びリセット・フロー
アルテラの LVDS SERDES IP コアを初期化して再設定するための推奨手順を説明します。
非 DPA モード
非 DPA モードは、DPA 及びシンクロナイザ・ブロックをディセーブルします。入力シリアル・
データは、I/O PLL によって生成されるシリアル LVDS_diffioclk クロックの立ち上がりエッジで
登録されます。
立ち上がりエッジのオプションは、Quartus II の Parameter Editor で選択することができます。I/
O PLL によって生成される LVDS_diffioclk クロックは、データ・リアラインメントとデシリア
ライザ・ブロックをクロックします。
図 5-39: 非 DPA モードのレシーバ・データパス
次の図は、非 DPA データパスのブロック図を表しています。SDR 及び DDR モードでは、IOE
からのデータ幅はそれぞれ 1 ビット及び 2 ビットです。
IOE supports SDR, DDR, or non-registered datapath
2
Deserializer
Bit Slip
10
DOUT
FPGA
Fabric
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
rx_out
LVDS Receiver
IOE
10
LVDS_diffioclk
10 bits
maximum
data width
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
LVDS Clock Domain
I/O PLL
8 Serial LVDS
Clock Phases
rx_inclock
注：ディセーブルされたブロックと信号は、グレーで表示しています。
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5-66
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DPA モード
DPA モード
DPA ブロックは、I/O PLL によって送信された 8 つの高速クロックから最良のクロック
（DPA_diffioclk）を選択します。このシリアル DPA_diffioclk クロックは、シンクロナイザへの
シリアル・データの書き込みに使用されます。また、シリアル LVDS_diffioclk クロックは、シ
ンクロナイザからのシリアル・データのリードに使用されます。データ・リアラインメント及び
デシリアライザ・ブロックでは、同じ LVDS_diffioclk クロックが使用されます。
図 5-40: DPA モードのレシーバ・データパス
次の図は、DPA モードのデータパスを図示しています。図中のすべてのレシーバ・ハードウェ
ア・ブロックはアクティブです。SDR 及び DDR モードでは、IOE からのデータ幅はぞれぞれ 1
ビット及び 2 ビットです。
LVDS Receiver
IOE
10
Deserializer
Bit Slip
10
DOUT
FPGA
Fabric
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
rx_out
IOE supports SDR, DDR, or non-registered datapath
2
LVDS_diffioclk
10 bits
maximum
data width
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
DPA Clock Domain
LVDS Clock Domain
I/O PLL
8 Serial LVDS
Clock Phases
rx_inclock
注：ディセーブルされたブロックと信号は、グレーで表示しています。
DPA モードでは、LVDS インスタンスのすべてのレシーバ・チャネルを 1 つの I/O バンクに配置
する必要があります。各 I/O バンクは最大 24 個の LVDS I/O バッファ・ペアを有しているため、
各 LVDS インスタンスは最大 24 個の DPA チャネルをサポートすることができます。
関連情報
• 5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
• 5-60 ページの Arria 10 デバイスのレシーバ・ブロック
レシーバのハードウェア・ブロックをリストし、説明します。
ソフト CDR モード
Arria 10 の LVDS チャネルは、GbE 及び SGMII プロトコルをサポートするためにソフト CDR モ
ードを提供します。レシーバ PLL は、リファレンスにローカル・クロック・ソースを使用しま
す。
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2015.05.04
5-67
ソフト CDR モード
図 5-41: ソフト CDR モードのレシーバ・データパス
次の図は、ソフト CDR モードのデータパスをを表しています。SDR 及び DDR モードでは、IOE
からのデータ幅はそれぞれ 1 ビット及び 2 ビットです。
IOE supports SDR, DDR, or non-registered datapath
2
Deserializer
Bit Slip
10
DOUT
FPGA
Fabric
DIN
DOUT
DOUT
Clock Mux
rx_divfwdclk
rx_outclock
+
–
rx_in
DPA Circuitry
Retimed
Data
DIN
DIN
DPA Clock
diffioclk
2
(LOAD_EN,
diffioclk)
DIN
Synchronizer
DPA_diffioclk
rx_out
LVDS Receiver
IOE
10
LVDS_diffioclk
10 bits
maximum
data width
3
(DPA_LOAD_EN,
DPA_diffioclk, rx_divfwdclk)
3 (LVDS_LOAD_EN,
LVDS_diffioclk, rx_outclock)
DPA Clock Domain
LVDS Clock Domain
I/O PLL
8 Serial LVDS
Clock Phases
rx_inclock
注：ディセーブルされたブロックと信号は、グレーで表示しています。
ソフト CDR モードでは、シンクロナイザ・ブロックは非アクティブです。DPA 回路は最適な
DPA クロック位相を選択し、データをサンプリングします。このクロックはビット・スリップ
動作とデシリアライゼーションに使用されます。また、DPA ブロックは、選択された DPA クロ
ック（rx_divfwdclk と呼ばれるデシリアライゼーション・ファクタで分周されている）をデシ
リアライズされたデータとともに FPGA ファブリックに転送します。このクロック信号は、ペリ
フェラル・クロック（PCLK）・ネットワーク上に出力されます。
ソフト CDR モードを使用する場合、DPA がトレーニングされた後に rx_reset ポートをアサー
トしないでください。DPA は PLL から継続的に新しい位相タップを選択し、基準クロックと着
信データ間の PPM（Parts Per Million）差をトラックします。
すべての LVDS チャネルはソフト CDR モードで使用することができ、 Arria 10 デバイス・ファ
ミリの PCLK ネットワークを使用して FPGA ファブリックをドライブすることができます。ソ
フト CDR モードでは、アップストリーム・トランスミッタとローカル・レシーバの入力基準ク
ロック間の PPM 差をトラックするために DPA が継続的に位相を変更するため、rx_dpa_locked
信号は無効です。ただし、rx_dpa_locked 信号を使用して、DPA がデータをキャプチャするにあ
たって最適な位相タップを選択したことを示す初期 DPA ロック状態を判断することができま
す。rx_dpa_locked 信号は、ソフト CDR モードで動作しているときにディアサートすることが
予測されます。また、I/O PLL によって生成されるパラレル・クロックの rx_outclock も FPGA
ファブリックに転送されます。
ソフト CDR モードでは、LVDS インスタンスのすべてのレシーバ・チャネルを 1 つの I/O バン
クに配置する必要があります。各 I/O バンクは最大 12 個の PCLK リソースを有しているため、
各 LVDS インスタンスは最大 12 個のソフト CDR チャネルをサポートすることができます。
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5-68
A10-IOHSIO
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Arria 10 デバイスの PLL とクロッキング
関連情報
• 5-89 ページの ガイドライン: ソフト CDR モードの LVDS SERDES ピン・ペア
• 4-9 ページの ペリフェラル・クロック・ネットワーク
PCLK ネットワークについての詳細を提供します。
Arria 10 デバイスの PLL とクロッキング
パラレル・クロック（rx_outclock と tx_outclock）と高速クロック（diffioclk）を生成するた
めに、 Arria 10 デバイスは、高速差動 I/O レシーバ及びトランスミッタのチャネルで I/O PLL を
提供します。
関連情報
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-68 ページの 差動トランスミッタのクロッキング
5-69 ページの 差動レシーバのクロッキング
5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
5-70 ページの ガイドライン：PLL からの高速クロックを使用して、LVDS SERDES のみをク
ロックする
• 5-70 ページの ガイドライン：DPA がイネーブルされた差動チャネルのピン配置
各 I/O バンクは独自の PLL が含まれています。 I/O バンク PLL は、同じバンク内のすべてのレ
シーバとトランスミッタのチャネルを駆動し、隣接する I/O バンクでのトランスミッタ・チャネ
ルすることができます。しかし、I/O バンク PLL は、非隣接する I/O バンク内の別の I/O バンク
または送信チャネルでのレシーバ・チャネルをドライブすることはできません。
• 5-73 ページの 外部 PLL モードの LVDS インタフェース
•
•
•
•
•
差動トランスミッタのクロッキング
I/O PLL は、ロード及びシフト・レジスタをクロックするロード・イネーブル（LVDS_LOAD_EN）
信号と diffioclk 信号（シリアル・データ・レートで実行するクロック）を生成します。シリア
ライゼーション・ファクタは、Quartus II ソフトウェアを使用して x3、x4、x5、x6、x7、x8、x9、
または x10 にスタティックに設定することができます。ロード・イネーブル信号はシリアライゼ
ーション・ファクタ設定からから派生します。
任意の Arria 10 トランスミッタ・データ・チャネルをコンフィギュレーションして、ソース・シ
ンクロナス・トランスミッタ・クロック出力を生成することができます。この柔軟性により、出
力クロックをデータ出力の近くに配置してボード・レイアウトを簡略化し、クロックとデータ間
のスキューを低減することができます。
アプリケーションごとに、特定のクロック-データ・アラインメントまたはデータ・レート-クロ
ック・レート・ファクタが必要になる場合があります。これらの設定は、Quartus II の Parameter
Editor でスタティックに指定することができます。
• トランスミッタは、デバイスの各のスピード・グレードがサポートする最大周波数と同じレ
ートでクロック信号を出力できます。
• 出力クロックは、シリアライゼーション・ファクタに応じて、1、2、4、6、8、または 10 の
ファクタで分周することができます。
• データに関連するクロックの位相は、0°または 180°（エッジまたは中央揃え）に設定するこ
とができます。I/O PLL は、45°の増分でその他の位相シフトの追加のサポートを提供します。
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差動レシーバのクロッキング
5-69
図 5-42: クロック出力モードのトランスミッタ
次の図は、クロック出力モードのトランスミッタを表しています。クロック出力モードでは、
LVDS チャネルをクロック出力チャネルとして使用することができます。
Transmitter Circuit
Series
Parallel
FPGA
Fabric
I/O
PLL
Txclkout+
Txclkout–
diffioclk
LVDS_LOAD_EN
関連情報
• 5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
• 5-68 ページの Arria 10 デバイスの PLL とクロッキング
差動レシーバのクロッキング
I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロック
は、I/O PLL からのクロックの 1 つを自動的に選択し、各チャネル上の着信データをアラインメ
ントします。
シンクロナイザ回路は、DPA クロックとデータ・リアラインメント・ブロック間の位相差を補
正する 1 ビット幅 x 6 ビット深度の FIFO バッファです。必要に応じて、ユーザー・コントロー
ルのデータ・リアラインメント回路はシリアル・ビット・ストリームに 1 ビットのレイテンシを
挿入し、ワード境界をアラインメントします。デシリアライザはシフト・レジスタとパラレル・
ロード・レジスタを有しており、内部ロジックに最大 10 ビットを送信します。
トランスミッタ及びレシーバ LVDS チャネルを接続するフィジカル・メディアでは、シリアル・
データ及びソース・シンクロナス・クロック間のスキューが生じる可能性があります。各 LVDS
チャネルとクロック間の瞬間的なスキューは、レシーバで見られるデータ及びクロック信号のジ
ッタによって異なります。3 つの異なるモード（非 DPA、DPA、及びソフト CDR）は、ソース・
シンクロナス・クロック（非 DPA、DPA） / 基準クロック（ソフト CDR）とシリアル・データ
間のスキューを補償するにあたって異なるオプションを提供します。
非 DPA モードでは、スキューを補償するために、ソース・シンクロナス・クロックと受信シリ
アル・データ間の最適な位相をスタティックに選択することができます。DPA モードでは、ソ
ース・シンクロナス・クロックと受信シリアル・データ間のスキューを補償するために、DPA
回路が自動的に最適な位相を選択します。ソフト CDR モードは、チップ間の同期及び非同期ア
プリケーションと SGMII プロトコルの短距離ボード間アプリケーションのための機会を提供し
ます。
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5-70
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ガイドライン：LVDS に整数 PLL モードの PLL を使用する
注: 非 DPA モードのみ、手動でのスキュー調整が必要です。
関連情報
• 5-70 ページの ガイドライン：LVDS に整数 PLL モードの PLL を使用する
• 5-68 ページの Arria 10 デバイスの PLL とクロッキング
ガイドライン：LVDS に整数 PLL モードの PLL を使用する
各 I/O バンクは、LVDS チャネルをドライブする独自の PLL を有します。LVDS チャネルをドラ
イブするには、整数 PLL モードの PLL を使用する必要があります。
関連情報
5-68 ページの Arria 10 デバイスの PLL とクロッキング
ガイドライン：PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする
PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的としま
す。コア・ロジックをドライブできる周波数は PLL FOUT 仕様で制限されるため、その他のロジ
ックをドライブするために高速クロックを使用しないでください。
FOUT 仕様についての詳細は、デバイス・データシートを参照してください。
関連情報
• PLL 仕様
• 5-68 ページの Arria 10 デバイスの PLL とクロッキング
ガイドライン：DPA がイネーブルされた差動チャネルのピン配置
各 I/O バンクは独自の PLL が含まれています。 I/O バンク PLL は、同じバンク内のすべてのレ
シーバとトランスミッタのチャネルを駆動し、隣接する I/O バンクでのトランスミッタ・チャネ
ルすることができます。しかし、I/O バンク PLL は、非隣接する I/O バンク内の別の I/O バンク
または送信チャネルでのレシーバ・チャネルをドライブすることはできません。
DPA がイネーブルされた差動トランスミッタ・チャネルをドライブする PLL
差動トランスミッタでは、PLL は隣接する I/O バンク内の差動トランスミッタ・チャネルをドラ
イブすることができます。ただし、PLL は隣接しない I/O バンクのチャネルをドライブすること
はできません。
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ガイドライン：DPA がイネーブルされた差動チャネルのピン配置
5-71
図 5-43: DPA がイネーブルされた差動トランスミッタ・チャネルをドライブする PLL
Valid: PLL driving transmitter channels in
adjacent banks
Invalid: PLL driving transmitter channels
across banks
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
PLL
PLL
Bank A
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff Channel
Diff TX
Diff Channel
Diff TX
Diff Channel
PLL
PLL
Bank B
Diff TX
Diff Channel
Diff TX
Diff Channel
Diff TX
Diff Channel
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
PLL
Bank C
PLL
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Diff TX
Bank A
Bank B
Bank C
DPA がイネーブルされた差動レシーバ・チャネルをドライブする PLL
差動レシーバでは、PLL は同じ I/O バンク内のすべてのチャネルをドライブすることができます
が、バンク全体をドライブすることはできません。
I/O バンクの各差動レシーバは、クロックの位相を関連するチャネルのデータ位相にアラインメ
ントするための専用 DPA 回路を有します。バンク内の DPA チャネルをイネーブルする場合、バ
ンク内でシングルエンド I/O 及び差動 I/O 規格の両方を使用することができます。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-72
A10-IOHSIO
2015.05.04
ガイドライン：DPA がイネーブルされた差動チャネルのピン配置
DPA の使用量は、高速差動レシーバ・チャネルの配置にいくつかの制約が追加されます。配置
のガイドライン違反がある場合の Quartus II コンパイラは、自動的にデザインと問題のエラー・
メッセージをチェックします。適切な高速 I/O 動作を保証するためのガイドラインに従ってく
ださい。
図 5-44: DPA がイネーブルされた差動レシーバ・チャネルをドライブする PLL
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
PLL
Bank A
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
PLL
Bank B
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA-enabled Diff RX
DPA がイネーブルされた差動トランスミッタ・チャネルと差動レシーバ・チャネルをドライブする
インタリーブされた PLL
バンクに同時に差動トランスミッタ・チャネル及び DPA がイネーブルされるレシーバ・チャネ
ルを使用する場合、PLL でドライブされるトランスミッタ・チャネルは、異なる PLL でドライブ
される受信チャネルと交互に配置することができます。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
外部 PLL モードの LVDS インタフェース
5-73
図 5-45: DPA がイネーブルされた差動トランスミッタ・チャネルと差動レシーバ・チャネルをドラ
イブするインタリーブされた PLL
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
PLL
Bank A
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
Bank B
PLL
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
DPA-enabled Diff RX
Diff TX
注: SERDES 差動チャネルと同じパッド・グループ番号を有する I/O バンク内には、ダブル・デ
ータ・レート I/O（DDIO）出力ピンを配置することができます。ただし、レシーバ SERDES
差動チャネルと同じパッド・グループ番号を有する I/O バンク内に SDR I/O 出力ピンを配置
することはできません。ユーザーは FPGA ファブリック内に入力レジスタを実装する必要
があります。
関連情報
5-68 ページの Arria 10 デバイスの PLL とクロッキング
外部 PLL モードの LVDS インタフェース
アルテラの LVDS SERDES IP コアのパラメータ・エディタは、Use External PLL オプションで
LVDS インタフェースを実装するためのオプションを提供します。このオプションをイネーブ
ルすると、異なるデータ・レート、ダイナミック位相シフト、及びその他の設定をサポートする
ための PLL のダイナミックなリコンフィギュレーションといった PLL 設定を制御することがで
きます。また、さまざまなクロック及びロード・イネーブル信号を生成するために、アルテラ
IOPLL IP コアをインスタンス化する必要があります。
アルテラ LVDS SERDES トランスミッタ及びレシーバで Use External PLL オプションをイネーブ
ルする場合、アルテラ IOPLL IP コアから次の信号が必要になります。
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Altera Corporation
5-74
A10-IOHSIO
2015.05.04
アルテラ LVDS SERDES IP コアとアルテラ IOPLL の信号インタフェース
• アルテラ LVDS SERDES トランスミッタ及びレシーバの SERDES へのシリアル・クロック入力
• アルテラ LVDS SERDES トランスミッタ及びレシーバの SERDES へのロード・イネーブル
• トランスミッタ FPGA ファブリック・ロジックをクロックするために使用されるパラレル・
クロックとレシーバに使用されるパラレル・クロック
• アルテラ LVDS SERDES レシーバの非同期 PLL リセット・ポート
• アルテラ LVDS SERDES レシーバの DPA 及びソフト CDR モードの PLL、VCO 信号
関連情報
•
•
•
•
•
Altera LVDS SERDES IP Core User Guide
5-68 ページの Arria 10 デバイスの PLL とクロッキング
5-74 ページの アルテラ LVDS SERDES IP コアとアルテラ IOPLL の信号インタフェース
5-75 ページの 外部 PLL モードのアルテラ IOPLL パラメータ値
5-78 ページの アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
アルテラ LVDS SERDES IP コアとアルテラ IOPLL の信号インタフェース
表 5-33: アルテラ IOPLL とアルテラ LVDS SERDES IP コア間の信号インタフェース
に ALTPLL メガファンクションの出力ポートと ALTLVDS トランスミッタ及びレシーバの入力ポート間
の信号インタフェースをリストします。
アルテラ IOPLL IP コアから
アルテラ LVDS SERDES トラン
スミッタへ
アルテラ LVDS SERDES レシーバへ
[0]（シリアル・クロック ext_fclk
（トランスミッタへ ext_fclk（トランスミッタへのシリア
出力信号）
のシリアル・クロック入力） ル・クロック入力）
• PLL で outclk0 使用し
て、この信号を設定し
てください。
• Enable access
to PLL LVDS_CLK/
LOADEN output port
オンにします。
シリアル・クロック出力
（outclk0）は、アルテラ
LVDS SERDES トランス
ミッタ及びレシーバ上で
ext_fclk のみドライブ
することができます。な
お、このクロックはコ
ア・ロジックをドライブ
することはできません。
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Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
外部 PLL モードのアルテラ IOPLL パラメータ値
アルテラ IOPLL IP コアから
loaden [0]（ロード・イ
ネーブル出力）
アルテラ LVDS SERDES トラン
スミッタへ
5-75
アルテラ LVDS SERDES レシーバへ
ext_loaden（トランスミッタ ext_loaden（デシリアライザのためのロ
へのロード・イネーブル）
ード・イネーブル）
• PLL で outclk1 を使用
して、この信号を設定
します。
• Enable access to PLL
LVDS_CLK/LOADEN
output port をオンに
します。
パラレル・クロック出力 ext_coreclock（パラレル・ ext_coreclock (パラレル・コア・クロッ
（outclk2）
コア・クロック）
ク)
ロック
—
pll_areset（非同期
16、7、0
—
ext_vcoph
• この信号は、DPA また
はソフト CDR モード
でのみ LVDS レシー
バのために必要とさ
れます。
• PLL で Specify VCO
frequency をオンし
て、VCO 周波数値を
指定することによっ
て、この信号を設定し
ます。
• Enable access to PLL
DPA output port をオ
ンします。
ト）
PLL リセット・ポー
この信号は、DPA またはソフト CDR モ
ードでのみ LVDS レシーバのために必
要とされます。
注: ソフト SERDES では、異なるクロッキング要件が必要です。
関連情報
• Altera LVDS SERDES IP Core User Guide
ソフト SERDES の異なるクロッキング要件についての詳細を提供します。
• 5-73 ページの 外部 PLL モードの LVDS インタフェース
外部 PLL モードのアルテラ IOPLL パラメータ値
次の例は、アルテラ IOPLL IP コアを使用してアルテラ LVDS SERDES の出力クロックを生成する
にあたってのクロッキング要件を示しています。なお、例では、クロックとデータはデバイスの
ピンでエッジ・アラインメントされるという仮定で位相シフトを設定しています。
注: 他のクロック及びデータの位相関係については、外部 PLL モード・オプションを使用せず
に、最初にアルテラ LVDS SERDES インタフェースをインスタンス化することを推奨します。
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Altera Corporation
5-76
A10-IOHSIO
2015.05.04
外部 PLL モードのアルテラ IOPLL パラメータ値
Quartus II ソフトウェアの IP コアをコンパイルし、各クロック出力の周波数、位相シフト、
及びデューティ・サイクルの設定に留意します。これらの設定をアルテラ IOPLL IP コアの
パラメータ・エディタに入力し、当該の出力をアルテラ LVDS SERDES IP コアに接続します。
表 5-34: 例：アルテラ IOPLL IP コアを使用した出力クロックの生成（DPA 及びソフト CDR モードなし)
次の表は、DPA 及びソフト CDR モードを使用していない場合に、アルテラ IOPLL IP コアを使用して 3
つの出力クロックを生成するにあたって、アルテラ IOPLL パラメータ・エディタで設定可能なパラメー
タ値をリストしています。
パラメータ
outclk0
outclk1
outclk2
（アルテラ LVDS SERDES トラ （アルテラ LVDS SERDES トラ （トランスミッタとレシーバ両
ンスミッタまたはレシーバの ンスミッタまたはレシーバの 方のパラレル・データ・レジス
ext_fclk ポートに接続しま ext_loaden ポートに接続しま タのコア・クロックとして使用
し、アルテラ LVDS SERDES の
す）
す）
ext_coreclock ポートに接続
します）
周波数
データ・レート
データ・レート / シリアライ データ・レート / シリア
ゼーション・ファクタ
ライゼーション・ファク
タ
位相シフ
ト
–180°
（デシリアライゼーショ
[
–180 / シリアライゼーシ
ン・ファクタ– 1）/デシリア ョン・ファクタ
ライゼーション・ファクタ]
（シリアライゼーショ
x 360°
ン・ファクタで割った
outclk0 位相シフト）
デューテ 50%
ィ・サイク
ル
100 / シリアライゼーショ
ン・ファクタ
50%
RSKM の式を使用する位相シフトの計算では、入力クロックとシリアル・データはエッジ・アラ
インメントされていると仮定します。–180°の位相シフトをサンプリング・クロック（c0）に導
入すると、次の図に示されるように、入力データは outclk0 に対して確実に中央に揃えられます。
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Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
5-77
外部 PLL モードのアルテラ IOPLL パラメータ値
図 5-46: 外部 PLL インタフェース信号の位相関係
refclk
VCO clk
(internal PLL clk)
lvds_clk[0]
(-180° phase shift)
loaden[0]
(324° phase shift)
outclk2
(-18° phase shift)
RX serial data
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
tx_outclk
TX serial data
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
表 5-35: 例：アルテラ IOPLL IP コアを使用した出力クロックの生成（DPA 及びソフト CDR モード）
次の表は、DPA 及びソフト CDR モードを使用している場合に、アルテラ IOPLL IP コアを使用して 4 つ
の出力クロックを生成するにあたって、アルテラ IOPLL パラメータ・エディタで設定可能なパラメータ
値をリストしています。DPA 及びソフト CDR モードを使用している場合、アルテラ IOPLL の locked
出力ポートを反転し、アルテラ LVDS SERDES IP コアの pll_areset ポートに接続する必要があります。
パラメー
タ
outclk0
（アルテラ LVDS
SERDES トランスミッ
タまたはレシーバの
ext_fclk ポートに接
続します）
outclk1
outclk2
VCO 周波数
（アルテラ LVDS
（トランスミッタとレシ
（アルテラ LVDS
SERDES トランスミッ ーバ両方のパラレル・デ
SERDES の ext_
タまたはレシーバの ータ・レジスタのコア・ vcoph[7..0]ポートに
ext_loaden ポートに クロックとして使用し、
接続します）
アルテラ LVDS SERDES
接続します）
の ext_coreclock ポ
ートに接続します）
周波数 データ・レート
データ・レート / シリ データ・レート / シリ データ・レート
アライゼーション・フ アライゼーション・フ
ァクタ
ァクタ
位相シ –180°
フト
（デシリアライゼー
[
–180 / シリアライゼ —
ション・ファクタ– 1） ーション・ファクタ
/デシリアライゼーシ
（シリアライゼーショ
ョン・ファクタ] x 360°
ン・ファクタで割った
outclk0 位相シフト）
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5-78
A10-IOHSIO
2015.05.04
アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
パラメー
タ
outclk0
（アルテラ LVDS
SERDES トランスミッ
タまたはレシーバの
ext_fclk ポートに接
続します）
デュー 50%
ティ・
サイク
ル
outclk1
VCO 周波数
outclk2
（アルテラ LVDS
（トランスミッタとレシ
（アルテラ LVDS
SERDES トランスミッ ーバ両方のパラレル・デ
SERDES の ext_
タまたはレシーバの ータ・レジスタのコア・ vcoph[7..0]ポートに
ext_loaden ポートに クロックとして使用し、
接続します）
アルテラ LVDS SERDES
接続します）
の ext_coreclock ポ
ートに接続します）
100 / シリアライゼー 50%
ション・ファクタ
—
関連情報
• 5-82 ページの 非 DPA モードのレシーバ・スキュー・マージン
位相シフトの計算に使用される RSKM 式
• 5-73 ページの 外部 PLL モードの LVDS インタフェース
アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
図 5-47: アルテラ IOPLL IP コアと LVDS インタフェース（DPA 及びソフト CDR モードなし）
次の図は、DPA 及びソフト CDR モードを使用していない場合のアルテラ IOPLL とアルテラ
LVDS SERDES IP コア間の接続を表しています。
FPGA Fabric
LVDS Transmitter
Transmitter
Core Logic
D
Q
(Altera LVDS SERDES)
tx_in
tx_coreclk
LVDS Receiver
rx_coreclk
Receiver
Core Logic
Altera Corporation
ext_fclk
ext_loaden
ext_coreclock
(Altera LVDS SERDES)
Q
lvds_clk[0]
loaden[0]
outclk2
locked
Altera IOPLL
refclk
rst
D
rx_out
ext_fclk
ext_loaden
ext_coreclock
pll_areset
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A10-IOHSIO
2015.05.04
アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
5-79
図 5-48: アルテラ IOPLL IP コアと LVDS インタフェース（DPA）
次の図は、DPA を使用している場合のアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接
続を表しています。locked 出力ポートは反転し、pll_areset ポートに接続する必要があります。
FPGA Fabric
LVDS Transmitter
D
Transmitter
Core Logic
Q
(Altera LVDS SERDES)
tx_in
tx_coreclk
ext_fclk
ext_loaden
ext_coreclock
LVDS Receiver
rx_coreclk
(Altera LVDS SERDES)
Q
Receiver
Core Logic
D
lvds_clk[0]
loaden[0]
outclk2
phout[7..0]
Altera IOPLL
refclk
rst
locked
ext_fclk
ext_vcoph[7..0]
rx_out
ext_loaden
ext_coreclock
pll_areset
図 5-49: アルテラ IOPLL IP コアと LVDS インタフェース（ソフト CDR モード）
次の図は、ソフト CDR モードを使用している場合のアルテラ IOPLL とアルテラ LVDS SERDES
IP コア間の接続を表しています。locked 出力ポートは反転し、pll_areset ポートに接続する必
要があります。
FPGA Fabric
LVDS Transmitter
Transmitter
Core Logic
D
Q
tx_in
tx_coreclk
ext_fclk
ext_loaden
ext_coreclock
LVDS Receiver
rx_coreclk
Receiver
Core Logic
(Altera LVDS SERDES)
(Altera LVDS SERDES)
Q
D
lvds_clk[0]
loaden[0]
outclk2
phout[7..0]
locked
Altera IOPLL
refclk
rst
ext_fclk
ext_vcoph[7..0]
rx_out
ext_loaden
rx_divfwdclk
ext_coreclock
pll_areset
アルテラ IOPLL IP コアを生成する際、LVDS 補償モードを使用します。rst のインスタンス化は
オプションです。
ポートは、外部 PLL モードの LVDS レシーバで自動的にイネーブルされます。こ
のポートが前の図に示されている通りに接続されていない場合、Quartus II コンパイラがエラ
ー・メッセージを出力します。
ext_coreclock
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-80
A10-IOHSIO
2015.05.04
Arria 10 デバイスのタイミングと最適化
関連情報
5-73 ページの 外部 PLL モードの LVDS インタフェース
Arria 10 デバイスのタイミングと最適化
ソース・シンクロナスのタイミングの見積もり
ここでは、 Arria 10 デバイス・ファミリにおけるソース・シンクロナス信号方式のタイミング見
積もり、波形、及び仕様について説明します。
LVDS I/O 規格は、データの高速伝送を可能にし、システム全体の性能向上を実現します。高速
のシステム性能を活用するには、これらの高速信号のタイミングを解析する必要があります。差
動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。
ソース・シンクロナス・タイミング解析は、クロック出力セットアップ時間ではなく、データと
クロック信号間のスキューに基づきます。高速差動データ伝送には、IC ベンダによって提供さ
れるタイミング・パラメータを使用する必要があり、ボード・スキュー、ケーブル・スキュー、
及びクロック・ジッタによる強い影響を受けます。
この項では、ソース・シンクロナス差動データ方向タイミング・パラメータ、 Arria 10 デバイ
ス・ファミリのタイミング制約の定義、及びデザインの最大性能を決定するにあたってのタイミ
ング・パラメータの使用方法を定義します。
差動データ方向
外部クロックと受信データの間には一定の関係があります。1 Gbps 及び 10 のシリアライゼーシ
ョン・ファクタでの動作では、外部クロックは 10 で逓倍されます。PLL のフェーズ・アライン
メントは、各データ・ビットのサンプリング・ウィンドウと一致するよう設定することができま
す。データは逓倍されたクロックの立ち下がりエッジでサンプリングされます。
図 5-50: QuartusII ソフトウェアにおけるビット方向
次の図は、x10 モードのデータ・ビット方向を表しています。
incloc k/outcloc k
data in
MSB
9
10 LVDS Bits
8
7
6
5
4
3
2
1
LSB
0
差動 I/O のビット位置
高い周波数でのデータ伝送を成功させるには、データの同期が必要です。
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Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
5-81
差動ビットの命名規則
図 5-51: 1 つの差動チャネルのビット・オーダとワード境界
次の図は、チャネル動作のデータ・ビット方向を表しています。この図は以下の条件に基づいて
います。
• シリアライゼーション・ファクタはクロックの逓倍係数に等しい。
• フェーズ・アラインメントはエッジ・アラインメントを使用する。
• 動作はハード SERDES に実装される。
Transmitter Channel Operation (x8 Mode)
tx_outclock
tx_out
X
X
X
Previous Cycle
X X X X
7 6
MSB
X
Current Cycle
5 4 3
2
1
0
LSB
X
Next Cycle
X X X
X
X
X
X
X
X
Receiver Channel Operation (x8 Mode)
rx_inclock
rx_in
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
rx_outclock
XXXXXXXX
rx_out [7..0]
XXXXXXXX
XXXX7654
3210XXXX
注：上図の波形は単に機能的な波形を示しており、タイミング情報を伝えるものではありません。
その他のシリアライゼーション・ファクタは、Quartus II ソフトウェアのツールを使用してワー
ド内のビット位置を検索します。
差動ビットの命名規則
次の表は、18 個の差動チャネルの差動ビットの命名規則をリストしています。MSB 及び LSB の
位置は、システムで使用されるチャネルの数に応じて増加します。
表 5-36: 差動ビットの命名
次の表は、18 個の差動チャネルの差動ビットの命名規則をリストしています。MSB 及び LSB の位置は、
システムで使用されるチャネルの数に応じて増加します。
レシーバ・チャネル・データ数
内部 8 ビット・パラレル・データ
最上位ビット（MSB）の位置
最下位ビット（LSB）の位置
1
7
0
2
15
8
3
23
16
4
31
24
5
39
32
6
47
40
7
55
48
8
63
56
9
71
64
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-82
A10-IOHSIO
2015.05.04
トランスミッタのチャネル間スキュー
レシーバ・チャネル・データ数
内部 8 ビット・パラレル・データ
最上位ビット（MSB）の位置
最下位ビット（LSB）の位置
10
79
72
11
87
80
12
95
88
13
103
96
14
111
104
15
119
112
16
127
120
17
135
128
18
143
136
トランスミッタのチャネル間スキュー
レシーバ・スキュー・マージンの計算では、ソース・シンクロナス差動インタフェースの Arria 10
トランスミッタに基づいた重要なパラメータであるトランスミッタのチャネル間スキュー
（TCCS）を使用します。
• TCCS は、TCO のばらつきやクロック・スキューをを含む、最速のデータ出力遷移と最低速の
データ出力遷移間の差です。
• LVDS トランスミッタでは、TimeQuest タイミング・アナライザは、Quartus II Compilation
Report の TCCS レポート（report_TCCS）で TCCS の値を提供します。このレポートはシリア
ル出力ポートの TCCS の値を示します。
• また、TCCS の値はデバイス・データシートから取得することもできます。
Arria 10 デバイスのためには、840 Mbps を超えるデータ・レートでの非 DPA レシーバとのイン
タフェース時にチャネル間スキューを改善するために、各 LVDS チャネルのトレース・レングス
を調整するために PCB トレース補償を行います。 Quartus II ソフトウェア・フィッタ・レポー
ト・パネルでは、 Arria 10 デバイスの各トレースに追加する必要があり、遅延の量を報告しま
す。LVDS トランスミッタ/レシーバ・パッケージ・スキュー補正パネルで公開推奨トレース遅延
番号を使用して、手動で LVDS チャネル間のタイミングバジェットを満たし、チャネル間スキュ
ーを低減するために、PCB ボードのトレースにスキューを補償することができます。
関連情報
• 高速 I/O 規格
• Altera LVDS SERDES IP Core User Guide
LVDS トランスミッタ / レシーバのパッケージ・スキュー補償レポート・パネルについての詳
細を提供します。
非 DPA モードのレシーバ・スキュー・マージン
LVDS レシーバの各モードは異なる仕様を使用し、正しく受信したシリアル・データをサンプリ
ングする機能を決定する際に役立ちます。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
非 DPA モードのレシーバ・スキュー・マージン
5-83
• DPA モードでは、レシーバ・スキュー・マージン（RSKM）ではなく、DPA ジッタ許容値を
使用します。
• 非 DPA モードでは、レシーバのデータ・パスにおける高速ソース・シンクロナス差動信号に
RSKM、TCCS、及びサンプリング・ウィンドウ（SW）仕様を使用します。
図 5-52: RSKM の式
次の式は、RSKM、TCCS、及び SW 間の関係を示しています。
式に使用される規則
• RSKM—レシーバのクロック入力とデータ入力サンプリング・ウィンドウ間のタイミング・マ
ージン。
• TUI（Time Unit Interval）—シリアル・データの期間。
• SW—LVDS レシーバによってデータが正しくサンプリングされたことを確認するために、入
力データが安定していなければならない期間。SW はデバイス・プロパティであり、デバイス
のスピード・グレードによって異なります。
• TCCS—同じ PLL によってドライブされるチャネル全体の tCO のばらつきやクロック・スキュ
ーを含む、最速の出力エッジと最低速の出力エッジ間のタイミング差。クロックは TCCS 測
定に含まれます。
データ・レートとデバイスが与えられた LVDS レシーバがデータを正しくサンプリングできるか
どうかを決定するにあたって、RSKM の値を計算する必要があります。正の RSKM の値は、LVDS
レシーバがデータを正しくサンプリングできることを示し、負の RSKM の値は、LVDS レシーバ
がデータを正しくサンプリングできないことを示します。
Arria 10 デバイスにおける I/O と高速 I/O
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5-84
A10-IOHSIO
2015.05.04
非 DPA モードのレシーバ・スキュー・マージン
図 5-53: 非 DPA モードの差動高速タイミング図及びタイミング見積もり
次の図は、RSKM、TCCS、及びレシーバの SW の関係を表しています。
Timing Diagram
External
Input Clock
Time Unit Interval (TUI)
Internal
Clock
TCCS
Receiver
Input Data
TCCS
RSKM
SW
tSW (min)
Bit n
Timing Budget
Internal
Clock
Falling Edge
RSKM
tSW (max)
Bit n
TUI
External
Clock
Clock Placement
Internal
Clock
Synchronization
Transmitter
Output Data
TCCS
RSKM
RSKM
TCCS
2
Receiver
Input Data
SW
LVDS レシーバでは、Quartus II ソフトウェアは非 DPA LVDS モードの SW、TUI、及び RSKM の
値を示す RSKM レポートを提供します。
• TimeQuest タイミング・アナライザの report_RSKM コマンドを実行することにより、RSKM
レポートを生成することができます。RSKM レポートは、TimeQuest タイミング・アナライ
ザ・セクションの Quartus II Compilation Report 内で取得することができます。
• RSKM 値を取得するには、TimeQuest タイミング・アナライザの Constraints メニューで入力
遅延を LVDS レシーバに割り当てます。入力遅延は、基準クロックに対して、LVDS レシー
バ・ポートにおけるデータの到達時間に応じて決定されます。
• Set Input Delay オプションのパラメータ設定で入力遅延を設定する場合、LVDS レシーバを供
給するソース・シンクロナス・クロックをリファレンスするクロックにクロック名を設定し
ます。
• TimeQuest タイミング・アナライザで入力遅延を設定しない場合、レシーバのチャネル間スキ
ューのデフォルトはゼロになります。
• set_input_delay コマンドを使用して、.sdc（Synopsys Design Constraint）ファイルで入力
遅延を直接設定することもできます。
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Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
TimeQuest タイミング・アナライザを使用した入力遅延の LVDS レシーバへの割り
当て
5-85
例 5-1: RSKM の計算例
この例は、200 ps のボード・チャネル間スキューのある 1 Gbps データ・レートでの Arria 10
デバイスの RSKM 計算を示しています。
•
•
•
•
•
TCCS = 100 ps（特性評価待ち）
SW = 300 ps（特性評価待ち）
TUI = 1000 ps
RCCS の合計 = TCCS + ボード・チャネル間スキュー = 100 ps + 200 ps = 300 ps
RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps
RSKM は 0 ps よりも大きいため、レシーバの非 DPA モードは正しく動作します。
関連情報
• Altera LVDS SERDES IP Core User Guide
LVDS トランスミッタ / レシーバのパッケージ・スキュー補償レポート・パネルについての詳
細を提供します。
• Quartus II TimeQuest タイミング・アナライザ
.sdc コマンドと TimeQuest タイミング・アナライザについての詳細を提供します。
TimeQuest タイミング・アナライザを使用した入力遅延の LVDS レシーバへの割り当て
RSKM を取得するには、TimeQuest タイミング・アナライザの Constraints メニューから適切な入
力遅延を LVDS レシーバに割り当てます。
1. TimeQuest タイミング・アナライザのメニューで、Constraints > Set Input Delay を選択しま
す。
2. Set Input Delay ウィンドウで、プルダウン・メニューを使用して目的のクロックを選択しま
す。クロック名は LVDS レシーバを供給するソース・シンクロナス・クロックを参照する必
要があります。
3. Browse ボタン（Targets フィールドの横）をクリックします。
4. Name Finder ウィンドウで List をクリックし、使用可能なすべてのポートのリストを表示し
ます。設定した入力遅延に応じて LVDS レシーバのシリアル入力ポートを選択し、OK をクリ
ックします。
5. Set Input Delay ウィンドウで、Input delay オプションと Delay value フィールドの適切な値を
設定します。
6. Run をクリックし、これらの値を TimeQuest タイミング・アナライザに組み込みます。
7. から繰り返して、すべての LVDS レシーバ入力ポートに適切な遅延を割り当てます。既に入
力ポートに入力遅延を割り当てており、更に遅延を追加する必要がある場合、Add Delay オプ
ションをオンにします。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-86
A10-IOHSIO
2015.05.04
Arria 10 デバイスにおける I/O 及び高速 I/O の使用
Arria 10 デバイスにおける I/O 及び高速 I/O の使用
Arria 10 デバイスの I/O 及び高速 I/O の一般的なガイドライン
デザインを確実に作成するには、いくつか考慮すべき事項があります。特に注記のない限り、こ
れらのデザイン・ガイドラインはこのデバイス・ファミリのすべてのバリアントに適用されま
す。
5-86 ページの ガイドライン：VREF ソースと VREF ピン
5-86 ページの ガイドライン：3.0 V インタフェーシングにあたってデバイス絶対最大定格に従
う
ガイドライン：VREF ソースと VREF ピン
Arria 10 デバイスでは、以下に示す VREF ピンのガイドラインを参考にしてください。
• Arria 10 デバイスは、内部及び外部 VREF ソースをサポートします。POD12 I/O 規格を使用し
て DDR4 をサポートするために、キャリブレーションを有する内部 VREF を使用することがで
きます。
• すべての I/O バンクには外部 VREF ピンがあり、同じバンク内のすべての I/O に 1 つの外部
VREF ソースを提供します。
• また、バンク内の各 I/O レーンは、独自の内部 VREF ジェネレータを有します。各 I/O レー
ンを個別にコンフィギュレーションし、内部 VREF または I/O バンクの外部 VREF ソースを
使用することができます。同じ I/O レーン内のすべての I/O ピンは、同じ VREF ソースを使
用します。
• 入力、出力、または双方向ピンのどんな組み合わせも VREF ピンの近くに配置することができ
ます。VREF ピンの配置に制限はありません。
• VREF ピンはシングルエンド I/O 規格専用です。VREF ピンをユーザー I/O として使用するこ
とはできません。
VREF ピンのピン・キャパシタンスについての詳細は、デバイス・データシートを参照してくだ
さい。
関連情報
•
•
•
•
•
•
5-5 ページの Arria 10 デバイスにおける I/O 規格の電圧レベル
ピン・キャパシタンス
シングル・エンド I/O 規格の仕様
シングル・エンド SSTL 及び HSTL I/O リファレンス電圧仕様
シングル・エンド SSTL、 HSTL、及び HSUL I/O リファレンス電圧仕様
5-27 ページの Arria 10 デバイスの I/O バンク・アーキテクチャ
ガイドライン：3.0 V インタフェーシングにあたってデバイス絶対最大定格に従う
3.0 V I/O インタフェーシングにデバイスを使用する際、デバイスの信頼性と適切な動作を確保す
るには、デバイスの絶対最大定格に違反しないでください。遷移中の絶対最大定格と最大許容オ
ーバーシュートについての詳細は、デバイス・データシートを参照してください。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混在
ヒン
ト:
5-87
オーバーシュート及びアンダーシュート電圧が仕様の範囲内であることを確認するに
は、IBIS または SPICE シミュレーションを実行します。
シングルエンド・トランスミッタ・アプリケーション
Arria 10 デバイスをトランスミッタとして使用する場合、低速スルーレートと直列終端を使用し
て I/O ピンにおけるオーバーシュートとアンダーシュートを制限します。レシーバで大きな電
圧変動を引き起こす伝送ラインの影響は、ドライバと伝送ライン間のインピーダンス・ミスマッ
チに関連しています。ドライバのインピーダンスを伝送ラインの特性インピーダンスにマッチ
ングさせることによって、オーバーシュート電圧を大幅に低下させることができます。総ドライ
バ・インピーダンスを伝送ラインのインピーダンスにマッチングさせるには、ドライバの近くに
配置されている直列終端抵抗を使用することができます。
シングルエンド・レシーバ・アプリケーション
Arria 10 デバイスをレシーバとして使用する場合、外部クランプ・ダイオードを使用して I/O ピ
ンにおけるオーバーシュート及びアンダーシュート電圧を制限します。
3.0 V I/O 規格は、3.0 V のバンク電源電圧（VCCIO）と 1.8 V の VCCPT 電圧を使用してサポートさ
れます。この方法では、クランプ・ダイオードはオーバーシュート電圧を DC 及び AC 入力電圧
仕様の範囲内で十分にクランプすることができます。クランプされた電圧は、VCCIO とダイオー
ド順方向電圧の合計として表されます。
関連情報
• 5-5 ページの Arria 10 デバイスにおける I/O 規格の電圧レベル
• 絶対最大定格
• 最大許容オーバーシュート/アンダーシュート電圧
電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混在
各 I/O バンクは複数の I/O 規格を同時にサポートすることができます。以下の項では、デバイス
内で非電圧リファレンス形式及び電圧リファレンス形式の I/O 規格を混合するにあたってのガ
イドラインを提供します。
非電圧リファレンス形式の I/O 規格
I/O 規格が I/O バンクの VCCIO レベルをサポートする場合、I/O バンクは異なる I/O 規格アサイ
ンメントを有する複数の入力信号を同時にサポートすることができます。
出力信号では、単一の I/O バンクが VCCIO と同じ電圧でドライブする非電圧リファレンス形式の
出力信号をサポートします。1 つの I/O バンクは 1 つの VCCIO 値のみを有することができます。
そのため、I/O バンクは非電圧リファレンス形式信号の値のみをドライブ・アウトすることがで
きます。
例えば、2.5 V の VCCIO 設定の I/O バンクは、2.5 V 規格の入力と出力、及び 3.0 V の LVCMOS 入
力のみをサポートすることができます。
電圧リファレンス形式の I/O 規格
電圧リファレンス形式の I/O 規格に対応するには、以下の条件を満たす必要があります。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-88
A10-IOHSIO
2015.05.04
電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混合
• 各 Arria 10 FPGA I/O バンクが専用 VREF ピンを有する。
• 各バンクは単一の VCCIO 電圧レベルと単一の電圧リファレンス（VREF）レベルのみ有するこ
とができる。
電圧リファレンス形式の入力バッファは、VCCPT によって電源が供給されます。そのため、シン
グルエンド規格または差動規格に対応する I/O バンクは、以下の条件の下、異なる電圧リファレ
ンス形式の規格をサポートすることができます。
• VREF が同じレベルである。
• オンチップ・パラレル終端（RT OCT）がディセーブルされている。
RT OCT をイネーブルする場合、入力規格の電圧とバンクの VCCIO が一致している必要がありま
す。
この機能により、2.5 V 以下の VCCIO を有する I/O バンクに電圧リファレンス形式の入力信号を
配置することができます。たとえば、HSTL-15 入力ピンは VCCIO が 2.5 V の I/O バンクに配置す
ることができます。ただし、RT OCT がイネーブルされた電圧リファレンス形式の入力では、入
力規格の電圧を一致させるために I/O バンクの VCCIO が必要です。VCCIO が 2.5 V のとき、RT
OCT は HSTL-15 I/O 規格向けにサポートすることができません。
電圧リファレンス形式の双方向信号及び出力信号は、I/O バンクの VCCIO 電圧と同じである必要
があります。たとえば、VCCIO が 2.5 V の I/O バンクには SSTL-2 出力ピンのみ配置可能です。
電圧リファレンス形式及び非電圧リファレンス形式の I/O 規格の混合
I/O バンクは、各ルール・セットを個別に適用することによって、電圧リファレンス形式及び非
電圧リファレンス形式のピンをサポートすることができます。
例：
• I/O バンクは、SSTL-18 入力及び出力、1.8 V の VCCIO を有する 1.8 V 入力及び出力、0.9 V の
VREF をサポートすることができます。
• I/O バンクは、1.5 V 規格、1.8 V 入力（出力はサポートされない）、及び 1.5 V の VCCIO と 0.75 V
の VREF を有する 1.5 V HSTL I/O 規格をサポートすることができます。
ガイドライン：パワー・シーケンス中に I/O ピンをドライブしない
Arria 10 の I/O バッファは、VCC、VCCPT、及び VCCIO によって電源が供給されます。
Arria 10 デバイスはホット・ソケットをサポートしないため、パワー・アップ及びパワー・ダウ
ン中に外部の I/O ピンをドライブしないでください。これには FPGA 及び HPS の I/O を含むす
べての I/O ピンが含まれます。以下の事項のため、このガイドラインに従ってください。
• 過剰な I/O ピンの電流を防ぐ。
• 引き出される電流を最少限にとどめ、パワー・アップまたはパワー・ダウン中の I/O グリッ
チを防ぐ。
• 2.5 V または 3 V 動作における 3 V I/O バッファの永久的な破損を防ぐ。
関連情報
10-22 ページの パワーアップ・シーケンスとパワーダウン・シーケンス
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
最大 DC 電流制限
5-89
最大 DC 電流制限
Arria 10 デバイスでは、10 個の連続する I/O ピンの最大 DC 電流に制限はありません。
Arria 10 デバイスは、V CCIOElectro-Migration (EM)ルールとデバイスの寿命と信頼性に確保するに
は、すべての I/O 規格のドライブ強度の設定の IR ドロップ・ターゲットに準拠しています。
ガイドライン: アルテラの LVDS SERDES IP コアのインスタンス化
DPA またはソフト CDR モードでは、各 I/ O バンク用に一つだけのアルテラの LVDS SERDES IP
コア・インスタンスをインスタンス化することができます。
関連情報
• 5-17 ページの Arria 10 GX デバイスのモジュラー I/O バンク
• 5-20 ページの Arria 10 GT デバイスのモジュラー I/O バンク
• 5-21 ページの Arria 10 SX デバイスのモジュラー I/O バンク
ガイドライン: ソフト CDR モードの LVDS SERDES ピン・ペア
ソフト CDR モードでのみ特定の LVDS ピンペアを使用することができます。ソフト CDR モー
ドをサポート LVDS ピンペアを決定するために、各デバイスのピン配置ファイルを参照してくだ
さい。
関連情報
• Arria 10 デバイスのピンアウト・ファイル
各 Arria 10 デバイスにピンアウト・ファイルを提供します。SoC デバイスについては、FPGA
ファブリックと HPS に共有される I/O バンクもピンアウト・ファイルにリストされています。
• 5-66 ページの ソフト CDR モード
• 4-9 ページの ペリフェラル・クロック・ネットワーク
PCLK ネットワークについての詳細を提供します。
Arria 10 デバイスにおける I/O と高速 I/O
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Altera Corporation
5-90
A10-IOHSIO
2015.05.04
改訂履歴
改訂履歴
日付
バージョン
2015 年 5 月
2015.05.04
変更内容
• I/O に関するトピック内のステートメントについて、また透明
性を向上させるために、I/O バッファについて更新。
• Arria 10GX 160、GX 220、SX 160、及び SX 220 デバイスの U19
パッケージの I/O リソースの情報を更新:
LVDS I/O 数は 144 から 148 まで更新。
合計 GPIO は 192 から 196 に更新。
LVDS チャネル数は 72 から 74 に更新。
モジュール式 I/O バンク・テーブルに関連したバンク 3A を
追加し、図中のバンク 3C を削除。
• 遅延鎖が分離されていることを明確にするために IOE 構造を
示す図を更新。
• モジュール式 I/O の F27 パッケージのバンク 3A（ヌル～48）と
（48 から null に）3B のための Arria 10 GX 270、GX 320、SX 270、
及び SX 320 デバイスを更新。
•
•
•
•
2015 年 1 月
2014.01.23
• プログラマブル・オープン・ドレイン出力に関するトピックを
追加。
• 透明性を高めるために、差動チャネルのピン配置に関するトピ
ックを再編。
• DPA がイネーブルのトランスミッタ・チャネルを指定した内容
を修正。トランスミッタ・チャネルには DPA はありません。
• 各 I/O バンクに対して 1 つのアルテラの LVDS SERDES IP コ
ア・インスタンスをインスタンス化に関するガイドラインを追
加。
• ソフト CDR モードでのみ特定の LVDS ピンペアの使用に関す
るガイドラインを追加。
• 外部 PLL と LVDS インタフェースの使用法について説明セク
ションの更新
• ：アルテラ IOPLL アルテラ LVDS SERDES IP コアで必要な信
号についての最新情報を
• アルテラ IOPLL IP コアを使用して、出力クロックを生成す
るためのパラメータ値の例を更新しました
• LVDS クロックを更新しました外部 PLL インタフェース信
号の位相関係図。
• アルテラ IOPLL アルテラ LVDS SERDES IP コア間の接続を
示した図を更新。
• LVDS 及び POD12 I/O 規格のためのプリエンファシスを使用す
ることができることを明確にする脚注を追加。 POD12 I/O 規
格は、DDR4 をサポートしています。
Altera Corporation
Arria 10 デバイスにおける I/O と高速 I/O
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A10-IOHSIO
2015.05.04
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
変更内容
• プログラマブル IOE 機能のサポートに関する 3 V I/O バンクの
記述を更新。
• 明確化するため、次の文を追加。
「FPGA I/O バッファとは別に、
Arria 10 の SoC デバイスは異なる I/O 規格をサポートする HPS
I/O バッファを有します。」
• 他の I/O バンクと連続していないことを示すため、各 I/O バン
クの配置図内で I/O バンク 2A を独立させた。
• LVDS I/O 及び SERDES 回路についての記述を更新。各 LVDS
チャネルはビルトイン送信 SERDES 及び受信 SERDES を有する
ことを明確化した。
• オンチップ・クランプ・ダイオードへの参照を削除。Arria 10
デバイスはオンチップ・クランプ・ダイオードを有しません。
適用可能な箇所で外付けのクランプ・ダイオードを使用します。
• トランシーバ I/O バンクの位置について説明している Arria 10
Transceiver PHY User Guide への関連情報リンクを追加。
• I/O のバーティカル・マイグレーションの図を更新。Arria 10
GX 及び Arria 10 SX デバイス間のバーティカル・マイグレーシ
ョンを表示しました。
• 「メガファンクション」をすべて「IP コア」へ更新。
• 「MegaWizard Plug-in Manager」をすべて「パラメータ・エディ
タ」へ更新。
• 「アルテラ PLL IP コア」をすべて「アルテラ IOPLL IP コア」へ
更新。
• 外部 PLL モードで LVDS インタフェースを使用するための信
号名を更新。
•
•
•
•
2013 年 12 月
2013.12.02
Arria 10 デバイスにおける I/O と高速 I/O
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5-91
及び rx_inclock を ext_fclk へ
tx_enable rx_enable を ext_loaden へ
rx_dpaclock を ext_vcoph[7..0]へ
rx_synclock を ext_coreclock へ
tx_inclock
初版
Altera Corporation
6
Arria 10 デバイスでの外部メモリ・インタフェ
ース
2015.05.04
A10-EMI
更新情報
フィードバック
Arria 10 外部メモリ・インタフェースの効率的なアーキテクチャの小型のモジュラーの I/O バン
ク構造内に広い外部メモリ・インタフェースに適合することができます。この機能は、システム
帯域幅の高いレベルをサポートすることができます。
Arria デバイスの前世代に比べて、新しいアーキテクチャおよびソリューションは、次のような
利点を提供します。
• コントローラでのプリクローズ・タイミング、またはコントローラから PHY へのプリクロー
ズ・タイミング
• ピン配置の配置
最大のパフォーマンスと柔軟性のために、アーキテクチャは、キー・インタフェースのためのハ
ード・メモリ・コントローラとハード PHY、およびソフト・マルチ・ポートのフロント・エン
ド（MPFE）の実装を提供しています。
関連情報
• Arria 10 デバイス・ハンドブック：既知の問題
Arria 10 デバイス・ハンドブックの章にて予定される更新をリストします。
• Arria 10 FPGA および SoC の外部メモリ・リソース
Arria 10 の内蔵 TSD の仕様について詳しい情報を提供します。
• 外部メモリ・インタフェース・スペック・エスティメーター
アルテラ・デバイス上に実装した際の外部メモリ・インタフェースの最高性能を見つけ出し、
比較することができるスペック見積もりツールを提供します。
Arria 10 外部メモリ・インタフェース・ソリューションの主な機能
• 解決策は、いくつかのプロトコルのための完全に硬化外部メモリ・インタフェースを提供し
ています。
• デバイスは、デバイスのペリフェリの I/O バンクの代わりに、コア・ロジック・ファブリッ
ク内で混合されている I/O のカラムを備えています。
• シングル・ハードの Nios® II ブロックは、I/O カラム内のすべてのメモリ・インタフェースの
キャリブレーションを行います。
• I/O カラムは、I/O バンクと呼ばれる I/O モジュールのグループから構成されています。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
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www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
6-2
A10-EMI
2015.05.04
Arria 10 デバイスでサポートされるメモリ規格
• 各 I/O バンクは、専用の整数 PLL（IO_PLL）、ハード・メモリ・コントローラ、および遅延ロ
ック・ループが含まれています。
• PHY のクロック・ツリーは、前世代の Arria デバイスに比べて短く、1 つの I/O バンクにのみ
またがります。
• 複数の I/O バンクにまたがるインタフェースはバランスのとれた基準クロック・ネットワー
クを使用して複数の PLL が必要です。
関連情報
6-13 ページの Arria 10 デバイスでの外部メモリ・インタフェース
I/O カラムと I/O バンクのアーキテクチャの詳細情報を提供します。
Arria 10 デバイスでサポートされるメモリ規格
I/O は、既存の、ならびに新しい外部メモリ規格に高いパフォーマンスで対応できるようにデザ
インされています。
表 6-1: ハード・メモリ・コントローラでサポートされるメモリ規格
この表は、ハード・メモリ・コントローラの総体的な性能を示しています。具体的な詳細については、
外部メモリ・インタフェース・スペック・エスティメーターを参照してください。
メモリ規格
DDR4 SDRAM
レート・サポート
クオーター・レート
ハーフ・レート
DDR3 SDRAM
クオーター・レート
ハーフ・レート
DDR3L SDRAM
クオーター・レート
Altera Corporation
ピン・ポン PHY サポ
ート
最大周波数
あり
1,067
—
1,333
あり
1,067
—
1,067
あり
533
—
667
あり
533
—
667
あり
933
—
933
（MHz）
Arria 10 デバイスでの外部メモリ・インタフェース
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A10-EMI
2015.05.04
Arria 10 デバイスでの外部メモリ・インタフェース
6-3
表 6-2: ソフト・メモリ・コントローラでサポートされるメモリ規格
メモリ規格
レート・サポート
最大周波数
（MHz）
RLDRAM 3 (10)
クオーター・レート
1,200
QDR IV SRAM(10)
クオーター・レート
1,067
フル・レート
333
ハーフ・レート
633
QDR II/II+/II+ Xtreme SRAM
表 6-3: ハード・メモリ・コントローラでサポートされるメモリ規格
ハード・プロセッサ・システム（HPS）は Arria 10 SoC デバイスでのみ使用可能です。
メモリ規格
レート・サポート
最大周波数
（MHz）
DDR4 SDRAM
ハーフ・レート
1,333
DDR3 SDRAM
ハーフ・レート
1,067
DDR3L SDRAM
ハーフ・レート
933
関連情報
• 外部メモリ・インタフェース・スペック・エスティメーター
アルテラ・デバイス上に実装した際の外部メモリ・インタフェースの最高性能を見つけ出し、
比較することができるスペック見積もりツールを提供します。
• 6-12 ページの Ping Pong PHY IP
に、ALTGX メガファンクション・ポートの簡単な説明を示します。
Arria 10 デバイスでの外部メモリ・インタフェース
Arria 10 デバイスには、次の外部メモリ・インタフェース幅をサポートすることができます。
• DDR4 および DDR3 用の最大 x144 インタフェースまで
• RLDRAM 3 および QDR II + Xtreme 用の最大 x72 まで
(10)
Arria 10 デバイスは、ハード PHY とソフト・メモリ・コントローラを使用する RLDRAM 3 外部メ
モリ・インタフェースをサポートしています。
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
Altera Corporation
6-4
A10-EMI
2015.05.04
外部メモリ・インタフェース I/O ピンで Arria 10 デバイス
表 6-4: インタフェース幅に必要な I/O バンク
この表は、異なる外部メモリ・インタフェース幅をサポートするために必要な I/O バンク数を示してい
ます。同じ I/O カラムに、I/O バンクを使用して、各シングルのメモリ・インタフェースを実装する必
要があります。
この表はガイドラインであり、これらのインタフェース幅のための最悪のシナリオを表しています。一
部のインタフェースは、完全な I/O バンクを占有されることであり、少ない I/O を使用して実装するこ
とができます。
DDR4 インタフェースを除いて、 アドレス/コマンド ・ピン数の合計が 36 を超えた場合、この表に記載
されている数よりも 1 つの I/O バンクを必要とします。DDR4 インタフェースの場合、
アドレス/コマンド ・ピンの数が 37 を超えた場合、追加の I/O バンクが必要です。
インタフェース幅
I/O バンクの必要数
x8
1
x16, x24, x32, x40
2
x48, x56, x64, x72
3
x80, x88, x96, x104
4
x112, x120, x128, x136
5
x144
6
外部メモリ・インタフェース I/O ピンで Arria 10 デバイス
各 I/O バンクにはメモリ・インタフェース回路が存在します。 Arria 10 デバイスは、差動リー
ド・データ・ストローブおよびクロック動作用の差動入力バッファを提供します。
I/O バンク内のコントローラおよびシーケンサは、アドレス・コマンド（A/C）のみを同じ I/O
バンクの固定 I/O レーンの場所にピンを駆動することができます。 A/C ピンの最小要件は、3 レ
ーンがあります。しかし、I/O バンクのコントローラとシーケンサは（上記および下記）隣接す
る I/O バンク内の I/O のレーンにデータ群を駆動することができます。
メモリ・インタフェースの機能に使用されていないピンは汎用 I/O（GPIO）ピンとして使用でき
ます。
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
A10-EMI
2015.05.04
Arria 10 デバイス・パッケージのメモリ・インタフェース・サポート
6-5
図 6-1: I/O バンクのインタフェースの共有
Sequencer
NIOS II
processor
Data pins
Address command pins (fixed)
Unused (available as GPIO)
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
Memory 2
I/O Bank
Controller
Memory 1
この図は、3 つの I/O バンクによって共有される 2 つの x16 インタフェースの一例を示していま
す。
関連情報
6-13 ページの Arria 10 デバイスでの外部メモリ・インタフェース
I/O カラムと I/O バンクのアーキテクチャの詳細情報を提供します。
Arria 10 デバイス・パッケージのメモリ・インタフェース・サポート
注: I/O バンクの I/O ピンの数、および I/O バンクの利用可能性は、デバイスのパッケージにわ
たって変化します。 48 の I/O ピンでのみの I/O バンクは、外部メモリ・インタフェースに使
用可能です。外部メモリ・インタフェースは、列に連続した I/O バンクに配置する必要があ
るため、I/O バンク 2A は、外部メモリ・インタフェースには使用できません。各デバイス・
パッケージと I/O バンクの連続した場所に使用可能な I/O バンクの詳細については、関連す
る情報を参照してください。
6-6 ページの Arria 10 ECC 付きの DDR3 x32 のパッケージのサポート
6-7 ページの Arria 10 DDR3 x72 のシングル・ランクのパッケージのサポート
6-8 ページの Arria 10 HPS 用の DDR3 x72 のデュアル・ランクのためのパッケージのサポート
6-8 ページの Arria 10 ECC 付の DDR4 x32 用のパッケージのサポート
6-9 ページの Arria 10 DDR4 x72 のシングル・ランクのパッケージのサポート
6-10 ページの Arria 10 DDR4 x72 のデュアル・ランクのためのパッケージのサポート
6-11 ページの Arria 10 HPS 用の DDR4 x72 のシングル・ランクのパッケージのサポート
関連情報
•
•
•
•
5-7 ページの Arria 10 デバイスにおける GPIO バンク、SERDES、及び DPA の位置
5-17 ページの Arria 10 GX デバイスのモジュラー I/O バンク
5-20 ページの Arria 10 GT デバイスのモジュラー I/O バンク
5-21 ページの Arria 10 SX デバイスのモジュラー I/O バンク
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
Altera Corporation
6-6
A10-EMI
2015.05.04
Arria 10 ECC 付きの DDR3 x32 のパッケージのサポート
Arria 10 ECC 付きの DDR3 x32 のパッケージのサポート
ECC（32 ビット・データ+ 8 ビット ECC）と 1 の DDR3 x32 インタフェースをサポートするには、
2 つの I/O バンクが必要です。
表 6-5: デバイスのパッケージごとにサポートされている（ECC 付き）DDR3 x32 インタフェースの数
次の表は、各デバイスのパッケージにサポートできるインタフェースの数を示しています。
注: いくつかのデバイス・パッケージの場合、また、外部メモリ・インタフェースのための 3 VI/O バン
クを使用することができます。しかし、最大のメモリ・インタフェース・クロック周波数は 533 MHz
でキャップされます。高いメモリ・クロック周波数を使用するには、外部メモリ・インタフェース
から 3 V I/O バンクを除外します。
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 160
1
1
2
—
—
—
—
—
—
—
—
—
GX 220
1
1
2
—
—
—
—
—
—
—
—
—
GX 270
—
1
2
3
3
—
—
—
—
—
—
—
GX 320
—
1
2
3
3
—
—
—
—
—
—
—
GX 480
—
—
2
4
3
—
—
—
—
—
—
—
GX 570
—
—
—
4
3
4
5
6
—
—
—
—
GX 660
—
—
—
4
3
4
5
6
—
—
—
—
GX 900
—
—
—
4
—
4
5
—
1
7
6
4
GX
1150
—
—
—
4
—
4
5
—
1
7
6
4
GT 900
—
—
—
—
—
—
5
—
—
—
6
4
GT
1150
—
—
—
—
—
—
5
—
—
—
6
4
SX 160
1
1
2
—
—
—
—
—
—
—
—
—
SX 220
1
1
2
—
—
—
—
—
—
—
—
—
SX 270
—
1
2
3
3
—
—
—
—
—
—
—
SX 320
—
1
2
3
3
—
—
—
—
—
—
—
SX 480
—
—
2
4
3
—
—
—
—
—
—
—
SX 570
—
—
—
4
3
—
5
6
—
—
—
—
SX 660
—
—
—
4
3
—
5
6
—
—
—
—
関連情報
デバイスのバリエーションとパッケージ
このような種類、サイズ、ピン数などのデバイスのパッケージに関する詳細情報を提供します。
(11)
この数は、外部メモリ・インタフェースのための 3 V I/O バンクを使用することを含みます。そう
でない場合は、可能な外部メモリのインタフェースの数が 1 だけ減少されます。
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
A10-EMI
2015.05.04
Arria 10 DDR3 x72 のシングル・ランクのパッケージのサポート
6-7
Arria 10 DDR3 x72 のシングル・ランクのパッケージのサポート
1 の DDR3 x72 インタフェース（ シングル・ランク ） をサポートするには、3 つの I/O バンクが
必要です。
表 6-6: デバイスのパッケージごとにサポートされる DDR3 x72 のインタフェース（ シングル・ランク ）
の数
次の表は、各デバイスのパッケージにサポートできるインタフェースの数を示しています。
注: いくつかのデバイス・パッケージの場合、また、外部メモリ・インタフェースのための 3 VI/O バン
クを使用することができます。しかし、最大のメモリ・インタフェース・クロック周波数は 533 MHz
でキャップされます。高いメモリ・クロック周波数を使用するには、外部メモリ・インタフェース
から 3 V I/O バンクを除外します。
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 160
1
1
1
—
—
—
—
—
—
—
—
—
GX 220
1
1
1
—
—
—
—
—
—
—
—
—
GX 270
—
1
2
2
2
—
—
—
—
—
—
—
GX 320
—
1
2
2
2
—
—
—
—
—
—
—
GX 480
—
—
2
3
2
—
—
—
—
—
—
—
GX 570
—
—
—
3
2
2
3
3
—
—
—
—
GX 660
—
—
—
3
2
2
3
3
—
—
—
—
GX 900
—
—
—
3
—
2
3
—
0
4
3
2
GX
1150
—
—
—
3
—
2
3
—
0
4
3
2
GT 900
—
—
—
—
—
—
3
—
—
—
3
2
GT
1150
—
—
—
—
—
—
3
—
—
—
3
2
SX 160
1
1
1
—
—
—
—
—
—
—
—
—
SX 220
1
1
1
—
—
—
—
—
—
—
—
—
SX 270
—
1
2
2
2
—
—
—
—
—
—
—
SX 320
—
1
2
2
2
—
—
—
—
—
—
—
SX 480
—
—
2
3
2
—
—
—
—
—
—
—
SX 570
—
—
—
3
2
—
3
3
—
—
—
—
SX 660
—
—
—
3
2
—
3
3
—
—
—
—
(12)
この数は、外部メモリ・インタフェースのための 3 V I/O バンクを使用することを含みます。そう
でない場合は、可能な外部メモリのインタフェースの数が 1 だけ減少されます。
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
Altera Corporation
6-8
A10-EMI
2015.05.04
Arria 10 HPS 用の DDR3 x72 のデュアル・ランクのためのパッケージのサポート
関連情報
デバイスのバリエーションとパッケージ
このような種類、サイズ、ピン数などのデバイスのパッケージに関する詳細情報を提供します。
Arria 10 HPS 用の DDR3 x72 のデュアル・ランクのためのパッケージのサポート
HPS のための 1 の DDR3 x72 インタフェース（ デュアル・ランク ） をサポートするには、DDR
のカラムのトップの 3 VI/O バンクの下に 3 つの I/O バンクが必要です。
表 6-7: デバイスのパッケージごとにサポートされる HPS 用のための DDR3 x72 のインタフェースの数
（ デュアル・ランク ）
次の表は、各デバイスのパッケージをサポートする HPS 外部メモリ・インタフェースの数を示していま
す。
製品ライン
パッケージ
U19
F27
F29
F34
F35
NF40
KF40
SX 160
0
0
0
—
—
—
—
SX 220
0
0
0
—
—
—
—
SX 270
—
0
0
0
0
—
—
SX 320
—
0
0
0
0
—
—
SX 480
—
—
0
0
0
—
—
SX 570
—
—
—
0
0
0
1
SX 660
—
—
—
0
0
0
1
Arria 10 ECC 付の DDR4 x32 用のパッケージのサポート
ECC（32 ビット・データ+ 8 ビット ECC）と 1 DDR4 x32 インタフェースをサポートするには、2
つの I/O バンクが必要です。
表 6-8: デバイスのパッケージごとにサポートされている（ECC 付き）DDR4 x32 インタフェースの数
次の表は、各デバイスのパッケージにサポートできるインタフェースの数を示しています。
注: いくつかのデバイス・パッケージの場合、また、外部メモリ・インタフェースのための 3 VI/O バン
クを使用することができます。しかし、最大のメモリ・インタフェース・クロック周波数は 533 MHz
でキャップされます。高いメモリ・クロック周波数を使用するには、外部メモリ・インタフェース
から 3 V I/O バンクを除外します。
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 160
1
1
2
—
—
—
—
—
—
—
—
—
GX 220
1
1
2
—
—
—
—
—
—
—
—
—
GX 270
—
1
2
3
3
—
—
—
—
—
—
—
GX 320
—
1
2
3
3
—
—
—
—
—
—
—
GX 480
—
—
2
4
3
—
—
—
—
—
—
—
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
A10-EMI
2015.05.04
6-9
Arria 10 DDR4 x72 のシングル・ランクのパッケージのサポート
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 570
—
—
—
4
3
4
5
6
—
—
—
—
GX 660
—
—
—
4
3
4
5
6
—
—
—
—
GX 900
—
—
—
4
—
4
5
—
1
7
6
4
GX
1150
—
—
—
4
—
4
5
—
1
7
6
4
GT 900
—
—
—
—
—
—
5
—
—
—
6
4
GT
1150
—
—
—
—
—
—
5
—
—
7
6
4
SX 160
1
1
2
—
—
—
—
—
—
—
—
—
SX 220
1
1
2
—
—
—
—
—
—
—
—
—
SX 270
—
1
2
3
3
—
—
—
—
—
—
—
SX 320
—
1
2
3
3
—
—
—
—
—
—
—
SX 480
—
—
2
4 (14)
3
—
—
—
—
—
—
—
SX 570
—
—
—
4
3
—
5
6
—
—
—
—
SX 660
—
—
—
4
3
—
5
6
—
—
—
—
関連情報
• デバイスのバリエーションとパッケージ
このような種類、サイズ、ピン数などのデバイスのパッケージに関する詳細情報を提供しま
す。
• DDR4 のための外部メモリインタフェースの実装の例
Arria 10 DDR4 x72 のシングル・ランクのパッケージのサポート
1 DDR4 x72 インタフェース（ シングル・ランク ） をサポートするには、3 つの I/O バンクが必
要です。
表 6-9: デバイスのパッケージごとにサポートされる DDR4 x72 のインタフェースの数
（ シングル・ランク ）
この制約は、各フライバイ・ネットワークを持っている可能なコンポーネント数を制限します。
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 160
0
0
0
—
—
—
—
—
—
—
—
—
(13)
(14)
この数は、外部メモリ・インタフェースのための 3 V I/O バンクを使用することを含みます。そう
でない場合は、可能な外部メモリのインタフェースの数が 1 だけ減少されます。
この数は、I/O バンク 2K および 2J を使用することを含みます。FPGA で DDR4 x32 インタフェー
スの I/O バンク 2K を使用する場合は、HPS は DDR4 x32 インタフェースにアクセスすることがで
きません。
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
Altera Corporation
6-10
A10-EMI
2015.05.04
Arria 10 DDR4 x72 のデュアル・ランクのためのパッケージのサポート
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 220
0
0
0
—
—
—
—
—
—
—
—
—
GX 270
—
0
1
1
1
—
—
—
—
—
—
—
GX 320
—
0
1
1
1
—
—
—
—
—
—
—
GX 480
—
—
1
2
1
—
—
—
—
—
—
—
GX 570
—
—
—
2
1
2
2
3
—
—
—
—
GX 660
—
—
—
2
1
2
2
3
—
—
—
—
GX 900
—
—
—
3
—
2
3
—
0
4
3
2
GX
1150
—
—
—
3
—
2
3
—
0
4
3
2
GT 900
—
—
—
—
—
—
3
—
—
—
3
2
GT
1150
—
—
—
—
—
—
3
—
—
—
3
2
SX 160
0
0
0
—
—
—
—
—
—
—
—
—
SX 220
0
0
0
—
—
—
—
—
—
—
—
—
SX 270
—
0
1
1
1
—
—
—
—
—
—
—
SX 320
—
0
1
1
1
—
—
—
—
—
—
—
SX 480
—
—
1
2
1
—
—
—
—
—
—
—
SX 570
—
—
—
2
1
—
2
3
—
—
—
—
SX 660
—
—
—
2
1
—
2
3
—
—
—
—
関連情報
• デバイスのバリエーションとパッケージ
このような種類、サイズ、ピン数などのデバイスのパッケージに関する詳細情報を提供しま
す。
• DDR4 のための外部メモリインタフェースの実装の例
Arria 10 DDR4 x72 のデュアル・ランクのためのパッケージのサポート
1 つの DDR4 x72 のインタフェース（ デュアル・ランク ） をサポートするには、（隣接する I/O
バンクに 3 つの I/O バンクおよび 1 つの I/O レーン）3.25 I/O バンクが必要です。
表 6-10: デバイスのパッケージごとにサポートされる DDR4 x72 のインタフェースの数
（ デュアル・ランク ）
この制約は、各フライバイ・ネットワークを持っている可能なコンポーネント数を制限します。
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 160
0
0
0
—
—
—
—
—
—
—
—
—
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
A10-EMI
2015.05.04
6-11
Arria 10 HPS 用の DDR4 x72 のシングル・ランクのパッケージのサポート
パッケージ
製品ラ
イン
U19
F27
F29
F34
F35
F36
NF40
KF40
RF40
NF45
SF45
UF45
GX 220
0
0
0
—
—
—
—
—
—
—
—
—
GX 270
—
0
1
1
1
—
—
—
—
—
—
—
GX 320
—
0
1
1
1
—
—
—
—
—
—
—
GX 480
—
—
1
1
1
—
—
—
—
—
—
—
GX 570
—
—
—
1
1
1
2
2
—
—
—
—
GX 660
—
—
—
1
1
1
2
2
—
—
—
—
GX 900
—
—
—
2
—
2
3
—
0
4
3
2
GX
1150
—
—
—
2
—
2
3
—
0
4
3
2
GT 900
—
—
—
—
—
—
3
—
—
—
3
2
GT
1150
—
—
—
—
—
—
3
—
—
—
3
2
SX 160
0
0
0
—
—
—
—
—
—
—
—
—
SX 220
0
0
0
—
—
—
—
—
—
—
—
—
SX 270
—
0
1
1
1
—
—
—
—
—
—
—
SX 320
—
0
1
1
1
—
—
—
—
—
—
—
SX 480
—
—
1
1
1
—
—
—
—
—
—
—
SX 570
—
—
—
1
1
—
2
2
—
—
—
—
SX 660
—
—
—
1
1
—
2
2
—
—
—
—
関連情報
• デバイスのバリエーションとパッケージ
このような種類、サイズ、ピン数などのデバイスのパッケージに関する詳細情報を提供しま
す。
• DDR4 のための外部メモリインタフェースの実装の例
Arria 10 HPS 用の DDR4 x72 のシングル・ランクのパッケージのサポート
HPS のための 1 つの DDR4 x72 のインタフェース（ シングル・ランク ） をサポートするには、
DDR のカラムのトップの 3 VI/O バンクの下に 3 つの I/O バンクが必要です。
表 6-11: デバイス・パッケージごとにサポートされる HPS 用の DDR4 x72 のインタフェースの数
（ シングル・ランク ）
次の表は、各デバイスのパッケージのサポートすることができます。HPS 外部メモリ・インタフェース
の数を示しています。
製品ライン
SX 160
パッケージ
U19
F27
F29
F34
F35
NF40
KF40
0
0
0
—
—
—
—
Arria 10 デバイスでの外部メモリ・インタフェース
フィードバック
Altera Corporation
6-12
A10-EMI
2015.05.04
Arria 10 デバイスでの外部メモリ・インタフェース
製品ライン
パッケージ
U19
F27
F29
F34
F35
NF40
KF40
SX 220
0
0
0
—
—
—
—
SX 270
—
0
0
0
0
—
—
SX 320
—
0
0
0
0
—
—
SX 480
—
—
0
0
0
—
—
SX 570
—
—
—
0
0
0
1
SX 660
—
—
—
0
0
0
1
Arria 10 デバイスでの外部メモリ・インタフェース
表 6-12: 各メモリ標準のためのアルテラの IP サポートの種類
このテーブルには、アルテラが提供するメモリ・コントローラ IP を示しています。また、 Arria 10 デバ
イスでサポートされているすべてのメモリ規格のための独自のソフトメモリ・コントローラを使用する
ことができます。
メモリ規格
コントローラ
ハード・シーケンサー
ハード
ソフト
DDR4 SDRAM(15)
あり
—
あり
DDR3 SDRAM
あり
—
あり
DDR3L SDRAM
あり
—
あり
RLDRAM 3
—
あり
あり
QDR II SRAM
—
あり
あり
QDR II/II+/II+ Xtreme SRAM
—
あり
あり
関連情報
6-2 ページの Arria 10 デバイスでサポートされるメモリ規格
すべてのメモリ規格の Arria 10 デバイスのサポートを示しています。
Ping Pong PHY IP
Ping Pong PHY IP は、2 つのメモリ・インタフェースは、時間多重化を使用してアドレス/コマンド
バスを共有することができます。Ping Pong PHY IP は、スループットに影響を与えることなく、
2 つの独立したインタフェースに比べてより少ないピンを使用することの利点を提供します。
(15)
(16)
×8 /×16 DQ グループ、POD12 I/O 規格 、および BC4、BL8、およびオンザフライのバースト・レン
グス。
Arria 10 デバイスは、ハード PHY とソフト・メモリ・コントローラを使用する RLDRAM 3 外部メ
モリ・インタフェースをサポートしています。
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
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A10-EMI
2015.05.04
Arria 10 デバイスでの外部メモリ・インタフェース
6-13
図 6-2: 従来の 2T タイミング
従来は、DDR3 の 4 半期レート・インタフェースのアドレスとコマンド・バスは、2T タイミン
グを使用します。それらは 2 つのフル・レートのクロック・サイクルのために発行されます。
CK
CSn
Addr, ba
Extra Setup Time
Active Period
2T Command Issued
図 6-3: Ping Pong PHY 1T タイミング
2 つの独立したコントローラからの Ping Pong PHY、アドレス・およびコマンド信号は、1 つの
フル・レート・クロック・サイクル制御出力の一方を遅延させることにより共用バス上に多重化
されます。その結果、新たなコマンドは、各フル・レート・クロック・サイクルで発行された状
態で、1T タイミングです。
CK
CSn[0]
CSn[1]
Addr, ba
Cmd
Dev1
Cmd
Dev0
関連情報
• 6-2 ページの Arria 10 デバイスでサポートされるメモリ規格
• 6-16 ページの ハード・メモリ・コントローラ
Arria 10 デバイスでの外部メモリ・インタフェース
Arria 10 外部メモリ・インタフェース・ソリューションは、高性能、迅速、および外部メモリ・
インタフェースの堅牢な実装を提供するようにデザインされます。前世代の Arria デバイスの
ようなペリフェラル I/O の代わりに、 Arria 10 デバイスは、I/O のカラムを備えています。
Arria 10 デバイスでの外部メモリ・インタフェース
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Altera Corporation
6-14
A10-EMI
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I/O バンク
図 6-4: I/O バンク・アーキテクチャ
I/O カラム は、I/O バンクと I/O-AUX ブロックで構成されています。
IO-AUX
Hard NIOS
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Bank
Controller
Sequencer
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
I/O Lane
関連情報
• 6-1 ページの Arria 10 外部メモリ・インタフェース・ソリューションの主な機能
• 6-4 ページの 外部メモリ・インタフェース I/O ピンで Arria 10 デバイス
I/O バンク
ハード IP は、垂直の I/O バンクで構成されています。これらのモジュール式 I/O バンクは、大
きな界面を形成するために一緒にステッチすることができます。
各 I/O バンクは、以下のブロックで構成されています。
•
•
•
•
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組み込みハード・コントローラ
ハード・シーケンサー
専用の DLL リソース
整数 PLL
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A10-EMI
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ハード・メモリ・コントローラ
6-15
• OCT キャリブレーション・ブロック
• PHY クロック・ネットワーク
• 4 つの I/O レーン
ハード・メモリ・コントローラ
Arria 10 ハード・メモリ・コントローラは、高速、高性能、高柔軟性、面積効率のためにデザイ
ンされています。ハード・メモリ・コントローラは DDR4、DDR3、および LPDDR3 を含むすべ
ての普及した、新興のメモリ規格をサポートしています。
高い性能が改良型の動的コマンドとデータの並べ替えアルゴリズムを実装することによって達
成されます。また、効率的なパイプライン技術は、メモリ帯域幅の使用を改善し、高速を維持し
ながら待ち時間を短縮するためにデザインに適用されます。ハード・ソリューションは、最高の
可用性と短いタイム・ツー・マーケットを提供しています。コントローラ内部コントローラから
PHY へのタイミングは、簡素化タイミング・クロージャができるアルテラによってプリクロー
ズされています。
コントローラ・アーキテクチャはモジュラー・デザインであり、シングルの I/O バンクに収まり
ます。この構造は、ハード・ディスク・ソリューションから最高の柔軟性を提供します。
• 次のパスのいずれかで、各 I/O バンクを設定することができます。
• メモリ・インタフェースのすべてのアドレス/コマンド・ピンを駆動する制御パス。
• DDR 型インタフェースの 32 のデータ・ピンまで駆動するデータ・パス。
• 任意の場所にメモリ・コントローラを配置することができます。
• 144 ビットまでの異なる幅のメモリ・インタフェースを形成するために一緒に複数のバンクを
パックすることができます。
より柔軟性を高めるためには、ハード・メモリ・コントローラをバイパスし、必要な場合は、カ
スタム IP を使用することができます。
図 6-5: ハード・メモリ・コントローラ
Command
Generator
ECC / RMW
Controller
Global Timer
Burst
Adapter
Timing
Bank Pool
Data Buffer
Control
Arbiter
Burst_gen
AFI / DFI Interface
Input Interface / AMM Adapter
Sideband
Control
Register
Control MMR
Read / Write Data Buffer
ハード・メモリ・コントローラは、以下の論理ブロックから構成されています。
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Altera Corporation
6-16
A10-EMI
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ハード・メモリ・コントローラ
•
•
•
•
コアおよび PHY インタフェース
主制御パス
データ・コントローラ
リードおよびライト・データ
コア・インタフェースは、両方の Avalon®メモリ・マップド（Avalon-MM）と Avalon Streaming
（Avalon-ST）インタフェース・プロトコルをサポートしています。 PHY との通信インタフェー
スは、アルテラの PHY インタフェース（AFI）プロトコルに準拠しています。全体制御パスは、
主制御パスとデータ・バッファ・コントローラに分割されます。
ハード・メモリ・コントローラ
表 6-13: Arria 10 ハード・メモリ・コントローラの特長
特長
説明
サポートされるメモリ・デバ 以下のメモリデバイスをサポートしています。
イス
• DDR4 SDRAM
• DDR3 SDRAM
• 低消費電力のためのデザイン
メモリ・コントローラ
• カスタム・コントローラのサポート—ハード・メモリ・コン
トローラをバイパスし、カスタム・コントローラを使用する
ことができる設定可能なバイパス・モード。
• ピン・ポン・コントローラ—アドレス/コマンド・ピンの同じ
セットをタイムシェアするハード・メモリ・コントローラの
2 つのインスタンスを許可します。
インタフェースとプロトコ
ル・サポート
• Avalon-MM と Avalon-ST インタフェースをサポートしていま
す。
• PHY インタフェースは AFI のプロトコルに準拠しています。
レート・サポート
ハーフレートまたは 1/4 レートで実行するようにコントローラ
を設定することができます。
設定可能なメモリ・インタフ 8 ビット単位で、8～144 ビットの幅をサポートしています。
ェース幅
複数のランクのサポート
4 ランクまでサポートします。
バースト・アダプタ
コントローラのローカル・インタフェースの最大 255 のバース
ト・レングスに任意のサイズアップのバーストを受け入れ、効率
的なメモリ・コマンドにバーストをマッピングすることができま
す。
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A10-EMI
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ハード・メモリ・コントローラ
特長
6-17
説明
効率の最適化機能
• オープン・ページ・ポリシー—によるデフォルトは、データ
トラフィックがアクセスごとに閉じたページです。ただし、
コントローラはインテリジェント特にランダム・トラフィッ
クのコントローラの効率を向上させることができる着信トラ
フィックに基づいたオープンな行を維持します。
• 先制バンク管理—コントローラは、リードまたはライトが発
生したときに必要な行が開いていることを確認しており、早
期バンク管理コマンドを発行することができます。
• データの並べ替えコントローラの並べ替えは、/ライトコマン
ドをお読みください。
• 追加レイテンシ—コントローラは、コマンド効率を向上させ
るの t RCD の前にメモリ・バンクに ACTIVATE コマンドの後
に READ/WRITE コマンドを発行することができます。
ユーザー要求の優先順位
コマンドに優先順位を割り当てることができます。この機能を
使用すると、優先度の高いコマンドがレイテンシを低減するため
に、以前の発行を受けることを指定することができます。
飢餓カウンタ
効率のためにデータを再整理しながら、優先順位の低いアクセス
が残されていないことを保証するすべての要求は、所定のタイム
アウト期間後に提供していますが保証されます。
アドレス/コマンド・バスのタ コマンド帯域幅を最大にするためには、1 つのコントローラのク
イミング
ロック・サイクルでメモリ・コマンドの数を倍増することができ
ます。
• ハーフ・レートのアドレス/コマンド・バスの Quasi-1T アドレ
ッシング。
• クオーター・レートのアドレス/コマンド・バス Quasi-2T アド
レッシング。
バンク・インタリービング
「ランダム」のアドレスに連続的にリードまたはライト・コマン
ドを発行しすることができます。正しくサイクル・バンク・アド
レスをする必要があります。
オンダイ・ターミネーション コントローラは、メモリのオンダイ・ターミネーション信号を制
御します。この機能は、信号の完全性を改善し、ボード・デザイ
ンを簡素化します。
リフレッシュ機能
• ユーザー制御リフレッシュ・タイミング—必要に応じて、リ
フレッシュが発生したときにコントロールすることができま
す。これにより、リフレッシュ・ロックアウト時間との衝突
から重要なリードまたはライトの操作を防止することができ
ます。
• ランク当たりのリフレッシュ—個々の各ランクのリフレッシ
ュを可能にします。
• コントローラ制御リフレッシュ。
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Altera Corporation
6-18
A10-EMI
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ハード・メモリ・コントローラ
特長
説明
ECC サポート
• 8 ビットの ECC コード;単一誤り訂正、ダブル・エラー検出
（SECDED）。
• ユーザー ECC データ・ビットの一部として、ユーザーの ECC
ビットを通過支援します。
DQS のトラッキング
DQS のタイミングを追跡し、自動調整を行います。
省電力コプロセッサ
• 低電力モード（パワーダウンとセルフ・リフレッシュ） - 必要
に応じ、次の 2 つの低電力状態のいずれかにメモリを置くた
めに、コントローラを要求することができます。
• コントローラがアイドル状態のときに自動電源はパワーダウ
ン・モードでは、メモリ・デバイスをダウンます。アイドル
待機時間を設定することができます。
• メモリ・クロック・ゲーティング
モード・レジスタ・セット
メモリ・モード・レジスタにアクセスします。
DDR4 の特徴
• バンク・グループのサポート—グループとの間に異なるタイ
ミング・パラメータをサポートしています。
• データバス CRC—データ・バスの符号化および復号化。
• コマンド/アドレス・パリティ—コマンドとアドレス・バスの
パリティ・チェック。
• アラート報告—エラーのアラート・フラグに応答します。
• 多目的レジスタ・アクセス— シリアル・リードアウト・モー
ドでの多目的レジスタ・アクセスをサポートしています。
• 細かい粒度リフレッシュ—1x、2x、および 4x の固定リフレッ
シュ・レートをサポートしています。
• 温度制御リフレッシュ—温度範囲に応じて、リフレッシュ・
レートを調整します。
• 低消費電力の自動セルフ・リフレッシュ—セルフ・リフレッ
シュレートに動作温度トリガされた自動調整。
• ギア・ダウン・モード—メモリ・デバイスが 1N または 2N レ
ートのいずれかで実行するモードです。固定コンフィギュレ
ーションのみがサポートされています（オン・ザ・フライ変
更はサポートされていない）。
• 最大節電。
LPDDR3 機能
• ディープ・パワー・ダウン・モード—メモリ・アレイに電力
を除去することにより、最大電力低減を達成します。デバイ
スがディープ・パワーダウン・モードに入ったときのデータ
は保持されません。
• パーシャル・アレイ・セルフ・リフレッシュ
• バンク・リフレッシュあたり。
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A10-EMI
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メイン・コントロール・パス
特長
6-19
説明
ZQ キャリブレーション
DDR3 または DDR4 のためのユーザー制御の長いまたは短い ZQ
キャリブレーション要求。
関連情報
6-12 ページの Ping Pong PHY IP
に、ALTGX メガファンクション・ポートの簡単な説明を示します。
メイン・コントロール・パス
メイン・コントロール・パスは、次の機能を実行します。
•
•
•
•
コマンド処理パイプラインが含まれています。
すべてのタイミング・パラメータを監視します。
メモリ・アクセス・コマンドの依存関係を追跡します。
メモリ・アクセスの危険性を保護します。
表 6-14: メイン・コントロール・パス・コンポーネント
コンポーネント
入力インタフェース
説明
• ハーフまたは四半期のレートでコア・ロジックからのメモリ・アクセ
ス・コマンドを受け付けます。
• Avalon-MM または Avalon-ST プロトコルを使用します。デフォルトの
プロトコルは、Avalon-ST です。入力インタフェースの Avalon-MM は
互換性を持たせるためのコンフィギュレーション・レジスタを介して
ハード・アダプターをイネーブルすることができます。
• ハード・メモリ・コントローラは、ネイティブの Avalon-ST インタフ
ェースを持っています。AMBA AXI への Avalon-ST インタフェースを
ブリッジするための標準的なソフトアダプタをインスタンス化できま
す。
• すべてのバイパス・モードをサポートし、ポート数の最小値を保つた
めに、すべてのポート・リストのスーパー・セットは、物理的な幅と
して使用されます。ポートはバイパス・モードの間で共有されます。
コマンド・ジェネレー • 入力インタフェースからコマンドを排出し、タイミング・バンク・プ
タとバースト・アダプ
ールに供給します。
タ
• リード・モディファイ・ライトが必要な場合は、ストリームに必要な
リード・モディファイ・ライトのリードおよびライト・コマンドを挿
入します。
• バースト・アダプタは、メモリ・タイプによって指定された番号に任
意のバースト長をチョップします。
• バースト・チョップ機能は、DDR3 と DDR4 でサポートされています。
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6-20
A10-EMI
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メイン・コントロール・パス
コンポーネント
説明
タイミング・バンク・ • メモリ・コントローラの主なコンポーネントです。
プール
• コマンドの依存関係を追跡するために、並列キューを設定します。
• 最後の派遣のためにアービタに追跡されている各コマンドのレディ状
態を通知します。
• ビッグ・スコア・ボード構造。それは同時に 8 コマンドまで監視する
エントリ数は、現在 8 に寸法決めされています。
• タイミング制約の一部が追跡される間に、メモリ・アクセスの危険性
（RAW、WAR および WAW）を処理します。
• 下記のリオーダリングを実装するアービタを支援するため、高い責任
があります。
• ロウ・コマンドのリオーダリング（活性化し、プリチャージ）。
• カラム・コマンド・リオーダリング（リードおよびライト）。
• プールがいっぱいになると、フロー制御信号は、トラフィックを停止
するために、上流送り返されます。
アービタ
• 仲裁規則を適用します。
• すべての準備のコマンドからコマンドを選択するために、最終的な仲
裁を行い、メモリに選択したコマンドを発行します。
• ハーフ・レートの quasi-1T モードおよび四半期レートの quasi-2T モー
ドをサポートしています。
• 準モードでは、行コマンドは、列コマンドとペアにする必要がありま
す。
グローバル・タイマ
グローバル・タイミング制約および次の項目を追跡します。
• tFAW—4 つのコマンドが許可されてアクティブにする期間を指定する
Four Activates Window のパラメータです。
• tRRD—バック・ツーバックは異なるバンクにコマンドをアクティブに
する間の遅延です。
• バス・ターンアラウンド・タイム・パラメータの一部。
MMR/IOCSR
• すべてのコンフィギュレーション・レジスタのホスト。
• コアとトークをする Avalon-MM バスを使用します。
• コア・ロジックは、すべてのコンフィギュレーション・ビットのリー
ドとライトをすることができます。
• デバッグ・バスはこのブロックを介してコアにルーティングされます。
サイドバンド
リフレッシュおよびパワー・ダウン機能を実行します。
ECC コントローラ
ECC エンコードとデコードは、ソフト・ロジックにおいて実行されても、
ECC コントローラは、リード・モディファイ・ライトのステート・マシ
ンをハード・ソリューションに維持します。(17)
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A10-EMI
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データ・コントローラ
コンポーネント
AFI インタフェース
6-21
説明
このインタフェースを使用して、メモリ・コントローラは PHY と通信し
ます。
データ・コントローラ
データ・バッファ・コントローラは、次の主要な責任があります。
• データ・バッファにリードおよびライト・アクセスを管理します。
• ライト・データを受け付けたとき、またはリードの復帰データが到着したときのバッファ
へのポインタを格納するデータを提供します。
• ライト・データがメモリに送出されるか、リード・データ・バッファから読み込んでユー
ザーに返送される排水のポインタを提供します。
• 必要なライト・レイテンシを満たしています。
• ECC のサポートがイネーブルされる場合は、 リード・モディファイ・ライトを実行するため
のメイン・コントロール・パスを支援します。
データ・リオーダリングは、データ・バッファ・コントローラとデータ・バッファを用いて実行
されます。
各 I/O バンクは、各バンク内で分割されたデータ・バッファ・レーン用の 2 つのデータ・バッフ
ァ・コントローラ・ブロックが含まれています。タイミングを改善するために、I/O のレーンに
物理的に近くにデータバッファ・コントローラを配置します。
遅延ロック・ループ
遅延ロック・ループ（DLL）は、チェインの遅延は 1 クロック・サイクルに相当するように、
9 ビットの遅延チェインのための遅延設定を検索します。
各 I/O バンクは、1.3 GHz の 800 メガヘルツの周波数範囲をサポートして中心部に位置する 1 つ
の遅延ロック・ループ（DLL）を持っています。
DLL の基準クロックが同じ I/O バンクで PLL の出力から来ています。 DLL は、8 つの基準クロ
ックを分周して 2 クロックのパルスの launch と measure を作成します。 launch と measure と
の間の位相差は、一つの基準クロック・サイクルです。クロック・パルスの launch は、遅延チ
ェインによって制御される遅延設定を介してルーティングされます。遅延 launch は、次に
measure と比較されます。
DLL 遅延チェインの設定は遅延 launch と measure が同位相で整列されるまでの遅延時間を変更
するために上下に移動する 9 ビット・カウンタです。 DLL がロックされると、遅延チェインを
介した遅延は、一つの基準クロック・サイクルに相当します。そして、遅延設定は、DQS 遅延
ブロックに送出されます。
(17)
ECC 符号化および復号化に行われるが、中央 ECC 計算の場所にデータビットをルーティングか
らハード接続を免除するソフト・ロジックで実施されます。中央の場所にデータをルーティン
グすることはモジュラー・デザインの利点を削除し、柔軟性を低減します。
Arria 10 デバイスでの外部メモリ・インタフェース
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Altera Corporation
6-22
A10-EMI
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シーケンサ
シーケンサ
シーケンサは、伝送遅延に起因するセットアップおよびホールド要件の変動を補償するためのイ
ンタフェースを較正することによって、高周波メモリ・インタフェースの動作を可能にします。
シーケンサは、大きな遅延変動の存在下で、データとクロック信号の中心位置合わせを維持する
ために必要な遅延と位相設定の組み合わせを決定するための較正アルゴリズムを実装します。
FPGA の I/O でのプログラマブル遅延チェインは、そのデータが中央のまま確保するために計算
された遅延を実装します。
シーケンサは、すべての I/O バンクに埋め込まれています。シーケンサは、次のコンポーネント
で構成されています。
•
•
•
•
読み書きマネージャー。
アドレス/コマンド・セットや命令 ROM。
そのような PHY 管理、データ管理、および追跡マネージャとしてヘルパー・モジュール。
リード・ライト・マネージャーによって管理されているピン単位のデータ・パターンとデー
タ・アウト・バッファ。
シーケンサのすべての主要な構成要素は、Avalon バス上に接続され、Nios II サブシステムに制
御、可視性、および柔軟性を提供しています。
図 6-6: シーケンサ
Bridge
IO48
Sequencer
IO48
Sequencer
IO48
Sequencer
Avalon Bus
Write, Read, Clock, Address[19:0], Write_Data[31:0], Read_Data[31:0]
87
Cmd_decoder
Inst_ROM (128)
Sequencer
IO48
Sequencer
IO48
Sequencer
Current
Mirror
IO48
IO AUX
dqs_en_delay
dq_out_delay
LFIFO
dqs_out_delay
VFIFO
dq_in_delay
Postamble_tracking
dqs_in_delay
x12_checker
x1_checker
AC DO ROM (64)
AC ROM (512)
PHY Manager
rd pattern RAM (64)
x4
Bridge
External Memory
Interface Microcontroller
write decoder
x48
Per bank control
Per lane control
Per I/O control
クロック・ツリー仕様
Arria 10 外部メモリ・インタフェース PHY クロックネットワークは 1.3 GHz の DDR4 メモリ規格
をサポートするようにデザインされています。
前世代のデバイスと比較して、PHY クロック・ネットワークは短いクロック・ツリーがありま
す。それにより、少ないジッタ未満および、少ないデューティ・サイクルの歪みを生成します。
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Arria 10 デバイスでの外部メモリ・インタフェース
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A10-EMI
2015.05.04
クロック・ツリー仕様
6-23
PHY のクロック・ネットワークの構成は次のとおりです。
• 基準クロック周波数
• PHY のクロック・ツリー
• DQS クロック・ツリー
図 6-7: クロック・ネットワーク・タイプ
基準クロックツリーが容易な統合を容易にするモジュール設計を採用しています。
2
I/O Bank
2
x16/x18 DQS/DQSB
x8/x9 DQS/DQSB
2
x32/x36 DQS/DQSB
2
2
2
13
I/O Lane
2
48
13
I/O Lane
48
I/O Center
Hard Memory
Controller and
Sequencer
Clock in pins
Splitter
2
2
2
DQS clock tree
6
2
x16/x18 DQS/DQSB
2
2
2
Recovered clock to
PCLK network
Only half of the
recovered clock
connect to PCLK
GPIO register clocks
from core clock network
To core clock network
To core fb clock network
Core reference clock
fbclk_in
ioclkin[3:0]
8
13
2
2
2
core_clk_in[1:0]
core_clk_out[1:0]
6
6
6
6
6
6
6
13
I/O Lane
I/O Lane
pllcout[8:0]
pllmout
coreclk
GPIO register clocks
from core clock network
13
dll clk
core fb
lvds fb
DLL
2
x8/x9 DQS/DQSB
I/O PLL
phy_clk_phs
lvds fb
Phase Align
core fb
phy_clk[1:0]
pa_clkout
4
9
pll ccnt out
pll mcnt out
clkpin_in
4
x8/x9 DQS/DQSB
ext_clk
Reference CLK
Clock out pins
cascad_out
cascad_in
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
PHY CLK
x8/x9 DQS/DQSB
6
6
6
6
6
6
6
6
6
6
6
6
48
6
6
6
6
48
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
LVDS/DPA
GPIO register clocks
from core clock network
Recovered clock to
PCLK network
Only half of the
recovered clock
connect to PCLK
GPIO register clocks
from core clock network
2
Arria 10 デバイスでの外部メモリ・インタフェース
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Altera Corporation
6-24
A10-EMI
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I/O レーン
I/O レーン
各 I/O バンク内の 4 つの I/O のレーンがあります。各 I/O レーンは、同一のリードおよびライト
のデータパスとバッファ付の 12 I/O ピンが含まれております。
図 6-8: I/O のレーン・アーキテクチャ
PLL
I/O Lane
DLL
To IO_AUX Avalon bus
To hard logic and core
Dynamic
OCT Control
Avalon-MM
Read
Data
Buffer
Read
FIFO
Write
Data
Buffer
Write
FIFO
DDIO
DQ Delay
DQS Delay
Phase
Interpolator
FIFO
Control
データ・パスの多重化
To buffers
Per bit logic
Per lane logic
Per bank logic
Post-amble
説明
入力パス
キャプチャ・レジスタおよびリード FIFO を含みます。
出力または出力イネーブル（oe）パス
以下で構成されています。
• ライト FIFO
• クロック・マルチプレクサ
• 位相補間—周波数に基づいて周囲の 5 から 10 ps の
分解能をサポートしています。
• ダブル・データ・レート・コントロール
DQS 遅延チェイン
0～625 ps の遅延範囲を備えた約 5 ps の解決をサポー
トします。
リード/ライト・バッファ
書き込みデータ・バッファは、コアまたはハード・メ
モリ・コントローラからデータを取得するためのオプ
ションが組み込まれています。
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
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A10-EMI
2015.05.04
DQS ロジック・ブロック
6-25
関連情報
• ガイドライン： Arria 10 デバイスのメモリ・インタフェース・ピンでの選択
• の Arria 10 デバイスの外部メモリ・インタフェース・ピンの情報
外部メモリ・インタフェースのピン情報を提供するスプレッドシートファイル。
DQS ロジック・ブロック
DQS ロジック・ブロックが含まれています。
•
•
•
•
ポスト・アンブル・レジスタ
DQS 遅延チェイン
FIFO コントロール
マルチ・ランク・スイッチ・コントロール・ブロック
DQS 遅延チェイン
DQS 遅延チェインは、DQ 捕獲用の tsetup および thold を最大限にする測定中に、DQS 信号タイミ
ングを調節することを可能にして、DQS 信号に可変遅れを供給します。
遅延値を一定に保つために、DQS 遅延チェーンにも含まれています。
• 温度および低周波電圧変動を追跡するロジック
• シャドー・レジスタは、マルチランクのインタフェース用の伽リブレーションされた遅延設
定を保持し、最大 4 つの異なる設定のいずれかに DQS 遅延チェインの設定を切り替えること
です。
I/O AUX
各 I/O のカラム内の 1 つの I/O AUX ブロックがあります：
• ハード Nios II プロセッサが含まれており、エンベデッド・メモリ・ブロックをサポートして
います。
• 全体の I/O カラムの較正アルゴリズムを処理します
• 専用の Avalon インタフェースを介して各 I/O バンクのシーケンサと通信
Arria 10 デバイスでの外部メモリ・インタフェース
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Altera Corporation
6-26
A10-EMI
2015.05.04
I/O AUX
図 6-9: IO AUX ブロック・ダイアグラム
IO AUX
JTAG
Debug
Core
Interrupt
Hard
NIOS
Avalon Decoder
RAM
Interval
Timer
Address Wrapper
to use ECC bit for data
Avalon
Decoder
Avalon
Decoder
Master 1
Slave 2
Configuration
Data Wrapper
Slave 1
Slave 5
Master 2
Slave 4
Slave 3
Avalon
Decoder
Avalon
Decoder
Async.
Clock
Crossing
FIFO
Avalon
Decoder
Async.
Clock
Crossing
FIFO
Avalon Decoder
Debug
Registers
CORE
SLD node
SLD Hub
Sequencer
Bridge
Calibration bus
to I/O banks
Avalon Interconnect
Generates wait
for NIOS
To
Signal Tap
To Debug Console
ハード Nios II プロセッサは、次の操作を実行します。
• シーケンサでのキャリブレーション作業を設定し、開始します。
• データを収集し、処理します。
• I/O を設定するには、最終的な結果を使用しています。
Nios II プロセッサ・コードとシーケンサの両方の組み合わせは、アルゴリズムの実装には、次
のメモリ・インタフェース規格のためのキャリブレーションをサポートしています。
•
•
•
•
DDR3 および DDR2 SDRAM
QDR II および QDR IV SRAM
RLDRAM 3
LPDDR2 および LPDDR3
注: アルテラでは、メモリ・インタフェース・キャリブレーション用の Nios サブシステムを使
用することをお勧めします。
Altera Corporation
Arria 10 デバイスでの外部メモリ・インタフェース
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A10-EMI
2015.05.04
改訂履歴
6-27
改訂履歴
日付
バージョン
変更内容
2015 年 5 月
2015.05.04
• Arria 10 デバイスでハード・メモリ・コントローラによってサ
ポートされているメモリ規格をリストした表を更新しました。
2015 年 1 月
2015.01.23
• Arria 10 デバイスでサポートされているメモリ規格をリストし
た表を更新。
• ハード・メモリ・コントローラと LPDDR3 SDRAM の IP サポー
トを削除。
• SOPC Builder のサポートを削除。
• QDR II SRAM のを含めるために QDR II+/II Xtreme SRAM を更
新。
• QDR IV 用のソフト・メモリ・コントローラのサポートを追加。
• I/O バンク 2K を使用する Arria 10 SX 480 デバイスの F34 パッ
ケージのための DDR4 x32 インタフェースについての脚注を追
加。FPGA の DDR4 x32 インタフェースで I/O バンク 2K を使用
する場合は、HPS は DDR4 x32 インタフェースにアクセスする
ことができません。
• ECC 付き DDR3 と DDR4 x32 インタフェースが 32 ビットのデ
ータと 8 ビットの ECC が含まれていることを明確にするため
に情報を追加。
• Nios サブシステムのハードとソフトの部分についての情報を
削除。ハード・メモリ・コントローラ IP Arria 10 唯一のハー
ド、Nios II プロセッサを使用して、外部メモリ・インタフェー
スのキャリブレーションを行います。
Arria 10 デバイスでの外部メモリ・インタフェース
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Altera Corporation
6-28
A10-EMI
2015.05.04
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
• DDR4 SDRAM のハード・メモリ・コントローラハーフレートの
サポートを削除。
• ハード・メモリ・コントローラと DDR3U SDRAM の IP サポー
トを削除。
• QDR II + SRAM および QDR II +エクストリーム SRAM のため
のソフトメモリ・コントローラ・フル・レートのサポートを追
加。
• HPS がサポートしている外部メモリ規格のリストを更新。
• U19 パッケージのサポートの DDR3 x72（シングル・ランク）メ
モリ・インタフェースの数を更新。
• HPS のための 3 VI/O バンクの使用について注意を削除。 HPS
のために、3 VI/O バンクは、外部メモリ・インタフェースに使
用されていません。
• Arria 10 SX デバイスではサポートの DDR3 x72（デュアル・ラン
ク）メモリ・インタフェースの数を更新。
• （ECC 付き）DDR4 x32 の Arria 10 GT 1150 デバイスの NF45 パッ
ケージのサポートされるメモリ・インタフェースの数を更新。
• QDR II + SRAM 用ソフトメモリ・コントローラ IP のサポートを
追加。
• RLDRAM3 サポートでハード PHY とソフト・メモリ・コントロ
ーラを使用することを明確にするための情報を追加。
• 精度を向上するために、ハード・メモリ・コントローラの機能
を更新。不足している情報を追加。
• すべての I/O バンクが外部メモリ・インタフェースに利用可能
であることを明確にするために、外部メモリ・インタフェース
パッケージのサポートのリスト・トピックの前にメモを追加。
• 外部メモリ・インタフェース・ハンドブックに外部メモリ・イ
ンタフェース・ピンのガイドラインと DDR4 のための外部メモ
リ・インタフェースの実装の 例を移動。
2013 年 12 月
2013.12.10
LPDDR2 から LPDDR3 に HPS メモリ規格のサポートを更新。
2013 年 12 月
2013.12.02
初版 。
Altera Corporation
変更内容
Arria 10 デバイスでの外部メモリ・インタフェース
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2015.05.04
7
Arria10 デバイスのコンフィギュレーション、
デザイン・セキュリティ、およびリモート・
システム・アップグレード
A10-CONFIG
更新情報
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この章では、Arria 10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリ
モート・システム・アップグレードについて説明します。
関連情報
• Arria 10 Device Handbook: Known Issues
Arria 10 Device Handbook に計画されたアップデートをリストします。
• Arria 10 Device Datasheet
すべてのコンフィギュレーション手法のための推定非圧縮.rbf ファイルのサイズ、FPP DCLKto-DATA[]の比、およびタイミング・パラメータに関する詳細な情報を提供します。
エンハンスト・コンフィギュレーションとプロトコル経由のコンフィギ
ュレーション
表 7-1: Arria 10 デバイスのコンフィギュレーション・モードおよび機能
Arria 10 デバイスは、1.8 V のプログラミング電圧およびいくつかのコンフィギュレーション・モードを
サポートしています。
モード
JTAG
(18)
(19)
データ 最大クロ 最大データ・
幅
ック・レー レート(Mbps)
(18)
ト(MHz)
1 ビッ
ト
33
33
圧縮復元
—
デザイ
パーシャル
リモート
ン・セキ
・リコンフィギュレーション
・システム
(19)
ュリテ
・アップデート
ィ
—
—
—
圧縮、デザイン・セキュリティ、あるいは両方の機能のいずれかをイネーブルすると、 最大デー
タ・レートに影響を与えます。詳細については、Arria 10 デバイスのデータシートを参照してくだ
さい。
パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能です。パ
ーシャル・リコンフィギュレーションの詳細な情報については、アルテラまでお問い合わせくだ
さい。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
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specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
7-2
モード
データ 最大クロ 最大データ・
幅
ック・レー レート(Mbps)
(18)
ト(MHz)
400
あり
あり
—
あり
Passive
1 ビッ
serial (PS)
ト
through
CPLD or
external
microcontro
ller
100
100
あり
あり
—
Parallel Flash
Loader (PFL)
IP コア
あり
あり
あり
あり
あり(20)
PFL IP コア
あり
あり
あり
あり
あり(20)
あり
あり
—
あり
あり
あり
16 ビ
ット
32 ビ
ット
Configurati
x1、
on via
x2、
Protocol
x4、お
[CvP (PCIe) よび
]
x8 レ
ーン
(20)
デザイ
パーシャル
リモート
ン・セキ
・リコンフィギュレーション
・システム
(19)
ュリテ
・アップデート
ィ
100
Configurati
on via HPS
(19)
圧縮復元
Active Serial 1 ビッ
(AS)
ト、4
through the ビッ
EPCQ-L
ト
configuratio
n device
Fast passive 8 ビッ
parallel
ト
(FPP)
16 ビ
through
ット
CPLD or
external
32 ビ
microcontro ット
ller
(18)
A10-CONFIG
2015.05.04
エンハンスト・コンフィギュレーションとプロトコル経由のコンフィギュレーショ
ン
100
3200
100
3200
—
8000
—
—
圧縮、デザイン・セキュリティ、あるいは両方の機能のいずれかをイネーブルすると、 最大デー
タ・レートに影響を与えます。詳細については、Arria 10 デバイスのデータシートを参照してくだ
さい。
パーシャル・リコンフィギュレーションは、デバイス・ファミリにおける最先端の機能です。パ
ーシャル・リコンフィギュレーションの詳細な情報については、アルテラまでお問い合わせくだ
さい。
100 MHz の最大クロック・レートでサポートされています。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
コンフィギュレーション手法
7-3
CvP（Configuration via Protocol）を使用する PCIe を介して、 Arria 10 デバイスをコンフィギュレ
ーションできます。 Arria 10 への CVP の実装は、PCIe が電源投入からアクティブになるまでの
100 ms の時間要件に適合します。
関連情報
Configuration via Protocol (CvP) Implementation in Altera FPGAs User Guide
CvP コンフィギュレーション手法についての説明を提供します。
コンフィギュレーション手法
このセクションでは、AS、PS、FPP、および JTAG コンフィギュレーション手法について説明し
ます。
関連情報
• Configuration via Protocol (CvP) Implementation in Altera FPGAs User Guide
CvP コンフィギュレーション手法について詳しく説明します。
• Design Planning for Partial Reconfiguration
パーシャル・リコンフィギュレーションの詳細情報を提供します。
アクティブ・シリアルのコンフィギュレーション
図 7-1: AS コンフィギュレーション手法のための EPCQ-L プログラミングのハイ・レベルの概要
Quartus II
Software
using JTAG
FPGA
Configuration Data
SFL
EPCQ-L
AS コンフィギュレーション手法では、コンフィギュレーション・データは、EPCQ-L のコンフ
ィギュレーション・デバイスに格納されています。SFL（Serial Flash Loader）IP コアと TAG イン
タフェースを使用して、EPCQ-L デバイス・イン・システムをプログラムすることができます。
JTAG インタフェースと EPCQ-L のデバイス間のブリッジとして FPGA を使用することにより行
うことができます。 Arria 10 デバイスで AS メモリ・インタフェース・ブロックは、コンフィギ
ュレーション・プロセスを制御します。
AS コンフィギュレーション手法は、AS x1（1 ビットのデータ幅）および AS x4（4 ビットのデー
タ幅）モードをサポートしています。 AS x4 モードは、AS x1 モードよりも 4 倍速いコンフィギ
ュレーション時間を提供します。 AS コンフィギュレーション手法では、 Arria 10 デバイスは、
コンフィギュレーション・インタフェースを制御します。
関連情報
• Arria 10 Device Datasheet
AS コンフィギュレーション・タイミングについての詳細情報を提供します。
• AN 370: Using the Serial Flash Loader with the Quartus II Software
• Nios II Flash Programmer User Guide
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
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Altera Corporation
7-4
A10-CONFIG
2015.05.04
CLKUSR
CLKUSR
ピンを同時にアクティブ・シリアル・コンフィギュレーションおよびトランシーバのキ
ャリブレーションに使用することができます。キャリブレーションのためには、CLKUSR はパワ
ーアップ時にフリー・ランニングの 100 MHz – 125 MHz である必要があります。トランシーバの
キャリブレーションは、最初のコンフィギュレーション時に CLKUSR を使用し、ユーザー・モー
ドに CLKUSR を継続して使用します。100 MHz のアクティブ・シリアルのコンフィギュレーショ
ンのための CLKUSR を使用する場合、100 MHz の CLKUSR 入力はコンフィギュレーション回路と、
コンフィギュレーション時に実行するトランシーバ・キャリブレーション・ロジックの両方を駆
動します。
CLKUSR
キャリブレーションのための CLKUSR ピンを使用している場合、PS および FPP コンフィギュレー
ション手法のために CONF_DONE がアサートされた後、デバイスの初期化のために DCLK を使用す
ることができます。
関連情報
Arria 10 Device Family Pin Connection Guidelines
CLKUSR ピンの詳細情報を提供します。
データ・クロック（DCLK）
Arria 10 デバイスは、シリアル・インタフェースにタイミングを提供するシリアル・クロック、
DCLK を生成します。 AS コンフィギュレーション手法では、 Arria 10 デバイスは、DCLK の立ち下
がりエッジでコントロール信号をドライブし、このクロック・ピンの次の立ち下がりエッジでコ
ンフィギュレーション・データをラッチします。
AS マルチ・デバイス・コンフィギュレーション手法を除き、AS コンフィギュレーション手法でサ
ポートされる最大 DCLK 周波数は 100 MHz です。CLKUSR または内蔵オシレータを使用して
DCLK をソースすることができます。内蔵オシレータを使用する場合、Quartus II ソフトウェアの
Configuration ページの Device and Pin Options ダイアログ・ボックスの 12.5、25、50、または 100
MHz のクロックを選択することもできます。
デフォルトでは、パワーアップ後、DCLK は 12.5 MHz の内蔵オシレータによってドライブされま
す。Arria 10 デバイスは、プログラミング・ファイルでオプションビットを読み出すことによっ
て使用するクロック・ソースと周波数を決定します。
関連情報
Arria 10 Device Datasheet
AS コンフィギュレーション手法での DCLK の周波数仕様についての詳細情報を提供します。
アクティブ・シリアルのシングル・デバイスのコンフィギュレーション
Arria 10 デバイスをコンフィギュレーションするには、次の図に示すように、
クワッド・シリアル・コンフィギュレーション（EPCQ-L）デバイスにデバイスを接続します。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
アクティブ・シリアルのシングル・デバイスのコンフィギュレーション
7-5
図 7-2: シングル・デバイス AS x1 モードのコンフィギュレーション
Connect the pull-up resistors to
V CCPGM at 1.8-V power supply.
V CCPGM
V CCPGM
10 kΩ
V CCPGM
10 kΩ
10 kΩ
EPCQ-L Device
FPGA Device
nSTATUS
CONF_DONE
nCONFIG
nCE
DATA
DCLK
nCS
ASDI
GND
AS_DATA1
DCLK
nCSO[0]
ASDO
nCEO
MSEL[2..0]
CLKUSR
N.C.
For more information,
refer to the MSEL pin
settings.
You can use CLKUSR pin to
supply the external clock
source to drive DCLK
during configuration.
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Altera Corporation
7-6
A10-CONFIG
2015.05.04
アクティブ・シリアル・コンフィギュレーション
図 7-3: シングル・デバイス AS x4 モードのコンフィギュレーション
Connect the pull-up resistors to
V CCPGM at 1.8-V power supply.
V CCPGM
V CCPGM
10 kΩ
V CCPGM
10 kΩ
10 kΩ
EPCQ-L Device
FPGA Device
nSTATUS
CONF_DONE
nCONFIG
nCE
DATA0
DATA1
DATA2
DATA3
DCLK
nCS
GND
AS_DATA0/
ASDO
AS_DATA1
AS_DATA2
AS_DATA3
DCLK
nCSO[0]
nCEO
N.C.
For more information,
refer to the MSEL pin
settings.
MSEL[2..0]
CLKUSR
You can use CLKUSR pin to
supply the external clock
source to drive DCLK
during configuration.
アクティブ・シリアル・コンフィギュレーション
チェインに接続されている複数の Arria 10 デバイスを設定することができます。AS x1 モード
は、 マルチ・デバイス・コンフィギュレーションのみをサポートしています。
チェインの最初のデバイスは、コンフィギュレーション・マスタです。チェイン内の後続のデバ
イスは、コンフィギュレーション・スレーブです。
ピン接続とガイドライン
このコンフィギュレーション設定については、次のピン接続とガイドラインに従ってください。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
複数のコンフィグレーション・データの使用
7-7
• AS コンフィギュレーション手法を選択するようにチェイン内の最初のデバイスの MSEL ピン
をハードワイヤします。チェイン内の後続のデバイスは、PS コンフィギュレーション手法を
選択するために彼らの MSEL ピンをハードワイヤします。任意の PS コンフィギュレーション
をサポートする他のアルテラ®のデバイスは、コンフィギュレーション・スレーブとしてチェ
インの一部にすることができます。
• 一緒にチェイン内のすべてのデバイスの以下のピンを接続します。
•
•
•
•
•
nCONFIG
nSTATUS
DCLK
DATA[]
CONF_DONE
一緒に CONF_DONE、nSTATUS、および nCONFIG ピンを接続することにより、デバイスが同時に
初期化され、同時にユーザー・モードに入ります。 チェイン内のデバイスがエラーを検出し
た場合、チェイン全体のコンフィギュレーションが停止され、すべてのデバイスをリコンフ
ィギュレーションする必要があります。たとえば、チェイン内の最初のデバイスが nSTATUS
ピン上のエラーをフラグする場合は、その nSTATUS ピンを Low にプルダウンされ、チェイン
がリセットなります。
• シグナル・インテグリティおよびクロック・スキューの問題を防止するように、DCLK および
DATA[]が 4 つのデバイスごとにバッファされることをかくにんしてください。
複数のコンフィグレーション・データの使用
次の図に示すように、複数のコンフィギュレーション・データを使用して、チェイン内の複数の
Arria 10 デバイスをコンフィギュレーションするには、EPCQ-L デバイスにデバイスを接続しま
す。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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7-8
A10-CONFIG
2015.05.04
複数の EPCQ-L のデバイスとのアクティブ・シリアル・コンフィギュレーション
図 7-4: チェイン内の両方のデバイスがコンフィグレーション・データの異なるセットを受信すると
きの複数デバイスの AS コンフィギュレーション a
Connect the pull-up resistors to
V CCPGM at a 1.8-V power
supply.
V CCPGM
V CCPGM
V CCPGM
10 kΩ
10 kΩ
10 kΩ
EPCQ-L Device
FPGA Device Master
FPGA Device Slave
nSTATUS
nSTATUS
CONF_DONE
CONF_DONE
nCONFIG
nCE
nCONFIG
nCEO
nCE
nCEO
GND
DATA
DCLK
AS_DATA1
DCLK
nCS
ASDI
nCSO[0]
ASDO
You can leave the nCEO pin
unconnected or use it as a user I/O
pin when it does not feed another
device’s nCE pin.
MSEL[2..0]
CLKUSR
DATA0
DCLK
MSEL [2..0]
For the appropriate MSEL settings
based on POR delay settings, set the
slave device MSEL setting to the PS
scheme.
Buffers
Connect the repeater buffers between the
FPGA master and slave device for AS_DATA1
or DATA0 and DCLK for every fourth device.
For more information, refer to the
MSEL pin settings.
You can use the CLKUSR pin to
supply the external clock source to
drive DCLK during configuration.
デバイスがコンフィギュレーションを完了すると、その nCEO ピンは、チェイン内の次のデバイ
スの nCE ピンをアクティブにするために、Low にリリースされます。コンフィギュレーション
は、自動的に 1 クロック・サイクル内の 2 番目のデバイスのために開始されます。
複数の EPCQ-L のデバイスとのアクティブ・シリアル・コンフィギュレーション
Arria 10 デバイスは、コンフィギュレーションおよびリモート・システム・アップグレードのた
めの 3 つの EPCQ-L のデバイスをサポートしています。
Arria 10 デバイスごとに 3 つの EPCQ-L デバイスまで使用することができます。次の図に示すよ
うに、各 EPCQ-L デバイスは、専用の nCSO にピンを取得しますが、他のピンを共有しています。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
AS コンフィギュレーション時間の見積り
7-9
図 7-5: 複数の EPCQ-L のデバイスとの AS コンフィギュレーション
VCCPGM VCCPGM
10 KΩ
EPCQ-L 0
DATA0
DATA1
DATA2
DATA3
DCLK
nCS
EPCQ-L 1
DATA0
DATA1
DATA2
DATA3
CONFDONE
nSTATUS
nCE
10 KΩ
10 KΩ
AS_DATA0/ASDO
AS_DATA1
AS_DATA2
AS_DATA3
FPGA
nCEO
MSEL[2:0]
DCLK
nCS[0]
nCS[1]
nCS[2]
DCLK
nCS
EPCQ-L 2
DATA0
DATA1
DATA2
DATA3
DCLK
nCS
Quartus II ソフトウェアを使用して EPCQ-L デバイスの数を設定することができます。
AS コンフィギュレーション時間の見積り
AS のコンフィギュレーション時間は、主に Arria 10 デバイスに EPCQ-L デバイスからコンフィ
ギュレーション・データを転送するのに要する時間です。デフォルトでは、AS×1 モードが使用
されています。Arria 10 デバイスは、プログラミング・ファイル内のオプション・ビットを読み
出すことにより AS モードを決定します。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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7-10
A10-CONFIG
2015.05.04
EPCQ-L デバイスの使用
JBC ファイル・サイズの見積もりには、以下の式を使用します。
• AS x1 モード
.rbf サイズ x (最小 DCLK 期間 / DCLK サイクルあたり 1 ビット) = 推定最小コンフィギュレーシ
ョン時間
• AS x4 モード
.rbf サイズ x (最小 DCLK 期間 / DCLK サイクルあたり 4 ビット) = 推定最小コンフィギュレーシ
ョン時間
コンフィギュレーション・データを圧縮すると、コンフィギュレーション時間が短縮されます。
時間の量は増加したコンフィギュレーション方法及び対応する DCLK 比に応じて変化します。
EPCQ-L デバイスの使用
EPCQ-L デバイスは、AS x1 および AS x4 モードをサポートしています。
注: Arria 10 デバイスは、 EPCQ-L デバイスのみサポートしています。
各 Arria 10 デバイスは、3 つの nCSO ピン—nCSO[2..0]があります。これにより、Arria 10 デバイ
スが 3 つの EPCQ-L デバイスを接続することができます。
3 EPCQ-L のデバイスを接続することの利点：
• リモート・システム・アップグレードのための複数の設計ファイルを保存する機能
• 利用可能な最大の単一 EPCQ-L デバイスを超えてストレージを増やす
ディスプレイ・デバイスの制御
コンフィギュレーション時に、 Arria 10 デバイスは EPCS または EPCQ デバイスのチップ・セレ
クト（nCS ）ピンに接続し、その nCSO 出力ピンを Low にドライブすることで EPCS または EPCQ
デバイスをイネーブルします。 Arria 10 デバイスは、動作コマンドを送信し、EPCS または EPCQ
デバイスにアドレス信号を読み込むために DCLK と ASDO ピンを使用しています。 EPCS または
EPCQ デバイスは Arria 10 デバイスの AS_DATA [] 入力に接続し、シリアル・データ出力 （DATA
[]） ピンは、上のデータを提供しています。
注: EPCS ピンの制御を取得する場合、nCONFIG ピンを Low に保持し、nCE ピンを High にプルアッ
プします。これは、デバイスがコンフィギュレーション・ピンとしてリセットし、 トライ・
ステートになります。
トレース・レングスのガイドライン
次の表に記載されている最大のトレース・レングスは、シングルとマルチ・デバイスの AS コン
フィギュレーションのセットアップの両方に適用されます。トレース・レングスは Arria 10 デバ
イスから EPCQ-L デバイスへの長さです。
注: ボード・レベルの DCLK および AS_DATA [3..0]トレース・レングスの最大スキューは、400 ps
以上であってはなりません。
表 7-2: Arria 10 デバイスの AS x1 および x4 コンフィギュレーションでの最大トレース・レングス
Arria 10 デバイス AS ピン
DCLK
Altera Corporation
最大トレース・レングス (インチ)
12.5/ 25/ 50 MHz
100 MHz
10
6
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
フィードバック
A10-CONFIG
2015.05.04
プログラミング EPCQ-L デバイス
Arria 10 デバイス AS ピン
7-11
最大トレース・レングス (インチ)
12.5/ 25/ 50 MHz
100 MHz
AS_DATA[3..0]
10
6
nCSO[2..0]
10
6
関連情報
AS Timing Parameters in Arria 10 Device Datasheet
データのセットアップ・タイムとホールド・タイム要件を満たす必要の詳細情報を提供します。
プログラミング EPCQ-L デバイス
USB-Blaster™、EthernetBlaster、EthernetBlaster II、または ByteBlaster™ II ダウンロード・ケーブル
を使用して、イン・システム EPCQ-L のデバイスをプログラムすることができます。あるいは、
SRunner ソフトウェア・ドライバを有するマイクロプロセッサを使用して EPCQ-L をプログラム
することができます。
イン・システム・プログラミング（ISP）は、AS プログラミング・インタフェースまたは JTAG
インタフェースのいずれかを使用して EPCQ-L をプログラムするためのオプションを提供して
います。 プログラミング・インタフェースを使用することにより、コンフィギュレーション・
データは、Quartus II ソフトウェアまたはサポートされている任意のサード・パーティ・ソフト
ウェアによる EPCQ-L にプログラムされています。 JTAG インタフェースを使用して、SFL IP コ
アのアルテラ IP は、JTAG インタフェースと EPCQ-L との間のブリッジを形成するために、Arria
10 デバイスにダウンロードする必要があります。これは JTAG インタフェースを使用して直接
に EPCQ-L をプログラムすることができます。
関連情報
• AN 370: Using the Serial Flash Loader with the Quartus II Software
• AN 418: SRunner: An Embedded Solution for Serial Configuration Device Programming
• Nios II Flash Programmer User Guide
JTAG インタフェースを使用した EPCQ-L のプログラミング
次の図に示すように、JTAG インタフェースを使用して EPCQ-L のデバイスをプログラムするに
は、デバイスを接続します。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
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Altera Corporation
7-12
A10-CONFIG
2015.05.04
アクティブ・シリアル・インタフェースを使用した EPCQ-L のプログラミング
図 7-6: JTAG インタフェースを使用した EPCQ-L をプログラミングするための接続のセットアップ
V CCPGM
V CCPGM
10 kΩ
V CCPGM
10 kΩ
10 kΩ
EPCQ-L Device
DATA0
DATA1
DATA2
DATA3
DCLK
nCS
GND
V CCPGM V CCPGM
FPGA Device
nSTATUS
TCK
CONF_DONE
TDO
nCONFIG
nCE
TMS
TDI
AS_DATA0/ASDO
AS_DATA1
AS_DATA2 Serial
Flash
AS_DATA3
Loader
DCLK
nCSO[0] MSEL[2..0]
CLKUSR
Instantiate SFL in your
design to form a bridge
between the EPCQ-L and
the 10-pin header.
Connect the pull-up resistors to
V CCPGM at a 1.8-V
power supply.
V CCPGM
The resistor value can vary
from 1 k Ω to 10 kΩ. Perform
signal integrity analysis to
select the resistor value for your
setup.
Pin 1
1 kΩ
Download Cable
GND 10-Pin Male Header GND
(JTAG Mode) (Top View)
For more information, refer to
the MSEL pin settings.
Use the CLKUSR pin to supply the external clock
source to drive DCLK during configuration.
アクティブ・シリアル・インタフェースを使用した EPCQ-L のプログラミング
次の図に示すように、AS インタフェースを使用して EPCQ-L のデバイスをプログラムするには、
デバイスを接続します。
Altera Corporation
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
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A10-CONFIG
2015.05.04
アクティブ・シリアル・インタフェースを使用した EPCQ-L のプログラミング
7-13
図 7-7: AS インタフェースを使用した EPCQ-L をプログラミングするための接続のセットアップ
AS ヘッダを使用して、プログラマは、直列に DATA0 に EPCQ-L の動作コマンドとコンフィギュ
レーション・ビットを送信します。
Connect the pull-up resistors to V CCPGM
at a 1.8-V power supply.
V CCPGM
V CCPGM
V CCPGM
10 kΩ 10 kΩ 10 kΩ
FPGA Device
CONF_DONE
nCEO
nSTATUS
nCONFIG
nCE
EPCQ-L Device
10 kΩ
DATA0
DATA1
DATA2
DATA3
DCLK
nCS
AS_DATA0/ASDO
AS_DATA1
AS_DATA2
AS_DATA3
MSEL[2..0]
DCLK
CLKUSR
nCSO[0]
Pin 1
V CCPGM
N.C.
For more information, refer to
the MSEL pin settings.
Use the CLKUSR pin to supply
the external clock source to
drive DCLK during
configuration.
Power up the USB-Blaster, ByteBlaster II,
EthernetBlaster, or EthernetBlaster II cable’s
V CC(TRGT) to V CCPGM .
USB-Blaster or ByteBlaster II
GND
(AS Mode)
10-Pin Male Header
EPCQ-L デバイスをプログラムする場合、ダウンロード・ケーブルは nCE ピンを High に駆動し
て、AS インタフェースへのアクセスをディセーブルします。また、nCONFIG ラインは、リセッ
ト・ステージでの Arria 10 デバイスを保持するために L に Low にプルダウンされます。プログ
ラミングが完了したら、ダウンロード・ケーブルは、プルダウンとプルアップ抵抗はそれぞれ
GND と VCCPGM にピンを駆動することができる nCE および nCONFIG ピンをリリースします。
ダウンロード・ケーブルを使用した EPCQ-L のプログラミング中に、DATA0 はダウンロード・ケ
ーブルから EPCQ-L にプログラミング・データ、動作コマンド、およびアドレス情報を転送しま
す。ダウンロード・ケーブルを使用した EPCQ-L の検証中に、DATA1 はバックダウンロード・ケ
ーブルにプログラミング・データを転送します。
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7-14
A10-CONFIG
2015.05.04
パッシブ・シリアル・コンフィギュレーション
パッシブ・シリアル・コンフィギュレーション
図 7-8: PS コンフィギュレーション手法のためのフラッシュ・プログラミングの高レベルの概要
Quartus II
Software
using JTAG
CPLD
Configuration Data
FPGA
PFL
Common
Flash
Interface
Altera FPGA Not Used
for Flash Programming
CFI Flash
Memory
PS コンフィギュレーション手法では、外部ホストを使用しています。マイクロプロセッサ、
MAX II デバイス、MAX V デバイス 、またはホスト PC を外部のホストとして使用することがで
きます。
このような FPGA にフラッシュメモリ等の外部ストレージからコンフィギュレーション・データ
の転送を制御するための外部ホストを使用できます。コンフィギュレーション・プロセスを制御
するデザインは外部ホストに存在します。
Programmer Object File (.pof)、.rbf、.hex、または.ttf のコンフィギュレーション・データを格納
することができます。.rbf、.hex、または.ttf でコンフィギュレーション・データを使用している
場合、最初に各データバイトの LSB を送信します。例えば、.rbf がバイト・シーケンス
02 1B EE 01 FA が含まれている場合、デバイスに送信されるシリアル・データは、0100-0000
1101-1000 0111-0111 1000-0000 0101-1111 でなければなりません。
MAX II または MAX V デバイスと PFL メガファンクションを使用して、フラッシュ・メモリ・
デバイスからのコンフィギュレーション・データを読みだしたり Arria 10 デバイスをコンフィギ
ュレーションしたりすることができます。
PC ホストの場合、アルテラの USB-Blaster ポート、ByteBlaster II パラレル・ポート、
EthernetBlaster、および EthernetBlaster II ダウンロード・ケーブルのようなダウンロード・ケーブ
ルを使用してデバイスに PC を接続します。
コンフィギュレーション・データは、デバイスの DATA0 ピンに直列にシフトされます。
Quartus II プログラマを使用して、CLKUSR ピンがイネーブルされる場合、お使いのデバイスを初
期化するためのピンのクロック・ソースを提供する必要はありません。
関連情報
Parallel Flash Loader IP Core User Guide
外部ホストを使用したパッシブ・シリアル・シングル・デバイスのコンフィギュレーション
Arria 10 デバイスをコンフィギュレーションするには、次の図に示すように外部ホストにデバイ
スを接続します。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
アルテラのダウンロード・ケーブルを使用したパッシブ・シリアル・シングル・デ
バイスのコンフィギュレーション
7-15
図 7-9: 外部ホストを使用したシングル・デバイスの PS コンフィギュレーション
Memory
ADDR
DATA0
V CCPGM V CCPGM
10 kΩ
External Host
(MAX II Device,
MAX V Device, or
Microprocessor
Connect the resistor to a power supply that provides an acceptable
input signal for the FPGA device. VCCPGM must be high enough to
meet the VIH specification of the I/O on the device and the external
host. Altera recommends powering up all the configuration system
I/Os with VCCPGM .
FPGA Device
10 kΩ
CONF_DONE
nSTATUS
nCE
GND
nCEO
DATA0
nCONFIG
DCLK
MSEL[2..0]
N.C.
You can leave the nCEO pin
unconnected or use it as a user
I/O pin when it does not feed
another device’s nCE pin.
For more information, refer to
the MSEL pin settings.
アルテラのダウンロード・ケーブルを使用したパッシブ・シリアル・シングル・デバイスのコ
ンフィギュレーション
Arria 10 デバイスをコンフィギュレーションするには、次の図に示すように外部ホストにデバイ
スを接続します。
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7-16
A10-CONFIG
2015.05.04
パッシブ・シリアル非同期コンフィギュレーション
図 7-10: アルテラのダウンロード・ケーブルを使用したシングル·デバイス PS コンフィギュレーショ
ン
V CCPGM
10 kΩ
V CCPGM
V CCPGM
10 kΩ
V CCPGM
10 kΩ
V CCPGM
10 kΩ
FPGA Device
CONF_DONE
nSTATUS
10 kΩ
Connect the pull-up resistor to the
same supply voltage (VCCIO ) as the
USB-Blaster, ByteBlaster II,
EthernetBlaster, or EthernetBlaster II
cable.
MSEL[2..0]
nCE
GND
nCEO
DCLK
DATA0
nCONFIG
N.C.
Download Cable
10-Pin Male Header
(PS Mode)
Pin 1
V CCIO
GND
You only need the pull-up resistors on
DATA0 and DCLK if the download
cable is the only configuration scheme
used on your board. This ensures that
DATA0 and DCLK are not left floating
after configuration. For example, if you
are also using a MAX II device, MAX V
device, or microprocessor, you do not
need the pull-up resistors on DATA0
and DCLK.
For more information,
refer to the MSEL pin
settings.
Shield
GND
パッシブ・シリアル非同期コンフィギュレーション
チェインに接続された複数の Arria 10 デバイスを設定することができます。
ピン接続とガイドライン
このコンフィギュレーションのセットアップについては、次のピン接続とガイドラインに従って
ください。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
マルチ・コンフィギュレーション・デバイスの使用
7-17
• チェイン内のすべてのデバイスの以下のピンを一緒に接続してください。
•
•
•
•
•
nCONFIG
nSTATUS
DCLK
DATA0
CONF_DONE
CONF_DONE、nSTATUS、および nCONFIG
ピンを接続することによって、デバイスが初期化され、
同時にユーザー・モードに入ります。チェイン内のデバイスがエラーを検出した場合、チェ
イン全体でのコンフィギュレーションが停止され、すべてのデバイスをリコンフィギュレー
ションする必要があります。たとえば、チェイン内の最初のデバイスは nSTATUS ピン上のエ
ラーをフラグする場合、nSTATUS ピンを Low にプルダウンしてチェインをリセットします。
• 同じコンフィギュレーション・データを使用してチェイン内のデバイスを構成している場合、
デバイスが同じパッケージと密度のものでなければなりません。
マルチ・コンフィギュレーション・デバイスの使用
次の図に示すように、複数のコンフィギュレーション・データを用いて、チェイン内の複数の
Arria 10 デバイスを設定するには、外部ホストにデバイスを接続します。
注: デフォルトでは、nCEO ピンは Quartus II ソフトウェアでディセーブルされています。マル
チ・デバイス・コンフィギュレーション・チェインでは、Quartus II ソフトウェアでの nCEO
ピンをイネーブルする必要があります。それ以外の場合、デバイスのコンフィギュレーショ
ンが失敗する可能性があります。
図 7-11: 両方のデバイスが同じデータを受信するときのマルチ・デバイス PS コンフィギュレーショ
ン
Memory
ADDR
DATA0
Connect the resistor to a power supply that provides an acceptable input signal for
the FPGA device. VCCPGM must be high enough to meet the VIH specification of the
I/O on the device and the external host. Altera recommends powering up all the
configuration system I/Os with VCCPGM .
V CCPGM V CCPGM
10 kΩ
External Host
(MAX II Device,
MAX V Device, or
Microprocessor
FPGA Device 1
10 kΩ
CONF_DONE
nSTATUS
nCE
nCEO
GND
DATA0
nCONFIG
MSEL[2..0]
DCLK
FPGA Device 2
CONF_DONE
nSTATUS
nCE
nCEO
N.C.
You can leave the nCEO pin
unconnected or use it as a
user I/O pin when it does not
feed another device’s nCE
pin.
DATA0
nCONFIG
DCLK
MSEL[2..0]
For more information, refer
to the MSEL pin settings.
デバイスがコンフィギュレーションを完了すると、nCEO ピンはチェイン内の次のデバイスの nCE
ピンをアクティブ Low にリリースされます。コンフィギュレーションでは、自動的に 1 クロッ
ク・サイクル内の 2 番目のデバイスのために開始されます。
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7-18
A10-CONFIG
2015.05.04
単一のコンフィギュレーション・データの使用
単一のコンフィギュレーション・データの使用
次の図に示すように、単一のコンフィギュレーション・データを用いて、チェイン内の複数の
Arria 10 デバイスを設定するには、外部ホストにデバイスを接続します。
注: デフォルトでは、nCEO ピンは Quartus II ソフトウェアでディセーブルされています。マル
チ・デバイス・コンフィギュレーション・チェインでは、Quartus II ソフトウェアでの nCEO
ピンをイネーブルする必要があります。それ以外の場合、デバイスのコンフィギュレーショ
ンが失敗する可能性があります。
図 7-12: 両方のデバイスが同じセットのコンフィグレーション・データを受信するときの複数デバイ
スの PS コンフィギュレーション
Memory
ADDR
DATA0
Connect the resistor to a power supply that provides an acceptable input
signal for the FPGA device. VCCPGM must be high enough to meet the VIH
specification of the I/O on the device and the external host. Altera
recommends powering up all the configuration system I/Os with VCCPGM .
V CCPGM V CCPGM
10 kΩ
External Host
(MAX II Device,
MAX V Device, or
Microprocessor
10 kΩ
FPGA Device 2
FPGA Device 1
CONF_DONE
nSTATUS
nCEO
nCE
GND
CONF_DONE
nSTATUS
nCE
N.C.
GND
DATA0
nCONFIG
MSEL[2..0]
DCLK
nCEO
N.C.
DATA0
nCONFIG
DCLK
MSEL[2..0]
For more information,
refer to the MSEL pin
settings.
You can leave the nCEO
pin unconnected or use it
as a user I/O pin.
チェイン内のデバイスの nCE ピンは GND に接続されています。それにより、これらのデバイス
のコンフィギュレーションが同時に開始および終了することができます。
PC ホストとダウンロード・ケーブルの使用
複数の Arria 10 デバイスを設定するには、次の図に示すように、ダウンロード・ケーブルにデバ
イスを接続します。
注: デフォルトでは、nCEO ピンは Quartus II ソフトウェアでディセーブルされています。マル
チ・デバイス・コンフィギュレーション・チェインでは、Quartus II ソフトウェアでの nCEO
ピンをイネーブルする必要があります。それ以外の場合、デバイスのコンフィギュレーショ
ンが失敗する可能性があります。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
ファースト・パッシブ・パラレル・コンフィギュレーション
7-19
図 7-13: アルテラのダウンロード・ケーブルを使用した複数デバイスの PS コンフィギュレーション
Connect the pull-up resistor to the
same supply voltage (VCCIO) as the
USB-Blaster, ByteBlaster II,
EthernetBlaster, or EthernetBlaster II
cable.
V CCPGM
V CCPGM
10 kΩ
10 kΩ
MSEL[2..0]
CONF_DONE
nSTATUS
DCLK
10 kΩ
Download Cable
10-Pin Male Header
(PS Mode)
Pin 1
V CCPGM
GND
V CCPGM
nCEO
nCE
10 kΩ
You only need the pull-up resistors on
DATA0 and DCLK if the download cable
is the only configuration scheme used
on your board. This ensures that
DATA0 and DCLK are not left floating
after configuration. For example, if you
are also using a configuration device,
you do not need the pull-up resistors on
DATA0 and DCLK.
10 kΩ
FPGA Device 1
V CCPGM
V CCPGM
GND
DATA0
nCONFIG
GND
FPGA Device 2
MSEL[2..0]
For more information, refer to
the MSEL pin settings.
CONF_DONE
nSTATUS
DCLK
nCEO
N.C.
nCE
DATA0
nCONFIG
デバイスがコンフィギュレーションを完了すると、nCEO ピンが次のデバイスの nCE ピンをアク
ティブにするために Low にリリースされます。コンフィギュレーションは、自動的に第二のデ
バイスのために開始されます。
ファースト・パッシブ・パラレル・コンフィギュレーション
図 7-14: FPP コンフィギュレーション手法のためのフラッシュプ・ログラミングの高レベルの概要
Quartus II
Software
using JTAG
CPLD
Configuration Data
FPGA
PFL
Common
Flash
Interface
Altera FPGA Not Used
for Flash Programming
CFI Flash
Memory
FPP コンフィギュレーション手法は、マイクロプロセッサ、MAX® II デバイス 、または MAX V
デバイスなどの外部ホストを使用します。この方式は、Arria 10 デバイスを設定するための最速
の方法です。 FPP コンフィギュレーション手法では、8 ビット、16 ビット、および 32 ビットの
データ幅をサポートしています。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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7-20
A10-CONFIG
2015.05.04
ファースト・パッシブ・パラレル・シングル・デバイス・ コンフィギュレーショ
ン
フラッシュ・メモリなどの外部メモリ・ストレージから FPGA にコンフィギュレーション・デー
タの転送を制御するために外部ホストを使用できます。コンフィギュレーション・プロセスを制
御してデザインが外部ホストに存在します。Raw Binary File(.rbf)、16 進（Intel-Format）ファイル
(.hex)、または表形式テキスト・ファイル（.ttf）フォーマットにコンフィギュレーション・デー
タを保存することができます。
MAX II または MAX V デバイスと PFL メガファンクションを使用して、フラッシュ・メモリ・
デバイスからのコンフィギュレーション・データを読みだしたり Arria 10 デバイスをコンフィギ
ュレーションしたりすることができます。
注: FPP には、両方の非圧縮および圧縮ビットストリームはデバイスの初期化を開始するために
CONF_DONE ピンが High になると２つの DCLK 立ち下がりエッジが必要です。
関連情報
• Altera Parallel Flash Loader IP Core User Guide
• Arria 10 Device Datasheet
FPP コンフィギュレーション・タイミングについての詳細情報を提供します。
ファースト・パッシブ・パラレル・シングル・デバイス・ コンフィギュレーション
Arria 10 デバイスを設定するには、次の図に示すように、外部ホストにデバイスを接続します。
注: FPP×8 コンフィギュレーションモードを使用する場合、DATA[7..0]ピンを使用してくださ
い。FPP x16 コンフィギュレーション・モードを使用する場合、DATA[15..0]ピンを使用して
ください。FPP x32 のコンフィギュレーション・モードを使用している場合、DATA[31..0]ピ
ンを使用してください。
図 7-15: 外部ホストを使用したシングル・デバイス FPP コンフィギュレーション
Connect the resistor to a supply that
provides an acceptable input signal
for the FPGA device. V CCPGM must be
high enough to meet the V IH
specification of the I/O on the device
and the external host. Altera
recommends powering up all
configuration system I/Os with VCCPGM .
Memory
ADDR DATA[7..0]
V CCPGM V CCPGM
10 kΩ
External Host
(MAX II Device,
MAX V Device, or
Microprocessor)
Altera Corporation
10 kΩ
FPGA Device
MSEL[2..0]
CONF_DONE
nSTATUS
nCEO
nCE
GND
DATA[]
nCONFIG
DCLK
For more information, refer to
the MSEL pin settings.
N.C.
You can leave the nCEO pin
unconnected or use it as a user
I/O pin when it does not feed
another device’s nCE pin.
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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A10-CONFIG
2015.05.04
ファースト・パッシブ・パラレル・マルチ・デバイス・ コンフィギュレーション
7-21
ファースト・パッシブ・パラレル・マルチ・デバイス・ コンフィギュレーション
チェインに接続された複数の Arria 10 デバイスを設定することができます。
ピン接続とガイドライン
このコンフィギュレーションのセットアップについては、次のピン接続とガイドラインに従って
ください。
• 一緒にチェイン内のすべてのデバイスの以下のピンを接続します。
•
•
•
•
•
nCONFIG
nSTATUS
DCLK
DATA[]
CONF_DONE
CONF_DONE、nSTATUS、および nCONFIG ピンを接続することによって、デバイスが初期化され、
同時にユーザー・モードに入ります。チェイン内のデバイスがエラーを検出した場合、チェ
イン全体でのコンフィギュレーションが停止され、すべてのデバイスをリコンフィギュレー
ションする必要があります。たとえば、チェイン内の最初のデバイスは nSTATUS ピン上のエ
ラーをフラグする場合、nSTATUS ピンを Low にプルダウンしてチェインをリセットします。
• DCLK と DATA[] がシグナル・インテグリティおよびクロック・スキューの問題を防ぐため
に、4 つのデバイスごとにバッファされていることを確認します。
• チェイン内のすべてのデバイスは、同じデータ幅を使用する必要があります。
• 同じコンフィギュレーション・データを使用してチェイン内のデバイスをコンフィギュレー
ションしている場合、デバイスが同じパッケージと密度のものでなければなりません。
マルチ・コンフィギュレーション・データの使用
マルチ・コンフィギュレーション・データでチェイン内のマルチ Arria 10 デバイスを設定するに
は、次の図に示すように、外部ホストにデバイスを接続します。
注: FPP×8 コンフィギュレーションモードを使用する場合、DATA[7..0]ピンを使用してくださ
い。FPP x16 コンフィギュレーション・モードを使用する場合、DATA[15..0]ピンを使用して
ください。FPP x32 のコンフィギュレーションモードを使用している場合、DATA[31..0]ピン
を使用してください。
注: デフォルトでは、nCEO ピンは Quartus II ソフトウェアでイネーブルされています。マルチ・
デバイス・コンフィギュレーション・チェインでは、Quartus II ソフトウェアでの nCEO ピン
をイネーブルする必要があります。それ以外の場合、デバイスのコンフィギュレーションが
失敗する可能性があります。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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7-22
A10-CONFIG
2015.05.04
単一のコンフィギュレーション・データの使用
図 7-16: 両方のデバイスがコンフィギュレーション・データの異なるセットを受信したときの外部ホ
ストを使用したマルチ・デバイスの FPP コンフィギュレーション
Connect the resistor to a supply
that provides an acceptable input
signal for the FPGA device.
V CCPGM must be high enough to
meet the V IH specification of the
I/O on the device and the external
host. Altera recommends
powering up all configuration
system I/Os with V CCPGM .
Memory
ADDR DATA[7..0]
For more information, refer to
the MSEL pin settings.
V CCPGM V CCPGM
10 kΩ
10 kΩ
FPGA Device Master
FPGA Device Slave
MSEL[2..0]
External Host
(MAX II Device,
MAX V Device, or
Microprocessor)
CONF_DONE
nSTATUS
nCE
nCEO
MSEL[2..0]
CONF_DONE
nSTATUS
nCE
GND
DATA[]
nCONFIG
DCLK
DATA[]
nCONFIG
DCLK
nCEO
N.C.
You can leave the nCEO pin
unconnected or use it as a user
I/O pin when it does not feed
another device’s nCE pin.
Buffers
Connect the repeater buffers between the
FPGA master and slave device for DATA[]
and DCLK for every fourth device.
デバイスがコンフィギュレーションを完了すると、nCEO ピンはチェイン内の次のデバイスの nCE
ピンをアクティブ Low にリリースされます。コンフィギュレーションでは、自動的に 1 クロッ
ク・サイクル内の 2 番目のデバイスのために開始されます。
単一のコンフィギュレーション・データの使用
単一のコンフィギュレーション・データを用いてチェイン内の複数の Arria 10 デバイスを設定す
るには、次の図に示すように、外部ホストにデバイスを接続します。
注: FPP×8 コンフィギュレーションモードを使用する場合、DATA[7..0]ピンを使用してくださ
い。FPP x16 コンフィギュレーション・モードを使用する場合、DATA[15..0]ピンを使用して
ください。FPP x32 のコンフィギュレーションモードを使用している場合、DATA[31..0]ピン
を使用してください。
注: デフォルトでは、nCEO ピンは Quartus II ソフトウェアでイネーブルされています。マルチ・
デバイス・コンフィギュレーション・チェインでは、Quartus II ソフトウェアでの nCEO ピン
をイネーブルする必要があります。それ以外の場合、デバイスのコンフィギュレーションが
失敗する可能性があります。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
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A10-CONFIG
2015.05.04
JTAG コンフィギュレーション
7-23
図 7-17: 両方のデバイスが同じデータを受信する場合の外部ホストを使用したマルチ・デバイス FPP
コンフィギュレーション
Connect the resistor to a supply that
provides an acceptable input signal for the
FPGA device. VCCPGM must be high
enough to meet the V IH specification of
the I/O on the device and the external
host. Altera recommends powering up all
configuration system I/Os with V CCPGM .
Memory
ADDR DATA[7..0]
V CCPGM V CCPGM
10 kΩ
External Host
(MAX II Device,
MAX V Device, or
Microprocessor)
For more information, refer to
the MSEL pin settings.
FPGA Device Slave
FPGA Device Master
MSEL[2..0]
10 kΩ
CONF_DONE
nSTATUS
nCE
GND
nCEO
MSEL[2..0]
CONF_DONE
nSTATUS
nCEO
nCE
N.C.
DATA[]
nCONFIG
DCLK
GND
N.C.
DATA[]
nCONFIG
DCLK
You can leave the nCEO pin
unconnected or use it as a user
I/O pin when it does not feed
another device’s nCE pin.
Buffers
Connect the repeater buffers between the
FPGA master and slave device for DATA[]
and DCLK for every fourth device.
チェイン内のデバイスの nCE ピンは GND に接続されています。これにより、これらのデバイス
のコンフィギュレーションが同時に開始および終了することができます。
JTAG コンフィギュレーション
Arria 10 デバイスでは、JTAG 命令は、他のコンフィギュレーション手法よりも優先されます。
Quartus II ソフトウェアは、Quartus II ソフトウェア・プログラマでダウンロード・ケーブルによ
る JTAG コンフィギュレーションに使用可能な SRAM Object File (.sof)を自動的に生成します。
別の方法として、JRunner のソフトウェアで.rbf ファイル、他のサード・パーティのプログラマ・
ツールで JAM Standard Test and Programming Language (STAPL) Format File(.jam)ま たはとの JAM
Byte Code File (.jbc)を使用することができます。
注: JTAG ベースのコンフィギュレーションを使用中に、 Arria 10 デバイスをコンフィギュレー
ションする場合、Arria 10 の圧縮復元またはデザイン・セキュリティ機能は使用できません。
Arria 10 デバイスのチップ・ワイドのリセット(DEV_CLRn)ピンとチップ・ワイドの出力イネーブ
ル(DEV_OE)ピンは、JTAG バウンダリ・スキャンまたはコンフィギュレーション動作に影響を与
えません。
USB-Blaster ダウンロード・ケーブルは、1.5 V または 1.8 V で 1.2 V のターゲット供給電圧をサポ
ートしていない USB-Blaster ダウンロード・ケーブルでの VCCPGM の供給をサポートすることが
できます。
関連情報
• 7-35 ページの デバイスのコンフィギュレーション・ピン
JTAG コンフィギュレーション・ピンの詳細情報を提供します。
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7-24
A10-CONFIG
2015.05.04
JTAG のシングル・デバイスのコンフィギュレーション
• 7-48 ページの JTAG セキュア・モード
• Arria 10 Device Datasheet
JTAG コンフィギュレーション・タイミングについての詳細情報を提供します。
• Programming Support for Jam STAPL Language
• USB-Blaster Download Cable User Guide
• ByteBlaster II Download Cable User Guide
• EthernetBlaster Communications Cable User Guide
• EthernetBlaster II Communications Cable User Guide
JTAG のシングル・デバイスのコンフィギュレーション
JTAG チェイン内の 1 つのデバイスをコンフィギュレーションするために、プログラミング・ソ
フトウェアは他のすべてのデバイスをバイパス・モードにします。バイパス・モードでは、デバ
イスは 1 個のレジスタを通して、TDI ピンからのプログラミング・データを TDO ピンに渡しま
す。デバイスにドライブされたコンフィギュレーション・データは、1 サイクル・クロック後に
TDO ピンに出力されます。
Quartus II ソフトウェアは、JTAG ポートを介してコンフィギュレーション・プロセスの完了を確
認するために CONF_DONE ピンを使用します。
• CONF_DONE ピンが Low であれば、コンフィギュレーションの失敗を示す
• CONF_DONE ピンが High であれば、コンフィギュレーションの成功を示す
コンフィギュレーション・データが JTAG TDI ポートを介してシリアルに送信された後、TCK ポ
ートに追加の 1,222 サイクルがクロックされ、デバイスの初期化が実行されます。
次の図に示すように、ダウンロード・ケーブルを使用するデバイスを設定するには、 Arria 10 デ
バイスを接続してください。
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A10-CONFIG
2015.05.04
7-25
JTAG のシングル・デバイスのコンフィギュレーション
図 7-18: ダウンロード・ケーブルを使用したデバイス 1 つの JTAG コンフィギュレーション
The resistor value can vary from
1 kΩ to 10 kΩ. Perform signal
integrity analysis to select the
resistor value for your setup.
V CCPGM
10 kΩ
V CCPGM
V CCPGM
GND
V CCPGM
FPGA Device
10 kΩ
nCE
N.C. nCEO
You must connect
nCE to GND or drive
it low for successful
JTAG configuration.
Connect the pull-up
resistor V CCPGM.
TCK
TDO
TMS
TDI
nSTATUS
CONF_DONE
nCONFIG
MSEL[2..0]
DCLK
V CCPGM
Download Cable
10-Pin Male Header
(JTAG Mode) (Top View)
Pin 1
V CCPGM
TRST
If you only use the JTAG configuration, connect
nCONFIG to VCCPGM and MSEL[2..0] to GND. Pull
DCLK either high or low, whichever is convenient
on your board. If you are using JTAG in
conjunction with another configuration scheme,
connect MSEL[2..0], nCONFIG, and DCLK based
on the selected configuration scheme.
GND
1 kΩ
GND
GND
次の図に示すように、マイクロプロセッサを使用して Arria 10 デバイス設定するには、デバイス
を接続してください。ソフトウェア・ドライバとして JRunner を使用することができます。
図 7-19: マイクロプロセッサを使用したシングル・デバイスの JTAG コンフィギュレーション
Memory
ADDR
V CCPGM V CCPGM
DATA
V CCPGM
Microprocessor
10 kΩ
FPGA Device
TRST
TDI
TCK
TMS
TDO
10 kΩ
nSTATUS
CONF_DONE
DCLK
nCONFIG
MSEL[2..0]
nCEO
nCE
N.C.
GND
The microprocessor must use
the same I/O standard as
V CCPGM to drive the JTAG pins.
Connect the pull-up resistor to a
supply that provides an
acceptable input signal for all
FPGA devices in the chain.
V CCPGM must be high enough to
meet the VIH specification of the
I/O on the device.
If you only use the JTAG configuration, connect
nCONFIG to VCCPGM and MSEL[2..0] to GND. Pull
DCLK high or low. If you are using JTAG in
conjunction with another configuration scheme, set
the MSEL[2..0] pins and tie nCONFIG and DCLK
based on the selected configuration scheme.
Connect nCE to GND or
drive it low.
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7-26
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2015.05.04
AS マルチ・デバイス・コンフィギュレーション
関連情報
AN 414: The JRunner Software Driver: An Embedded Solution for PLD JTAG Configuration
AS マルチ・デバイス・コンフィギュレーション
1 つの JTAG チェイン内の複数デバイスを同時にデバッグすることも可能です。
ピン接続とガイドライン
このコンフィギュレーションのセットアップについては、次のピン接続とガイドラインに従って
ください。
• 各デバイスは独立してユーザー・モードに入ることができるように、 CONF_DONE および
nSTATUS ピンを分離します。
• 一つの JTAG 互換ヘッダが JTAG チェイン内の複数のデバイスが接続されています。チェイ
ン内のデバイスの数は、ダウンロード・ケーブルのドライブ能力によって制限されます。
• JTAG チェインの 4 つ以上のデバイスがある場合は、 オン・ボードのバッファーで TCK、TDI、
および TMS をバッファします。また、チェインに、JTAG をサポートする他のアルテラ・デバ
イスを接続することができます。
• JTAG チェイン・デバイスのプログラミングは、システムに複数のデバイスが含まれている場
合や JTAG BST 回路を使用してシステムをテストする場合に理想的です。
ダウンロード・ケーブルの使用
次の図は、 マルチ・デバイス JTAG コンフィギュレーションを示します。
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7-27
コンフィギュレーションの詳細
図 7-20: ダウンロード・ケーブルを使用したマルチ・デバイスの JTAG コンフィギュレーション
Connect the pull-up
resistor V CCPGM .
Download Cable
10-Pin Male Header
(JTAG Mode)
Pin 1
If you only use the JTAG configuration, connect nCONFIG to V CCPGM and MSEL[2..0]
to GND. Pull DCLK either high or low, whichever is convenient on your board. If you are
using JTAG in conjunction with another configuration scheme, connect MSEL[2..0],
nCONFIG, and DCLK based on the selected configuration scheme.
FPGA Device
V CCPGM
10 kΩ
10 kΩ
nSTATUS
nCONFIG
DCLK CONF_DONE
MSEL[2..0]
nCE
V CCPGM
V CCPGM
GND
V CCPGM
V CCPGM
TDI
TMS
TDO
TCK
FPGA Device
V CCPGM
10 kΩ
10 kΩ
nSTATUS
nCONFIG
DCLK CONF_DONE
MSEL[2..0]
nCE
GND
TDI
TMS
TDO
TCK
FPGA Device
V CCPGM V CCPGM
V CCPGM
10 kΩ
10 kΩ
nSTATUS
nCONFIG
DCLK CONF_DONE
MSEL[2..0]
nCE
GND
TDI
TMS
TCK
TDO
1 kΩ The resistor value can vary from 1 kΩ to 10
kΩ. Perform signal integrity analysis to
select the resistor value for your setup.
関連情報
AN 656: Combining Multiple Configuration Schemes
他のコンフィギュレーション手法で JTAG コンフィギュレーションを組み合わせに関する詳細
情報を提供します。
コンフィギュレーションの詳細
このセクションでは、MSEL ピンの設定は、コンフィギュレーション・シーケンスは、デバイス・
コンフィギュレーションピン、コンフィギュレーション・ピンのオプション、およびコンフィギ
ュレーション・データ圧縮を記述します。
MSEL ピン設定
コンフィギュレーション手法を選択するには、MSEL ピンを VCCPGM および GND にプルアップ抵
抗またはプルダウン抵抗なしで接続してください。
注: MSEL ピンをマイクロプロセッサや他のデバイスでドライブしてはなりません。
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7-28
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コンフィギュレーション・シーケンス
表 7-3: Arria 10 各デバイスのコンフィギュレーション手法のための MSEL ピンの設定
コンフィギュレーション手法
VCCPGM (V)
JTAG ベースのコンフィギ
ュレーション
—
AS (x1 および x4)
1.8
PS
1.2/1.5/1.8
FPP (x8、x16、および x32)
1.2/1.5/1.8
パワー・オン・
リセット (POR)の遅
延
—
有効な MSEL[2..0]
上記のいずれかの有効な MSEL
ピンの設定を使用します。
ファースト
010
スタンダード
011
ファースト
000
スタンダード
001
ファースト
000
スタンダード
001
注: Quartus II ソフトウェア の Device and Pin Options ダイアログ・ボックスの Configuration ペ
ージでコンフィギュレーション手法を選択する必要があります。選択に基づいて、プログラ
ミング・ファイル内のオプションビットがそれに応じて設定されています。
関連情報
Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
JTAG ピンの電圧レベルの接続に関する詳細情報を提供します。
コンフィギュレーション・シーケンス
コンフィギュレーション・シーケンスおよび各コンフィギュレーション・ステージを説明しま
す。
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パワーアップ
7-29
図 7-21: Arria 10 デバイスのコンフィギュレーション・シーケンス
Power Up
• nSTATUS and CONF_DONE
driven low
• All I/Os pins are tied to an
internal weak pull-up
• Clears configuration RAM bits
Power supplies including VCCPGM reach
recommended operating voltage
Reset
• nSTATUS and CONF_DONE
remain low
• All I/Os pins are tied to an
internal weak pull-up
• Samples MSEL pins
nSTATUS and nCONFIG released high
CONF_DONE pulled low
Configuration Error Handling
• nSTATUS pulled low
• CONF_DONE remains low
• Restarts configuration if option
enabled
Configuration
Writes configuration data to
FPGA
CONF_DONE released high
Initialization
• Initializes internal logic and
registers
• Enables I/O buffers
INIT_DONE released high
(if option enabled)
User Mode
Executes your design
ピンを少なくとも最小 tCFG Low パルス幅以上 Low にプルダウンされることにより、リ
コンフィギュレーションを開始することができます。このピンが Low プルダウンされると、
nSTATUS ピンと CONF_DONE ピンもは Low にプルダウンされ、すべての I/O ピンは内部ウイーク・
プルアップに接続されます。
nCONFIG
パワーアップ
POR 回路によって監視されているすべての電源をパワーアップします。VCCPGM を含むすべて
の電源は、ランプアップ時間仕様内の推奨動作電圧レベルに 0 V から立ち上げる必要がありま
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7-30
A10-CONFIG
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リセット
す。すべての電源が推奨電圧レベルに達するまでそれ以外の場合は nCONFIG ピンを Low に保持
します。
VCCPGM ピン
コンフィギュレーション入力バッファは、 Arria 10 デバイスで電源ラインを通常の I/O バッファ
と共有する必要がなくなります。
コンフィギュレーション入力ピンの動作電圧は、コンフィギュレーション中に I/O バンク電源の
V CCIO に依存していません。したがって、Arria 10 デバイスは V CCIO 上の設定電圧の制約を必要
としません。
アルテラは VCCPGM に FPP x8、x16、および x32 用の兼用コンフィギュレーション・ピンの I/O
バンクの電源の VCCIO を接続することを推奨します。
関連情報
• Arria 10 Device Datasheet
ランプ・アップ時間仕様の詳細情報を提供します。
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
コンフィギュレーション・ピンの接続に関する詳細情報を提供します。
• 7-35 ページの デバイスのコンフィギュレーション・ピン
コンフィギュレーション・ピンの詳細情報を提供します。
リセット
POR 遅延は、POR 回路により監視されたすべての電源品が nSTATUS が High にリリースされて、
Arria 10 デバイスがコンフィギュレーションを開始するときに、最小推奨動作電圧に達する時間
の間の遅延と定義されます。
MSEL
ピンを使用して、POR 遅延を設定します。
デバイスの設定が完了するまで、ユーザー I/O ピンは内部に弱いプルアップに接続されていま
す。
関連情報
• 7-27 ページの MSEL ピン設定
• Arria 10 Device Datasheet
POR 遅延仕様の詳細情報を提供します。
コンフィギュレーション
各コンフィギュレーション手法のための DATA [] ピンの詳細については、適切なコンフィギュ
レーション手法を参照してください。
コンフィギュレーション・エラー検出
Quartus II ソフトウェアがコンフィギュレーション・ビットストリームを生成すると、ソフトウ
ェアは、各 CRAM フレームの 32 ビットの CRC 値を計算します。コンフィギュレーション・ビ
ットストリームは、各データ・フレームのための 1 つの CRC 値が含まれています。データ・フ
レームの長さは、デバイスごとに変えることができます。
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コンフィギュレーション・エラー検出
7-31
各データ・フレームは、コンフィギュレーション中に FPGA にロードされるように、CRC 回路
に事前計算された CRC 値をシフトします。同時に、FPGA における CRC エンジンは、データ・
フレームの CRC 値を計算し、事前計算された CRC 値と比較します。両方の CRC 値が一致しな
い場合、nSTATUS ピンはコンフィギュレーション・エラーを示すために Low に設定されていま
す。
コンフィギュレーション・エラー検出
自動的に設定を再起動するには、Quartus II ソフトウェアの Device and Pin Options ダイアログ・
ボックスの General ページで Auto-restart configuration after error オプションをオンにします。
このオプションをオンにしない場合、エラーを検出するために nSTATUS ピンを監視することがで
きます。コンフィギュレーションを再起動するには、少なくと tCFG の期間を High に nCONFIG ピ
ンをプルアップします。
関連情報
Arria 10 Device Datasheet
t STATUS および t CFG のタイミング・パラメータの詳細情報を提供しています。
初期化
初期化クロック・ソースは内部オシレータ、CLKUSR ピンまたは DCLK ピンからです。デフォルト
では、内部オシレータが初期化用のクロック・ソースです。内部オシレータを使用する場合、
Arria 10 デバイスが適切に初期化するのに十分なクロック・サイクルが提供されます。
注: 初期化クロック・ソースとしてオプションの CLKUSR ピンを使用し、デバイスの初期化中に
コンフィギュレーションを再開するために nCONFIG ピンを Low にプルダウンする場合、
nSTATUS ピンが Low にプルダウンし、それから、再び High になるまで CLKUSR または DCLK ピ
ンがトグルをつけ続けることを確認してください。
CLKUSR ピンは、複数のデバイスの初期化を同期させたり、初期化を遅らせるための柔軟性を提
供します。初期化中に CLKUSR ピンにクロックを供給しても、設定には影響しません。
CONF_DONE ピンが High になった後に、CLKUSR または DCLK ピンを t CD2CU で指定された時間が経
過した後にイネーブルされます。この時間が経過すると、 Arria 10 デバイスは、正しく初期化さ
れるように Tinit で指定されたクロック・サイクルの最小数を必要として、tCD2UMC パラメータで
指定されたように、ユーザー・モードに入ります。
関連情報
Arria 10 Device Datasheet
t CD2CU 、 t init 、および t CD2UMC タイミング・パラメータ、および初期化クロック・ソースの詳
細情報を提供します。
ユーザー・モード
初期化段階を監視するために、オプションの INIT_DONE ピン をイネーブルすることができます。
ピンが High にプルアップされると、初期化が完了し、デザインが実行を開始します。
ユーザー I/O ピンは、デザインで指定されるように機能します。
INIT_DONE
コンフィギュレーション・タイミング波形
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7-32
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FPP コンフィギュレーション・タイミング
FPP コンフィギュレーション・タイミング
図 7-22: DCLK-to-DATA[]比が 1 の場合の FPP コンフィギュレーション・タイミング波形
この波形の開始は、ユーザー・モードのデバイスを示しています。ユーザー・モードでは、
はロジック High レベルにあります。nCONFIG を Low にプ
ルすると、リコンフィギュレーション・サイクルが開始されます。
nCONFIG、nSTATUS、および CONF_DONE
tCFG
tCF2ST1
tCF2CK
nCONFIG
nSTATUS (1)
tCF2ST0
CONF_DONE (2)
DCLK
DATA[31..0] (4)
User I/O
tCF2CD
tSTATUS
tCLK
tST2CK
(5)
tCH tCL
(3)
(7)
tDH
Word 0 Word 1 Word 2 Word 3
tDSU
User Mode
Word n-2 Word n-1
High-Z
User Mode
INIT_DONE (6)
tCD2UM
(1) 電源投入後、デバイスはPOR遅延時間でnSTATUS をLowに保持します。
(2) 電源投入後、そしてコンフィギュレーションの前と間に、 CONF_DONEはLowです。
(3) DCLKはコンフィギュレーション後にフローティングのままにしないでください。コンフィギュレーションが完了した後、
DCLKは無視されます。必要な場合、HighまたはLowにトグルことができます。
(4) FPP ×16の場合、DATA [15..0] を使用します。FPP ×8の場合、DATA[7..0] を使用します。 DATA[31..0] はコンフィギュレーション後のユー
ザーI/Oピンとして使用できます。このピンのステートは兼用ピンの設定に依存します。
(5) 成功したコンフィギュレーションを確認するために、デバイスに全体のコンフィギュレーション・データを送信します。
デバイスが正常にすべてのコンフィギュレーション・データを受信した場合、 CONF_DONEがHighに解放されます。
CONF_DONEがHighになった後、初期化を開始し、ユーザー・モードに入るためにDCLK上の2つの追加の立ち下がり
エッジを送信します。
(6) INIT_DONEピンをイネーブルするオプション・ビットがデバイスに設定された後、INIT_DONEがLowになります。
(7) nSTATUS がHighにプルアップされている前に、HighにDCLKをトグルしないでください。
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7-33
FPP コンフィギュレーション・タイミング
図 7-23: DCLK-to-DATA[]比が>1 の場合の FPP コンフィギュレーション・タイミング波形
この波形の開始は、ユーザー・モードのデバイスを示しています。ユーザー・モードでは、
nCONFIG、nSTATUS、および CONF_DONE はロジック High レベルにあります。nCONFIG を Low にプ
ルすると、リコンフィギュレーション・サイクルが開始されます。
tCFG
nCONFIG
tCF2ST1
tCF2CK
nSTATUS (1)
tCF2ST0
CONF_DONE (2)
tSTATUS
tCF2CD t
ST2CK
DCLK (4)
tCH
(8) 1
DATA[31..0] (6)
User I/O
tDSU
High-Z
2
r
1
tCL
(6)
2
tCLK
Word 0
Word 1
tDH
tDH
r
(5)
1
Word 3
r
1
(3)
2
User Mode
Word (n-1)
User Mode
INIT_DONE (7)
tCD2UM
(1) 電源投入後、デバイスは POR遅延によって指定された時間で nSTATUS をLowに保持します。
(2) 電源投入後、コンフィギュレーションの前と中に、
CONF_DONE がLowです。
(3) DDCLK はコンフィギュレーション後にフローティングのままにしないでください。HighかLowに駆動することができます。
(4) 「r」は DCLK-to-DATA[] の比を意味します。解凍に基づくDCLK-to-DATA[] の比とデザイン・セキュリティ機能のイネーブル設定のためです。
(5) 必要に応じて、Lowに保持して DCLKを一時停止します。DCLKを再起動すると、外部ホストは、最初の
DCLKの立ち上がりエッジを送信する前に
DATA [31..0]
ピン上
のデータを提供する必要があります。
(6)正常なコンフィギュレーションを確実にするために、デバイスに全体のコンフィギュレーション・データを送信します。デバイスが正常にすべて
のコンフィギュレーション・データを受信した後、
CONF_DONE がHighにリリーズされます。
CONF_DONE がHighになると、初期化を開始し、ユーザー・モードに入るために
DCLK上の 2つの追加の立ち下がりエッジを送信します。
(7) INIT_DONE ピンをイネーブルするオプション・ビットがデバイスに設定された後、
INIT_DONE はLowになります。
(8) nSTATUS がHighにプルアップされている前に
HighにDCLKをトグルしないでください。
関連情報
DCLK-to-DATA[] Ratio (r) for FPP Configuration
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AS コンフィギュレーションのタイミング
AS コンフィギュレーションのタイミング
図 7-24: AS コンフィギュレーション・タイミング波形
tCF2ST1
nCONFIG
nSTATUS
CONF_DONE
nCSO
DCLK
tCO
AS_DATA0/ASDO
Read Address
tDH
tSU
AS_DATA1 (1)
bit 0
bit 1
bit (n - 2) bit (n - 1)
tCD2UM (2)
INIT_DONE (3)
User I/O
User Mode
(1) ×4モードASを使用している場合、この信号はAS_DATA[3..0] を表し、EPCQは、各DCLKサイクルのためのデータの4ビットで送信します。
(2) 初期化クロックは内部オシレータまたはCLKUSRピンから得ることができます。
(3) INIT_DONEピンをイネーブルするオプション・ビットがデバイスに設定された後、INIT_DONEはLowになります。
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PS コンフィギュレーションのタイミング
7-35
PS コンフィギュレーションのタイミング
図 7-25: コンフィギュレーション・タイミング波形
この波形の開始は、ユーザー・モードのデバイスを示しています。ユーザー・モードでは、
はロジック High レベルにあります。nCONFIG が Low にプ
ルダウンされると、リコンフィギュレーション・サイクルが開始されます。
nCONFIG、nSTATUS、および CONF_DONE
tCFG
tCF2ST1
nCONFIG
tCF2CK
nSTATUS (1)
CONF_DONE (2)
tCF2ST0
tCF2CD
(7)
DCLK
tSTATUS
tCLK
tST2CK
(5)
tCH tCL
(3)
tDH
Bit 0 Bit 1 Bit 2 Bit 3
tDSU
DATA0
User I/O
(4)
Bit (n-1)
High-Z
User Mode
INIT_DONE (6)
tCD2UM
(1) パワーアップの後、デバイスはPOR遅延時間の間、nSTATUS をLowに保持します。
(2) パワーアップの後、コンフィギュレーション前と中に、
CONF_DONEがLowになります。
(3) コンフィギュレーション後に
DCLKをフローティングのままにしないでください。それが
HighかLowに駆動することができます。
(4) DATA0 は、コンフィギュレーション後にユーザー
I/Oピンとして使用可能です。このピンの状態は、デバイスとピン・オプション
で兼用ピンの設定に依存します。
(5) 成功したコンフィギュレーションを保証するためには、デバイスに全体のコンフィギュレーション・データを送信します。
CONF_DONEがHighにリリースされます。
CONF_DONEが
デバイスが正常にすべてのコンフィギュレーション・データを受信した後に、
Highになった後、初期化を開始し、ユーザー・モードに入るために
DCLK上の2つの追加の立ち下がりエッジを送信します。
(6)INIT_DONEピンをイネーブルするオプション・ビットがデバイスに設定された後、
INIT_DONEがLowになります。
(7) nSTATUS がHighにプルアップされる前に、
HighにDCLKをトグルしないでください。
デバイスのコンフィギュレーション・ピン
コンフィギュレーション・ピンの概要
次の表では、 Arria 10 のコンフィギュレーション・ピンとそれらの電源を示しています。
注: TDI、TMS、TCK、TDO、および TRST ピンは、VCCPGM でパワーアップされています。
注: コンフィギュレーション時に、CLKUSR、DEV_OE、DEV_CLRn、DATA[31..1]、および DATA0 ピン
は VCCPGM でパワーアップされています。また、ユーザー I/O ピンとして使用する場合、ピ
ンが存在するバンクの VCCIO でパワーアップされています。
表 7-4: Arria 10 デバイスのコンフィギュレーション・ピンの概要
コンフィギュレーション・
コンフィギュレーション入力/出力
ピン
手法
ユーザー・モード
パワーアップ
TDI
JTAG
入力
—
TMS
JTAG
入力
VCCPGM
—
VCCPGM
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デバイスのコンフィギュレーション・ピン
コンフィギュレーション・
コンフィギュレーション入力/出力
ピン
手法
ユーザー・モード
パワーアップ
TCK
JTAG
入力
—
TDO
JTAG
出力
VCCPGM
—
TRST
JTAG
入力
VCCPGM
—
CLKUSR
すべての
手法
入力
VCCPGM
I/O
VCCPGM/VCCIO (21)
オプショ
ン、すべ
ての手法
出力
I/O
VCCPGM /プル・アップ
すべての
手法
双方向
—
VCCPGM/プル・アップ
FPP およ
び PS
入力
—
VCCPGM
AS
出力
—
オプショ
ン、すべ
ての手法
入力
VCCPGM
I/O
VCCPGM/VCCIO (21)
オプショ
ン、すべ
ての手法
入力
I/O
VCCPGM/VCCIO (21)
オプショ
ン、すべ
ての手法
出力
I/O
プル・アップ
MSEL[2..0]
すべての
手法
入力
—
VCCPGM
nSTATUS
すべての
手法
双方向
—
VCCPGM/プル・アップ
nCE
すべての
手法
入力
—
VCCPGM
nCEO
すべての
手法
出力
I/O
プル・アップ
nCONFIG
すべての
手法
入力
—
VCCPGM
DATA[31..1]
FPP
入力
I/O
DATA0
FPP およ
び PS
入力
VCCPGM/VCCIO (21)
I/O
VCCPGM/VCCIO (21)
nCSO[2..0]
AS
出力
—
nIO_PULLUP
すべての
手法
入力
VCCPGM
—
VCC
AS_DATA[3..1]
AS
双方向
—
VCCPGM
CRC_ERROR
CONF_DONE
DCLK
DEV_OE
DEV_CLRn
INIT_DONE
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A10-CONFIG
2015.05.04
Quartus II ソフトウェアでの EDA インタフェース・オプション
コンフィギュレーション・
コンフィギュレーション入力/出力
ピン
手法
AS_DATA0/ASDO
PR_REQUEST
PR_READY
PR_ERROR
PR_DONE
ユーザー・モード
7-37
パワーアップ
AS
双方向
—
パーシャ
ルリ・コ
ンフィギ
ュレーシ
ョン
入力
VCCPGM
I/O
VCCPGM/VCCIO (21)
パーシャ
ルリ・コ
ンフィギ
ュレーシ
ョン
出力
I/O
VCCPGM/VCCIO (21)
パーシャ
ルリ・コ
ンフィギ
ュレーシ
ョン
出力
I/O
VCCPGM/VCCIO (21)
パーシャ
ルリ・コ
ンフィギ
ュレーシ
ョン
出力
I/O
VCCPGM/VCCIO (21)
関連情報
Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
各コンフィギュレーション・ピンの詳細情報を提供します。
Quartus II ソフトウェアでの EDA インタフェース・オプション
次の表では、Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスで使用でき
る兼用コンフィギュレーション・ピンの一覧を示します。
表 7-5: コンフィギュレーション・ピンの接続
コンフィギュレーション・ピン
の接続
(21)
カテゴリ・ページ
オプション
CLKUSR
汎用
ユーザー提供の スタートアップ・クロ
ック（CLKUSR）をイネーブルします。
DEV_CLRn
汎用
デバイス・ワイドのリセットの（DEV_
CLRn）をイネーブルします。
DEV_OE
汎用
デバイス・ワイド出力イネーブルイネー
ブル（DEV_OE）をイネーブルします。
INIT_DONE
汎用
INIT_DONE 出力をイネーブルします。
このピンは、コンフィギュレーション前と中に VCCPGM によって供給されています。また、ユ
ーザー・モード中にユーザー I/O ピンとして使用する場合、VCCIO によって供給されています。
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7-38
A10-CONFIG
2015.05.04
コンフィギュレーション・データの圧縮
コンフィギュレーション・ピン
の接続
nCEO
カテゴリ・ページ
汎用
オプション
PR ピンをイネーブルします。
エラー検出 CRC_ERROR ピンをイネー
ブルします。
CRC_ERROR
エラー検出の基礎
CRC_ERROR ピンのオープン・ドレイン
をイネーブルします。
内部スクラブをイネーブルします。
PR_REQUEST
PR_READY
PR_ERROR
汎用
PR ピンをイネーブルします。
PR_DONE
関連情報
Reviewing Printed Circuit Board Schematics with the Quartus II Software
デバイスとピン・オプションのダイアログ・ボックスの設定に関する詳細情報を提供します。
コンフィギュレーション・データの圧縮
Arria 10 デバイスは、圧縮されたコンフィギュレーション・ビットストリームを受信し、コンフ
ィギュレーション時にリアル・タイムでデータを復元することができます。 予備的なデータで
は、圧縮は典型的にデザインに応じて 30%から 55%まででコンフィギュレーションのファイル・
サイズが減少することを示しています。
復元は、JTAG コンフィギュレーション手法を除くすべてのコンフィギュレーション手法でサポ
ートされています。
デザイン・コンパイルの前または後に圧縮をイネーブルすることができます。
注: 同時に暗号化と圧縮をイネーブルすることはできません。
デザインをコンパイルする前の圧縮のイネーブル
デザインのコンパイル後に圧縮をイネーブルするには、次の手順を実行してください。
1. Assignments メニューの Device をクリックします。
2. Arria 10 デバイスを選択して、 Device and Pin Options をクリックします。
3. Device and Pin Options ウィンドウで、Category リストの Configuration を選択し、Generate
compressed bitstreams をオンにします。
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A10-CONFIG
2015.05.04
デザインのコンパイル後の圧縮イネーブル
7-39
デザインのコンパイル後の圧縮イネーブル
デザインのコンパイル後に圧縮をイネーブルするには、次の手順を実行してください。
1. File メニューの Convert Programming Files をクリックします。
2. プログラミング・ファイル・タイプ ( .pof 、 .sof 、 .hex 、 .hexout 、 .rbf 、または .ttf )を選択
します。 POF 出力ファイルの場合、コンフィギュレーション・デバイスを選択します。
3. Input files to convert リストで、SOF Data を選択します。
4. Add File をクリックし、Arria 10 デバイス.sof を選択します。
5. SOF Data 領域に追加したファイル名を選択し、Properties をクリックします。
6. Compression チェック・ボックスをオンにします。
マルチ・デバイス・コンフィギュレーション内の圧縮の使用
次の図は、2 つの Arria 10 デバイスのチェインを示しています。圧縮は、最初のデバイスにのみ
イネーブルされます。
この設定は、AS または PS マルチ・デバイス・コンフィギュレーションでのみサポートされてい
ます。
図 7-26: 同じコンフィギュレーション・ファイルに圧縮と非圧縮シリアル・コンフィギュレーショ
ン・データ
Serial Configuration Data
Compressed
Uncompressed
Configuration
Configuration
Data
Data
Decompression
Controller
FPGA
FPGA
Device 1
Device 2
nCE
nCEO
nCE
nCEO
EPCQ-L or
External Host
N.C.
GND
FPP コンフィギュレーション手法の場合、DCLK-to-DATA[]の比が違いため、同一の
マルチ・デバイス・コンフィギュレーション・チェイン内の圧縮および非圧縮コンフィギュレー
ションの組み合わせが不可能です。
アクティブ・シリアル・モードを使用したリモート・システム・アップ
グレード
Arria 10 デバイスは専用のリモート・システム・アップグレード回路が含まれています。リモー
トの位置からシステムをアップグレードするために、この機能を使用することができます。
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7-40
A10-CONFIG
2015.05.04
コンフィギュレーション・イメージ
図 7-27: Arria 10 リモート・システム・アップグレードのブロック図
1
Development
Location
Data
Data
Data
FPGA
Remote System
Upgrade Circuitry
2
Configuration
Memory
FPGA Configuration
3
コンフィギュレーション・デバイスにアプリケーションのコンフィギュレーション・イメージの
リモート・アップグレードを管理するようにシステムをデザインすることができます。次のリス
トは、リモート・システム・アップグレードのシーケンスです。
1. Arria 10 デバイスのロジック（エンベデッド・プロセッサまたはユーザー・ロジック）は、リ
モート位置からコンフィギュレーション・イメージを受信します。TCP/IP、PCI、ユーザー・
データグラム・プロトコル（UDP）、UART、または独自のインタフェースなどの通信プロト
コルを使用して、リモート・ソースにデバイスを接続することができます。
2. ロジックは、不揮発性コンフィギュレーション・メモリ内のコンフィギュレーション・イメ
ージを格納します。
3. ロジックは、新たに受信したコンフィギュレーション・イメージを使用してリコンフィギュ
レーション・サイクルを開始します。
エラーが発生すると、回路は、エラーを検出し、安全なコンフィギュレーション・イメージに戻
り、デザインにエラー・ステータスを提供します。
コンフィギュレーション・イメージ
Arria 10 デバイスは、ダイレクト・ツー・アプリケーションとアプリケーション間のアップデー
トを提供する新しいリモート・システム・アップグレード機能を提供しています。 Arria 10 デバ
イスは、リモート・アップデート・プログラミング・モードでパワーアップすると、EPCQ-L デ
バイスの 32'd0 アドレスに開始アドレス・ポインタで示されるように、 Arria 10 デバイスは、フ
ァクトリやアプリケーション・コンフィギュレーション・イメージをロードします。
システム内の各 Arria 10 デバイスは、1 つファクトリ・イメージが必要です。ファクトリ・イメ
ージは次の処理を実行するためのロジックが含まれているユーザー定義のコンフィギュレーシ
ョン・イメージです。
• 専用のリモート・システム・アップグレード回路によって提供されるステータスに基づいて
エラーを処理します。
• リモート・ホストと通信し、新しいアプリケーション・イメージを受信し、ローカル不揮発性
メモリ・デバイスにイメージを格納します。
• Arria 10 デバイスにロードするアプリケーション・イメージを決定します。
• ユーザー・ウォッチドッグ・タイマをイネーブルまたはディセーブルし、そのタイムアウト
値をロードします。
• リコンフィギュレーション・サイクルを開始するために、専用のリモート・システム・アッ
プグレード回路に指示します。
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2015.05.04
コンフィギュレーション・イメージ
7-41
また、デバイスのための 1 つまたは複数のアプリケーション・イメージを作成することができま
す。アプリケーション・イメージでは、ターゲット・デバイスに実装されるように選択機能が含
まれています。
EPCQ-L デバイスで次の位置にイメージを格納します。
• ファクトリ・コンフィギュレーション・イメージ—EPCQ-L デバイスの
PGM[31..0] = 32'h00000020 開始アドレス
• アプリケーション・コンフィギュレーション・イメージ—任意のセクタ境界。アルテラは、1
つのセクタ境界で 1 つのイメージのみを保存することを推薦します。
• 開始アドレス(0x00～0x1F)—パワーアップ時にアプリケーション・コンフィギュレーション・
イメージをロードするための 32 ビット・アドレス・ポインタが格納されています。
図 7-28: 開始アドレスやファクトリ・アドレスの位置
次の図は、ファクトリ、ユーザー・データ、アプリケーション 1、およびアプリケーション 2 の
セクションを示しています。各セクションでは、新しいセクタ境界で開始します
Application 2
Application 1
User Data
Factory
Factory Address 32’d32
Start Address 32’d0
Programmed by Quartus II Software
Address Pointer
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7-42
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リモート・アップデート・モードでのコンフィギュレーション・シーケンス
リモート・アップデート・モードでのコンフィギュレーション・シーケンス
図 7-29: リモート・アップデート・モードでのファクトリとアプリケーション・コンフィギュレーシ
ョン間の遷移
Reconfiguration
or Start Address = 0
Read Start Address
from Flash
Factory Configuration
Load Factory POF
Reconfiguration
or Start Address = 0
After POR or
nCONFIG Assertion
Error Count <= 3
Application Configuration
Error Count > 3
Reconfiguration &
Start Address = 32
Enter Factory
User Mode
Reconfiguration &
Start Address > 0 and not 32
Load Application
Number POF
No Error
Watchdog
Timeout
Enter Application
User Mode
Reconfiguration &
Start Address > 0
and not 32
Reconfiguration &
Start Address = 32
を使使用してトリガされたパワーアップまたはリコンフィギュレーション成において、
AS コントローラは EPCQ-L デバイスから開始アドレスを読み込み、初期のコンフィギュレーシ
ョン・イメージ（ファクトリ、またはアプリケーション・コンフィギュレーション・イメージの
いずれか）をロードします。初期のイメージがアプリケーション・コンフィギュレーション・イ
メージであり、エラーが発生した場合、コントローラは、ファクトリ・コンフィギュレーショ
ン・イメージをロードする前に 3 回、同じ初期のアプリケーション・コンフィギュレーション・
イメージをロードしようとします。初期のアプリケーション・コンフィギュレーション・イメー
ジがユーザー・ウォッチドッグ・タイムアウト・エラーが発生した場合、コントローラはファク
トリ・コンフィギュレーション・イメージをロードします。ファクトリのユーザー・モードまた
はアプリケーションのユーザー・モードの間に新しいアプリケーション・コンフィギュレーショ
ン・イメージをロードできます。エラーが発生した場合、コントローラはファクトリ・コンフィ
ギュレーション・イメージをロードします。
nCONFIG
関連情報
7-46 ページの リモート・システム・アップグレード・ステート・マシン
リモート・アップデート・モードの設定手順の詳細な説明。
リモート・システム・アップグレード回路
リモート・システム・アップグレード回路では、これらのコンポーネントを制御するリモート・
システム・アップグレード・レジスタ、ウォッチドッグ・タイマ、およびステート・マシンが含
まれています。
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リモート・システム・アップグレード回路のイネーブル
7-43
注: アルテラ・リモート・アップデート IP コアを使用する場合、IP コアは、すべての関連のリ
モート・システム・アップグレードの動作を実行するために内部的に RU_DOUT、RU_CTL[1:0]、
RU_CLK、RU_DIN、RU_nCONFIG、および RU_nRSTIMER 信号を制御します。
図 7-30: リモート・システム・アップグレード回路
Internal Oscillator
Status Register (SR)
[4..0]
Control Register
[45..0]
Logic Array
Update Register
[45..0]
update
dout
Bit [4..0]
Shift Register
din
dout
capture
Bit [45..0]
Remote
System
Upgrade
State
Machine
din
capture
User
Timeout Watchdog
Timer
clkout capture update
Logic Array clkin
RU_DOUT
RU_CTL[1:0]
RU_CLK
RU_DIN
RU_nCONFIG
RU_nRSTIMER
Logic Array
関連情報
Arria 10 Device Datasheet
リモート・システム・アップグレード回路のタイミング仕様の詳細情報を提供します。
リモート・システム・アップグレード回路のイネーブル
リモート・システム・アップグレード機能をイネーブルするには、次の手順を実行します。
1. Quartus II ソフトウェアの Device and Pin Options ダイアログ・ボックスの Configuration ペー
ジでの Configuration 方式リストから Active Serial または Configuration Device を選択します。
2. Quartus II ソフトウェアで Device and Pin Options ダイアログ・ボックスの Configuration ペー
ジで Configuration モード・リストから Remote を選択します。
この機能をイネーブルすると、自動的に Auto-restart configuration after error オプションをオン
にします。
アルテラが提供するアルテラ・リモート・アップデートIP コアは、リモート・システム・アップグレード回路へ
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7-44
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2015.05.04
リモート・システム・アップグレード・レジスタ
関連情報
Altera Remote Update IP Core User Guide
リモート・システム・アップグレード・レジスタ
表 7-6: リモート・システム・アップグレード・レジスタ
レジスタ
説明
シフト
このレジスタはロジック・アレイからアクセス可能であり、ユーザー・
ロジックによるアップデート・レジスタ、ステータス・レジスタ、お
よびコントロール・レジスタへの書き込みとサンプリングを可能にし
ます。
コントロール
このレジスタには、現在のページのアドレス、ウォッチドッグ・タイ
マの設定、および現在の構成イメージ・ファクトリ・コンフィギュレ
ーションまたはアプリケーション・コンフィギュレーション・イメー
ジを指定して 1 ビットが含まれています。このレジスタは、リモー
ト・システムのアップグレード中に EPCQ-L デバイスからコンフィギ
ュレーション・イメージをロードするためにコントローラによって使
用されています。
更新
コントロール・レジスタと同様のデータが含まれていますが、このレ
ジスタは更新が続くシフト・レジスタへデータをシフトすることによ
って、ファクトリ・コンフィギュレーションまたはアプリケーション・
コンフィギュレーション・イメージで更新されます。リモート・シス
テムのアップグレードの柔ソフト IP コアは、次のリコンフィギュレー
ション・サイクル中にコントロール・レジスタの中で使用される値を
備えたこのレジスタを更新します。
ステータス
このレジスタは、リコンフィギュレーションのトリガーを記録するた
めに、すべてのリコンフィギュレーション・サイクル中にリモート・
アップデート・ブロックによって書き込まれます。この情報は、リコ
ンフィギュレーション・サイクル以下の適切なアクションを決定する
ために、リモート・システム・アップグレードのソフト IP コアで使用
されます。
関連情報
• 7-44 ページの コントロール・レジスタ
• 7-45 ページの ステータス・レジスタ
コントロール・レジスタ
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ステータス・レジスタ
7-45
表 7-7: コントロール・レジスタのビット
ビット
0
名称
リセット値
(22)
アプリケーション（ないファクトリ・ビ
ット）。現在デバイスにロードされたコ
ンフィギュレーション・イメージ・タイ
プを示します。ファクトリ・イメージの
場合は 0、アプリケーション・イメージの
場合は 1。このビットが 1 のとき、コント
ロール・レジスタへのアクセスは読み取
り専用に制限され、ウォッチドッグ・タ
イマがイネーブルされています。
1'b0
AnF
説明
ファクトリ・コンフィギュレーション・
デザインは、アプリケーション・コンフ
ィギュレーション・イメージを使用して
リコンフィギュレーションをトリガする
前にこのビットを 1 に設定する必要があ
ります。
1..32
PGM[0..31]
32'h000000 AS コンフィギュレーションの開始アド
00
レス。
33
Wd_en
1'b0
ユーザー・ウォッチドッグ・タイマのイ
ネーブル・ビット。ウォッチドッグ・タ
イマをイネーブルするこのビットを 1 に
設定します。
34..45
Wd_timer[11..0]
12'h000
ユーザー・ウォッチドッグ・タイムアウト
値。
ステータス・レジスタ
表 7-8: ステータス・レジスタ・ビット
ビット
(22)
(23)
名称
リセッ
ト値(23)
説明
0
CRC
1'b0
1 に設定すると、アプリケーションの設定時に
CRC エラーを示しています。
1
nSTATUS
1'b0
1 に設定すると、がエラーのために nSTATUS 外部
デバイスによってアサートされていることを示
します。
2
CORE_nCONFIG
1'b0
1 に設定すると、デバイスのロジック・アレイに
よってリコンフィギュレーションがトリガされ
たことを示します。
これは、デバイスが POR を終了した後、またファクトリ・コンフィギュレーション・イメージへ
のリコンフィギュレーション中のデフォルト値です。
デバイスが POR とパワーアップを終了すると、ステータス・レジスタの内容は 5'b00000 です。
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7-46
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リモート・システム・アップグレード・ステート・マシン
ビット
名称
リセッ
ト値(23)
説明
3
nCONFIG
1'b0
1 に設定すると、nCONFIG がアサートされている
ことを示しています。
4
Wd
1'b0
1 に設定すると、ユーザー・ウォッチドッグ・タ
イムアウトことを示します。
リモート・システム・アップグレード・ステート・マシン
この重大エラー検出ソリューションの仕組みは、以下のとおりです。
1. パワーアップの後に、リモート・システム・アップグレード・レジスタは 0 までリセットさ
れて、ファクトリまたはアプリケーション・コンフィギュレーション・イメージは、EPCQ-L
デバイスの 0x00 から 0x1F までに格納されたスタート・アドレスに基づいてロードされます。
2. ファクトリ・コンフィギュレーション・イメージでは、ユーザー・ロジックは、1 ANF ビット
を設定し、アプリケーション・イメージの先頭アドレスをロードします。ユーザー・ロジッ
クはまた、ウォッチドッグ・タイマの設定を書き込みます。
3. ロジック・アレイのコンフィギュレーション・リセット(RU_CONFIG)が Low になると、リモー
ト・システム・アップグレード・ステート・マシンは、コントロール・レジスタをアップデ
ート・レジスタの内容で更新し、新しいアプリケーション・ページからシステム・コンフィ
ギュレーションを開始します。
4. エラーが発生した場合、ステート・マシンはファクトリ・イメージに戻ります。コントロー
ルおよびアップデート・レジスタは 0 にリセットされ、ステータス・レジスタは、エラー情
報で更新されます。
5. 成功したリコンフィギュレーションの後、システムはアプリケーション・コンフィギュレー
ションに留まります。
ユーザー・ウォッチドッグ・タイマ
ユーザー・ウォッチドッグ・タイマは、誤ったアプリケーション・コンフィギュレーションによ
ってデバイスが停止したままになるのを防止します。アプリケーション・コンフィギュレーショ
ンが正常にデバイスにロードされたときに、機能エラーを検出するためのタイマを使用すること
ができます。タイマは自動的にファクトリ・コンフィギュレーションでディセーブルされ、アプ
リケーション・コンフィギュレーションでイネーブルされます。
注: アプリケーション・コンフィギュレーションでは、この機能が必要ない場合、ファクトリ・
コンフィギュレーション・ユーザー・モード動作時のアップデート・レジスタには 1'b0 に
Wd_en ビットを設定することによって、この機能をオフにする必要があります。アプリケー
ション・コンフィギュレーションで、この機能をディセーブルすることはできません。
カウンタは 29 ビット幅で、2 29 の最大カウント値があります。ユーザー・ウォッチドッグ・タ
イマの値を指定するときには、唯一の最も重要な 12 ビットを指定します。タイマ設定の精度は
2 17 サイクルです。サイクル・タイムは、ユーザー・ウォッチドッグ・タイマの内蔵オシレータ
の周波数に基づいています。
(23)
デバイスが POR とパワーアップを終了すると、ステータス・レジスタの内容は 5'b00000 です。
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2015.05.04
デザイン・セキュリティ
7-47
アプリケーション・コンフィギュレーションがユーザー・モードに入るとすぐにタイマがカウン
トを開始します。タイマが満了すると、リモート・システム・アップグレード回路は、 タイム・
アウト信号を生成し 、ステータス・レジスタを更新し、ファクトリ・コンフィギュレーション・
イメージのロードをトリガします。時間をリセットするには、 RU_nRSTIMER をアサートします。
関連情報
Arria 10 Device Datasheet
ユーザー・ウォッチドッグの内部オシレータの周波数の動作範囲の詳細情報を提供します。
デザイン・セキュリティ
Arria 10 デザイン・セキュリティ機能は、次の機能をサポートしています。
• 256 ビット・キーの業界標準のデザイン・セキュリティ・アルゴリズム（FIPS-197 確定）をサ
ポートする拡張の内蔵 AES（Advanced Encryption Standard）復号化ブロック
• 揮発性および不揮発性のキー・プログラミングのサポート
• 改ざん保護ビットの設定を通る揮発性および不揮発性キーの両方用のセキュア動作モード
• セキュア・モードでのパワーアップ時に限定されたアクセス可能な JTAG 命令
• ボード・レベルのテストのサポート
• 不揮発性キーのオフ・ボードのキー・プログラミングのサポート
• JTAG を除くすべてのコンフィギュレーション手法で使用可能
• リモート・システム・アップグレード機能のサポート
• Side-Channel Attack に対する POF 認証と保護のサポート
• ヒューズ・ビットまたはオプション・ビットをを通過する外部 JTAG および HPS の JTAG の
ディセーブル
• デバイスが初期化されるまでパワーアップからのすべての JTAG 命令のディセーブル
Arria 10 デザイン・セキュリティ機能は、デザインのための以下のセキュリティ保護を提供しま
す。
• コピーに対するセキュリティ—セキュリティ・キーは、安全に Arria 10 デバイス内に格納さ
れ、任意のインタフェースを通る読み出すことができません。また、コンフィギュレーショ
ン・ファイルのリードバックはデバイスでサポートされていないため、デザイン情報をコピ
ーすることはできません。
• リバース・エンジニアリングに対するセキュリティ— Arria 10 コンフィギュレーション・ファ
イル形式が専有的で、ファイルが、具体的な暗号解読を必要とする数百万ビットを含んでい
るので、暗号化されたコンフィギュレーション・ファイルからリバース・エンジニアリング
することは非常に難しく、時間がかかります。
• 改ざんに対するセキュリティ—改ざん保護ビットを設定した後、Arria 10 デバイスは、同じキ
ーで暗号化されたコンフィギュレーション・ファイルを受け入れることができます。また、
JTAG インタフェースおよびコンフィギュレーション・インタフェースを介してプログラミン
グがブロックされています。
FPP コンフィギュレーション手法で Arria 10 デバイスとのデザイン・セキュリティを使用する
と、異なる DCLK-to-DATA[]の比を必要とします。
注: 同時に暗号化と圧縮をイネーブルすることはできません。
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7-48
A10-CONFIG
2015.05.04
JTAG セキュア・モード
JTAG セキュア・モード
命令を発行すると、 Arria 10 デバイスは、JTAG セキュア・モードに入ります。
このモードでは、多くの JTAG 命令がディセーブルされます。 Arria 10 デバイスは、唯一の必須
JTAG 1149.1 命令を行使することができます。これらの JTAG 命令は、
cms:ixia_locid="10" SAMPLE/PRELOAD 、BYPASS、EXTEST および IDCODE および SHIFT_EDERROR_REG
のようなオプションの命令です。
EX_JTAG_SECURE
注: EX_JTAG_SECURE 命令を発行した後、 Arria 10 デバイスのロックは解除することはできませ
ん。
関連情報
9-2 ページの サポートされる JTAG 命令
JTAG セキュア・モード
改ざん保護ビットをイネーブルにする時に、Arria 10 デバイスは、電源投入後 JTAG セキュリテ
ィ保護モードになります。このモード時には、多くの JTAG 命令はディセーブルになります。
セキュリティ・キーのタイプ
Arria 10 デバイスは、2 タイプのキーを提供します—揮発性および不揮発性。次の表は、揮発性
キーと不揮発性キーの間の違いを示しています。
表 7-9: セキュリティ・キーのタイプ
キーのタイプ
キーのプログラマビ キー・ ストレージの
リティ
電源
プログラミング方法
揮発性
• 再プログラム可 必要な外部バッテ
リは、V CCBAT (24)
能
• 消去可能
オン・ボード
• 不揮発性
ワンタイム・プログ 外部バッテリ
ラミング
オン・ボードおよびイン・
ソケットのプログラミン
グ (25)
不揮発および揮発性のキー・プログラミングは、リバース・エンジニアリングおよびデザインの
コピーから保護します。改ざん保護ビットをセットすると、デザインも改ざんから保護されま
す。
JTAG ピンのインタフェースを介してキーのプログラミングを行うことができます。 nSTATUS ピ
ンが任意のキー・プログラミングの試みの前に高くリリースされていることを確認します。
注: 揮発性キーをクリアするには、 KEY_CLR_VREG JTAG 命令を発行します。揮発性キーがクリ
アされたかどうかを確認するには、 KEY_VERIFY JTAG 命令を発行します。
(24)
(25)
V CCBAT は 揮発性キー·ストレージ用の専用電源です。V CCBAT が 継続的に関係なく、オンチップ供
給条件の揮発性レジスタに電力を供給します。
サード・パーティ のベンダは、イン・ソケットのプログラミングを提供します。
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Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
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2015.05.04
セキュリティ・モード
7-49
関連情報
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
V CCBAT ピン接続の推奨事項の詳細情報を提供します。
• Arria 10 Device Datasheet
バッテリー仕様の詳細情報を提供します。
• 9-2 ページの サポートされる JTAG 命令
セキュリティ・モード
表 7-10: サポートされるセキュリティ・モード
セキュリティ・モー 改ざん保護ビット
ド
の設定
デバイスは、 暗号 デバイスは、 暗号
化されていないフ 化ファイルを受け
ァイルを受け入れ
入れる
る
セキュリティ・レベル
キーなし
—
有
無
—
揮発性キー
—
有
有
セキュリティ保護
改ざん保護ビ セット
ットがセット
された不揮発
性キー
無
有
不揮発性キーによるセ
キュリティ保護
不揮発性キー —
有
有
セキュリティ保護
改ざん保護ビ セット
ットがセット
された不揮発
性キー
無
有
不揮発性キーによるセ
キュリティ保護
揮発性キーおよび不揮発性キー・セキュリティ・モードで暗号化されていないコンフィギュレー
ション・ビットストリームを使用することが唯一のボード・レベルのテストのためにサポートさ
れています。
注: 改ざん保護ビット・セットのセキュリティ・モードとの揮発性のキーについては、 デバイス
は揮発性キーが消去された場合、暗号化されたコンフィギュレーション・ファイルを受け付
けておりません。揮発性キーを消去して、キーを再プログラムしている場合、揮発性キーの
セキュリティ・モードを使用する必要があります。
改ざん保護ビットをイネーブルにすると、デバイスにテスト・モードをディセーブルし、JTAG
インタフェースを介してプログラミングをディセーブルします。このプロセスを撤回できない
し、アルテラは故障解析を行うことを防止します。
デザイン・セキュリティの実装手順
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
フィードバック
Altera Corporation
7-50
A10-CONFIG
2015.05.04
改訂履歴
図 7-31: デザイン・セキュリティの実装手順
AES Key
Programming File
Step 3
FPGA Device
Key Storage
Step 1
AES Decryption
256-bit User-Defined Quartus II Software
Key
AES Encryptor
Step 4
Step 1
Encrypted
Configuration
File
Step 2
Memory or
Configuration
Device
セキュアなコンフィギュレーションを実行するには、次の手順を実行します。
1. Quartus II ソフトウェアは、デザインのセキュリティ・キー・プログラミング・ファイルを生
成し、ユーザー定義の 256 ビットのセキュリティ・キーを使用して、コンフィギュレーショ
ン・データを暗号化します。
2. 外部メモリ内の暗号化されたコンフィギュレーション・ファイルを格納します。
3. JTAG インタフェースを介して Arria 10 デバイスに AES キー・プログラミング・ファイルをプ
ログラムします。
4. Arria 10 デバイスを設定します。システムのパワーアップ時に、外部メモリ・デバイスは Arria
10 デバイスに暗号化された設定ファイルを送信します。
改訂履歴
日付
バージョン
2015 年 5 月
2015.05.04
Altera Corporation
変更内容
• FPP、AS および PS コンフィギュレーションのタイミング波形
を追加。
• 「トレースのレングスとロード」を「トレース・レングスのガイ
ドライン」に更新し、ロード・コンテンツを削除。
• ロード情報の Arria10 デバイスのデータシートへのリンクを追
加。
• 8 ビットと 32 ビットをサポートするように Arria10 デバイスの
コンフィギュレーション・モードと機能での FPP を更新。
• 「デザイン・セキュリティ」および「構成データ圧縮」にメモを
追加。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
フィードバック
A10-CONFIG
2015.05.04
改訂履歴
日付
バージョン
2015 年 1 月
2015.01.23
変更内容
• 100 MHz での AS コンフィギュレーション中の CLKUSR ピンの
使用を更新。.
• 125 MHz～100 MHz に PS、FPP x8、FPP x16HPS および HPS を介
したコンフィギュレーションの最大クロック・レートを更新。
• RU_SHIFTnLD および RU_CAPTnUPDT に RU_CTL[1:0]に置き
換えることにより、リモート・システム・アップグレードを更
新。
• ALTREMOTE_UPDATE メガファンクションをアルテラのリモ
ート・アップデート IP コアに更
• 34..46 を 34..45 にユーザー・ウォッチドッグ・タイムアウト値を
更新。
• nIO_PULLUP が VCC によって給電されることを更新。
• Arria 10 デバイス表の Max Data Rate in Configuration Modes にメ
モを追加。
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
フィードバック
7-51
Altera Corporation
7-52
A10-CONFIG
2015.05.04
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
• 「Active Serial Configuration with Multiple EPCQ-L Devices」のセク
ションを追加。
• 「Unique Chip ID」のセクションを削除。
• USB-Blaster のダウンロード・ケーブルのサポートに関する詳細
情報を含めるように「JTAG Configuration」のセクションを更
新。
• 「Power Up」 の項を更新。
• 開始アドレスを含めるように「Configuration Images」の項を更
新。
• 「Remote Update Mode」のセクションの「Configuration
Sequence」を更新。
• 「Remote System Upgrade State Machine」のセクションを更新。
• JTAG ピンの電力リファレンスを更新するために「Figure 7-18:
JTAG Configuration of a Single Device Using a Microprocessor」を更
新。
• 「Figure 7-20: Configuration Sequence for Arria 10 Devices」を更新。
• 「Figure 7-22: Arria 10 Remote System Upgrade Block Diagram」を更
新。
• パーシャル・リコンフィギュレーションでサポートされている
クロック・レートを更新するように「Table 7-1: Configuration
Modes and Features of Arria 10 Devices」を更新。
• FPP および PS コンフィギュレーション手法でサポートされる
VCCPGM 電圧を含めるように「Table 7-3: MSEL Pin Settings for
Each Configuration Scheme of Arria 10 Devices」を更新。
• シフト、コントロール、アップデート、およびステータ・スレ
ジスタの説明を更新するように「Table 7-6: Remote System
Upgrade Registers」を更新。
• 「Table 7-7: Control Register Bits」を更新。
• 「Unique Chip ID」のセクションを削除。
2013 年 12 月
2013.12.02
初版 。
Altera Corporation
変更内容
Arria10 デバイスのコンフィギュレーション、デザイン・セキュリティ、およびリモート・システム・アッ
プグレード
フィードバック
Arria 10 デバイスでの SEU の緩和
2015.05.04
A10-SEU
更新情報
8
フィードバック
SEU (Single Event Upset)緩和機能には、以下の要素が含まれます。
• CRAM（Configuration RAM）の高速 EDCRC（error detection cyclic redundancy check）とスクラ
ブ
• ユーザー・メモリ向け誤り訂正コード（ECC）
• アルテラのハード IP（Intellectual Property）での ECC の使用
• パッケージへの超低アルファ線材料の使用
この章では、高速 EDCRC ならびにスクラブ機能について説明し ます。
関連情報
Arria 10 Device Handbook: Known Issues
Arria 10 デバイス・ハンドブック各章における今後の更新をリストします。
エラー検出機能
ハード化されたオンチップ EDCRC 回路を使用すると、フィッティングやデバイスの性能に影響
を与えることなく、以下の動作を行うことができます。
•
•
•
•
コンフィギュレーション中の CRC（Cyclic Redundancy Check）エラーの自動検出
ユーザー・モードでのオプションのソフト・エラー（SEU と MBU）検出と識別
高速ソフト・エラー検出。エラー検出速度が向上
2 種類のチェック・ビット
• フレーム・ベースのチェック・ビット—CRAM に格納され、フレームのインテグリティの
検証に使用される
• カラム・ベースのチェック・ビット—レジスタに格納され、すべてのフレームのインテグ
リティの保護に使用される
ユーザー・モード・エラー検出
ユーザー・モードでは、コンフィギュレーションされた CRAM ビットの内容が、ソフト・エラ
ーによる影響を受ける可能性があります。これらのソフト・エラーはイオン化した粒子によって
引き起こされますが、アルテラのデバイスにおいて頻繁に発生するものではありません。しか
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
8-2
A10-SEU
2015.05.04
EDCRC チェック・ビット
し、デバイスにエラーのない動作を要求する高信頼性アプリケーションでは、デザインがこれら
のエラーについて考慮されていることが要求されます。
ユーザー・モードでのエラー検出時には、 Arria 10 デバイスで複数の EDCRC エンジンがパラレ
ルで動作します。エラー検出 CRC エンジンの数は、フレーム内の合計ビット数であるフレーム
長に依存します。
カラム・ベースのそれぞれのエラー検出 CRC エンジンが各フレームから 128 ビットを読み出し、
4 サイクル以内に処理します。エラーを検出するために、エラー検出 CRC エンジンは全てのフ
レームをリードバックする必要があります。
EDCRC チェック・ビット
図 8-1: エラー検出 CRC のチェック・ビットの計算
128-Bits
Data
128-Bits
Data
128-Bits
Data
128-Bits
Data
128-Bits
Data
32-Bits ColumnBased CRC
Column 0
Column 1
128-Bits
Data
128-Bits
Data
128-Bits
Data
Frame 0
Frame 1
Frame 2
128-Bits
Data
32-Bits
Column-Based CRC
Last Column
Last Frame
EDCRC チェック・ビットの更新
フレーム・ベースの EDCRC はコンフィギュレーション時にオンチップで計算されます。カラ
ム・ベース EDCRC はコンフィギュレーション後に更新されます。
EDCRC 機能を有効にした場合、デバイスがユーザー・モードに入った後に、EDCRC 機能は
CRAM フレームの読み出しを開始します。リードバック・フレームから収集されたデータは、
フレーム・ベースの CRC との比較により検証されます。
初めのフレーム・ベースの検証が完了すると、カラム・ベースの CRC が、カラム・ベースの
CRC チェック・ビットを計算します。
CRC_ERROR ピンの動作
CRAM エラーが検出されると、CRC_ERROR 信号が High になります。この信号が Low になった後
で、エラー・タイプと位置についての情報を取得するためにエラー・メッセージ・レジスタ
（EMR）にアクセスすることができます。
Altera Corporation
Arria 10 デバイスでの SEU の緩和
フィードバック
A10-SEU
2015.05.04
エラー情報の取得
8-3
図 8-2: カラム・ベース EDCRC のタイミング図
完全な EMR は、2 番目のパルスの立ち下りエッジでのみ使用できます。
Next SEU Event
One SEU Event
Column-Based CRC
Assertion Time
Duration to expect 2nd
pulse triggered by
Frame-Based EDCRC Error
Frame-Based CRC
Assertion Time
CRC ERROR Pin
Column-Based
Error Detected
Column-Based EMR
is Available
Complete EMR is Available
Unload EMR Ends
Unload EMR Start
図 8-3: カラム・ベース/フレーム・ベース EDCRC のタイミング図
Column-Based/Frame-Based CRC
Assertion Time
CRC ERROR Pin
Frame-Based
Error Detected
Unload EMR
Starts
関連情報
Arria 10 Device Family Pin Connection Guidelines
CRC_ERROR 接続ガイドラインついて詳しい情報を提供します。
エラー情報の取得
EMR の内容は、コア・インタフェースを介して、または SHIFT_EDERROR_REG JTAG 命令を用いた
JTAG インタフェースを介して取得できます。アルテラは、コア・インタフェースを介して EMR
の内容をアンロードし、異なるデザイン・コンポーネント間でこれを共有可能にする Error
Message Register Unloader IP コアを提供します。
関連情報
• Altera Error Message Register Unloader IP Core User Guide
EMR をシフト・アウトするためのユーザー・シフト・レジスタの使用について詳しい情報を
提供します。
• AN 737: SEU Detection and Recovery in Arria 10 Devices
shift_ederror_reg 命令と EMR のアンロードについて詳しい情報を提供します。
Arria 10 デバイスでの SEU の緩和
フィードバック
Altera Corporation
8-4
A10-SEU
2015.05.04
エラー修正
エラー修正
内部スクラブが有効にされている際にエラー検出を有効にすると、 Arria 10 デバイスはカラム・
ベースの CRC を使用してエラーを検出します。エラーが発見された際には、フレーム・ベース
の CRC を使用してエラーの位置を確認し、エラーを修正します。
内部スクラブ機能を有効にするには、以下のステップを実行します。
1.
2.
3.
4.
Assignments メニューで、Device をクリックします。
Device and Pin Options をクリックし、Error Detection CRC タブを選択します。
Enable internal scrubbing をオンにします。
OK をクリックします。
CRC エラーからの回復
Arria 10 デバイスは内部スクラブと外部スクラブ機能をサポートしています。内部スクラブ機
能は、SEU が検出されると CRAM の SEU を自動的に修正します。
Arria 10 デバイスをホストするシステムは、デバイスのリコンフィギュレーションをコントロー
ルする必要があります。 Arria 10 デバイスのリコンフィギュレーションは nCONFIG 信号を Low
に駆動することにより行います。リコンフィギュレーションが正常に完了すると、Arria 10 デバ
イスは意図したとおりに動作します。
仕様
この項ではユーザー・モードでのエラー検出のための、エラー検出の頻度と CRC 演算に要する
時間を示します。
エラー検出周波数
EMR アップデート間隔の仕様を満たすことができない場合には、エラー検出の周波数を下げま
す。エラー検出処理の速度は、Quartus II ソフトウェアでクロック周波数の除数を設定すること
により制御できます。n を以下の表にリストされたいずれかの値にできる場合に、分母は 2n で
す。
各データ・フレームのエラー検出処理の速度は以下の式から求めます。
図 8-4: エラー検出頻度の方程式
Error Detection Frequency
=
Internal Oscillator Frequency
2n
表 8-1: Arria 10 デバイスのエラー検出のための周波数範囲
以下の表に周波数、および有効な n の値を示します。
内蔵オシレータ
エラー検出周波数
周波数
最大値
最小値
50～100 MHz(26)
100 MHz
25 MHz
Altera Corporation
n
分母の範囲
0、1、2
1～4
Arria 10 デバイスでの SEU の緩和
フィードバック
A10-SEU
2015.05.04
EMR アップデート間隔
8-5
EMR アップデート間隔
エラー・メッセージ・レジスタをアップデートする間隔は、デバイスおよびエラー検出クロック
の周波数によって異なります。
表 8-2: Arria 10 デバイスでの EMR アップデート間隔の概算
スピード・グレード 1 では、
• 1、2、または 4 の除数を使用できます。
• この表での最大時間と最小時間は、除数が 1 のクロック周波数で計算しています。
スピード・グレード 2 と 3 では、
• 使用できる除数は 2、または 4 のみです。
• この表での最大時間と最小時間は、除数が 2 のクロック周波数で計算しています。
バリアント
集積度
160 / 220
270 / 320
GX/SX
480
570 / 660
GX / GT
900 / 1150
スピード･
タイミング間隔
グレード
最小（ms）
最大（ms）
1
0.21659
0.34379
2
0.43318
0.73670
3
0.43318
0.79923
1
0.21830
0.34651
2
0.43660
0.74252
3
0.43660
0.80554
1
0.31941
0.50700
2
0.63882
1.08643
3
0.63882
1.17863
1
0.41877
0.66471
2
0.83754
1.42439
3
0.83754
1.54528
1
0.42147
0.66900
2
0.84294
1.43357
3
0.84294
1.55524
CRC 演算に要する時間
エラー検出回路が全 CRC サイクルそれぞれの CRC 演算に要する時間は、使用中のデバイスと、
エラー検出クロックの周波数によって決まります。
(26)
特性評価中です。
Arria 10 デバイスでの SEU の緩和
フィードバック
Altera Corporation
8-6
A10-SEU
2015.05.04
CRC 演算に要する時間
表 8-3: Arria 10 デバイスでの CRC 演算に要する時間
スピード・グレード 1 では、
• 1、2、または 4 の除数を使用できます。
• この表での最大時間と最小時間は、除数が 1 のクロック周波数で計算しています。
スピード・グレード 2 と 3 では、
• 使用できる除数は 2、または 4 のみです。
• この表での最大時間と最小時間は、除数が 2 のクロック周波数で計算しています。
バリアント
集積度
160 / 220
270 / 320
GX / SX
480
570 / 660
GX / GT
Altera Corporation
900 / 1150
スピード･グレード
最小時間（ms）
最大時間（ms）
1
11.00
17.47
2
22.01
37.43
3
22.01
40.61
1
11.00
17.47
2
22.01
37.43
3
22.01
40.61
1
16.27
25.82
2
32.53
55.33
3
32.53
60.02
1
21.43
34.02
2
42.87
72.9
3
42.87
79.09
1
21.43
34.02
2
42.87
72.9
3
42.87
79.09
Arria 10 デバイスでの SEU の緩和
フィードバック
A10-SEU
2015.05.04
エラー検出のブロック図とレジスタ
8-7
エラー検出のブロック図とレジスタ
図 8-5: ユーザー・モードでのエラー検出のブロック図
以下のブロック図に、ユーザー・モードでのレジスタおよび、データ・フローを示します。
Readback
Bitstream
Correction
Syndrome Error Detection Pattern
CRC
Calculation
Search Engine
Write Back to
CRAM for Correction
CRC_ERROR
Error Message Register
JTAG Update User Update
Register
Register
HPS Update
Register
JTAG Shift
Register
User Shift
Register
HPS Shift
Register
JTAG
TDO
General
Routing
HPS
Output
表 8-4: エラー検出レジスタ
レジスタ名
概要
エラー・メッセージ・レ 1 ビット・エラーまたは隣接する 2 ビット・エラーの詳細を含む。エ
ジスタ（EMR）
ラー検出回路がエラーを検出するたびに回路がレジスタを更新。
ユーザー・アップデー
ト・レジスタ
このレジスタは、EMR の内容が検証された 1 クロック・サイクル後
に EMR レジスタの内容で自動的に更新される。ユーザー・アップデ
ート・レジスタはクロック・イネーブルを含み、これはユーザー・ア
ップデート・レジスタの内容がユーザー・シフト・レジスタに書き込
まれる前にアサートされる必要がある。この条件により、その内容が
ユーザー・シフト・レジスタに読み出される際にユーザー・アップデ
ート・レジスタの内容が上書きされることを防ぐ。
ユーザー・シフト・レジ このレジスタにより、ユーザー・ロジックがコア・インタフェースを
スタ
介してユーザー・アップデート・レジスタの内容にアクセスすること
ができる。
ユーザー・シフト・レジスタを介して EMR 情報をシフト・アウトす
るために、Altera Error Message Register Unloader IP コアを使用可能。
詳しくは関連情報を参照。
Arria 10 デバイスでの SEU の緩和
フィードバック
Altera Corporation
8-8
A10-SEU
2015.05.04
エラー・メッセージ・レジスタ
レジスタ名
概要
JTAG アップデート・レジ このレジスタは、EMR の内容が検証された 1 クロック・サイクル後
スタ
に EMR レジスタの内容で自動的に更新される。 JTAG アップデー
ト・レジスタはクロック・イネーブルを含み、これは JTAG アップデ
ート・レジスタの内容が JTAG シフト・レジスタに書き込まれる前に
アサートされる必要がある。この条件により、その内容が JTAG シフ
ト・レジスタに読み出される際に JTAG アップデート・レジスタの内
容が上書きされることを防ぐ。
JTAG シフト・レジスタ
このレジスタにより、SHIFT_EDERROR_REG JTAG 命令を使用して、JTAG
インタフェースを介して JTAG アップデート・レジスタの内容にアク
セスすることができる。
HPS アップデート・レジ このレジスタは、EMR の内容が検証された 1 クロック・サイクル後
スタ
に EMR レジスタの内容で自動的に更新される。 HPS アップデート・
レジスタはクロック・イネーブルを含み、これは HPS アップデート・
レジスタの内容が HPS シフト・レジスタに書き込まれる前にアサー
トされる必要がある。この条件により、その内容が HPS シフト・レ
ジスタに読み出される際に HPS アップデート・レジスタの内容が上
書きされることを防ぐ。
HPS シフト・レジスタ
このレジスタにより、HPS インタフェースを介して HPS アップデー
ト・レジスタの内容にアクセスすることができる。
関連情報
• Altera Error Message Register Unloader IP Core User Guide
EMR をシフト・アウトするためのユーザー・シフト・レジスタの使用について詳しい情報を
提供します。
• AN 737: SEU Detection and Recovery in Arria 10 Devices
shift_ederror_reg 命令と EMR のアンロードについて詳しい情報を提供します。
エラー・メッセージ・レジスタ
EMR には、エラー・タイプ、エラーの位置、および実際の症状に関する情報が含まれます。Arria
10 デバイスでは、このレジスタは 78 ビット幅です。EMR は、他種類のエラーの位置ビットは検
出しません。
図 8-6: エラー・メッセージ・レジスタ・マップ
MSB
LSB
Frame Address
Column-Based
Double Word
Column-Based
Bit
Column-Based
Type
Frame-Based
Syndrome
Frame-Based
Double Word
Frame-Based
Bit
Frame-Based
Type
Uncorrectable
Bit 1
Uncorrectable
Bit 0
16 bits
2 bits
5 bits
3 bits
32 bits
10 bits
5 bits
3 bits
1 bit
1 bit
表 8-5: エラー・メッセージ・レジスタ
レジスタ名
フレーム・アドレス
Altera Corporation
幅（ビット）
16
概要
エラー位置のフレーム番号。
Arria 10 デバイスでの SEU の緩和
フィードバック
A10-SEU
2015.05.04
EMR のエラー・タイプ
8-9
レジスタ名
幅（ビット）
概要
カラム・ベースのダブ
ル・ワード
2
フレームごとに 4 のダブル・ワードがある。これがエ
ラーのダブル・ワード位置を示す。
カラム・ベースのビット
5
32 ビット・ダブル・ワード内でのエラー位置。
カラム・ベースのタイプ
3
表 3 で示すエラーのタイプ。
フレーム・ベースのシン
ドローム・レジスタ
32
現在のフレーム用に計算された 32 ビットの CRC シグ
ネチャを含む。CRC 値が 0 の場合、CRC_ERROR ピン
が Low に駆動されエラーが無いことを表示。それ以外
の場合にはピンは High に引き上げられている。
フレーム・ベースのダブ
ル・ワード
10
CRAM フレーム内でのダブル・ワード位置。ダブル・
ワード 0 は一番左の位置。
フレーム・ベースのビッ
ト
5
32 ビット・ダブル・ワード内でのエラー位置。
フレーム・ベースのタイ
プ
3
EMR のエラー・タイプの表で示すエラーのタイプ。
修正不可能ビット 1
1
検出されたエラーが修正不可能であればロジック
High になる。
修正不可能ビット 0
1
検出されたエラーが修正不可能であればロジック
High になる。
EMR のエラー・タイプ
表 8-6: EMR のエラー・タイプ
以下の表に、EMR のエラー・タイプ・フィールドでレポートされる可能性のあるエラー・タイプをリ
ストします。
エラー・タイプ
フレーム・ベース
のタイプ
カラム・ベースの
タイプ
Arria 10 デバイスでの SEU の緩和
フィードバック
ビット 2
ビット 1
ビット 0
概要
0
0
0
エラーなし
0
0
1
1 ビット・エラー
0
1
X
隣接する 2 ビット・エラー
1
1
1
修正不可能なエラー
0
0
0
エラーなし
0
0
1
1 ビット・エラー
0
1
0
0
1
X
1
0
X
1
0
X
1
1
X
1
1
隣接する 2 ビット・エラー
1
修正不可能なエラー
Altera Corporation
8-10
A10-SEU
2015.05.04
改訂履歴
関連情報
AN 737: SEU Detection and Recovery in Arria 10 Devices
EMR のエラー・タイプについて詳しい情報を提供します。
改訂履歴
日付
バージョン
変更内容
2015 年 5 月
2015.05.04
• Altera EMR Unloader IP Core User
Guide、Altera Fault Injection IP Core User
Guide、Altera Advance SEU Detection IP
Core User Guide へのリンクを追加
• CRC_ERROR ピンの動作の項を更新
し、カラム・ベースの CRC エラー検出
とカラム・ベース/フレーム・ベースの
CRC エラー検出を追加
• EMR のエラー・タイプの表で、カラ
ム・ベースのタイプのビット 0 を更新
• 編集上の修正
• エラー検出周波数の項の除数の値と範
囲を更新
• CRC 演算に要する時間の項を更新し、
スピード・グレードを追加。それに準
じた再編
• EMR アップデート間隔の項を更新
• エラー・メッセージ・レジスタ・マッ
プ、ならびにユーザー・モードでのエ
ラー検出のブロック図のレジスタを更
新
2015 年 1 月
2015.01.23
• EMR のタイミング間隔を追加
• CRC 演算に要する時間を追加
• タイミング図を追加
Altera Corporation
Arria 10 デバイスでの SEU の緩和
フィードバック
A10-SEU
2015.05.04
改訂履歴
日付
バージョン
8-11
変更内容
2014 年 8 月
2014.08.18
• エラー検出機能の項を更新
• コンフィギュレーション・エラー検出
の項を更新して CRC 値を改訂
• エラー検出 CRC のチェック・ビットの
計算を追加するためにユーザー・モー
ド・エラー検出の項を更新
• CRC_ERROR ピンの動作の項を更新
• エラー情報の取得の項を更新
• ピンの概要を更新するために CRC_
ERROR ピンの項を更新
• フレーム・ベースのシンドローム・レ
ジスタ、ユーザー・アップデート・レ
ジスタとユーザー・シフト・レジスタ
の概要を更新するために表 8-4 を更新
• エラー・タイプの名称をフレーム・ベ
ース・タイプとカラム・ベース・タイ
プに更新するために表 8-5 を更新
2013 年 12 月
2013.12.02
初版
Arria 10 デバイスでの SEU の緩和
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Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャ
ン・テスト
2014.08.18
A10-JTAG
更新情報
9
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この章では Arria 10 デバイスのバウンダリ・スキャン・テスト（BST）機能について説明します。
関連情報
Arria 10 Device Handbook: Known Issues
Arria 10 デバイス・ハンドブック各章における今後の更新をリストします。
BST 動作コントロール
Arria 10 GX、 Arria 10 GT および Arria 10 SX デバイスは IEEE Std. 1149.1 BST と IEEE Std. 1149.6
BST をサポートしています。BST は Arria 10 デバイスでコンフィギュレーションの前、後あるい
は途中で行うことができます。
IDCODE
IDCODE は Arria 10 デバイスそれぞれに固有です。JTAG チェインでデバイスを特定するために
このコードを使用します。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
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www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
9-2
A10-JTAG
2014.08.18
サポートされる JTAG 命令
表 9-1: Arria 10 デバイスの IDCODE 情報（暫定版）
IDCODE（32 ビット）
タイプ
Arria 10 GX
Arria 10 GT
Arria 10 SX
バージョン
パート・ナンバー
メーカー ID
LSB
（4 ビット）
（16 ビット）
（11 ビット）
（1 ビット）
GX 160
0000
0010 1110 1100 0010
000 0110 1110
1
GX 220
0000
0010 1110 0100 0010
000 0110 1110
1
GX 270
0000
0010 1110 1100 0011
000 0110 1110
1
GX 320
0000
0010 1110 0100 0011
000 0110 1110
1
GX 480
0000
0010 1110 0100 0100
000 0110 1110
1
GX 570
0000
0010 1110 1100 0101
000 0110 1110
1
GX 660
0000
0010 1110 0100 0101
000 0110 1110
1
GX 900
0000
0010 1110 1100 0110
000 0110 1110
1
GX 1150
0000
0010 1110 1000 0110
000 0110 1110
1
GT 900
0000
0010 1110 0100 0110
000 0110 1110
1
GT 1150
0000
0010 1110 0000 0110
000 0110 1110
1
SX 160
0000
0010 1110 1000 0010
000 0110 1110
1
SX 220
0000
0010 1110 0000 0010
000 0110 1110
1
SX 270
0000
0010 1110 1000 0011
000 0110 1110
1
SX 320
0000
0010 1110 0000 0011
000 0110 1110
1
SX 480
0000
0010 1110 0000 0100
000 0110 1110
1
SX 570
0000
0010 1110 1000 0101
000 0110 1110
1
SX 660
0000
0010 1110 0000 0101
000 0110 1110
1
製品ライン
サポートされる JTAG 命令
表 9-2: Arria 10 デバイスでサポートされる JTAG 命令
JTAG 命令
SAMPLE / PRELOAD
Altera Corporation
命令コード
00 0000 0101
概要
• 通常のデバイス動作中にデバイス・ピンから信号
をキャプチャあるいは検査することができるよう
にし、デバイス・ピンで初期データ・パターンを
出力できるようにします。
• この命令を使用して、EXTEST 命令をロードする前
にアップデート・レジスタにテスト・パターンを
プリロードします。
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
サポートされる JTAG 命令
JTAG 命令
命令コード
9-3
概要
EXTEST
00 0000 1111
• 出力ピンでテスト・パターンをフォースすること
により、外部回路やボード・レベルでのインタコ
ネクトをテストできるようにし、入力ピンでテス
ト結果をキャプチャします。出力ピンに既知のロ
ジック High レベルと Low レベルをフォースする
ことにより、スキャン・チェイン内の任意のデバ
イスのピンの開放と短絡とを検出することができ
ます。
• EXTEST のハイ・インピーダンス状態は、バス・ホ
ールドやウィーク・プルアップ抵抗の機能によっ
てオーバーライドされます。
BYPASS
11 1111 1111
• TDI ピンと TDO ピンの間に 1 ビットのバイパス・レ
ジスタを配置します。デバイスの規定の動作時
に、1 ビットのバイパス・レジスタは、BST データ
を選択されたデバイスから隣接するデバイスへと
同期的に通過させます。
• バイパス・レジスタ出力での読み出しは「0」にな
ります。
USERCODE
00 0000 0111
32 ビットの USERCODE レジスタを選択して TDI ピン
と TDO ピンの間に配置すると、USERCODE が TDO にシ
リアルにシフト・アウトできるようになります。
IDCODE
00 0000 0110
• JTAG チェイン内のデバイスを識別します。
IDCODE を選択すると、デバイス識別レジスタに 32
ビットの ベンダ定義識別コードがロードされま
す。
• 32 ビットの IDCODE レジスタを選択して TDI ピン
と TDO ピンの間に配置すると、IDCODE が TDO にシ
リアルにシフト・アウトできるようになります。
• IDCODE は、電源投入時と TAP RESET ステートでの
デフォルト命令です。いずれの命令もロードする
ことなく SHIFT_DR ステートに移行し、JTAG デバ
イス ID をシフト・アウトすることができます。
HIGHZ
00 0000 1011
• すべてのユーザー I/O ピンの駆動ステートを非ア
クティブに設定します。
• TDI ピンと TDO ピンの間に 1 ビットのバイパス・レ
ジスタを配置します。規定の動作時には、1 ビッ
トのバイパス・レジスタは新しい JTAG 命令が実
行されるまですべての I/O ピンをトライ・ステー
トにすると同時に、選択されたデバイスから隣接
するデバイスへと BST データを同期的に通過させ
ます。
• コンフィギュレーション後にデバイスをテストす
る場合、ピンの HIGHZ 値はプログラマブル・ウィ
ーク・プルアップ抵抗やバス・ホールドの機能に
よって、オーバーライドされます。
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Altera Corporation
9-4
A10-JTAG
2014.08.18
サポートされる JTAG 命令
JTAG 命令
命令コード
概要
CLAMP
00 0000 1010
• TDI ピンと TDO ピンの間に 1 ビットのバイパス・レ
ジスタを配置します。規定の動作時に、1 ビット
のバイパス・レジスタはバウンダリ・スキャン・
レジスタのデータにより定義されたステートに I/
O ピンをホールドすると同時に、選択されたデバ
イスから隣接するデバイスへと BST データを同期
的に通過させます。
• コンフィギュレーション後にデバイスをテストす
る場合、ピンの CLAMP 値はプログラマブル・ウィ
ーク・プルアップ抵抗またはバス・ホールド機能
によってオーバーライドされます。CLAMP 値はバ
ウンダリ・スキャンセル（BSC）のアップデート・
レジスタに格納された値です。
PULSE_NCONFIG
00 0000 0001
物理的なピンへの作用がなくてもリコンフィギュレ
ーションをトリガするために、nCONFIG の Low へのパ
ルスをエミュレーションします。
EXTEST_PULSE
00 1000 1111
以下の 3 つの出力遷移を生成することにより、AC カ
ップリングされているトランスミッタとレシーバと
のボード・レベルでの接続をチェックします。
• UPDATE_IR/DR ステートでは TCK の立ち下りエ
ッジでドライバがデータを駆動する
• RUN_TEST/IDLE ステートに入ってから TCK の立
ち下りエッジでドライバが反転したデータを駆動
する
• RUN_TEST/IDLE ステートを出た後で TCK の立ち
下りエッジでドライバがデータを駆動する
命令は Arria 10 デバイスのユー
ザー・モードでのみサポートされています。
EXTEST_PULSE JTAG
EXTEST_TRAIN
00 0100 1111
TAP コントローラが RUN_TEST/IDLE ステートにあ
る限り出力が TCK の立ち下がりエッジでトグルし続
けていることを除いて、 EXTEST_PULSE 命令と同じ動
作をします。
EXTEST_TRAIN JTAG 命令は Arria 10 デバイスのユー
ザー・モードでのみサポートされています。
注: デバイスがリセット状態にあり nCONFIG または nSTATUS 信号が Low である場合に、デバイス
IDCODE が正しく読み出されない場合があります。デバイス IDCODE を正しく読み出すため
に、IDCODE JTAG 命令は nCONFIG と nSTATUS 信号が High のときのみに発行する必要がありま
す。
関連情報
7-48 ページの JTAG セキュア・モード
PULSE_NCONFIG および CONFIG_IO JTAG 命令について詳しい情報を提供します。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
JTAG セキュア・モード
9-5
JTAG セキュア・モード
JTAG セキュア・モードでは、JTAG ピンは BYPASS、SAMPLE/PRELOAD、EXTEST、IDCODE と、USERCODE
JTAG 命令のみをサポートしています。
JTAG プライベート命令
注意: 以下の命令コードを呼び出さないでください。これらの命令は、デバイスを損傷したり、
使用不能にすることがあります。
•
•
•
•
•
•
•
•
•
•
•
1100010000
1100010011
0111100000
0101011110
0000101010
0011100000
0000101010
0101000001
1110000001
0001010101
1010100001
JTAG 動作用の I/O 電圧
IEEE Std. 1149.1 モードと IEEE Std. 1149.6 モードで動作する Arria 10 デバイスは、TDI、TDO、TMS、
の必須の 4 つの JTAG ピンと、オプショナルの TRST ピンを使用します。
TCK
ピンは内蔵のウイーク・プルダウン抵抗を備えており、TDI、TMS と TRST ピンは内蔵のウイ
ーク・プルアップ抵抗を備えています。1.8V、1.5V、または 1.2V の VCCPGM 電源が、TDI、TDO、
TMS、TCK、ならびに TRST ピンに電力を供給します。すべてのユーザー I/O ピンは JTAG コンフ
ィギュレーションの間トライ・ステートにされています。
TCK
JTAG ピンは 1.8 V、1.5V と 1.2V の TTL/CMOS I/O 規格をサポートしています。1.8 V を超えるす
べての電圧に対してレベル・シフタを使用する必要があります。JTAG ピンに対するレベル・シ
フタの出力電圧は VCCPGM 電源の設定と同じである必要があります。
注: TDI、TMS、TCK と TRST ピンに 1.8V、1.5V、あるいは 1.2 V の VCCPGM 電源よりも高い電圧で
信号を駆動しないでください。TDI、TMS、TCK と TRST 入力ピンへの電圧は VCCPGM 電源と同
じである必要があります。
表 9-3: TDO 出力バッファ
TDO 出力バッファ
VCCPGM
VOH（MIN）
電圧（V）
1.8
1.5
1.2
1.7
1.4
1.1
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Altera Corporation
9-6
A10-JTAG
2014.08.18
BST の実行
BST の実行
コンフィギュレーションを中断せずに、BYPASS、IDCODE と SAMPLE JTAG 命令をコンフィギュレ
ーションの前、後あるいは途中で発行することができます。
この他の JTAG 命令を発行するには以下のガイドラインに従います。
• コンフィギュレーション前にテストを実行するには、nCONFIG ピンを Low にホールドします。
• コンフィギュレーション中に BST を行うには、CONFIG_IO JTAG 命令を発行してコンフィギュ
レーションを中断します。コンフィギュレーションを中断している間は BST 実行のための他
の JTAG 命令を発行することができます。BST の完了後に PULSE_NCONFIG JTAG 命令を発行す
るか nCONFIG を Low にパルスして、デバイスをリコンフィギュレーションします。
Arria 10 デバイスのチップ・ワイド・リセット （DEV_CLRn） ピンとチップ・ワイド・出力イネ
ーブル （DEV_OE） ピンは JTAG バウンダリ・スキャンやコンフィギュレーション動作に影響を
与えません。これらのピンがトグルしていても BST 動作を中断させることはありません（想定
されている BST 動作を除く）。
Arria 10 デバイスの JTAG コンフィギュレーションを行うボードをデザインする場合には、専用
コンフィギュレーション・ピンの接続について考慮する必要があります。
注: SoC デバイスでは、FPGA ブロックの JTAG 接続と HPS ブロックの JTAG 接続は Arria 10 デ
バイスにチェイン接続されています。FPGA の JTAG 接続は、HPS ブロックの JTAG 接続よ
りも高い優先度を有しています。
注: コンフィギュレーション前もしくは最中に HIGHZ JTAG 命令を実行する場合、I/O エレメント
の nIO_PULLUP ピンを High に引き上げて内蔵のプルアップ抵抗を無効にする必要がありま
す。ユーザー・モード時にこの JTAG 命令を実行する場合には、nIO_PULLUP ピンは High に
引き上げることも Low に引き下げることも可能です。
注: ユーザー・モードで BST を実行する場合に、PR_ENABLE、CRC_ERROR と CVP_CONFDONE ピンが
ユーザ I/O として使用されていなければ、これらのピンの正しい値をキャプチャすることが
できません。
関連情報
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
ピン接続についての詳しい情報を提供します。
• Arria 10 Device Datasheet
JTAG コンフィギュレーションのタイミングについての詳しい情報を提供します。
• 7-23 ページの JTAG コンフィギュレーション
IEEE Std. 1149.1 BST 回路を有効または無効にする
IEEE Std. 1149.1 BST 回路は Arria 10 デバイスへの電源投入後に有効にされます。ただし、 Arria
10 SoC FPGA では BST を実行するために HPS と FPGA の両方を起動する必要があります。
必要ではないときに不用意に IEEE Std. 1149.1 回路を有効にしないように、以下の表にリストし
ているピン接続によって常に回路を無効にしておきます。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
2014.08.18
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
9-7
表 9-4: Arria 10 デバイスの IEEE Std. 1149.1 回路を常に無効にするためのピン接続
JTAG ピン(28)
無効にするための接続
TMS
VCCPGM
TCK
GND
TDI
VCCPGM
TDO
開放のまま
TRST
GND
IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン
IEEE Std. 1149.1 デバイスで BST を実行する際には、以下のガイドラインを考慮します。
• SHIFT_IR ステートの最初のクロック・サイクルの間に「10...」パターンが TDO ピンから命令
レジスタにシフト・アウトされなければ、TAP コントローラが適切な状態に達しません。以
下の手順のいずれかを行い、この問題を解決します。
• TAP コントローラが適切に SHIFT_IR ステートに入ったことを確認します。TAP コントロ
ーラを SHIFT_IR ステートに進めるには、RESET ステートに戻り、 01100 コードを TMS ピン
に送ります。
• デバイスの VCC、GND、JTAG ならびに専用コンフィギュレーション・ピンとの接続を確認し
ます。
• 最初の EXTEST テストのサイクルの前に SAMPLE/PRELOAD テスト・サイクルを実行して、EXTEST
モードに入る時点でデバイス・ピンに既知のデータを存在させます。OEJ アップデート・レジ
スタに 0 が入っていれば、OUTJ アップデート・レジスタのデータが出力駆動されます。シス
テムの他のデバイスとの衝突を避けるために、ステートが既知で正しいものである必要があ
ります。
• イン・サーキット・リコンフィギュレーション中の EXTEST はサポートされないため、イン・
サーキット・リコンフィギュレーション中に EXTEST テストを行わないでください。テストを
実行するにはコンフィギュレーションの完了を待つか、コンフィギュレーションを中断する
ために CONFIG_IO 命令を発行します。
• コンフィギュレーション後には、差動ピン・ペアのいずれのピンもテストすることができま
せん。コンフィギュレーション後に BST を実行するには、これらの差動ピン・ペアに対応す
る BSC グループを内部セルとして編集、再定義します。
関連情報
IEEE 1149.1 BSDL Files
BSC グループの定義についての詳しい情報を提供します。
(28)
JTAG ピンは専用になっています。ソフトウェア・オプションを使用して Arria 10 デバイスの
JTAG を無効にすることはできません。
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Altera Corporation
9-8
A10-JTAG
2014.08.18
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ
バウンダリ・スキャン・レジスタは、TDI ピンを入力として、TDO ピンを出力として使用する大
規模なシリアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、Arria 10 の I/O
ピンと関連付けられた 3 ビットのペリフェラル・エレメントで構成されています。バウンダリ・
スキャン・レジスタは、外部ピンとの接続をテストしたり内部データをキャプチャするために使
用することができます。
図 9-1: バウンダリ・スキャン・レジスタ
以下の図に IEEE Std. 1149.1 デバイスのペリフェラルでテスト・データがどのようにシリアルに
シフトされているかを示します。
各ペリフェラル・
エレメントは、
I/Oピン、専用
入力ピン、または
専用コンフィギュ
レーション・ピン
のいずれかです。
Internal Logic
TAP Controller
TDI
TMS
TCK
TDO
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル
Arria 10 デバイスの 3 ビット BSC は、以下のレジスタで構成されています。
• キャプチャ・レジスタ—OUTJ、OEJ と PIN_IN 信号を介して内部デバイス・データへ接続
• アップデート・レジスタ— PIN_OUT と PIN_OE 信号を介して外部データへ接続
TAP コントローラは IEEE Std. 1149.1 BST レジスタへのグローバル・コントロール信号（shift、
clock と update）を内部的に生成します。命令レジスタのデコードにより MODE 信号を生成しま
す。
バウンダリ・スキャン・レジスタのデータ信号パスは、SDI（Serial Data In）信号から SDO（Serial
Data Out）信号に続いています。スキャン・レジスタは、デバイスの TDI ピンから始まり TDO ピ
ンで終わります。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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9-9
Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セル
図 9-2: Arria 10 デバイスでの IEEE Std. 1149.1 BST 回路のユーザー I/O BSC
SDO
INJ
From or
to device
I/O circuitry
and/or
logic array
PIN_IN
0
1
D Q
Input
D Q
Input
0
1
D
D
OE
OE
0
1
D Q
Output
D Q
Output
CLK
UPDATE
Capture
Registers
Update
Registers
Input
Buffer
0
1
RDEBUG
OEJ
Q
Q
0
1
OUTJ
SHIFT SDIN
HIGHZ
MODE
0
1
PIN_OE
0
1
PIN_OUT
Pad
Output
Buffer
Global
Signals
注: TDI、TDO、TMS、TCK、TRST、VCC、GND、VREF、VSIGP、VSIGN、TEMPDIODE と RREF ピンは BSC
を備えていません。
表 9-5: Arria 10 デバイスのバウンダリ・スキャン・セルの説明
以下の表に Arria 10 デバイスの、全ての BSC のキャプチャ・レジスタとアップデート・レジスタの機能
を示します。
キャプチャ
ピン・タイプ
ドライブ
出力キャ OE キャプ 入力キャ
出力アッ OE アップ 入力アッ
プチャ・ レ チャ・ レジ プチャ・ レ プデート・ デート・ レ プデート・
レジスタ
レジスタ
ジスタ
ジスタ
スタ
ジスタ
ユーザー I/O OUTJ
ピン
OEJ
PIN_IN
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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PIN_OUT
PIN_OE
INJ
備考
—
Altera Corporation
9-10
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IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
キャプチャ
ピン・タイプ
ドライブ
出力キャ OE キャプ 入力キャ
出力アッ OE アップ 入力アッ
プチャ・ レ チャ・ レジ プチャ・ レ プデート・ デート・ レ プデート・
レジスタ
レジスタ
ジスタ
ジスタ
スタ
ジスタ
備考
専用クロッ 接続なし
ク入力
（N.C.）
N.C.
PIN_IN
N.C.
N.C.
N.C.
入力専用(29)
N.C.
PIN_IN
N.C.
N.C.
N.C.
PIN_IN
OEJ
PIN_IN
N.C.
N.C.
N.C.
PIN_IN
(30)
N.C.
双方向専用 0
（オープンド
レイン）(31)
PIN_IN はク
ロック・ネッ
トワークま
たはロジッ
ク・アレイへ
駆動
はコ
ントロー
ル・ロジック
へ駆動
はコ
ンフィギュ
レーショ
ン・コントロ
ールへ駆動
双方向専用
OUTJ
OEJ
PIN_IN
N.C.
N.C.
N.C.
はコ
ンフィギュ
レーショ
ン・コントロ
ールへ駆動、
OUTJ は出力
バッファへ
駆動
出力専用(33)
OUTJ
0
0
N.C.
N.C.
N.C.
は出力
バッファへ
駆動
(32)
PIN_IN
OUTJ
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
Arria 10 デバイスの HSSI トランスミッタ（ GXB_TX[p,n] ）とレシーバ/入力クロック・バッファ
（ GXB_RX[p,n] ）/（ REFCLK[p,n] ）の BSC は、I/O ピン用の BSC と異なります。
注: HSSI トランシーバの AC カップリングには EXTEST_PULSE JTAG 命令を使用する必要があり
ます。HSSI トランシーバの AC カップリングに EXTEST JTAG 命令を使用しないでください。
(29)
(30)
(31)
(32)
(33)
nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4
と nCE ピンが含まれます。
PLL_ENA、VCCSEL、PORSEL、nIO_PULLUP、nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4 と nCE ピ
ンが含まれます。
CONF_DONE と nSTATUS ピンが含まれます。
DCLK ピンが含まれます。
nCEO ピンが含まれます。
Altera Corporation
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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A10-JTAG
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9-11
IEEE Std. 1149.6 バウンダリ・スキャン・レジスタ
Arria 10 デバイスで、AC JTAG をコンフィギュレーションの前、後あるいは途中で行うこと
ができます。
図 9-3: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI トランスミッタ BSC
PMA
SDOUT
BSCAN
AC JTAG
Output Buffer
0
BSTX1
0
D
Q
D
Q
OE
1
1
Pad
Mission
0
D
Q
D
Q
(DATAOUT)
0
1
BSOEB
1
TX_BUF_OE
Tx Output
Buffer
nOE
Pad
OE Logic
MORHZ
ACJTAG_BUF_OE
0
0
D
Q
D
BSTX0
Q
1
MEM_INIT SDIN
SHIFT
AC JTAG
Output Buffer
CLK
UPDATE
Capture
Registers
Update
Registers
HIGHZ
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
フィードバック
OE
1
AC_TEST
AC_MODE
MODE
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9-12
A10-JTAG
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改訂履歴
図 9-4: Arria 10 デバイスの IEEE Std. 1149.6 BST 回路での HSSI レシーバ/入力クロック・バッファ
SDOUT
BSCAN
PMA
BSRX1
AC JTAG Test
Receiver
Hysteretic
Memory
0
D
BSOUT1
Q
Pad
Mission (DATAIN)
Optional INTEST/RUNBIST
not supported
1
RX Input
Buffer
Pad
BSRX0
0
D
AC JTAG Test
Receiver
BSOUT0
Q
Hysteretic
Memory
1
HIGHZ
SDIN
SHIFT
CLK
UPDATE
AC_TEST
MODE
Capture
Registers
MEM_INIT
AC_MODE
Update
Registers
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
• 新しい命令コードを追加するために、JTAG プライベート命令
の項を更新
• TDO 出力バッファの詳細を更新するために、JTAG 動作用の I/
O 電圧の項を更新
• ユーザー・モードで BST を実行する場合の注を追加するため
に、BST の実行の項を更新
• Arria 10 デバイス I/O ピンのバウンダリ・スキャン・セルの項を
更新
2013 年 12 月
2013.12.02
初版。
Altera Corporation
変更内容
Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト
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Arria 10 デバイスの電源管理
2015.05.04
A10-PWR
更新情報
10
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この章では、電力消費、消費電力削減手法、電源検出ライン機能、オンチップ電圧センサ、内部
ならびに外部の温度検知ダイオード（TSD）、パワー・オン・リセット（POR）の要件、パワー
アップとパワーダウンのシーケンス要件および、パワー・サプライ・デザインについて説明しま
す。
関連情報
• Arria 10 Device Handbook: Known Issues
Arria 10 デバイス・ハンドブック各章における今後の更新をリストします。
• PowerPlay Power Analysis chapter in volume 3 of the Quartus II Handbook
Quartus II の PowerPlay Power Analyzer ツールについて詳しい情報を提供します。
• Recommended Operating Conditions
各電源の推奨動作条件について詳しい情報を提供します。
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
電源ピン接続のガイドラインと電源レギュレータの共有について詳しい情報を提供します。
• Board Design Resource Center
パワー・サプライ・デザイン要件について詳しい情報を提供します。
• PowerPlay Early Power Estimators (EPE) and Power Analyzer
各電源レールへの電源供給と回路の要件について詳しい情報を提供します。
• Altera Power Management PowerSoC Solutions
FPGA への電源供給向けにデザインされたアルテラの Power Management IC と PowerSoC ソ
リューションについて詳しい情報を提供します。
消費電力
an Arria 10 デバイス全体の消費電力は、以下の要素から構成されます。
• スタティック電力 — 通電しているがユーザー・クロックは動作していない状態でデバイスが
消費する電力
• ダイナミック電力 — 信号の動作やトグルによりデバイスが追加的に消費する電力
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
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www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
10-2
ダイナミック電力を求める式
A10-PWR
2015.05.04
ダイナミック電力を求める式
図 10-1: ダイナミック電力
以下に、P を電力、C を負荷容量、V を電源電圧としてダイナミック電力を計算する方程式を示
します。frequency はクロック周波数を指し、データはクロック・サイクル毎にトグルします。
方程式は、消費電力がデザインによって左右され、またデザインの動作周波数によって決定され
ることを示しています。 Arria 10 デバイスは、高度なプロセス最適化によってスタティック電力
とダイナミック電力を最小限に抑えます。これらの最適化により Arria 10 デザインは可能な限
り低い消費電力で性能要件を満たすことができます。
消費電力削減手法
Arria 10 デバイスは、最先端の 20nm プロセス技術、エンハンスト・コア・アーキテクチャなら
びに最適化を活用して全体の消費電力を削減しています。以下にリストしたオプショナルの低
消費電力化手法は Arria 10 の PowerPlay Early Power Estimator（EPE）で提供されサポートされて
おり、 Arria 10 デザインでそれぞれを有効にすることで削減する、消費電力の概算に使用できま
す。
•
•
•
•
SmartVID
VCC PowerManager
プログラマブル・パワー・テクノロジ
低スタティック電力デバイス・グレード
SmartVID
SmartVID 機能により、電源レギュレータで低い VCC および VCCP 電圧レベルを Arria 10 デバイス
に供給しながら、デバイスのスピード・グレードの性能を維持できるようになります。 Arria 10
デバイスを公称の VCC と VCCP よりも低い電圧レベルで動作させることで、合計の消費電力を削
減できます。 Arria 10 デバイスに必要な最小電圧レベルは、生産時にヒューズ・ブロックにプロ
グラミングされています。アルテラは、この値の読み出しを行い、外部電源レギュレータもしく
はシステムの電源コントローラと通信する IP コアを提供しています。この機能はスピード・グ
レードが–2 と–3 のデバイスでのみサポートされています。
SmartVID 機能を使用する際に、 Arria 10 デバイスを公称電圧レベルで起動する必要があります。
コンフィギュレーションあるいはパーシャル・リコンフィギュレーション・モード時にも、Arria
10 デバイスは公称電圧レベルで動作を続けます。ユーザー・モードに入ると、Arria 10 デバイス
はヒューズ・ブロックに応じた低い電圧で動作することができます。EDCRC（error detection
cyclic redundancy check）機能は、SmartVID 機能を使用している際もスピード・グレードが–2 の
デバイスでは使用可能です。しかし、その他のスピード・グレードでは、EDCRC 機能を実行す
る際には Arria 10 デバイスを公称電圧で動作させる必要があります。スクラブとパーシャル・リ
コンフィギュレーションの機能は、デバイスが公称電圧で動作している際にのみサポートされま
す。
Altera Corporation
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
VCC PowerManager
10-3
関連情報
• Power Reduction Features in Arria 10 Devices
• SmartVID Controller IP Core User Guide
VCC PowerManager
VCC PowerManager 機能は、より強力な省電力のために性能をトレードオフすることにより、
Arria 10 デバイスを最も低い VCC および VCCP の電圧レベルで動作させることを可能にします。
この機能は、電源オプション「M」の高速スピード・グレードのデバイスのみに提供されます。
最も低い電圧レベルを供給する場合、これらの Arria 10 デバイスはスピード・グレード–3 のデ
バイスと同様の性能レベルで動作して全体の消費電力をより低くします。公称電圧レベルを供
給する場合には、 Arria 10 デバイスは最速のスピード・グレード（スピード・グレード–1）で動
作し、低スタティック電力デバイス・グレードと同様の、低いスタティック電力を消費します。
Arria 10 デバイスは、公称電圧レベルで起動し、コンフィギュレーションする必要があります。
ユーザー・モードに入ると、 Arria 10 デバイスは最も低い電圧レベルで動作することができま
す。スクラブ、EDCRC とパーシャル・リコンフィギュレーションの機能はデバイスが公称電圧
で動作していなければサポートされません。
Arria 10 デバイスの VCC PowerManager 機能は、以下の電圧レベルをサポートしています。
• VCC および VCCP 電源の公称電圧—0.9V
• VCC および VCCP 電源の最低電圧—0.83V
プログラマブル・パワー・テクノロジ
Arria 10 デバイスでは、高速または低電力モードでの動作を目的として、コアの一部分であるタ
イルをコンフィギュレーションすることができます。このコンフィギュレーションはユーザー
による操作を必要とせず、Quartus II ソフトウェアによって自動的に実行されます。タイルはオ
ンチップ回路で高速または低電力モードに設定でき、余分なパワー・サプライを必要としませ
ん。デザインをコンパイルする際に、Quartus II ソフトウェアはデザインのタイミング制約に基
づいて、タイルを高速モードまたは低電力モードのどちらにするべきかを判断します。
Arria 10 のタイルは以下のコンポーネントから構成されています。
• メモリ・ロジック・アレイ・ブロック（MLAB）/ロジック・アレイ・ブロック（LAB）のペ
アと、ペアまでの配線
• ペアおよび隣接するデジタル信号処理（DSP）ブロック/メモリ・ブロック配線への配線を持
つ MLAB/LAB ペア
• TriMatrix メモリ・ブロック
• DSP ブロック
すべてのブロックと配線がタイルと関連付けられており、高速モードまたは低電力モードいずれ
かの同じ設定を共有します。デフォルトでは、DSP ブロックまたはメモリ・ブロックを含むタイ
ルは、性能を十分に発揮するために高速モードに設定されます。使用されない DSP ブロックと
メモリ・ブロックは、スタティック電力を最小限に抑えるために低電力モードに設定されます。
使用されない M20K ブロックは、スタティック電力を削減するために VCCERAM をディセーブル
することによってスリープ・モードに設定されます。クロック・ネットワークはプログラマブ
ル・パワー・テクノロジをサポートしていません。
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Altera Corporation
10-4
A10-PWR
2015.05.04
低スタティック電力デバイス・グレード
プログラマブル・パワー・テクノロジを備えた、高速なスピード・グレードの FPGA が必要とす
るスタティック電力は、プログラマブル・パワー・テクノロジのない FPGA デバイスと比較して
わずかです。プログラマブル・パワー・テクノロジを備えたデバイスでは、クリティカル・パス
はデザインのごく一部分です。このため、高速モードにおける高速 MLAB および LAB ペアはわ
ずかです。プログラマブル・パワー・テクノロジのないデバイスでは、クリティカル・パスのタ
イミングを満たすために FPGA 全体をデザインする必要があります。
Quartus II ソフトウェアは、デザインの未使用デバイス・リソースを低電力モードにセットして
スタティック電力を削減します。以下のリソースもデザインで使用されていない場合には低電
力モードにセットされます。
• LAB および MLAB
• TriMatrix メモリ・ブロック
• DSP ブロック
デザインでフェーズ・ロック・ループ（PLL）がインスタンス化されている場合には、areset ピ
ンを High にアサートすることで PLL を低電力モードに保つことができます。
表 10-1: Arria 10 デバイスで可能な電力プログラミング
以下の表に Arria 10 で利用可能な電力プログラミングをリストします。スピード・グレードを考慮する
ことによって選択肢がさらに広がり、システムをより柔軟に設計できるようになります。
内容
プログラマブル・パワー・テクノロジ
LAB
あり
配線
あり
メモリ・ブロック
固定セッティング (34)
DSP ブロック
固定セッティング(34)
クロック・ネットワーク
なし
関連情報
Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
各電源レールに必要な電圧レベルについて詳しい情報を提供します。
低スタティック電力デバイス・グレード
アルテラは、性能を維持しながらも、標準的な消費電力のデバイスよりもスタティック電力の消
費が少ない Arria 10 デバイス・グレードを提供しています。低スタティック電力のデバイス・グ
レードは、電源オプションが「L」のデバイスでのみ提供されます。
関連情報
Arria 10 Device Variants and Packages
注文コードについて詳しい情報を提供します。
(34)
デザインで使用される DSP ブロックとメモリ・ブロックを含むタイルは常に高速モードに設定さ
れています。使用されない DSP ブロックとメモリ・ブロックはデフォルトで低電力モードに設定
されています。
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Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
SmartVID 機能と VCC PowerManager 機能の実装
10-5
SmartVID 機能と VCC PowerManager 機能の実装
SmartVID 機能と VCC PowerManager 機能は実装方法が同じです。どちらもデバイスの製造時に
ヒューズ・ブロックにプログラミングされた 7 ビットの VID で構成されています。
7 ビットの VID は 0.83 V から 0.9 V の範囲の電圧レベルを示します。それぞれのデバイスは固
有の 7 ビット VID を備えています。7 ビット VID は、アルテラが提供する IP コアを使用して読
み出すことができます。この IP コアは、今後リリースされる Quartus II ソフトウェアによって
のみ使用できます。VID ビットの読み出しをイネーブルもしくはディセーブルするオプション
があります。
7 ビット VID はヒューズ・ブロックから読み出され、アルテラがサポートするインタフェースを
介して外部レギュレータまたはシステム電源コントローラに送信されます。7 ビット VID 値を
受け取ると、調整可能なレギュレータが VCC および VCCP 電圧レベルを 7 ビット VID で指定さ
れた低い電圧に引き下げます。外部レギュレータやシステム電源コントローラに VID 値を伝達
するために、Arria 10 デバイスで複数インタフェースの手法がサポートされています。使用可能
な最初のメソッドは 7 ビットのパラレル・インタフェースです。
アルテラは、SmartVID 機能をサポートする外部レギュレータとシステム電源コントローラを提
供しており、これらは Arria 10Arria 10 デバイスが使用する複数インタフェースの手法と互換性
があります。
7 ビットのパラレル・インタフェース・ソリューション
7 ビットのパラレル・ソリューションは、アルテラがサポートするパラレルの VID ビット・イン
タフェースです。このインタフェースは外部レギュレータと通信するために、7 ビットのパラレ
ル VID ビット用の I/O ピン 7 つと VID_EN 用のピンを 1 つ必要とします。
アルテラは、RZQ_2A ピンを VID_EN 用に使用することを推奨します。バンク 2A を DDR インタフ
ェース用に使用し、RZQ_2A ピンをキャリブレーション用に使用する必要がある場合には、VID_EN
ピン用に他の利用可能な汎用 I/O ピンを使用します。VID_EN ピンをアサートする前に、VID_EN
ピンをホストする I/O バンクと VID ピンが起動されている必要があります。VID_EN ピンは 1kΩ
のプルダウン抵抗に接続します。
VID ピンは、電源投入時や VID_EN ピンがアサートされる前にトライ・ステートにされている必
要があります。アルテラは、VID 信号と電圧レギュレータ・コントローラを分離するためにレベ
ル・シフタを使用することを推奨します。これは、VID ビット・セッティングのいくつかが最大
VCC および VCCP 値を超える場合があるためです。
図 10-2: 7 ビットのパラレル・ソリューションの外部インタフェース接続
7-bit parallel VID
IP Core
Regulator
VCC and VCCP
power supplies
RZQ_2A pin
Fuse
FPGA
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Altera Corporation
10-6
A10-PWR
2015.05.04
電源検出ライン
以下の表に、アルテラ SmartVID と VCC PowerManager ソリューションのためのレギュレータの
要件をリストします。
表 10-2: アルテラ SmartVID と VCC PowerManager ソリューションのためのレギュレータ要件
仕様
値
電圧範囲
0.80 V～0.93 V(35)
電圧ステップ
10 mV ステップ
VCC 電源
10 W～100 W
VID 入力
7 ビット VID
公称電圧
0.83 V～0.9 V (36)
ランプ時間
VID_EN
ピン
0.5 mV/us
1
電源検出ライン
Arria 10 デバイスは電源検出ライン機能をサポートしています。VCCLSENSE ピンと GNDSENSE ピ
ンは VCC 電源をモニタリングするための差動リモート検出ピンです。
アルテラは、VCCLSENSE ピンと GNDSENSE ピンを電源検出ライン機能をサポートするレギュレー
タに接続することを推奨します。以下に、VCCLSENSE ラインと GNDSENSE ラインをレギュレータ
のリモート検出入力に接続するために必要な条件を示します。
• VCC または VCCP 電流 > 30A
• SmartVID または VCC PowerManager 機能が使用されている
電圧センサ
Arria 10 はオンチップ電圧センサをサポートしています。電圧センサは観測されたアナログ信
号を 12 ビットのデジタル表記で出力します。以下の図に示すように、電圧センサは 2 つの外部
差動入力と 6 つの内部電源をモニタリングします。VCCPT 電圧値は ADC 入力を得るために 2 で
除算されています。実際の VCCPT 電圧値を得るには、ADC 出力を 2 で乗算します。
(35)
(36)
この電圧範囲は、許容誤差を含む Arria 10 デバイスへのレギュレータの出力です。
デバイスの電源投入時の公称電圧は 0.9 V です。
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Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
10-7
外部アナログ信号の入力信号の範囲
図 10-3: 電圧センサ
VSIGP_0
VSIGN_0
VSIGP_1
VSIGN_1
Two External
Differential
Inputs
Six Internal
Power
Supplies
V CC
V CCP
V CCPT
V CCERAM
V CCL_HPS
ADCGND
V REFP_ADC
12-Bit ADC
500 ksps
V REFN_ADC
12-Bit Output
Channel
Status
Register
FPGA Core
JTAG
ADCGND
注: この IP コアは、今後リリースされる Quartus II ソフトウェアによってのみ使用できます。
ADC の変換速度は 500 ksps の累積です。複数のチャネルを使用すると、それにしたがってチャ
ネルあたりの速度が減少します。
より良い ADC 性能を得るために、VREFP_ADC ピンと VREFN_ADC ピンを 1.25V の正確な外部リフ
ァレンス・ソース（±0.2％）に接続します。オンチップ・リファレンス・ソース（±10%）は
VREFP_ADC ピンを GND に接続することによってアクティブになります。VREFN_ADC 信号を
VREFP_ADC 信号とともにアナログ信号として扱うことにより差動 1.25 V 電圧が出力できます。
外部リファレンスが供給されない場合には、VREFP_ADC ピンと VREFN_ADC ピンをどちらも GND に
接続します。
関連情報
Altera Voltage Sensor IP Core User Guide
外部アナログ信号の入力信号の範囲
ADC をコンフィギュレーションして、ユニポーラとバイポーラ両方のアナログ外部入力信号を
測定することができます。
ユニポーラ入力モード
ユニポーラ入力モードでは、測定される VSIGP ピンの電圧が VSIGN ピンに対して常に正になる必
要があります。VSIGP 入力は常に外部アナログ信号から駆動される必要があります。VSIGN ピン
は、ローカル・グランドまたはコモン・モード信号に接続されます。
バイポーラ入力モード
バイポーラ入力モードでは、アナログ入力はコモン・モードに対して正ならびに負のアナログ入
力信号に接続できます。すべての入力電圧はアナログ・グランドに対して正になる必要がありま
す。
Arria 10 デバイスでの電圧センサの使用
電圧センサ機能を使用して、クリティカルなオンチップ電源や外部アナログ電圧をモニタリング
できます。 Arria 10 デバイスの電圧センサ・ブロックは、JTAG からと FPGA コアからのどちら
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Altera Corporation
10-8
A10-PWR
2015.05.04
JTAG アクセスを使用した電圧センサ・コンポーネントへのアクセス
のアクセスもサポートしています。以下の項で、Arria 10 デバイスで電圧センサを使用するフロ
ーを説明します。
図 10-4: 電圧センサ・コンポーネント
confin
clk
JTAG TDI
JTAG TCK
Configuration
Register
JTAG
Register
ch_sel[3:0]
MODE
corectl
reset
clk
JTAG TCK
Signals from
Control Block
Logic
CONV_BEGIN
Internal ADCCLK
2 External
Inputs
6 Internal
Power Supplies
V sigp/n_0
V sigp/n_1
VCC
VCCP
VCCPT
VCCERAM
VCCHPS
ADCGND
eos
State Machine
CH0
CH1
CH2
CH3
CH4
CH5
CH6
CH7
12 Bits
500 KSPS
ADC
eoc
12 bit Output
Result0
Result1
Result2
Result3
Result4
Result5
Result6
Result7
Register Address
Multiplexer
JTAG Serial
Shift Out
ch_sel[3:0]
dataout[11:0]
Multiplexer
To JTAG TDO
電源を投入すると、デバイスが POR から抜け出した 2 サイクル（JTAG TCK）後にキャリブレー
ションが開始します。キャリブレーションは 2,000 JTAG TCK サイクルで実行されます。キャリ
ブレーション完了時にのみ、コントロール・ブロックの JTAG コントローラに命令を発行するこ
とにより電圧センサにアクセスすることができます。
関連情報
Altera Voltage Sensor IP Core User Guide
JTAG アクセスを使用した電圧センサ・コンポーネントへのアクセス
JTAG アクセス・モードで、デバイスのコンフィギュレーション前に電圧センサ・ブロックにア
クセスすることができます。電圧センサ・ブロックにアクセスするには、以下のステップを実行
します。
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Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
JTAG アクセス・モードのコンフィギュレーション・レジスタ
10-9
1. 電圧センサを有効にするために、ADC_EN JTAG 命令を発行します。—11 0100 0101
2. 電源投入後に電圧センサを有効にする初回では、RUN_IDLE ステートを 2,000 サイクル維持し
ます。
3. 電圧センサをコンフィギュレーションするために、ADC_CONFIG JTAG 命令を発行します。—01
0011 0101。SHIFT_DR ステートの間にコンフィギュレーション設定をシフト・インします。
4. RUN_IDLE ステートを 19 サイクル維持します。
5. SHIFT_DR ステートの間に電圧センサ・データをシフト・アウトするために、ADC_DATA JTAG
命令を発行します。—10 1010 0101
6. 電圧センサを無効にするには、ADC_DIS JTAG 命令を発行します。—11 0101 0010.
電圧センサをサポートする他のコンフィギュレーションにリコンフィギュレーションす
るには、ステップ 2 から 5 を繰り返します。
JTAG アクセス・モードのコンフィギュレーション・レジスタ
JTAG アクセス・モードで電圧センサ・ブロックを特定のモードで動作させるためには、JTAG
コンフィギュレーション・レジスタに書き込みをする必要があります。JTAG コンフィギュレー
ション・レジスタは 12 ビットのレジスタです。
図 10-5: JTAG コンフィギュレーション・レジスタ
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
NA
MS2
MS1
MS0
NA
CAL
NA
NA
BU1
BU0
MD1
MD0
表 10-3: JTAG コンフィギュレーション・レジスタの概要
ビット番号
ビット名
D0
MD0
D1
MD1
概要
チャネル・シーケンサのモード選択：
• MD[1:0]=2'b00—チャネル 2 からチャネル 7 へのチャネ
ル・シーケンサ・サイクル
• MD[1:0]=2'b01—チャネル 0 からチャネル 7 へのチャネ
ル・シーケンサ・サイクル
• MD[1:0]=2'b10—チャネル 0 からチャネル 1 へのチャネ
ル・シーケンサ・サイクル
• MD[1:0]=2'b11—ユーザーによるコントロール。変換す
るチャネルを指定するために MS[2:0]とともに使用
D2
BU0
チャネル 0 をバイポーラかユニポーラに選択—「0」はユ
ニポーラ選択、「1」はバイポーラ選択を示す。
D3
BU1
チャネル 1 をバイポーラかユニポーラに選択—「0」はユ
ニポーラ選択、「1」はバイポーラ選択を示す。
D4
NA
予約。0 にセット。
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Altera Corporation
10-10
A10-PWR
2015.05.04
ADC_DATA JTAG 命令の発行と SHIFT_DR ステート時のデータ・シフトアウト
ビット番号
ビット名
D5
NA
予約。0 にセット。
D6
CAL
キャリブレーション・イネーブル・ビット。
「0」はキャリ
ブレーション・オフ、
「1」はキャリブレーション・オンを
示す。キャリブレーションがオフの際には、最終的な 12
ビットの変換データにキャリブレーション結果が含まれ
ない。
D7
NA
予約。0 にセット。
D8
MS0
変換するチャネルを指定。MD[1:0]が 2'b11 にセットされ
た時のみ有効。MS[2:0]の値は、MD[1:0]が 2'b11 にセット
されていなければ無視される。
D9
MS1
D10
MS2
D11
NA
ADC_DATA JTAG
概要
予約。0 にセット。
命令の発行と SHIFT_DR ステート時のデータ・シフトアウト
ピンに出力データをシフト・アウトするには、ADC_DATA JTAG 命令を発行します。最初に 3
ビットのチャネル・インデックス、次に 12 ビットの変換データが MSB から LSB の順で続きま
す。以下の図に示すように 15 ビットの後に 7 つのゼロが挿入され、変換が完了するまでに 22 サ
イクルを費やします。
TDO
図 10-6: SHIFT_DR ステート時の TDO 出力
Start of New Channel Conversion Data
7 Zeros
Channel
Add[2]
Channel
Add[1]
Channel
Add[0]
D11
(MSB)
D10
D0
(LSB)
0
0
0
Channel
Add[2]
Channel
Add[1]
Channel
Add[0]
D11
(MSB)
D10
変換中に別の ADC_CONFIG JTAG 命令を発行することができますが、新しいコンフィギュレーショ
ン・モードは EOS がアサートされた後のサイクルまでアップデートされません。コンフィギュ
レーションを複数回行った場合には、最も新しいコンフィギュレーション・データだけが次のサ
イクルで使用されます。
FPGA コア・アクセスを使用した電圧センサへのアクセス
ユーザー・モード中に、電圧センサ・ブロックにアクセスするためのソフト IP を実装すること
ができます。コア・ファブリックから電圧センサ・ブロックにアクセスするには、Quartus II プ
ロジェクトに以下の WYSIWYG アトムを含める必要があります。
例 10-1: 電圧センサ・ブロックにアクセスするための WYSIWYG アトム
twentynm_vsblock<name>
Altera Corporation
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
FPGA コア・アクセスを使用した電圧センサへのアクセス
10-11
(
.clk (<input>, clock signal from core),
.reset(<input>, reset signal from core),
.corectl(<input>, core enable signal from core),
.coreconfig(<input>, config signal from core),
.confin(<input>, config data signal from core),
.chsel(<input>, 4 bits channel selection signal from core),
.eoc(<output>, end of conversion signal from vsblock),
.eos(<output>, end of sequence signal from vsblock),
.dataout(<output>, 12 bits data out of vsblock)
);
表 10-4: 電圧センサ・ブロック WYSIWYG の概要
ポート名
タイプ
clk
入力
コアからのクロック信号。電圧センサは 20 MHz
までのクロックをサポート。
リセット
入力
アクティブ High のリセット信号。電圧センサが
変換を開始するためには、リセット信号を非同期
で High から Low へ遷移することが必要。リセ
ット信号を High にすると全てのレジスタがクリ
アされ、電圧センサ内部クロックはゲート・オフ
される。
corectl
入力
アクティブ High 信号。「1」は電圧センサでコア
のアクセスが有効になっていることを示す。「0」
は電圧センサでコアのアクセスが無効になって
いることを示す。
coreconfig
入力
シリアル・コンフィギュレーション信号。アクテ
ィブ High。
confin
入力
コンフィギュレーション・レジスタをコンフィギ
ュレーションするための、コアからのシリアル入
力データ。コア・アクセス・モードのコンフィギ
ュレーション・レジスタは 8 ビット幅。シフト・
インされる最初のビットは LSB。
chsel[3:0]
入力
4 ビットのチャネル・アドレス。変換するチャネ
ルを指定する。
Arria 10 デバイスの電源管理
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概要
Altera Corporation
10-12
A10-PWR
2015.05.04
コア・アクセス・モードのコンフィギュレーション・レジスタ
ポート名
タイプ
概要
eoc
出力
変換の終了を示す。この信号はそれぞれのチャ
ネル・データが変換されるとアサートされる。
eos
出力
シーケンスの終了を示す。この信号は、選択した
シーケンスでの変換が 1 サイクル完了するとア
サートされる。
dataout[11:0]
出力
12 ビットの出力データ。
コア・アクセス・モードのコンフィギュレーション・レジスタ
コア・アクセスのコンフィギュレーション・レジスタは 8 ビットのレジスタです。
図 10-7: コア・アクセスのコンフィギュレーション・レジスタ
D7
D6
D5
D4
D3
D2
D1
D0
NA
CAL
NA
NA
BU1
BU0
MD1
MD0
表 10-5: コア・アクセスのコンフィギュレーション・レジスタの概要
ビット番号
ビット名
D0
MD0
D1
Altera Corporation
MD1
概要
チャネル・シーケンサのモード選択：
• MD[1:0]=2'b00—チャネル 2 からチャネル 7
へのチャネル・シーケンサ・サイクル
• MD[1:0]=2'b01—チャネル 0 からチャネル 7
へのチャネル・シーケンサ・サイクル
• MD[1:0]=2'b10—チャネル 0 からチャネル 1
へのチャネル・シーケンサ・サイクル
• MD[1:0]=2'b11—IP コアによるコントロー
ル。chsel[3:0]で変換するチャネルを指定
D2
BU0
チャネル 0 をバイポーラかユニポーラに選択—
「0」はユニポーラ選択、「1」はバイポーラ選択
を示す。
D3
BU1
チャネル 1 をバイポーラかユニポーラに選択—
「0」はユニポーラ選択、「1」はバイポーラ選択
を示す。
D4
NA
予約。0 にセット。
D5
NA
予約。0 にセット。
Arria 10 デバイスの電源管理
フィードバック
A10-PWR
2015.05.04
MD[1:0]が 2'b11 ではない場合のコア・アクセス・モードでの電圧センサへのアク
セス
ビット番号
ビット名
D6
CAL
D7
NA
10-13
概要
キャリブレーション・イネーブル・ビット。
「0」はキャリブレーション・オフ、「1」はキャ
リブレーション・オンを示す。キャリブレーシ
ョンがオフの際には、12 ビットの最終的な変換
データにキャリブレーション結果が含まれな
い。
予約。0 にセット。
MD[1:0]が 2'b11 ではない場合のコア・アクセス・モードでの電圧センサへのアクセス
以下のタイミング図に、MD[1:0]が 2'b11 ではない場合にコア・アクセス・モードで電圧センサ
へアクセスするための IP コアの要件を示します。
図 10-8: MD[1:0]が 2'b11 ではない場合のタイミング図
clk
corectl
Minimum 2 Clock Pulse
reset
Minimum 2 Clock Pulse
22 Cycles
coreconfig
confin
22 Cycles
22 Cycles
Core Sample Data
Core Sample Data
Configuration Data (8 bit)
eos
eoc
dataout[11:0]
Core Sample Data
Previous Data
First Converted Data
1
2
3
4
5
Second Converted Data
6
Last Converted Data
7
1. corectl 信号を Low から High へ遷移させることにより、コア・アクセス・モードをイネーブ
ルします。
a. corectl 信号が High のとき、コア・アクセス・モードは、JTAG アクセス・モードよりも
優先されます。
b. ステップ 2 に進む前に、最短でも 2 クロック・パルス待機します。
2. reset 信号をディアサートすることにより、電圧センサのリセット状態を解除します。
a. ステップ 3 に進む前に、最短でも 2 クロック・パルス待機します。
3. コンフィギュレーション・レジスタへの書き込みと、8 クロック・サイクルの coreconfig 信
号のアサートによって、電圧センサをコンフィギュレーションします。コア・アクセス・モ
ードのコンフィギュレーション・レジスタは 8 ビット幅であり、コンフィギュレーション・
データはコンフィギュレーション・レジスタにシリアルにシフト・インされます。
4. coreconfig 信号が Low になり、コンフィギュレーション・レジスタで定義されたコンフィギ
ュレーションに基づいた変換の開始を示します。
5. eoc および eos ステータス信号をポーリングして、MD[1:0]で定義された最初のチャネルへの
変換が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[11:0]信号の出力
データをラッチします。
Arria 10 デバイスの電源管理
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Altera Corporation
10-14
A10-PWR
2015.05.04
MD[1:0]が 2'b11 の場合のコア・アクセス・モードでの電圧センサへのアクセス
6. eoc および eos ステータス信号をポーリングして、MD[1:0]で定義された後続のチャネルへの
変換が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[11:0]信号の出力
データをラッチします。
7. MD[1:0]で定義されたチャネルでの変換が 1 サイクル完了したことを示す eos 信号がアサー
トされるまでステップ 6 を繰り返します。
a. 電圧センサが最後のチャネルの変換を完了すると、eoc および eos 信号の両方が同じクロ
ック・サイクルでアサートされます。
b. コンフィギュレーション・レジスタへの書き込みにより電圧センサの動作を中断すること
は、eos 信号の 1 サイクルが完了した後にのみ可能です。
8. シーケンスの完了後に corectl 信号と reset 信号が変化しないままであった場合には、
corectl が 0 になり reset が 1 になるまで変換の同じシーケンスが繰り返されます。他のシ
ーケンスを測定する必要がある場合には、ステップ 2 からステップ 7 を繰り返します。
MD[1:0]が 2'b11 の場合のコア・アクセス・モードでの電圧センサへのアクセス
以下のタイミング図に、MD[1:0]が 2'b11 の場合にコア・アクセス・モードで電圧センサへアク
セスするための IP コアの要件を示します。
図 10-9: MD[1:0]が 2'b11 の場合のタイミング図
clk
corectl
Minimum 2 Clock Pulse
Minimum 2 Clock Pulse
reset
22 Cycles
coreconfig
confin
22 Cycles
22 Cycles
Configuration Data (8 bit)
chsel[3:0]
First chsel
Second chsel
Subsequent chsel
eoc/eos
Core Sample Data
Core Sample Data
Core Sample Data
dataout[11:0]
Converted Data
for First chsel
1
2
3
4
5
6
Converted Data
for Second chsel
7
Converted Data
for Subsequent chsel
8
1. corectl 信号を Low から High へ遷移させることにより、コア・アクセス・モードをイネーブ
ルします。
a. corectl 信号が High のとき、コア・アクセス・モードは、JTAG アクセス・モードよりも
優先されます。
b. ステップ 2 に進む前に、最短でも 2 クロック・パルス待機します。
2. reset 信号をディアサートすることにより、電圧センサのリセット状態を解除します。
a. ステップ 3 に進む前に、最短でも 2 クロック・パルス待機します。
3. コンフィギュレーション・レジスタへの書き込みと、8 クロック・サイクルの coreconfig 信
号のアサートによって、電圧センサをコンフィギュレーションします。コア・アクセス・モ
ードのコンフィギュレーション・レジスタは 8 ビット幅であり、コンフィギュレーション・
データはコンフィギュレーション・レジスタにシリアルにシフト・インされます。
4. chsel[3:0]信号で変換するチャネルを指定します。chsel[3:0]信号のデータは、coreconfig
信号がデアサートされる前に準備されている必要があります。
Altera Corporation
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
電圧センサの伝達関数
10-15
5. coreconfig 信号が Low になり、コンフィギュレーション・レジスタと chsel[3:0]信号で定義
されたコンフィギュレーションに基づいた変換の開始を示します。
6. chsel[3:0]信号で次に変換するチャネルを指定します。chsel[3:0]信号のデータは eoc 信号
がアサートされる 1 サイクル前に準備されている必要があります。eoc および eos ステータ
ス信号をポーリングして、ステップ 4 で chsel[3:0]信号で定義した最初のチャネルへの変換
が完了したかを確認します。eoc 信号の立ち下がりエッジで dataout[11:0]信号の出力デー
タをラッチします。
7. 後続のすべてのチャネルにステップ 6 を繰り返します。
電圧センサの伝達関数
以下の図に、ユニポーラ・モードとバイポーラ・モードの電圧センサの伝達関数を示します。
図 10-10: ユニポーラ・モードの電圧センサの伝達関数
FFF
FFE
FFD
FFC
12 bit Output
Code (Hex)
006
005
004
003
1250
1249.6
1.831
1.22
1.525
0.915
0.610
0.305
002
001
000
Input Voltage (mv)
Arria 10 デバイスの電源管理
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Altera Corporation
10-16
A10-PWR
2015.05.04
温度検知ダイオード
図 10-11: バイポーラ・モードの電圧センサの伝達関数
7FF
7FE
7FD
12 bit Output
Code (Hex)
002
001
000
FFF
FFE
803
801
625
624.69
-1.22
-0.915
-0.610
-0.305
0
-0.305
-0.610
-0.915
-1.22
-624.69
-625
800
Input Voltage (mv)
温度検知ダイオード
Arria 10 の温度検知ダイオード（TSD）は、PN 結合ダイオードの特性を利用してダイの温度を測
定します。接合部温度を知ることは、熱管理のために極めて重要です。結合部温度は、周辺温度
やケース温度、結合部から周辺まで（ja）の熱抵抗または結合部からケースまで（jc）の熱抵抗、
ならびにデバイスの消費電力から計算することができます。 Arria 10 デバイスは、内部 TSD と
接続する内蔵の アナログ-デジタルコンバータ（ADC）回路、または、外部 TSD と接続する外付
けの温度センサを使用して、デバイス自身のダイ温度をモニタリングします。これにより、デバ
イスへエアーを流す量をコントロールすることができます。
関連情報
Altera Temperature Sensor IP Core User Guide
内蔵の温度検知ダイオード
Arria 10 デバイスは内部 TSD と接続する 10 ビットの内蔵 ADC 回路をサポートし、ダイ温度をモ
ニタリングしています。 Arria 10 デバイスは、NPN トランジスタを使用して温度を検知し、変
換向けに自身のリファレンス電圧を生成します。内部 TSD の変換速度は約 1 ksps です。
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Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
内部 TSD の伝達関数
10-17
図 10-12: 内部 TSD のブロック図
この電源は
VCCA_PLL から
供給されています。
VCCADC
NPN トラン
ジスタを使用
する温度検知
ダイオード
10-Bit
10-Bit Output
ADC 回路
1 ksps
温度データ
レジスタ
FPGA Core
ADCGND
ユーザー・モード時にダイの温度を読み出すには、CORECTL 信号を Low から High にアサートし
ます。レジスタをリセットする必要があるときにはアクティブ High の RESET 信号を使用しま
す。ADC 回路は 1 回の変換を完了するために 1024 クロック・サイクルを必要とします。EOC 信
号が 1 クロック・サイクル High になり、変換が完了したことを示します。FPGA コアは EOC 信
号の立ち下がりエッジで TEMPOUT[9:0]信号のデータを読み出します。
図 10-13: 内部 TSD のタイミング図
1,024 Cycles
ADCCLK
POR
EOC
TEMPOUT[9:0]
Previous Data
RESET
Current Data
Core
Samples
Data
CORECTL
関連情報
• Internal Temperature Sensing Diode Specifications
Arria 10 の内蔵 TSD の仕様について詳しい情報を提供します。
• Altera Temperature Sensor IP Core User Guide
内部 TSD の伝達関数
以下の図に内部 TSD の伝達関数を示します。
Arria 10 デバイスの電源管理
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Altera Corporation
10-18
A10-PWR
2015.05.04
外部の温度検知ダイオード
図 10-14: ADC 伝達関数
251
1C0
10 Bit
Output
(Hex)
161
-40 -39.4
25
124.4 125
Temperature (° C)
以下の公式を使用して、tempout[9:0]値から温度を計算できます。
Temperature = {(AxC)÷1024} - B
ここでは、
• A = 708
• B = 273
• C = tempout[9..0]の 10 進数の値
外部の温度検知ダイオード
Arria 10 の外部 TSD は、電圧リファレンス用の 2 つのピンを必要とします。以下の図に、外部か
ら Arria 10 のダイ温度を検出するために外部 TSD と外付けの温度センサ・デバイスとを接続す
る方法を示します。たとえば Arria 10 デバイスのダイ温度を読み出すために、MAX1619、
MAX1617A、MAX6627、または ADT7411 といった外付けの温度検知デバイスを 2 つの外部 TSD
ピンに接続します。
図 10-15: TSD の外部ピン接続
External TSD
TEMPDIODEP
External
Temperature
Sensor
FPGA
TEMPDIODEN
TSD は、デバイスの使用状況によってはボードやデバイス・パッケージ内部の他のトレースか
らのノイズ・カップリングに影響される恐れがある、非常にセンシティブな回路です。 Arria 10
デバイスから外部温度センサにインタフェースする信号は、外部 TSD ピンで確認できるとおり
Altera Corporation
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
パワー・オン・リセット回路
10-19
ミリボルト（mV）の差がベースです。また、TSD ピンに近接する I/O の切り替えが温度の読み
出しに影響を与えることがあります。アルテラは、温度の読み出しをデバイスの非動作時に行う
こと、もしくは内部 TSD と接続する内蔵の ADC 回路を使用することを推奨します。
以下に TSD 外部ピン接続のためのボード接続ガイドラインを示します。
• TEMPDIODEP ならびに TEMPDIODEN のトレースの最大配線長は必ず 8 インチ未満にする
• 両トレースをパラレルで配線し、かつ互いに近接させ、各側にグランドと接続されたガード・
トラックを配置する
• アルテラ推奨の両トレースの幅およびトレース間のスペースは 10 mil
• 熱電対効果を最小限に抑えるために、最小数のビアおよびクロスアンダーでトレースを配線
する
• 両トレースのビアの数を同じにする
• 両トレースのトレース長をほぼ同一にする
• ダイオードのトレースと高周波信号との間に GND プレーンを配置して、トグルする信号（た
とえば、クロックや I/O）とのカップリングを避ける
• 高周波ノイズのフィルタリングのために、TEMPDIODE P と TEMPDIODE N のトレース間に
（外部チップの近くに）外付けのコンデンサを配置する。Maxim のデバイスでは、2200pF か
ら 3300 pF の間の外付けコンデンサを使用する
• 外部デバイスの近くに 0.1 uF のバイパス・コンデンサを配置する
• 内部 TSD に接続する内蔵の ADC 回路と外部 TSD は同時に使用することができる
• 内部 ADC 回路のみを使用する場合には外部 TSD ピンは使用しないので、外部 TSD ピン
（TEMPDIODE P と TEMPDIODE N ）を GND に接続できる
デバイスの仕様と接続ガイドラインについて詳しくは、外部温度センサ・デバイスのデバイス・
メーカーのデータシートを参照してください。
関連情報
• External Temperature Sensing Diode Specifications
外部 TSD 仕様について詳しい情報を提供します。
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
外部 TSD を使用しない場合の TEMPDIODE P/TEMPDIODE N のピン接続について詳しい情報
を提供します。
パワー・オン・リセット回路
POR 回路は、電源の出力が推奨される動作範囲内に達するまで Arria 10 デバイスをリセット状態
に保ちます。
POR イベントは、 Arria 10 デバイスの電源を投入してから、電源ランプ時間である tRAMP の範囲
内で電源が推奨動作範囲に達するまでの間で発生します。tRAMP が満たされない場合にはデバ
イスのコンフィギュレーションは成功せず、 Arria 10 デバイスの I/O ピンとプログラミング・レ
ジスタはトライ・ステートに維持されます。
Arria 10 デバイスの電源管理
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Altera Corporation
10-20
A10-PWR
2015.05.04
パワー・オン・リセット回路
図 10-16: tRAMP と POR 遅延の関係
Volts
POR trip level
first power
supply
last power
supply
Time
POR delay
tRAMP
configuration
time
Arria 10 の POR 回路は個々の検出回路を使用して、コンフィギュレーションに関連するそれぞれ
の電源を個別にモニタリングします。メイン POR 回路は個々の検出器すべての出力によってゲ
ートされています。メイン POR 信号は電力が上昇を開始するとアサートされます。この信号
は、最後に立ち上がる電源が POR トリップ・レベルに達し、その次に POR 遅延が続いた後にリ
リースされます。POR 遅延時間は、MSEL ピンの設定により高速または標準に選択することがで
きます。
CvP（configuration via protocol）コンフィギュレーション手法では、最初の電力上昇から最後の
電力上昇までの tRAMP が 10 ms 未満である必要があります。高速 POR を選択し、PCIe リンクの
初期化とコンフィギュレーションのために十分な時間を確保する必要があります。
ユーザー・モードでは、モニタリングされている電源のいずれかが POR トリップ・レベルを下
回るとメイン POR 信号がアサートされます。POR 信号のアサートによりデバイスは強制的に
リセット状態になります。
POR 回路はパワーアップ・モード中に、VCCPT ならびに VCCPGM 電源で駆動される I/O レベル・
シフタの機能をチェックします。メイン POR 回路は、個別のすべての POR 回路が POR 信号を
解放するまで待機してからコントロール・ブロックにデバイスのプログラミング開始を許可しま
す。
Altera Corporation
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
POR 回路によってモニタリングされる電源とモニタリングされない電源
10-21
図 10-17: Arria 10 デバイスの POR 簡略図
V CC
V CC POR
V CCBAT
Modular
Main POR
V CCBAT POR
Main POR
V CCPGM
関連情報
• POR Specifications
POR 遅延の仕様について詳しい情報を提供します。
• MSEL Pin Settings
各 POR 遅延向けの MSEL ピン設定について詳しい情報を提供します。
• Recommended Operating Conditions
電源ランプ時間について詳しい情報を提供します。
POR 回路によってモニタリングされる電源とモニタリングされない電源
表 10-6: Arria 10 の POR 回路によってモニタリングされる電源とモニタリングされない電源
モニタリングされる電源
•
•
•
•
•
•
•
•
VCCBAT
VCC
VCCIO
VCCERAM
VCCP
VCCPT
VCCPGM
VCCL_HPS (37)
モニタリングされない電源
•
•
•
•
•
•
VCCH_GXB
VCCR_GXB
VCCT_GXB
VCCA_PLL
VCCIO_HPS (37)
VCCPLL_HPS (37)
注: デバイスが POR を終了するために、揮発性キーを使用しない場合でも VCCBAT 電源に電力を
供給する必要があります。
(37)
システム・オン・チップ（SoC）FPGA でのみサポートされています。
Arria 10 デバイスの電源管理
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Altera Corporation
10-22
A10-PWR
2015.05.04
パワーアップ・シーケンスとパワーダウン・シーケンス
パワーアップ・シーケンスとパワーダウン・シーケンス
Arria 10 デバイスは、パワーアップ・シーケンスとパワーダウン・シーケンスを必要とします。
電源シーケンスは 3 つの電源グループに分かれています。
図 10-18: Arria 10 デバイスのパワーアップ・シーケンスとパワーダウン・シーケンス要件
パワーアップに
必要なシーケンス
Group 1
V CC , V CCP ,
V CCR_GXB ,
V CCT_GXB ,
V CCERAM ,
V CCL_HPS
Group 2
V CCPT ,
V CCH_GXB ,
V CCA_PLL ,
V CCPLL_HPS ,
V CCIOREF_HPS
これらはシステム
オンチップ（SoC）
FPGA のみに
サポートされています。
Group 3
0.81V
Group 1
1.62V
Group 2
V CCPGM ,
V CCIO ,
V CCIO_HPS
Group 3
*パワーダウンに必要な
シーケンスは、
パワーアップに必要な
シーケンスの
逆の手順です。
注: グループ 3 は、以下の表の条件通りであれば、グループ 2 と統合することができます。
注: VCCBAT はパワーアップ・シーケンスまたはパワーダウン・シーケンス時にはいつでもパワ
ーアップまたはパワーダウンできます。
すべての電源レールは単調に立ち上がる必要があります。デバイス・データシートで指定された
tRAMP 時間内にすべての電源レールを公称電圧レベルまで立ち上げます。パワーアップ・シーケ
ンスは、標準または高速 POR 遅延時間を満たしている必要があります。
表 10-7: 電源グループの立ち上げシーケンス
電源
立ち上げ
グループ
順序
グループ 1
1 番目
Altera Corporation
条件
• グループ 1 のすべての電源レールは他の電源レールが起動する前に
0.81 V の最小値まで必ず上昇させる
• VCC と VCCP は必ず同じレギュレータに接続する
• VCC と VCCP の電圧レベルが VCCT_GXB 、VCCR_GXB や VCCERAM と異なる
場合は、まず VCC を電圧レベルの 90%まで立ち上げ、次に、VCCT_GXB
、VCCR_GXB や VCCERAM を任意の順番で立ち上げる
Arria 10 デバイスの電源管理
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A10-PWR
2015.05.04
電源デザイン
10-23
電源
立ち上げ
条件
グループ
順序
グループ 2
2 番目
• グループ 2 のすべての電源レールは他の電源レールが起動する前に
1.62 V の最小値まで必ず上昇させる
• グループ 2 の電源レールは任意の順序で立ち上げ可能
• VCCIO 、VCCPGM と VCCIO_HPS が 1.8V であれば、グループ 2 と同じレギ
ュレータを共有し、VCCIO 、VCCPGM と VCCIO_HPS をグループ 2 の他の
電源レールとともに立ち上げることができる
グループ 3
3 番目
グループ 3 の電源レールは任意の順序で立ち上げることができる
パワーダウン・シーケンスでは、パワーアップ・シーケンスの逆を行います。電源シーケンスが
適切に行われていれば、I/O ピンはパワーアップまたはパワーダウン時にトライ・ステートにな
ります。
注: パワーアップ時とパワーダウン時に外部からの I/O ピンの駆動、または I/O ピンに影響を与
えるほどの過剰な電流の供給をしないでください。3V I/O ピンに過度な電流を加えると、デ
バイスの損傷につながる恐れがあります。
デバイスへの損傷を避けるために、パワーアップ・シーケンスとパワーダウン・シーケンス時に
は必ず、VCCIO – VCCPT < 1.92 V になるようにしてください。
パワーダウンでは、すべての電源レールがパワーダウン・シーケンスの開始から 100 ms 以内に
パワーダウンされるようにしてください。
グループ 2 のいずれかの電源レールの下降を開始する前に、グループ 3 のすべての電源レールが
通常の 10%下降している必要があります。グループ 1 のいずれかの電源レールの下降を開始す
る前に、グループ 2 のすべての電源レールが通常の 10%下降している必要があります。グループ
1 の電源レールは任意の順序で下降させることができます。
電源デザイン
Arria 10 デバイスの電源要件は、具体的なそれぞれのユースケースのスタティック電力とダイナ
ミック電力によって大きく異なります。包括的な設計ツールと統合されたアルテラの Enpirion®
ポートフォリオの電源管理ソリューションにより、Arria 10 デバイスの電源デザインを最適化す
ることができます。Enpirion ポートフォリオに含まれている電源管理ソリューションは、 Arria
10 デバイスが使用しており、SmartVID 機能といった Arria 10 の消費電力削減をサポートするよ
うデザインされた、複数インタフェースの手法と互換性があります。
Arria 10 デバイスは、動作をするために調整された電源を必要とする複数の入力電圧レールを有
します。複数の入力レールの要件は、電圧要件、ノイズ感度やシーケンスといったシステムの考
慮事項に応じてグループ分けすることができます。Arria 10 GX, GT, and SX Device Family Pin
Connection Guidelines は、入力レールのグループ分についてのより詳細な推奨事項を提供しま
す。 Arria 10 デバイス向け PowerPlay Early Power Estimator（EPE）ツールもまた、具体的な Arria
10 ユースケースそれぞれに基づいた入力レールの電源要件とデバイスの推奨事項をシームレス
かつ自動的に提供します。それぞれの入力レールの電圧と電流の要件は「Report」タブにまとめ
られており、入力レールのグループ分けと電源の推奨事項はそれぞれ「Main」タブと
「Enpirion」タブで確認できます。
Arria 10 デバイスの電源管理
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Altera Corporation
10-24
A10-PWR
2015.05.04
改訂履歴
関連情報
• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines
電源ピン接続のガイドラインと電源レギュレータの共有について詳しい情報を提供します。
• PowerPlay Early Power Estimators (EPE) and Power Analyzer
各電源レールへの電源供給と回路の要件について詳しい情報を提供します。
• Altera Power Management PowerSoC Solutions
FPGA への電源供給向けにデザインされたアルテラの Power Management IC と PowerSoC ソ
リューションについて詳しい情報を提供します。
• Power Delivery Network (PDN) Tool for Arria 10 and MAX 10 Devices
改訂履歴
日付
バージョン
2015 年 5 月
2015.05.04
• パワーアップ・シーケンスとパワーダウン・シーケンスの項を
更新し、パワー・レール各グループのパワーダウン・シーケン
スを追加
• 表 10-4 で config ポートの説明を更新
• 内部 TSD の伝達関数の項を更新し、tempout[9:0]値から温度を
計算する式を追加
• SmartVID 機能と VCC PowerManager 機能の実装の項で、サポー
トされるパラレル VID ビット・インタフェースを 7 ビットに更
新
• SmartVID 機能と VCC PowerManager 機能の実装の項の表で電圧
範囲の注に許容誤差を付加
• 電圧センサの項でオンチップ・リファレンス・ソースを±10%に
更新
2015 年 1 月
2015.01.23
• ユニポーラ入力モードの項を更新
• 電圧センサの項で VREFP_ADC のオンチップ・リファレンス・ソ
ースを更新
• JTAG アクセスを使用した電圧センサ・コンポーネントへのア
クセスの項のステップを更新
• 電圧センサ・ブロック WYSIWYG の概要の表で reset ポートと
corectl ポートの説明を更新
• 内蔵の温度検知ダイオードの項で、ユーザー・モード時にダイ
の温度を読み出す方法を更新
• MD[1:0]が 2'b11 ではない場合のタイミング図を更新
• MD[1:0]が 2'b11 の場合のタイミング図を更新
• 内部 TSD のタイミング図を更新
Altera Corporation
変更内容
Arria 10 デバイスの電源管理
フィードバック
A10-PWR
2015.05.04
改訂履歴
日付
バージョン
2014 年 8 月
2014.08.18
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2013 年 12 月
2013.12.02
初版
Arria 10 デバイスの電源管理
フィードバック
10-25
変更内容
SmartVID 機能と VCC PowerManager 機能の実装の項を追加
Arria 10 デバイスでの電圧センサの使用の項を追加
内部 TSD の伝達関数の項を追加
電源デザインの項を追加
ダイナミック電力の方程式の項を更新
消費電力削減手法の項を更新
SmartVID の項を更新
プログラマブル・パワー・テクノロジの項を更新
電圧センサの項を更新
パワーアップ・シーケンスとパワーダウン・シーケンスの項を
更新
Altera Corporation

5. 参照および製品コード ソフトウェア デバイス・ ピン配置

先進の技術を使い易く

幸せになるビジネスコミュニケーション vol.13

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Quartus II サブスクリプション・エディションとウェブ・エディション の比較

リニアテクノロジー、新製品「LTC6950」を発売開始

超低ノイズ分数分周方式 シンセサイザ

Quartus II 開発ソフトウェア・ブローシャ (PDF)

Arria 10 デバイスの JTAG バウンダリ・スキャン・テスト

6. 参照および製品コード