IV族半導体高度歪量子ヘテロ構造 高集積化プロセス Si0.42Ge0.58 3 nm Si 1.8 nm Si0.42Ge0.58 3 nm Si 1.8 nm Si0.42Ge0.58 3 nm Si0.8Ge0.2 12 nm p+Si0.8Ge0.2 5 nm p+Si 界面ラフネス抑制 RMS 0.87 nm 0.13 nm 4 Si2H6 400oC 3 RMS 0.13 nm 2 295K 1 SiH4 500oC RMS 0.87 nm 0 0.0 0.2 0.4 0.6 Applied Voltage (V) 10 -5 | Current at -0.01V | (A) Si0.8Ge0.2 12 nm 1／2 10 -4 Si障壁成長条件 SiH4 500oC Si2H6 400oC Current (mA) p+Si0.8Ge0.2 50 nm 櫻庭 政夫 Si Barrier Thick. Si2H6 400oC 1.0 nm 1.8 nm 2.2 nm Takahashi et al., Solid-State 10 -6 Electron., 60 (2011) 112. 10 -7 10 -8 10 -9 熱電子 放出 Calculation Based on Thermionic Emission ∝T 2 exp(-φB／k T ) Top Contact Area 60 um2 0 100 200 300 高性能SiGe系共鳴トンネル素子では、 ナノメートルオーダ厚のヘテロ構造が必須であり、 Temperature (K) 原子オーダでのヘテロ界面平坦性制御が不可欠（＋高障壁ナノ薄膜導入） IV族半導体高度歪量子ヘテロ構造 高集積化プロセス 量子準位 ホール ＋ (b) ＋ (c) ＋ ワイド ギャップ 障壁 300 200 100 エピタキシャル成長可能な プラズマ条件範囲を さらに拡大させる SiH4, GeH4 , CH4 ,・・・ ier r r a rB e p. gh i m : H Te rier w r : Lo i Ba 0o C er i r S 40 ar nm B r .8 : ne 4 ～1 n er i . i r 1 h r T Ba 7 nm r . e ick .4 ～2 h T 2 Modulated Spacer (○,○,●) Uniform Spacer (△,▲) • 立体構造の上面 あるいは側壁面への 選択的薄膜形成 （堆積・エッチング制御） •高度歪ナノ薄膜の適用による室温共鳴 • 非平衡超高濃度不純物 トンネル特性の高性能化と量子効果ナノ ドープナノ薄膜の デバイス高集積化プロセスの基礎を築く。 エピタキシャル成長 0 0.0 0.2 0.4 0.6 0.8 1.0 Ge Fraction for Spacer Si(100) Ge比率変調 スペーサ＆量子井戸 400 低エネルギーArプラズマ 歪Si1-xGex EV Critical Temperature for Negative Differential Conductance (K) (a) 2／2 歪Si1-yCy ホールエネルギー • 基板非加熱下での低損傷・低エネルギープラズマ による高清浄原料ガスの表面反応制御 • 原料ガス活性化（改質）による吸着・反応制御 • 非平衡高度歪ナノ薄膜のエピタキシャル成長 櫻庭 政夫
© Copyright 2024 ExpyDoc
