Kintex UltraScale アーキテ ク チ ャ
デー タ シー ト :
DC 特性および AC ス イ ッ チ特性
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
概要
ザ イ リ ン ク ス® Kintex® UltraScale™ FPGA には、 -3、 -2、 -1、 -1L の ス ピー ド グ レー ド があ り 、 -3 ス ピー ド グ レー ド のパフ ォーマ ン ス
が最 も 高 く な っ てい ます。 -1L デバ イ スは 0.95V ま たは 0.90V いずれかの VCCINT 電圧で動作で き 、 0.9V を使用す る 場合の方が最大ス タ
テ ィ ッ ク 消費電力が よ り 低 く な り ます。 0.95V の VCCINT で動作す る 場合、 -1L デバ イ ス の ス ピー ド 仕様は -1 ス ピー ド グ レー ド と 同 じ
です。 0.90V の VCCINT で動作す る 場合は、 -1L のパフ ォーマ ン ス、 ス タ テ ィ ッ ク 消費電力、 お よ びダ イ ナ ミ ッ ク 消費電力は低減 し ます。
DC 特性お よ び AC 特性は、 コ マーシ ャ ル、 拡張、 イ ン ダ ス ト リ アル グ レー ド の温度範囲に対 し て指定 さ れてい ますが、 特記のない限
り 、 同一ス ピー ド グ レー ド のパ ラ メ ー タ ーの値は、 動作温度範囲を除いて コ マーシ ャ ル と イ ン ダ ス ト リ アルで同 じ です。 つま り 、 -1 ス
ピー ド グ レー ド の タ イ ミ ン グ特性は、 イ ン ダ ス ト リ アル デバ イ ス と コ マーシ ャ ル デバ イ ス で同 じ です。 ただ し 、 ス ピー ド グ レー ド や
デバ イ ス に よ っ ては、 イ ン ダ ス ト リ アル デバ イ ス で入手で き ない場合があ り ます。
電源電圧お よ びジ ャ ン ク シ ョ ン温度の仕様はすべて、 ワ ース ト ケース の値です。 こ こ に記載 さ れたパ ラ メ ー タ ーは、 頻繁に使用 さ れ る
デザ イ ンや一般的な アプ リ ケーシ ョ ンに共通の も のです。
こ の デ ー タ シ ー ト を 含 む、 UltraScale
アーキテ ク チ ャ
(japan.xilinx.com/ultrascale) か ら 入手で き ます。
デ バ イ ス に 関す る すべ て の 資料 は、 ザ イ リ ン ク ス の ウ ェ ブ サ イ ト
DC 特性
表 1 : 絶対最大定格(1)
シ ンボル
説明
最小
最大
単位
内部電源電圧
–0.500
1.100
V
I/O バン ク の内部電源電圧
–0.500
1.100
V
VCCAUX
補助電源電圧
–0.500
2.000
V
VCCBRAM
ブ ロ ッ ク RAM メ モ リ の電源電圧
–0.500
1.100
V
HR I/O バン ク の出力 ド ラ イ バー電源電圧
–0.500
3.400
V
HP I/O バン ク の出力 ド ラ イ バー電源電圧
–0.500
2.000
V
I/O バン ク の補助電源電圧
–0.500
2.000
V
入力基準電圧
–0.500
2.000
V
-0.400
VCCO + 0.550
V
-0.550
VCCO + 0.550
V
-0.400
2.625
V
–0.500
2.000
V
FPGA ロ ジ ッ ク
VCCINT
VCCINT_IO
(2)
VCCO
VCCAUX_IO
VREF
(3)
HR I/O バン ク の I/O
VIN(4)(6)(7)
入力電圧(5)
HP I/O バン ク の I/O 入力電圧
TMDS_33(8)
VREF、 お よ び
(VCCO = 3.3V の と き )
を除 く 差動 I/O 規格の I/O 入力電圧
VBATT
キー メ モ リ 用のバ ッ ク ア ッ プ バ ッ テ リ 電源電圧
IDC
パ ッ ド で利用可能な出力電流
-20
20
mA
IRMS
パ ッ ド で利用可能な RMS 出力電流
-20
20
mA
–0.500
1.100
V
GTH ト ラ ン シーバー
VMGTAVCC
GTH ト ラ ン ス ミ ッ タ ーお よ び GTH レ シーバー回路のアナ ロ グ電源電圧
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本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 1 : 絶対最大定格(1) (続き)
シ ンボル
説明
最小
最大
単位
VMGTAVTT
GTH ト ラ ン ス ミ ッ タ ーお よ び GTH レ シーバー終端回路のアナ ロ グ電源
電圧
–0.500
1.320
V
VMGTVCCAUX
GTH ト ラ ン シーバーの補助アナ ロ グ ク ワ ッ ド PLL (QPLL) 電源電圧
–0.500
1.935
V
VMGTREFCLK
GTH ト ラ ン シーバーの基準 ク ロ ッ ク の絶対入力電圧
–0.500
1.320
V
VMGTAVTTRCAL
GTH ト ラ ン シーバー カ ラ ムの抵抗キ ャ リ ブ レーシ ョ ン回路のアナ ロ グ
電源電圧
–0.500
1.320
V
VIN
レ シーバー (RXP/RXN) お よ び ト ラ ン ス ミ ッ タ ー (TXP/TXN) の絶対入力
電圧
–0.500
1.260
V
IDCIN-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 レ シーバー入力ピ ンの DC 入力電流
–
10
mA
IDCIN-MGTAVTT
RX 終端 = VMGTAVTT の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
0(9)
mA
IDCIN-GND
RX 終端 = GND の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
0(9)
mA
IDCIN-PROG
RX 終端 = プ ロ グ ラ マブルの と き 、 レ シーバー入力ピ ンの DC 入力電流
–
0(9)
mA
IDCOUT-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
–
10
mA
IDCOUT-MGTAVTT
RX 終端 = VMGTAVTT の と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
–
6
mA
シ ス テム モニ タ ー
VCCADC
GNDADC に対す る シ ス テ ム モニ タ ー電源電圧
–0.500
2.000
V
VREFP
GNDADC に対す る シ ス テ ム モニ タ ー基準入力
–0.500
2.000
V
温度
TSTG
ス ト レージ温度 (周囲)
-65
150
℃
TSOL
最大はんだ付け温度(10)
–
260
℃
–
125
℃
Tj
最大ジ ャ ン ク シ ョ
ン温度(10)
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
こ の表の絶対最大定格を超え る 条件下では、 デバ イ ス が恒久的に破損す る 可能性があ り ます。 こ こ に示す値は最大定格値であ り 、 こ の条件お よ び
推奨動作条件以外の状態でデバ イ ス が動作す る こ と を示す も のではあ り ません。 ま た、 デバ イ ス を絶対最大定格の状態で長時間使用す る と 、 デバ
イ ス の信頼性が低下す る 可能性があ り ます。
VCCINT_IO は VCCINT に接続 し て く だ さ い。
VCCAUX_IO は VCCAUX に接続 し て く だ さ い。
よ り 低い絶対電圧値が常に適用 さ れます。
VCCO が 3.3V の場合、 最大電圧は 3.4V です。
I/O の動作は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) を参照 し て く だ さ い。
最大定格の制限は DC 信号に適用 さ れます。最大のア ン ダーシ ュ ー ト /オーバーシ ュ ー ト AC 仕様については、表 4 お よ び表 5 を参照 し て く だ さ い。
TMDS_33 仕様は、 表 12 を参照 し て く だ さ い。
サポー ト さ れ る GTH ト ラ ン シーバーの終端の詳細は、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) を参照 し て く だ
さ い。
はんだ付けのガ イ ド ラ イ ンお よ び温度条件は、 『UltraScale アーキ テ ク チ ャ パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG576) を参照 し て く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 2 : 推奨動作条件(1)(2)
シ ンボル
説明
最小
標準
最大
単位
0.922
0.950
0.979
V
FPGA ロ ジ ッ ク
内部電源電圧
VCCINT
VCCINT_IO
(3)
VCCBRAM
VCCAUX
VCCO(4)(5)
VCCAUX_IO(6)
-1L (0.90V) デバ イ ス : 内部電源電圧
0.873
0.900
0.927
V
-3 (1.0V のみ) デバ イ ス : 内部電源電圧
0.970
1.000
1.030
V
I/O バン ク の内部電源電圧
0.922
0.950
0.979
V
-1L (0.90V) デバ イ ス : I/O バン ク の内部電源電圧
0.873
0.900
0.927
V
-3 (1.0V のみ) デバ イ ス : I/O バン ク の内部電源電圧
0.970
1.000
1.030
V
ブ ロ ッ ク RAM 電源電圧
0.922
0.950
0.979
V
-3 (1.0V のみ) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.970
1.000
1.030
V
補助電源電圧
1.746
1.800
1.854
V
HR I/O バン ク の電源電圧
1.140
–
3.400
V
HP I/O バン ク の電源電圧
0.950
–
1.890
V
補助 I/O 電源電圧
1.746
1.800
1.854
V
I/O 入力電圧
-0.200
–
VCCO + 0.200
V
–
0.400
2.625
V
–
–
10.000
mA
1.000
–
1.890
V
VIN(7)
VREF、 お よ び
(VCCO = 3.3V の と き )
IIN(9)
ク ラ ン プ ダ イ オー ド が順方向バ イ ア ス であ る と き の、 電源がオ ン
あ る いはオ フ のバン ク にあ る ピ ンの最大電流
VBATT(10)
バ ッ テ リ 電圧
TMDS_33(8)
を除 く 差動 I/O 規格の I/O 入力電圧
GTH ト ラ ン シーバー
VMGTAVCC(11)
GTH ト ラ ン シーバーのアナ ロ グ電源電圧(10)
0.970
1.000
1.030
V
VMGTAVTT(11)
GTH ト ラ ン ス ミ ッ タ ーお よ び GTH レ シーバー終端回路の
アナ ロ グ電源電圧
1.170
1.200
1.230
V
VMGTVCCAUX(11)
ト ラ ン シーバーの補助アナ ロ グ ク ワ ッ ド QPLL 電源電圧
1.750
1.800
1.850
V
1.170
1.200
1.230
V
VMGTAVTTRCAL(11) GTH ト ラ ン シーバー カ ラ ムの抵抗キ ャ リ ブ レーシ ョ ン回路の
アナ ロ グ電源電圧
SYSMON
VCCADC
GNDADC に対す る SYSMON 電源
1.746
1.800
1.854
V
VREFP
外部の基準電源電圧
1.200
1.250
1.300
V
温度
Tj
コ マーシ ャ ル (C) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
85
℃
拡張 (E) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
100
℃
-40
–
100
℃
イ ン ダ ス ト リ アル (I) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
すべての電圧はグ ラ ン ド を基準 と し てい ます。
電力デ ィ ス ト リ ビ ュ ーシ ョ ン シ ス テ ムのデザ イ ンについては、 『UltraScale アーキ テ ク チ ャ PCB デザ イ ン ガ イ ド 』 (UG583) を参照 し て く だ さ い。
VCCINT_IO は VCCINT に接続 し て く だ さ い。
電源投入時お よ び コ ン フ ィ ギ ュ レーシ ョ ン中の、 VCCO_0 の推奨動作電圧は 1.425V です。 コ ン フ ィ ギ ュ レーシ ョ ン後に VCCO が 0V ま で降下 し て
も 、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ は保持 さ れます。
1.0V (HP I/O のみ)、 1.2V、 1.35V、 1.5V、 1.8V、 2.5V (HR I/O のみ) ±5%、 3.3V (HR I/O のみ) +3/–5% の VCCO を含みます。
VCCAUX_IO は VCCAUX に接続 し て く だ さ い。
よ り 低い絶対電圧値が常に適用 さ れます。
TMDS_33 仕様は、 表 12 を参照 し て く だ さ い。
各 52 ピ ン バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
VBATT は、 ビ ッ ト ス ト リ ームの暗号化を使用す る 場合にのみ必要です。 バ ッ テ リ を使用 し ない場合、 VBATT を グ ラ ン ド ま たは VCCAUX に接続 し て
く だ さ い。
表の各電圧に、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) で説明 さ れてい る フ ィ ル タ ーが必要です。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 3 : 推奨動作条件下での DC 特性
説明
最小
標準(1)
最大
単位
VDRINT
デー タ を保持す る ための VCCINT 電圧 ( こ の電圧未満では、 コ ン フ ィ
ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
0.82
–
–
V
VDRAUX
デー タ を保持す る ための VCCAUX 電圧 ( こ の電圧未満では、コ ン フ ィ
ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
1.50
–
–
V
IREF
各ピ ンの VREF リ ー ク 電流
–
–
15
µA
IL
各ピ ンの入力ま たは出力 リ ー ク 電流 (サンプル テ ス ト )
–
–
15
µA
パ ッ ド のダ イ 入力の容量 (HP I/O)
–
–
3.75
pF
パ ッ ド のダ イ 入力の容量 (HR I/O)
–
–
7.00
pF
VIN = 0V、 VCCO = 3.3V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
75
–
175
µA
VIN = 0V、 VCCO = 2.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
50
–
169
µA
VIN = 0V、 VCCO = 1.8V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
60
–
678
µA
VIN = 0V、 VCCO = 1.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
30
–
450
µA
VIN = 0V、 VCCO = 1.2V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
10
–
262
µA
VIN = 3.3V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
60
–
190
µA
VIN = 1.8V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
29
–
685
µA
ICCADC
アナ ロ グ電源電流、 パ ワーア ッ プ状態のアナ ロ グ回路
–
–
19.2
mA
IBATT(3)
バ ッ テ リ 電源の電流
–
–
150
nA
シ ンボル
CIN(2)
IRPU
IRPD
HP I/O バン クのプ ログ ラ ム可能なキ ャ リ ブ レーシ ョ ン済みオン ダ イ終端 (DCI)(5) (JEDEC 仕様に従っ て計測)
R(6)
ODT = RTT_40 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
–10%(4)
40
+10%(4)
Ω
ODT = RTT_48 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-10%(4)
48
+10%(4)
Ω
ODT = RTT_60 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-10%(4)
60
+10%(4)
Ω
ODT = RTT_40 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
–10%(4)
40
+10%(4)
Ω
ODT = RTT_48 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
-10%(4)
48
+10%(4)
Ω
ODT = RTT_60 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
-10%(4)
60
+10%(4)
Ω
ODT = RTT_120 の場合の VCCO に対する プ ロ グ ラ ム可能な入力終端
-10%(4)
120
+10%(4)
Ω
ODT = RTT_240 の場合の VCCO に対する プ ロ グ ラ ム可能な入力終端
–10%(4)
240
+10%(4)
Ω
HP I/O バン クのプ ログ ラ ム可能なキ ャ リ ブ レーシ ョ ン な し のオン ダ イ終端 (JEDEC 仕様に従っ て計測)
R(6)
ODT = RTT_40 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
40
50%
Ω
ODT = RTT_48 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
48
50%
Ω
ODT = RTT_60 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
60
50%
Ω
ODT = RTT_40 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
-50%
40
50%
Ω
ODT = RTT_48 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
-50%
48
50%
Ω
ODT = RTT_60 の場合の VCCO に対す る プ ロ グ ラ ム可能な入力終端
-50%
60
50%
Ω
ODT = RTT_120 の場合の VCCO に対する プ ロ グ ラ ム可能な入力終端
-50%
120
50%
Ω
ODT = RTT_240 の場合の VCCO に対する プ ロ グ ラ ム可能な入力終端
-50%
240
50%
Ω
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 3 : 推奨動作条件下での DC 特性 (続き)
シ ンボル
説明
最小
標準(1)
最大
単位
HR I/O バン クのプ ログ ラ ム可能なキ ャ リ ブ レーシ ョ ン な し のオ ン ダ イ終端 (JEDEC 仕様に従っ て計測)
R(6)
内部 VREF
ODT = RTT_40 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
40
50%
Ω
ODT = RTT_48 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
48
50%
Ω
ODT = RTT_60 の場合の VCCO/2 に対す る プ ロ グ ラ ム可能な入力終
端のテブナン等価抵抗
-50%
60
50%
Ω
50% VCCO
VCCO x 0.49 VCCO x 0.50 VCCO x 0.51
V
70% VCCO
VCCO x 0.69 VCCO x 0.70 VCCO x 0.71
V
差動終端
プ ロ グ ラ ム可能な差動終端 (TERM_100)
–
100
–
Ω
n
温度ダ イ オー ド の理想係数
–
1.002
–
–
r
温度ダ イ オー ド の直列抵抗
–
2
–
Ω
注記 :
1.
2.
3.
4.
5.
6.
標準値は、 標準電圧お よ び 25℃ の条件で指定 さ れてい ます。
こ こ で示 し た計測結果はパ ッ ド のダ イ 容量であ り 、 パ ッ ケージは含まれません。
最大値は、 25℃ の ワース ト ケース で指定 さ れてい ます。
VRP が別のバン ク にあ る 場合 (DCI カ ス ケー ド )、 範囲は ±15% に拡大 し ます。
VRP の許容抵抗は (240Ω ±1%) です。
オン ダ イ 入力終端抵抗の詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) を参照 し て く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 4 : HR I/O バン ク の AC 電圧オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の VIN 最大許容値(1)
AC 電圧オーバーシ ュ ー ト
-40°C ～ 100°C の UI (%)
AC 電圧ア ン ダーシ ュ ー ト
-40°C ～ 100°C の UI (%)
VCCO + 0.30
100%
-0.30
100%
VCCO + 0.35
100%
-0.35
70.00%
VCCO + 0.40
100%
-0.40
27.00%
VCCO + 0.45
100%
-0.45
10.00%
VCCO + 0.50
85.00%
-0.50
5.00%
VCCO + 0.55
70.00%
-0.55
2.10%
VCCO + 0.60
46.60%
-0.60
1.50%
VCCO + 0.65
21.20%
-0.65
1.10%
VCCO + 0.70
9.75%
-0.70
0.60%
VCCO + 0.75
4.55%
-0.75
0.45%
VCCO + 0.80
2.15%
-0.80
0.20%
VCCO + 0.85
1.00%
-0.85
0.10%
VCCO + 0.90
0.50%
-0.90
0.05%
VCCO + 0.95
0.25%
-0.95
0.05%
注記 :
1.
各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
表 5 : HP I/O バン ク の AC 電圧オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の VIN 最大許容値(1)(2)
AC 電圧オーバーシ ュ ー ト
-40°C ～ 100°C の UI (%)
AC 電圧ア ン ダーシ ュ ー ト
-40°C ～ 100°C の UI (%)
VCCO + 0.05
100%
-0.05
100%
VCCO + 0.10
100%
-0.10
100%
VCCO + 0.15
100%
-0.15
100%
VCCO + 0.20
100%
-0.20
100%
VCCO + 0.25
100%
-0.25
100%
VCCO + 0.30
100%
-0.30
100%
VCCO + 0.35
92.00%
-0.35
92.00%
VCCO + 0.40
70.00%
-0.40
40.00%
VCCO + 0.45
30.00%
-0.45
15.00%
VCCO + 0.50
15.00%
-0.50
10.00%
VCCO + 0.55
10.00%
-0.55
4.00%
VCCO + 0.60
8.00%
-0.60
0.00%
VCCO + 0.65
6.00%
-0.65
0.00%
VCCO + 0.70
4.00%
-0.70
0.00%
VCCO + 0.75
2.00%
-0.75
0.00%
VCCO + 0.80
2.00%
-0.80
0.00%
VCCO + 0.85
2.00%
-0.85
0.00%
注記 :
1.
2.
各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
20µs 未満の UI に対応す る 値です。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 6 : 標準静止電流
ス ピー ド グ レー ド
シ ンボル
ICCINTQ
ICCINT_IOQ
ICCOQ
ICCAUXQ
ICCAUX_IOQ
ICCBRAMQ
説明
VCCINT 静止電流
VCCINT_IO 電源の静止電流
VCCO 静止電流
VCCAUX 静止電流
VCCAUX_IO 静止電流
VCCBRAM 静止電流
デバイ ス
1.0V
0.95V
0.90V
単位
-3
-2
-1/-1L
-1L
XCKU035
1097
998
998
907
mA
XCKU040
1097
998
998
907
mA
XCKU060
1590
1446
1446
1315
mA
XCKU085
mA
XCKU095
mA
XCKU115
3181
2893
2893
2631
mA
XCKU035
98
87
87
77
mA
XCKU040
98
87
87
77
mA
XCKU060
118
105
105
93
mA
XCKU085
mA
XCKU095
mA
XCKU115
236
210
210
187
mA
XCKU035
1
1
1
1
mA
XCKU040
1
1
1
1
mA
XCKU060
1
1
1
1
mA
XCKU085
mA
XCKU095
mA
XCKU115
1
1
1
1
mA
XCKU035
145
145
145
145
mA
XCKU040
145
145
145
145
mA
XCKU060
188
188
188
188
mA
XCKU085
mA
XCKU095
mA
XCKU115
376
376
376
376
mA
XCKU035
66
66
66
66
mA
XCKU040
66
66
66
66
mA
XCKU060
83
83
83
83
mA
XCKU085
mA
XCKU095
mA
XCKU115
165
165
165
165
mA
XCKU035
42
39
39
39
mA
XCKU040
42
39
39
39
mA
XCKU060
76
69
69
69
mA
XCKU085
mA
XCKU095
mA
XCKU115
153
139
139
139
mA
注記 :
1.
2.
3.
標準値は、 シ ン グルエン ド SelectIO™ リ ソ ース の標準電圧お よ びジ ャ ン ク シ ョ ン温度 85℃ (Tj) で指定 さ れてい ます。
こ れ ら の値は 「ブ ラ ン ク 」 の コ ン フ ィ ギ ュ レーシ ョ ン フ ァ イ ルを使用 し たデバ イ ス におけ る も ので、 出力電流の負荷、 ア ク テ ィ ブな入力プルア ッ
プ抵抗はあ り ません。 ま た、 すべての I/O ピ ンは ト ラ イ ス テー ト お よ びフ ロ ーテ ィ ン グ状態です。
記載 さ れていない条件におけ る ス タ テ ィ ッ ク 消費電力を概算す る には、 ザ イ リ ン ク ス Power Estimator (XPE) ス プ レ ッ ド シー ト
ツール
(http://japan.xilinx.com/power よ り ダ ウ ン ロ ー ド 可能) を使用 し て く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
電源投入/切断シーケ ン ス
電源投入時に流れ る 電流が最小 と な り 、 I/O が ト ラ イ ス テー ト と な る よ う に、 電源は VCCINT/VCCINT_IO、 VCCBRAM、 VCCAUX/VCCAUX_IO、
VCCO の順に投入す る こ と を推奨 し てい ます。 電源切断については逆が適用 さ れます。 VCCINT/VCCINT_IO お よ び VCCBRAM の推奨電圧レ
ベル が同一の場合、 そ れ ら に同 じ 電源 を 使用 し て 同時に立 ち 上げ る こ と が で き ま す。 VCCINT_IO は VCCINT に接続 し て く だ さ い。
VCCAUX/VCCAUX_IO お よ び VCCO の推奨電圧 レ ベルが同一の場合、 それ ら に同 じ 電源 を 使用 し て同時に立ち上げ る こ と がで き ま す。
VCCAUX と VCCAUX_IO は一緒に接続す る 必要があ り ます。
電源投入時に流れ る GTH ト ラ ン シーバーの電流が最小 と な る よ う に、 電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、 ま たは VMGTAVCC、
VCCINT、VMGTAVTT の順に投入す る こ と を推奨 し ます。VMGTVCCAUX についてのシーケ ン ス要件はあ り ません。VMGTAVCC お よ び VCCINT
は同時に立ち上げ る こ と がで き ます。 電源切断については、 電流が最小 と な る よ う に逆が適用 さ れます。
こ れ ら のシーケ ン ス要件が満た さ れない場合、 電源投入お よ び電源切断中に VMGTAVTT か ら の電流が仕様 よ り も 大 き く な る こ と があ り
ます。
最小電流を満たす と 、 5 つの電源すべてがパ ワ ーオ ン リ セ ッ ト し き い値を越え た後に、 デバ イ ス に電源が投入 さ れ ます。 デバ イ ス は、
VCCINT が投入 さ れ る ま で コ ン フ ィ ギ ュ レーシ ョ ンで き ません。
表 7 に、 Kintex UltraScale FPGA の電源投入 と コ ン フ ィ ギ ュ レーシ ョ ン に最低限必要な電流値お よ び ICCQ を示 し ます。 表 6 お よ び表 7
に示す最小電流を満たす と 、 4 つの電源すべてがパ ワーオン リ セ ッ ト し き い値を越えた後に、 デバ イ ス に電源が投入 さ れます。 デバ イ
ス は、 VCCINT が投入 さ れ る ま で コ ン フ ィ ギ ュ レーシ ョ ンで き ません。 初期化お よ び コ ン フ ィ ギ ュ レーシ ョ ン後に、 ザ イ リ ン ク ス Power
Estimator (XPE) ツールを使用 し て こ れ ら の電源の ド レ イ ン電流を概算 し て く だ さ い。
表 7 : デバイ ス別の電源投入時の電流
ICCINTMIN
ICCINT_IOMIN
ICCO
ICCAUXMIN
ICCAUX_IOMIN
ICCBRAMMIN
単位
XCKU035
ICCINTQ + 3775
ICCINT_IOQ + 225
ICCO_0Q + 300
ICCAUXQ + 170
ICCAUX_IOQ + 225
ICCBRAMQ + 170
mA
XCKU040
ICCINTQ + 3775
ICCINT_IOQ + 225
ICCO_0Q + 300
ICCAUXQ + 170
ICCAUX_IOQ + 225
ICCBRAMQ + 170
mA
デバイ ス
XCKU060
mA
XCKU085
mA
XCKU095
mA
XCKU115
mA
表 8 に、 電源の立ち上が り 時間を示 し ます。
表 8 : 電源の立ち上が り 時間
シ ンボル
説明
最小
最大
単位
TVCCINT
GND か ら VCCINT の 95% ま での立ち上が り 時間
0.2
40
ms
TVCCINT_IO
GND か ら VCCINT_IO の 95% ま での立ち上が り 時間
0.2
40
ms
TVCCO
GND か ら VCCO の 95% ま での立ち上が り 時間
0.2
40
ms
TVCCAUX
GND か ら VCCAUX の 95% ま での立ち上が り 時間
0.2
40
ms
TVCCBRAM
GND か ら VCCBRAM の 95% ま での立ち上が り 時間
0.2
40
ms
TMGTAVCC
GND か ら VMGTAVCC の 95% ま での立ち上が り 時間
0.2
40
ms
TMGTAVTT
GND か ら VMGTAVTT の 95% ま での立ち上が り 時間
0.2
40
ms
TMGTVCCAUX
GND か ら VMGTVCCAUX の 95% ま での立ち上が り 時間
0.2
40
ms
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DC 入力および出力レ ベル
VIL お よ び VIH の値は推奨入力電圧値です。 IOL お よ び IOH の値は、 VOL お よ び VOH のテ ス ト ポ イ ン ト におけ る 推奨動作条件で保証 さ
れてい ます。 テ ス ト は、 すべての規格で仕様が満た さ れてい る こ と が確認で き る よ う に一部の規格を選択 し 、 最小 VCCO お よ びそれぞ
れの VOL と VOH 電圧レベルで実施 し てい ます。 選択 さ れた以外の規格に対 し ては、 サンプル テ ス ト を実施 し てい ます。
表 9 : HR I/O バン ク の SelectIO の DC 入力および出力レ ベル(1)(2)
I/O 規格
VIH
VIL
VOL
VOH
IOL
IOH
V、 最小
V、 最大
V、 最小
V、 最大
V、 最大
V、 最小
mA
mA
HSTL_I
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
8.0
-8.0
HSTL_I_18
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
8.0
-8.0
HSTL_II
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.0
-16.0
HSTL_II_18
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.0
-16.0
HSUL_12
-0.300
VREF – 0.130
VREF + 0.130
VCCO + 0.300
20% VCCO
80% VCCO
0.1
-0.1
LVCMOS12
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.400
VCCO – 0.400
注記 3
注記 3
LVCMOS15
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 4
注記 4
LVCMOS18
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 4
注記 4
LVCMOS25
-0.300
0.700
1.700
VCCO + 0.300
0.400
VCCO – 0.400
注記 4
注記 4
LVCMOS33
-0.300
0.800
2.000
3.400
0.400
VCCO – 0.400
注記 4
注記 4
LVTTL
-0.300
0.800
2.000
3.400
0.400
2.400
注記 4
注記 4
SSTL12
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
14.25
-14.25
SSTL135
-0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
13.0
-13.0
SSTL135_R
-0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
8.9
-8.9
SSTL15
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.175
VCCO/2 + 0.175
13.0
-13.0
SSTL15_R
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.175
VCCO/2 + 0.175
8.9
-8.9
SSTL18_I
-0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300
VCCO/2 – 0.470
VCCO/2 + 0.470
8.0
-8.0
SSTL18_II
-0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300
VCCO/2 – 0.600
VCCO/2 + 0.600
13.4
-13.4
注記 :
1.
2.
3.
4.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
デフ ォ ル ト の I/O 規格 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て指定 さ れた規格です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ
イ ド 』 (UG571) を参照 し て く だ さ い。
HR I/O バン ク では、 4、 8、 ま たは 12mA の駆動電流をサポー ト し てい ます。
HR I/O バン ク では、 4、 8、 12、 ま たは 16mA の駆動電流をサポー ト し てい ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 10 : HP I/O バン ク の SelectIO の DC 入力および出力レ ベル(1)(2)(3)
I/O 規格
VIL
VIH
VOL
VOH
IOL
IOH
V、 最小
V、 最大
V、 最小
V、 最大
V、 最大
V、 最小
mA
mA
HSTL_I
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
5.8
-5.8
HSTL_I_12
-0.300
VREF – 0.080
VREF + 0.080
VCCO + 0.300
25% VCCO
75% VCCO
4.1
-4.1
HSTL_I_18
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
6.2
-6.2
HSUL_12
-0.300
VREF – 0.130
VREF + 0.130
VCCO + 0.300
20% VCCO
80% VCCO
0.1
-0.1
LVCMOS12
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.400
VCCO – 0.400
注記 4
注記 4
LVCMOS15
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 5
注記 5
LVCMOS18
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 5
注記 5
LVDCI_15
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
7.0
-7.0
LVDCI_18
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
7.0
-7.0
SSTL12
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
8.0
-8.0
SSTL135
-0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
9.0
-9.0
SSTL15
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.175
VCCO/2 + 0.175
10.0
-10.0
SSTL18_I
-0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300
VCCO/2 – 0.470
VCCO/2 + 0.470
7.0
-7.0
注記 :
1.
2.
3.
4.
5.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
デフ ォ ル ト の I/O 規格 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て指定 さ れた規格です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ
イ ド 』 (UG571) を参照 し て く だ さ い。
POD10 お よ び POD12 DC 入力お よ び出力レベルは、 表 11、 表 16、 表 17 に示 し ます。
HP I/O バン ク では、 2、 4、 6、 ま たは 8mA の駆動電流をサポー ト し てい ます。
HP I/O バン ク では、 2、 4、 6、 8、 ま たは 12mA の駆動電流をサポー ト し てい ます。
表 11 : シ ングルエ ン ド POD10/POD12 I/O 規格の DC 入力レ ベル(1)(2)
I/O 規格
VIL
VIH
V、 最小
V、 最大
V、 最小
V、 最大
POD10
-0.300
VREF – 0.068
VREF + 0.068
VCCO + 0.300
POD12
-0.300
VREF – 0.068
VREF + 0.068
VCCO + 0.300
注記 :
1.
2.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
デフ ォ ル ト の I/O 規格 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て指定 さ れた規格です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ
イ ド 』 (UG571) を参照 し て く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 12 : 差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
VICM (V)(1)
VID(V)(2)
VOCM(V)(3)
VOD(V)(4)
最小
標準
最大
最小
標準
最大
最小
標準
最大
最小
標準
最大
BLVDS_25
0.300
1.200
1.425
0.100
–
–
–
1.250
–
MINI_LVDS_25
0.300
1.200 VCCAUX 0.200
0.400
0.600
1.000
1.200
1.485
0.300
0.450
0.600
SUB_LVDS
0.500
0.900
1.300
0.070
–
–
0.700
0.900
1.100
0.100
0.150
0.200
LVPECL
0.300
1.200
1.425
0.100
0.350
0.600
–
–
–
–
–
–
PPDS_25
0.200
0.900 VCCAUX 0.100
0.250
0.400
0.500
0.950
1.400
0.100
0.250
0.400
RSDS_25
0.300
0.900
1.500
0.100
0.350
0.600
1.000
1.200
1.485
0.100
0.350
0.600
SLVS_400_18
0.070
0.200
0.330
0.140
–
0.450
–
–
–
–
–
–
SLVS_400_25
0.070
0.200
0.330
0.140
–
0.450
–
–
–
–
–
–
TMDS_33
2.700
2.965
3.230
0.150
0.675
1.200
VCCO – 0.405
VCCO – 0.300
VCCO – 0.190
0.400
0.600
0.800
注記 5
注記 :
1.
2.
3.
4.
5.
6.
7.
VICM は入力同相電圧です。
VID は入力差動電圧 (Q – Q) です。
VOCM は出力同相電圧です。
VOD は出力差動電圧 (Q – Q) です。
BLVDS の VOD は ト ポ ロ ジお よ び負荷に よ っ て大 き く 異な り ます。
表 18 に LVDS_25 を示 し ます。
表 19 に LVDS を示 し ます。
表 13 : HR I/O バン ク の相補差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
VICM (V)(1)
VID (V)(2)
VOL (V)(3)
VOH (V)(4)
IOL
IOH
最小
標準
最大
最小
最大
最大
最小
mA
mA
DIFF_HSTL_I
0.300
0.750
1.125
0.100
–
0.400
VCCO – 0.400
8.0
-8.0
DIFF_HSTL_I_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
8.0
-8.0
DIFF_HSTL_II
0.300
0.750
1.125
0.100
–
0.400
VCCO – 0.400
16.0
-16.0
DIFF_HSTL_II_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
16.0
-16.0
DIFF_HSUL_12
0.300
0.600
0.850
0.100
–
20% VCCO
80% VCCO
0.1
-0.1
DIFF_SSTL12
0.300
0.600
0.850
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
14.25
-14.25
DIFF_SSTL135
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
13.0
-13.0
DIFF_SSTL135_R
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
8.9
-8.9
DIFF_SSTL15
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
13.0
-13.0
DIFF_SSTL15_R
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
8.9
-8.9
DIFF_SSTL18_I
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.470
(VCCO/2) + 0.470
8.0
-8.0
DIFF_SSTL18_II
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.600
(VCCO/2) + 0.600
13.4
-13.4
注記 :
1.
2.
3.
4.
VICM は入力同相電圧です。
VID は入力差動電圧です。
VOL はシ ン グルエ ン ド 低出力電圧です。
VOH はシ ン グルエン ド 高出力電圧です。
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11
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 14 : HP I/O バン ク の相補差動 SelectIO の DC 入力および出力レ ベル(1)
I/O 規格
VICM (V)(2)
VID (V)(3)
VOL (V)(4)
VOH (V)(5)
IOL
IOH
最小
標準
最大
最小
最大
最大
最小
mA
mA
0.680
VCCO/2
(VCCO/2) + 0.150
0.100
–
0.400
VCCO – 0.400
5.8
-5.8
DIFF_HSTL_I_12
0.400 x VCCO
VCCO/2
0.600 x VCCO
0.100
–
0.250 x VCCO
0.750 x VCCO
4.1
-4.1
DIFF_HSTL_I_18
(VCCO/2) – 0.175
VCCO/2
(VCCO/2) + 0.175
0.100
–
0.400
VCCO – 0.400
6.2
-6.2
DIFF_HSUL_12
(VCCO/2) – 0.120
VCCO/2
(VCCO/2) + 0.120
0.100
–
20% VCCO
80% VCCO
0.1
-0.1
DIFF_SSTL12
(VCCO/2) – 0.150
VCCO/2
(VCCO/2) + 0.150
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
8.0
-8.0
DIFF_SSTL135
(VCCO/2) – 0.150
VCCO/2
(VCCO/2) + 0.150
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
9.0
-9.0
DIFF_SSTL15
(VCCO/2) – 0.175
VCCO/2
(VCCO/2) + 0.175
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
10.0
-10.0
DIFF_SSTL18_I
(VCCO/2) – 0.175
VCCO/2
(VCCO/2) + 0.175
0.100
–
(VCCO/2) – 0.470
(VCCO/2) + 0.470
7.0
-7.0
DIFF_HSTL_I
注記 :
1.
2.
3.
4.
5.
DIFF_POD10 お よ び DIFF_POD12 HP I/O バン ク の仕様は、 表 15、 表 16、 表 17 に示 し ます。
VICM は入力同相電圧です。
VID は入力差動電圧です。
VOL はシ ン グルエ ン ド 低出力電圧です。
VOH はシ ン グルエン ド 高出力電圧です。
表 15 : 差動 POD10/POD12 I/O 規格の DC 入力レ ベル(1)(2)
VICM (V)
I/O 規格
VID (V)
最小
標準
最大
最小
最大
DIFF_POD10
0.63
0.70
0.77
0.14
–
DIFF_POD12
0.76
0.84
0.92
0.16
–
注記 :
1.
2.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
デフ ォ ル ト の I/O 規格 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て指定 さ れた規格です。詳細は、『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ
イ ド 』 (UG571) を参照 し て く だ さ い。
表 16 : シ ングルエ ン ド および差動 POD10/POD12 規格の DC 出力レ ベル(1)(2)
シ ンボル
VOUT
説明
最小
標準
最大
単位
ROL
プルダ ウ ン抵抗
VOM_DC (表 17 の と お り )
36
40
44
Ω
ROH
プルア ッ プ抵抗
VOM_DC (表 17 の と お り )
36
40
44
Ω
注記 :
1.
2.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
デフ ォ ル ト の I/O 規格 コ ン フ ィ ギ ュ レーシ ョ ン を使用 し て指定 さ れた規格です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ
イ ド 』 (UG571) を参照 し て く だ さ い。
表 17 : POD 規格の DC 出力レ ベルの定義 (表 16)
シ ンボル
VOM_DC
説明
Mid レベルの DC 出力 (IV 曲線の直線性)
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Preliminary 製品仕様
すべてのス ピー ド グレー ド
単位
0.8 x VCCO
V
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
LVDS DC 仕様 (LVDS_25)
LVDS_25 規格は HR I/O バン ク でのみ使用可能です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571)
を参照 し て く だ さ い。
表 18 : LVDS_25 DC 仕様
シ ンボル
DC パ ラ メ ー タ ー
条件
最小
標準
最大
単位
2.375
2.500
2.625
V
VCCO
電源電圧
VODIFF(1)
差動出力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
VOCM(1)
出力同相電圧
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.485
V
VIDIFF
差動入力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
100
350
600
mV
VICM_DC(2)
入力同相電圧 (DC カ ッ プ リ ン グ)
0.300
1.200
1.500
V
VICM_AC(3)
入力同相電圧 (AC カ ッ プ リ ン グ)
0.600
–
1.100
V
注記 :
1.
2.
3.
LVDS_PRE_EMPHASIS = FALSE の場合の値です。
EQUALIZATION = EQ_NONE (デフ ォ ル ト ) です。
EQUALIZATION = EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4 です。
LVDS DC 仕様 (LVDS)
LVDS 規格は HP I/O バン ク でのみ使用可能です。 詳細は、 『UltraScale アーキ テ ク チ ャ SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG571) を参
照 し て く だ さ い。
表 19 : LVDS DC 仕様
シ ンボル
DC パラ メ ー タ ー
最小
標準
最大
単位
1.710
1.800
1.890
V
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.425
V
100
350
600
mV
入力同相電圧 (DC カ ッ プ リ ン グ)
0.300
1.200
1.425
V
入力同相電圧 (AC カ ッ プ リ ン グ)
0.600
–
1.100
V
VCCO
電源電圧
VODIFF(1)
差動出力電圧
(Q – Q)、 Q = High
(Q – Q)、 Q = High
VOCM(1)
出力同相電圧
VIDIFF
差動入力電圧
(Q – Q)、 Q = High
(Q – Q)、 Q = High
VICM_DC(2)
VICM_AC(3)
条件
注記 :
1.
2.
3.
LVDS_PRE_EMPHASIS = FALSE の場合の値です。
EQUALIZATION = EQ_NONE (デフ ォ ル ト ) です。
EQUALIZATION = EQ_LEVEL0、 EQ_LEVEL1、 EQ_LEVEL2、 EQ_LEVEL3、 EQ_LEVEL4 です。
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Preliminary 製品仕様
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13
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
AC ス イ ッ チ特性
こ のデー タ シー ト に記載のすべての値は、 表 20 に示 さ れてい る Vivado® Design Suite の ス ピー ド 仕様に基づいてい ます。
表 20 : デバイ ス別のス ピー ド 仕様
2014.4.1
デバイ ス
1.13
XCKU035、 XCKU040、 XCKU060、 XCKU115
ス イ ッ チ特性は ス ピー ド グ レー ド ご と に指定 さ れ、 Advance、 Preliminary、 Production のいずれかに該当 し ます。 それぞれの定義を次に
示 し ます。
Advance 製品仕様
シ ミ ュ レーシ ョ ンにのみ基づいてお り 、 通常、 デバ イ ス の設計仕様の決定直後に入手可能です。 こ の特性の ス ピー ド グ レー ド は比較的
安定 し てお り 、 余裕を持たせた設定ですが、 実際の遅延が大 き く な る こ と があ り ます。
Preliminary 製品仕様
ES (エン ジニ ア リ ン グ サンプル) シ リ コ ン特性評価に基づいてい ます。 デバ イ スお よ びス ピー ド グ レー ド は、 量産シ リ コ ンのパフ ォー
マ ン ス に よ り 近い も の と な り ます。 Advance と 比較す る と 、 実際の遅延の方が大き く な る 可能性は低 く な っ てい ます。
Production 製品仕様
特定のデバ イ ス フ ァ ミ リ の十分な量産を経た上で特性評価が行われ、 リ リ ース さ れてい ます。 ス ピー ド フ ァ イ ルには、 デバ イ ス の実際
の遅延に即 し た値が記載 さ れてい ます。 ま た、 以降の変更はカ ス タ マーに正式に通知 さ れます。 通常、 遅い ス ピー ド グ レー ド か ら 先に
Production ス ピー ド フ ァ イ ルが提供 さ れます。
AC ス イ ッ チ特性のテ ス ト
内部 タ イ ミ ン グ パ ラ メ ー タ ーは、 内部テ ス ト パ タ ーン で計測 さ れて求め ら れてい ます。 すべての AC ス イ ッ チ特性は、 ワ ース ト ケー
ス の電源電圧お よ びジ ャ ン ク シ ョ ン温度条件での値です。
よ り 具体的な条件での正確で確定的な ワース ト ケース デー タ を得 る には、 ス タ テ ィ ッ ク タ イ ミ ン グ解析ツールを使用 し て シ ミ ュ レー
シ ョ ン ネ ッ ト リ ス ト にバ ッ ク ア ノ テー ト し た値を使用 し て く だ さ い。 特記のない限 り 、 こ れ ら の値はすべての Kintex UltraScale FPGA
に適用 さ れます。
ス ピー ド グ レー ド
デバ イ ス はそれぞれ生産時期が異な る ため、 カ テ ゴ リ の移行は各デバ イ ス の製造プ ロ セ ス の ス テー タ ス に よ っ て決定 さ れ ま す。 表 21
に、 Kintex UltraScale FPGA の ス テー タ ス を ス ピー ド グ レー ド に基づいて示 し ます。
表 21 : デバイ ス別のス ピー ド グレー ド
ス ピー ド グ レー ド
デバイ ス
Advance
XCKU035
-3 (1.0V)、 -1L (0.95V)、 -1L (0.90V)
XCKU040
-3 (1.0V)、 -1L (0.95V)、 -1L (0.90V)
XCKU060
-3 (1.0V)、 -2 (0.95V)、 -1 (0.95V)、
-1L (0.95V)、 -1L (0.90V)
Preliminary
Production
-2 (0.95V)、 -1 (0.95V)
-2 (0.95V)、 -1 (0.95V)
XCKU085
XCKU095
XCKU115
-3 (1.0V)、 -2 (0.95V)、 -1 (0.95V)、
-1L (0.95V)、 -1L (0.90V)
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Preliminary 製品仕様
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14
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
Production シ リ コ ンおよび ソ フ ト ウ ェ アのス テー タ ス
特定の フ ァ ミ リ (お よ びス ピー ド グ レー ド ) は、 それに正 し く 対応する ス ピー ド 仕様 (Advance、Preliminary、Production) の リ リ ース前に、
Production と し て リ リ ース さ れ る 場合があ り ます。 こ の よ う な不一致は、 その後に リ リ ース さ れ る ス ピー ド 仕様で修正 さ れます。
表 22 に示 さ れてい る Kintex UltraScale FPGA、 ス ピー ド グ レー ド 、 Vivado ツール、 お よ びス ピー ド 仕様は、 Production で最小限必要に
な る リ リ ース で、 後続の Vivado ツールお よ びス ピー ド 仕様のすべて を使用で き ます。
表 22 : Kintex UltraScale FPGA デバイ スの Production 仕様のソ フ ト ウ ェ アおよびス ピー ド 仕様のバージ ョ ン
ス ピー ド グ レー ド
デバイ ス
1.0V
-3E
0.95V
-2E、 -2I
-1C、 -1I
0.90V
-1LI
-1LI
XCKU035
XCKU040
FBVA676 お よ び FFVA1156 パ ッ ケージ
の場合は Vivado 2014.4.1 v1.13
XCKU060
XCKU085
XCKU095
XCKU115
注記 :
1.
空欄はデバ イ ス/ス ピー ド グ レー ド の ス テー タ ス が Advance ま たは Preliminary であ る こ と を示 し ます。
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Preliminary 製品仕様
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15
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
パフ ォ ーマ ン ス特性
こ こ では、 Kintex UltraScale FPGA に イ ン プ リ メ ン ト さ れた一般的な フ ァ ン ク シ ョ ンお よ びデザ イ ンのパフ ォーマ ン ス特性を示 し ます。
ま た、 14 ページの 「AC ス イ ッ チ特性」 に記載 さ れてい る ガ イ ド ラ イ ンに も 従っ てい ます。 各表の I/O バン ク タ イ プは High Performance
(HP) ま たは High Range (HR) のいずれかです。
表 23 : LVDS コ ンポーネ ン ト モー ド のパ フ ォ ーマ ン ス
ス ピー ド グ レー ド
I/O バン ク
のタ イプ
説明
LVDS TX DDR (OSERDES 4:1、 8:1)
LVDS TX SDR (OSERDES 2:1、 4:1)
LVDS RX DDR (ISERDES 1:4、 1:8)(1)
LVDS RX SDR (ISERDES 1:2、 1:4)(1)
1.0V
0.95V
0.9V
単位
-3
-2E
-2I
-1/-1L
-1L
HP
1250
1250
1250
1250
1250
Mb/s
HR
1250
1250
1250
1000
1000
Mb/s
HP
625
625
625
625
625
Mb/s
HR
625
625
625
500
500
Mb/s
HP
1250
1250
1250
1250
1250
Mb/s
HR
1250
1250
1250
1000
1000
Mb/s
HP
625
625
625
625
625
Mb/s
HR
625
625
625
500
500
Mb/s
注記 :
1.
LVDS レ シーバーの性能は通常、 最大のパフ ォ ーマ ン ス を得 る ためにダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト (DPA) ま たは位相 ト ラ ッ キ ン グ アルゴ リ ズ ム
を使用 し て る か ど う かに依存 し ます。
表 24 : LVDS ネ イ テ ィ ブ モー ド のパ フ ォ ーマ ン ス (1)
ス ピー ド グ レー ド
I/O バン ク
のタ イプ
説明
LVDS TX DDR (TX_BITSLICE 4:1、 8:1)
LVDS TX SDR (TX_BITSLICE 2:1、 4:1)
LVDS RX DDR (RX_BITSLICE 1:4、 1:8)(2)
LVDS RX SDR (RX_BITSLICE 1:2、 1:4)(2)
1.0V
0.95V
0.9V
単位
-3
-2E
-2I
-1/-1L
-1L
HP
1600
1600
1600
1400
1400
Mb/s
HR
1250
1250
1250
1250
1250
Mb/s
HP
800
800
800
700
700
Mb/s
HR
625
625
625
625
625
Mb/s
HP
1600
1600
1600
1400
1400
Mb/s
HR
1250
1250
1250
1250
1250
Mb/s
HP
800
800
800
700
700
Mb/s
HR
625
625
625
625
625
Mb/s
注記 :
1.
2.
ネ イ テ ィ ブ モー ド は、 Vivado Design Suite で入手可能な High-Speed SelectIO Interface Wizard でサポー ト さ れてい ます。
LVDS レ シーバーの性能は通常、 ダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト (DPA) ま たは位相 ト ラ ッ キ ン グ アルゴ リ ズ ム を使用 し てい る か ど う かに依存 し ま
す。
表 25 : LVDS ネ イ テ ィ ブ モー ド の 1000BASE-X サポー ト (1)
ス ピー ド グレー ド
説明
I/O バン ク の タ イ プ
1000BASE-X
HP
1.0V
0.95V
0.9V
-3
-2E
-2I
-1/-1L
-1L
あり
あり
あり
あり
あり
注記 :
1.
1000BASE-X サポー ト は、 CSMA/CD Access Method and Physical Layer Specifications (IEEE Std 802.3-2008) の IEEE 規格に基づ き ます。
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
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16
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 26 に、Kintex UltraScale FPGA メ モ リ PHY を使用す る 場合に適用可能な メ モ リ 規格 と その最大デー タ レー ト を示 し ます。サポー ト さ
れ る メ モ リ イ ン タ ーフ ェ イ ス規格の一覧 と その詳細な仕様については、 Memory Interfacing を参照 し て く だ さ い。 メ モ リ イ ン タ ーフ ェ
イ ス の最終的な性能は、Vivado Design Suite で イ ンプ リ メ ン ト さ れた完全なデザ イ ン、『UltraScale アーキ テ ク チ ャ PCB デザ イ ン ガ イ ド 』
(UG583) に記載 さ れてい る ガ イ ド ラ イ ン、 電気的解析、 お よ びシ ス テ ムの特性評価に よ っ て判断 さ れます。
表 26 : メ モ リ イ ン タ ー フ ェ イ スの物理イ ン タ ー フ ェ イ ス (PHY) の最大レー ト (FF/FL パ ッ ケージ)
ス ピー ド グ レー ド
I/O バン ク の
タ イプ
メ モ リ 規格
1.0V
0.95V
0.90V
-3
-2E
-2I
-1/-1L
単位
-1L
DDR4 (シ ン グル ラ ン ク コ ン ポーネ ン ト )
HP
2400
2400
2400
2133
Mb/s
DDR3 (シ ン グル ラ ン ク コ ン ポーネ ン ト )
HP
2133
2133
1866
1866
Mb/s
DDR3L (シ ン グル ラ ン ク コ ン ポーネ ン ト )(1)
HP
1866
1866
1866
1600
Mb/s
RLDRAM III (シ ン グル ラ ン ク コ ン ポーネ ン ト )(1)
HP
1066
1066
933
933
MHz
QDR II+ (シ ン グル ラ ン ク コ ン ポーネ ン ト )(1)(2)
HP
633
600
600
550
MHz
注記 :
1.
2.
こ の メ モ リ イ ン タ ーフ ェ イ ス はプ ロ ダ ク シ ョ ン認定 さ れてお ら ず、 仕様は変更 さ れ る こ と があ り ます。
QDRII+ のパフ ォ ーマ ン ス仕様は、 バース ト 長 4 (BL = 4) の イ ンプ リ メ ン テーシ ョ ンに対応す る も のです。
IOB パ ッ ド 入力、 出力、 ト ラ イ ス テー ト
表 27 (High Range (HR) IOB) お よ び表 28 (High Performance (HP) IOB) に、 各 I/O 規格のパ ッ ド か ら のデー タ 入力遅延調整、 パ ッ ド ま での
デー タ 出力遅延、 お よ び ト ラ イ ス テー ト 遅延の値を示 し ます。
•
TINBUF_DELAY_PAD_I は、 IOB パ ッ ド か ら 入力バ ッ フ ァ ーを通 り 、 IOB パ ッ ド の I ピ ンに達す る ま での遅延です。 遅延値は、 SelectIO
入力バ ッ フ ァ ーの機能に依存 し ます。
•
TOUTBUF_DELAY_O_PAD は、 O ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延です。 遅延値は、
SelectIO 出力バ ッ フ ァ ーの機能に依存 し ます。
•
TOUTBUF_DELAY_TD_PAD は、 ト ラ イ ス テー ト が無効な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す
る ま での遅延です。 遅延値は、 出力バ ッ フ ァ ーの SelectIO の機能に依存 し ます。 HP I/O バン ク では、 DCITERMDISABLE ピ ン使用
時の内部 DCI 終端がオンにな る ま での時間は常に TOUTBUF_DELAY_TD_PAD よ り も 高速です。 HR I/O バン ク では、 INTERMDISABLE
ピ ン使用時のオン ダ イ 終端がオンにな る ま での時間は常に TOUTBUF_DELAY_TD_PAD よ り も 高速です。
表 27 : IOB High Range (HR) のス イ ッ チ特性
TOUTBUF_DELAY_O_PAD
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
BLVDS_25
0.46
0.58
0.64
0.70
1.25
1.37
1.62
1.79
1.25
1.37
1.63
1.79
ns
DIFF_HSTL_I_18_F
0.42
0.53
0.57
0.62
0.65
0.71
0.90
0.99
0.95
0.96
1.16
1.31
ns
DIFF_HSTL_I_18_S
0.42
0.53
0.57
0.62
0.77
0.83
1.02
1.13
1.02
1.02
1.21
1.39
ns
DIFF_HSTL_I_F
0.42
0.53
0.57
0.62
0.66
0.73
0.92
1.02
0.89
0.96
1.14
1.31
ns
DIFF_HSTL_I_S
0.42
0.53
0.57
0.62
0.71
0.77
0.96
1.06
0.86
0.92
1.10
1.29
ns
DIFF_HSTL_II_18_F
0.42
0.53
0.57
0.62
0.72
0.80
0.99
1.09
1.17
1.19
1.41
1.57
ns
DIFF_HSTL_II_18_S
0.42
0.53
0.57
0.62
0.77
0.83
1.03
1.13
1.16
1.16
1.37
1.54
ns
DIFF_HSTL_II_F
0.42
0.53
0.57
0.62
0.63
0.71
0.91
1.00
0.97
1.05
1.23
1.38
ns
DIFF_HSTL_II_S
0.42
0.53
0.57
0.62
0.74
0.80
0.99
1.09
1.08
1.14
1.32
1.48
ns
DIFF_HSUL_12_F
0.42
0.53
0.57
0.62
0.66
0.73
0.92
1.01
0.66
0.73
0.92
1.01
ns
DIFF_HSUL_12_S
0.42
0.53
0.57
0.62
0.75
0.82
1.01
1.12
0.75
0.82
1.01
1.12
ns
DIFF_SSTL12_F
0.42
0.53
0.57
0.62
0.63
0.70
0.89
0.98
0.95
1.07
1.25
1.41
ns
DIFF_SSTL12_S
0.42
0.53
0.57
0.62
0.97
1.04
1.26
1.39
1.29
1.40
1.62
1.82
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
17
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 27 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
TOUTBUF_DELAY_O_PAD
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
DIFF_SSTL135_F
0.42
0.53
0.57
0.62
0.63
0.70
0.88
0.97
1.04
1.12
1.32
1.47
ns
DIFF_SSTL135_S
0.42
0.53
0.57
0.62
0.71
0.77
0.96
1.06
1.05
1.11
1.31
1.48
ns
DIFF_SSTL135_R_F
0.42
0.53
0.57
0.62
0.65
0.72
0.91
1.00
0.94
0.98
1.18
1.33
ns
DIFF_SSTL135_R_S
0.42
0.53
0.57
0.62
0.74
0.80
1.00
1.10
0.96
0.98
1.17
1.36
ns
DIFF_SSTL15_F
0.42
0.53
0.57
0.62
0.59
0.66
0.85
0.93
1.02
1.09
1.27
1.41
ns
DIFF_SSTL15_S
0.42
0.53
0.57
0.62
0.72
0.78
0.98
1.08
1.08
1.14
1.32
1.48
ns
DIFF_SSTL15_R_F
0.42
0.53
0.57
0.62
0.66
0.73
0.92
1.01
0.96
0.97
1.15
1.31
ns
DIFF_SSTL15_R_S
0.42
0.53
0.57
0.62
0.74
0.81
1.01
1.12
0.94
0.95
1.18
1.31
ns
DIFF_SSTL18_I_F
0.42
0.53
0.57
0.62
0.68
0.74
0.94
1.03
0.88
0.93
1.16
1.24
ns
DIFF_SSTL18_I_S
0.42
0.53
0.57
0.62
0.78
0.86
1.05
1.16
0.78
0.86
1.05
1.16
ns
DIFF_SSTL18_II_F
0.42
0.53
0.57
0.62
0.64
0.71
0.90
0.99
1.06
1.08
1.29
1.43
ns
DIFF_SSTL18_II_S
0.42
0.53
0.57
0.62
0.76
0.83
1.03
1.13
1.18
1.20
1.42
1.58
ns
HSTL_I_18_F
0.44
0.55
0.59
0.64
0.67
0.73
0.93
1.02
0.81
0.95
1.17
1.28
ns
HSTL_I_18_S
0.44
0.55
0.59
0.64
0.79
0.85
1.05
1.15
0.94
1.06
1.29
1.41
ns
HSTL_I_F
0.44
0.55
0.59
0.64
0.68
0.75
0.94
1.04
0.83
0.97
1.19
1.30
ns
HSTL_I_S
0.44
0.55
0.59
0.64
0.73
0.79
0.98
1.08
0.87
1.01
1.23
1.34
ns
HSTL_II_18_F
0.44
0.55
0.59
0.64
0.74
0.82
1.01
1.12
1.19
1.21
1.43
1.59
ns
HSTL_II_18_S
0.44
0.55
0.59
0.64
0.79
0.85
1.05
1.15
1.18
1.18
1.39
1.56
ns
HSTL_II_F
0.44
0.55
0.59
0.64
0.65
0.73
0.93
1.02
1.07
1.15
1.34
1.48
ns
HSTL_II_S
0.44
0.55
0.59
0.64
0.76
0.82
1.01
1.11
1.17
1.24
1.42
1.58
ns
HSUL_12_F
0.44
0.55
0.59
0.64
0.68
0.75
0.94
1.04
0.68
0.75
0.94
1.04
ns
HSUL_12_S
0.44
0.55
0.59
0.64
0.77
0.84
1.04
1.14
0.77
0.84
1.04
1.14
ns
LVCMOS12_F_12
0.68
0.95
0.95
1.04
0.87
0.95
1.16
1.27
0.99
1.08
1.25
1.50
ns
LVCMOS12_F_4
0.68
0.95
0.95
1.04
1.02
1.16
1.39
1.53
1.02
1.16
1.39
1.53
ns
LVCMOS12_F_8
0.68
0.95
0.95
1.04
0.92
0.97
1.19
1.31
0.92
0.97
1.19
1.35
ns
LVCMOS12_S_12
0.68
0.95
0.95
1.04
0.99
1.06
1.28
1.41
0.99
1.06
1.28
1.47
ns
LVCMOS12_S_4
0.68
0.95
0.95
1.04
1.15
1.36
1.60
1.76
1.15
1.36
1.60
1.76
ns
LVCMOS12_S_8
0.68
0.95
0.95
1.04
1.03
1.10
1.32
1.45
1.03
1.10
1.32
1.45
ns
LVCMOS15_F_12
0.60
0.82
0.87
0.95
0.92
0.96
1.18
1.30
1.12
1.12
1.30
1.52
ns
LVCMOS15_F_16
0.60
0.82
0.87
0.95
0.86
0.94
1.15
1.26
1.11
1.18
1.36
1.56
ns
LVCMOS15_F_4
0.60
0.82
0.87
0.95
1.06
1.15
1.38
1.52
1.06
1.15
1.38
1.52
ns
LVCMOS15_F_8
0.60
0.82
0.87
0.95
0.96
1.02
1.24
1.36
1.02
1.02
1.24
1.44
ns
LVCMOS15_S_12
0.60
0.82
0.87
0.95
1.01
1.07
1.29
1.42
1.07
1.08
1.29
1.50
ns
LVCMOS15_S_16
0.60
0.82
0.87
0.95
0.99
1.04
1.26
1.39
1.11
1.14
1.32
1.55
ns
LVCMOS15_S_4
0.60
0.82
0.87
0.95
1.16
1.29
1.53
1.69
1.16
1.29
1.53
1.69
ns
LVCMOS15_S_8
0.60
0.82
0.87
0.95
1.05
1.11
1.34
1.47
1.05
1.11
1.34
1.47
ns
LVCMOS18_F_12
0.55
0.76
0.79
0.87
0.99
1.04
1.25
1.38
1.06
1.06
1.27
1.48
ns
LVCMOS18_F_16
0.55
0.76
0.79
0.87
0.95
1.00
1.21
1.33
1.12
1.12
1.32
1.54
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
18
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 27 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
TOUTBUF_DELAY_O_PAD
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
LVCMOS18_F_4
0.55
0.76
0.79
0.87
1.13
1.17
1.41
1.55
1.13
1.17
1.41
1.55
ns
LVCMOS18_F_8
0.55
0.76
0.79
0.87
1.05
1.10
1.33
1.46
1.05
1.10
1.33
1.46
ns
LVCMOS18_S_12
0.55
0.76
0.79
0.87
1.06
1.11
1.34
1.48
1.07
1.11
1.34
1.48
ns
LVCMOS18_S_16
0.55
0.76
0.79
0.87
1.03
1.11
1.34
1.47
1.11
1.11
1.34
1.55
ns
LVCMOS18_S_4
0.55
0.76
0.79
0.87
1.20
1.32
1.58
1.73
1.20
1.32
1.58
1.77
ns
LVCMOS18_S_8
0.55
0.76
0.79
0.87
1.10
1.18
1.38
1.51
1.10
1.18
1.38
1.55
ns
LVCMOS25_F_12
0.74
0.85
0.90
0.99
1.45
1.59
1.88
2.07
1.45
1.59
1.88
2.07
ns
LVCMOS25_F_16
0.74
0.85
0.90
0.99
1.43
1.54
1.81
1.99
1.43
1.54
1.81
1.99
ns
LVCMOS25_F_4
0.74
0.85
0.90
0.99
2.18
2.24
2.56
2.81
2.18
2.24
2.56
2.81
ns
LVCMOS25_F_8
0.74
0.85
0.90
0.99
1.60
1.67
1.95
2.15
1.60
1.67
1.95
2.15
ns
LVCMOS25_S_12
0.74
0.85
0.90
0.99
1.90
2.14
2.47
2.71
1.90
2.14
2.47
2.71
ns
LVCMOS25_S_16
0.74
0.85
0.90
0.99
1.70
1.89
2.19
2.41
1.76
1.89
2.19
2.41
ns
LVCMOS25_S_4
0.74
0.85
0.90
0.99
3.02
3.27
3.68
4.04
3.27
3.27
3.68
4.77
ns
LVCMOS25_S_8
0.74
0.85
0.90
0.99
1.95
2.15
2.47
2.72
1.95
2.15
2.47
2.72
ns
LVCMOS33_F_12
0.87
0.97
1.03
1.13
1.98
1.98
2.24
2.46
1.98
1.98
2.24
2.46
ns
LVCMOS33_F_16
0.87
0.97
1.03
1.13
1.79
1.79
2.09
2.30
1.79
1.79
2.09
2.30
ns
LVCMOS33_F_4
0.87
0.97
1.03
1.13
2.34
2.34
2.63
2.89
2.79
2.79
2.66
3.54
ns
LVCMOS33_F_8
0.87
0.97
1.03
1.13
2.05
2.05
2.32
2.55
2.05
2.05
2.32
2.55
ns
LVCMOS33_S_12
0.87
0.97
1.03
1.13
2.09
2.11
2.43
2.67
2.17
2.17
2.43
2.96
ns
LVCMOS33_S_16
0.87
0.97
1.03
1.13
2.11
2.13
2.48
2.73
2.11
2.13
2.48
2.73
ns
LVCMOS33_S_4
0.87
0.97
1.03
1.13
3.08
3.23
3.67
4.03
4.70
4.85
5.29
5.76
ns
LVCMOS33_S_8
0.87
0.97
1.03
1.13
2.15
2.28
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2.80
2.34
2.75
2.78
2.92
ns
LVDS_25
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107.65
110.86
110.95
ns
LVPECL
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0.57
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N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
ns
LVTTL_F_12
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1.05
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1.83
1.83
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2.31
1.83
1.83
2.10
2.31
ns
LVTTL_F_16
0.94
1.04
1.05
1.16
1.79
1.79
2.06
2.26
1.79
1.79
2.06
2.26
ns
LVTTL_F_4
0.94
1.04
1.05
1.16
2.34
2.34
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2.89
2.34
2.34
2.63
2.89
ns
LVTTL_F_8
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1.04
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1.97
2.22
2.45
ns
LVTTL_S_12
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1.90
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1.97
1.97
2.19
2.69
ns
LVTTL_S_16
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2.07
2.07
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2.07
2.07
2.40
2.64
ns
LVTTL_S_4
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3.08
3.23
3.67
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ns
LVTTL_S_8
0.94
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1.05
1.16
2.22
2.22
2.47
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2.22
2.22
2.47
3.52
ns
MINI_LVDS_25
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110.95
ns
PPDS_25
0.44
0.58
0.62
0.68
0.71
0.83
0.95
1.04
103.88
107.65
110.86
110.95
ns
RSDS_25
0.44
0.58
0.62
0.68
0.71
0.83
0.95
1.04
103.88
107.65
110.86
110.95
ns
SLVS_400_25
0.44
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0.68
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
ns
SSTL12_F
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0.59
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0.65
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1.00
0.89
1.00
1.17
1.34
ns
SSTL12_S
0.44
0.55
0.59
0.64
0.70
0.78
0.97
1.07
0.93
1.05
1.23
1.41
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
19
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 27 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TOUTBUF_DELAY_O_PAD
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
SSTL135_F
0.44
0.55
0.59
0.64
0.65
0.72
0.90
0.99
0.98
1.07
1.25
1.41
ns
SSTL135_S
0.44
0.55
0.59
0.64
0.70
0.77
0.97
1.06
1.04
1.12
1.31
1.48
ns
SSTL135_R_F
0.44
0.55
0.59
0.64
0.67
0.74
0.93
1.02
1.01
1.08
1.27
1.44
ns
SSTL135_R_S
0.44
0.55
0.59
0.64
0.76
0.82
1.02
1.13
1.10
1.17
1.37
1.55
ns
SSTL15_F
0.44
0.55
0.59
0.64
0.61
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0.85
0.96
1.13
1.30
ns
SSTL15_S
0.44
0.55
0.59
0.64
0.74
0.80
1.00
1.10
0.98
1.08
1.26
1.45
ns
SSTL15_R_F
0.44
0.55
0.59
0.64
0.68
0.75
0.94
1.04
0.92
1.02
1.20
1.38
ns
SSTL15_R_S
0.44
0.55
0.59
0.64
0.76
0.83
1.04
1.14
1.00
1.11
1.29
1.48
ns
SSTL18_I_F
0.44
0.55
0.59
0.64
0.70
0.76
0.96
1.05
0.94
1.03
1.22
1.40
ns
SSTL18_I_S
0.44
0.55
0.59
0.64
0.80
0.88
1.08
1.18
1.04
1.15
1.33
1.53
ns
SSTL18_II_F
0.44
0.55
0.59
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0.73
0.92
1.01
1.01
1.01
1.23
1.39
ns
SSTL18_II_S
0.44
0.55
0.59
0.64
0.78
0.85
1.05
1.16
1.13
1.13
1.36
1.53
ns
SUB_LVDS
0.44
0.58
0.62
0.68
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1.04
103.88
107.65
110.86
110.95
ns
TMDS_33
0.57
0.65
0.73
0.80
0.71
0.83
0.95
1.04
103.89
107.66
110.86
110.95
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
20
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 28 : IOB High Performance (HP) のス イ ッ チ特性
TOUTBUF_DELAY_O_PAD
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
DIFF_HSTL_I_12_F
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0.48
0.55
0.61
0.46
0.50
0.54
0.60
0.55
0.60
0.66
0.73
ns
DIFF_HSTL_I_12_M
0.43
0.48
0.55
0.61
0.50
0.55
0.60
0.66
0.70
0.78
0.86
0.91
ns
DIFF_HSTL_I_12_S
0.43
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0.55
0.61
0.56
0.61
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0.76
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0.93
0.99
ns
DIFF_HSTL_I_18_F
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0.48
0.55
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0.66
0.72
ns
DIFF_HSTL_I_18_M
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0.65
0.72
0.80
0.86
ns
DIFF_HSTL_I_18_S
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0.48
0.55
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0.76
0.85
0.95
1.00
ns
DIFF_HSTL_I_DCI_12_F
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0.54
0.60
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0.73
ns
DIFF_HSTL_I_DCI_12_M
0.43
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0.61
0.50
0.55
0.60
0.66
0.70
0.78
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0.91
ns
DIFF_HSTL_I_DCI_12_S
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0.48
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0.76
0.84
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0.99
ns
DIFF_HSTL_I_DCI_18_F
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0.55
0.61
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0.59
0.67
ns
DIFF_HSTL_I_DCI_18_M
0.43
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0.61
0.50
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0.59
0.65
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0.76
ns
DIFF_HSTL_I_DCI_18_S
0.43
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0.56
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0.67
0.75
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0.91
ns
DIFF_HSTL_I_DCI_F
0.43
0.48
0.55
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0.59
0.46
0.50
0.54
0.61
ns
DIFF_HSTL_I_DCI_M
0.43
0.48
0.55
0.61
0.50
0.55
0.60
0.66
0.54
0.60
0.66
0.74
ns
DIFF_HSTL_I_DCI_S
0.43
0.48
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0.61
0.56
0.61
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0.73
0.68
0.75
0.84
0.90
ns
DIFF_HSTL_I_F
0.43
0.48
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0.53
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0.48
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0.59
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0.73
0.80
ns
DIFF_HSTL_I_S
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0.48
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0.80
0.87
ns
DIFF_HSUL_12_DCI_F
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0.55
0.61
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0.60
0.54
0.60
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0.72
ns
DIFF_HSUL_12_DCI_M
0.43
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0.50
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0.60
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0.64
0.71
0.78
0.84
ns
DIFF_HSUL_12_DCI_S
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ns
DIFF_HSUL_12_F
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0.60
0.54
0.60
0.66
0.73
ns
DIFF_HSUL_12_M
0.43
0.48
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0.50
0.55
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0.66
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ns
DIFF_HSUL_12_S
0.43
0.48
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0.67
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0.89
ns
DIFF_POD10_DCI_F
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0.46
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0.69
0.76
ns
DIFF_POD10_DCI_M
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0.48
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0.52
0.58
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0.69
0.63
0.70
0.77
0.85
ns
DIFF_POD10_DCI_S
0.43
0.48
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0.61
0.68
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0.82
0.72
0.79
0.88
0.97
ns
DIFF_POD10_F
0.43
0.48
0.55
0.61
0.46
0.50
0.55
0.60
0.57
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0.76
ns
DIFF_POD10_M
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0.52
0.58
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0.78
0.85
ns
DIFF_POD10_S
0.43
0.48
0.55
0.61
0.61
0.68
0.74
0.82
0.72
0.81
0.89
0.97
ns
DIFF_POD12_DCI_F
0.43
0.48
0.55
0.61
0.46
0.50
0.55
0.60
0.56
0.62
0.68
0.74
ns
DIFF_POD12_DCI_M
0.43
0.48
0.55
0.61
0.52
0.58
0.63
0.69
0.62
0.69
0.76
0.84
ns
DIFF_POD12_DCI_S
0.43
0.48
0.55
0.61
0.61
0.68
0.74
0.82
0.71
0.79
0.87
0.96
ns
DIFF_POD12_F
0.43
0.48
0.55
0.61
0.46
0.50
0.55
0.60
0.56
0.61
0.66
0.74
ns
DIFF_POD12_M
0.43
0.48
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0.52
0.58
0.63
0.69
0.62
0.69
0.75
0.84
ns
DIFF_POD12_S
0.43
0.48
0.55
0.61
0.61
0.68
0.74
0.82
0.71
0.78
0.86
0.96
ns
DIFF_SSTL12_DCI_F
0.43
0.48
0.55
0.61
0.46
0.50
0.54
0.60
0.54
0.60
0.66
0.72
ns
DIFF_SSTL12_DCI_M
0.43
0.48
0.55
0.61
0.50
0.55
0.60
0.66
0.58
0.64
0.71
0.78
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
21
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 28 : IOB High Performance (HP) のス イ ッ チ特性 (続き)
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
TOUTBUF_DELAY_O_PAD
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
DIFF_SSTL12_DCI_S
0.43
0.48
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0.56
0.61
0.67
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0.86
ns
DIFF_SSTL12_F
0.43
0.48
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0.54
0.60
0.54
0.60
0.66
0.72
ns
DIFF_SSTL12_M
0.43
0.48
0.55
0.61
0.50
0.55
0.60
0.66
0.58
0.64
0.71
0.78
ns
DIFF_SSTL12_S
0.43
0.48
0.55
0.61
0.56
0.61
0.67
0.73
0.64
0.71
0.78
0.86
ns
DIFF_SSTL135_DCI_F
0.43
0.48
0.55
0.61
0.46
0.50
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0.60
0.54
0.60
0.66
0.73
ns
DIFF_SSTL135_DCI_M
0.43
0.48
0.55
0.61
0.50
0.55
0.60
0.66
0.58
0.65
0.71
0.78
ns
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DIFF_SSTL135_M
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ns
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HSTL_I_18_M
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HSTL_I_DCI_12_S
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0.84
0.91
ns
HSTL_I_DCI_18_F
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0.51
0.55
0.60
0.54
0.60
0.66
0.73
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
22
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 28 : IOB High Performance (HP) のス イ ッ チ特性 (続き)
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
TOUTBUF_DELAY_O_PAD
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
HSTL_I_DCI_18_M
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0.57
0.52
0.57
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0.68
0.75
0.82
ns
HSTL_I_DCI_18_S
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0.92
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HSTL_I_DCI_F
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0.73
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HSTL_I_DCI_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.62
0.68
0.75
0.83
ns
HSTL_I_DCI_S
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0.92
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HSTL_I_F
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0.56
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0.75
ns
HSUL_12_DCI_M
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HSUL_12_DCI_S
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0.70
0.78
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0.93
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0.71
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0.93
ns
LVCMOS15_S_2
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0.85
0.91
1.00
0.78
0.85
0.91
1.00
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
23
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 28 : IOB High Performance (HP) のス イ ッ チ特性 (続き)
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
TOUTBUF_DELAY_O_PAD
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
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ns
LVCMOS15_S_6
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0.98
ns
LVCMOS15_S_8
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0.52
0.58
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0.79
0.87
0.72
0.78
0.85
0.95
ns
LVCMOS18_F_12
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0.67
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0.78
0.85
0.74
0.80
0.87
0.96
ns
LVCMOS18_F_2
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0.49
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0.94
1.07
1.15
1.26
ns
LVCMOS18_F_4
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0.78
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0.98
0.79
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0.92
1.03
ns
LVCMOS18_F_6
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0.72
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0.83
0.90
1.00
ns
LVCMOS18_F_8
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0.70
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0.82
0.89
0.98
ns
LVCMOS18_M_12
0.43
0.49
0.54
0.59
0.70
0.76
0.81
0.89
0.76
0.83
0.90
1.00
ns
LVCMOS18_M_2
0.43
0.49
0.54
0.59
0.99
1.10
1.19
1.31
0.99
1.10
1.19
1.31
ns
LVCMOS18_M_4
0.43
0.49
0.54
0.59
0.82
0.86
0.92
1.02
0.82
0.87
0.94
1.06
ns
LVCMOS18_M_6
0.43
0.49
0.54
0.59
0.75
0.80
0.87
0.95
0.79
0.86
0.94
1.05
ns
LVCMOS18_M_8
0.43
0.49
0.54
0.59
0.73
0.78
0.85
0.93
0.79
0.87
0.94
1.05
ns
LVCMOS18_S_12
0.43
0.49
0.54
0.59
0.74
0.78
0.84
0.92
0.83
0.90
0.97
1.07
ns
LVCMOS18_S_2
0.43
0.49
0.54
0.59
1.05
1.16
1.25
1.38
1.05
1.16
1.25
1.38
ns
LVCMOS18_S_4
0.43
0.49
0.54
0.59
0.83
0.86
0.93
1.02
0.83
0.87
0.94
1.06
ns
LVCMOS18_S_6
0.43
0.49
0.54
0.59
0.79
0.82
0.89
0.98
0.84
0.89
0.97
1.07
ns
LVCMOS18_S_8
0.43
0.49
0.54
0.59
0.75
0.80
0.86
0.95
0.82
0.89
0.96
1.07
ns
LVDCI_15_F
0.45
0.52
0.58
0.64
0.48
0.53
0.56
0.62
0.54
0.59
0.65
0.72
ns
LVDCI_15_M
0.45
0.52
0.58
0.64
0.53
0.57
0.62
0.68
0.59
0.65
0.71
0.79
ns
LVDCI_15_S
0.45
0.52
0.58
0.64
0.58
0.64
0.69
0.76
0.64
0.70
0.77
0.86
ns
LVDCI_18_F
0.43
0.49
0.54
0.59
0.48
0.53
0.57
0.62
0.55
0.60
0.66
0.73
ns
LVDCI_18_M
0.43
0.49
0.54
0.59
0.52
0.57
0.62
0.68
0.59
0.65
0.71
0.79
ns
LVDCI_18_S
0.43
0.49
0.54
0.59
0.58
0.64
0.69
0.76
0.64
0.71
0.77
0.86
ns
LVDS
0.42
0.46
0.51
0.56
0.57
0.67
0.72
0.80
933.21
933.22
933.27
1054.85
ns
POD10_DCI_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.54
0.59
0.63
0.73
ns
POD10_DCI_M
0.43
0.46
0.52
0.57
0.54
0.60
0.65
0.71
0.60
0.66
0.72
0.82
ns
POD10_DCI_S
0.43
0.46
0.52
0.57
0.63
0.69
0.76
0.84
0.69
0.76
0.83
0.95
ns
POD10_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.54
0.59
0.63
0.73
ns
POD10_M
0.43
0.46
0.52
0.57
0.54
0.60
0.65
0.71
0.60
0.66
0.72
0.82
ns
POD10_S
0.43
0.46
0.52
0.57
0.63
0.69
0.76
0.84
0.69
0.76
0.83
0.95
ns
POD12_DCI_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.56
0.61
0.66
0.75
ns
POD12_DCI_M
0.43
0.46
0.52
0.57
0.54
0.60
0.65
0.71
0.62
0.69
0.75
0.84
ns
POD12_DCI_S
0.43
0.46
0.52
0.57
0.63
0.69
0.76
0.84
0.71
0.78
0.86
0.97
ns
POD12_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.58
0.63
0.68
0.76
ns
POD12_M
0.43
0.46
0.52
0.57
0.54
0.60
0.65
0.71
0.64
0.70
0.77
0.85
ns
POD12_S
0.43
0.46
0.52
0.57
0.63
0.69
0.76
0.84
0.72
0.80
0.88
0.98
ns
SLVS_400_18
0.42
0.46
0.51
0.56
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
24
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 28 : IOB High Performance (HP) のス イ ッ チ特性 (続き)
TOUTBUF_DELAY_O_PAD
TINBUF_DELAY_PAD_I
I/O 規格
1.0V
0.95V
0.9V
1.0V
0.95V
TOUTBUF_DELAY_TD_PAD
0.9V
1.0V
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
-3
-2
-1/-1L
-1L
SSTL12_DCI_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.56
0.61
0.67
0.74
ns
SSTL12_DCI_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.60
0.66
0.73
0.80
ns
SSTL12_DCI_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.65
0.72
0.80
0.88
ns
SSTL12_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.56
0.61
0.67
0.74
ns
SSTL12_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.60
0.66
0.73
0.80
ns
SSTL12_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.65
0.72
0.80
0.88
ns
SSTL135_DCI_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.56
0.62
0.67
0.74
ns
SSTL135_DCI_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.61
0.68
0.75
0.82
ns
SSTL135_DCI_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.67
0.75
0.82
0.90
ns
SSTL135_F
0.43
0.46
0.52
0.57
0.48
0.52
0.56
0.62
0.56
0.62
0.67
0.74
ns
SSTL135_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.61
0.68
0.75
0.82
ns
SSTL135_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.67
0.75
0.82
0.90
ns
SSTL15_DCI_F
0.43
0.46
0.52
0.57
0.47
0.52
0.56
0.61
0.57
0.62
0.68
0.75
ns
SSTL15_DCI_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.61
0.67
0.74
0.81
ns
SSTL15_DCI_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.67
0.74
0.81
0.89
ns
SSTL15_F
0.43
0.46
0.52
0.57
0.47
0.52
0.56
0.61
0.57
0.62
0.68
0.75
ns
SSTL15_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.61
0.67
0.74
0.81
ns
SSTL15_S
0.43
0.46
0.52
0.57
0.57
0.63
0.68
0.75
0.67
0.74
0.81
0.89
ns
SSTL18_I_DCI_F
0.43
0.46
0.52
0.57
0.47
0.51
0.55
0.60
0.55
0.61
0.67
0.74
ns
SSTL18_I_DCI_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.60
0.67
0.73
0.81
ns
SSTL18_I_DCI_S
0.43
0.46
0.52
0.57
0.58
0.63
0.69
0.76
0.66
0.73
0.81
0.89
ns
SSTL18_I_F
0.43
0.46
0.52
0.57
0.47
0.51
0.55
0.60
0.55
0.61
0.67
0.74
ns
SSTL18_I_M
0.43
0.46
0.52
0.57
0.52
0.57
0.61
0.67
0.60
0.67
0.73
0.81
ns
SSTL18_I_S
0.43
0.46
0.52
0.57
0.58
0.63
0.69
0.76
0.66
0.73
0.81
0.89
ns
SUB_LVDS
0.42
0.46
0.51
0.56
0.57
0.67
0.72
0.80
933.21
933.22
933.27
1054.85
ns
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
25
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 29 に、 TOUTBUF_DELAY_TE_PAD お よ び TINBUF_DELAY_IBUFDIS_O の値を示 し ます。 TOUTBUF_DELAY_TE_PAD は、 ハ イ イ ン ピーダ ン ス ス
テー ト の よ う に ト ラ イ ス テー ト が有効な場合の、 T ピ ン か ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延で
す。 TINBUF_DELAY_IBUFDIS_O は、 IBUFDISABLE か ら O 出力ま での IOB 遅延です。 HP I/O バン ク では、 DCITERMDISABLE ピ ン使用時
の内部 DCI 終端がオ フ にな る ま での時間は常に TOUTBUF_DELAY_TE_PAD よ り も 高速です。 HR I/O バン ク では、 INTERMDISABLE ピ ン使
用時の内部 IN_TERM 終端がオ フ にな る ま での時間は常に TOUTBUF_DELAY_TE_PAD よ り も 高速です。
表 29 : IOB ト ラ イ ス テー ト 出力のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
TOUTBUF_DELAY_TE_PAD
TINBUF_DELAY_IBUFDIS_O
0.95V
0.9V
単位
-3
-2
-1/-1L
-1L
HR I/O バン ク での T 入力か ら パ ッ ド のハ イ イ ン ピーダ ン ス
0.63
0.71
0.91
0.91
ns
HP I/O バン ク での T 入力か ら パ ッ ド のハ イ イ ン ピーダ ン ス
0.62
0.71
0.78
0.78
ns
HR I/O バン ク での IBUFDISABLE か ら O 出力 ま での IBUF
タ ーン オン時間
0.47
0.65
0.68
0.70
ns
HP I/O バン ク での IBUFDISABLE か ら O 出力 ま での IBUF
タ ーン オン時間
1.06
1.21
1.49
1.49
ns
I/O 規格での調整計測方法
入力遅延の計測
表 30 に、 入力遅延の計測に使用す る テ ス ト セ ッ ト ア ッ プ パ ラ メ ー タ ーを示 し ます。
表 30 : 入力遅延の計測方法
説明
I/O 規格の属性
VL(1)(2)
VH(1)(2)
VMEAS
(1)(4)(6)
VREF
(1)(3)(5)
LVCMOS、 1.2V
LVCMOS12
0.1
1.1
0.6
–
LVCMOS、 LVDCI、 HSLVDCI、 1.5V
LVCMOS15
0.1
1.4
0.75
–
LVCMOS、 LVDCI、 HSLVDCI、 1.8V
LVCMOS18
0.1
1.7
0.9
–
LVCMOS、 2.5V
LVCMOS25
0.1
2.4
1.25
–
LVCMOS、 3.3V
LVCMOS33
0.1
3.2
1.75
–
LVTTL、 3.3V
LVTTL
0.1
3.2
1.75
–
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、
ク ラ ス I、 1.2V
HSTL_I_12
VREF – 0.5
VREF + 0.5
VREF
0.60
HSTL、 ク ラ ス I お よ び II、 1.5V
HSTL_I、 HSTL_II
VREF – 0.65
VREF + 0.65
VREF
0.75
HSTL、 ク ラ ス I お よ び II、 1.8V
HSTL_I_18、 HSTL_II_18
VREF – 0.8
VREF + 0.8
VREF
0.90
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL (ス タ ブ直列終端 ロ ジ ッ ク )、 1.2V
SSTL12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL、 1.35V
SSTL135、 SSTL135_R
VREF – 0.575
VREF + 0.575
VREF
0.675
SSTL、 1.5V
SSTL15、 SSTL15_R
VREF – 0.65
VREF + 0.65
VREF
0.75
SSTL、 ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
VREF – 0.8
VREF + 0.8
VREF
0.90
POD10、 1.0V
POD10
VREF – 0.6
VREF + 0.6
VREF
0.70
POD12、 1.2V
POD12
VREF – 0.74
VREF + 0.74
VREF
0.84
0.6 + 0.125
0(6)
–
0.75 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
0.6 + 0.125
0(6)
–
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSUL、 1.2V
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
DIFF_HSTL_I_12
DIFF_HSTL_I、 DIFF_HSTL_II
DIFF_HSTL_I_18、DIFF_HSTL_II_18
DIFF_HSUL_12
0.6 – 0.125
0.75 – 0.125
0.9 – 0.125
0.6 – 0.125
japan.xilinx.com
26
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : 入力遅延の計測方法 (続き)
説明
DIFF_SSTL、 1.2V
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V
DIFF_POD10、 1.0V
DIFF_POD12、 1.2V
LVDS (低電圧差動信号)、 1.8V
LVDS_25、 2.5V
SUB_LVDS、 1.8V
SLVS、 1.8V
SLVS、 2.5V
LVPECL、 2.5
BLVDS_25、 2.5V
MINI_LVDS_25、 2.5V
PPDS_25
RSDS_25
TMDS_33
I/O 規格の属性
DIFF_SSTL12
DIFF_SSTL135、 DIFF_SSTL135_R
DIFF_SSTL15、 DIFF_SSTL15_R
DIFF_SSTL18_I、 DIFF_SSTL18_II
DIFF_POD10
VL(1)(2)
VH(1)(2)
VMEAS
(1)(4)(6)
VREF
(1)(3)(5)
0.6 – 0.125
0.6 + 0.125
0(6)
–
0.675 + 0.125
0(6)
–
0.75 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
0.70 + 0.125
0(6)
–
0.84 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
0.9 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
3 + 0.125
0(6)
–
0.675 – 0.125
0.75 – 0.125
0.9 – 0.125
0.70 – 0.125
DIFF_POD12
0.84 – 0.125
LVDS
0.9 – 0.125
LVDS_25
1.25 – 0.125
SUB_LVDS
0.9 – 0.125
SLVS_400_18
0.9 – 0.125
SLVS_400_25
0.9 – 0.125
LVPECL
1.25 – 0.125
BLVDS_25
1.25 – 0.125
MINI_LVDS_25
PPDS_25
1.25 – 0.125
1.25 – 0.125
RSDS_25
1.25 – 0.125
TMDS_33
3 – 0.125
注記 :
1.
2.
3.
4.
5.
6.
LVDCI の入力遅延計測方法のパ ラ メ ー タ ーは、 同 じ 電圧の LVCMOS 規格 と 共通です。 HSLVDCI の入力遅延計測方法のパ ラ メ ー タ ーは、 同 じ 電
圧の HSTL_II 規格 と 共通です。 その他すべての DCI 規格のパ ラ メ ー タ ーは、 それぞれ対応す る non-DCI 規格 と 共通です。
入力波形は VL と VH 間で切 り 替わ り ます。
標準、 最小、 最大それぞれの VREF 値が計測 さ れます。 レ ポー ト さ れ る 遅延は、 こ れ ら 計測値の ワース ト ケース を反映 し ます。 記載 さ れてい る
VREF 値は標準値です。
計測を開始す る 入力電圧レベルです。
IBIS モデルで使用 さ れ る 、 お よ び/ま たは図 1 に示す VREF/VMEAS パ ラ メ ー タ ー と は無関係の入力基準電圧です。
記載 さ れてい る 値は差動入力電圧です。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
出力遅延の計測
出力遅延は、 短い出力 ト レース で計測 さ れます。 すべてのテ ス ト で標準の終端を使用 し ま し た。 ト レース の伝搬遅延は個別に特性評価
さ れ、 最終的な計測値か ら 差 し 引かれ る ため、 図 1 お よ び図 2 に示す一般的なテ ス ト セ ッ ト ア ッ プには含まれてい ません。
X-Ref Target - Figure 1
VREF
RREF
FPGA Output
VMEAS (voltage level when taking delay measurement)
CREF (probe capacitance)
DS892_01_120414
図 1 : シ ングルエ ン ド のテ ス ト セ ッ ト ア ッ プ
X-Ref Target - Figure 2
FPGA Output
+
CREF
RREF VMEAS
–
DS892_02_120414
図 2 : 差動のテ ス ト セ ッ ト ア ッ プ
VREF、 RREF、 CREF、 お よ び VMEAS パ ラ メ ー タ ーに よ っ て、 各 I/O 規格のテ ス ト 条件が完全に設定 さ れ ます。 アプ リ ケーシ ョ ン におけ
る 伝搬遅延は、 次の手順に従っ て IBIS シ ミ ュ レーシ ョ ン を実行する と 最 も 正確に見積 も る こ と がで き ます。
1.
表 31 の値を用いて一般的なテ ス ト セ ッ ト ア ッ プに使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ レーシ ョ ン し ます。
2.
VMEAS ま での時間を記録 し ます。
3.
負荷を示すために適切な IBIS モデルま たは容量値を用いて実際の PCB ト レース と 負荷に通常使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ
レーシ ョ ン し ます。
4.
VMEAS ま での時間を記録 し ます。
5.
手順 2 と 手順 4 の結果を比較 し ます。 遅延の増加ま たは減少か ら PCB ト レース の実際の伝搬遅延がわか り ます。
表 31 : 出力遅延の計測方法
説明
I/O 規格の属性
RREF
(Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
LVCMOS、 1.2V
LVCMOS12
1M
0
0.6
0
LVCMOS、 1.5V
LVCMOS15
1M
0
0.75
0
LVCMOS、 1.8V
LVCMOS18
1M
0
0.9
0
LVCMOS、 2.5V
LVCMOS25
1M
0
1.25
0
LVCMOS、 3.3V
LVCMOS33
1M
0
1.65
0
LVTTL、 3.3V
LVTTL
1M
0
1.65
0
LVDCI/HSLVDCI、 1.5V
LVDCI_15、 HSLVDCI_15
50
0
VREF
0.75
LVDCI/HSLVDCI、 1.8V
LVDCI_15、 HSLVDCI_18
50
0
VREF
0.9
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : 出力遅延の計測方法 (続き)
説明
I/O 規格の属性
RREF
(Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、
ク ラ ス I、 1.2V
HSTL_I_12
50
0
VREF
0.6
HSTL、 ク ラ ス I、 1.5V
HSTL_I
50
0
VREF
0.75
HSTL、 ク ラ ス II、 1.5V
HSTL_II
25
0
VREF
0.75
HSTL、 ク ラ ス I、 1.8V
HSTL_I_18
50
0
VREF
0.9
HSTL、 ク ラ ス II、 1.8V
HSTL_II_18
25
0
VREF
0.9
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
50
0
VREF
0.6
SSTL12、 1.2V
SSTL12
50
0
VREF
0.6
SSTL135/SSTL135_R、 1.35V
SSTL135、 SSTL135_R
50
0
VREF
0.675
SSTL15/SSTL15_R、 1.5V
SSTL15、 SSTL15_R
50
0
VREF
0.75
SSTL (ス タ ブ直列終端 ロ ジ ッ ク )、
ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
50
0
VREF
0.9
POD10、 1.0V
POD10
50
0
VREF
1.0
POD12、 1.2V
POD12
50
0
VREF
1.2
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
50
0
VREF
0.6
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、 DIFF_HSTL_II
50
0
VREF
0.75
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSTL_I_18、 DIFF_HSTL_II_18
50
0
VREF
0.9
DIFF_HSUL_12、 1.2V
DIFF_HSUL_12
50
0
VREF
0.6
DIFF_SSTL12、 1.2V
DIFF_SSTL12
50
0
VREF
0.6
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、 DIFF_SSTL135_R
50
0
VREF
0.675
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、 DIFF_SSTL15_R
50
0
VREF
0.75
DIFF_SSTL18、 ク ラ ス I お よ び II、 1.8V
DIFF_SSTL18_I、 DIFF_SSTL18_II
50
0
VREF
0.9
DIFF_POD10、 1.0V
DIFF_POD10
50
0
VREF
1.0
DIFF_POD12、 1.2V
DIFF_POD12
50
0
VREF
1.2
LVDS (低電圧差動信号)、 1.8V
LVDS
100
0
0(2)
0
LVDS、 2.5V
LVDS_25
100
0
0(2)
0
BLVDS (バス LVDS)、 2.5V
BLVDS_25
100
0
0(2)
0
mini-LVDS、 2.5V
MINI_LVDS_25
100
0
0(2)
0
PPDS_25
PPDS_25
100
0
0(2)
0
RSDS_25
RSDS_25
100
0
0(2)
0
TMDS_33
TMDS_33
50
0
0(2)
3.3
注記 :
1.
2.
CREF はプ ロ ーブの容量を示 し 、 通常は 0pF です。
記載 さ れてい る 値は差動出力電圧です。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
表 32 : ブ ロ ッ ク RAM お よび FIFO のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
最大周波数
FMAX_WF_NC
ブ ロ ッ ク RAM
(Write First お よ び No Change モー ド )
660
585
525
458
MHz
FMAX_RF
ブ ロ ッ ク RAM (Read First モー ド )
575
510
460
400
MHz
FMAX_FIFO
ECC を使用 し た場合のすべてのモー ド の FIFO
660
585
525
458
MHz
ECC コ ン フ ィ ギ ュ レ ーシ ョ ン のブ ロ ッ ク RAM
お よ び FIFO (パ イ プ ラ イ ン な し )
530
450
390
350
MHz
ECC コ ン フ ィ ギ ュ レ ーシ ョ ン のブ ロ ッ ク RAM
お よ び FIFO ( パ イ プ ラ イ ン あ り ) と Write
First/No Change モー ド のブ ロ ッ ク RAM
660
585
525
458
MHz
ECC コ ン フ ィ ギ ュ レーシ ョ ン、Read First モー ド
のブ ロ ッ ク RAM (パ イ プ ラ イ ン あ り )
575
510
460
400
MHz
FMAX_ADDREN_RDADDRCHANGE
ア ド レ ス イ ネーブルお よ び読み出 し ア ド レ ス
変更/比較がオンの場合のブ ロ ッ ク RAM
575
510
460
400
MHz
TPW_WF_NC(1)
Write First お よ び No Change モー ド のブ ロ ッ ク
RAM。
ク ロ ッ ク High/Low パルス幅
758
855
952
1092
ps、 最小
TPW_RF(1)
Read First モー ド のブ ロ ッ ク RAM。
ク ロ ッ ク High/Low パルス幅
870
980
1087
1250
ps、 最小
FMAX_ECC
注記 :
1.
高周波数でのパル ス幅の要件を満たすため、 MMCM お よ び PLL DUTY_CYCLE 属性を 50% に設定す る 必要があ り ます。
入力/出力遅延のス イ ッ チ特性
表 33 : 入力/出力遅延のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
説明
1.0V
-3
FREFCLK
REFCLK 周波数
( コ ン ポーネ ン ト モー ド )
REFCLK 周波数
(ネ イ テ ィ ブ モー ド )
TMINPER_RST
最小精度の リ セ ッ ト
TIDELAY_RESOLUTION/
TODELAY_RESOLUTION
IDELAY/ODELAY チ ェ ー ン
精度
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
0.95V
0.9V
-2
-1/-1L
200 ～ 800
200 ～ 2400
200 ～ 2400
200 ～ 2133
単位
-1L
MHz
MHz
52.00
ns
2.5 ～ 15
ps
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30
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
DSP48 ス ラ イ スのス イ ッ チ特性
表 34 : DSP48 ス ラ イ スのス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
最大周波数
FMAX
すべての レ ジ ス タ を使用
741
661
594
547
MHz
FMAX_PATDET
パ タ ーン検出器を使用
687
581
512
463
MHz
FMAX_MULT_NOMREG
2 つの レ ジ ス タ 付 き 乗算器 (MREG な し )
462
429
361
303
MHz
FMAX_MULT_NOMREG_PATDET
2 つの レ ジ ス タ 付 き 乗算器 (MREG な し 、パ タ ー
ン検出あ り )
428
387
326
276
MHz
FMAX_PREADD_NOADREG
ADREG な し
468
429
358
342
MHz
FMAX_NOPIPELINEREG
パ イ プ ラ イ ン レ ジ ス タ な し (MREG、 ADREG)
335
312
260
255
MHz
FMAX_NOPIPELINEREG_PATDET
パ イ プ ラ イ ン レ ジ ス タ な し (MREG、 ADREG)
(パ タ ーン検出あ り )
316
286
238
209
MHz
0.9V
単位
ク ロ ッ ク バ ッ フ ァ ーおよびネ ッ ト ワー ク
表 35 : ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-3
-2
-1/-1L
-1L
850
725
630
630
MHz
850
725
630
630
MHz
850
725
630
630
MHz
850
725
630
630
MHz
512
512
512
MHz
グローバル ク ロ ッ クのス イ ッ チ特性 (BUFGCTRL を含む)
FMAX
グ ロ ーバル ク ロ ッ ク ツ リ ー (BUFG) の最大周波数
入力分周機能付き グローバル ク ロ ッ ク バ ッ フ ァ ー (BUFGCE_DIV)
FMAX
入力分周機能付 き グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ー
(BUFGCE_DIV) の最大周波数
ク ロ ッ ク イ ネーブル付き グローバル ク ロ ッ ク バ ッ フ ァ ー (BUFGCE)
FMAX
ク ロ ッ ク イ ネーブル付 き グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ー
(BUFGCE) の最大周波数
ク ロ ッ ク イ ネーブル付き リ ー フ ク ロ ッ ク バ ッ フ ァ ー (BUFCE_LEAF)
FMAX
ク ロ ッ ク イ ネーブル付 き リ ーフ ク ロ ッ ク バ ッ フ ァ ー
(BUFCE_LEAF) の最大周波数
ク ロ ッ ク イ ネーブルおよび ク ロ ッ ク入力分周機能付き GTH ク ロ ッ ク バ ッ フ ァ ー (BUFG_GT)
FMAX
ク ロ ッ ク イ ネーブルお よ び ク ロ ッ ク 入力分周機能付 き シ リ
アル ト ラ ン シーバー ク ロ ッ ク バ ッ フ ァ ーの最大周波数
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
512
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31
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
MMCM のス イ ッ チ特性
表 36 : MMCM のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
MMCM_FINMAX
最大入力 ク ロ ッ ク 周波数
1066
933
800
800
MHz
MMCM_FINMIN
最小入力 ク ロ ッ ク 周波数
10
10
10
10
MHz
MMCM_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
MMCM_FINDUTY
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
入力デ ュ ーテ ィ サ イ ク ル範囲 : 10 ～ 49MHz
25 ～ 75
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : 50 ～ 199MHz
30 ～ 70
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : 200 ～ 399MHz
35 ～ 65
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : 400 ～ 499MHz
40 ～ 60
%
45-55
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : >500MHz
MMCM_FMIN_PSCLK
最小可変位相シ フ ト ク ロ ッ ク 周波数
0.01
0.01
0.01
0.01
MHz
MMCM_FMAX_PSCLK
最大可変位相シ フ ト ク ロ ッ ク 周波数
550
500
450
450
MHz
MMCM_FVCOMIN
最小 MMCM VCO 周波数
600
600
600
600
MHz
MMCM_FVCOMAX
最大 MMCM VCO 周波数
1600
1440
1200
1200
MHz
1.00
1.00
1.00
1.00
MHz
4.00
4.00
4.00
4.00
MHz
0.12
0.12
0.12
0.12
ns
MMCM_FBANDWIDTH
標準 Low MMCM
帯域幅(1)
標準 High MMCM
帯域幅(1)
MMCM_TSTATPHAOFFSET
MMCM 出力の ス タ テ ィ ッ ク 位相オ フ セ ッ
MMCM_TOUTJITTER
MMCM 出力ジ ッ タ ー
MMCM_TOUTDUTY
ト (2)
注記 3
0.165
0.20
0.20
0.20
ns
MMCM_FPFDMIN 周 波 数 が 20MHz を 超 え る 場合 の
MMCM 最大 ロ ッ ク 時間
100
100
100
100
µs
MMCM_FPFDMIN 周波数 が 10MHz ～ 20MHz の 場合 の
MMCM 最大 ロ ッ ク 時間
200
200
200
200
µs
MMCM_FOUTMAX
MMCM 最大出力周波数
850
725
630
630
MHz
MMCM_FOUTMIN
MMCM 最小出力周波数(4)(5)
4.69
4.69
4.69
4.69
MHz
MMCM_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の変動
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
MMCM_RSTMINPULSE
最小 リ セ ッ ト パルス幅
5.00
5.00
5.00
5.00
ns
MMCM_FPFDMAX
PFD (位相周波数検出器) での最大周波数
550
500
450
450
MHz
MMCM_FPFDMIN
PFD (位相周波数検出器) での最小周波数
10
10
10
10
MHz
MMCM_TFBDELAY
フ ィ ー ド バ ッ ク パ ス での最大遅延
MMCM_TLOCKMAX
MMCM 出力 ク ロ ッ ク のデ ュ ーテ ィ
サ イ ク ル精度(4)
最大 5ns ま たは 1 ク ロ ッ ク サ イ ク ル
注記 :
1.
2.
3.
4.
5.
MMCM では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る
かに低い値のためです。
ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の MMCM 出力間で計測 さ れてい ます。
こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
DS892 (v1.5) 2015 年 2 月 24 日
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32
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
PLL のス イ ッ チ仕様
表 37 : PLL の仕様(1)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
PLL_FINMAX
最大入力 ク ロ ッ ク 周波数
1066
933
800
800
MHz
PLL_FINMIN
最小入力 ク ロ ッ ク 周波数
70
70
70
70
MHz
PLL_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
PLL_FINDUTY
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
入力デ ュ ーテ ィ サ イ ク ル範囲 : 70 ～ 399MHz
35 ～ 65
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : 400 ～ 499MHz
40 ～ 60
%
入力デ ュ ーテ ィ サ イ ク ル範囲 : >500MHz
45 ～ 55
%
PLL_FVCOMIN
最小 PLL VCO 周波数
PLL_FVCOMAX
最大 PLL VCO 周波数
PLL_TSTATPHAOFFSET
PLL 出力の ス タ テ ィ ッ ク 位相オ フ セ ッ
PLL_TOUTJITTER
PLL 出力ジ ッ タ ー
PLL_TOUTDUTY
PLL CLKOUT0/CLKOUT0B/CLKOUT1/CLKOUT1B の
デ ュ ーテ ィ サ イ ク ル精度(4)
PLL_TLOCKMAX
PLL 最大 ロ ッ ク 時間
PLL_FOUTMAX
CLKOUT0/CLKOUT0B/CLKOUT1/CLKOUT1B で の PLL
最大出力周波数
ト (2)
600
600
600
600
MHz
1335
1335
1200
1200
MHz
0.12
0.12
0.12
0.12
ns
0.20
ns
注記 3
0.165
0.20
0.20
100
µs
850
725
630
630
MHz
CLKOUTPHY での PLL 最大出力周波数
2670
2670
2400
2400
MHz
CLKOUT0/CLKOUT0B/CLKOUT1/CLKOUT1B で の PLL
最小出力周波数(5)
4.69
4.69
4.69
4.69
MHz
PLL_FOUTMIN
2 x VCO モー ド : 1200
1 x VCO モー ド : 600
0.5 x VCO モー ド : 300
CLKOUTPHY での PLL 最小出力周波数
MHz
PLL_RSTMINPULSE
最小 リ セ ッ ト パルス幅
5.00
5.00
5.00
5.00
ns
PLL_FPFDMAX
PFD (位相周波数検出器) での最大周波数
667.5
667.5
600
600
MHz
PLL_FPFDMIN
PFD (位相周波数検出器) での最小周波数
70
70
70
70
MHz
PLL_FBANDWIDTH
標準 PLL 帯域幅
15
15
15
15
MHz
注記 :
1.
2.
3.
4.
5.
PLL では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力がループ フ ィ ル タ ーの周波数 よ り も は る かに
低い値のためです。
ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の PLL 出力間で計測 さ れてい ます。
こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 出力パラ メ ー タ ーのガ イ ド ラ イ ン
表 38 ～表 41 に示す Pin-to-Pin の値は、 デバ イ ス中央での ク ロ ッ ク ルー ト 配置に基づいてい ます。 選択 し たルー ト 配置が異な る と 、 実
際の Pin-to-Pin 値 も 変わ っ て き ます。 実際の Pin-to-Pin 値は、 Vivado Design Suite の タ イ ミ ン グ レ ポー ト を確認 し て く だ さ い。
表 38 : グローバル ク ロ ッ ク入力か ら出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク 領域近辺)
ス ピー ド グ レー ド
シ ンボル
説明
デバイ ス
1.0V
-3
0.95V
-2
0.9V
-1/-1L
単位
-1L
SSTL15 グローバル ク ロ ッ ク入力か ら出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOF
グ ロ ーバル ク ロ ッ ク 入力 と 出力フ リ ッ プ フ ロ ッ プ間 XCKU035
(MMCM/PLL な し )、 ( ク ロ ッ ク 領域近辺)
XCKU040
5.23
6.21
7.05
7.54
ns
5.23
6.21
7.05
7.54
ns
XCKU060
6.37
7.60
8.76
9.31
ns
XCKU085
ns
XCKU095
ns
XCKU115
5.02
5.95
6.81
7.27
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
表 39 : グローバル ク ロ ッ ク入力か ら出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク 領域から 離れている)
ス ピー ド グ レー ド
シ ンボル
説明
デバイ ス
1.0V
-3
0.95V
-2
0.9V
-1/-1L
単位
-1L
SSTL15 グローバル ク ロ ッ ク入力か ら出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOF_FAR
グ ロ ーバル ク ロ ッ ク 入力 と 出力フ リ ッ プ フ ロ ッ プ間 XCKU035
(MMCM/PLL な し )、 ( ク ロ ッ ク 領域か ら 離れてい る ) XCKU040
5.66
6.73
7.64
8.18
ns
5.66
6.73
7.64
8.18
ns
XCKU060
6.65
7.95
9.15
9.73
ns
XCKU085
ns
XCKU095
ns
XCKU115
5.72
6.81
7.79
8.35
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 40 : グローバル ク ロ ッ ク入力か ら出力ま での遅延 (MMCM あ り )
ス ピー ド グ レー ド
シ ンボル
説明
デバイ ス
1.0V
-3
0.95V
-2
0.9V
-1/-1L
単位
-1L
SSTL15 グローバル ク ロ ッ ク入力か ら出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 MMCM あ り )
TICKOFMMCMCC
グ ロ ーバル ク ロ ッ ク 入力 と 出力フ リ ッ プ フ ロ ッ プ間 XCKU035
(MMCM あ り )
XCKU040
2.45
2.45
2.78
3.72
ns
2.45
2.45
2.78
3.72
ns
XCKU060
2.21
2.21
2.45
3.36
ns
XCKU085
ns
XCKU095
ns
XCKU115
2.68
2.68
3.08
4.03
ns
注記 :
1.
2.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
MMCM 出力ジ ッ タ ーは タ イ ミ ン グ算出に含まれてい ます。
表 41 : グローバル ク ロ ッ ク入力か ら出力ま での遅延 (PLL あ り )
ス ピー ド グレー ド
シ ンボル
説明
デバイ ス
1.0V
-3
0.95V
-2
0.9V
-1/-1L
単位
-1L
SSTL15 グローバル ク ロ ッ ク入力か ら出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 PLL あ り )
TICKOF_PLL_CC
グ ロ ーバル ク ロ ッ ク 入力 と 出力フ リ ッ プ フ ロ ッ プ間 XCKU035
(PLL あ り )
XCKU040
4.22
4.46
5.08
5.46
ns
4.22
4.46
5.08
5.46
ns
XCKU060
3.81
4.06
4.57
4.91
ns
XCKU085
ns
XCKU095
ns
XCKU115
4.42
4.69
5.37
5.77
ns
注記 :
1.
2.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
PLL の出力ジ ッ タ ーは タ イ ミ ン グ算出に含まれてい ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 入力パラ メ ー タ ーのガ イ ド ラ イ ン
表 42 ～表 43 に示す Pin-to-Pin の値は、 デバ イ ス中央での ク ロ ッ ク ルー ト 配置に基づいてい ます。 選択 し たルー ト 配置が異な る と 、 実
際の Pin-to-Pin 値 も 変わ っ て き ます。 実際の Pin-to-Pin 値は、 Vivado Design Suite の タ イ ミ ン グ レ ポー ト を確認 し て く だ さ い。
表 42 : グローバル ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (MMCM あ り )
ス ピー ド グ レー ド
シ ンボル
説明
デバイ ス
1.0V
-3
SSTL15 規格を使用 し た、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド
TPSMMCMCC_KU035
TPHMMCMCC_KU035
TPSMMCMCC_KU040
TPHMMCMCC_KU040
グ ロ ーバル ク ロ ッ ク 入力 と 入力フ セ ッ ト ア ッ プ
XCKU035
リ ッ プ フ ロ ッ プ (ま たは ラ ッ チ) 間
ホール ド
(MMCM あ り )
セッ ト アップ
XCKU040
ホール ド
TPSMMCMCC_KU060
セッ ト アップ
TPHMMCMCC_KU060
ホール ド
TPSMMCMCC_KU085
セッ ト アップ
TPHMMCMCC_KU085
ホール ド
TPSMMCMCC_KU095
セッ ト アップ
TPHMMCMCC_KU095
ホール ド
TPSMMCMCC_KU115
セッ ト アップ
TPHMMCMCC_KU115
ホール ド
XCKU060
0.95V
-2
0.9V
-1/-1L
-1L
タ イ ム(1)(2)(3)
1.70
1.72
1.74
2.07
ns
-0.23
-0.23
-0.23
0.13
ns
1.70
1.72
1.74
2.07
ns
-0.23
-0.23
-0.23
0.13
ns
2.11
2.20
2.45
2.81
ns
-0.23
-0.23
-0.23
0.22
ns
ns
XCKU085
ns
ns
XCKU095
XCKU115
単位
ns
1.55
1.55
1.57
1.90
ns
-0.23
-0.23
-0.23
0.22
ns
注記 :
1.
2.
3.
セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス、 温度変化、 お よ び電圧変化が最 も 緩やかな条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス、 温度変化、 お よ
び電圧変化が最 も 急な条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
1 つのグ ロ ーバル ク ロ ッ ク 入力で、ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 43 : グローバル ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (PLL あ り )
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
0.95V
-2
0.9V
-1/-1L
-1L
単位
SSTL15 規格を使用 し た、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド タ イ ム(1)(2)(3)
TPSPLLCC_KU035
TPHPLLCC_KU035
TPSPLLCC_KU040
TPHPLLCC_KU040
グ ロ ーバル ク ロ ッ ク 入力 と 入力フ セ ッ ト ア ッ プ
XCKU035
リ ッ プ フ ロ ッ プ (ま たは ラ ッ チ) 間
ホール ド
(PLL あ り )
セッ ト アップ
XCKU040
ホール ド
TPSPLLCC_KU060
セッ ト アップ
TPHPLLCC_KU060
ホール ド
TPSPLLCC_KU085
セッ ト アップ
TPHPLLCC_KU085
ホール ド
TPSPLLCC_KU095
セッ ト アップ
TPHPLLCC_KU095
ホール ド
TPSPLLCC_KU115
セッ ト アップ
TPHPLLCC_KU115
ホール ド
XCKU060
0.00
0.00
0.00
0.00
ns
1.59
1.59
1.79
1.79
ns
0.00
0.00
0.00
0.00
ns
1.59
1.59
1.79
1.79
ns
0.34
0.34
0.34
0.34
ns
1.68
1.68
1.92
2.00
ns
ns
XCKU085
ns
ns
XCKU095
ns
XCKU115
-0.15
-0.15
-0.15
-0.15
ns
1.66
1.66
1.89
1.96
ns
注記 :
1.
2.
3.
セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス、 温度変化、 お よ び電圧変化が最 も 緩やかな条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス、 温度変化、 お よ
び電圧変化が最 も 急な条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な I/O お よ び CLB フ リ ッ プ フ ロ ッ
プの ク ロ ッ ク がすべて、 1 つの SLR 内のグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
表 44 : サン プ リ ング ウ ィ ン ド ウ
ス ピー ド グ レー ド
1.0V
説明
0.95V
0.9V
単位
-3
-2E
-2I
-1/-1L
-1L
TSAMP_BUFG(1)
510
560
610
610
610
ps
TSAMP_NATIVE_DPA
100
100
100
125
150
ps
TSAMP_NATIVE_BISC
60
60
60
85
110
ps
注記 :
1.
こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Kintex UltraScale FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特
性評価では、 DCM を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 計測には、 CLK0 MMCM ジ ッ タ ー、 MMCM 精度 (位相
オ フ セ ッ ト )、 MMCM 位相シ フ ト 精度が含まれます。 ただ し 、 パ ッ ケージ ま たは ク ロ ッ ク ツ リ ー ス キ ュ ーは含ま れません。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
パ ッ ケージ パラ メ ー タ ーのガ イ ド ラ イ ン
こ こ では、 ク ロ ッ ク ト ラ ン ス ミ ッ タ ーお よ びレ シーバーにおけ る デー タ 有効ウ ィ ン ド ウ の タ イ ミ ン グ算出に必要な値を示 し ます。
表 45 : パ ッ ケージ スキ ュ ー
シ ンボル
説明
デバイ ス
パ ッ ケージ
FBVA676
XCKU035
XCKU040
XCKU060
XCKU085
PKGSKEW
パ ッ ケージ ス キ ュ ー
XCKU095
単位
173
ps
FBVA900
ps
FFVA1156
168
ps
FBVA676
173
ps
FBVA900
ps
FFVA1156
168
ps
FFVA1156
168
ps
FFVA1517
169
ps
FLVA1517
ps
FLVB1760
ps
FLVF1924
ps
FFVC1517
ps
FFVB1760
ps
FFVB2104
ps
FLVA1517
XCKU115
値
217
ps
FLVD1517
ps
FLVB1760
ps
FLVD1924
172
ps
FLVF1924
143
ps
FLVA2104
ps
FLVB2104
ps
注記 :
1.
2.
こ れ ら の値はパ ッ ケージにあ る 任意の 2 つの SelectIO リ ソ ース間の ワ ース ト ケース ス キ ュ ーで、 ダ イ パ ッ ド か ら ボールの最短遅延 と 最長遅延の
差を示 し ます。
こ れ ら のデバ イ ス と パ ッ ケージの組み合わせに関す る パ ッ ケージ遅延情報 も あ り 、 こ の情報を使用 し てパ ッ ケージの ス キ ュ ーを低減で き ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTH ト ラ ン シーバーの仕様
GTH ト ラ ン シーバーの DC 入力および出力レ ベル
表 46 に、 Kintex UltraScale FPGA の GTH ト ラ ン シーバーの DC 仕様を示 し ます。 詳細は、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シー
バー ユーザー ガ イ ド 』 (UG576) を参照 し て く だ さ い。
表 46 : GTH ト ラ ン シーバーの DC 仕様
シ ンボル
DVPPIN
DC パラ メ ー タ ー
Peak-to-Peak 差動入力電圧
(外部 AC カ ッ プ リ ン グ)
条件
最小
標準
最大
単位
>10.3125Gb/s
150
–
1250
mV
6.6Gb/s ～ 10.3125Gb/s
150
–
1250
mV
≤ 6.6Gb/s
150
–
2000
mV
-400
–
VMGTAVT
mV
–
2/3VMGTAVTT
–
mV
800
–
–
mV
VIN
シ ン グルエ ン ド 入力電圧グ ラ ン ド を基 VMGTAVTT = 1.2V
(DC カ ッ プ リ ン グ)
準電位 と す る ピ ンで計測 さ れた電圧
VCMIN
入力同相電圧
VMGTAVTT = 1.2V
(DC カ ッ プ リ ン グ)
DVPPOUT
Peak-to-Peak 差動出力電圧(1)
ト ラ ン ス ミ ッ タ ー の 出力範
囲は 1100 に設定
VCMOUTDC
出力同相電圧 : DC カ ッ プ リ ン グ
(式に基づ く )
T
リ モー ト RX が GND 終端 さ
れ る 場合
VMGTAVTT/2 – DVPPOUT/4
mV
リ モー ト RX の終端が フ ロ ー
テ ィ ン グ状態の場合
VMGTAVTT – DVPPOUT/2
mV
リ モー ト RX が VRX_TERM(2)
に終端 さ れ る 場合
V
MGTAVTT
V
–V
D
MGTAVTT
RX_TERM
VPPOUT –  ------– -----------------------  -------------------------------------------------
2
4
mV
VCMOUTAC
出力同相電圧AC カ ッ プ リ ン グ (式に基づ く )
RIN
差動入力抵抗
–
100
–
Ω
ROUT
差動出力抵抗
–
100
–
Ω
TOSKEW
ト ラ ン ス ミ ッ タ ー差動出力間 (TXP お よ び TXN) の内部ペア ス キ ュ ー
(すべてのパ ッ ケージ)
–
–
10
ps
CEXT
外部 AC カ ッ プ リ ン グのキ ャ パシ タ の推奨値(3)
–
100
–
nF
VMGTAVTT – DVPPOUT/2
mV
注記 :
1.
2.
3.
出力幅お よ びプ リ エ ン フ ァ シ ス レベルは、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) で説明 し てい る 属性を使用
し てプ ロ グ ラ ムで き 、 その結果は こ の表に示す値 よ り も 小 さ く で き る 可能性があ り ます。
VRX_TERM は リ モー ト RX の終端電圧です。
特定のプ ロ ト コ ルお よ び規格に準拠す る ため、 必要に応 じ て こ れ ら の範囲外の値を使用す る 場合があ り ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
X-Ref Target - Figure 3
+V
P
Single-Ended
Peak-to-Peak
Voltage
N
0
ds892_03_120414
図 3 : シ ングルエ ン ド 出力の電圧幅
X-Ref Target - Figure 4
+V
Differential
Peak-to-Peak
Voltage
0
–V
P–N
Differential peak-to-peak voltage = (Single-ended peak-to-peak voltage) x 2
ds892_04_120414
図 4 : 差動出力の電圧幅
表 47 お よ び表 48 に、 Kintex UltraScale FPGA GTH ト ラ ン シ ーバー の 入力お よ び出力 ク ロ ッ ク の 各 DC 仕様 を 示 し ま す。 詳細は、
『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) を参照 し て く だ さ い。
表 47 : GTH ト ラ ン シーバーの ク ロ ッ ク入力の DC 仕様
シ ンボル
DC パ ラ メ ー タ ー
最小
標準
最大
単位
250
–
2000
mV
差動入力抵抗
–
100
–
Ω
外部 AC カ ッ プ リ ン グのキ ャ パシ タ 要件
–
10
–
nF
VIDIFF
Peak-to-Peak 差動入力電圧
RIN
CEXT
表 48 : GTH ト ラ ン シーバーの ク ロ ッ ク出力の DC 仕様
シ ンボル
説明
条件
最小
標準
最大
単位
VOL
P お よ び N の最大出力電圧
P 信号 と N 信号間で RT = 100Ω
–
400
–
mV
VOH
P お よ び N の最小出力電圧
P 信号 と N 信号間で RT = 100Ω
–
760
–
mV
VDDOUT
差動出力電圧
(P–N)、 P = High
(N–P)、 N = High
P 信号 と N 信号間で RT = 100Ω
–
±360
–
mV
VCMOUT
同相電圧
P 信号 と N 信号間で RT = 100Ω
–
580
–
mV
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTH ト ラ ン シーバーのス イ ッ チ特性
詳細は、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) を参照 し て く だ さ い。
表 49 : GTH ト ラ ン シーバーのパ フ ォ ーマ ン ス値
ス ピー ド グレー ド
1.0V
シ ンボル
説明
出力
分周器
0.95V
-3E
-2E、 -2I
0.90V
-1LI
-1C、 -1I、 -1LI
単位
パ ッ ケージ タ イ プ (ラ イ ン レー ト 値)
FF/FL
FB
FF/FL
FB
すべてのパッ ケージ すべてのパッ ケージ
FGTHMAX
GTH の最大 ラ イ ン レー ト
16.375
12.5
16.375
12.5
12.5
10.3125
Gb/s
FGTHMIN
GTH の最小 ラ イ ン レー ト
0.5
0.5
0.5
0.5
0.5
0.5
Gb/s
最小
最大
最小
最大
最小
最大
最小
最大
1
4.0
12.5
4.0
12.5
4.0
8.5
4.0
8.5
Gb/s
2
2.0
6.25
2.0
6.25
2.0
4.25
2.0
4.25
Gb/s
4
1.0
3.125
1.0
3.125
1.0
2.125
1.0
2.125
Gb/s
8
0.5
1.5625
0.5
1.5625
0.5
1.0625
0.5
1.0625
Gb/s
FGTHCRANGE
CPLL ラ イ ン レー ト
範囲(1)
16
FGTHQRANGE1
FGTHQRANGE2
QPLL0 ラ イ ン レー ト
範囲(2)
QPLL1 ラ イ ン レー ト
範囲(3)
N/A
Gb/s
最小
最大
最小
最大
最小
最大
最小
最大
1
9.8
16.375
9.8
16.375
9.8
12.5
9.8
10.3125
Gb/s
2
4.9
8.1875
4.9
8.1875
4.9
8.1875
4.9
8.1875
Gb/s
4
2.45
4.0938
2.45
4.0938
2.45
4.0938
2.45
4.0938
Gb/s
8
1.225
2.0469
1.225
2.0469
1.225
2.0469
1.225
2.0469
Gb/s
16
0.6125
1.0234
0.6125
1.0234
0.6125
1.0234
0.6125
1.0234
Gb/s
最小
最大
最小
最大
最小
最大
最小
最大
1
8.0
13.0
8.0
13.0
8.0
12.5
8.0
10.3125
Gb/s
2
4.0
6.5
4.0
6.5
4.0
6.5
4.0
6.5
Gb/s
4
2.0
3.25
2.0
3.25
2.0
3.25
2.0
3.25
Gb/s
8
1.0
1.625
1.0
1.625
1.0
1.625
1.0
1.625
Gb/s
16
0.5
0.8125
0.5
0.8125
0.5
0.8125
0.5
0.8125
Gb/s
最小
最大
最小
最大
最小
最大
最小
最大
FCPLLRANGE
CPLL 周波数範囲
2.0
6.25
2.0
6.25
2.0
4.25
2.0
4.25
GHz
FQPLL0RANGE
QPLL0 周波数範囲
9.8
16.375
9.8
16.375
9.8
16.375
9.8
16.375
GHz
FQPLL1RANGE
QPLL1 周波数範囲
8.0
13.0
8.0
13.0
8.0
13.0
8.0
13.0
GHz
注記 :
1.
2.
3.
表に示す値は、 数式 (2 x CPLL_Frequency)/Output_Divider を用いて計算 さ れた丸め込み値です。
表に示す値は、 数式 (QPLL0_Frequency)/Output_Divider を用いて計算 さ れた丸め込み値です。
表に示す値は、 数式 (QPLL1_Frequency)/Output_Divider を用いて計算 さ れた丸め込み値です。
表 50 : GTH ト ラ ン シーバーのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) のス イ ッ チ特性
シ ンボル
FGTHDRPCLK
説明
GTHDRPCLK 最大周波数
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
すべてのス ピー ド グ レー ド
単位
250
MHz
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41
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 51 : GTH ト ラ ン シーバーの基準ク ロ ッ ク のス イ ッ チ特性
シ ンボル
説明
条件
すべてのス ピー ド グ レー ド
単位
最小
標準
最大
60
–
820
MHz
FGCLK
基準 ク ロ ッ ク の周波数範囲
TRCLK
基準 ク ロ ッ ク の立ち上が り 時間
20% ～ 80%
–
200
–
ps
TFCLK
基準 ク ロ ッ ク の立ち下が り 時間
80% ～ 20%
–
200
–
ps
TDCREF
基準 ク ロ ッ ク のデ ュ ーテ ィ サ イ ク ル
ト ラ ン シーバーの PLL のみ
40
50
60
%
X-Ref Target - Figure 5
TRCLK
80%
20%
TFCLK
ds892_05_120414
図 5 : 基準 ク ロ ッ クの タ イ ミ ング パラ メ ー タ ー
表 52 : GTH ト ラ ン シーバー PLL/ロ ッ ク タ イムの適用
シ ンボル
説明
条件
TLOCK
PLL が最初に ロ ッ ク す る ま での時間
TDLOCK
DFE (判定帰還型 イ コ ラ イ ザー ) に必要な
ク ロ ッ ク リ カバ リ の位相取得お よ び適用 PLL が 基準 ク ロ ッ ク に ロ ッ
ク さ れた後、 ク ロ ッ ク デー タ
時間
リ カ バ リ (CDR) が 入 力 の
DFE が 無効 の 場合、 低消費電力 モ ー ド デー タ に ロ ッ ク さ れ る の に
(LPM) に必要な ク ロ ッ ク リ カバ リ の位相 必要な時間
取得お よ び適用時間
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
すべてのス ピー ド グ レー ド
単位
最小
標準
最大
–
–
1
ms
–
50,000
37 x 106
UI
–
50,000
2.3 x 106
UI
japan.xilinx.com
42
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 53 : GTH ト ラ ン シーバーのユーザー ク ロ ッ クのス イ ッ チ特性(1)
シ ンボル
デー タ 幅の条件
(ビ ッ ト )
説明
内部
ロジ ッ ク
イン ターコネク ト
ロジ ッ ク
ス ピー ド グレー ド
1.0V
0.95V
0.90V
-3E
-2E、 -2I
-1C、 -1I、 -1LI
-1LI
単位
FTXOUTPMA
OUTCLKPMA か ら 生 じ る TXOUTCLK 最大周波数
511.719
511.719
390.625
322.266
MHz
FRXOUTPMA
OUTCLKPMA か ら 生 じ る RXOUTCLK 最大周波数
511.719
511.719
390.625
322.266
MHz
FTXOUTPROGDIV
TXPROGDIVCLK か ら 生 じ る TXOUTCLK 最大周
波数
511.719
511.719
511.719
511.719
MHz
FRXOUTPROGDIV
RXPROGDIVCLK か ら 生 じ る RXOUTCLK 最大周
波数
511.719
511.719
511.719
511.719
MHz
16
16、 32
511.719
511.719
390.625
322.266
MHz
32
32、 64
511.719
511.719
390.625
322.266
MHz
20
20、 40
409.375
409.375
312.500
257.813
MHz
40
40、 80
409.375
409.375
312.500
257.813
MHz
16
16、 32
511.719
511.719
390.625
322.266
MHz
32
32、 64
511.719
511.719
390.625
322.266
MHz
20
20、 40
409.375
409.375
312.500
257.813
MHz
40
40、 80
409.375
409.375
312.500
257.813
MHz
16
16
511.719
511.719
390.625
322.266
MHz
16、 32
32
511.719
511.719
390.625
322.266
MHz
32
64
255.860
255.860
195.313
161.133
MHz
20
20
409.375
409.375
312.500
257.813
MHz
20、 40
40
409.375
409.375
312.500
257.813
MHz
40
80
204.688
204.688
156.250
128.907
MHz
16
16
511.719
511.719
390.625
322.266
MHz
16、 32
32
511.719
511.719
390.625
322.266
MHz
32
64
255.860
255.860
195.313
161.133
MHz
20
20
409.375
409.375
312.500
257.813
MHz
20、 40
40
409.375
409.375
312.500
257.813
MHz
40
80
204.688
204.688
156.250
128.907
MHz
FTXIN
FRXIN
FTXIN
FRXIN2
TXUSRCLK
最大周波数
RXUSRCLK
最大周波数
TXUSRCLK2
最大周波数
RXUSRCLK2
最大周波数
注記 :
1.
ク ロ ッ ク は、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) に記載の方法で イ ンプ リ メ ン ト す る 必要があ り ます。
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
43
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 54 : GTH ト ラ ン シーバー ト ラ ン ス ミ ッ タ ーのス イ ッ チ特性
シ ンボル
説明
条件
最小
標準
最大
単位
0.500
–
FGTHMAX
Gb/s
FGTHTX
シ リ アル デー タ レー ト 範囲
TRTX
TX 立ち上が り 時間
20% ～ 80%
–
40
–
ps
TFTX
TX 立ち下が り 時間
80% ～ 20%
–
40
–
ps
TLLSKEW
TX Lane-to-Lane ス キ ュ ー (1)
–
–
500
ps
VTXOOBVDPP
電気的ア イ ド ルの振幅
–
–
15
mV
TTXOOBTRANSITION
電気的ア イ ド ルの送信時間
–
–
140
ns
TJ16.3_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ16.3_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ15_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ15_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ14.1_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ14.1_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ14.025_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ14.025_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ13.1_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ13.1_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ12.5_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ12.5_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ12.5_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.33
UI
DJ12.5_CPLL
確定的なジ ッ タ ー (3)(4)
–
–
0.17
UI
TJ11.3_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ11.3_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ10.3_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ10.3_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ10.3_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.33
UI
DJ10.3_CPLL
確定的なジ ッ タ ー (3)(4)
–
–
0.17
UI
TJ9.8_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ9.8_QPLL
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
TJ9.8_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.28
UI
DJ9.8_CPLL
確定的なジ ッ タ ー (3)(4)
–
–
0.17
UI
TJ8.0_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.32
UI
DJ8.0_CPLL
確定的なジ ッ タ ー (3)(4)
–
–
0.17
UI
TJ6.6_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.30
UI
DJ6.6_CPLL
確定的なジ ッ タ ー (3)(4)
–
–
0.15
UI
TJ5.0
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.30
UI
DJ5.0
確定的なジ ッ タ ー (3)(4)
–
–
0.15
UI
TJ4.25
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.30
UI
DJ4.25
確定的なジ ッ タ ー (3)(4)
–
–
0.15
UI
TJ4.0L
ト ー タ ル ジ ッ タ ー (3)(4)
–
–
0.32
UI
DJ4.0L
確定的なジ ッ タ ー (3)(4)
–
–
0.16
UI
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
16.3Gb/s
15.0Gb/s
14.1Gb/s
14.025Gb/s
13.1Gb/s
12.5Gb/s
12.5Gb/s
11.3Gb/s
10.3Gb/s
10.3Gb/s
9.8Gb/s
9.8Gb/s
8.0Gb/s
6.6Gb/s
5.0Gb/s
4.25Gb/s
4.0Gb/s(5)
japan.xilinx.com
44
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 54 : GTH ト ラ ン シーバー ト ラ ン ス ミ ッ タ ーのス イ ッ チ特性 (続き)
シ ンボル
説明
TJ3.2
ト ータル
DJ3.2
確定的なジ ッ タ ー (3)(4)
TJ2.5
ト ー タ ル ジ ッ タ ー (3)(4)
DJ2.5
確定的なジ ッ タ ー (3)(4)
TJ1.25
ト ー タ ル ジ ッ タ ー (3)(4)
DJ1.25
確定的なジ ッ タ ー (3)(4)
TJ500
ト ー タ ル ジ ッ タ ー (3)(4)
DJ500
確定的なジ ッ タ ー (3)(4)
条件
ジ ッ タ ー (3)(4)
3.2Gb/s(6)
2.5Gb/s(7)
1.25Gb/s(8)
500Mb/s(9)
最小
標準
最大
単位
–
–
0.20
UI
–
–
0.10
UI
–
–
0.20
UI
–
–
0.10
UI
–
–
0.15
UI
–
–
0.06
UI
–
–
0.10
UI
–
–
0.03
UI
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
9.
最大 4 個の GTH ク ワ ッ ド にあ る 最大 ラ イ ン レー ト の ト ラ ン シーバーをすべて有効に し て TX 位相ア ラ イ メ ン ト を設定 し 、 同 じ REFCLK を使用 し
た場合の値です。
QPLL_FBDIV = 40 かつ内部デー タ 幅が 40 ビ ッ ト の場合の値です。 こ れ ら の値は、 プ ロ ト コ ル特定の準拠の確定のための値ではあ り ません。
CPLL_FBDIV = 2 かつ内部デー タ 幅が 40 ビ ッ ト の場合の値です。 こ れ ら の値は、 プ ロ ト コ ル特定の準拠の確定のための値ではあ り ません。
すべてのジ ッ タ ー値は、 BER (Bit-Error Ratio) が 10-12 の場合に基づいてい ます。
CPLL 周波数 2.0GHz、 TXOUT_DIV = 1 を使用 し た場合の値です。
CPLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 TXOUT_DIV = 4 を使用 し た場合の値です。
CPLL 周波数 2.0GHz、 TXOUT_DIV = 4 を使用 し た場合の値です。
表 55 : GTH ト ラ ン シーバーのレ シーバーのス イ ッ チ特性
シ ンボル
説明
条件
最小
標準
最大
単位
0.500
–
FGTHMAX
Gb/s
FGTHRX
シ リ アル デー タ レー ト
TRXELECIDLE
RXELECIDLE がデー タ 損失ま たは復元に応答す る ための時間
–
10
–
ns
RXOOBVDPP
OOB 検出 し き い値 Peak-to-Peak
60
–
150
mV
RXSST
レ シーバー スペ ク ト ラ ム拡散の
ト ラ ッ キ ン グ (1)
-5000
–
0
ppm
RXRL
ラ ン レ ン グ ス (CID)
–
–
256
UI
ビ ッ ト レー ト ≤ 6.6Gb/s
-1250
–
1250
ppm
ビ ッ ト レ ー ト > 6.6Gb/s
お よ び ≤ 8.0Gb/s
-700
–
700
ppm
ビ ッ ト レー ト > 8.0Gb/s
-200
–
200
ppm
正弦波ジ ッ タ ー (QPLL)(3)
16.3Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
15.0Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
14.1Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
13.1Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
12.5Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
11.3Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
10.3Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(CPLL)(3)
10.3Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
9.8Gb/s
0.30
–
–
UI
正弦波ジ ッ タ ー
(QPLL)(3)
8.0Gb/s
0.44
–
–
UI
正弦波ジ ッ タ ー
(CPLL)(3)
8.0Gb/s
0.42
–
–
UI
RXPPMTOL
SJ ジ ッ
デー タ /REFCLK PPM オ フ セ ッ ト 耐性
33kHz で変調
タ ー耐性(2)
JT_SJ16.3
JT_SJ15
JT_SJ14.1
JT_SJ13.1
JT_SJ12.5
JT_SJ11.3
JT_SJ10.3_QPLL
JT_SJ10.3_CPLL
JT_SJ9.8
JT_SJ8.0_QPLL
JT_SJ8.0_CPLL
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
japan.xilinx.com
45
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 55 : GTH ト ラ ン シーバーのレ シーバーのス イ ッ チ特性 (続き)
最小
標準
最大
単位
JT_SJ6.6_CPLL
シ ンボル
説明
正弦波ジ ッ タ ー
(CPLL)(3)
6.6Gb/s
条件
0.44
–
–
UI
JT_SJ5.0
正弦波ジ ッ タ ー (CPLL)(3)
5.0Gb/s
0.44
–
–
UI
JT_SJ4.25
正弦波ジ ッ タ ー (CPLL)(3)
4.25Gb/s
0.44
–
–
UI
JT_SJ4.0L
正弦波ジ ッ タ ー (CPLL)(3)
4.0Gb/s(4)
0.45
–
–
UI
JT_SJ3.75
正弦波ジ ッ タ ー (CPLL)(3)
3.75Gb/s
0.44
–
–
UI
JT_SJ3.2
正弦波ジ ッ タ ー (CPLL)(3)
3.2Gb/s(5)
0.45
–
–
UI
JT_SJ2.5
正弦波ジ ッ タ ー (CPLL)(3)
2.5Gb/s(6)
0.50
–
–
UI
JT_SJ1.25
正弦波ジ ッ タ ー (CPLL)(3)
1.25Gb/s(7)
0.50
–
–
UI
JT_SJ500
正弦波ジ ッ タ ー (CPLL)(3)
500Mb/s
0.40
–
–
UI
3.2Gb/s
0.70
–
–
UI
6.6Gb/s
0.70
–
–
UI
3.2Gb/s
0.10
–
–
UI
6.6Gb/s
0.10
–
–
UI
負荷がある場合の SJ ジ ッ タ ー耐性(2)
JT_TJSE3.2
JT_TJSE6.6
JT_SJSE3.2
JT_SJSE6.6
負荷があ る 場合の総ジ ッ タ ー (8)
負荷があ る 場合の正弦波ジ ッ タ ー (8)
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
RXOUT_DIV = 1、 2、 お よ び 4 を使用す る 場合の値です。
すべてのジ ッ タ ー値は、 BER (Bit Error Ratio) が 10–12 の場合に基づいてい ます。
挿入 し た正弦波ジ ッ タ ーの周波数は 10MHz です。
CPLL 周波数 2.0GHz、 RXOUT_DIV = 1 を使用 し た場合の値です。
CPLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 RXOUT_DIV = 4 を使用 し た場合の値です。
RX イ コ ラ イ ザーが有効の場合の複合ジ ッ タ ーです。 DFE は無効です。
GTH ト ラ ン シーバー プ ロ ト コ ル ジ ッ タ ーの特性
表 56 ～表 61 に、 『UltraScale アーキ テ ク チ ャ GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG576) に記載の、 プ ロ ト コ ル特定の特性を最適
に使用す る ために推奨す る 設定値を示 し ます。
表 56 : ギガ ビ ッ ト イ ーサネ ッ ト プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
1250
–
0.24
UI
1250
0.749
–
UI
ラ イ ン レー ト (Mb/s)
最小
最大
単位
3125
–
0.35
UI
3125
0.65
–
UI
ギガ ビ ッ ト イ ーサネ ッ ト ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (T_TJ)
ギガ ビ ッ ト イ ーサネ ッ ト レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
表 57 : XAUI プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )
説明
XAUI ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (T_TJ)
XAUI レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 58 : PCI Express プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )(1)
規格
説明
条件
ラ イ ン レー ト (Mb/s)
最小
最大
単位
PCI Express ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
PCI Express Gen 1
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
2500
–
0.25
UI
PCI Express Gen 2
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
5000
–
0.25
UI
–
31.25
ps
–
12
ps
0.65
–
UI
0.40
–
UI
0.30
–
UI
1.00
–
UI
注記 3
–
UI
0.10
–
UI
最小
最大
単位
CEI-6G-SR
–
0.3
UI
CEI-6G-LR
–
0.3
UI
CEI-6G-SR
0.6
–
UI
CEI-6G-LR
0.95
–
UI
CEI-11G-SR
–
0.3
UI
CEI-11G-LR/MR
–
0.3
UI
CEI-11G-SR
0.65
–
UI
CEI-11G-MR
0.65
–
UI
CEI-11G-LR
0.825
–
UI
PCI Express Gen
3(2)
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
(相関関係な し )
8000
ト ラ ン ス ミ ッ タ ーの確定的なジ ッ タ ー
(相関関係な し )
PCI Express レ シーバーの高周波ジ ッ タ ー許容値
PCI Express Gen 1
2500
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
レ シーバーに内在す る タ イ ミ ン グ エ ラ ー
PCI Express Gen
2(2)
PCI Express Gen 3(2)
5000
レ シーバーに内在す る 確定的な
タ イ ミ ング エラー
0.03MHz ～ 1.0MHz
レ シーバーの正弦波
1.0MHz ～ 10MHz
ジ ッ タ ー許容値
10MHz ～ 100MHz
8000
注記 :
1.
2.
3.
Card Electromechanical (CEM) に基づいてテ ス ト さ れてい ます。
一般的な REFCLK を使用 し た場合の値です。
1MHz ～ 10MHz では、 正弦波ジ ッ タ ーの最小 ロ ール オ フ (20dB/decade の傾 き ) です。
表 59 : CEI-6G および CEI-11G プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )
説明
ラ イ ン レー ト (Mb/s)
イ ン ターフ ェ イス
CEI-6G ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (1)
4976 ～ 6375
CEI-6G レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値(1)
4976 ～ 6375
CEI-11G ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (2)
9950 ～ 11100
CEI-11G レ シーバー高周波ジ ッ タ ーの許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値(2)
9950 ～ 11100
注記 :
1.
2.
390.625MHz の基準 ク ロ ッ ク を使用 し 、 最 も 一般的な 6250Mb/s の ラ イ ン レー ト でテ ス ト さ れてい ます。
155.46875MHz の基準 ク ロ ッ ク を使用す る 9950Mb/s の ラ イ ン レー ト 、 お よ び 173.4375MHz の基準 ク ロ ッ ク を使用す る 11100Mb/s の ラ イ ン レー ト
でテ ス ト さ れてい ます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 60 : SFP+ プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
–
0.28
UI
0.7
–
UI
ラ イ ン レー ト (Mb/s)
最小
最大
単位
614.4
–
0.35
UI
1228.8
–
0.35
UI
2457.6
–
0.35
UI
3072.0
–
0.35
UI
4915.2
–
0.3
UI
6144.0
–
0.3
UI
9830.4
–
注記 1
UI
614.4
0.65
–
UI
1228.8
0.65
–
UI
2457.6
0.65
–
UI
3072.0
0.65
–
UI
4915.2
0.95
–
UI
6144.0
0.95
–
UI
9830.4
注記 1
–
UI
SFP+ ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
9830.40(1)
9953.00
10312.50
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
10518.75
11100.00
SFP+ レ シーバーの高周波ジ ッ タ ー許容値
9830.40(1)
9953.00
10312.50
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
10518.75
11100.00
注記 :
1.
SFP+ を介 し た CPRI アプ リ ケーシ ョ ンで使用 さ れ る ラ イ ン レー ト です。
表 61 : CPRI プ ロ ト コ ルの特性 (GTH ト ラ ン シーバー )
説明
CPRI ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
CPRI レ シーバーの周波数ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
注記 :
1.
SFP+ 仕様に基づいてテ ス ト さ れてい ます (表 60 参照)。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
Interlaken 用統合イ ン タ ー フ ェ イ ス ブ ロ ッ ク
Interlaken 用統合 イ ン タ ーフ ェ イ ス ブ ロ ッ ク を使用 し た ソ リ ュ ーシ ョ ンに関す る 資料お よ び詳細は、
japan.xilinx.com/technology/protocols/interlaken.htm か ら 入手で き ま す。 『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890) に、 こ のブ
ロ ッ ク を含む Kintex UltraScale FPGA が リ ス ト さ れてい ます。
表 62 : Interlaken デザイ ンの最大パ フ ォ ーマ ン ス
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
FRX_SERDES_CLK
受信シ リ ア ラ イ ザー /デシ リ ア ラ
イ ザー ク ロ ッ ク
402.84
402.84
195.32
161.14
MHz
FTX_SERDES_CLK
送信シ リ ア ラ イ ザー /デシ リ ア ラ
イ ザー ク ロ ッ ク
402.84
402.84
195.32
161.14
MHz
FDRP_CLK
ダイナ ミ ッ ク リ コンフ ィ ギュ
レーシ ョ ン ポー ト ク ロ ッ ク
250.00
250.00
250.00
250.00
MHz
FCORE_CLK
FLBUS_CLK
最小
最大
最小
最大
最小
最大
最小
最大
Interlaken コ ア ク ロ ッ ク
300.00
429.69
300.00
429.69
300.00
322.27
300.00
322.27
MHz
Interlaken ロ ーカル バ ス ク ロ ッ ク
300.00
349.52
300.00
349.52
300.00
322.27
300.00
322.27
MHz
100G Ethernet MAC および PCS 用統合イ ン タ ー フ ェ イ ス ブ ロ ッ ク
100Gb/s Ethernet 用統合ブ ロ ッ ク を使用 し た ソ リ ュ ーシ ョ ンに関す る 資料お よ び詳細は、
japan.xilinx.com/technology/protocols/100g-ethernet.htm か ら 入手で き ます。 『UltraScale アーキ テ ク チ ャ お よ び製品概要』 (DS890) に、 こ の
ブ ロ ッ ク を含む Kintex UltraScale FPGA が リ ス ト さ れてい ます。
表 63 : 100G Ethernet デザイ ンの最大パ フ ォ ーマ ン ス
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2
-1/-1L
-1L
単位
FTX_CLK
送信 ク ロ ッ ク
322.27
322.27
322.27
322.27
MHz
FRX_CLK
受信 ク ロ ッ ク
322.27
322.27
322.27
322.27
MHz
FRX_SERDES_CLK
受信シ リ ア ラ イ ザー/デシ リ ア ラ イ ザー ク ロ ッ ク
322.27
322.27
322.27
322.27
MHz
FDRP_CLK
ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト
クロック
250.00
250.00
250.00
250.00
MHz
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
PCI Express デザイ ン用の統合イ ン タ ー フ ェ イ ス ブ ロ ッ ク
PCI Express デザ イ ン の ソ リ ュ ーシ ョ ン に関す る 資料お よ び詳細は、 japan.xilinx.com/technology/protocols/pciexpress.htm か ら 入手で き ま
す。
表 64 : PCI Express デザイ ンの最大パフ ォ ーマ ン ス
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.90V
単位
-3
-2
-1/-1L
-1L
250.00
250.00
250.00
250.00
MHz
500.00(1)
500.00(1)
250.00
250.00
MHz
FPIPECLK
パ イ プ ク ロ ッ ク の最大周波数
FCORECLK
コ ア ク ロ ッ ク の最大周波数
FUSERCLK
ユーザー ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
MHz
FDRPCLK
DRP ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
MHz
注記 :
1.
PCI Express x8 Gen 3 動作は -2 お よ び -3 ス ピー ド グ レー ド でのみサポー ト さ れてい ます。
シ ス テム モニ タ ーの仕様
表 65 : SYSMON の仕様
パラ メ ー タ ー
シ ンボル
コ メ ン ト /条件
最小
標準
最大
単位
10
–
–
ビッ ト
–
–
±2
LSB
コ ー ド の欠落な し 、 単調であ る こ と を保証
–
–
±1
LSB
オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンは有効
–
–
±2
LSB
–
–
±0.4
%
0.1
–
0.2
MS/s
外部基準電圧 1.25V
–
–
1
LSB
オンチ ッ プ基準電圧
–
1
–
LSB
Tj = -55°C ～ 125°C
10
–
–
ビッ ト
VCCADC = 1.8V ±3%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 5.2MHz、 Tj = –40℃ ～ 100℃、 標準値 Tj = 40℃
ADC の精度(1)
精度
積分非直線性(2)
INL
差動非直線性
DNL
オフセ ッ ト エ ラー
ゲイ ン エラー
サンプル レー ト
RMS コ ー ド ノ イ ズ
拡張温度におけ る ADC の精度
精度
積分非直線性
INL
Tj = -55°C ～ 125°C
–
–
±2
差動非直線性
DNL
コ ー ド の欠落な し 、 単調であ る こ と を保証
Tj = -55°C ～ 125°C
–
–
±1
単極動作
0
–
1
V
双極動作
-0.5
–
+0.5
V
単極同相範囲 (FS 入力)
0
–
+0.5
V
双極同相範囲 (FS 入力)
+0.5
–
+0.6
V
こ れ ら の範囲内に設定 さ れたチ ャ ネルは隣接
す る チ ャ ネルの計測値に影響を与え ない
-0.1
–
VCCADC
V
LSB
アナロ グ入力(2)
ADC 入力範囲
外部チ ャ ネル入力の範囲 (最大)
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 65 : SYSMON の仕様 (続き)
パラ メ ー タ ー
シ ンボル
コ メ ン ト /条件
最小
標準
最大
単位
Tj = –40℃ ～ 100℃ (外部 REF を使用)
–
–
±4
℃
Tj = -55°C ～ 125°C (外部 REF を使用)
–
–
±6
℃
Tj = –40℃ ～ 100℃ (内部 REF を使用)
–
–
±5
℃
Tj = -55°C ～ 125°C (内部 REF を使用)
–
–
±7
℃
Tj = –40℃ ～ 100℃ (外部 REF を使用)
–
–
±1
%
Tj = -55°C ～ 125°C (外部 REF を使用)
–
–
±2
%
Tj = –40℃ ～ 100℃ (内部 REF を使用)
–
–
±1.5
%
Tj = -55°C ～ 125°C (内部 REF を使用)
–
–
±2.5
%
オン チ ッ プ セ ンサーの精度
温度セ ンサー エ ラ ー (1)
電源セ ンサー エ ラ ー (3)
変換レー ト (4)
変換時間 — 連続
tCONV
CLK サ イ ク ル数
26
–
32
サイ クル
変換時間 — イ ベン ト
tCONV
CLK サ イ ク ル数
–
–
21
サイ クル
DRP ク ロ ッ ク 周波数
DCLK
DRP ク ロ ッ ク 周波数
8
–
250
MHz
ADC ク ロ ッ ク 周波数
ADCCLK DCLK か ら の派生 ク ロ ッ ク
1
–
5.2
MHz
40
–
60
%
1.20
1.25
1.30
V
VREFP ピ ン を AGND に接続、
-2 お よ び -3 ス ピー ド グ レー ド
Tj = –40℃ ～ 100℃
1.2375
1.25
1.2625
V
VREFP ピ ン を AGND に接続、
-1 お よ び -1L ス ピー ド グ レー ド
Tj = –40℃ ～ 100℃
1.23125
1.25
1.26875
V
1.225
1.25
1.275
V
DCLK デ ュ ーテ ィ サ イ ク ル
SYSMON の基準電圧(5)
外部基準電圧
オンチ ッ プ基準電圧
VREFP
外部の基準電源電圧
VREFP ピ ン を AGND に接続、
Tj = -55°C ～ 125°C
注記 :
1.
2.
3.
4.
5.
ADC オ フ セ ッ ト エ ラ ーは、 ADC の自動オ フ セ ッ ト キ ャ リ ブ レーシ ョ ン機能を有効にす る と 解除 さ れます。 こ の機能が有効な場合に指定 さ れてい
る 値です。
詳細は、 『UltraScale アーキ テ ク チ ャ シ ス テ ム モニ タ ー ユーザー ガ イ ド 』 (UG580) の 「アナ ロ グ入力」 セ ク シ ョ ン を参照 し て く だ さ い。
電源セ ンサー オ フ セ ッ ト お よ びゲ イ ン エ ラ ーは、 自動オ フ セ ッ ト お よ びゲ イ ン キ ャ リ ブ レーシ ョ ン機能を有効にす る と 解除 さ れます。 こ の機能
が有効な場合に指定 さ れてい る 値です。
詳細は、 『UltraScale アーキ テ ク チ ャ シ ス テ ム モニ タ ー ユーザー ガ イ ド 』 (UG580) の 「セ ト リ ン グ時間の調整」 セ ク シ ョ ン を参照 し て く だ さ い。
基準電圧が VREFP = 1.25V お よ び VREFN = 0V の標準電圧以外の場合、 理想的な伝達関数か ら のずれが生 じ ます。 ま た、 内部セ ンサーの温度や電源
な ど の計測値に も 影響を与え ま す。 外付け レ シオ メ ト リ ッ ク タ イ プのアプ リ ケーシ ョ ン では、 電源電圧お よ び基準電圧の変動は ±4% ま で許容 さ
れます。
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
I2C イ ン タ ー フ ェ イ ス
表 66 : 高速モー ド の I2C イ ン タ ー フ ェ イ スのス イ ッ チ特性(1)
シ ンボル
説明
最小
標準
最大
単位
TDCFCLK
SCL デ ュ ーテ ィ サ イ ク ル
–
50
–
%
TFCKO
SDAO Clock-to-Out 遅延
–
–
900
ns
TFDCK
SDAI セ ッ ト ア ッ プ タ イ ム
100
–
–
ns
FFCLK
SCL ク ロ ッ ク 周波数
–
–
400
kHz
注記 :
1.
LVCMOS33、 Slow スルー レー ト 、 8mA 駆動電流、 15pF 負荷を テ ス ト 条件 と し てい ます。
X-Ref Target - Figure 6
SCL
TFDCK
SDAI
TFCKO
SDAO
DS892_06_120414
図 6 : 高速モー ド の I2C イ ン タ ー フ ェ イ スの タ イ ミ ング図
表 67 : 標準モー ド の I2C イ ン タ ー フ ェ イ スのス イ ッ チ特性(1)
シ ンボル
説明
最小
標準
最大
単位
TDCSCLK
SCL デ ュ ーテ ィ サ イ ク ル
–
50
–
%
TSCKO
SDAO Clock-to-Out 遅延
–
–
3450
ns
TSDCK
SDAI セ ッ ト ア ッ プ タ イ ム
250
–
–
ns
FSCLK
SCL ク ロ ッ ク 周波数
–
–
100
kHz
注記 :
1.
LVCMOS33、 Slow スルー レー ト 、 8mA 駆動電流、 15pF 負荷を テ ス ト 条件 と し てい ます。
X-Ref Target - Figure 7
SCL
TSDCK
SDAI
TSCKO
SDAO
DS892_07_120414
図 7 : 標準モー ド の I2C イ ン タ ー フ ェ イ スの タ イ ミ ング図
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
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52
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
表 68 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.90V
単位
-3
-2
-1/-1L
-1L
プロ グ ラ ム レ イ テンシ
7.5
7.5
7.5
7.5
ms、 最大
パ ワ ーオン リ セ ッ ト
(立ち上が り 時間 40ms)
57
57
57
57
ms、 最大
0
0
0
0
ms、 最小
POR オーバー ラ イ ド 用いたパ ワーオン リ セ ッ ト
(立ち上が り 時間 2ms)
15
15
15
15
ms、 最大
5
5
5
5
ms、 最小
プ ロ グ ラ ム パルス幅
250
250
250
250
ns、 最小
150
150
150
150
ns、 最小
電源投入 タ イ ミ ング特性
TPL
TPOR
TPROGRAM
CCLK 出力 (マス タ ー モー ド )
TICCK
マ ス タ ー CCLK 出力の遅延
TMCCKL(1)
マ ス タ ー CCLK ク ロ ッ ク の Low 時間のデ ュ ーテ ィ
サイ クル
40/60
40/60
40/60
40/60
%、 最小/最大
TMCCKH
マ ス タ ー CCLK ク ロ ッ ク の High 時間のデ ュ ーテ ィ
サイ クル
40/60
40/60
40/60
40/60
%、 最小/最大
150.00
150.00
150.00
150.00
MHz、 最大
SPI x2/x4/x8
BPI
FMCCK
マ ス タ ー CCLK の周波数
SPI x1 シ リ アル
SLR ベース
SPI x1 シ リ アル
その他の全デバ イ ス
マ ス タ ー CCLK の周波数 :SelectMAP
MHz、 最大
150.00
150.00
150.00
150.00
MHz、 最大
125.00
125.00
125.00
125.00
MHz、 最大
FMCCK_START
コ ン フ ィ ギ ュ レーシ ョ ン開始時のマ ス タ ー CCLK の
周波数
3.00
3.00
3.00
3.00
MHz、 標準
FMCCKTOL
標準 CCLK に対す る 周波数偏差 (マ ス タ ー モー ド )
±35
±35
±35
±35
%、 最大
ス レーブ CCLK ク ロ ッ ク の最小 Low 時間
2.5
2.5
2.5
2.5
ns、 最小
ス レーブ CCLK ク ロ ッ ク の最小 High 時間
2.5
2.5
2.5
2.5
ns、 最小
CCLK 入力 (ス レーブ モー ド )
TSCCKL
TSCCKH
シ リ アル SLR ベース
FSCCK
ス レーブ CCLK の周波数
MHz、 最大
シ リ アル
その他の全デバ イ ス
150.00
150.00
150.00
150.00
MHz、 最大
SelectMAP
125.00
125.00
125.00
125.00
MHz、 最大
EMCCLK 入力 (マス タ ー モー ド )
TEMCCKL
外部マ ス タ ー CCLK の Low 時間
2.50
2.50
2.50
2.50
ns、 最小
TEMCCKH
外部マ ス タ ー CCLK の High 時間
2.50
2.50
2.50
2.50
ns、 最小
シ リ アル SLR ベース
FEMCCK
外部マ ス タ ー CCLK の周波数
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
MHz、 最大
シ リ アル
その他の全デバ イ ス
150.00
150.00
150.00
150.00
MHz、 最大
SelectMAP
125.00
125.00
125.00
125.00
MHz、 最大
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53
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 68 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
0.95V
-2
0.90V
-1/-1L
単位
-1L
内部コ ン フ ィ ギ ュ レーシ ョ ン ア ク セス ポー ト
デバ イ ス 全体に ア ク
セスするマス ター
SLR ICAP
FICAPCK
内部 コ ン フ ィ ギ ュ レ ー シ ョ ン
ア ク セ ス ポー ト (ICAPE2)
ロ ーカル SLR にア ク
セ スする SLR ICAP
MHz、 最大
200.00
200.00
200.00
175.00
MHz、 最大
200.00
200.00
200.00
175.00
MHz、 最大
3.0/0
3.0/0
3.0/0
4.0/0
ns、 最小
8
8
8
9
ns、 最大
3.5/0
3.5/0
3.5/0
4.5/0
ns、 最小
TSMCSCCK/TSMCCKCS CSI_B のセ ッ ト ア ッ プ/ホール ド
4.0/0
4.0/0
4.0/0
5.0/0
ns、 最小
TSMWCCK/TSMCCKW
RDWR_B のセ ッ ト ア ッ プ/ホール ド
10.0/0
10.0/0
10.0/0
12.0/0
ns、 最小
TSMCKCSO
CSO_B の Clock-to-Out
(330Ω のプルア ッ プ抵抗が必要)
7
7
7
8
ns、 最大
TSMCO
リ ー ド バ ッ ク での D[31:00] の Clock-to-Out
8
8
8
10
ns、 最大
FRBCCK
リ ー ド バ ッ ク 周波数
その他の全デバ イ ス
マス タ ー /ス レーブ シ リ アル モー ド プ ロ グ ラ ム ス イ ッ チ
TDCCK/TCCKD
TCCO
DIN セ ッ ト ア ッ プ/ホール ド
DOUT の Clock-to-Out
SelectMAP モー ド プ ロ グ ラ ム ス イ ッ チ
TSMDCCK/TSMCCKD
D[31:00] のセ ッ ト ア ッ プ/ホール ド
SLR ベース
その他の全デバ イ ス
MHz、 最大
125.00
125.00
125.00
100.00
3.0/2.0
3.0/2.0
3.0/2.0
3.0/2.0
MHz、 最大
バウン ダ リ スキ ャ ン ポー ト の タ イ ミ ン グ仕様
SLR ベース
TTAPTCK/TTCKTAP
TMS お よ び TDI の
セ ッ ト ア ッ プ/ホール ド
TTCKTDO
TCK 立 ち 下 が り エ ッ ジ か ら SLR ベース
TDO 出力
その他の全デバ イ ス
FTCK
TCK の周波数
その他の全デバ イ ス
ns、 最小
ns、 最小
ns、 最大
7
7
7
8.5
ns、 最大
SLR ベース
20.00
20.00
20.00
20.00
MHz、 最大
その他の全デバ イ ス
66.00
66.00
66.00
66.00
MHz、 最大
10
10
10
10
ns、 最大
3.5/0
3.5/0
3.5/0
4.5/0
ns、 最小
D[3:00] のセ ッ ト ア ッ プ/ホール ド
3.0/0
3.0/0
3.0/0
4.0/0
ns、 最小
TSPIDCC/TSPICCD
D[7:04] のセ ッ ト ア ッ プ/ホール ド
3.5/0
3.5/0
3.5/0
4.5/0
ns、 最小
TSPICCM
MOSI の Clock-to-Out
8.0
8.0
8.0
9.0
ns、 最大
TSPICCFC
FCS_B の Clock-to-Out
8.0
8.0
8.0
9.0
ns、 最大
200.00
200.00
200.00
175.00
MHz、 最大
BPI マス タ ー フ ラ ッ シ ュ モー ド プ ログ ラ ム ス イ ッ チ
TBPICCO
A[28:00]、 RS[1:0]、 FCS_B、 FOE_B、 FWE_B、 ADV_B
Clock-to-Out
TBPIDCC/TBPICCD
D[15:00] のセ ッ ト ア ッ プ/ホール ド
SPI マス タ ー フ ラ ッ シ ュ モー ド プ ログ ラ ム ス イ ッ チ
TSPIDCC/TSPICCD
DNA ポー ト のス イ ッ チ
FDNACK
DNA ポー ト 周波数
STARTUPE3 ポー ト
TUSRCCLKO
STARTUPE3 USRCCLKO 入力か ら CCLK 出力
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
1.00/6.00 1.00/6.70 1.00/7.50 1.00/7.50 ns、 最小/最大
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 68 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
FCFGMCLK
STARTUPE3 CFGMCLK 出力周波数
FCFGMCLKTOL
STARTUPE3 CFGMCLK 出力周波数偏差
0.95V
0.90V
単位
-3
-2
-1/-1L
-1L
50.00
50.00
50.00
50.00
MHz、 標準
±15
±15
±15
±15
%、 最大
注記 :
1.
分周値が 1 と 設定 さ れていて、 CCLK が EMCCLK ピ ンか ら ク ロ ッ ク 供給 さ れてい る 場合、 外部 EMCCLK は こ のデ ュ ーテ ィ サ イ ク ル要件を満た
す必要があ り ます。
eFUSE プ ログ ラ ム条件
表 69 : eFUSE プ ログ ラ ム条件(1)
シ ンボル
説明
IFS
VCCAUX 電源電流
Tj
温度範囲
最小
標準
最大
単位
–
–
115
mA
-40
–
125
℃
注記 :
1.
eFUSE プ ロ グ ラ ム中は FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し ないで く だ さ い。
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
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Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
内容
2015 年 2 月 24 日
1.5
表 1 で、 「IDC」 お よ び 「IRMS」 を追加、 「GTH ト ラ ン シーバー」 の IDCIN/OUT セ ク シ ョ ンについて
注記 9 を追加す る な ど し て更新。
表 3 に仕様お よ び推奨値を 追加。 表 4、 表 5、 お よ び表 6 の仕様を更新。 表 7 を 追加。 表 12 の
「MINI_LVDS_25」 お よ び 「RSDS_25」 について、 VOCM の最大値を変更。 表 14 の VICM の仕様を
変更。 表 16 お よ び表 17 か ら 行を削除。 表 18 で、 VOH お よ び VOL の行を削除、 VOCM の最大値を
変更、 VICM を変更。 表 19 で、 VOH お よ び VOL の行を削除、 VICM を変更。
表 21、 表 22、 表 45、 お よ び表 49 で、 特に FBVA900 デザ イ ンに関する 仕様について更新。 表 27
を削除。
Vivado Design Suite 2014.4.1 の ス ピー ド 仕様に合わせて表 20、 表 21、 表 22、 表 27、 お よ び表 28 を
更新。
「パフ ォーマ ン ス特性」 セ ク シ ョ ン を大幅に変更 : 表 23、 表 24、 お よ び表 25 を追加、 表 26 (注記
1 を含む) を更新、 表 27 「 メ モ リ イ ン タ ーフ ェ イ ス の最大物理 イ ン タ ー フ ェ イ ス (PHY) レ ー ト
(FBV パ ッ ケージ)」 を削除。 「I/O 規格での調整計測方法」 セ ク シ ョ ン を追加。 表 33 の 「FREFCLK」
を変更。 表 36 の 「MMCM_TLOCKMAX」 を変更。 表 36 お よ び表 37 の FINMAX を変更。 表 44 を更
新。 表 45 に リ ス ト さ れてい る デバ イ ス、 パ ッ ケージ、 お よ びパ ッ ケージ ス キ ュ ーを更新。 表 46
の 「VCMOUTDC」 お よ び 「DVPPOUT」 を更新。 表 48 を追加。 表 49。 表 54 お よ び表 55 に新たな値
と 説明 を 追加。 表 62、 表 63、 お よ び表 64 の FDRP_CLK を 更 新。 表 62 に 「FCORECLK」 お よ び
「FUSERCLK」 を 追加。 表 65 のオ ン チ ッ プ基準電圧お よ び注記 5 を 更新。 表 68 で、 「FEMCCK」 、
「FSCCK」、 「FMCCK」、 「TPOR」、 お よ び 「TUSRCCLKO」 の仕様を更新。
2014 年 11 月 14 日
1.4
2014 年 7 月 10 日
1.3
表 1 の注記 2 お よ び注記 3、 表 2 の注記 3、 注記 4、 お よ び注記 6 を更新。 表 6 の注記 3 を更新。
「電源投入/切断シーケ ン ス」 セ ク シ ョ ン を更新。 表 8 の説明を更新。 表 26 お よ び表 27 か ら 注記 1
を削除。 表 27 の FBVA900 パ ッ ケージ、 ス ピー ド グ レー ド -2I の DDR3 仕様を更新。Vivado Design
Suite 2014.3 の ス ピー ド 仕様に合わせて表 20、 表 27、 表 28 を更新。 表 37 の説明を更新。 34 ペー
ジ お よ び 36 ペ ー ジ の デ バ イ ス Pin-to-Pin パ ラ メ ー タ ー 値 に つ い て の 説 明 を 追加。 表 62 の
「FLBUS_CLK」 値を更新。 表 65 の注記 5 を更新。 表 68 に、 ス ピー ド 仕様、 STARTUPE3 ポー ト 、 注
記 1 を追加 し 、 こ の表の 「TPL」、 「FMCCKTOL」、 「FRBCCK」 の値を更新。
表 10 の LVDCI_15 の情報を更新。 表 12 の SLVS_400 の値を変更。
表 20 を更新、 最新の Vivado 2014.2 v1.08 ス ピー ド 仕様に関連す る すべての表を更新。
表 26 お よ び 表 27 か ら RLDRAM II を 削除。 表 27 に FBV パ ッ ケ ー ジ を 追加。 表 33 か ら
TDELAY_RST_RDY を 削除。 表 36 の 「MMCM_FINDUTY」 お よ び表 37 の 「PLL_FINDUTY」 を 変更。
表 46 の 「VIN」 の説明を更新。 図 3 お よ び図 4 を更新。 表 54 の注記 1 を更新。 「Interlaken 用統合
イ ン タ ーフ ェ イ ス ブ ロ ッ ク 」 お よ び 「100G Ethernet MAC お よ び PCS 用統合 イ ン タ ーフ ェ イ ス ブ
ロ ッ ク 」 の 2 つのセ ク シ ョ ン を追加。
2014 年 5 月 16 日
1.2
注記 2 を更新、IOL お よ び IOH の仕様を追加、表 9 お よ び表 10 に注記 3 と 注記 4 を追加。表 12 で、
MINI_LVDS_25 お よ び RSDS_25 について VOCM の最大値を変更、 SLVS_400 の仕様を追加。 表 13
お よ び表 14 で、 IOL と IOH の仕様を追加。 表 10 お よ び表 14 か ら POD 規格を削除。
Vivado Design Suite 2014.1 v1.06 ス ピー ド 仕様に基づいて 「AC ス イ ッ チ特性」 お よ び表 20 を更新。
表 32 の TPW_WF_NC を更新。 表 36 の 「MMCM_TFBDELAY」 を変更、 表 37 に 「PLL_FBANDWIDTH」
を追加。 表 42 お よ び表 43 の フ ォーマ ッ ト と 注記を更新。
表 49 の 注 記 を 変更。 表 50 の 「FGTHDRPCLK」 の 値 を 更新。 表 53 の FTXOUTPROGDIV お よ び
FRXOUTPROGDIV について 0.90V の値を更新、 対応す る 表 35 の FMAX を更新。 表 65 で、 「オンチ ッ
プ セ ンサーの精度」 セ ク シ ョ ン を更新、 「ゲ イ ン エ ラ ー」 の条件を削除、 注記 1 を更新、 注記 3
を追加。
表 68 で、 「TPOR」 の仕様を変更、 「FMCCK」、 「FSCCK」、 「FICAPCK」、 「FRBCCK」、 「TTAPTCK/TTCKTAP」、
「TTCKTDO」、 「FTCK」 を更新。
DS892 (v1.5) 2015 年 2 月 24 日
Preliminary 製品仕様
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56
Kintex UltraScale アーキテ ク チ ャ デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
内容
2014 年 4 月 9 日
1.1
表 1 に 「IDC」 お よ び 「IRMS」 を追加。
表 3 で、 プ ロ グ ラ ム可能な入力終端抵抗 (R) に関す る 記述を更新、 注記 4 お よ び注記 5 を追加、
「内部 VREF」 お よ び 「差動終端」 の仕様を追加。
表 8 の注記 3 を更新。
表 9 お よ び表 10 で、 「LVCMOS15」 の VOH/VOL の仕様を変更。 表 12 で、 SUB_LVDS_25 のサポー
ト を削除、 VOCM の値を変更。 替わ り に HR お よ び HP I/O バン ク の両方で SUB_LVDS がサポー ト
さ れ る 。 表 27 の SUB_LVDS_25 を 「SUB_LVDS」 に置 き 換え。
表 26 で、 -2 ス ピー ド 仕様を温度範囲に よ っ て分割、 DDR3 お よ び RLDRAM III の仕様を更新。 表
27 で、 DDR4 について -1 お よ び -3 ス ピー ド グ レー ド の最大仕様を更新。 表 27 お よ び表 28 の ス
ピー ド 仕様を更新。
FTOG ( ト グル周波数) を含む表 24 「CLB の ス イ ッ チ特性」 を削除。 TPW_WF_NC、 TPW_RF、 注記 1
の追加な ど、 表 32 を変更。 特に FREFCLK、 TMINPER_RST、 IDELAY/ODELAY チ ェ ーン精度につい
て、 表 33 を更新。 「 ク ロ ッ ク バ ッ フ ァ ーお よ びネ ッ ト ワー ク 」 セ ク シ ョ ンにあ っ たすべての表を
表 35 に置 き 換え。表 36 の MMCM_FPFDMAX を更新。表 37 の PLL_FPFDMAX お よ び PLL_TOUTDUTY
を更新。
表 46 の 「DVPPOUT」 の値を最小に変更。 表 47 の CEXT の標準値を更新。 表 49 で、 -1 ス ピー ド グ
レー ド の 16 出力分周期について FGTHQRANGE1 の最大値を増加、注記 1 お よ び注記 2 を追加。表 53
で、 TXOUTCLK/RXOUTCLK (4 つの行) の情報を更新、 注記 2、 注記 3、 注記 4 を削除。 表 54 の
TLLSKEW の値 と 単位を変更。 表 58 の注記を更新。
表 65 で、 「INL」 の最大値お よ び 「拡張温度におけ る ADC の精度」 を変更、 「オンチ ッ プ セ ンサー
の精度」 の最大値の一部を更新。
表 68 で、 「FMCCK」 を変更、 「TPOR」 の立ち上が り 時間を更新。
2013 年 12 月 10 日
1.0
ザ イ リ ン ク ス初版
Notice of Disclaimer
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スライド 1

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