日本語参考資料 最新版英語データシートはこちら 即使用可能な18ビット、±1 LSB INLの 電圧出力DAC AD5780 データシート 機能ブロック図 特長 VCC SDIN SYNC SDO VREFP AD5780 IOVCC SCLK VDD A1 R1 RFB 6.8kΩ 6.8kΩ RFB INV INPUT SHIFT REGISTER AND CONTROL LOGIC 18 DAC REG 18 18-BIT DAC VOUT 6kΩ LDAC CLR POWER-ON RESET AND CLEAR LOGIC RESET DGND VSS AGND アプリケーション VREFN 09649-001 真の 18 ビット電圧出力 DAC、±1 LSB INL 出力ノイズ・スペクトル密度: 8 nV/√Hz 直線性誤差の長時間安定性: 0.025 LSB ゲイン誤差温度係数: ±0.018 ppm/°C 出力電圧セトリング・タイム: 2.5 µs ミッドスケール・グリッチ・インパルス: 3.5 nV-sec 高精度リファレンス・バッファを内蔵 動作温度範囲: −40°C～+125°C 4 mm × 5 mm の LFCSP パッケージを採用 広い電源範囲: 最大±16.5 V 35 MHz のシュミット・トリガ付きデジタル・インターフェース 1.8 V 互換のデジタル・インターフェース 図 1. 医療計測機器 テスト機器と計測機器 工業用制御 科学計装機器と航空宇宙計装機器 データ･アクイジション･システム ゲインとオフセットのデジタル調整 電源制御 表 1.関連デバイス Part No. AD5790 AD5791 AD5781 AD5541A/AD5542A AD5760 Description 20-bit, 2 LSB accurate DAC 20-bit, 1 ppm accurate DAC 18-bit, 0.5 LSB accurate DAC 16-bit, 1 LSB accurate 5 V DAC 16-bit, 0.5 LSB accurate DAC 概要 AD57801 は、バッファなし電圧出力の真の 18 ビット DAC で、最 大 33 V の両電源で動作します。AD5780 には 5 V～VDD − 2.5 V の 正リファレンス入力範囲と VSS + 2.5 V～0 V の負リファレンス入 力範囲を入力することができます。両リファレンス入力にはバッ ファが付いているため、外付けバッファは不要です。AD5780 は 最大±1 LSB の相対精度仕様を提供し、±1 LSB DNL の最大値仕様 で単調性動作を保証しています。 このデバイスは、最大 35 MHz のクロック・レートで動作し、か つ標準 SPI、QSPI™、MICROWIRE™、DSP の各インターフェース 規格と互換性を持つ多機能 3 線式シリアル・インターフェースを 採用しています。このデバイスは、パワーオン・リセット回路を 内蔵しており、この回路がパワーアップ時に DAC 出力を０V に して既知の出力インピーダンス状態を維持するため、デバイスに 対する有効な書込みが行われるまでこの状態を維持することがで きます。このデバイスは、出力を所定の負荷状態にする出力クラ ンプ機能を内蔵しています。 1 製品のハイライト 1. 2. 3. 4. 5. 真の 18 ビット精度 広い電源範囲: 最大±16.5 V。 −40°C～+125°C の動作温度範囲。 低ノイズ: 8 nV/√Hz 低いゲイン誤差温度係数: ±0.018 ppm/°C 関連製品 出力アンプ・バッファ: AD8675、ADA4898-1、ADA4004-1 外付けリファレンス電圧: ADR445 DC/DC デザイン・ツール: ADIsimPower™ その他の関連製品については AD5780 製品ページをご覧ください。 米国特許 No. 7,884,747 と 8,089,380 により保護されています。 Rev. C アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011–2012 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD5780 データシート 目次 特長 ....................................................................................................... 1 DAC アーキテクチャ .................................................................... 19 アプリケーション ................................................................................ 1 シリアル・インターフェース ...................................................... 19 機能ブロック図 .................................................................................... 1 ハードウェア・コントロール・ピン........................................... 20 概要 ....................................................................................................... 1 内部レジスタ ................................................................................. 21 製品のハイライト ................................................................................ 1 AD5780 の特長................................................................................... 24 関連製品 ............................................................................................... 1 0 V へのパワーオン・リセット.................................................... 24 改訂履歴 ............................................................................................... 2 仕様 ....................................................................................................... 3 タイミング特性 ................................................................................ 5 絶対最大定格........................................................................................ 8 ESD の注意 ....................................................................................... 8 ピン配置およびピン機能説明............................................................. 9 代表的な性能特性 .............................................................................. 10 用語 ..................................................................................................... 18 動作原理 ............................................................................................. 19 AD5780 の設定 ............................................................................... 24 DAC の出力状態 ............................................................................ 24 出力アンプの構成.......................................................................... 24 アプリケーション情報...................................................................... 26 代表的な動作回路.......................................................................... 26 評価用ボード ................................................................................. 27 外形寸法 ............................................................................................. 28 オーダー・ガイド.......................................................................... 28 改訂履歴 3/12—Rev. B to Rev. C Changes to Data Sheet Title and added Patent 8,089,380 .....................1 2/12—Rev. A to Rev. B Deleted Linearity Compensation Section ...........................................24 12/11—Rev. 0 to Rev. A Edits to Table 2....................................................................................3 Changes to Figure 48 .........................................................................17 Changes to DAC Register Section .....................................................21 Changes to Table 10 and Table 11 ......................................................22 11/11—Revision 0: Initial Version Rev. C － 2/28 － AD5780 データシート 仕様 特に指定がない限り、VDD = 12.5 V～16.5 V、VSS = −16.5 V～−12.5 V、VREFP = 10 V、VREFN = −10 V、VCC = 2.7 V～5.5 V、IOVCC = 1.71 V～ 5.5 V、RL = 無負荷、CL = 無負荷、TMIN～TMAX。 表 2. A, B Versions1 Typ Max Parameter Min STATIC PERFORMANCE2 Resolution Integral Nonlinearity Error (Relative Accuracy) 18 −0.85 +0.85 −1 −2 −0.25 −1 +1 +2 +0.75 +1 Differential Nonlinearity Error Long-Term Linearity Error Stability3 Full-Scale Error Full-Scale Error Temperature Coefficient Zero-Scale Error Zero-Scale Error Temperature Coefficient Gain Error −3 −5.5 −10 −4.8 −10 −20.5 −19 −35 −68 0.025 ±0.95 ±0.675 ±0.45 ±0.026 ±0.325 ±0.175 ±0.225 ±0.025 +4.8 +10 +20.5 Bits LSB LSB LSB LSB LSB LSB LSB LSB LSB ppm/°C LSB LSB LSB ppm/°C Test Conditions/Comments B grade, VREFP = +10 V, VREFN = −10 V, TA = 25°C B grade, VREFx = ±10 V, +10 V, and +5 V A grade, VREFx = ±10 V, +10 V, and +5 V B grade, VREFx = ±10 V, +10 V, and +5 V A grade, VREFx = ±10 V, +10 V, and +5 V After 750 hours at TA = 135°C VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V VREFP = +10 V, VREFN = −10 V VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V VREFP = +10 V, VREFN = −10 V VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V VREFP = +10 V, VREFN = −10 V +19 +35 +68 ppm FSR ppm FSR ppm FSR ppm/°C % VREFP 2.5 V µs 3.5 8 8 1.1 µs nV/√Hz nV/√Hz µV p-p Midscale Glitch Impulse4 14 3.5 4 nV-sec nV-sec nV-sec 10 V step to 0.02%, using the ADA4898-1 buffer in unity-gain mode 500 code step to ±1 LSB4 At 1 kHz, DAC code = midscale At 10 kHz, DAC code = midscale DAC code = midscale, 0.1 Hz to 10 Hz bandwidth VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V MSB Segment Glitch Impulse4 14 3.5 4 57 nV-sec nV-sec nV-sec nV-sec VREFP = +10 V, VREFN = −10 V, see Figure 43 VREFP = 10 V, VREFN = 0 V, see Figure 44 VREFP = 5 V, VREFN = 0 V, see Figure 45 On removal of output ground clamp 0.27 3.4 6 nV-sec kΩ kΩ Gain Error Temperature Coefficient R1, RFB Matching OUTPUT CHARACTERISTICS Output Voltage Range Output Voltage Settling Time Output Noise Spectral Density Output Voltage Noise Output Enabled Glitch Impulse Digital Feedthrough DC Output Impedance (Normal Mode) DC Output Impedance (Output Clamped to Ground) Rev. C ±2.3 ±1.9 ±0.9 ±0.018 0.015 +3 +0.5 +10 Unit VREFN － 3/28 － AD5780 データシート Parameter REFERENCE INPUTS VREFP Input Range VREFN Input Range Input Bias Current Min 5 VSS + 2.5 −20 −4 Input Capacitance LOGIC INPUTS Input Current5 Input Low Voltage, VIL Input High Voltage, VIH Pin Capacitance LOGIC OUTPUT (SDO) Output Low Voltage, VOL Output High Voltage, VOH High Impedance Leakage Current High Impedance Output Capacitance POWER REQUIREMENTS VDD VSS VCC IOVCC IDD ISS ICC IOICC DC Power Supply Rejection Ratio AC Power Supply Rejection Ratio A, B Versions1 Typ Max −0.63 −0.63 VDD − 2.5 0 +20 +4 1 −1 Unit Test Conditions/Comments V V nA TA = 0°C to 105°C pF VREFP, VREFN +1 0.3 × IOVCC µA V V pF IOVCC = 1.71 V to 5.5 V IOVCC = 1.71 V to 5.5 V 0.4 V V µA pF 0.7 × IOVCC 5 IOVCC − 0.5 ±1 3 IOVCC = 1.71 V to 5.5 V, sinking 1 mA IOVCC = 1.71 V to 5.5 V, sourcing 1 mA All digital inputs at DGND or IOVCC 7.5 VDD − 33 2.7 1.71 10.3 −10 600 52 ±7.5 ±1.5 90 90 VSS + 33 −2.5 5.5 5.5 14 −14 900 140 V V V V mA mA µA µA µV/V µV/V dB dB IOVCC ≤ VCC SDO disabled ∆VDD ± 10%, VSS = −15 V ∆VSS ± 10%, VDD = 15 V ∆VDD ± 200 mV, 50 Hz/60 Hz, VSS = −15 V ∆VSS ± 200 mV, 50 Hz/60 Hz, VDD = 15 V 温度範囲: −40°C～+125°C、typ 値条件: TA = 25°C、VDD = +15 V、VSS = −15 V、VREFP = +10 V、VREFN = −10 V。 AD8675ARZ 出力バッファを使用して性能をキャラクタライズ。 3 直線性誤差は INL 誤差と DNL 誤差を意味します。いずれのパラメータも規定時間経過後に規定量だけドリフトすることが予想されます。 4 AD5780 はユニティ・ゲイン・モードに設定され、出力に RC ローパス・フィルタを使用しています。 R = 300 Ω、C = 143 pF (出力バッファから見た合計容量および 端子容量など)。 5 各ロジック・ピンに流入する電流。 1 2 Rev. C － 4/28 － AD5780 データシート タイミング特性 特に指定のない限り、VCC = 2.7～5.5 V;すべての仕様は TMIN～TMAX で規定。 表 3. t2 t3 t4 Limit1 IOVCC = 1.71 V to 3.3 V IOVCC = 3.3 V to 5.5 V 40 28 92 60 15 10 9 5 5 5 Unit ns min ns min ns min ns min ns min Test Conditions/Comments SCLK cycle time SCLK cycle time (readback and daisy-chain modes) SCLK high time SCLK low time SYNC to SCLK falling edge setup time t5 2 2 ns min SCLK falling edge to SYNC rising edge hold time t6 48 40 ns min Minimum SYNC high time t7 8 6 ns min SYNC rising edge to next SCLK falling edge ignore t8 t9 t10 9 12 13 7 7 10 ns min ns min ns min Data setup time Data hold time LDAC falling edge to SYNC falling edge t11 20 16 ns min SYNC rising edge to LDAC falling edge t12 14 11 ns min LDAC pulse width low t13 130 130 ns typ LDAC falling edge to output response time t14 130 130 ns typ SYNC rising edge to output response time (LDAC tied low) t15 50 50 ns min CLR pulse width low t16 140 140 ns typ CLR pulse activation time t17 0 0 ns min SYNC falling edge to first SCLK rising edge t18 65 60 ns max SYNC rising edge to SDO tristate (CL = 50 pF) t19 t20 62 0 45 0 ns max ns min SCLK rising edge to SDO valid (CL = 50 pF) SYNC rising edge to SCLK rising edge ignore t21 35 35 ns typ RESET pulse width low t22 150 150 ns typ RESET pulse activation time Parameter t12 1 2 すべての入力信号は tR = tF = 1 ns/V (IOVCC の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 最大 SCLK 周波数は、書込モードでは 35 MHz に、リードバック・モードとディジーチェーン・モード では 16 MHz に、それぞれなります。 Rev. C － 5/28 － AD5780 データシート t7 t1 SCLK 1 2 24 t2 t3 t6 t5 t4 SYNC t9 t8 SDIN DB23 DB0 t10 t12 t11 LDAC t13 VOUT t14 VOUT t15 CLR t16 VOUT t21 RESET 09649-002 t22 VOUT 図 2.書込みモードのタイミング図 t1 t17 SCLK 1 2 24 t3 t6 t20 t7 1 2 24 t2 t5 t17 t5 t4 SYNC SDIN t9 DB23 DB0 INPUT WORD SPECIFIES REGISTER TO BE READ NOP CONDITION t18 t19 DB23 SDO REGISTER CONTENTS CLOCKED OUT 図 3.リードバック・モードのタイミング図 Rev. C － 6/28 － DB0 09649-003 t8 AD5780 データシート SCLK t20 t1 t17 1 2 t3 t6 26 25 24 48 t2 t5 t4 SYNC t9 t8 DB23 DB0 DB23 DB0 INPUT WORD FOR DAC N – 1 INPUT WORD FOR DAC N t19 SDO DB23 DB0 DB23 DB0 INPUT WORD FOR DAC N UNDEFINED 図 4.ディジーチェーン・モードのタイミング図 Rev. C － 7/28 － t18 09649-004 SDIN AD5780 データシート 絶対最大定格 特に指定のない限り、TA = 25 °C。最大 100 mA までの過渡電流で は SCR ラッチ・アップは生じません。 表 4. Parameter VDD to AGND VSS to AGND VDD to VSS VCC to DGND IOVCC to DGND Digital Inputs to DGND VOUT to AGND VREFP to AGND VREFN to AGND DGND to AGND Operating Temperature Range, TA Industrial Storage Temperature Range Maximum Junction Temperature, TJ max Power Dissipation LFCSP Package θJA Thermal Impedance Lead Temperature Soldering ESD (Human Body Model) Rev. C Rating −0.3 V to +34 V −34 V to +0.3 V −0.3 V to +34 V −0.3 V to +7 V −0.3 V to VCC + 3 V or +7 V (whichever is less) −0.3 V to IOVCC + 0.3 V or +7 V (whichever is less) −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V VSS − 0.3 V to +0.3 V −0.3 V to +0.3 V 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 このデバイスは、1.6 kV の ESD 定格を持ち、ESD に敏感な高性能 集積回路です。取り扱いと組み立てでは適切な注意が必要です。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 −40°C to +125°C −65°C to +150°C 150°C (TJ max − TA)/θJA 31.0°C/W JEDEC industry standard J-STD-020 1.6 kV － 8/28 － AD5780 データシート 24 INV 23 DNC 22 DNC 21 DNC 20 RFB ピン配置およびピン機能説明 1 2 3 4 5 6 7 AD5780 TOP VIEW (Not to Scale) 19 18 17 16 15 14 13 AGND VSS VSS VREFN DGND SYNC SCLK NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. NEGATIVE ANALOG SUPPLY CONNECTION (VSS). A VOLTAGE IN THE RANGE OF –16.5 V TO –2.5 V CAN BE CONNECTED. VSS SHOULD BE DECOUPLED TO AGND. THE PADDLE CAN BE LEFT ELECTRICALLY UNCONNECTED PROVIDED THAT A SUPPLY CONNECTION IS MADE AT THE VSS PINS. IT IS RECOMMENDED THAT THE PADDLE BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 09649-005 VCC 8 IOVCC 9 DNC 10 SDO 11 SDIN 12 VOUT VREFP VDD RESET VDD CLR LDAC 図 5.ピン配置 表 5.ピン機能の説明 ピン番号 記号 説明 1 2 3、5 VOUT VREFP VDD アナログ出力電圧。 4 6 RESET CLR アクティブ・ローのリセット。このピンをアサートすると、AD5780 はパワーオン状態に戻ります。 7 LDAC アクティブ・ローのロード DAC ロジック入力。DACレジスタの更新に使われ、DACレジスタが更新されるとアナログ 出力が変化します。このピンをロー・レベルに固定すると、出力がSYNCの立上がりエッジで更新されます。書込みサイ クルでLDACをハイ・レベルにすると、入力レジスタが更新されますが、出力の更新はLDACの立下がりエッジまで待た されます。LDACピンは未接続のままにしないでください。 8 9 VCC IOVCC デジタル電源。電圧範囲は 2.7 V～5.5 V。VCC ピンは DGND にデカップリングする必要があります。 10、21、 22、23 11 12 DNC 接続なし。これらのピンは接続しないでください。 SDO SDIN シリアル・データ出力。 13 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力されます。デ ータは最大 35 MHz のレートで転送できます。 14 SYNC レベル・トリガの制御入力(アクティブ・ロー)。これは、入力データに対するフレーム同期信号です。SYNCがロー・レ ベルになると、入力シフトレジスタがイネーブルされ、データは後続のクロックの立下がりエッジで入力されます。 DACは、SYNCの立上がりエッジで更新されます。 15 16 17、18 DGND VREFN VSS デジタル回路のグラウンド基準ピン。 19 20 24 EPAD AGND RFB INV VSS Rev. C 正のリファレンス電圧入力。5 V～VDD − 2.5 V の電圧範囲をこのピンへ接続することができます。 正のアナログ電源接続。7.5 V～16.5 V の電圧範囲をこのピンへ接続することができます。VDD ピンは AGND にデカップ リングする必要があります。 アクティブ・ロー入力。このピンをアサートすると、DAC レジスタはユーザ指定値に設定され(表 12 参照)、DAC 出力 が更新されます。出力値は、使用される DAC レジスタ・コーディング(バイナリまたは 2 の補数)に依存します。 デジタル・インターフェース電源。デジタル・スレッショールド・レベルは、このピンに入力される電圧を基準としま す。電圧範囲は 1.71 V～5.5 V。 シリアル・データ入力。このデバイスは、24 ビットの入力シフトレジスタを内蔵しています。データは、シリアル・ク ロック入力の立下がりエッジでレジスタに入力されます。 負のリファレンス電圧入力。 負のアナログ電源接続。-16.5 V～-2.5 V の電圧範囲をこのピンへ接続することができます。VSS は AGND にデカップリン グする必要があります。 アナログ回路のグラウンド基準ピン。 外付けアンプの帰還接続。詳細については、AD5780 の特長のセクションを参照してください。 外付けアンプに対する反転入力接続。詳細については、AD5780 の特長のセクションを参照してください。 負のアナログ電源接続 (VSS)。-16.5 V～-2.5 V の電圧範囲をこのピンへ接続することができます。VSS は AGND にデカッ プリングする必要があります。電源接続が VSS ピンで行われる場合は、このパドルを電気的に接続しないでおくことが できます。熱性能強化のために、パドルを銅プレーンへ熱的に接続することが推奨されます。 － 9/28 － AD5780 データシート 代表的な性能特性 0.4 0.4 AD8675 OUTPUT BUFFER TA = 25°C 0.3 AD8675 OUTPUT BUFFER TA = 25°C 0.3 0.2 0.2 0.1 0 INL (LSB) 0 –0.1 –0.1 –0.2 –0.3 –0.4 –0.2 –0.5 VREFP = +10V VREFN = –10V VDD = +15V VSS = –15V –0.4 0 50000 100000 150000 200000 250000 300000 DAC CODE –0.7 0.5 0.4 0.4 0.3 0.3 0.2 0.2 DNL (LSB) INL (LSB) 50000 100000 150000 200000 250000 300000 図 9.DAC コード対積分非直線性誤差、5 V 範囲 X2 ゲイン・モード AD8675 OUTPUT BUFFER TA = 25°C 0.5 0 DAC CODE 図 6.DAC コード対積分非直線性誤差、±10 V 範囲 0.6 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V –0.6 09649-006 –0.3 09649-009 INL (LSB) 0.1 0.1 0 AD8675 OUTPUT BUFFER TA = 25°C 0.1 0 –0.1 –0.1 VREFP = +10V VREFN = 0V VDD = +15V VSS = –15V –0.4 0 50000 100000 150000 200000 250000 300000 DAC CODE –0.2 VREFP = +10V VREFN = –10V VDD = +15V VSS = –15V –0.3 09649-007 –0.3 –0.4 0 50000 150000 100000 200000 250000 300000 DAC CODE 09649-010 –0.2 図 7.DAC コード対積分非直線性誤差、10 V 範囲 図 10.DAC コード対微分非直線性誤差、±10 V 範囲 0.8 AD8675 OUTPUT BUFFER TA = 25°C 0.6 0.7 AD8675 OUTPUT BUFFER TA = 25°C 0.4 0.5 0.3 0 DNL (LSB) –0.2 –0.4 –0.6 0 50000 100000 150000 200000 250000 300000 DAC CODE VREFP = +10V VREFN = 0V VDD = +15V VSS = –15V –0.5 09649-008 –1.0 –0.1 –0.3 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V –0.8 0.1 –0.7 0 50000 100000 150000 200000 250000 300000 DAC CODE 図 8.DAC コード対積分非直線性誤差、5 V 範囲 図 11.DAC コード対微分非直線性誤差、10 V 範囲 Rev. C － 10/28 － 09649-011 INL (LSB) 0.2 AD5780 データシート 0.40 0.4 0.35 0.3 0.30 DNL ERROR (LSB) 0.5 0.1 0 –0.1 0.25 0.20 0.15 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER TA = 25°C 0.10 0 50000 100000 150000 200000 250000 300000 DAC CODE 0 –0.05 –40 09649-012 –0.3 –20 0 20 40 60 80 100 16.0 16.5 TEMPERATURE (°C) 図 15.微分非直線性誤差の温度特性 図 12.DAC コード対微分非直線性誤差、5 V 範囲 0.4 0.6 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER TA = 25°C 0.5 0.3 INL MAX 0.2 INL ERROR (LSB) 0.4 0.3 DNL (LSB) VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER 0.05 –0.2 –0.4 ±10V SPAN MIN DNL +10V SPAN MIN DNL +5V SPAN MIN DNL 09649-015 DNL (LSB) 0.2 ±10V SPAN MAX DNL +10V SPAN MAX DNL +5V SPAN MAX DNL 0.2 0.1 0.1 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUTBUFFER 0 –0.1 0 –0.2 –0.1 –0.3 0 50000 100000 150000 200000 250000 –0.4 12.5 09649-013 –0.2 300000 DAC CODE ±10V SPAN MAX INL +10V SPAN MAX INL +5V SPAN MAX INL 14.0 14.5 15.0 15.5 図 16.電源電圧対積分非直線性誤差、±10 V 範囲 0.4 ±10V SPAN MIN INL +10V SPAN MIN INL +5V SPAN MIN INL INL MAX 0.2 INL ERROR (LSB) 0.5 INL ERROR (LSB) 13.5 VDD/|VSS| (V) 図 13.DAC コード対微分非直線性誤差、5 V 範囲 X2 ゲイン・モード 0.7 13.0 09649-016 INL MIN 0.3 0.1 0 TA = 25°C VREFP = 5V VREFN = 0V AD8675 OUTPUTBUFFER –0.2 INL MIN –0.1 –0.3 –20 0 20 40 60 80 TEMPERATURE (°C) 100 –0.6 7.5 09649-014 –0.5 –40 VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER 9.5 10.5 11.5 12.5 13.5 14.5 15.5 VDD/|VSS| (V) 図 17.電源電圧対積分非直線性誤差、5 V 範囲 図 14.積分非直線性誤差の温度特性 Rev. C 8.5 － 11/28 － 16.5 09649-017 –0.4 AD5780 データシート 0.35 4 TA = 25°C VREFP = 5V VREFN = 0V AD8675 OUTPUT BUFFER DNL MAX ZERO-SCALE ERROR (LSB) 3 DNL ERROR (LSB) 0.25 0.20 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER 0.15 0.10 0.05 13.0 13.5 14.0 14.5 15.0 15.5 16.0 16.5 0 VDD/|VSS| (V) –2 7.5 09649-018 –0.05 12.5 1 –1 DNL MIN 0 2 8.5 9.5 10.5 11.5 12.5 図 18.電源電圧対微分非直線性誤差、±10 V 範囲 14.5 15.5 16.5 図 21.電源電圧対ゼロスケール誤差、5 V 範囲 0.35 0 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER DNL MAX 0.30 –0.1 0.20 MIDSCALE ERROR (LSB) 0.25 DNL ERROR (LSB) 13.5 VDD/|VSS| (V) 09649-021 0.30 TA = 25°C VREFP = 5V VREFN = 0V AD8675 OUTPUT BUFFER 0.15 0.10 0.05 –0.2 –0.3 –0.4 –0.5 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 VDD/|VSS| (V) –0.6 12.5 09649-019 –0.05 7.5 15.0 15.5 16.0 16.5 1.5 0.1 0 –0.1 –0.2 1.0 0.5 0 –0.5 –1.0 –0.3 –1.5 –0.4 13.0 13.5 14.0 14.5 15.0 15.5 16.0 16.5 VDD/|VSS| (V) –2.0 7.5 09649-020 –0.5 12.5 TA = 25°C VREFP = 5V VREFN = 0V AD8675 OUTPUT BUFFER 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 VDD/|VSS| (V) 図 23.電源電圧対ミッドスケール誤差、5 V 範囲 図 20.電源電圧対ゼロスケール誤差、±10 V 範囲 － 12/28 － 09649-023 MIDSCALE ERROR (LSB) ZERO-SCALE ERROR (LSB) 14.5 2.0 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER 0.2 Rev. C 14.0 図 22.電源電圧対ミッドスケール誤差、±10 V 範囲 0.5 0.3 13.5 VDD/|VSS| (V) 図 19.電源電圧対微分非直線性誤差、5 V 範囲 0.4 13.0 09649-022 DNL MIN 0 AD5780 データシート 1.50 0.50 1.45 1.40 0.35 1.35 GAIN ERROR (LSB) 0.30 0.25 0.20 0.15 1.30 1.25 1.20 1.15 1.10 0.10 TA = 25°C V = 5V 1.05 VREFP = 0V REFN AD8675 OUTPUT BUFFER 1.00 7.5 8.5 9.5 10.5 11.5 0 12.5 13.0 13.5 14.0 14.5 15.0 15.5 16.0 16.5 VDD/|VSS| (V) 09649-024 0.05 図 24.電源電圧対フルスケール誤差、±10 V 範囲 15.5 16.5 INL MAX 0.2 0.5 0.1 0 INL ERROR (LSB) –0.5 –1.0 –1.5 0 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –0.1 –0.2 –2.0 INL MIN –0.3 8.5 9.5 10.5 11.5 12.5 13.5 14.5 15.5 16.5 VDD/|VSS| (V) –0.4 5.0 09649-025 –3.0 7.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0 10.0 VREFP /|VREFN | (V) 図 25.電源電圧対フルスケール誤差、5 V 範囲 図 28.リファレンス電圧対積分非直線性誤差 0.35 0.25 5.5 09649-028 FULL-SCALE ERROR (LSB) 14.5 0.3 TA = 25°C VREFP = 5V VREFN = 0V AD8675 OUTPUT BUFFER –2.5 0.30 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER INL MAX 0.25 0.20 DNL ERROR (LSB) GAIN ERROR (LSB) 13.5 図 27.電源電圧対ゲイン誤差、5 V 範囲 1.5 1.0 12.5 VDD/|VSS| (V) 09649-029 FULL-SCALE ERROR (LSB) 0.40 TA = 25°C VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER 09649-027 0.45 0.15 0.05 –0.05 0.15 0.10 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER 0.05 –0.15 13.0 13.5 14.0 14.5 15.0 15.5 16.0 VDD/|VSS| (V) 16.5 –0.05 5.0 09649-026 –0.25 12.5 5.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 VREFP /|VREFN | (V) 図 29.リファレンス電圧対微分非直線性誤差 図 26.電源電圧対ゲイン誤差、±10 V 範囲 Rev. C INL MIN 0 － 13/28 － AD5780 データシート –1.0 0 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –1.1 –1.2 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –0.10 GAIN ERROR (LSB) ZERO-SCALE ERROR (LSB) –0.05 –0.15 –0.20 –0.25 –1.3 –1.4 –1.5 –1.6 –1.7 –0.30 –1.8 –0.35 5.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0 VREFP /|VREFN | (V) –2.0 5.0 09649-030 –0.40 5.0 5.5 1.8 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER FULL-SCALE ERROR (LSB) 8.0 8.5 9.0 9.5 10.0 ±10V SPAN +10V SPAN +5V SPAN –0.5 –0.6 –0.7 –0.8 1.4 1.2 1.0 0.8 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 10.0 VREFP /|VREFN | (V) 0.6 –40 0 20 40 60 80 100 TEMPERATURE (°C) 図 34.フルスケール誤差の温度特性 図 31.リファレンス電圧対ミッドスケール誤差 0.6 TA = 25°C VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER 1.7 –20 09649-034 5.5 09649-031 –1.0 5.0 VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER ±10V SPAN +10V SPAN +5V SPAN 0.4 0.2 MIDSCALE ERROR (LSB) 1.5 1.3 1.1 0 –0.2 –0.4 –0.6 –0.8 0.9 0.7 5.0 5.5 6.0 6.5 7.0 7.5 8.0 8.5 9.0 9.5 VREFP /|VREFN | (V) 10.0 09649-032 –1.0 VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –1.2 –40 –20 0 20 40 60 80 TEMPERATURE (°C) 図 32.リファレンス電圧対フルスケール誤差 図 35.ミッドスケール誤差の温度特性 － 14/28 － 100 09649-035 MIDSCALE ERROR (LSB) 7.5 1.6 –0.4 –0.9 FULL-SCALE ERROR (LSB) 7.0 図 33.リファレンス電圧対ゲイン誤差 –0.2 Rev. C 6.5 VREFP /|VREFN | (V) 図 30.リファレンス電圧対ゼロスケール誤差 –0.3 6.0 09649-033 –1.9 AD5780 データシート 1.0 0.5 0.008 IDD 0.006 0 0.004 –0.5 IDD/ISS (mA) –1.0 –1.5 0.002 0 –0.002 –0.004 –2.0 –0.006 VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –20 0 20 40 60 80 100 TEMPERATURE (°C) –0.010 –20 –15 図 36.ゼロスケール誤差の温度特性 0 VOUT (V) 0 –2.0 15 20 –4 –3.0 –6 –8 VDD = +15V VSS = –15V AD8675 OUTPUT BUFFER –3.5 0 20 40 60 80 VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V ADA4808-1 BUFFERED LOAD = 10MΩ || 20pF –2 –2.5 –10 –1 09649-037 GAIN ERROR (LSB) –1.5 100 TEMPERATURE (°C) 0 1 2 3 4 5 TIME (µs) 図 40.立上がりフルスケール電圧ステップ 図 37.ゲイン誤差の温度特性 6 TA = 25°C 800 700 600 IOVCC = 5V, LOGIC VOLTAGE INCREASING IOVCC = 5V, LOGIC VOLTAGE DECREASING IOVCC = 3V, LOGIC VOLTAGE INCREASING IOVCC = 3V, LOGIC VOLTAGE DECREASING VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V ADA4808-1 BUFFERED LOAD = 10MΩ || 20pF 4 2 0 VOUT (V) 900 IOICC (µA) 10 4 2 –20 0 5 VDD/VSS (V) 6 –1.0 –4.0 –40 –5 図 39.電源電圧対電源電流 ±10V SPAN +10V SPAN +5V SPAN –0.5 –10 09649-039 –3.0 –40 ISS –0.008 09649-036 –2.5 09649-040 ZERO-SCALE ERROR (LSB) 0.010 ±10V SPAN +10V SPAN +5V SPAN 500 400 –2 –4 300 –6 200 –8 0 1 2 3 4 LOGIC INPUT VOLTAGE (V) 5 6 –10 –1 09649-038 0 1 2 3 4 TIME (µs) 図 41.立下がりフルスケール電圧ステップ 図 38.ロジック入力電圧対 IOICC Rev. C 0 － 15/28 － 5 09649-041 100 AD5780 データシート 6 10 VREFP = 5V VREFN = 0V UNITY-GAIN MODE ADA4898-1 OUTPUT BUFFER RC LOW-PASS FILTER 9 5 OUTPUT GLITCH (nV-s) 8 7 5 4 3 VREFP = +10V VREFN = –10V RC LOW-PASS FILTER UNITY-GAIN MODE ADA4898-1 OUTPUT BUFFER 0 –1 0 1 2 3 4 3 2 1 5 TIME (µs) 0 16384 65536 114688 163840 212992 262144 311296 360448 409600 458752 507904 557056 606208 655360 704512 753664 802816 851968 901120 950272 999424 1 09649-042 2 4 09649-047 VOUT (mV) 6 NEGATIVE POSITIVE CODE 図 42.500 コード・ステップのセトリング・タイム 図 45.VREF = 5 V での 6 MSB セグメント グリッチ・エネルギー NEGATIVE VREFP = +10V POSITIVE VREFN = –10V UNITY-GAIN MODE ADA4898-1 OUTPUT BUFFER 20 RC LOW-PASS FILTER POSITIVE NEGATIVE CODE CHANGE CODE CHANGE 55 15 35 ±10V SPAN +10V SPAN +5V SPAN 45 OUTPUT GLITCH (mV) OUTPUT GLITCH (nV-s) 25 10 5 25 15 5 –1 0 2 1 3 TIME (µs) 図 43.VREF = ±10 V での 6 MSB セグメント グリッチ・エネルギー 4.0 3.0 800 OUTPUT VOLTAGE (nV) OUTPUT GLITCH (nV-s) 3.5 図 46.±10 V でのミッドスケール・ピーク to ピーク・グリッチ NEGATIVE POSITIVE VREFP = 10V VREFN = 0V UNITY-GAIN MODE ADA4898-1 OUTPUT BUFFER RC LOW-PASS FILTER 2.5 2.0 1.5 1.0 TA = 25°C VDD = +15V 600 VSS = –15V VREFP = +10V VREFN = –10V 400 0 –200 0 –600 0 09649-044 16384 65536 114688 163840 212992 262144 311296 360448 409600 458752 507904 557056 606208 655360 704512 753664 802816 851968 901120 950272 999424 –400 1 2 3 4 5 6 TIME (Seconds) 7 8 9 図 47.電圧出力ノイズ、0.1 Hz～10 Hz 帯域幅 図 44.VREF = 10 V での 6 MSB セグメント グリッチ・エネルギー Rev. C MIDSCALE CODE LOADED OUTPUT UNBUFFERED 200 0.5 CODE 09649-046 –25 － 16/28 － 10 09649-045 CODE –15 09649-043 0 16384 49152 81920 114688 147456 180224 212992 245760 278528 311296 344064 376832 409600 442368 475136 507904 540672 573440 606208 638976 671744 704512 737280 770048 802816 835584 868352 901120 933888 966656 999424 1032192 –5 AD5780 データシート 200 VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V UNITY GAIN ADA4898-1 180 160 OUTPUT VOLTAGE (mV) NSD (nV/√Hz) 100 10 140 120 100 80 60 40 20 1 10 100 1k FREQUENCY (Hz) 10k 09649-055 1 0.1 1 2 3 4 5 TIME (µs) 図 49.出力クランプなしのグリッチ・インパルス 図 48.ノイズ・スペクトル密度の周波数特性 Rev. C 0 － 17/28 － 6 09649-048 0 –20 AD5780 データシート 用語 相対精度 相対精度すなわち積分非直線性(INL)は、DAC 伝達関数の上下両 端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。INL 誤 差(typ)対コードのプロットを図 6 に示します。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測定 された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB の微分非直線性の規定により、単調性が保証されます。この DAC は単調性が保証されています。DNL 誤差(typ)対コードのプロット を図 10 に示します。 直線性誤差長時間安定性 直線性誤差長時間安定性は、長時間での DAC 直線性の安定度を表 わします。周囲温度を上げた 500 時間と 1000 時間に対して LSB 数で規定されます。 ゼロスケール誤差 ゼロスケール誤差は、ゼロスケール・コード(0x00000)を DAC レ ジスタにロードしたときの出力誤差として測定されます。理論的 には出力電圧は VREFN である必要があります。ゼロスケール誤差 は LSB 数で表わされます。 ゼロスケール誤差の温度係数 ゼロスケール誤差温度係数は、温度変化に対するゼロスケール誤 差の変化を意味し、ppm FSR/°C で表されます。 フルスケール誤差 フルスケール誤差は、フルスケール・コード(0x3FFFF)を DAC レ ジスタにロードしたときの出力誤差として測定されます。理論的 には、出力電圧は VREFP − 1 LSB である必要があります。フルスケ ール誤差は LSB 数で表わされます。 フルスケール誤差温度係数 フルスケール誤差温度係数は、温度変化に対するフルスケール誤 差の変化を意味し、ppm FSR/°C で表されます。 ゲイン誤差 ゲイン誤差は DAC のスパン誤差を表します。理論値からの実際 の DAC 伝達特性の傾きの差をフルスケール範囲の ppm 値で表し たものです。 出力電圧セトリング・タイム 規定の電圧変化に対して、出力電圧が規定のレベルまでに安定す るために要する時間を表します。高速セトリング・アプリケーシ ョンの場合、AD5780 の 3.4 kΩ 出力インピーダンスから負荷をバ ッファするために高速バッファ・アンプが必要です。この場合、 セトリング・タイムを決めるのがこのアンプになります。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、DAC レジス タ内の入力コードが変化したときに、アナログ出力に混入するイ ンパルスを表します。これは nV-sec で表すグリッチの面積として 規定され、主要キャリ変化時に、デジタル入力コードが 1 LSB だ け変化したときに測定されます(図 49 参照)。 出力イネーブル時グリッチ・インパルス これは、DAC 出力でグラウンドへのクランプを除いたときに、ア ナログ出力に混入するインパルスを表します。グリッチの面積を 表す単位 nV-sec で表わされます(図 49 参照)。 デジタル・フィードスルー デジタル・フィードスルーは、DAC 出力の更新が行われていない ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ れるインパルスを表します。nV-sec で規定され、データ・バス上 でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ ット 1 への変化、またはその逆の変化のときに測定されます。 全高調波歪み(THD) 総合高調波歪みは、DAC 出力の高調波の rms 値総和と基本波の比 です。2 次～5 次高調波のみを含みます。 DC 電源除去比 DC 電源除去比は、DAC へ加えた電源の DC 変化に対応する出力 電圧の除去能力を表わします。電源電圧の与えられた DC 変化に 対して測定され、µV/V で表わされます。 AC 電源除去比(AC PSRR) AC 電源除去比は、DAC へ加えた電源の AC 変化に対応する出力 電圧の除去能力を表わします。電源電圧の与えられた振幅と周波 数の変化に対して測定され、デシベルで表わされます。 ゲイン誤差の温度係数 ゲイン誤差温度係数は、温度変化に対するゲイン誤差の変化を表 し、ppm FSR/°C で表されます。 ミッドスケール誤差 ミッドスケール誤差は、ミッドスケール・コード(0x20000)を DAC レジスタにロードしたときの出力誤差を表わします。理論的 には、出力電圧は(VREFP − VREFN)/2 + VREFN である必要があります。 ミッドスケール誤差は LSB 数で表わされます。 Rev. C － 18/28 － AD5780 データシート 動作原理 R 2R VREFP R R VOUT 2R 2R ... 2R 2R 2R ... 2R S0 S1 ... S11 E62 E61... E0 VREFN 12-BIT R-2R LADDER DAC アーキテクチャ SIX MSBs DECODED INTO 63 EQUAL SEGMENTS 09649-049 AD5780 は高精度、高速セトリング、18 ビット、シリアル入力、 電圧出力の 1 チャンネル DAC です。このデバイスは 7.5 V～16.5 V の VDD 電源と、-16.5 V ～-2.5 V の VSS 電源で動作します。データ は、3 線式のシリアル・インターフェースを使って 24 ビット・ワ ード・フォーマットで AD5780 に書込まれます。AD5780 は、 DAC 出力をゼロにし、かつ VOUT ピンを約 6 kΩ の内蔵抵抗を介し て AGND にクランプしてパワーアップするパワーオン・リセット 回路を採用しています。 図 50.DAC ラダー構造シリアル・インターフェース AD5780 のアーキテクチャは、2 つの一致した DAC セクションか ら構成されています。簡略化した回路図を図 50 に示します。18 ビット・データ・ワードの上位 6 ビットはデコードされて、63 個 の スイッチ(E0～E62)を駆動します。これらの各スイッチは、63 個の一致した抵抗の 1 つをバッファ付き VREFP またはバッファ付き VREFN 電圧に接続します。データ・ワードの残りの 12 ビットは、12 ビット電圧モード R-2R ラダー回路のスイッチ(S0～S11)を駆動しま す。 シリアル・インターフェース AD5780 は、SPI、QSPI、MICROWIRE、大部分のDSPの各インタ ーフェース規格と互換性を持つ 3 線式シリアル・インターフェー ス(SYNC 、SCLK、SDIN)を内蔵しています (タイミング図につい ては図 2 参照)。 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅です。データは、シリアル・ク ロック入力SCLK (最大 35 MHz)の制御のもとで 24 ビット・ワー ドとしてMSBファーストでデバイスに入力されます。入力レジス タは、R/Wビット、3 ビットのアドレス・ビット、20 ビットのデー タビットで構成されています(表 6 参照)。図 2 に、動作タイミン グ図を示します。 表 6.入力シフトレジスタのフォーマット MSB LSB DB23 R/W DB22 DB21 Register address DB20 表 7.入力シフトレジスタのデコーディング R/W X1 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 0 Register Address 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 Description No operation (NOP). Used in readback operations. Write to the DAC register. Write to the control register. Write to the clearcode register. Write to the software control register. Read from the DAC register. Read from the control register. Read from the clearcode register. X = don’t care。 Rev. C － 19/28 － DB19 to DB0 Register data AD5780 データシート スタンドアロン動作 このシリアル・インターフェースは、連続および非連続シリア ル・クロックで動作します。正しいクロック・サイクル数 間、SYNCをロー・レベルに維持することが可能な場合にのみ、 連続SCLKソースを使用することができます。 CONTROLLER DATA OUT ゲーティド・クロック・モードでは、所定数のクロック・サイク ルを含むバースト・クロックを使い、最終クロックの後にSYNC をハイ・レベルにしてデータをラッチする必要がありま す。SYNCの最初の立下がりエッジで書込みサイクルが開始され ます。SYNCをハイ・レベルに戻す前に、24 個の立下がりクロッ ク・エッジをSCLKに入力する必要があります。24 番目の立下が りSCLKエッジの前にSYNCをハイ・レベルにすると、書込まれた データは無効になります。SYNCをハイ・レベルにする前に、24 個より多くの立下がりSCLKエッジを入力した場合も、入力デー タは無効になります。 正しいクロック・サイクル数間、SYNCをロー・レベルに維持す ることが可能な場合にのみ、連続SCLKソースを使用することが できます。ゲーティド・クロック・モードでは、所定数のクロッ ク・サイクルを含むバースト・クロックを使い、最終クロックの 後にSYNCをハイ・レベルにしてデータをラッチする必要があり ます。 すべてのディジーチェーン・シーケンスで、DACレジスタへの書 込みと他のレジスタへの書込みをミックスすることはできません。 ディジーチェーン接続されたデバイスに対するすべての書込みは、 DACレジスタへの書込みか、またはコントロール・レジスタ、ク リア・コード・レジスタ、ソフトウェア・コントロール・レジス タへの書込みである必要があります。 Rev. C SDIN SERIAL CLOCK SCLK CONTROL OUT SYNC DATA IN SDO SDIN AD5780* SCLK SYNC SDO 入力シフトレジスタは、SYNCの立上がりエッジで更新されます。 次のシリアル転送を行うときは、SYNCをロー・レベルに戻す必 要があります。シリアル・データ転送の終了後、データは自動的 に入力シフトレジスタからアドレス指定されたレジスタへ転送さ れます。書込みサイクルが完了した後、SYNCがハイ・レベルの 間にLDACをロー・レベルにすることにより、出力を更新するこ とができます。 SDIN AD5780* SCLK SYNC SDO *ADDITIONAL PINS OMITTED FOR CLARITY. 09649-050 ディジーチェーン動作 複数のデバイスを使うシステムでは、SDOピンを使って複数のデ バイスをディジーチェーン接続することができます。このディジ ーチェーン・モードは、システム診断とシリアル・インターフェ ースのライン数の削減に有効です。SYNCの最初の立下がりエッ ジで書込みサイクルが開始されます。SCLKはSYNCがロー・レベ ルのとき、連続的に入力シフトレジスタに入力されます。24個を 超えるクロック・パルスが入力されると、データはシフトレジス タからはみ出して、SDOピンに出力されます。データはSCLKの 立上がりエッジで出力され、SCLKの立下がりエッジで有効にな ります。最初のデバイスのSDOをチェーン内にある次のデバイス のSDIN入力に接続すると、複数デバイスのインターフェースが構 成されます。システム内の各デバイスは、24個のクロック・パル スを必要とします。したがって、必要な合計クロック・サイクル 数は24×Nになります。ここで、Nはチェーン内のAD5780の合計デ バイス数です。すべてのデバイスに対するシリアル転送が完了し たら、SYNCをハイ・レベルにします。この動作により、ディジ ーチェーン内にある各デバイス内の入力データがラッチされて、 入力シフトレジスタにさらにデータが入力されるのを防止します。 シリアル・クロックとしては、連続クロックまたは不連続クロッ クが可能です。 AD5780* 図 51.ディジーチェーン・ブロック図 リードバック すべての内蔵レジスタ値は、SDOピンを使ってリードバックする ことができます。表 7 に、レジスタのデコード方法を示します。 レジスタ読出しのアドレスを指定すると、次の 24 クロック・サイ クルでデータがSDOピンに出力されます。クロックは、SYNCが ロー・レベルの間に入力する必要があります。SYNCがハイ・レ ベルに戻ると、SDOピンはスリー・ステートになります。1 個の レジスタを読出すときは、NOP機能を使ってデータを出力するこ とができます。複数のレジスタを読出すときは、アドレス指定さ れた最初のレジスタのデータを出力すると同時に、2 番目に読出 すレジスタのアドレス指定を行うことができます。リードバック 動作を完了させるためにはSDOピンをイネーブルする必要があり ます。 SDOピンはデフォルトでイネーブルされています。 ハードウェア・コントロール・ピン ロード DAC 機能 (LDAC) データがDACの入力レジスタへ転送された後、DACレジスタと DAC出力を更新する方法は 2 つあります。SYNCとLDACの状態に 応じて、同期DAC更新または非同期DAC更新を選択することがで きます。 同期 DAC 更新 このモードでは、データを入力シフトレジスタへ入力中にLDAC をロー・レベルにします。DAC出力は、SYNCの立上がりエッジ で更新されます。 － 20/28 － AD5780 データシート 非同期 DAC 更新 このモードでは、データを入力シフトレジスタへ入力中LDACを ハイ・レベル に維持します。 SYNC をハイ ・レベルにした 後 にLDACをロー・レベルにすると、DAC出力が非同期的に更新さ れます。更新は、LDACの立下がりエッジで行われるようになり ます。 リセット機能(RESET) AD5780 をパワーオン状態にリセットときは、RESETピンをアサ ートするか、ソフトウェア・コントロール・レジスタ内のリセッ ト機能を使うことができます(表 13 参照)。RESETピンを使用しな い場合は、IOVCCへ接続してください。 非同期クリア機能(CLR) CLRピンはアクティブ・ローのクリアで、このピンを使って出力 をユーザ指定値にクリアすることができます。18 ビットのクリ ア・コード値をクリア・コード・レジスタに書込みます(表 12 参 照)。動作を完了するためには、CLRを最小時間ロー・レベルに維 持する必要があります(図 2 参照)。CLR信号がハイ・レベルに戻っ ても、新しい値が設定されるまで出力はクリア値を維持します 表 8.ハードウェア・コントロール・ピンの真理値表 LDAC CLR RESET X1 X1 0 0 1 X1 X1 0 1 0 1 0 1 0 0 ( LDACがハイ・レベルの場合)。CLRピンがロー・レベルの間、 出力は新しい値で更新できません。また、クリア動作はソフトウ ェア・コントロール・レジスタのCLRビットを設定することによ り実行することもできます(表 13 参照)。 内部レジスタ DAC レジスタ 表 9 に、DAC レジスタに対するデータの読み書き方法を示します。 次式で DAC の理論伝達関数が表わされます。 VOUT = (VREFP − VREFN ) × D + V 218 REFN ここで、 VREFN は VREFN 入力ピンに入力される負電圧。 VREFP は VREFP 入力ピンに入力される正電圧。 D は DAC に書込まれる 18 ビット・コード。 1 1 1 1 1 1 1 1 1 Function The AD5780 is in reset mode. The device cannot be programmed. The AD5780 is returned to its power-on state. All registers are set to their default values. The DAC register is loaded with the clearcode register value, and the output is set accordingly. The output is set according to the DAC register value. The DAC register is loaded with the clearcode register value, and the output is set accordingly. The output is set according to the DAC register value. The output remains at the clearcode register value. The output remains set according to the DAC register value. The output remains at the clearcode register value. The DAC register is loaded with the clearcode register value and the output is set accordingly. 0 1 1 1 The DAC register is loaded with the clearcode register value and the output is set accordingly. The output remains at the clearcode register value. 0 1 The output is set according to the DAC register value. 1 X = don’t care。 表 9.DAC レジスタ MSB LSB DB23 R/W DB22 DB21 Register address DB20 DB19 to DB2 DAC register data DB1 DB0 R/W 0 0 1 18 bits of data X1 X1 1 X = don’t care。 Rev. C － 21/28 － AD5780 データシート 力となる値を設定します。出力値は、使用されるDACコーディン グ(バイナリまたは 2 の補数)に依存します。デフォルト・レジス タ値は 0 です。 コントロール・レジスタ コントロール・レジスタは、AD5780 の動作モードを制御します。 クリア・コード・レジスタ クリア・コード・レジスタは、CLRピンまたはCLRビット(ソフト ウェア・コントロール・レジスタ)がアサートされたときにDAC出 表 10.コントロール・レジスタ MSB LSB DB23 R/W DB22 DB21 DB20 Register address R/W 0 1 0 DB19 to DB11 DB10 Reserved Reserved DB9 DB8 DB7 DB6 DB5 DB4 Control register data 0000 SDODIS BIN/2sC DB3 DB2 DB1 DB0 DACTRI OPGND RBUF Reserved 表 11.コントロール・レジスタ機能 Bit Name Reserved Description These bits are reserved and should be programmed to zero. RBUF Output amplifier configuration control. 0: the internal amplifier, A1, is powered up and Resistors RFB and R1 are connected in series as shown in Figure 54. This allows an external amplifier to be connected in a gain of two configuration. See the AD5780 Features section for further details. 1: (default) the internal amplifier, A1, is powered down and Resistors RFB and R1 are connected in parallel, as shown in Figure 53, so that the resistance between the RFB and INV pins is 3.4 kΩ, equal to the resistance of the DAC. This allows the RFB and INV pins to be used for input bias current compensation for an external unity-gain amplifier. See the AD5780 Features section for further details. OPGND Output ground clamp control. 0: the DAC output clamp to ground is removed, and the DAC is placed in normal mode. 1: (default) the DAC output is clamped to ground through a ~6 kΩ resistance, and the DAC is placed in tristate mode. Resetting the part puts the DAC in OPGND mode, where the output ground clamp is enabled and the DAC is tristated. Setting the OPGND bit to 1 in the control register overrules any write to the DACTRI bit DACTRI DAC tristate control. 0: the DAC is in normal operating mode. 1: (default) the DAC is in tristate mode. BIN/2sC DAC register coding selection. 0: (default) the DAC register uses twos complement coding. 1: the DAC register uses offset binary coding. SDODIS SDO pin enable/disable control. 0: (default) the SDO pin is enabled. 1: the SDO pin is disabled (tristate). R/W Read/write select bit. 0: AD5780 is addressed for a write operation. 1: AD5780 is addressed for a read operation. 表 12.クリア・コード・レジスタ MSB LSB DB23 R/W DB22 DB21 Register address DB20 DB19 to DB2 Clearcode register data DB1 DB0 R/W 0 1 1 18 bits of data X1 X1 1 X = don’t care。 Rev. C － 22/28 － AD5780 データシート ソフトウェア・コントロール・レジスタ 書込み専用レジスタであり、特定のビットに 1 を書込むと、対応するピンでロー・パルスを発生することと同じ効果を持ちます。 表 13.ソフトウェア・コントロール・レジスタ MSB LSB DB23 R/W DB22 DB21 Register address DB20 DB19 to DB3 0 1 0 0 Reserved 1 2 DB2 DB1 Software control register data Reset CLR 1 DB0 LDAC 2 LDACピンがロー・レベルのとき、CLR 機能は無効になります。 CLRピンがロー・レベルのとき、LDAC 機能は無効になります。 表 14.ソフトウェア・コントロール・レジスタ機能 Bit Name LDAC CLR Reset Rev. C Description Setting this bit to 1 updates the DAC register and consequently the DAC output. Setting this bit to 1 sets the DAC register to a user defined value (see Table 12) and updates the DAC output. The output value depends on the DAC register coding that is being used, either binary or twos complement. Setting this bit to 1 returns the AD5780 to its power-on state. － 23/28 － AD5780 データシート AD5780の特長 0 V へのパワーオン・リセット AD5780 は、パワーアップ時に出力電圧を制御し、さらにすべて のレジスタをデフォルト値に設定するパワーオン・リセット回路 を内蔵しています。パワーオン時、DAC はスリー・ステートにな り(リファレンス入力は切断)、出力は約 6 kΩ の抵抗を介して AGND へクランプされます。DAC は、コントロール・レジスタを 使って別の指定が行われるまでこの状態を維持します。この機能 は、デバイスのパワーアップ時の DAC 出力状態が既知である必 要のあるアプリケーションで特に便利です。 ユニティ・ゲイン構成 図 52 に、ゲイン = 1 の出力アンプを示します。この構成では、出 力振幅は VREFN～VREFP になります。 VREFP RFB R1 A1 RFB 6.8kΩ 6.8kΩ INV 18-BIT DAC AD8675, ADA4898-1, ADA4004-1 VOUT VOUT AD5780 の設定 DAC の出力状態 DAC 出 力は、 コントロ ール・レジ スタの DACTRI ビ ットと OPGND ビットで選択される 3 つの状態に設定することができま す( 表 15 参照)。 表 15.出力状態の真理値表 OPGND 0 1 0 1 Output State Normal operating mode. Output is clamped via ~6 kΩ to AGND. Output is in tristate. Output is clamped via ~6 kΩ to AGND. VREFN 図 52.ユニティ・ゲイン構成の出力アンプ 出力アンプの 2 つ目のユニティ・ゲイン構成は、アンプの入力バ イアス電流からオフセットを除去する構成です。これは、アンプ の帰還パスに DAC の出力抵抗に等しい抵抗を挿入することによ り実現されます。DAC 出力抵抗は 3.4 kΩ です。R1 と RFB を並列 接続することにより、チップ上で DAC 抵抗に等しい抵抗を得る ことができます。抵抗はすべて 1 つのシリコン・チップ上にある ため、温度係数が一致しています。この動作モードをイネーブル するときは、コントロール・レジスタの RBUF ビットをロジック 1 に設定する必要があります。図 53 に、出力アンプを AD5780 へ 接続する方法を示します。この構成で、出力アンプはユニティ・ ゲインで、出力振幅は VREFN～VREFP になります。このユニティ・ ゲイン構成を使うと、コンデンサをアンプ帰還パスに接続してダ イナミック性能を向上させることができます。 VREFP 出力アンプの構成 RFB R1 6.8kΩ 出力アンプを AD5780 に接続する方法は、入力するリファレンス 電圧と所要出力電圧振幅に応じて多数あります。 RFB 6.8kΩ INV 18-BIT DAC VOUT 10pF VOUT AD8675, ADA4898-1, ADA4004-1 AD5780 VREFN = 0V 図 53.アンプ入力バイアス電流補償付きの ユニティ・ゲイン出力アンプ Rev. C － 24/28 － 09649-049 DACTRI 0 0 1 1 AD5780 09649-051 パワーオン後、出力を書込む前に AD5780 を通常の動作モードに 設定する必要があります。このためには、コントロール・レジス タに書込みを行う必要があります。DACTRI ビットをクリアする と、DAC はスリー・ステートから抜け出し、OPGND ビットをク リアすると、出力クランプが解除されます。この時点で、DAC レ ジスタに別の値が書込まれていないかぎり、出力が VREFN になり ます。 AD5780 データシート VREFP R1 A1 RFB RFB 6.8kΩ 6.8kΩ 10pF VOUT INV 18-BIT DAC VOUT AD8675, ADA4898-1, ADA4004-1 AD5780 VREFN 図 54.ゲイン= 2 の出力アンプ Rev. C － 25/28 － 09649-050 ゲイン= 2 の構成(×2 ゲイン・モード) 図 54 に、ゲイン = 2 の出力アンプを示します。ゲインは、一致す る内蔵 6.8 kΩ 抵抗で設定されます。これらの抵抗は DAC 抵抗の 正確に 2 倍であるため、外付けアンプの入力バイアス電流からオ フセットを除去する効果を持っています。この構成では、出力振 幅は 2 × VREFN − VREFP～VREFP になります。この構成を使用すると、 VREFN = 0 V のシングルエンド・リファレンス入力でバイポーラ出 力振幅を発生することができます。この動作モードをイネーブル するときは、コントロール・レジスタの RBUF ビットをロジック 0 に設定する必要があります。 AD5780 データシート アプリケーション情報 代表的な動作回路 09649-054 図 55.代表的な動作回路 Rev. C － 26/28 － AD5780 データシート 図 55 に、AD5780 の代表的な動作回路を示します。この回路では、 AD8675 を出力バッファとして使っています。AD5780 の出力イン ピーダンスは 3.4 kΩ であるため、低抵抗高容量の負荷を駆動する ときは出力バッファが必要です。 評価用ボード デバイスの高性能を最小の労力で評価することを支援するために AD5780 の 評価用ボード を提供しています。この AD5780 評価キ ットには、実装/テスト済みの AD5780 プリント回路ボード (PCB) Rev. C が含まれています。評価用ボードは、PC の USB ポートにインタ ーフェースされます。評価用ボードでは、AD5780 の設定を容易 にするソフトウェアを使うことができます。このソフトウェアは、 Microsoft® Windows® XP (SP2)、Vista (32 ビットまたは 64 ビット) または Windows 7 をインストールした PC 上で動作します。評価 用ボードの動作を詳しく説明する AD5780 のユーザー・ガイド UG-256 を提供しています。 － 27/28 － AD5780 データシート 外形寸法 2.75 2.65 2.50 4.00 BSC PIN 1 INDICATOR 20 PIN 1 INDICATOR 1 19 0.50 BSC 5.00 BSC 3.75 3.65 3.50 EXPOSED PAD 7 13 1.00 0.90 0.80 SEATING PLANE 0.30 0.25 0.20 0.50 0.40 0.30 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 8 12 BOTTOM VIEW FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 122409-B TOP VIEW (Chamfer 0.225) 24 図 56.24 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 4 mm × 5 mm ボディ、極薄クワッド (CP-24-5) 寸法: mm オーダー・ガイド Model1 AD5780ACPZ AD5780ACPZ-REEL7 AD5780BCPZ AD5780BCPZ-REEL7 EVAL-AD5780SDZ 1 Temperature Range −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C INL ±2 LSB ±2 LSB ±1 LSB ±1 LSB Z = RoHS 準拠製品。 Rev. C － 28/28 － Package Description 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ 24-Lead LFCSP_VQ Evaluation Board Package Option CP-24-5 CP-24-5 CP-24-5 CP-24-5
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