テスト

第 1 章基本構造と動作原理
阿部正英＊
１はじめに
イメージセンサは，撮像面にレンズで結像させた光学像を電気信号に変換する電子デバイスで，
その主な機能は光電変換と信号電荷の読み出し（走査）である。代表的なイメージセンサとして，
CCD
（Charge Coupled Devices）
イメージセンサと CMOS イメージセンサがある。前者は家庭用
ビデオカメラ，ディジタルカメラ，放送局用テレビカメラなどに広く使われてきた。後者は，初
期には主としてカメラ付携帯電話等へ応用されていたが，最近ではディジタル一眼レフカメラな
どにも広く採用されている。
ここでは，まず CMOS イメージセンサと CCD イメージセンサの比較から始め，イメージセン
サの機能と映像信号，CMOS イメージセンサの基本構造，MOS 素子の構造とその動作，CMOS
イメージセンサの構成要素とその動作，各種画素構造と雑音除去の順で説明していく。また，本
稿の末尾に付録としてフォトダイオードで発生する暗電流と kTC 雑音についての解説を付す。
２ CMOS イメージセンサと CCD イメージセンサの比較
入射した光を電気信号に変換して取り出すという基本的な機能に関しては，CMOS イメージ
センサと CCD イメージセンサは何ら差がない。しかし，素子の構造と，撮像面に配置された画
素からの信号電荷取り出し方法については大きな違いがある。さらに，製造方法については，
CCD イメージセンサの場合他の LSI と大分異なっているが，CMOS イメージセンサの場合標準
的な CMOS LSI とほぼ同じである。
２.１信号の取り出し
最初に図 1 で，CMOS イメージセンサと CCD イメージセンサの動作概念を比較する。CCD
イメージセンサの場合には，CCD の持つ転送機能によって，入射光で生成した信号電荷をその
ままの形で出力回路まで運ぶ。次にそこで信号電荷を信号電圧に変換して出力する。他方，
＊ Masahide Abe 広島国際大学社会環境科学部情報通信学科教授
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 1 CCD イメージセンサと CMOS イメージセンサの動作概念
CMOS イメージセンサでは，各画素に配置した増幅回路で，光電変換した信号電荷をいったん
増幅する。その後，X ― Y アドレス方式で各画素にアクセスし，信号電荷を電圧または電流に変
換して出力する。
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第 1 章基本構造と動作原理
２.２製造プロセス
CCD イメージセンサと CMOS イメージセンサはどちらも MOS 構造を基本とした製造プロセ
スをとっている。しかし，詳細に見ると表 1 に示すように異なる部分も多い 1）。違いの大きいと
ころを説明する。CCD イメージセンサでは，フォトダイオードと CCD 転送部の構造を中心に特
別な製造プロセスが組まれている。また，縦型オーバーフローと電子シャッタのために，多くの
場合 n 形基板が使われている。さらに，容量値を小さくするため厚いゲート絶縁膜としているの
で，CCD イメージセンサの駆動電圧はかなり高い。また，CCD 部の転送電極は多層で，オー
バーラップ構造をとっている。
CMOS イメージセンサでは，標準的 CMOS LSI プロセスを基本としているので p 形基板が使
われている。また，低電圧で動作する MOS トランジスタが使われているため，薄いゲート絶縁
膜が形成されている。このように CMOS イメージセンサは，CMOS LSI の製造プロセスを基に
製造されているので，同一チップにイメージセンサ以外の機能を組み込むことが容易である。多
様な機能を同じチップに組み込んだ例として，カメラの信号処理回路や画像処理機能の搭載が挙
げられる。
２.３特性と電源
応用の観点からは，特性と電源が重要な項目となる。表 2 に CMOS イメージセンサと CCD イ
メージセンサの特性の比較を示す。感度は S/N と密接に関係している。これに関しては，長年
表 1 製造プロセスと特徴
CMOS イメージセンサ
CCD イメージセンサ
製造プロセス
標準 CMOS LSI プロセスが基本
フォトダイオードや CCD 転送部のため
の特別な製造プロセス
基板，ウエル
p 形基板，n ウエル
n 形基板，p ウエル
ゲート絶縁膜
薄い（≦ 10nm）
厚い（50 ∼ 100nm）
ゲート電極
（シリサイド系）
1 ∼ 2 層 Poly―Si
2 ∼ 3 層 Poly―Si（オーバーラップ構造）
表 2 特性の比較
CMOS イメージセンサ
CCD イメージセンサ
感度
○
◎
S/N
△
◎
暗電流
○
◎
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
表 3 電源の比較
CMOS イメージセンサ
（1/3 型 33 万画素）
CCD イメージセンサ
（1/4 型 33 万画素）
電源数
◎
（1）
△
（3）
電圧
◎
（3.3V）
△
（15/3.3/5.5V）
消費電力
○
（31mW）
△
（135mW）
の開発実績をもち技術的に成熟している CCD に一日の長がある。CMOS イメージセンサの場合，
画素や信号処理回路で発生する雑音が大きいことが問題である。暗電流も雑音の一種であるが，
標準的な CMOS LSI プロセスで作ったフォトダイオードの場合には，その低減が課題である。
次に表 3 に電源の比較を示す 2,
3）
。電源数については，CCD イメージセンサでは 3 つ必要とし
ているが，CMOS イメージセンサでは 1 つで済む。電源電圧に関しては，CMOS イメージセン
サの方が大幅に低いため，その優位性が明らかである。また，CCD イメージセンサでは垂直転
送 CCD 部や水平転送 CCD 部における電極の容量がかなり大きく，これを大きな電圧で駆動す
るため，消費電力が大きくなる。この点でも CMOS イメージセンサは有利となる。
表 2 で述べた特性と表 3 で述べた電源の比較から総合的に判断すると，CMOS イメージセン
サの課題は，ひとえに感度と S/N の向上にあると言える。これを克服すれば，CMOS イメージ
センサは CCD イメージセンサを超えることができる。
３イメージセンサの機能と映像信号
イメージセンサの主要な機能は光電変換と信号電荷の蓄積，走査である。これらの機能を把握
するために，まず，イメージセンサの機能と映像信号の構成について概観する。
３.１イメージセンサの機能
光電変換は画素に入射した光を電荷に変換する機能である。生成される電荷の量は光量と蓄積
時間に比例する。なお，以降の説明では電荷として電子のみを扱うことにする。信号電荷の蓄積
は，読み出しまでの一定期間，生成された電荷を画素内の容量（フォトダイオードのもつ等価容
量）にためておく機能で，通常，光電変換と同時に実行される。走査は 2 次元に配列された多数
の画素の中から，蓄積された電子をまず垂直方向に読み出し，次に水平方向に読み出す機能であ
る。これにより，2 次元光学像を時間的に連続な 1 次元信号に変換する。
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第 1 章基本構造と動作原理
３.２映像信号の構成
テレビジョンの走査方法には順次走査と飛び越し走査がある。順次走査では全走査線を順番に
走査して 1 枚の画面を完成させる。飛び越し走査は，図 2 に示すように，走査線を 1 本おきに粗
く走査することを 2 回繰り返して 1 枚の画面を完成させる 4）。同図_が最初の走査でできる画面
で第 1 フィールドと呼ばれ，同図`が次の走査でできる画面で第 2 フィールドと呼ばれる。飛び
越し走査では，限られた信号帯域（4.2MHz）で，高い空間解像度と時間解像度を得ることができ
るという特長がある。
日本などで採用されているテレビジョン方式は NTSC 方式と呼ばれ，飛び越し走査が使われ
ている。NTSC 方式では，図 3 に示すように，走査線は 525 本，フレーム周波数は 30Hz
（フィー
ルド周波数は 60Hz），飛び越し走査の比は 2：1，映像周波数帯域は 4.2MHz，画像の縦横比は
3：4 となっている 4）。
走査では一つの走査線を走査し終わってから次の走査に移るまで多少時間がかかる（図 3 の
ハッチ部分）。この時間をブランキング期間（帰線期間）という。ブランキング期間に映像信号が
含まれると，受信機では妨害映像となるため，この期間から映像信号を取り除く。この操作のた
図 2 飛び越し走査
図 3 NTSC 方式
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
めに必要な信号がブランキング信号である。
イメージセンサの出力信号波形を図 4 に示す 4）。出力信号は映像信号と同期信号から構成され
ている。また映像信号には垂直および水平ブランキング信号が挿入されている。ここで，1 フ
レーム期間は 33.3mS，1 フィールド期間は 16.7mS，1 走査期間は 63.5 μS である。垂直ブラン
キング期間は 0.89 ∼ 1.33mS，水平ブランキング期間は 8.9 ∼ 10.8 μS で，時間に幅が持たせて
ある。また，1 走査線の画素数を 910 とすると，1 画素時間は 69.8nS となる。
４ CMOS イメージセンサの基本構造
CMOS イメージセンサの基本構成とその動作について述べ，さらに信号の走査について説明
する。
４.１基本構成
図 5 に増幅形 CMOS イメージセンサ（以下 APS）の構成を示す 5）。APS はマトリクス状（行方
向，列方向）に配置された単位画素（PD，増幅 MOSFET，行選択 MOSFET で構成），垂直・水
平走査回路，垂直駆動パルス成形回路，負荷回路，相関二重サンプリング（CDS）雑音除去回路，
図 4 イメージセンサの出力信号
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第 1 章基本構造と動作原理
図 5 CMOS イメージセンサの構成
列選択回路，出力増幅器などから構成される。「CMOS イメージセンサ」と呼ばれる所以は，垂
直・水平走査回路などの周辺回路が CMOS 回路で構成されているからである。なお，単位画素
などの主要部は，画素のサイズを小さくするため，n 形 MOSFET のみで構成されている。
撮像機能だけが搭載される CCD イメージセンサと異なり，CMOS イメージセンサでは，駆動
回路や信号処理回路などの周辺回路を同一チップに搭載できる。この理由として，第一に単位画
素が n 形 MOSFET で構成されているため，周辺回路と同じ CMOS 製造技術が適用できる，第
二に駆動電圧が低く
（例えば 3.3V）
，かつ負荷容量も小さいため，駆動回路が消費する電力を低く
抑えられることなどがあげられる。
ここでは，まず走査回路，垂直駆動パルス成形回路とその動作を説明しておく。垂直走査回路
（シフトレジスタ）は CMOS ディレイフリップフロップ（D ― FF）で構成される。端子①にスター
トパルス（V ― ST）を入力した後，端子②，③に与える垂直駆動パルス（V1，V2）に同期して，行選
が一段ずつシフトしていく。Xm は行選択線，垂直駆動パルス成
択パルス
（Xm，m ＝ 1，2，3 …）
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
形回路に送られる。垂直駆動パルス成形回路はリセットパルス（Rm）を生成し，端子⑬に供給さ
れる。水平走査回路も垂直走査回路と同様なシフトレジスタで構成される。単位画素は別項で説
明する。
CMOS イメージセンサの一例として，1/4 インチ（感光面サイズを表す：垂直サイズ×水平サ
イズ＝ 2.77mm × 3.69mm），33 万画素 CMOS イメージセンサを取り上げ，その諸元を表 4 に示
す 5）。CMOS イメージセンサはコンピュータとのインターフェースが重視される。このため，通
常，走査方式は順次走査，単位画素は正方形とすることが一般的である。また，画像フォーマッ
トは VGA
（Video Graphics Array）
などのコンピュータ規格に準拠することが多い。
４.２ CMOS イメージセンサの動作
図 5 では主要な動作の説明が煩雑になるので，動作の要点を説明するために，CMOS イメー
ジセンサの信号パス部分を抜き出して，図 6 に示した 5）。データパスは，単位画素，負荷回路，
，MA（増幅用ト
CDS 回路，列選択回路，出力増幅器から構成される。MR（行リセットスイッチ）
，MSH
ランジスタ），MS（行選択スイッチ），ML（負荷トランジスタ），MC（クランプ用スイッチ）
（信号サンプル用スイッチ）
，MY（列選択スイッチ）
は全て n 形 MOSFET である。
単位画素は PD，MR，MA，MS で，負荷回路は ML で，CDS 回路は MC，MSH，CC，CSH で，
表 4 VGA フォーマット，1/4 インチ，33 万画素増幅型 CMOS イメージセンサの諸元
画面サイズ
2.7mm × 3.6mm
総画素数
504（V）× 692（H）
35 万画素
有効画素数
492
（
. V）× 659（H）
32 万画素
画素ピッチ
5.6 μm（V）× 5.6 μm
（H）（正方画素）
図 6 CMOS イメージセンサの信号パス
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第 1 章基本構造と動作原理
それぞれ構成されている。PD の電位（画素信号）
は MA と MS，ML で構成されるソースフォロア
（行選択線④）
で選択された M（行選択スイッチ）
，
回路へ入力される。ソースフォロアの出力は Xm
S
列信号線⑭を介して CDS 回路に入力され，ここで雑音が除去される。Yn（列選択線⑩）を介して
は，CDS 回路の出力を順次切り替
駆動される，列選択回路のトランジスタ MY（列選択スイッチ）
えていく。ここで選択された信号は出力増幅器⑱に加えられ，その出力が出力映像となる。
４.３信号の走査
図 7 に CMOS イメージセンサの波形図を示す 5）。垂直ブランキング期間
（V− BLK 波形の低レベ
ル期間），水平ブランキング期間（H− BLK 波形の低レベル期間），および垂直駆動パルス，水平駆
動パルスなどが表示されている。ここでは，3 階層の時間軸（フレームレート，走査線レート，
画素レート）
を用いて表現している。
，垂直駆動パルス
（V1 ，
V2 ，
同図_はフレームレートの波形で，垂直ブランキング波形
（V− BLK）
V− ST），垂直走査回路により生成された行選択パルス（Xm ∼ Xm ＋ 2）が示されている。同図`に
走査線レートの波形を示す。水平ブランキング波形（H− BLK），リセット信号（Rm），行選択パル
ス（Xm），クランプパルス（φC），サンプルホールドパルス（φSH），水平駆動パルス（H− ST，H1 ，
H2），列選択パルス（Yn ，Yn ＋ 1 ，Yn ＋ 2）が示されている。水平ブランキング期間内で，1 走査線分
の画素の選択，増幅，雑音除去など主要な動作が行われる。同図aは画素レートの波形である。
H1 ，H2 は水平駆動パルス，Yn ∼ Yn ＋ 2 は水平走査回路により生成された列選択パルスである。
を順次閉じ，各 CDS 回路の出力を順次選択する。以
列選択パルスは列選択回路のスイッチ
（MY）
が出力される。
上の走査が 1 走査線分ごとに行われ，映像信号
（VOUT）
単位画素内に増幅器を設ける理由は，MOS スイッチで画素を順次切り替えていく過程で発生
する雑音に打ち勝つためである。雑音にはランダム雑音，固定パターン雑音，素子外に設けたア
ンプの初段で発生する熱雑音などがある。ランダム雑音は MOS スイッチのリセット雑音（kTC
の容量結合
雑音と呼ばれる。付録 2 参照）
に起因する。固定パターン雑音は列選択スイッチ
（MY）
により水平選択パルス Yn が信号線⑰へ漏れ，これがスイッチごとに異なることに起因する。固
定パターン雑音は画面上で縦縞または横縞となって現れるため，低レベルであっても，人間の目
には知覚されやすい。このため，APS では画素内に配置した増幅用 MOSFET で信号を増幅し，
信号レベルを相対的に雑音レベルより大きくしている。信号対雑音比
（S/N）
を確保するためには，
電荷の増幅率は 30 ∼ 50 倍程度あれば十分とされている。
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 7 CMOS イメージセンサ波形図
５ MOS 素子の構造とその動作
イメージセンサの基本構成要素は，MOS ダイオード，pn 接合ダイオード，ソースを浮遊状態
（フローティング）にした MOSFET である。ここでは，6 節以降の理解を助けるために，シリコ
ン半導体内の電位や電子のエネルギー
（電子エネルギー）
について説明する。
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第 1 章基本構造と動作原理
５.１電子エネルギーと電子の面密度
図 8 _に MOSFET の断面図，`に MOSFET のカットオフ（OFF）状態（VG − VT ＜ 0）のエネ
ルギーバンド図，aに導通（ON）状態（VG − VT ＞ 0）のエネルギーバンド図，bに電子のエネル
ギーと単位面積あたりの電子数（面密度）を示す 6）。MOSFET が OFF 状態のとき，チャンネル
の電位が下がり
（電子のエネルギーが上がるのでエネルギー図では上方に位置）
ソースとドレイン
は分離されている。ON 状態のとき，ソースとチャンネル，ドレインの電位はほぼ等しく，平衡
状態になっている。しかし，エネルギーバンド図では，電位
（またはエネルギー）
の関係は示せる
が，電子の蓄積，移動を分かりやすく表現できない。そこで，イメージセンサの分野では図 8 b
に示す図がよく用いられる。ハッチをかけた部分で，電子エネルギーと電子の面密度を同時に表
図 8 ソースが浮遊状態の n 形 MOSFET と電子エネルギー
13
ー
ー
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 9 電子のエネルギーと電子の面密度
現している。
図 9 を用いて，図 8 bの表現法を説明する 6）。n 形 MOSFET では可動電荷として電子だけを
考えればよい。そこで，まず，図 8 のエネルギーバンド図から伝導帯の底の電子エネルギー位置
だけを抜き出して，図 9 _のように表示する。つぎに，この電子エネルギー位置に存在する電子
の面密度を電子エネルギーのラインを基点にして下向きに貼り付ける。こうすると，電子エネル
ギーと面密度の双方が同時に表示できる。この表現を用いれば，後述の電子の蓄積や移動につい
ての定性的な説明が直感的に理解しやすくなる。
５.２ MOS ダイオード
イメージセンサの分野では，MOS 容量は一般的に
“MOS ダイオード”
と呼ばれている。そこで，
ここでは，一般的な呼称である MOS ダイオードを用いることとする。MOS ダイオードは，図
とゲート電極を積み重ね
10 _に示すように，p 形基板の上に絶縁膜であるシリコン酸化膜
（SiO2）
（VG）
を加えた直後は，同図`に示すように，p 形基板
た構造をしている 6）。ゲート電極に正電圧
の正孔が基板の奥へ掃き出され，空乏層が延びた状態になる
（非熱平衡状態）
。また，シリコン表
面には電子がわずかに残り，電子のエネルギーは大きく下がる。すなわち，シリコンの表面電位
（Φsurface）は VG よりほぼしきい値電圧（VT）分だけ低くなる。この部分の電位の形状は，シリコ
ン表面側から見ると同図_に示すように，井戸の形をしている。このため，この部分を「電位の
井戸」と呼ぶ。これはイメージセンサで重要な働きをする。正の VG を印加したまま長時間（数μ
S から数 mS）
放置すると，空乏層内で熱的に生成された電子・正孔対のうち電子が電位の井戸に
集められ，同図aのように，電位の井戸が電子で一杯になり，空乏層幅は狭くなる。電子はシリ
コン表面に蓄積されるので，この構造の MOS ダイオードは表面チャンネル形と呼ばれる。この
（約 0.6V）
となる
（熱平衡状
とき，正の VG はほとんどシリコン酸化膜にかかり，Φsurface は一定値
態）。この熱的に励起された電子は雑音となるため，イメージセンサでは，これをいかに低減す
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第 1 章基本構造と動作原理
_
_
`
`
a
a
図 10 表面チャンネル形 MOS 容量
図 11 埋め込みチャンネル形 MOS 容量
_構造と対応する電子エネルギー図
`ゲート電極に正電圧を加えた直後（非熱平衡
状態）のエネルギー図
aゲート電極に正電圧が印加されてから長時間
放置され，電位の井戸が電子でいっぱいにな
った状態（熱平衡状態）のエネルギー図
_構造と対応する電子エネルギー図
`ゲート電極に正電圧を加えた直後（非熱平衡
状態）のエネルギー図
aゲート電極に正電圧が印加されてから長時間
放置され，表面から離れた位置に電子が集ま
った状態（熱平衡状態）のエネルギー図
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
るかが課題となる。
表面チャンネル形 MOS ダイオードでは，電子のエネルギーが最小となる位置がシリコン酸化
膜と接している。このため，界面近傍のシリコン酸化膜の禁制帯にある捕獲順位に電子が補足さ
れ，これが雑音の主因となるという問題がある。この問題を解決するため，イメージセンサでは，
図 11 に示す埋め込みチャンネル形が用いられることが多い 6）。前述の表面チャンネル形 MOS
ダイオードの p 形基板中に n 領域を埋め込んだ構造をしている。この n 領域が電子の井戸を形
成し，電子を蓄える。同図`に示すように，正の VG を印加した直後は，電子エネルギーが最小
となる位置はシリコン表面から離れている。また，同図aに示すように，電子が集まった状態で
も，電子エネルギーが最小となる位置はシリコン表面から離れている。この結果，埋め込みチャ
ンネル形 MOS ダイオードを用いると，雑音の少ないデバイスとなる。
５.３ pn 接合ダイオード
図 12 に pn 接合ダイオードの構造とエネルギー図を示す 6）。pn 接合ダイオードは p 型基板の
上に n＋層を設けた構造である。イメージセンサでは，pn 接合ダイオードは受光部のフォトダイ
オードとして用いられる（6 節で詳述）。同図`に示すように，陽極に正電圧を加えると，逆バイ
アスされた状態になり，接合部で空乏層が広がる。電子と正孔はそれぞれ陽極と陰極から外部に
吸い出されるため，n＋領域の電子および p 形基板の正孔は少ない状態になる。次に，陽極の正
電圧を取り去り n＋領域をフローティング（浮遊）状態にする。フォトダイオードとして用いる場
合には，空乏層に光が入射し，電子・正孔対が生成されると，同図aに示すように，n＋領域に
電子が集まって，この領域が電子の多い状態になる。同時に，空乏層が狭くなる。n＋領域に集
まった電子の数が信号量になる。
電子の数は，光の強さと n＋領域が浮遊状態にされた時間の積に比例する。フォトダイオード
では，逆バイアスされたフォトダイオードの n＋領域が完全に空乏化するように，n＋領域の深さ
と不純物濃度を設計する。これはフォトダイオードから電荷を完全に転送できるようにするため
である。
５.４ソースを浮遊状態にした MOSFET の動作
CMOS イメージセンサのフォトダイオードからの電荷読み出し動作の理解を助けるため，
ソース
（フォトダイオードに相当）
を浮遊状態にした MOSFET を使って説明する。ゲート電圧の
制御により，浮遊状態のソースに蓄積された電子がドレインに移動する動作は，表 5 に示すよう
に 3 つのモード
（モード①，②，③）
に分けられる 6）。図 13，図 14，図 15 で，モード①，②，③
に対応する動作を説明する 6）。
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第 1 章基本構造と動作原理
_構造と対応する電子エネルギー図
`陽極に正電圧を加え、逆バイアス
にした直後（非熱平衡状態）のエネル
ギー図
a熱的に励起された電子が浮遊状態
＋
の n 領域に集まった状態
（熱平衡状態）
のエネルギー図
図 12 pn 接合ダイオード
表 5 ソースを浮遊状態にした n 形 MOSFET の動作モード
モード
ゲート電圧
ソース領域の不純物濃度
ソースの電位
①
VG − VT ＞ VD
（線形領域）
高 or 低
VS ＝ VD
②
VG − VT ＜ VD
（飽和領域）
高
VS ＝Φch
③
VG − VT ＜ VD
（飽和領域）
低
VS< Φch
Φch：ゲート下のチャンネルの電位
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
_
_
`
`
a
a
b
b
図 13 ソースを浮遊状態にした n 形
MOSFET
（モード①）
_ n 形 MOSFET ` VG ＝ 0
a VG − VT ＞ VD b VG ＝ 0
図 14 ソースを浮遊状態にした n 形
MOSFET
（モード②）
_ n 形 MOSFET ` VG ＝ 0
a VG − VT ＜ VD b VG ＝ 0
いずれの図においても，_が n 形 MOSFET の構造を示す図である。p 形基板とソース
（n＋層）
で形成された pn 接合はフォトダイオードに相当する。ゲートと p 形基板は MOS 容量を形成し，
フォトダイオードとドレインの間に電子のチャンネルを形成する。同図`，a，bは，ゲート電
圧（VG）を低電位，高電位，低電位と変化させた場合，それぞれに対応するエネルギー図である。
VG が高電位のとき，チャンネルが形成され，電子がソースからドレインに移動する。
５.４.１モード①
（図 13）
にプリセットした後，浮遊状
1 回前の電子の掃き出しプロセスで，ソースをドレイン電圧
（VD）
は VD となっている。この後，同図`のように，光照
態にしておく。このとき，ソース電圧
（VS）
。
射などの方法で浮遊状態のソースに電子を蓄積させる。このときソース電位は下がる
（VS ＜ VD）
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第 1 章基本構造と動作原理
次に，同図aのように，ゲートに十分高
_
い V G を加え，MOSFET を線形領域
（VG − VT ＞ VD）で動作させると，ゲー
ト直下にチャンネルが形成される。この
とき，ソース電位，チャンネル部の表面
電位（Φch），ドレイン電位が VD に等し
`
い状態
（平衡状態）
となり，ソースに蓄積
された電子はドレインから外部に掃き出
される。つぎに，同図bのように，V G
を低電位（0V）に戻すと，チャンネルが
a
非導通状態になり，ソースはドレインか
ら分離され，再び浮遊状態に戻る。この
とき，VS は VD に等しくなっている。
５.４.２モード②
（図 14）
図 13 の V G よりやや低い V G を加え，
b
MOSFET を飽和領域（V G − V T ＜ V D）
で動作させる場合である。ただし，通常
の MOSFET に使われるソースと同様
に，この場合もソースの不純物濃度は十
分高いとする。この場合，同図aに示す
図 15 ソースを浮遊状態にした n 形 MOSFET
（モード③）
_ n 形 MOSFET ` VG ＝ 0 a VG − VT ＜ VD b VG ＝ 0
ように， V S と Φ ch が平衡するまで，
ソースからチャンネルとドレインを介して，電子が外部へ掃き出される。Φch は VG のみで決ま
り，VD には依存しない。同図bに示すように，VG を低電位（0V）に戻すと，ソースは浮遊状態
に戻る。このとき，VS はΦch に等しいままである。
５.４.３モード③（図 15）
図 13 の VG よりやや低い VG を加え，MOSFET を飽和領域（VG − VT ＜ VD）で動作させる場
合である。ただし，イメージセンサで使われる PD と同様にソースの不純物濃度は十分低いとす
は一定の値にプリセッ
る。また，1 回前に行われた電子の掃き出しプロセスで，ソース電圧
（VS）
トされ，浮遊状態になっている。この場合，同図aに示すように，ソースから電子が掃き出され
ると，ある時点でソース領域が完全に空乏化するため，電位が一定の値に固定され，それ以下は
低下しなくなる。この電位は基板の不純物濃度とソースの不純物濃度とその深さで決まる。ソー
ス，チャンネル，ドレインの順に電子のエネルギーが下がるため，ソースに蓄積された電子は全
19
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
てドレインから外部へ掃き出される。
６ CMOS イメージセンサの構成要素と固定パターン雑音
ここでは CMOS イメージセンサの単位画素の構成と，画素等で発生する固定パターン雑音に
ついて説明する。
６.１単位画素の構成
図 16 に示すように，フォトダイオード 1 個とトランジスタ 3 個で 1 画素を構成する場合を例
にとり説明する。ここでは単位画素の等価回路（同図_）と断面構造（同図`）を示している。MR
のソース（n 層）と p 形基板との間の pn 接合がフォトダイオード（PD）を構成している。PD は
MR のソースで浮遊拡散層（FD）でもある。FD は増幅トランジスタ MA のゲートに接続されてい
る。すなわち，PD からの電圧信号は，ソースフォロア回路の入力信号となる。ソースフォロア
の出力は，行選択線からのパルスで選択された行選択スイッチ MS と列信号線を介して，CDS 回
路に与えられる。
図 16 単位画素の回路図と断面構造
20
第 1 章基本構造と動作原理
入射光で生成された電子は 1 フレーム期間，すなわち，図 5，図 6 で示したリセットパルス
が高レベルになるまでの期間 PD に蓄積される。このとき，信号電荷がたまった PD の電位
（Rm）
は下がる
（電子エネルギーは上がる）
。リセットパルス Rm が高レベルとなり，MR が導通すると，
PD の電位はドレイン電圧（VD）と平衡する。このときの PD の電圧がリセット電圧となる。従っ
に与えら
て，最初にリセット電圧と画像信号電圧の和，次にリセット電圧が増幅 MOSFET
（MA）
れる。リセット電圧と画像信号電圧の和からリセット電圧を減算し，画像信号電圧を求める方法
については，7 節で説明する。
６.２固定パターン雑音
CMOS イメージセンサでは，前述のように CCD イメージセンサと信号の取り出し方が違う。
CMOS イメージセンサでは，各画素で信号を個々に増幅するため，信号の取り出し過程で雑音
の影響を受けにくくなっている。しかし，その増幅自体が問題を含んでいる。画素ごとに別々の
増幅器で信号電荷を増幅するため，増幅器の特性バラツキにより固定パターン雑音が発生する。
固定パターン雑音の原因としては，下記の画素内の増幅器のバラツキとフォトダイオードの暗電
流があげられる。
６.２.１増幅器のバラツキ
画素内の増幅器のバラツキが原因となる固定パターン雑音について述べる。フォトダイオード
は，等価回路的にはダイオードと容量の並列回路と考えられる。このため光電変換した信号電荷
は，フォトダイオードすなわち並列容量の電圧変化に置き換えられる。この電圧が増幅用 MOSFET（MA）で増幅され，列信号線を介して CDS 回路に与えられる。さらに，CDS 回路の容量に
信号電圧が保持される。この場合，MA は負荷 MOSFET（ML）とソースフォロア回路を構成して
いるため，MOSFET のしきい値電圧のバラツキがそのままオフセットバラツキになる。製造プ
ロセスにもよるが，このしきい値バラツキは数 10mV 位になり，原理的に逃れられない。また，
飽和信号量（信号量の最大値）が数百 mV から千 mV 程度であるため，このバラツキは無視でき
ない。増幅 MOSFET には相互コンダクタンス g m のバラツキもあるが，M A と M L がソース
フォロア回路構成をとっているため，gm に関係する感度バラツキは小さく，無視できる程度となる。
６.２.２暗電流
CMOS イメージセンサにおけるフォトダイオードの暗電流発生量はかなり大きく，問題とな
る。それは，通常の CMOS LSI 製造プロセスにおけるソースまたはドレインと基板との間の pn
接合をフォトダイオードとして採用しているからである。この構造では，素子分離のための絶縁
膜 LOCOS
（Local Oxidation of Silicon）
とフォトダイオードとの境界部分と，フォトダイオードの
表面部分から暗電流が多く発生する。この問題を解決するため，CCD イメージセンサと同様に，
21
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
埋め込みフォトダイオードが採用されることが多い
（付録 1 参照）
。
７各種画素構造と雑音除去
固定パターン雑音は画素構造と密接に関係する。ここでは，画素構造と雑音の発生の関係，そ
の除去方法について述べる。
７.１ pn 接合フォトダイオード方式
基本形として前述した pn 接合を増幅 MOSFET のゲートに接続した方式をとりあげて説明す
る。動作を理解しやすくするため，図 17 _に断面構造と回路図とをミックスした形で示す 7）。
電子エネルギーを表す図 17 `で，この方式の動作を説明する。フォトダイオードは，逆バイア
ス状態では等価的に容量とみなせる。このため，信号電荷の蓄積により，フォトダイオードの端
子電圧が変化する。
①
p 形基板と MOSFET のソース拡散層を利用したフォトダイオードは，あらかじめ行リ
セットトランジスタ MR によって電源電圧にリセットされている。次に，光電変換で生成し
た信号電荷がフォトダイオードに蓄積され始める。
② 増幅 MOSFET である MA は，フォトダイオードの電圧をゲートで受け，信号を増幅して
列信号線に出力する。
③ フォトダイオードは行リセットトランジスタ MR によって電源電圧にリセットされる。
④ リセットトランジスタ MR が OFF になり，フォトダイオードとドレインは分離される。
この画素構造は，最もシンプルなものであり，単位画素の素子数が少なく，また標準的な
CMOS LSI 製造プロセスで作れるというメリットがある。また，フォトダイオードをリセットす
る前後のタイミングの信号を減算する CDS 回路により，増幅 MOSFET（MA）で発生する固定パ
ターン雑音を抑圧することができる。しかし，図 18 に示すように，CDS 回路で基準としている
リセット電圧に kTC 雑音が含まれ，これが除去できずに残るという問題が生じる。これは，画
素信号を出力した後にフォトダイオードをリセットし，そのとき現れる電圧をリセット信号とし
ているためである。
７.２埋め込みフォトダイオードと FD による方式
CCD イメージセンサで多用される埋め込みフォトダイオードは CMOS イメージセンサでも良
く用いられる。この方式の利点は，埋め込みフォトダイオードが低暗電流であることと，次に述
べるフォトゲート方式の欠点である電極材料による光の吸収がないことである。図 19 で信号出
22
第 1 章基本構造と動作原理
図 17 pn 接合フォトダイオードの構造と動作
力を得るプロセスを説明する 8）。
① 1 回前に信号電荷を掃き出した埋め込みフォトダイオードで，光電変換により発生した信
号電荷の蓄積を始める。
② 1 フレーム後，フォトダイオードにおける電荷の蓄積が完了する。
③ リセットトランジスタ MR が ON になり，FD を電源電位にリセットする。
④
リセットトランジスタ M R が OFF になって，FD をフローティングにする。このとき，
FD に現れるリセット信号を増幅トランジスタ M A に与える。ここで信号が増幅されてリ
セット信号となり出力される。
23
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 18 pn 接合 PD における画素信号とリセット信号，kTC 雑音
⑤ 蓄積の完了した埋め込みフォトダイオードから，ON 状態にした読み出し MOSFET
（MT）
を介して浮遊拡散層（FD）に電荷を転送する。このとき，FD の電圧変化が増幅 MOSFET
に与えられて，ここで増幅して出力される。
（MA）
この方式は，図 20 に示すように，次に述べるフォトゲート方式と同様，FD の kTC 雑音が
CDS 回路で取り除けるというメリットがある。欠点としては，フォトダイオードの飽和信号量
が他の方式に比べやや低下することと，読み出し動作時に埋め込みフォトダイオードにわずかに
残留する信号電荷によって，残像が発生しやすくなることがあげられる。しかし，これらの問題
は構造の工夫により改善可能なものである。残された問題は，pn 接合フォトダイオード方式に
比べて画素の素子数が増加することと，埋め込みフォトダイオード形成工程を追加する必要があ
るため，製造プロセスが複雑になることである。
７.３フォトゲートと FD による方式
フォトゲートと呼ばれる MOS ダイオードをフォトダイオードとして用いる方式がある。動作
原理は前述の埋め込みフォトダイオードと同様である。図 19 における埋め込みフォトダイオー
ドを MOS ダイオード（図 10 または図 11）に置き換えればよいので図は省略する。FD の kTC 雑
音が CDS 回路で取り除けるという点はフォトダイオード方式と全く同じである。しかし，フォ
トゲートは上部がゲート電極材料で覆われているため，その材料で光の吸収
（特に短波長の吸収）
が大きい。このため，青感度が低下するという問題がある。また，フォトゲートの電極形成工程
を標準 CMOS LSI に追加する必要がある。このような問題があるため前述の埋め込みフォトダ
24
第 1 章基本構造と動作原理
図 19 埋め込みフォトダイオードと FD による方式
イオード方式が採用されることが多い。
７.４ 3 方式の比較
以上述べた 3 方式について，暗電流，飽和信号量，青感度（分光感度特性），kTC 雑音を定性
的に評価した結果を表 6 に示す。これから，通常の用途のカメラへの適用を想定した場合，感度
や S/N に直結する暗電流特性などから総合的に判断して，埋め込みフォトダイオードが最も優
れている方式といえる。
25
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 20 埋め込み PD と FD による方式での画素信号とリセット信号、kTC 雑音
表 6 画素構造の特徴
暗電流
飽和信号量
青感度
kTC 雑音
pn 接合フォトダイオード
×
○
○
×
埋め込みフォトダイオードと FD
○
△
○
○
フォトゲートと FD
△
○
△
○
７.５固定パターン雑音除去方式
画素を構成する増幅 MOSFET のバラツキに起因する，固定パターン雑音の除去について述べ
る。主としてしきい値のバラツキによりオフセット性の固定パターン雑音が発生しているので，
このオフセット成分を減算
（打ち消しあう演算）
すれば抑圧できる。方式には各種あるが，ここで
は，例として列 CDS 方式を取り上げ説明する。
列 CDS 方式では，列信号線に接続した CDS 回路により，画素信号とリセット信号を減算し，
増幅 MOSFET のしきい値バラツキによるオフセット電圧を抑圧する。図 21 と図 22 に列 CDS
方式の回路図と動作タイミング図を示す 9）。CDS 回路は，列信号線に接続され，水平ブランキ
26
第 1 章基本構造と動作原理
図 21 列 CDS 方式
図 22 列 CDS 方式の動作
ング期間の前半に出力された画素信号と後半に出力されたリセット信号を，φC とφSH の 2 つの
パルスを使って，CC にクランプした後，CSH にサンプルする。まず，この動作を半定量的に説
明する。クランプトランジスタ MC が ON のとき，容量 MC に画素信号電荷が蓄積される。列信
号線に現れる画素信号電圧を VSIG ，リセット信号電圧を VRST ，またクランプ電圧を VC とする
と，CC に印加される電圧 V1 と蓄積される電荷 QC は次のようになる。
V1 ＝ VSIG ＋ VRST − VC
¸
QC ＝ CC（VSIG ＋ VRST − VC）
¹
27
CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
次に MC が OFF になり，画素がリセットされると，列信号線にリセット電圧 VRST’が現れる。
その結果，サンプル容量 CSH にサンプルされる電圧 V2 は次のようになる。
/ CSH ＋ CC（
）−
（VSIG ＋ VRST − VC）
＋ VRST’）
V2 ＝ CC（
º
VRST ，VRST’はそれぞれ現フレームと前フレームのリセット信号である。VRST と VRST’は直流
レベルで見ると，同じ値になるため，−VRST ＋ VRST’は打ち消しあって 0 となる。しかし，リ
セット電圧には kTC 雑音が重畳している。1 フレーム前と現フレームの kTC 雑音には相関がな
いため，この成分は打ち消しあうことができない。
この回路の動作を交流回路として説明すると，伝達特性 G
（ω）
は次のようになる。
（2 ωτ）
）
G
（ω）
＝ A（1−cos
0
»
ただし，A0 は直流での利得，τは 2 つのパルス
（φC，φSH）
の時間差である。式が示すように，
この回路の伝達特性は低周波成分を抑圧する HPF である。従って，この回路は，固定パターン
雑音やリセット電圧，1/f 雑音などの低周波成分の除去に効果的である。
以上述べたように，この回路における信号処理の結果，画素信号とリセット信号の減算が行わ
れ，CSH には固定パターン雑音の抑圧された信号が保持される。その後，容量 CSH に保持された
信号電荷が列選択パルス Yn で選択され，信号出力として外部に出て行く。ただし，この方式に
は問題もある。第一は，アンプからみた負荷インピーダンスが動作タイミングによって変化する
ため完全な減算とならないこと，第二は，各列の CDS 回路自体のバラツキから新たな固定パ
ターン雑音が発生すること，などである。この欠点を補うために，DDS 方式，電荷領域差分方
式，Noise/Sig 逐次出力方式などが提案されている。
＜付録 1 ＞フォトダイオードで発生する暗電流
イメージセンサの受光部に光入射がない場合（カメラのレンズにキャップをした状態）でも，
フォトダイオードには電荷が蓄積され，この電荷がイメージセンサから出力される。この出力信
号は一般に
「暗電流」
と呼ばれる。電圧読み出しの場合，
「電流」
では奇異に感ずるかもしれないが，
慣例に従って暗電流と呼ぶ。暗電流は，暗い画面での白点や画面のざらつき等となって現れるた
め，画質を決める上での重要な因子となる。
暗電流は画素を構成する材料や構造，製造工程に依存する。また，暗電流は画素ごとに異なり，
一様でないため固定パターン雑音となる。暗電流が大きいと，画素の暗部で信号処理が難しい，
色バランスが取りにくい，暗い被写体が雑音に埋もれて検出できない，などの問題が生じる。ま
た，暗電流から生じるショット雑音
（光の粒状性に起因する雑音）
は画像の暗部におけるランダム
28
第 1 章基本構造と動作原理
図 23 フォトダイオードの構造と暗電流
雑音の主因となる。
暗電流の発生原因は，界面にある「再結合―生成準位」を介して熱的に励起されて発生する電
子・正孔対にある。この熱的励起による電子・正孔対の発生場所は，主として図 23 に示す
n＋ p−構造のフォトダイオードと酸化膜（SiO2）膜の境界領域にある10）。同図の下部に n＋ p−構造
のフォトダイオードの電子エネルギー図を示す。対策として，同図`に示すように，n＋ p−ダイ
オードと SiO2 膜との境界領域に薄い p＋層を挿入して，p＋ n＋ p−構造とする。この構造のフォト
ダイオードを埋め込みフォトダイオードと呼ぶ。同図`の下部に示すように，p＋層の電位は p−
基板の電位に固定され，境界領域の空乏化が避けられる。また，界面近傍の SiO2 膜にある捕獲
準位が正孔で埋めつくされ，捕獲準位から発生する電子・正孔対を抑制できる。この結果，p＋
n＋ p−構造の暗電流は n＋ p−構造の暗電流の 1/10 程度に減少する。
＜付録 2 ＞ kTC 雑音
図 24 で kTC 雑音発生のメカニズムを解説する。同図_に容量 C と接続された MOSFET が示
されている。MOSFET はスイッチ動作している（同図a）。スイッチが ON のとき，チャンネル
が発生する熱雑音はそのまま容量 C の端子に与えられる。次にスイッチが OFF になる状態を考
える。容量 C には，スイッチが OFF になる瞬間の雑音電圧がサンプル・ホールドされる。この
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CMOS イメージセンサの最新動向―高性能化，高機能化から応用展開まで―
図 24 kTC 雑音発生のモデル
結果，雑音電圧が低周波成分として保存されることが分かる
（同図`）
。
これを別の角度から説明してみよう。チャンネルが発生する熱雑音は十分に広帯域である。し
かし，低い周波数のサンプリングパルスで ON/OFF されると，容量には，高域の雑音成分が折
り返って狭帯域の雑音となって現れる（ナイキストの標本化定理を満たさないため，エイリアシ
ングが発生）
。この雑音を電荷量で表すと，
1/2
（kTC）
Qn ＝
¼
となる。ここで，k はボルツマン定数，T は絶対温度。
この雑音は，不思議なことに抵抗値とは無関係になり，容量値のみに依存するようになる。こ
のため，容量が小さいほど kTC 雑音は小さくなる。
文献
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（2003）
2） SONY CCD イメージセンサ仕様書 ICX008，ソニー
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3） K. Yonemoto et al., ISSCC Tech. Papers, pp.102 ― 103
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8） Paul P. K. Lee, et al., CCDs and Advanced Image Sensors
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9） J. Hynecek, IEEE, Trans. Electron Devices, 37
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, pp.2193 ― 2200
（1990）
10）榎本忠儀ほか，画像 LSI システム設計，コロナ社，pp.245 ― 246
（2003）
31

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