●ispClock5300ピン処理 Pin Name 入力(I) 内部抵抗 ispClock外部でのピン処理 /出力(O) up/down 使用時 未使用時 VCCO_x (x=0～9) Output Driver 'x' VCC ― ― ・使用するバンク用VCCOピン-GNDOピン間の近傍に0.01uF～0.1uFのバイパスコンデンサを設ける。 出力Bank未使用時、GNDに接続することを推奨（オープンでも可）。 ・Data Sheet"Recommended Operating Conditions – VCCO vs. Logic Standard"参照。 VCCDの電圧=VCCOの電圧で同一レギュレータから供給する場合は、フェライトビーズを 用いてVCCDと分離させることを推奨。 Bank使用の有無にかかわらず、常にGNDプレーンに接続する。 GNDO_x (x=0～9) Output Driver 'x' GND ― ― BANK_yz (y=0～5, z=A or B)*4Clock Output driver y,'z' O ― 必要なし。 オープンで良い。 VCCAピン-GNDAピン間の近傍に0.1uFのバイパスコンデンサを設ける。ノイズ耐性向上の為に、フェライトビーズを用いてVCCDと分離させることを推奨。 VCCA Analog VCC for PLL circuitry ― ― GNDプレーンに接続する（デジタルGNDと共通にすることを推奨）。 GNDA Analog Ground for PLL circuitry ― ― VCCDピン-GNDDピン間の近傍に0.1uFのバイパスコンデンサを設ける。 VCCD Digital Core VCC ― ― GNDプレーンに接続する（アナログGNDと共通にすることを推奨）。 GNDD Digital GND ― ― JTAG端子の電圧レベルを決定する。JTAGチエインにより、1.62V～3.6Vの電圧を印加する。 VCCJ JTAG interface VCC ― ― REFA_REFP Clock Reference A positive input I ― 必要なし。 GNDに接続する（必須）。 REFB_REFN Clock Reference A negative input I ― 必要なし。 GNDに接続する（必須）。 REFSEL*2 Clock Reference Select input(LVCMOS) I down 必要なし。 REFA入力のみ使う場合はオープンで良い。 VTT_REFA Termination voltage for reference inputs ― ― SSTL/HSTL入力設定時に終端用電圧へ接続 (Data Sheet Figure.13～17を参照)。 SSTL/HSTL入力設定しない場合はオープンで良い (Data Sheet Figure.13～17を参照)。 FBK Feedback input I ― 必要なし。 GNDに接続する（必須）。 VTT_FBK Termination voltage for Feedback inputs ― ― SSTL/HSTL入力設定時に終端用電圧へ接続 (Data Sheet Figure.13～17を参照)。 GNDに接続する（必須）。 VTT_REFB Termination voltage for reference inputs ― ― SSTL/HSTL入力設定時に終端用電圧へ接続 (Data Sheet Figure.13～17を参照)。 SSTL/HSTL入力設定しない場合はオープンで良い (Data Sheet Figure.13～17を参照)。 必要なし。 TDO JTAG TDO Output line O ― 必要なし。 TDI JTAG TDI Input line I up 2.2kΩ でプルダウン（必須）。 TCK JTAG Clock Input I ― 4.7kΩ ～10kΩ でプルアップ（推奨）。 TMS JTAG Mode Select I up I/O typeはLVCMOS33。High Active, オープンで良い LOCK PLL Lock indicator, High indicates PLL lock O ― OEX Output Enable1 I ― 入力が不定になる場合は入力保護Pull-up/Pull-down抵抗必要。 GNDに接続する（必須）。 OEY Output Enable2 I ― 入力が不定になる場合は入力保護Pull-up/Pull-down抵抗必要。 GNDに接続する（必須）。 PLLをBYPASS時外部Pull-UP,BYPASSしない場合は外部Pull-DOWN（必須） PLL_BYPASS PLL Bypass I ― 4.7～10kΩ でプルアップ（必須）。 RESET *1 Reset PLL, LOW active I ― オープン。 n/c No internal connection ― ― Descriptions *1 『ispClockに外部からクロック信号が入っていない→電源ON→外部からクロック信号が入る。』というシステムの場合は、 外部からクロック信号が入った後、最低1msはRESET信号（high）を入力するようにして下さい。 *2 REFSELでクロックを切り替える場合、切り替えた後必ずRESETを入れることを推奨 *3 スペクトラム拡散対応クロックを入力した場合には、スペクトラム拡散しているクロックがそのまま出力されます。 *4 OEX,OEYでハイインピーダンスにした場合、論理をハイ､ローに固定するには外部でPull-up,downの必要がございます ---------------------------------------(株)マクニカテクスターカンパニー TEL045-470-9843 ／ FAX045-470-9844 mail <[email protected]> ----------------------------------------
© Copyright 2024 ExpyDoc
