C-to-Silicon Compiler 高位合成技術ワークショップハードウェア設計の大規模化につれて、設計の効率化が大きな課題となっています。RTL (Register Transfer Level)での大規模設計・入力はコーディング記述量も増加。性能向上に向けたアーキテクチャの変更やパイプラン切り直しへの対応などは極めて困難な状況にあります。設計効率化のために、記述量が少なく可読性も良い、高い抽象度(SystemC)でのアルゴリズム記述から RTL へと落とし込む高位合成技術が設計効率を向上する切り札として注目を集めています。高位合成技術の適用をご検討されている設計者の方を対象に、Cadence の SystemC 高位合成ツールである C-to-Silicon Compiler をベースとしたワークショップをご用意いたしました。 SystemC 記述、SystemC 設計によるハードウェア設計、合成結果の分析、アーキテクチャ探索、インクリメンタル合成、SystemC モデルでの電力見積もり等、実設計フローで必要なことを一通り網羅いたしております。お忙しい折とは存じますが、是非ご出席いただけますようお願い申し上げます。＊トレーニング・ルームの設備の関係上、参加人数に上限を設けさせていただいております。そのため、必ずしも受講を希望される方全員のご希望に沿うことができないことをあらかじめお詫びさせていただきます。満席になってしまった場合、今後定期的な開催を予定しておりますので、是非、次回開催へのご出席をよろしくお願い致します。主催：日本ケイデンス・デザイン・システムズ社イノテック株式会社 IC ソリューション本部日時： 2014 年 2 月 21 日（金）場所：日本ケイデンス・デザイン・システムズ社トレーニング・ルーム横浜市港北区新横浜 2-100-45 新横浜中央ビル 16F http://www.cadence.co.jp/company/map/index_j.html 費用：無料 10:00～17:00 内容：本ワークショップは、以下の項目を学んでいただくことを目的としています。 1. 高位合成とは何か 2. C-to-Silicon Compiler の特徴 3. SystemC の概略 – SystemC 言語の基本 – 高位合成のためのコーディング 4. C-to-Silicon Compiler による高位合成 – 高位合成の基本手順 – アーキテクチャ探索及び結果分析 – インクリメンタル合成による ECO の実現 – OSCI TLM 合成概略 – SystemC モデル/RTL の電力見積もりアジェンダ： 10:00 – 12:00 12:00 – 13:00 13:00 – 14:30 14:30 – 14:45 14:45 – 16:40 16:40 – 17:00 ＊ C-to-Silicon Compiler の概要高位合成のための SystemC 言語紹介昼食 C-to-Silicon Compiler の実行演習: アーキテクチャ探索、SystemC モデル合成と結果分析休憩 C-to-Silicon Compiler のインクリメンタル合成 C-to-Silicon Compiler の TLM サポート C-to-Silicon Compiler の低消費電力サポート演習: SystemC モデル/RTL での電力見積もりアンケート&質疑応答受講されたお客様からいただいたフィードバック内容や、新しい機能が追加されることによって、アジェンダの見直しを行う場合もございますのでご了承下さい。【お申込方法】以下サイトよりお申込下さい。 https://www.cadence.co.jp/workshop/ 【お申込に関するお問い合わせ先】日本ケイデンス・デザイン・システムズ社コーポレート・マーケティング部 TEL: 045-475-2311 E-mail: [email protected]