レポート提出表紙 2014 年度前期 『論理回路設計』 【課題】 同期式３ビットバイナリカウンタの設計 ［タイミングチャート］ CK RST CA QC QB QA ： High(1) ： Low(0) ： 不定 ［課題内容］ － 上記のタイミングチャートを満足する同期カウンタを設計せよ。 入力： CK（クロック）、 RST(リセット) 出力： Q(2 downto 0) （カウント値）、 CA（キャリー；カウントオーバーした時に出力） － クロック： 50MHz（20ns）とし、クロックの立ち上がりで同期をとる。 － テストベンチを作成し、シミュレーションを実行する。 なお、テストベンチが作成できない場合は、波形入力でも OK. － シミュレーション時間は、３０クロックまでとする ［提出内容］ 以下の結果をプリントして、本表紙に添付して提出する。 － 設計したＶＨＤＬソース： 同期カウンタとテストベンチ（波形入力した場合は不要） － シミュレーション結果： ０～６００ns まで － 上記以外に、論理検証に関して実行したことがあれば、その内容と結果 【提出期限＆場所】 学籍番号： ２０１４年１０月０８日（水） １５：００まで 講義棟レポート回収箱 １１番 氏名：
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