Datasheet VC LP 次世代ローパワー・スタティック・チェック 概要 ローパワー・デザインのスタティック検証に関する課題 モバイル機器からサーバー、ネット 設計意図に忠実な先進のローパワー・デザイン・フローでは、フローの各 ワーク機 器まで、現 在の電子機 器 工程が完了するたびにローパワー・デザインのインプリメンテーションと 製 品 は ほと んどが 高 度 な パ ワー・ ビヘイビアを迅速かつ完全にチェックする必要があります。また、ローパワー マネジメントへの対応を求められて に関する致命的なバグを設計フローの早期段階で効果的に取り除くには、 おり、 多くの SoC デザインがロー 違反の解析、デバッグ、修正を簡単に効率よく行えることも条件となります。 パ ワー 設 計手 法を採 用するように なっています。パワー・ゲーティン グ、リテンション、低 Vdd スタンバイ、 DVS（Dynamic Voltage Scaling） など、電圧制御によってきめ細やか なパワー・マネジメントを実現する 高 度 な ロ ーパ ワー 手 法 の 採 用 が 急速に拡大しています。しかしロー パワー・デザインは通常のデザイン とはアーキテクチャや動作が異なる ため、検証は指数関数的に複雑になり ます。こうした複雑さに対処しながら 検 証 目 標 を 完 全 に 達 成 するには、 ネイティブなローパワー・シミュレー ローパワー SoC デザインは複数のパワー・ドメインに分割され、それぞれを 1 つまたは複数のローパワー設計手法で制御します。このため、パワー・ ドメインの数が増えると検証は指数関数的に複雑になります。また、電源に 対する要求は厳しさを増しており、複数の電源電圧を使用することが必須と なっていることや、ローパワー・デザインには通常複数の動作モードがあり、 各モードが 1 つまたは複数のパワー・ステートに対応していることも検証の 複雑さを押し上げる要因となっています。ローパワー・デザインを完全に 検証するにはすべてのパワー・ドメイン、すべての電源電圧の組み合わせ、 すべてのパワー・ステートおよびモードを検証するだけでなく、デザインが ある動作モードから別の動作モードへ移る際のパワー・ステートの遷移と そのシーケンスの検証も必要となります。これらの非常に複雑なシナリオの いずれかにバグが 1 つあるだけで、チップの機能に不具合が生じる可能性が あります。 ション お よ び 高 度 な ロ ーパ ワ ー・ スタティック検証 / サインオフが必要 永続的な レポート用 データベース です。 使いやすいコンソールからセットアップ/実行 VCスタティック/フォーマル・テクノロジ Formal LP CDC Lint 修正 ウェーバー （修正不要） インテリジェントな解析、レポート、デバッグ機能 （最高の精度、誤検出の少ないレポート、統一されたデバッグ環境） report_lpで レポートを 解析 データベースとエンジンを刷新 （パフォーマンスと容量が3∼5倍に向上） HW推論、言語サポート、TCLスクリプト （DC、PrimeTime、VCS共通の環境を拡張） 修正が必要な違反か どうかを容易に 判定できる サマリ・ビュー 洗練された 新しいツールを用いて 違反をデバッグ 図1：VC LPフローにおけるチェック、レポート、ウェーバー VC LP 次世代ローパワー・スタティック・チェック 1 ローパワー設計手法では、設計フローのさまざまな工程 で新しいデザイン要素が追加されます。ローパワー設計 の原則に違反したアーキテクチャ設計上のバグは、RTL レベルでも存在することがあります。通常、アイソレー 例：「ゼロISO」ストラテジ PD1 ション・セルは自動的に合成されます。 合成完了後にリテン ション・レジスタ接続を検 証した後、配置配 線 後にも ISOデバイスなし 再度検証する必要があります。マルチ Vdd デザインでは、 電源ピンとグランド・ピンを所定の電源レールに適切に PD1 OFF 接続する必要があります。これらすべてのケースでインプリ メンテーションとビヘイビアの正しさを正確に検証する には、ローパワー・スタティック・チェックは設計フロー のあらゆる工程を網羅して動作する必要があります。 VC LP PD2 N 64ビット PD2 ON 128件の関連違反 64件のISO_POLICY_MISSING違反 64件のISO_INST_MISSING違反 新機能：1件の代表的な違反 N［0］でISO_POLICY_MISSING VC LP はマルチ Vdd に対応したローパワー・スタティック・ ルール・チェッカで、IEEE 1801 UPF（Unified Power Format）で記述されたローパワー設計意図を明確に 理解し、 UPF ローパワー設計意図が正確にインプリメント され正しく機能していることを確認します。VC LP は 図2：違反の圧縮 充実したレポート、フィルタ、ウェーバー機能を備えて おり、きわめて複雑なローパワー検証サインオフ・フロー も 短 期 間 で 簡 単 に 完 了 で きます。VC LP には、 ロ ー パワー・デバッグを効率的かつ効果的に実行できる機能が 用意されています。また、VC LP は VC CDC および VC Formal との完全な統合も可能です。操作性、レポート およびデバッグ機能はこれら 3 製品でほぼ共通しており、 3 つの製品をすべて使 用する場合でもデザインの読み 込みとセットアップは 1 回だけですみます。 主な機能と利点 ▶ ローパワー設計意図の整合性チェック UPF に対してシンタックスとセマンティクスのチェッ クを実行し、インプリメンテーション前に UPF の整合 性を確認します。UPF に誤りが含まれていると、ロー を RTL レベルでグローバルにチェックします。VC LP はデザイン全体を検 証し、各種電 力モードにおける デ ザイン 内 の クリティカルな 信 号 ネットワ ー クを チェックします。これらのチェックにより、機能上の 不具合の原因となるコネクティビティ関連のバグを 設計サイクルの早期段階で見つけることができます。 ▶ 構造チェックとパワー / グランド（PG）チェック アイソレーション・セル、パワー・スイッチ、レベル・ パワー・デザインを正しくインプリメントすることはでき シフタ、リテンション・レジスタ、常時オン・セルの ません。UPF の整合性をチェックすることにより、ロー 挿入と接続を、合成から配置配線までインプリメンテー パワー・インプリメンテーションの基 盤となる設 計 ション・フロー全体にわたってチェックします（図 2）。 意図が構文的にも意味論的にも正しいことを確認します。 ▶ アーキテクチャ・チェック パワー・アーキテクチャのルールに違反している信号 2 図3：Design Compiler/IC Compiler ライクなスクリプト ▶ 機能チェック アイソレーション・セルとパワー・スイッチの機能的な 正しさをチェックします。業界標準の IEEE 1801 UPF VC LP 次世代ローパワー・スタティック・チェック （Unified Power Format）で記 述したローパワー ––VC LP は Design Compiler の すべ て の TCL 設計意図をきわめて正確にサポートしており、量産 クエリ・コマンドに加え、デザインに含まれるロー 実績も豊富です。 パワー・オブジェクト専用の TCL クエリ / デバッグ・ コマンドもサポート ▶ 階層型のパワー・ステート解析 多数のパワー・ドメインを含むデザインでは、階層型 パワー・ステート・テーブルの自動導出機能が役立ち ます。VC LP はローパワー設計意図を理解し、多数の パワー・ステートを種 類 別に分 類してごくわずかな パワー・ステートに落とし込みます。このため、すべて のパワー・ステート、遷 移、シーケンスを指 定して 検証する手間が省けます。 ▶ 複雑なパワー・ステート・テーブルのデバッグ 階層型パワー・ステート解析と関連して、VC LP に は生成された複雑なパワー・ステート・テーブルを ユーザーが理解し、必要に応じてデバッグもできる 機能があります。 –– これらのクエリ・コマンドを使用してカスタム・ チェックの作成が可能（図 3） ▶ レポート、フィルタ、ウェーバー機能 –– タグおよびメッセージ・ベースの非常に柔軟なフィ ルタおよびウェーバー機能により、ローパワー検証 サインオフ・フローを短時間で効果的に完了（図 1）。 ▶ ローパワーに最適化した強力なデバッグ –– 主要なローパワー・オブジェクトを特定するロケー タ、複雑な回路図のパスをデバッグするためのカス タム・ラベル、回路図の任意のオブジェクトの詳細 を調べるためのプロパティ・ウィンドウなど、強力 な回路図機能を備えた GUI ベースのローパワー・ デバッグ 独自の価値 –– 違反メッセージはすべて UPF、回路図、ソースコード・ ▶ 業界をリードする性能と容量 –– 他のツールに比べ 3 ∼ 5 倍の速度と容量を実現して おり、非常に大規模な SoC も RTL とネットリスト の両方のレベルで効率よくチェックを実行できます。 ビューでのクロスプローブが可能 ––VC LP の GUI 環境では、階層型インスタンスを 入れ子式の回路図で表現する機能など、ローパワー に特化した視覚的なガイダンスを利用可能（図 4） ▶ 導入から利用までが簡単 –– シノプシスのインプリメンテーション・ツール との親和性が高いモデルとコマンドを採用 図4：VC LPの入れ子式回路図ビュー VC LP 次世代ローパワー・スタティック・チェック 3 まとめ シノプシスの製品、サポート・サービス、トレーニングの ますます複雑化が進むシステムレベルのパワー・マネジ メント方式をサポートするため、高度なローパワー設計 手法の採用が急速に拡大しています。電圧制御をベース 詳細は、シノプシスのウェブサイト www.synopsys.com/japan をご参照ください。 にしたきめ細やかなローパワー設計手法では、インプリ メンテーションおよび検証フロー全体にわたって徹底的 なバリデーションとチェックが必要です。VC LP の包括 的でローパワー・スタティック・ルール・チェックは非常 に複雑なローパワー設計意図も正確に理解し、しかも きわめて大規模な SoC デザインにも対応できる容量と パフォーマンスを備えています。VC LP はすでに、業界 を 代 表する大手 企 業 各 社の 量 産 環 境に導入されてい ます。 日本シノプシス合同会社 〒158-0094 東京都世田谷区玉川2-21-1 二子玉川ライズ オフィス 〒531-0072 大阪府大阪市北区豊崎3-19-3 ピアスタワー13F TEL.03-6746-3500 (代) FAX.03-6746-3535 TEL.06-6359-8139(代) FAX.06-6359-8149 © Synopsys, Inc. All rights reserved.Synopsysは、米国およびその他の国におけるSynopsys, Inc.の商標です。 シノプシスの商標一覧は、http://www.synopsys.com/Company/Pages/Trademarks.aspx をご参照ください。その他の名称は、各社の商標または登録商標です。 05/14.RP.CS4318.
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