Veloce2 ハイパフォーマンスと ハイキャパシティを誇る エミュレーションシステム E M U L A T I O N S Y S T E M S w w w.mentorg.co.jp/fv Veloce2 エミュレーションシステム 次世代エミュレーションプラットフォーム Veloce2 と VirtuaLAB メンター・グラフィックスの Veloce®2 は、複雑化する今日 のシステムオンチップ（SoC）設計の機能を完全に検証でき るエミュレーションプラットフォームとして、非常に高いキャ パシティと優れたパフォーマンスを誇ります。 「Emulationon-Chip」というメンター・グラフィックス独自のテクノロジ により、信頼性の高いコンパイル、シミュレーション感覚の 対話型デバッグ、高いスループット、短いターンアラウンド 時間（TAT）を実現しました。 Veloce2 の VirtuaLAB 環境を使用すると、多数のリモートユー ザが世界中から同じマシンに同時にアクセスして検証作業 を進められます。1 人のユーザが占有するローカルな検証 環境ではなく、24 時間どこからでもアクセス可能な全社規 模のグローバルな検証環境が誕生したのです。 Veloce2 はプリシリコンとポストシリコンの両方のデバッグ に最適なプラットフォームであり、すべてのノードを常時可 視化できます。1,600 万ゲートから 20 億ゲートまでキャパ シティを拡張可能な Veloce2 は、設計規模にかかわらず、 以下に示す最先端の検証手法を提供します。 ■ 最新のメソドロジベース検証 ■ ターゲットアプリケーション環境での IP レベル／システム レベル検証 ■ ソフトウェア検証とファームウェア検証 ■ パワー解析とパワーアイランド検証 ■ アサーションベース検証とカバレッジ収集 Veloce2 Quattro – ハイパフォーマンス統合型検証プラットフォーム w w w. m e nto r g . co. j p/ f v 2 Veloce2 エミュレーションシステム Veloce2 の特長 20 億ゲートまで拡張可能なキャパシティ Veloce2 は、高い実績を持つ Veloce シリーズのハードウェ ア／ソフトウェア検証アーキテクチャがベースになっていま す。フットプリントと消費電力は変わらずにキャパシティとパ フォーマンスがそれぞれ 2 倍向上した結果、4 倍の生産性 が実現しました。 Veloce と Veloce2 はユーザインタフェースにもソフトウェア にも変更がなく、シームレスに移行できます。さまざまな設 計規模の検証ニーズに応えられるように複数の筐体を用意 しています。ロジックボードは共通化されているので、ロジッ クボードを追加する必要があっても、過去の投資が無駄に なることはありません。 ■ Veloce2 Quattro – 16 枚 のロジックボ ードを収 容 する 2 億 5,600 万ゲートのシステム ■ Veloce2 Maximus – 64 枚のロジックボードを収容する 10 億ゲートのシステム ■ Veloce2 Double Maximus – 128 枚のロジックボードを 収容する 20 億ゲートのシステム VirtuaLAB 環境 再現性と拡張性を備え、手作業による介在を一切必要と しない高性能仮想ラボ環境です。SATA、マルチメディア、 USB、PCI Express、イーサネットなどの複数のインタフェー スをともなう複雑な SoC 設計の検証を可能にする多様なア プリケーションソリューションが提供されています。また、 複数の検証チームで共有することもできます。 Veloce2 Maximus - 10 億ゲートのエミュレータ w w w. m e nto r g . co. j p/ f v 3 Veloce2 エミュレーションシステム 従来のインサーキットエミュレーション（ICE）とは異なり、 VirtuaLAB は Veloce2 にペリフェラルを外部接続せずに使用 IP Replay はユニークな機能です。サードパーティ製 IP に問 題を絞り込んで、スタンドアロン環境で問題を再現して IP できます。メンター・グラフィックスが提供する業界最高水 準のコ・モデリングテクノロジを利用して、ワークステーショ ン上の「仮想デバイス」と Veloce2 上の DUT（Device Under Test）を接続します。スループットの高い複数のコ・モデル チャネルをつないで DUT とテストベンチ間の高速通信を確 立できるので、ソフトウェアシミュレーションと比べて高い検 証生産性と短い検証時間を実現します。 ベンダに送ることができるので、設計全体をエミュレーショ ンしたり、スティミュラスをセットアップしたりする必要はあ りません。IP ベンダは Veloce2 エミュレータ上で同じ環境 を作り、IP の問題を素早く再現してデバッグします。修正し た IP を設計者に戻す前に、IP ベンダは IP Replay を使用し てターゲット環境で問題が解消されたことを確認できます。 高度なデバッグ Check Point は、テストを最初からやり直すのではなく、エ ラー時点に直接戻る機能です。エミュレーションに長い時間 がかかる検証作業を数時間あるいは数日単位で短縮できる 可能性があります。 SoC ベンダ シミュレーション感覚でデバッグできる Veloce2 であれば、 エミュレーションが初めてのユーザでも習熟に時間はかか りません。使いやすさとは対照的に、Veloce2 は RTL の行 ブレークポイント、RTL ソースレベルの値のアノテーション、 RTL ソースのステップ実行、メモリ／レジスタのピーク／ポー ク、すべての設計ノードの常時可視化、回路とパスを参照 しながらの対話型デバッグなど、強力なデバッグ機能が備 わっています。 IP プロバイダ テストベンチ Core Core IP 修正済み IP Core SoC Xactor また、従来のシミュレーションによるデバッグの枠にとどま らない IP Replay や Backup Replay などの独自の先進機能 が搭載されています。 db IP スタンドアロンのテスト環境で IP バグを捕捉 db スタンドアロンのテスト環境で IP バグを再現 Veloce2 の IP Replay 機能のフロー w w w. m e nto r g . co. j p/ f v IP Res 用するのではなく、世界中の多数の検証エンジニアを対象 としたエンタープライズ型の検証環境を提供します。エミュ レーションシステムを使い慣れていない検証エンジニアやソ フトウェア開発者であっても、コンパイル、エミュレーション、 デバッグなどの作業を実行できます。標準的なキューイング ソフトウェア経由でアクセスするデータセンター内に格納さ れたコンピュータファームとして機能する Veloce は、ユー ザにとってはさながらネットワーク上の Linux サーバのよう なものであり、世界中の設計／検証チームがいつでもどこ からでもアクセスできる検証環境と言えるでしょう。 Xactor Veloce2 は、エミュレーションのエキスパートが限定的に使 Res エンタープライズ型のエミュレーション Backup Replay はテストを巻き戻して再実行できる機能で す。また、アサーション、モニタ、 トラッカ、$display、波形キャ プチャなどのデバッグ可視化機能も備わっています。エミュ レーションの最大速度でリグレッションテストを実行し、そ の後、付属のデバッグ可視化機能を使ってエラーに最も近 い時点からテストを再実行します。初回テスト時とまったく 同じシーケンスでスティミュラスを再現できるので、非デター ミニスティックな動作が観測される設計において特に威力 を発揮します。検証環境に占めるテストベンチの割合が大 きい場合にはテストベンチを実行せずにテストを再現でき るので、可視化までの時間が大幅に短縮できます。 4 Veloce2 エミュレーションシステム カバレッジ データベース Questa アンタイムド テストベンチ covergroup、 coverpoint、 bin、cross Veloce トランザクタ DUT モニタ SVA PSL cover ディレクティブ Veloce2 の Backup Replay 機能による高度なデバッグ スループットの著しい向上 ユースモード テストベンチと設計間の通信に大きな帯域幅が必要な設計 検証環境にも対応できるよう、Veloce2 には物理的なコ・ モデルリンクを複数搭載して帯域幅を拡大しています。多数 の通信チャネルが用意されており、通信チャネルすべてを 単体の設計に費やすことも、複数の設計に振り分けることも 可能です。Veloce2 にはまた、データ圧縮、バッファリング、 送出を効率化できるメカニズムが備わっているため、コ・ モデルの通信チャネルで使える帯域幅を最大限に活用する ことができます。 Veloce2 には複数の検証モードをサポートできる柔軟性 があります。SoC の検証サイクルすべてに対応した唯一の 所有コスト エミュレーションシステムの導入を検討する際、エミュレー タの費用にばかり気を取られ、全体の所有コストまで気が 回らないこともめずらしくありません。設置床面積、消費 電力、冷却費用といった付帯費用の合計が多額にのぼり、 エミュレータと同じくらいの費用がかかることもあります。 Veloce2 を市販の同等システムと比較すると、設置床面積 は 1/4、消費電力と冷却費用はそれぞれわずか 1/3 に抑え ることができます。複数のモジュールをケーブルでつなぎ合 わせる必要はなく、すべてが 1 個の筐体内に納められてい るので、信頼性の高い装置構成を確保できます。エミュレー ション容量を増やすときには、Veloce2 の 1 つの筐体に単 純にロジックボードを追加するだけで簡単に拡張できます。 w w w. m e nto r g . co. j p/ f v ハードウェアプラットフォームとして、ブロックレベルの高 速シミュレーションから、IP ／チップレベルの検証、シス テムレベルの妥当性確認、さらにはソフトウェアとドライバ の検証までを網羅しています。SoC 製品のライフサイクル に沿って変化するさまざまな検証ニーズに合わせていくつ もの検証プラットフォームを管理する必要がないため、時 間とコストを大幅に節約できます。ソフトウェアベースのス ティミュラスとハードウェアベースのスティミュラスの両方に 対応できるので、インタフェースやアプリケーションに応じ て最適なスティミュラスをユーザが選択できます。さらに、 C、C++、SystemC、SystemVerilog、Universal Verification Methodology（UVM）の言語をサポートしており、これらの 言語を組み合わせて使用することも可能なため、テストベ ンチ環境を素早く開発できます。シミュレーションにトラン ザクションモデルを活用するだけでなく、ブロックレベルと SoC レベルの両方のリグレッションテストを高速化すること で、スケジュール遅延のリスクを大幅に低減します。 テストベンチのアクセラレーション TestBench XPress（TBX）には次ページに示す 2 つの技術が 採用されており、ソフトウェアによるシミュレーションと比べ て数千倍の高速化を達成します。 5 Veloce2 エミュレーションシステム ■ テストベンチと DUT 間のトランザクションレベル通信で やり取りする情報量を増やし、通信回数を抑える技術 インサーキットエミュレーション（ICE） ICE は、メンター・グラフィックスが提供する標準ソリューショ ンである iSolve™ を使用するか、あるいはアプリケーション 専用のターゲットボードを Veloce2 エミュレータに接続する かのいずれかの方法により実装され、実際のスティミュラス を使ってターゲットアプリケーションをテストします。ICE を 使用すると、個別のプロトコルに対応した複雑なテストベ ンチを開発する費用をかけずに、実際のスティミュラスを DUT に与えることが可能です。膨大なサイクル数のテスト データを生成して DUT を動かし、Veloce2 でその振る舞い をデバッグする強力な環境を構築できます。 ■ DUT だけでなく、テストベンチの多くの部分も合成して Veloce2 にマッピングする高度なコンパイラ技術 ホスト PC 上で実行されるテストベンチと Veloce2 上の SoC モデルをつなぐトランザクションレベル通信は、SCE-MI 標 準をベースにしています。TBX によるトランザクションモ デリング の 基 本 的 な 構 文 は、SystemVerilog DPI（Direct Programming Interface）のインポート／エクスポートのタ スクとトランザクションパイプ、仮想インタフェース、TLM FIFO で す。TBX は ホスト PC 上 の テストベンチ 環 境（C、 C++、SystemC、SystemVerilog で 記 述 ）と Veloce2 上 の SoC モデル（DUT）との間の通信インタフェースを自動的に 確立します。 一般に ICE は、無線、ネットワーク、マルチメディアビデ オ／オーディオなど標 準 的 な バスプロトコル（USB、PCI Express、SAS、SATA）の検証に用いられます。プリ／ポス トシリコン検証にも対応できるので、Veloce2 プラットフォー ムの投資を早期に回収することができます。 Veloce2 は、モデリングがしやすく最も広く用いられてい る SystemVerilog の動作構文を使用するため、トランザク タを素早くモデリングできます。TBX は、SystemVerilog の 動作構文を合成して Veloce2 のハードウェアにマッピング Veloce2 は、真のハードウェア／ソフトウェア同時検証と設 計のエラーリスク低減を実現します。 することで高速テストベンチ環境を実現し、シミュレーショ ンを加 速させます。TBX で 高 速 化できる動 作 構 文 には、 SystemVerilog インタフェース、 仮 想インタフェース、 ビ ヘイビアクロックモデリング、暗黙のステートマシン、for/ while ル ー プ、$readmemh、$display、$finish、$final、 $random などが含まれます。 実行 生成 リグレッション制御 トランザクション ランダムシーケンス ドライバ 制約付きランダム アルゴリズム サポート モデル スティミュラスとしての ソフトウェア サポート モデル DUT アサーション ホスト PC モニタ 反応 トランザクション チェック スコアボード カバレッジコレクタ レスポンダ モニタ 応答チェッカ スレーブ Veloce TBX ホスト PC 最新の検証環境フローを加速させる Veloce2 w w w. m e nto r g . co. j p/ f v 6 Veloce2 エミュレーションシステム 1 つまたは複数のプロセッサを 対話形式でデバッグできます。 ICE の一般的な構成 ソフトウェアのバリデーション ソフトウェアは SoC 機能の中枢を担う部分であるため、テー プアウト前に SoC 環境でソフトウェアのデバッグとバリデー ションを完了しておくことが重要です。Veloce2 は、 ソフトウェ アの実行に必要な本来の動作を再現します。2 とおりの方法 （デバッグプローブによる対話形式と Veloce Codelink® に よるオフライン形式）でプロセッサコアの状態を可視化でき ます。 デバッグプローブとは、プロセッサコアのデバッグ機能を用 いてコアを制御するデバッグ手法です。Veloce GUI とソフ トウェアデバッガを使ってシステム全体の状態を確認しなが ら、設計（ハードウェアとソフトウェアの両方）と対話型での やり取りが可能となります。デバッグプローブは通常、JTAG のような業界標準に基づいています。 Veloce2 環境で iSolve の JTAG ソリューションを使用すると、 エミュレータで実行している設計に従来型の JTAG プローブ をつなぐことができます。iSolve の JTAG ソリューションは、 エミュレーション対象のプロセッサコアから JTAG プローブの 信号を取り出して物理的な信号としてマッピングして、JTAG 標準デバッグインタフェースから取り出せるようにします。こ のインタフェースには Mentor® Embedded Sourcery™ Probes （MESP)、ARM® DSTREAM™ 、Lauterbach プ ロ ーブ など一 般的なすべての JTAG デバッグプローブが接続可能であり、 w w w. m e nto r g . co. j p/ f v Veloce2 は「仮想」プローブを プロセッサコアに接続し、TBX インタフェースを介してデバッ グプローブのすべての機能をト ランザクタで実現できます。こ のため、I/O ボードへの信号の 取り込み、ターゲットシステム とのクロック同期、高速ブリッ ジを必要としません。 つまり、 ハードウェアプローブそのもの が不要です。ターゲットと物理 的に接続することで可能となる デバッグプローブのすべての機 能を仮想的に実現しています。 VirtuaLAB が本来の機能を発揮 するのに不可欠な Veloce 仮想 プローブは、接続（デバッグ接 続を含む）されたすべてのデバ イスを TBX インタフェース経由 で制御し同期させます。 ソフトウェアをバッチ形式でデ バッグするには、Veloce の Codelink ソリューションを用い ます。Codelink は、エミュレーション完了後に従来型のソフ トウェアデバッガと同じ表示方法でプロセッサの動作を可視 化します。エミュレーションが終了して次のジョブを処理し ている間にオフラインでソフトウェアのデバッグを進めるこ とができることから、LSF のジョブキューを抜け、バッチ形 式でエミュレーションを実行する場合に便利です。 Codelink はプロセッサの内部と周辺のログを記録しながら エミュレーションを実行するので、エミュレーション後に過 去の状態を再生することが可能です。エミュレーションが終 了すると、Codelink はサーバの動きを再生してデバッグ対 象の動きを仮想的に再現します。つまり、エミュレーション のどの時点であってもプロセッサの動きを完全に可視化で きます。ブレークポイントをプログラムの任意の地点に設定 したり、ソースコード、変数、レジスタ、メモリ、コールス タックなどを確認する機能に加え、Codelink と Veloce の両 方の GUI からハードウェアトレース結果を相互参照すること も可能です。逆再生の機能もあるため、不具合の発生した 地点にブレークポイントを設定して逆向きにステップ実行す ることで原因も突き止めやすくなります。 Veloce2 はプロセッサコアを含めて設計を完全に可視化す るソフトウェアデバッグ環境です。Veloce2 には、エミュレー ションのためにソフトウェアを実行／デバッグする広範な機 能が備わっており、対話形式とバッチ処理形式の両方に対 応しています。 7 Veloce2 エミュレーションシステム メソドロジ Veloce2 のアーキテクチャは、再利用可能な高性能テストベ ンチの開発、カバレッジデータの収集、パワー関連機能の 検証といった最新検証メソドロジをサポートできる拡張性が あります。Veloce2 は UVM などの広く普及している検証メ ソドロジだけでなく、カバレッジドリブン、制約付きランダ ム、アサーションベースなどの新しい手法によるシミュレー タベースの検証メソドロジにも対応しています。これらのメ ソドロジを既存の検証フローにシームレスに適用できるた め、ほかの検証ツールではキャパシティとパフォーマンスの 限界に達してしまうような今日の検証ニーズにも応えること ができます。 いずれかを経由して接続します。Veloce2 のアクセラレーショ ン環境は標準規格に完全準拠し、ソフトウェアシミュレーショ ンとの完全な相互運用性が確保された完全単一ソースのア クセラレーション／シミュレーション環境です。アクセラレー ションを実行しても、シミュレータ上のテストベンチ実行に は影響がないため、ユーザがシミュレータのデバッグ機能と 可制御性を活用できます。 Veloce2 の高度な検証アクセラレーションには以下の特長が あります。 ■ 単一ソースのテストベンチでシミュレーションとアクセラ レーションの両方に対応 ■ 強力な SystemVerilog と OVM/UVM テストベンチの機能 ‒ オブジェクト指向のモデリング、制約付きランダムの 生成、カバレッジドリブン検証、高度なチェック ‒ LM インタフェース、フェージング、コンフィギュレーショ ン、ファクトリ、シーケンス ■ 実証済みの検証ベストプラクティスの活用 ‒ 検証メソドロジの機能と指針を参照できる SystemVerilog テストベンチアクセラレーションガイドライン アサーションとカバレッジドリブン検証 Veloce2 を使ったローパワー検証 UVM/OVM UVM と OVM は、モジュール化された再利用可能な検証コ ンポーネントとテストベンチを通じて高い抽象度の検証を可 能にする先進の検証メソドロジです。ハードウェア支援検証 によるアクセラレーションを実現した状態でも、シミュレー タの解析／デバッグ機能とともに UVM/OVM メソドロジの メリットを生かすことができます。また、ユーザは必要最小 限の変更でアクセラレーションを実行でき、シミュレーショ ンとアクセラレーションの相互運用性も維持されます。 Veloce2 によるアクセラレーションでは、テストベンチのコ ンポーネントと DUT には変更を加えずに、UVM/OVM ベー スの検証環境を高速化します。ホスト PC（シミュレータ）の テストベンチと Veloce2 の DUT との間のトランザクション ベース接続を確立するための明確なガイドラインが設けられ ています。一般的には、IEEE 1800 SystemVerilog DPI また は TLM FIFO による単純な関数呼び出しにより、仮想インタ フェース、Accellera SCE-MI 標準のトランザクションパイプの w w w. m e nto r g . co. j p/ f v 今日の検証プロセスにアサーションやカバレッジは欠かせ ません。設計者と検証エンジニアの大半は、テープアウト の判断を客観的に下せるように、予想外のシナリオを捕捉 するアサーションと検証網羅率を観測するカバレッジを実 装しています。Veloce2 は、SVA、PSL、OVL、QVL の検証 言語で書かれたアサーションを合成してハードウェア内に マッピングし、設計の RTL 同様にアクセラレーションします。 ユーザはアサーションを用いてさまざまな処理を自由に実 行できます。例えばアサーションがファイヤしたらテストベ ンチにメッセージを送ったり、設計の特定の状態を捕捉す るトリガあるいはイベントを記述したりすることも可能です。 Veloce2 のレポートにはファイヤしたすべてのアサーション が含まれるので、ポストプロセスデバッグのときに参照でき ます。またコンパイルと実行時にアサーションの有効／無 効を制御する機能も備わっているため、的を絞った検証を 実施できます。 アサーション同様、カバレッジ構文も Veloce2 のコンパイラ によって論理合成され、エミュレーション速度で実行できる ようにハードウェア内にマッピングされます。カバレッジデー タはカバレッジデータベースに登録され、オフラインで解 析されます。また複数のテストやプラットフォームで収集し たカバレッジと一緒にグローバルな統計情報としてまとめら れます。 8 Veloce2 エミュレーションシステム ローパワー検証 SoC 設計者はまた、機能を一定時間内に再起動するにはど ノードの微細化にともない、消費電力はチップ設計者にとっ て重大な関心事になりました。製品寿命を延ばし、バッテ リサイズを小さくするため、さまざまな方法で消費電力を抑 える試みがなされています。最近では、パワードメインの オン／オフ、レベルシフタ、クロックゲーティングなどのロー パワー技術が導入されています。制御ロジックそのものは ハードウェアに実装されていますが、電源のオン／オフはア プリケーションレベルのソフトウェアで制御されるので、ロー パワーマネジメント機能の検証はソフトウェアとハードウェ アの両方を含むシステムレベルで実施することが重要です。 OS のブートなど、長い初期化シーケンスをパワードメイン のオン／オフ前に行わなければならないアプリケーションも あります。シミュレーションツールをはじめとする検証ツー ルは、ユニット単位でディレクテッドテストを行うブロック レベル検証には役立ちますが、システムレベル検証や長い シーケンスを必要とするアプリケーションのテストには不十 分です。 これを補完するのが Veloce2 です。Veloce2 であれば、 シミュ レーションツールの性能が及ばない検証タスクをカバーし ます。Veloce2 は長時間のテストも非常に迅速に実行でき るので、パワードメインのオン／オフをユーザが素早く何度 も切り替えて実際と同じような振る舞いを再現し、その妥当 性を検証できます。Veloce2 のローパワー検証機能は IEEE 1801 Unified Power Format（UPF）標準に準拠しているた め、他のツールやプラットフォームとの相互運用が可能です。 ローパワー機能を監視するダイナミックチェックを自動的に 実行し、想定外の振る舞いをユーザに知らせます。 の程度のリテンションロジックを実装する必要があるかも調 べなくてはなりません。実際のアプリケーションを実行する システムレベル検証を行ってはじめて、リテンションロジッ クを強化するか、長い再起動時間を許容するかのトレード オフを設計者が判断できるようになります。 Veloce2 は次のローパワー検証をサポートします。 ■ パワードメインのオン／オフ ■ アイソレーションロジックの妥当性確認 ■ リテンション方式の妥当性確認 ■ パワーダウンシナリオの再現 ■ 電圧レベルシフタ機能 パワー解析 SoC 設計の仕様に過不足が生じないようにし、効率的なバッ テリを設計するためには、現実的な消費電力の平均値と ピーク値を知っておくことが非常に重要です。機械的に生成 したスティミュラスではなく、アプリケーションに特化したス ティミュラスを適用しないと現実の消費電力を明らかにする ことはできません。また実際のピーク電力を把握するには 長時間のテストが必要です。消費電力を正しく想定するた め、長いシーケンスを使って実際のアプリケーションを実行 する必要があります。 SAIF パワー 解析ツール 平均の 消費電力 パワー 解析ツール ピーク時の 消費電力 ヒストグラム FSDB Veloce2 のパワー解析 w w w. m e nto r g . co. j p/ f v 9 Veloce2 エミュレーションシステム Veloce2 のパワー解析はこれらすべての要件に対応できま す。数億サイクルにわたって消費電力の平均値を算出する ことも、10 億単位のサイクルにも及ぶ長時間のエミュレー ションを実行してスイッチングのヒストグラムを作り、実際 のピークを明らかにすることもできます。ピーク地点を見極 めたら、FSDB データを作成してより詳細なパワー解析が可 能です。これにより、設計で使用するパワーレールが持続 可能であり、電力消費がピークの間でもオーバーヒートを 起こさないことを確認できます。ピークが発生しているアプ リケーションまたはチップ上のエリアを特定し、製造への引 き渡し前に適切な対策を講じることができるので、出荷後 にソフトウェアによる対応を取る必要がありません。具体的 には、パフォーマンスの調整、適切な冷却の確保、SoC の ダイサイズの最適化といった対策が可能です。 Veloce エミュレーションソリューション Veloce はインタフェースをシミュレーションするオプション に柔軟性があります。 iSolve - 物理的なデバイスソリューション 専用のソフトウェアとハードウェアのサブシステムで構成さ れる iSolve ファミリは、完全性と性能の高い SoC 検証環境 を短期間で構築するうえで課題となる SoC モデリングと実 環境テストの問題を解決します。 個々の SoC はどれも異なっていますが、多くは標準のメモリ、 バス、プロセッサ、I/O インタフェースを使用して開発され ています。iSolve アプリケーションソリューションは、メモリ モデリング、ARM 組込みプロセッサ、ソフトウェアデバッグ、 マルチメディアデータのストリーミングと解析、業界標準の バス／通信インタフェースなどの分野で、Veloce2 システム を補完する役割を果たします。 仮想デバイスパッケージ w w w. m e nto r g . co. j p/ f v Veloce VirtuaLAB ソリューション Veloce2 および TBX コ・ モデリング テクノロジを Veloce VirtuaLAB ソリューションと組み合わせると、完全に仮想化 されたブロック／システムレベルの高速検証フローが完成 します。仮想化によって、すべての設計チームがエミュレー ションの恩恵を受けることができます。また、エミュレーショ ンの柔軟性と可視性が向上し、キャパシティを拡張できると 同時に検証の生産性と設計品質も向上します。 Veloce VirtuaLAB ソリューションは従来のインサーキットエ ミュレーション（ICE）と変わらない機能を提供し、しかもケー ブルやハードウェアユニットを追加する必要はありません。 Veloce VirtuaLAB にはほかにも次の利点があります。 ■ Veloce2 にハードウェアを追加せずにインストール可能 なため、より簡単かつ柔軟にリモートで使用できる ■ ケーブルを接続する必要がなく、エミュレータ内で実行 される DUT のパーティション制約が少ないため、柔軟性 が向上し、複数の設計チームで 1 台の Veloce2 を共有 できる ■ 専用ハードウェアに対する特定のアクセスメカニズムの 制限を受けることなく、ファンクションコントローラ上で 実行している検証対象プロトコルスタックの可視性を定 義できる ■ 提供された RTL ソースコードの IP を明確に保護したうえ でターゲットのプロトコルのファンクションコントローラ コアに対する可視性／追跡可能性を確保できる ■ モニタとチェッカから標準バスにすぐにアクセスできる Veloce VirtuaLAB フローは、Veloce2 と Questa の両プラッ トフォームを利用でき、SystemC および SystemVerilog を サポートするため、ユーザはメンター・グラフィックスの Verification IP（VIP）とテストベンチプロトコルインタフェー スに OVM/UVM を使用している環境に Veloce VirtuaLAB ソ リューションを統合することが可能です。 TBX コ・モデルリンクを使用して、コ・モデルホストワーク ステーション上で実行されるソフトウェアスタックと Veloce2 上で実行される通信プロトコル IP をパッケージ化すること で、Veloce VirtuaLAB のユーザは、デバイスドライバレベ ルで IP を検証でき、さらに実際的なソフトウェアを使って DUT を検証できます。 10 Veloce2 エミュレーションシステム Verification IP（VIP） Verification IP（VIP）は、Veloce2 内で実行される SoC に適 切なスティミュラスを適用することで、RTL、TLM、システム レベルで検証するときの一般的なプロトコルと標準インタ フェースに対応したスケーラブルな検証ソリューションを提 供します。 UVM 標準に準拠したスティミュラスジェネレータ、モニタ、 スコアボード機能を備えています。メンター・グラフィック スの VIP は、Questa、Veloce2、およびその統合型アクセラ レーション環境で共有できるため、VIP ごとの違いなどに煩 わされることがありません。 使いやすく利便性の高い VIP を活用すると、テストベンチを 短時間で開発でき、より少ない労力でより多くの検証が可 能になります。ハイパフォーマンスのエミュレーション環境 に直接接続された VIP は、ソフトウェアによるシミュレーショ ン環境に比べて最大 10,000 倍の速度で検証できるので、 検証時間の著しい短縮、リグレッションテストの大幅な削減、 生産性の飛躍的な向上を実現します。 VIP は、SystemC や SystemVerilog をはじめとするさまざ まな HVL テストベンチ環境で使用できます。また、OVM/ w w w. m e nto r g . co. j p/ f v Veloce の標準的なバスプロトコルトランザクタモジュール 11 Veloce2 エミュレーションシステム 製品仕様 容量 最大 20 億ゲート ユーザ数 最大 128 ユーザ 設計言語 Verilog、VHDL、SystemVerilog、ゲートレベルのネットリスト、暗号化された IP テストベンチ言語 C、C++、SystemC、SystemVerilog メソドロジ UVM、OVM、TLM、VMM アサーション言語 SVA、OVL、PSL、QVL 高速コンパイル 最大 4,000 万ゲート／時間 非同期クロック クロックはファンクションジェネレータあるいは外部の PLL を使って供給可能 OS サポート RH 4、RH 5、SUSE 10、SUSE 11 消費電力 （完全ロードした）Veloce2 Quattro で 11KW 最新の製品情報については、メンター・グラフィックスのウェブサイトから : w w w.mentorg.co.jp/fv Copyright © 2014 Mentor Graphics Corporation. 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