Kintex-7 FPGA デー タ シー ト :
DC 特性および AC ス イ ッ チ特性
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
概要
Kintex®-7 FPGA には、 -3、 -2、 -1、 -2L の ス ピー ド グ レー ド が
あ り 、-3 ス ピー ド グ レー ド のパフ ォーマ ン ス が最 も 高 く な っ てい
ます。 -2L デバ イ ス は よ り 低い最大ス タ テ ィ ッ ク 消費電力で ス ク
リ ーニ ン グ評価 さ れ、 ダ イ ナ ミ ッ ク 消費電力が低い場合は低い コ
ア電圧で動作で き ます。-2L イ ン ダ ス ト リ アル (I) 温度仕様デバ イ
ス は 0.95V の VCCINT でのみ動作 し ます。 -2L 拡張 (E) 温度仕様
デバ イ ス は 0.9V ま たは 1.0V の VCCINT で動作で き ます。1.0V の
VCCINT で動作す る -2LE デバ イ ス と 0.95V の VCCINT で動作す
る -2LI デバ イ ス の ス ピー ド 仕様は、 特記のない限 り -2 ス ピー ド
グ レー ド と 同 じ です。 0.9V の VCCINT で動作す る 場合の -2LE デ
バ イ ス は、 ス ピー ド 仕様、 ス タ テ ィ ッ ク 消費電力、 お よ びダ イ ナ
ミ ッ ク 消費電力が低減 し ます。
Kintex-7 FPGA の DC 特性お よ び AC 特性は、 コ マーシ ャ ル、 拡
張、 イ ン ダ ス ト リ アル、 ミ リ タ リ グ レー ド の温度範囲に対 し て指
定 さ れてい ますが、 特記のない限 り 、 同一ス ピー ド グ レー ド のパ
ラ メ ー タ ーの値は、 動作温度範囲を除いて コ マーシ ャ ル と イ ン ダ
ス ト リ アルで同 じ です。 つま り 、 -1 ス ピー ド グ レー ド の タ イ ミ ン
グ特性は、 ミ リ タ リ デバ イ ス と コ マーシ ャ ル デバ イ ス で同 じ で
す。 ただ し 、 ス ピー ド グ レー ド やデバ イ ス に よ っ ては、 イ ン ダ ス
ト リ アル デバ イ ス で入手で き ない場合があ り ます。
電源電圧お よ びジ ャ ン ク シ ョ ン 温度の仕様はすべて、 ワ ー ス ト
ケース の値です。 こ こ に記載 さ れたパ ラ メ ー タ ーは、 頻繁に使用
さ れ る デザ イ ンや一般的な アプ リ ケーシ ョ ンに共通の も のです。
使用可能なデバ イ ス と パ ッ ケージ の組み合わせは、 次のデー タ
シー ト に記載 さ れてい ます。
•
•
『7 シ リ ーズ FPGA 概要』 (DS180)
『防衛グ レー ド 7 シ リ ーズ FPGA 概要』 (DS185)
こ のKintex-7 FPGA デー タ シー ト を含む、7 シ リ ーズ FPGA に関
す る す べ て の 資 料 は、 ザ イ リ ン ク ス の ウ ェ ブ サ イ ト
(japan.xilinx.com/7) か ら 入手で き ます。
DC 特性
表 1 : 絶対最大定格 (1)
シ ンボル
最小
最大
単位
FPGA ロ ジ ッ ク
VCCINT
内部電源電圧
-0.5
1.1
V
VCCAUX
補助電源電圧
-0.5
2.0
V
VCCBRAM
ブ ロ ッ ク RAM メ モ リ の電源電圧
-0.5
1.1
V
HR I/O バン ク の出力 ド ラ イ バー電源電圧
-0.5
3.6
V
HP I/O バン ク の出力 ド ラ イ バー電源電圧
-0.5
2.0
V
VCCAUX_IO
補助電源電圧
-0.5
2.06
V
VREF
入力基準電圧
-0.5
2.0
V
HR I/O バン ク の I/O 入力電圧
-0.40
VCCO + 0.55
V
VIN(2)(3)(4)
HP I/O バン ク の I/O 入力電圧
-0.55
VCCO + 0.55
V
VREF、 お よ び TMDS_33 を除 く 差動 I/O 規格の I/O 入力電圧
(VCCO = 3.3V の と き )(5)
-0.40
2.625
V
VCCBATT
キー メ モ リ 用のバ ッ ク ア ッ プ バ ッ テ リ 電源電圧
-0.5
2.0
V
-0.5
1.1
V
-0.5
1.32
V
-0.5
1.935
V
-0.5
1.32
V
VCCO
説明
GTX ト ラ ン シーバー
VMGTAVCC
GTX ト ラ ン ス ミ ッ タ ーお よ び GTX レ シーバー回路のアナ ロ グ電源電圧
VMGTAVTT
GTX ト ラ ン ス ミ ッ タ ーお よ び GTX レ シーバー終端回路のアナ ロ グ電源電圧
VMGTVCCAUX
GTX ト ラ ン シーバーの補助アナ ロ グ ク ワ ッ ド PLL (QPLL) 電源電圧
VMGTREFCLK
GTX ト ラ ン シーバーの基準 ク ロ ッ ク の絶対入力電圧
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語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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Production 製品仕様
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 1 : 絶対最大定格 (1) (続き )
シ ンボル
説明
VMGTAVTTRCAL GTX ト ラ ン シーバー カ ラ ムの抵抗キ ャ リ ブ レーシ ョ ン回路のアナ ロ グ電源電圧
VIN
レ シーバー (RXP/RXN) お よ び ト ラ ン ス ミ ッ タ ー (TXP/TXN) の絶対入力電圧
最小
最大
単位
-0.5
1.32
V
-0.5
1.26
V
IDCIN-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 レ シーバー入力ピ ンの DC 入力電流
–
14
mA
IDCIN-MGTAVTT
RX 終端 = VMGTAVTT の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
12
mA
IDCIN-GND
RX 終端 = GND の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
6.5
mA
IDCOUT-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
–
14
mA
–
12
mA
IDCOUT-MGTAVTT RX 終端 = VMGTAVTT の と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
XADC
VCCADC
GNDADC に対す る XADC 電源電圧
-0.5
2.0
V
VREFP
GNDADC に対す る XADC 基準入力
-0.5
2.0
V
ス ト レージ温度 (周囲)
-65
150
℃
–
+220
℃
Pb フ リ ー コ ン ポーネ ン ト の最大はんだ付け温度 (6)
–
+260
℃
最大ジ ャ ン ク シ ョ ン温度(6)
–
+125
℃
温度
TSTG
TSOL
Tj
Pb/Sn
コ ン ポーネ ン ト の最大はんだ付け温度 (6)
注記 :
1.
2.
3.
4.
5.
6.
こ の表の絶対最大定格を超え る 条件下では、 デバ イ ス が恒久的に破損す る 可能性があ り ます。 こ こ に示す値は最大定格値であ り 、 こ の条件お よ び
推奨動作条件以外の状態でデバ イ ス が動作す る こ と を示す も のではあ り ません。 ま た、 デバ イ ス を絶対最大定格の状態で長時間使用す る と 、 デバ
イ ス の信頼性が低下す る 可能性があ り ます。
よ り 低い絶対電圧値が常に適用 さ れます。
I/O の動作は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参照 し て く だ さ い。
最大定格の制限は DC 信号に適用 さ れます。最大のア ン ダーシ ュ ー ト /オーバーシ ュ ー ト AC 仕様については、表 4 お よ び表 5 を参照 し て く だ さ い。
TMDS_33 仕様は、 表 10 を参照 し て く だ さ い。
はんだ付けのガ イ ド ラ イ ンお よ び温度条件は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置仕様』 (UG475) を参照 し て く だ さ い。
表 2 : 推奨動作条件(1)(2)
シ ンボル
説明
最小
標準
最大
単位
-3、 -2、 -2LE (1.0V)、 -1、 -1M デバ イ ス : 内部電源電圧
0.97
1.00
1.03
V
-2LE (0.9V) デバ イ ス : 内部電源電圧
0.87
0.90
0.93
V
-2LI (0.95V) デバ イ ス : 内部電源電圧
0.93
0.95
0.97
V
-3、 -2、 -2LE (1.0V)、 -1、 -1M デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.97
1.00
1.03
V
-2LE (0.9V) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.87
0.90
1.03
V
-2LI (0.95V) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.93
0.95
0.97
V
補助電源電圧
1.71
1.80
1.89
V
HR I/O バン ク の電源電圧
1.14
–
3.465
V
HP I/O バン ク の電源電圧
1.14
–
1.89
V
1.8V に設定時の補助電源電圧
1.71
1.80
1.89
V
2.0V に設定時の補助電源電圧
1.94
2.00
2.06
V
I/O 入力電圧
-0.20
–
VCCO + 0.2
V
VREF、 お よ び TMDS_33 を除 く 差動 I/O 規格の I/O 入力電圧
(VCCO = 3.3V の と き )(8)
-0.20
–
2.625
V
FPGA ロ ジ ッ ク
VCCINT(3)
VCCBRAM(3)
VCCAUX
VCCO(4)(5)
VCCAUX_IO(6)
VIN(7)
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表 2 : 推奨動作条件(1)(2) (続き )
シ ンボル
説明
最小
標準
最大
単位
IIN(9)
ク ラ ンプ ダ イ オー ド が順方向バ イ ア ス であ る と き の、 電源がオン あ る い
はオ フ のバン ク にあ る ピ ンの最大電流
–
–
10
mA
VCCBATT(10)
バ ッ テ リ 電圧
1.0
–
1.89
V
GTX ト ラ ン シーバー QPLL 周波数範囲が ≤ 10.3125GHz の場合の
0.97
1.0
1.08
V
GTX ト ラ ン シーバー QPLL 周波数範囲が > 10.3125GHz の場合の
1.02
1.05
1.08
V
1.17
1.2
1.23
V
1.75
1.80
1.85
V
1.17
1.2
1.23
V
GTX ト ラ ン シーバー
アナ ロ グ電源電圧(12)(13)
VMGTAVCC(11)
アナ ロ グ電源電圧
VMGTAVTT(11)
GTX ト ラ ン ス ミ ッ タ ーお よ び GTX レ シーバー終端回路のアナ ロ グ電源
VMGTVCCAUX(11)
ト ラ ン シーバーの補助アナ ロ グ ク ワ ッ ド QPLL 電源電圧
電圧
VMGTAVTTRCAL(11) GTX ト ラ ン シーバー カ ラ ム の抵抗キ ャ リ ブ レーシ ョ ン回路のアナ ロ グ
電源電圧
XADC
VCCADC
GNDADC に対す る XADC 電源電圧
1.71
1.80
1.89
V
VREFP
外部の基準電源電圧
1.20
1.25
1.30
V
コ マーシ ャ ル (C) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
85
℃
拡張 (E) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
100
℃
イ ン ダ ス ト リ アル (I) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
-40
–
100
℃
ミ リ タ リ (M) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
-55
–
125
℃
温度
Tj
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
すべての電圧はグ ラ ン ド を基準 と し てい ます。
電力分配シ ス テ ムのデザ イ ンについては、 『7 シ リ ーズ FPGA PCB デザ イ ンお よ びピ ン配置ガ イ ド 』 (UG483) を参照 し て く だ さ い。
VCCINT お よ び VCCBRAM は同 じ 電源に接続 し て く だ さ い。
VCCO が 0V ま で降下 し て も 、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ は保持 さ れます。
1.2V、 1.5V、 1.8V、 2.5V、 お よ び 3.3V ±5% の VCCO を含みます。
詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) の 「VCCAUX_IO」 セ ク シ ョ ン を参照 し て く だ さ い。
よ り 低い絶対電圧値が常に適用 さ れます。
TMDS_33 仕様は、 表 10 を参照 し て く だ さ い。
各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
VCCBATT は、 ビ ッ ト ス ト リ ームの暗号化を使用す る 場合にのみ必要です。 バ ッ テ リ を使用 し ない場合、 VCCBATT を グ ラ ン ド ま たは VCCAUX に接
続 し て く だ さ い。
11. 表の各電圧に、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG476) で説明 さ れてい る フ ィ ル タ ー回路が必要です。
12. デー タ レー ト が ≤ 10.3125Gb/s の場合、 消費電力を抑え る には VMGTAVCC を 1.0V ±3% にす る 必要があ り ます。
13. 消費電力を抑え る には、 CPLL 周波数範囲全体で VMGTAVCC を 1.0V ±3% にす る 必要があ り ます。
表 3 : 推奨動作条件下での DC 特性
説明
最小
標準(1)
最大
単位
VDRINT
デー タ を保持す る ための VCCINT 電圧
( こ の電圧未満では、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
0.75
–
–
V
VDRI
デー タ を保持す る ための VCCAUX 電圧
( こ の電圧未満では、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
1.5
–
–
V
IREF
各ピ ンの VREF リ ー ク 電流
–
–
15
µA
IL
各ピ ンの入力ま たは出力 リ ー ク 電流 (サンプル テ ス ト )
–
–
15
µA
CIN(2)
パ ッ ド のダ イ 入力の容量
–
–
8
pF
シ ンボル
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表 3 : 推奨動作条件下での DC 特性 (続き )
最小
標準(1)
最大
単位
VIN = 0V、 VCCO = 3.3V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
90
–
330
µA
VIN = 0V、 VCCO = 2.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
68
–
250
µA
VIN = 0V、 VCCO = 1.8V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
34
–
220
µA
VIN = 0V、 VCCO = 1.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
23
–
150
µA
VIN = 0V、 VCCO = 1.2V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
12
–
120
µA
VIN = 3.3V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
68
–
330
µA
シ ンボル
IRPU
IRPD
説明
VIN = 1.8V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
45
–
180
µA
ICCADC
アナ ロ グ電源電流、 パ ワ ーア ッ プ状態のアナ ロ グ回路
–
–
25
mA
IBATT(3)
バ ッ テ リ 電源の電流
–
–
150
nA
VCCO/2 (UNTUNED_SPLIT_40) に対す る プ ロ グ ラ ム可能な入力終端の
28
40
55
Ω
RIN_TERM(4) VCCO/2 (UNTUNED_SPLIT_50) に対す る プ ロ グ ラ ム可能な入力終端の
35
50
65
Ω
VCCO/2 (UNTUNED_SPLIT_60) に対す る プ ロ グ ラ ム可能な入力終端の
44
60
83
Ω
n
温度ダ イ オー ド の理想係数
–
1.010
–
–
r
温度ダ イ オー ド の直列抵抗
–
2
–
Ω
テブナン等価抵抗
テブナン等価抵抗
テブナン等価抵抗
注記 :
1.
2.
3.
4.
標準値は、 標準電圧お よ び 25℃ の条件で指定 さ れてい ます。
こ こ で示 し た計測結果はパ ッ ド のダ イ 容量であ り 、 パ ッ ケージは含まれません。
最大値は、 25℃ の ワ ース ト ケース で指定 さ れてい ます。
VCCO/2 レベルへの終端抵抗です。
表 4 : HR I/O バン クの AC 電圧オーバーシ ュ ー ト / ア ン ダーシ ュ ー ト の VIN 最大許容値(1)(2)
AC 電圧オーバーシ ュ ー ト
-55℃ ～ 125℃ の UI (%)
VCCO + 0.55
100
AC 電圧ア ン ダーシ ュ ー ト
-0.40
-55℃ ～ 125℃ の UI (%)
100
-0.45
61.7
-0.50
25.8
-0.55
11.0
VCCO + 0.60
46.6
-0.60
4.77
VCCO + 0.65
21.2
-0.65
2.10
VCCO + 0.70
9.75
-0.70
0.94
VCCO + 0.75
4.55
-0.75
0.43
VCCO + 0.80
2.15
-0.80
0.20
VCCO + 0.85
1.02
-0.85
0.09
VCCO + 0.90
0.49
-0.90
0.04
VCCO + 0.95
0.24
-0.95
0.02
注記 :
1.
2.
各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
オーバーシ ュ ー ト / ア ン ダーシ ュ ー ト の ピー ク 電圧、 お よ び VCCO + 0.20V を超え る 時間ま たは GND – 0.20V を下回 る 時間が こ の表の値を超え な
い よ う に し て く だ さ い。
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表 5 : HP I/O バン クの AC 電圧オーバーシ ュ ー ト / ア ン ダーシ ュ ー ト の VIN 最大許容値(1)(2)
AC 電圧オーバーシ ュ ー ト
VCCO + 0.55
-55℃ ～ 125℃ の UI (%)
100
AC 電圧ア ン ダーシ ュ ー ト
-0.55
-55℃ ～ 125℃ の UI (%)
100
VCCO + 0.60
50.0(3)
-0.60
50.0(3)
VCCO + 0.65
50.0(3)
-0.65
50.0(3)
VCCO + 0.70
47.0
-0.70
50.0(3)
VCCO + 0.75
21.2
-0.75
50.0(3)
VCCO + 0.80
9.71
-0.80
50.0(3)
VCCO + 0.85
4.51
-0.85
28.4
VCCO + 0.90
2.12
-0.90
12.7
VCCO + 0.95
1.01
-0.95
5.79
注記 :
1.
2.
各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
3.
20µs 未満 し か続かない UI に対応す る 値です。
オーバーシ ュ ー ト / ア ン ダーシ ュ ー ト の ピー ク 電圧、 お よ び VCCO + 0.20V を超え る 時間ま たは GND – 0.20V を下回 る 時間が こ の表の値を超え な
い よ う に し て く だ さ い。
表 6 : 標準静止電流
ス ピー ド グレー ド
シ ンボル
ICCINTQ
ICCOQ
説明
VCCINT 静止電流
VCCO 静止電流
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1.0V
デバイ ス
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
XC7K70T
241
241
241
N/A
N/A
187
mA
XC7K160T
474
474
474
N/A
271
368
mA
XC7K325T
810
810
810
N/A
463
629
mA
XC7K355T
993
993
993
N/A
568
771
mA
XC7K410T
1080
1080
1080
N/A
618
838
mA
XC7K420T
1313
1313
1313
N/A
751
1019
mA
XC7K480T
1313
1313
1313
N/A
751
1019
mA
XQ7K325T
N/A
810
810
810
N/A
629
mA
XQ7K410T
N/A
1080
1080
1080
N/A
838
mA
XC7K70T
1
1
1
N/A
N/A
1
mA
XC7K160T
1
1
1
N/A
1
1
mA
XC7K325T
1
1
1
N/A
1
1
mA
XC7K355T
1
1
1
N/A
1
1
mA
XC7K410T
1
1
1
N/A
1
1
mA
XC7K420T
1
1
1
N/A
1
1
mA
XC7K480T
1
1
1
N/A
1
1
mA
XQ7K325T
N/A
1
1
1
N/A
1
mA
XQ7K410T
N/A
1
1
1
N/A
1
mA
japan.xilinx.com
5
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 6 : 標準静止電流 (続き )
ス ピー ド グレー ド
シ ンボル
ICCAUXQ
説明
VCCAUX 静止電流
ICCAUX_IOQ VCCAUX_IO 静止電流
ICCBRAMQ
VCCBRAM 静止電流
1.0V
デバイ ス
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
XC7K70T
21
21
21
N/A
N/A
21
mA
XC7K160T
40
40
40
N/A
36
40
mA
XC7K325T
68
68
68
N/A
61
68
mA
XC7K355T
75
75
75
N/A
67
75
mA
XC7K410T
85
85
85
N/A
76
85
mA
XC7K420T
99
99
99
N/A
89
99
mA
XC7K480T
99
99
99
N/A
89
99
mA
XQ7K325T
N/A
68
68
68
N/A
68
mA
XQ7K410T
N/A
85
85
85
N/A
85
mA
XC7K70T
N/A
N/A
N/A
N/A
N/A
N/A
mA
XC7K160T
2
2
2
N/A
1
2
mA
XC7K325T
2
2
2
N/A
1
2
mA
XC7K355T
N/A
N/A
N/A
N/A
N/A
N/A
mA
XC7K410T
2
2
2
N/A
1
2
mA
XC7K420T
N/A
N/A
N/A
N/A
N/A
N/A
mA
XC7K480T
N/A
N/A
N/A
N/A
N/A
N/A
mA
XQ7K325T
N/A
2
2
2
N/A
2
mA
XQ7K410T
N/A
2
2
2
N/A
2
mA
XC7K70T
6
6
6
N/A
N/A
6
mA
XC7K160T
14
14
14
N/A
8
14
mA
XC7K325T
19
19
19
N/A
10
19
mA
XC7K355T
31
31
31
N/A
17
31
mA
XC7K410T
34
34
34
N/A
19
34
mA
XC7K420T
41
41
41
N/A
23
41
mA
XC7K480T
41
41
41
N/A
23
41
mA
XQ7K325T
N/A
19
19
19
N/A
19
mA
XQ7K410T
N/A
34
34
34
N/A
34
mA
注記 :
1.
2.
標準値は、 シ ン グルエン ド SelectIO リ ソ ース の標準電圧お よ びジ ャ ン ク シ ョ ン温度 85℃ (Tj) で指定 さ れてい ます。
3.
記載 さ れていない条件におけ る ス タ テ ィ ッ ク 消費電力を概算す る には、 Xilinx Power Estimator (XPE) ス プ レ ッ ド シー ト ツール
(http://japan.xilinx.com/power よ り ダ ウ ン ロ ー ド 可能) を使用 し て く だ さ い。
こ れ ら の値は 「ブ ラ ン ク 」 の コ ン フ ィ ギ ュ レーシ ョ ン フ ァ イ ルを使用 し たデバ イ ス におけ る も ので、 出力電流の負荷、 ア ク テ ィ ブな入力プルア ッ
プ抵抗はあ り ません。 ま た、 すべての I/O ピ ンは ト ラ イ ス テー ト お よ びフ ロ ーテ ィ ン グ状態です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
電源投入/切断シーケ ン ス
電源投入時に流れ る 電流が最小 と な り 、 I/O が ト ラ イ ス テー ト と な る よ う に、 電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCAUX_IO、
VCCO の順に投入す る こ と を推奨 し てい ます。 電源切断については逆が適用 さ れ ます。 VCCINT お よ び VCCBRAM の推奨電圧レベルが
同一の場合、 こ れ ら を同 じ 電源を使用 し て同時に立ち上げ る こ と がで き ます。 VCCAUX、 VCCAUX_IO、 お よ び VCCO の推奨電圧レベル
が同一の場合、 こ れ ら を同 じ 電源を使用 し て同時に立ち上げ る こ と がで き ます。
HR I/O バン ク お よ び コ ン フ ィ ギ ュ レーシ ョ ン バン ク 0 で VCCO が 3.3V の場合、 次の条件が適用 さ れます。
•
•
VCCO と VCCAUX 間の電圧差は、デバ イ ス の信頼性レベルを維持す る ために電源投入/切断の各サ イ ク ルで TVCCO2VCCAUX 時間以
上 2.625V を超過 し ない よ う に し ます。
TVCCO2VCCAUX 時間は電源投入 と 電源切断の間であればいずれの比率 も 割 り 当て る こ と がで き ます。
電源投入時 に 流れ る GTX ト ラ ン シ ー バ ー の 電 流 が 最小 と な る よ う に、 電源 は VCCINT、 VMGTAVCC、 VMGTAVTT の 順、 ま た は
VMGTAVCC、 VCCINT、 VMGTAVTT の 順 に 投入す る こ と を 推奨 し ま す。 VMGTVCCAUX に つ い て の シ ー ケ ン ス 要件 は あ り ま せ ん。
VMGTAVCC お よ び VCCINT は同時に立ち上げ る こ と がで き ます。 電源切断については、 電流が最小 と な る よ う に逆が適用 さ れます。
こ れ ら のシーケ ン ス要件が満た さ れない場合、電源投入お よ び電源切断中に VMGTAVTT か ら の電流が仕様 よ り も 大 き く な る こ と があ り
ます。
•
•
VMGTAVCC よ り も 先に VMGTAVTT に電源が投入 さ れ、 かつ VMGTAVTT – VMGTAVCC > 150mV お よ び VMGTAVCC < 0.7V の場合、
VMGTAVCC の立 ち 上が り 中に VMGTAVTT の電流は各 ト ラ ン シ ーバーで 460mA 増加 し ま す。 電流が流れ る 最長時間は、 0.3 x
TMGTAVCC (GND か ら VMGTAVCC の 90% ま での立ち上が り 時間) です。 電源切断については逆が適用 さ れます。
VCCINT よ り も 先に VMGTAVTT に電源が投入 さ れ、 かつ VMGTAVTT – VCCINT > 150mV お よ び VCCINT < 0.7V の場合、 VCCINT
の立ち上が り 中に VMGTAVTT の電流は各 ト ラ ン シーバーで 50mA 増加 し ます。 電流が流れ る 最長時間は、 0.3 x TVCCINT (GND か
ら VCCINT の 90% ま での立ち上が り 時間) です。 電源切断については逆が適用 さ れます。
記載 さ れてい る 以外に推奨 さ れ る 電源シーケ ン ス はあ り ません。
表 7 に、 Kintex-7 デバ イ ス の電源投入 と コ ン フ ィ ギ ュ レーシ ョ ンに最低限必要な電流値お よ び ICCQ を示 し ます。 表 6 お よ び表 7 に示
す最小電流を満たす と 、 5 つの電源すべてがパ ワ ーオ ン リ セ ッ ト し き い値を越え た後に、 デバ イ ス に電源が投入 さ れます。 FPGA は、
VCCINT が投入 さ れ る ま で コ ン フ ィ ギ ュ レーシ ョ ン で き ません。
初期化お よ び コ ン フ ィ ギ ュ レーシ ョ ン後に、Xilinx Power Estimator (XPE) ス プ レ ッ ド シー ト ツール (japan.xilinx.com/power よ り ダ ウ
ン ロ ー ド 可能) を使用 し て こ れ ら の電源の ド レ イ ン電流を概算 し て く だ さ い。
表 7 : Kintex-7 デバイ スの電源投入時の電流
デバイ ス
XC7K70T
XC7K160T
XC7K325T
XC7K355T
XC7K410T
XC7K420T
XC7K480T
XQ7K325T
XQ7K410T
ICCINTMIN
ICCAUXMIN
ICCINTQ + 450
ICCAUXQ + 40
ICCINTQ + 550
ICCAUXQ + 50
ICCINTQ + 600
ICCAUXQ + 80
ICCINTQ + 1450 ICCAUXQ + 109
ICCINTQ + 1500 ICCAUXQ + 125
ICCINTQ + 2200 ICCAUXQ + 180
ICCINTQ + 2200 ICCAUXQ + 180
ICCINTQ + 600
ICCAUXQ + 80
ICCINTQ + 1500 ICCAUXQ + 125
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ICCOMIN
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
各バン ク で
ICCOQ + 40mA
ICCAUX_IOMIN
ICCBRAMMIN
単位
各バン ク で
ICCBRAMQ + 40
mA
各バン ク で
ICCBRAMQ + 40
mA
各バン ク で
ICCBRAMQ + 40
mA
各バン ク で
ICCBRAMQ + 81
mA
各バン ク で
ICCBRAMQ + 90
mA
各バン ク で
ICCBRAMQ + 108
mA
各バン ク で
ICCBRAMQ + 108
mA
各バン ク で
ICCBRAMQ + 40
mA
各バン ク で
ICCBRAMQ + 90
mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
ICCOAUXIOQ + 40mA
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7
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 8 : 電源の立ち上が り 時間
シ ンボル
説明
条件
最小
最大
単位
TVCCINT
GND か ら VCCINT の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCO
GND か ら VCCO の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCAUX
GND か ら VCCAUX の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCAUX_IO
GND か ら VCCAUX_IO の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCBRAM
GND か ら VCCBRAM の 90% ま での立ち上が り 時間
0.2
50
ms
TJ =
TJ = 100°C(1)
–
300
–
500
85°C(1)
–
800
TVCCO2VCCAUX
VCCO – VCCAUX > 2.625V の場合の各パ ワー サ イ ク ルにおけ る
許容時間
125℃(1)
TJ =
ms
TMGTAVCC
GND か ら VMGTAVCC の 90% ま での立ち上が り 時間
0.2
50
ms
TMGTAVTT
GND か ら VMGTAVTT の 90% ま での立ち上が り 時間
0.2
50
ms
TMGTVCCAUX
GND か ら VMGTVCCAUX の 90% ま での立ち上が り 時間
0.2
50
ms
注記 :
1.
VCCO が標準値の 3.3V で 240,000 パ ワー サ イ ク ル、 ま たは ワース ト ケース の 3.465V で 36,500 パ ワー サ イ ク ルに基づ く 値です。
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8
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
DC 入力および出力レ ベル
VIL お よ び VIH の値は推奨入力電圧値です。 IOL お よ び IOH の値は、 VOL お よ び VOH のテ ス ト ポ イ ン ト におけ る 推奨動作条件で保証
さ れてい ます。 テ ス ト は、 すべての規格で仕様が満た さ れてい る こ と が確認で き る よ う に一部の規格を選択 し 、 最小 VCCO お よ びそれ
ぞれの VOL と VOH 電圧レベルで実施 し てい ます。 選択 さ れた以外の規格に対 し ては、 サンプル テ ス ト を実施 し てい ます。
表 9 : SelectIO の DC 入力および出力レ ベル(1)(2)
I/O 規格
HSTL_I
VIL
V、 最小
-0.300
VIH
VOL
VOH
IOL
IOH
V、 最大
VREF – 0.100
V、 最小
V、 最大
VREF + 0.100 VCCO + 0.300
V、 最大
0.400
V、 最小
VCCO – 0.400
mA
mA
8
-8
HSTL_I_12
-0.300
VREF – 0.080
VREF + 0.080 VCCO + 0.300
25% VCCO
75% VCCO
6.3
-6.3
HSTL_I_18
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300
0.400
VCCO – 0.400
8
-8
HSTL_II
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300
0.400
VCCO – 0.400
16
-16
HSTL_II_18
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300
0.400
VCCO – 0.400
16
-16
HSUL_12
-0.300
VREF – 0.130
VREF + 0.130 VCCO + 0.300
20% VCCO
80% VCCO
0.1
-0.1
LVCMOS12
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.400
VCCO – 0.400
注記 3
注記 3
LVCMOS15、
LVDCI_15
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
25% VCCO
75% VCCO
注記 4
注記 4
LVCMOS18、
LVDCI_18
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 5
注記 5
LVCMOS25
-0.300
0.700
1.700
VCCO + 0.300
0.400
VCCO – 0.400
注記 6
注記 6
LVCMOS33
-0.300
0.800
2.000
3.450
0.400
VCCO – 0.400
注記 6
注記 6
LVTTL
-0.300
0.800
2.000
3.450
0.400
2.400
注記 7
注記 7
MOBILE_DDR
-0.300
20% VCCO
80% VCCO
VCCO + 0.300
10% VCCO
90% VCCO
0.1
-0.1
PCI33_3
-0.400
30% VCCO
50% VCCO
VCCO + 0.500
10% VCCO
90% VCCO
1.5
-0.5
SSTL12
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150
14.25
-14.25
SSTL135
-0.300
VREF – 0.090
VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150
13.0
-13.0
SSTL135_R
-0.300
VREF – 0.090
VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150
8.9
-8.9
SSTL15
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175
13.0
-13.0
SSTL15_R
-0.300
VREF – 0.100
VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175
8.9
-8.9
SSTL18_I
-0.300
VREF – 0.125
VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470
8
-8
SSTL18_II
-0.300
VREF – 0.125
VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600
13.4
-13.4
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
適切な仕様に基づいて テ ス ト を実施 し てい ます。
3.3V お よ び 2.5V 規格は HR I/O バン ク でのみサポー ト さ れてい ます。
HP I/O バン ク では 2、 4、 6、 ま たは 8mA の駆動電流を、 HR I/O バン ク では 4、 8、 ま たは 12mA の駆動電流をサポー ト し てい ます。
HP I/O バン ク では 2、 4、 6、 8、 12、 ま たは 16mA の駆動電流を、 HR I/O バン ク では 4、 8、 12、 ま たは 16mA の駆動電流をサポー ト し てい ます。
HP I/O バン ク では 2、4、6、8、12、ま たは 16mA の駆動電流を、HR I/O バン ク では 4、8、12、16、ま たは 24mA の駆動電流をサポー ト し てい ます。
4、 8、 12、 ま たは 16mA の駆動電流をサポー ト し てい ます。
4、 8、 12、 16、 ま たは 24mA の駆動電流をサポー ト し てい ます。
特定の イ ン ターフ ェ イ スにおけ る DC 電圧レベルの詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参照し て く だ さ い。
表 10 : 差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
BLVDS_25
VICM(1)
VID(2)
VOCM(3)
V、 最小 V、 標準 V、 最大 V、 最小 V、 標準 V、 最大
0.300
MINI_LVDS_ 0.300
25
1.200
1.425
1.200 VCCAUX
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Production 製品仕様
VOD(4)
V、 最小
V、 標準
V、 最大
0.100
–
–
–
1.250
–
0.200
0.400
0.600
1.000
1.200
1.400
V、 最小 V、 標準 V、 最大
注記 5
0.300
0.450
0.600
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9
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 10 : 差動 SelectIO の DC 入力および出力レ ベル (続き )
VICM(1)
I/O 規格
VID(2)
VOCM(3)
V、 最小 V、 標準 V、 最大 V、 最小 V、 標準 V、 最大
VOD(4)
V、 最小
V、 標準
V、 最大
PPDS_25
0.200
0.900 VCCAUX 0.100
0.250
0.400
0.500
0.950
1.400
V、 最小 V、 標準 V、 最大
0.100
0.250
0.400
RSDS_25
0.300
0.900
1.500
0.100
0.350
0.600
1.000
1.200
1.400
0.100
0.350
0.600
TMDS_33
2.700
2.965
3.230
0.150
0.675
1.200 VCCO – 0.405 VCCO – 0.300 VCCO – 0.190 0.400
0.600
0.800
注記 :
1.
2.
3.
4.
5.
6.
7.
VICM は入力同相電圧です。
VID は入力差動電圧 (Q – Q) です。
VOCM は出力同相電圧です。
VOD は出力差動電圧 (Q – Q) です。
BLVDS の VOD は ト ポ ロ ジお よ び負荷に よ っ て大 き く 異な り ます。
表 12 に LVDS_25 を示 し ます。
表 13 に LVDS を示 し ます。
表 11 : 相補差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
DIFF_HSTL_I
VICM(1)
VID(2)
V、 最小 V、 標準 V、 最大 V、 最小 V、 最大
0.300
0.750
1.125
0.100
–
VOL(3)
VOH(4)
V、 最大
0.400
V、 最小
VCCO – 0.400
IOL
IOH
mA、 最大 mA、 最小
8.00
-8.00
DIFF_HSTL_I_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
8.00
-8.00
DIFF_HSTL_II
0.300
0.750
1.125
0.100
–
0.400
VCCO – 0.400
16.00
-16.00
DIFF_HSTL_II_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
16.00
-16.00
DIFF_HSUL_12
0.300
0.600
0.850
0.100
–
20% VCCO
80% VCCO
0.100
-0.100
DIFF_MOBILE_DDR
0.300
0.900
1.425
0.100
–
10% VCCO
90% VCCO
0.100
-0.100
DIFF_SSTL12
0.300
0.600
0.850
0.100
–
(VCCO/2) – 0.150 (VCCO/2) + 0.150
14.25
-14.25
DIFF_SSTL135
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150 (VCCO/2) + 0.150
13.0
-13.0
DIFF_SSTL135_R
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150 (VCCO/2) + 0.150
8.9
-8.9
DIFF_SSTL15
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175 (VCCO/2) + 0.175
13.0
-13.0
DIFF_SSTL15_R
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175 (VCCO/2) + 0.175
8.9
-8.9
DIFF_SSTL18_I
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.470 (VCCO/2) + 0.470
8.00
-8.00
DIFF_SSTL18_II
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.600 (VCCO/2) + 0.600
13.4
-13.4
注記 :
1.
2.
3.
4.
VICM は入力同相電圧です。
VID は入力差動電圧 (Q – Q) です。
VOL はシ ン グルエ ン ド 低出力電圧です。
VOH はシ ン グルエ ン ド 高出力電圧です。
LVDS DC 仕様 (LVDS_25)
LVDS_25 規格は HR I/O バン ク でのみ使用可能です。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参
照 し て く だ さ い。
表 12 : LVDS_25 DC 仕様
DC パラ メ ー タ ー
シ ンボル
VCCO
電源電圧
VOH
Q お よ び Q の最大出力電圧
VOL
Q お よ び Q の最小出力電圧
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
条件
最小
標準
最大
単位
2.375
2.500
2.625
V
Q 信号 と Q 信号間で RT = 100Ω
–
–
1.675
V
Q 信号 と Q 信号間で RT = 100Ω
0.700
–
–
V
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10
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 12 : LVDS_25 DC 仕様 (続き )
DC パラ メ ー タ ー
シ ンボル
条件
最小
標準
最大
単位
差動出力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
VODIFF
VOCM
出力同相電圧
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.425
V
差動入力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
100
350
600
mV
VIDIFF
VICM
入力同相電圧
0.300
1.200
1.425
V
注記 :
1.
LVDS_25 の差動入力は、 出力の要求レベル と 異な る VCCO レベルのバン ク に配置で き ます。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユー
ザー ガ イ ド 』 (UG471) を参照 し て く だ さ い。
LVDS DC 仕様 (LVDS)
LVDS 規格は HP I/O バン ク でのみ使用可能です。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参照 し
て く だ さ い。
表 13 : LVDS DC 仕様
DC パラ メ ー タ ー
シ ンボル
条件
最小
標準
最大
単位
1.710
1.800
1.890
V
VCCO
電源電圧
VOH
Q お よ び Q の最大出力電圧
Q 信号 と Q 信号間で RT = 100Ω
–
–
1.675
V
VOL
Q お よ び Q の最小出力電圧
Q 信号 と Q 信号間で RT = 100Ω
0.825
–
–
V
差動出力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
VODIFF
VOCM
出力同相電圧
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.425
V
差動入力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
入力同相電圧 = 1.25V
100
350
600
mV
VIDIFF
VICM
入力同相電圧
差動入力電圧 = ±350mV
0.300
1.200
1.425
V
注記 :
1.
LVDS の差動入力は、 出力の要求レベル と 異な る VCCO レベルのバン ク に配置で き ます。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー
ガ イ ド 』 (UG471) を参照 し て く だ さ い。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
AC ス イ ッ チ特性
こ のデー タ シー ト に記載のすべての値は、 表 14 に記載 さ れてい る Vivado® Design Suite 2014.4 お よ び ISE® Design Suite 14.7 の ス
ピー ド 仕様に基づいてい ます。
表 14 : Kintex-7 FPGA のデバイ ス別のス ピー ド 仕様
バージ ョ ン
標準 VCCINT
デバイ ス
ISE 14.7
Vivado
2014.4
(表 2)
1.10
1.12
1.0V
XC7K70T、 XC7K160T、 XC7K325T、 XC7K355T、 XC7K410T、 XC7K420T、
XC7K480T
N/A
1.12
0.95V
XC7K160T、 XC7K325T、 XC7K355T、 XC7K410T、 XC7K420T、 XC7K480T
1.09
1.09
0.9V
XC7K70T、 XC7K160T、 XC7K325T、 XC7K355T、 XC7K410T、 XC7K420T、
XC7K480T
1.05
1.08
1.0V
XQ7K325T、 XQ7K410T
1.05
1.07
0.9V
XQ7K325T、 XQ7K410T
ス イ ッ チ特性は ス ピー ド グ レー ド ご と に指定 さ れ、 Advance、 Preliminary、 Production のいずれかに該当 し ます。 それぞれの定義を次
に示 し ます。
Advance 製品仕様
シ ミ ュ レーシ ョ ンにのみ基づいてお り 、 通常、 デバ イ ス の設計仕様の決定直後に入手可能です。 こ の特性の ス ピー ド グ レー ド は比較的
安定 し てお り 、 余裕を持たせた設定ですが、 実際の遅延が大 き く な る こ と があ り ます。
Preliminary 製品仕様
ES (エン ジニア リ ン グ サンプル) シ リ コ ン特性評価に基づいてい ます。 デバ イ スお よ びス ピー ド グ レー ド は、 量産シ リ コ ンのパフ ォー
マ ン ス に よ り 近い も の と な り ます。 Advance と 比較す る と 、 実際の遅延の方が大き く な る 可能性は低 く な っ てい ます。
Production 製品仕様
特定のデバ イ ス フ ァ ミ リ の十分な量産を経た上で特性評価が行われ、 リ リ ース さ れてい ます。 ス ピー ド フ ァ イ ルには、 デバ イ ス の実
際の遅延に即 し た値が記載 さ れてい ます。 ま た、 以降の変更はカ ス タ マーに正式に通知 さ れます。 通常、 遅い ス ピー ド グ レー ド か ら 先
に Production ス ピー ド フ ァ イ ルが提供 さ れます。
AC ス イ ッ チ特性のテ ス ト
内部 タ イ ミ ン グ パ ラ メ ー タ ーは、 内部テ ス ト パ タ ーンで計測 さ れて求め ら れてい ます。 すべての AC ス イ ッ チ特性は、 ワース ト ケー
ス の電源電圧お よ びジ ャ ン ク シ ョ ン温度条件での値です。
よ り 具体的な条件での正確で確定的な ワース ト ケース デー タ を得る には、 ス タ テ ィ ッ ク タ イ ミ ン グ解析ツールを使用 し てシ ミ ュ レー
シ ョ ン ネ ッ ト リ ス ト にバ ッ ク ア ノ テー ト し た値を使用 し て く だ さ い。 特記のない限 り 、 こ れ ら の値はすべての Kintex-7 FPGA に適用
さ れます。
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Production 製品仕様
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ス ピー ド グ レー ド
デバ イ ス はそれぞれ生産時期が異な る ため、 カ テ ゴ リ の移行は各デバ イ ス の製造プ ロ セ ス の ス テー タ ス に よ っ て決定 さ れ ま す。 表 15
に、 Kintex-7 デバ イ ス の ス テー タ ス を ス ピー ド グ レー ド に基づいて示 し ます。
表 15 : Kintex-7 デバイ スのス ピー ド グ レー ド
ス ピー ド グ レー ド
デバイ ス
Advance
Preliminary
Production
XC7K70T
-3、 -2、 -2LE(1.0V)、 -1、 -2LE (0.9V)
XC7K160T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XC7K325T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XC7K355T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XC7K410T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XC7K420T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XC7K480T
-3、 -2、 -2LE(1.0V)、 -2LI (0.95V)、 -1、 -2LE (0.9V)
XQ7K325T
-2I、 -2LE(1.0V)、 -1I、 -2LE(0.9V)、 -1M
XQ7K410T
-2I、 -2LE(1.0V)、 -1I、 -2LE(0.9V)、 -1M
Production シ リ コ ンおよび ソ フ ト ウ ェ アのス テー タ ス
特定の フ ァ ミ リ (お よ びス ピー ド グ レー ド ) は、 それに正 し く 対応す る ス ピー ド 仕様 (Advance、 Preliminary、 Production) の リ リ ース
前に、 Production と し て リ リ ース さ れ る 場合があ り ます。 こ の よ う な不一致は、 その後に リ リ ース さ れ る ス ピー ド 仕様で修正 さ れます。
表 16 に示 さ れてい る Kintex-7 デバ イ ス、 ス ピー ド グ レー ド 、 ソ フ ト ウ ェ ア ツール、 お よ びス ピー ド 仕様は、 Production で最小限必
要にな る リ リ ース で、 後続の ソ フ ト ウ ェ アお よ びス ピー ド 仕様の リ リ ースすべて を使用で き ます。
表 16 : Kintex-7 デバイ スの Production 仕様の ソ フ ト ウ ェ アおよびス ピー ド 仕様のバージ ョ ン
ス ピー ド グ レー ド
1.0V
デバイ ス
-3
XC7K70T
-2/-2LE
-1
Vivado 2012.4 v1.08
0.95V
0.9V
-1M
-2LI
-2LE
N/A
N/A
ま たは ISE 14.2 v1.06
XC7K160T
N/A
Vivado 2012.4 v1.08
Vivado 2014.4 v1.12
ま たは ISE 14.2 v1.06
XC7K325T
N/A
Vivado 2012.4 v1.08
Vivado 2014.4 v1.12
N/A
Vivado 2012.4 v1.08
Vivado 2014.4 v1.12
N/A
Vivado 2012.4 v1.08
Vivado 2014.4 v1.12
N/A
Vivado 2012.4 v1.08
Vivado 2014.4 v1.12
N/A
Vivado 2012.4 v1.08
N/A
Vivado 2014.4 v1.12
N/A
Vivado 013.1 v1.04
Vivado 013.1 v1.04
ま たは ISE 14.5 v1.04
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
N/A
ま たは ISE 14.5 v1.04
XQ7K410T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
ま たは ISE 14.2 v1.06
XQ7K325T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
ま たは ISE 14.2 v1.06
XC7K480T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
ま たは ISE 14.2 v1.06
XC7K420T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
ま たは ISE 14.2 v1.06
XC7K410T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
ま たは ISE 14.2 v1.06
XC7K355T
Vivado 2012.4 v1.07
ま たは ISE 14.3 v1.06
Vivado 013.1 v1.04
ま たは ISE 14.5 v1.04
N/A
Vivado 013.1 v1.04
ま たは ISE 14.5 v1.04
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13
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
Vivado ツールでの適切な ス ピー ド グ レー ド および電圧の選択
Vivado ツールで、 使用す る デバ イ ス に適 し た ス ピー ド グ レー ド お よ び電圧を選択する 必要があ り ます。
Vivado ツールで 1.0V ス ピー ド 仕様を選択す る 場合、 Kintex-7 ま たは Defense Grade Kintex-7Q サブ フ ァ ミ リ を選んだ後に、 デバ イ ス
名、 パ ッ ケージ名、 ス ピ ー ド グ レ ー ド で構成 さ れ る パー ツ名を選択 し ま す。 た と えば、 FFG900 パ ッ ケージ で ス ピ ー ド グ レ ー ド -3
(1.0V) の XC7K325T デバ イ ス を使用す る 際は xc7k325tffg900-3 を選択 し 、 FFG900 パ ッ ケージで ス ピー ド グ レー ド -2LE (1.0V) の
XC7K325T デバ イ ス を使用す る 際は xc7k325tffg900-2L を選択 し ます。
同様に、 -2LI (0.95V) ス ピー ド 仕様を選択す る 場合は、 Kintex-7 サブ フ ァ ミ リ を選んだ後に、 デバ イ ス名、 「i」、 パ ッ ケージ名、 ス ピー
ド グ レー ド で構成 さ れ る パーツ名を選択 し ます。 つま り 、 FFG900 パ ッ ケージで ス ピー ド グ レー ド -2LI (0.95V) の XC7K325T デバ イ
ス を使用す る 際は、 xc7k325tiffg900-2L を選択 し ます。 -2LI (0.95V) ス ピー ド 仕様は ISE ツールでサポー ト さ れてい ません。
ま た、 -2LE (0.9V) を選択す る 場合は、 Kintex-7 Low Voltage ま たは Defense Grade Kintex-7Q Low Voltage サブ フ ァ ミ リ を選んだ後
に、 デバ イ ス名、 「l」、 パ ッ ケージ名、 ス ピー ド グ レー ド で構成 さ れ る パーツ名を選択 し ます。 た と えば、 FFG900 パ ッ ケージで ス ピー
ド グ レー ド -2LE (0.9V) の XC7K325T デバ イ ス を使用する 際は、 xc7k325tlffg900-2L を選択 し ます。
ISE ツールでサポー ト さ れてい る デバ イ ス に対 し て ス ピー ド グ レー ド を選択する 場合 も 、 パーツ名の構成は同様です。 ISE ツールでサ
ポー ト さ れてい る 7 シ リ ーズ FPGA のサブセ ッ ト は、 表 16 に記載 さ れてい ます。
パフ ォ ーマ ン ス特性
こ こ では、 Kintex-7 デバ イ ス に イ ンプ リ メ ン ト さ れた一般的な フ ァ ン ク シ ョ ンお よ びデザ イ ンのパフ ォーマ ン ス特性を示 し ます。 こ こ
に記載す る 値は ワース ト ケース値であ り 、 完全に特性評価が行われてい ます。 ま た、 12 ページの 「AC ス イ ッ チ特性」 に記載 さ れてい
る ガ イ ド ラ イ ンに も 従っ てい ます。 各表の I/O バン ク タ イ プは High Performance (HP) ま たは High Range (HR) のいずれかです。
表 17 : ネ ッ ト ワー ク ア プ リ ケーシ ョ ン イ ン タ ー フ ェ イ スのパフ ォ ーマ ン ス
ス ピー ド グ レー ド
説明
I/O バン ク
のタ イプ
1.0V
0.95V
0.9V
-3
-2/-2LE
-1
-2LI
-2LE
単位
SDR LVDS ト ラ ン ス ミ ッ タ ー
(OSERDES を使用、 DATA_WIDTH = 4 ～ 8)
HR
710
710
625
710
625
Mb/s
HP
710
710
625
710
625
Mb/s
DDR LVDS ト ラ ン ス ミ ッ タ ー
(OSERDES を使用、 DATA_WIDTH = 4 ～ 14)
HR
1250
1250
950
1250
950
Mb/s
HP
1600
1400
1250
1400
1250
Mb/s
SDR LVDS レ シーバー (SFI-4.1)(1)
HR
710
710
625
710
625
Mb/s
HP
710
710
625
710
625
Mb/s
HR
1250
1250
950
1250
950
Mb/s
HP
1600
1400
1250
1400
1250
Mb/s
DDR LVDS レ シーバー (SPI-4.2)(1)
注記 :
1.
LVDS レ シーバーの性能は通常、 ダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト (DPA) アルゴ リ ズ ム を使用 し てい る か ど う かに依存 し ます。
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Production 製品仕様
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14
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 18 : メ モ リ イ ン タ ー フ ェ イ ス ジ ェ ネ レー タ ーで利用可能な メ モ リ イ ン タ ー フ ェ イ ス IP の最大物理イ ン タ ー フ ェ イ ス (PHY) レー ト
(FFG および RF パ ッ ケージ )(1)(2)
ス ピー ド グ レー ド
メ モ リ 規格
I/O バン ク
のタ イ プ
DDR3L
DDR2
RLDRAM III
1.0V
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
2.0V
1866(3)
1866(3)
1600
1066
1600
1333
Mb/s
HP
1.8V
1600
1333
1066
800
1333
1066
Mb/s
HR
N/A
1066
1066
800
800
1066
800
Mb/s
HP
2.0V
1600
1600
1333
1066
1600
1066
Mb/s
HP
1.8V
1333
1066
800
800
1066
800
Mb/s
HR
N/A
800
800
667
N/A
800
667
Mb/s
HP
2.0V
800
800
800
667
800
800
Mb/s
HP
1.8V
800
800
800
667
800
800
Mb/s
HR
N/A
800
800
800
533
800
800
Mb/s
HP
2.0V
800
667
667
550
667
533
MHz
HP
1.8V
550
500
450
400
500
450
MHz
HR
N/A
4:1 メ モ リ コ ン ト ロー ラ ー
HP
DDR3
VCCAUX_IO
N/A
2:1 メ モ リ コ ン ト ロー ラ ー
HP
2.0V
1066
1066
800
667
1066
800
Mb/s
DDR3
HP
1.8V
1066
1066
800
667
1066
800
Mb/s
HR
N/A
1066
1066
800
667
1066
800
Mb/s
HP
2.0V
1066
1066
800
667
1066
800
Mb/s
HP
1.8V
1066
1066
800
667
1066
800
Mb/s
HR
N/A
800
800
667
N/A
800
667
Mb/s
HP
2.0V
HP
1.8V
800
800
Mb/s
HR
N/A
HP
2.0V
HP
1.8V
HR
N/A
HP
2.0V
HP
1.8V
HR
N/A
HP
DDR3L
DDR2
QDR II+(4)
RLDRAM II
LPDDR2
667
800
800
800
667
533
550
500
450
300
500
450
MHz
500
450
400
300
450
400
MHz
533
500
450
400
500
450
MHz
2.0V
667
667
667
533
667
667
Mb/s
HP
1.8V
667
667
667
533
667
667
Mb/s
HR
N/A
667
667
667
533
667
667
Mb/s
注記 :
1.
VREF の ト ラ ッ キ ン グが必要です。 詳細は、 『7 シ リ ーズ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン ユーザー ガ イ ド 』 (UG586) を参照 し て
2.
3.
4.
内部 VREF を使用す る 場合、 最大デー タ レー ト は 800Mb/s (400MHz) です。
く だ さ い。
1800Mb/s を超え る デザ イ ンについては、 ザ イ リ ン ク ス テ ク ニ カル サポー ト で ウ ェ ブケース を開いて く だ さ い。
QDRII+ の最大パフ ォーマ ン ス仕様は、 バース ト 長 4 (BL = 4) の イ ンプ リ メ ン テーシ ョ ンに対応す る も のです。 バース ト 長 2 (BL = 2) の イ ンプ
リ メ ン テーシ ョ ンの場合、 すべての ス ピー ド グ レー ド お よ び I/O バン ク タ イ プで 333MHz に制限 さ れます。
DS182 (v2.12) 2014 年 11 月 19 日
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15
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 19 : メ モ リ イ ン タ ー フ ェ イ ス ジ ェ ネレー タ ーで利用可能な メ モ リ イ ン タ ー フ ェ イ ス IP の最大物理イ ン タ ー フ ェ イ ス (PHY) レー ト
(FBG パ ッ ケージ )(1)(2)
ス ピー ド グ レー ド
メ モ リ 規格
I/O バン ク
のタ イプ
VCCAUX_IO(3)
DDR2
RLDRAM III
DDR2
QDR II+(4)
RLDRAM II
LPDDR2
0.9V
単位
-2/-2LE
-1
-1M
-2LI
-2LE
N/A
1333
1066
800
800
1066
800
Mb/s
N/A
1066
800
800
800
800
800
Mb/s
HP
N/A
1066
800
667
667
800
667
Mb/s
HR
N/A
800
800
667
N/A
800
667
Mb/s
HP
N/A
800
800
800
667
800
800
Mb/s
HR
N/A
800
667
667
533
667
667
Mb/s
HP
N/A
550
500
450
350
500
450
MHz
HR
N/A
2:1 メ モ リ コ ン ト ロー ラ ー
HP
DDR3
HR
DDR3L
0.95V
-3
4:1 メ モ リ コ ン ト ロー ラ ー
HP
DDR3
HR
DDR3L
1.0V
N/A
N/A
1066
1066
800
667
1066
800
Mb/s
N/A
1066
800
800
667
800
800
Mb/s
HP
N/A
1066
800
667
667
800
667
Mb/s
HR
N/A
800
800
667
N/A
800
667
Mb/s
HP
N/A
800
800
800
667
800
800
Mb/s
HR
N/A
800
667
667
533
667
667
Mb/s
HP
N/A
550
500
450
300
500
450
MHz
HR
N/A
450
400
350
300
400
350
MHz
HP
N/A
HR
N/A
533
500
450
400
500
450
MHz
HP
N/A
667
667
667
400
667
667
Mb/s
HR
N/A
667
667
533
400
667
533
Mb/s
注記 :
1.
VREF の ト ラ ッ キ ン グが必要です。 詳細は、 『7 シ リ ーズ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン ユーザー ガ イ ド 』 (UG586) を参照 し て
2.
3.
4.
内部 VREF を使用す る 場合、 最大デー タ レー ト は 800Mb/s (400MHz) です。
く だ さ い。
FBG パ ッ ケージの場合、 HP I/O バン ク のプ リ ド ラ イ バー電圧を調整す る 、 個別の VCCAUX_IO 電源ピ ンはあ り ません。
QDRII+ の最大パフ ォ ーマ ン ス仕様は、 バース ト 長 4 (BL = 4) の イ ンプ リ メ ン テーシ ョ ンに対応す る も のです。 バース ト 長 2 (BL = 2) の イ ンプ
リ メ ン テーシ ョ ンの場合、 すべての ス ピー ド グ レー ド お よ び I/O バン ク タ イ プで 333MHz に制限 さ れます。
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
16
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
IOB パ ッ ド 入力/出力/ ト ラ イ ス テー ト
表 20 (High Range (HR) IOB) お よ び表 21 (High Performance (HP) IOB) に、 各 I/O 規格のパ ッ ド か ら のデー タ 入力遅延調整、 パ ッ ド
ま でのデー タ 出力遅延、 お よ び ト ラ イ ス テー ト 遅延の値を示 し ます。
•
TIOPI は、 IOB パ ッ ド か ら 入力バ ッ フ ァ ーを通っ て IOB パ ッ ド の I ピ ンに達す る ま での遅延です。 遅延値は、 SelectIO 入力バ ッ
•
TIOOP は、 O ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延です。 遅延値は、 SelectIO 出力バ ッ
フ ァ ーの機能に依存 し ます。
フ ァ ーの機能に依存 し ます。
TIOTP は、 ト ラ イ ス テー ト が無効な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延で
す。 遅延値は、 出力バ ッ フ ァ ーの SelectIO の機能に依存 し ます。 HP I/O バン ク では、 DCITERMDISABLE ピ ン使用時の内部 DCI
終端がオンにな る ま での時間は常に TIOTP よ り も 高速です。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の IN_TERM 終
端がオンにな る ま での時間は常に TIOTP よ り も 高速です。
表 20 : IOB High Range (HR) のス イ ッ チ特性
•
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グレー ド
ス ピー ド グ レー ド
ス ピー ド グレー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
LVTTL_S4
1.31 1.42 1.64 1.64
1.42
1.51 3.77 3.90 4.00 4.00 3.90
4.13 3.52 3.67 3.86 3.86
3.67
3.85
ns
LVTTL_S8
1.31 1.42 1.64 1.64
1.42
1.51 3.50 3.64 3.73 3.73 3.64
3.86 3.26 3.40 3.60 3.60
3.40
3.58
ns
LVTTL_S12
1.31 1.42 1.64 1.64
1.42
1.51 3.49 3.62 3.72 3.72 3.62
3.84 3.24 3.39 3.58 3.58
3.39
3.56
ns
LVTTL_S16
1.31 1.42 1.64 1.64
1.42
1.51 3.03 3.17 3.26 3.26 3.17
3.39 2.79 2.93 3.13 3.13
2.93
3.11
ns
LVTTL_S24
1.31 1.42 1.64 1.64
1.42
1.51 3.25 3.39 3.48 3.48 3.39
3.61 3.01 3.15 3.35 3.35
3.15
3.33
ns
LVTTL_F4
1.31 1.42 1.64 1.64
1.42
1.51 3.22 3.36 3.45 3.45 3.36
3.58 2.98 3.12 3.32 3.32
3.12
3.30
ns
LVTTL_F8
1.31 1.42 1.64 1.64
1.42
1.51 2.71 2.84 2.93 2.93 2.84
3.06 2.46 2.61 2.80 2.80
2.61
2.78
ns
LVTTL_F12
1.31 1.42 1.64 1.64
1.42
1.51 2.69 2.82 2.92 2.92 2.82
3.05 2.44 2.59 2.79 2.79
2.59
2.77
ns
LVTTL_F16
1.31 1.42 1.64 1.64
1.42
1.51 2.57 2.85 3.15 3.15 2.85
2.88 2.33 2.61 3.02 3.02
2.61
2.60
ns
LVTTL_F24
1.31 1.42 1.64 1.64
1.42
1.51 2.41 2.64 2.89 3.04 2.64
2.94 2.16 2.41 2.76 2.91
2.41
2.66
ns
LVDS_25
0.64 0.68 0.80 0.87
0.68
0.83 1.36 1.47 1.55 1.55 1.47
1.58 1.11 1.24 1.41 1.41
1.24
1.30
ns
MINI_LVDS_25
0.68 0.70 0.79 0.87
0.70
0.83 1.36 1.47 1.55 1.55 1.47
1.59 1.11 1.24 1.41 1.41
1.24
1.31
ns
BLVDS_25
0.65 0.69 0.80 0.85
0.69
0.83 1.83 2.02 2.20 2.57 2.02
2.16 1.59 1.79 2.07 2.44
1.79
1.88
ns
RSDS_25
(Point to Point)
0.63 0.68 0.79 0.87
0.68
0.83 1.36 1.48 1.55 1.55 1.48
1.59 1.11 1.24 1.41 1.41
1.24
1.31
ns
PPDS_25
0.65 0.69 0.80 0.87
0.69
0.83 1.36 1.49 1.58 1.58 1.49
1.59 1.11 1.25 1.45 1.45
1.25
1.31
ns
TMDS_33
0.72 0.76 0.86 0.90
0.76
0.83 1.43 1.54 1.60 1.60 1.54
1.70 1.18 1.31 1.47 1.47
1.31
1.42
ns
PCI33_3
1.28 1.41 1.65 1.65
1.41
1.50 2.71 3.08 3.52 3.52 3.08
3.42 2.46 2.84 3.39 3.39
2.84
3.14
ns
HSUL_12_S
0.63 0.64 0.71 0.85
0.64
0.79 1.77 1.90 2.00 2.00 1.90
2.13 1.52 1.67 1.86 1.86
1.67
1.85
ns
HSUL_12_F
0.63 0.64 0.71 0.85
0.64
0.79 1.26 1.40 1.50 1.50 1.40
1.61 1.01 1.16 1.37 1.37
1.16
1.33
ns
DIFF_HSUL_
12_S
0.58 0.61 0.70 0.84
0.61
0.81 1.55 1.68 1.78 1.78 1.68
1.92 1.30 1.45 1.65 1.65
1.45
1.64
ns
DIFF_HSUL_
12_F
0.58 0.61 0.70 0.84
0.61
0.81 1.16 1.28 1.35 1.35 1.28
1.50 0.92 1.04 1.21 1.21
1.04
1.22
ns
MOBILE_DDR_S 0.64 0.66 0.74 0.74
0.66
0.89 2.58 2.91 3.31 3.31 2.91
1.95 2.33 2.68 3.17 3.17
2.68
1.67
ns
MOBILE_DDR_F 0.64 0.66 0.74 0.74
0.66
0.89 1.91 2.13 2.36 2.36 2.13
1.69 1.66 1.89 2.23 2.23
1.89
1.41
ns
DIFF_MOBILE_ 0.63 0.66 0.75 0.75
DDR_S
0.66
0.79 2.51 2.84 3.24 3.24 2.84
1.95 2.26 2.61 3.10 3.10
2.61
1.67
ns
DIFF_MOBILE_ 0.63 0.66 0.75 0.75
DDR_F
0.66
0.79 1.89 2.11 2.34 2.34
2.11
1.72 1.64 1.88 2.21 2.21
1.88
1.44
ns
HSTL_I_S
0.64
0.79 1.55 1.69 1.80 1.80 1.69
1.91 1.30 1.46 1.67 1.67
1.46
1.63
ns
0.61 0.64 0.73 0.84
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
17
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 20 : IOB High Range (HR) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOTP
ス ピー ド グレー ド
ス ピー ド グ レー ド
ス ピー ド グレー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
HSTL_II_S
TIOOP
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.61 0.64 0.73 0.84
0.64
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.78 1.21 1.34 1.43 1.61 1.34
0.95V 0.9V 単位
-1M -2LI -2LE
1.70 0.96 1.11 1.30 1.47
1.11
1.42
ns
HSTL_I_18_S
0.64 0.67 0.76 0.85
0.67
0.79 1.28 1.39 1.45 1.45 1.39
1.58 1.04 1.16 1.31 1.32
1.16
1.30
ns
HSTL_II_18_S
0.64 0.67 0.76 0.85
0.67
0.79 1.18 1.31 1.40 1.57 1.31
1.69 0.93 1.08 1.27 1.44
1.08
1.41
ns
DIFF_HSTL_I_S 0.63 0.67 0.77 0.84
0.67
0.78 1.42 1.54 1.61 1.78 1.54
1.84 1.17 1.31 1.48 1.65
1.31
1.56
ns
DIFF_HSTL_II_ 0.63 0.67 0.77 0.84
S
0.67
0.79 1.15 1.24 1.27 1.61 1.24
1.78 0.91 1.01 1.14 1.47
1.01
1.50
ns
DIFF_HSTL_I_
18_S
0.65 0.69 0.78 0.84
0.69
0.79 1.27 1.38 1.43 1.45 1.38
1.67 1.03 1.14 1.30 1.32
1.14
1.39
ns
DIFF_HSTL_II_
18_S
0.65 0.69 0.78 0.85
0.69
0.81 1.14 1.23 1.26 1.57 1.23
1.72 0.90 1.00 1.13 1.44
1.00
1.44
ns
HSTL_I_F
0.61 0.64 0.73 0.84
0.64
0.79 1.10 1.19 1.23 1.31 1.19
1.41 0.85 0.96 1.10 1.18
0.96
1.13
ns
HSTL_II_F
0.61 0.64 0.73 0.84
0.64
0.78 1.05 1.18 1.28 1.31 1.18
1.42 0.80 0.95 1.15 1.18
0.95
1.14
ns
HSTL_I_18_F
0.64 0.67 0.76 0.85
0.67
0.79 1.05 1.18 1.28 1.36 1.18
1.44 0.80 0.95 1.15 1.22
0.95
1.16
ns
HSTL_II_18_F
0.64 0.67 0.76 0.85
0.67
0.79 1.03 1.14 1.23 1.32 1.14
1.42 0.78 0.90 1.10 1.19
0.90
1.14
ns
DIFF_HSTL_I_F 0.63 0.67 0.77 0.84
0.67
0.78 1.09 1.18 1.22 1.31 1.18
1.48 0.84 0.95 1.09 1.18
0.95
1.20
ns
DIFF_HSTL_II_F
0.63 0.67 0.77 0.84
0.67
0.79 1.02 1.11 1.14 1.31
1.11
1.48 0.77 0.88 1.01 1.18
0.88
1.20
ns
DIFF_HSTL_I_
18_F
0.65 0.69 0.78 0.84
0.69
0.79 1.08 1.17 1.21 1.36 1.17
1.48 0.83 0.94 1.07 1.22
0.94
1.20
ns
DIFF_HSTL_II_
18_F
0.65 0.69 0.78 0.85
0.69
0.81 1.01 1.10 1.13 1.32 1.10
1.48 0.76 0.87 1.00 1.19
0.87
1.20
ns
LVCMOS33_S4
1.31 1.40 1.60 1.60
1.40
1.54 3.77 3.90 4.00 4.00 3.90
4.13 3.52 3.67 3.86 3.86
3.67
3.85
ns
LVCMOS33_S8
1.31 1.40 1.60 1.60
1.40
1.54 3.49 3.62 3.72 3.72 3.62
3.84 3.24 3.39 3.58 3.58
3.39
3.56
ns
LVCMOS33_S12 1.31 1.40 1.60 1.60
1.40
1.54 3.05 3.18 3.28 3.28 3.18
3.41 2.80 2.95 3.15 3.15
2.95
3.13
ns
LVCMOS33_S16 1.31 1.40 1.60 1.60
1.40
1.54 3.06 3.43 3.88 3.88 3.43
3.72 2.81 3.20 3.75 3.75
3.20
3.44
ns
LVCMOS33_F4
1.31 1.40 1.60 1.60
1.40
1.54 3.22 3.36 3.45 3.45 3.36
3.58 2.98 3.12 3.32 3.32
3.12
3.30
ns
LVCMOS33_F8
1.31 1.40 1.60 1.60
1.40
1.54 2.71 2.84 2.93 2.93 2.84
3.06 2.46 2.61 2.80 2.80
2.61
2.78
ns
LVCMOS33_F12 1.31 1.40 1.60 1.60
1.40
1.54 2.57 2.85 3.15 3.15 2.85
2.88 2.33 2.61 3.02 3.02
2.61
2.60
ns
LVCMOS33_F16 1.31 1.40 1.60 1.60
1.40
1.54 2.44 2.69 2.96 2.96 2.69
2.88 2.19 2.45 2.82 2.82
2.45
2.60
ns
LVCMOS25_S4
1.08 1.16 1.32 1.35
1.16
1.36 3.08 3.22 3.31 3.31 3.22
3.44 2.84 2.98 3.18 3.18
2.98
3.16
ns
LVCMOS25_S8
1.08 1.16 1.32 1.35
1.16
1.36 2.85 2.98 3.07 3.08 2.98
3.20 2.60 2.75 2.94 2.94
2.75
2.92
ns
LVCMOS25_S12 1.08 1.16 1.32 1.35
1.16
1.36 2.44 2.57 2.67 2.67 2.57
2.80 2.19 2.34 2.54 2.54
2.34
2.52
ns
LVCMOS25_S16 1.08 1.16 1.32 1.35
1.16
1.36 2.79 2.92 3.01 3.01 2.92
3.14 2.54 2.68 2.88 2.88
2.68
2.86
ns
LVCMOS25_F4
1.08 1.16 1.32 1.35
1.16
1.36 2.71 2.84 2.93 2.93 2.84
3.06 2.46 2.61 2.80 2.80
2.61
2.78
ns
LVCMOS25_F8
1.08 1.16 1.32 1.35
1.16
1.36 2.14 2.28 2.37 2.37 2.28
2.50 1.90 2.04 2.24 2.24
2.04
2.22
ns
LVCMOS25_F12 1.08 1.16 1.32 1.35
1.16
1.36 2.15 2.29 2.52 2.52 2.29
2.48 1.91 2.05 2.38 2.38
2.05
2.20
ns
LVCMOS25_F16 1.08 1.16 1.32 1.35
1.16
1.36 1.92 2.17 2.45 2.45 2.17
2.33 1.67 1.94 2.32 2.32
1.94
2.05
ns
LVCMOS18_S4
0.64 0.66 0.74 0.95
0.66
0.87 1.55 1.68 1.78 1.78 1.68
1.91 1.30 1.45 1.65 1.65
1.45
1.63
ns
LVCMOS18_S8
0.64 0.66 0.74 0.95
0.66
0.87 2.14 2.28 2.37 2.37 2.28
2.50 1.90 2.04 2.24 2.24
2.04
2.22
ns
LVCMOS18_S12 0.64 0.66 0.74 0.95
0.66
0.87 2.14 2.28 2.37 2.37 2.28
2.50 1.90 2.04 2.24 2.24
2.04
2.22
ns
LVCMOS18_S16 0.64 0.66 0.74 0.95
0.66
0.87 1.49 1.62 1.72 1.72 1.62
1.84 1.24 1.39 1.58 1.58
1.39
1.56
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
18
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 20 : IOB High Range (HR) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グレー ド
ス ピー ド グ レー ド
ス ピー ド グレー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
LVCMOS18_S24 0.64 0.66 0.74 0.95
0.66
0.87 1.74 1.92 2.08 2.22 1.92
1.92 1.50 1.69 1.95 2.08
1.69
1.64
ns
LVCMOS18_F4
0.64 0.66 0.74 0.95
0.66
0.87 1.38 1.51 1.61 1.64 1.51
1.77 1.13 1.28 1.47 1.50
1.28
1.49
ns
LVCMOS18_F8
0.64 0.66 0.74 0.95
0.66
0.87 1.64 1.78 1.87 1.87 1.78
2.00 1.40 1.54 1.74 1.74
1.54
1.72
ns
LVCMOS18_F12 0.64 0.66 0.74 0.95
0.66
0.87 1.64 1.78 1.87 1.87 1.78
2.00 1.40 1.54 1.74 1.74
1.54
1.72
ns
LVCMOS18_F16 0.64 0.66 0.74 0.95
0.66
0.87 1.52 1.68 1.81 1.81 1.68
1.72 1.28 1.45 1.68 1.68
1.45
1.44
ns
LVCMOS18_F24 0.64 0.66 0.74 0.95
0.66
0.87 1.34 1.46 1.55 2.09 1.46
1.66 1.09 1.23 1.42 1.96
1.23
1.38
ns
LVCMOS15_S4
0.66 0.69 0.81 0.93
0.69
0.90 1.86 2.00 2.09 2.09 2.00
2.22 1.62 1.76 1.96 1.96
1.76
1.94
ns
LVCMOS15_S8
0.66 0.69 0.81 0.93
0.69
0.90 2.05 2.18 2.28 2.28 2.18
2.41 1.80 1.95 2.14 2.15
1.95
2.13
ns
LVCMOS15_S12 0.66 0.69 0.81 0.93
0.69
0.90 1.83 2.03 2.23 2.23 2.03
1.91 1.59 1.80 2.10 2.10
1.80
1.63
ns
LVCMOS15_S16 0.66 0.69 0.81 0.93
0.69
0.90 1.76 1.95 2.13 2.13 1.95
1.91 1.52 1.72 1.99 1.99
1.72
1.63
ns
LVCMOS15_F4
0.66 0.69 0.81 0.93
0.69
0.90 1.63 1.76 1.86 1.86 1.76
1.98 1.38 1.53 1.72 1.72
1.53
1.70
ns
LVCMOS15_F8
0.66 0.69 0.81 0.93
0.69
0.90 1.79 1.99 2.18 2.18 1.99
1.92 1.55 1.76 2.05 2.05
1.76
1.64
ns
LVCMOS15_F12 0.66 0.69 0.81 0.93
0.69
0.90 1.40 1.54 1.65 1.65 1.54
1.67 1.15 1.31 1.52 1.52
1.31
1.39
ns
LVCMOS15_F16 0.66 0.69 0.81 0.93
0.69
0.90 1.37 1.51 1.61 1.89 1.51
1.66 1.13 1.27 1.48 1.75
1.27
1.38
ns
LVCMOS12_S4
0.88 0.91 1.00 1.17
0.91
1.01 2.53 2.67 2.76 2.76 2.67
2.89 2.29 2.43 2.63 2.63
2.43
2.61
ns
LVCMOS12_S8
0.88 0.91 1.00 1.17
0.91
1.01 2.05 2.18 2.28 2.28 2.18
2.41 1.80 1.95 2.14 2.15
1.95
2.13
ns
LVCMOS12_S12 0.88 0.91 1.00 1.17
0.91
1.01 1.75 1.89 1.98 1.98 1.89
2.11 1.51 1.65 1.85 1.85
1.65
1.83
ns
LVCMOS12_F4
0.88 0.91 1.00 1.17
0.91
1.01 1.94 2.07 2.17 2.17 2.07
2.30 1.69 1.84 2.04 2.04
1.84
2.02
ns
LVCMOS12_F8
0.88 0.91 1.00 1.17
0.91
1.01 1.50 1.64 1.73 1.73 1.64
1.86 1.26 1.40 1.60 1.60
1.40
1.58
ns
LVCMOS12_F12 0.88 0.91 1.00 1.17
0.91
1.01 1.54 1.71 1.87 1.87 1.71
1.69 1.29 1.48 1.74 1.74
1.48
1.41
ns
SSTL135_S
0.61 0.64 0.73 0.85
0.64
0.79 1.27 1.40 1.50 1.53 1.40
1.64 1.02 1.17 1.36 1.40
1.17
1.36
ns
SSTL15_S
0.61 0.64 0.73 0.73
0.64
0.73 1.24 1.37 1.47 1.53 1.37
1.59 0.99 1.14 1.33 1.40
1.14
1.31
ns
SSTL18_I_S
0.64 0.67 0.76 0.84
0.67
0.79 1.59 1.74 1.85 1.85 1.74
1.95 1.34 1.50 1.72 1.72
1.50
1.67
ns
SSTL18_II_S
0.64 0.67 0.76 0.85
0.67
0.78 1.27 1.40 1.50 1.50 1.40
1.63 1.02 1.17 1.36 1.36
1.17
1.35
ns
DIFF_SSTL135_S
0.59 0.61 0.73 0.85
0.61
0.79 1.27 1.40 1.50 1.53 1.40
1.64 1.02 1.17 1.36 1.40
1.17
1.36
ns
DIFF_SSTL15_S 0.63 0.67 0.77 0.85
0.67
0.79 1.24 1.37 1.47 1.53 1.37
1.59 0.99 1.14 1.33 1.40
1.14
1.31
ns
DIFF_SSTL18_
I_S
0.65 0.69 0.78 0.85
0.69
0.79 1.50 1.63 1.72 1.82 1.63
1.95 1.26 1.40 1.59 1.69
1.40
1.67
ns
DIFF_SSTL18_
II_S
0.65 0.69 0.78 0.85
0.69
0.79 1.13 1.22 1.25 1.50 1.22
1.66 0.88 0.99 1.12 1.36
0.99
1.38
ns
SSTL135_F
0.61 0.64 0.73 0.85
0.64
0.79 1.04 1.17 1.26 1.31 1.17
1.42 0.79 0.93 1.13 1.18
0.93
1.14
ns
SSTL15_F
0.61 0.64 0.73 0.73
0.64
0.73 1.04 1.17 1.26 1.26 1.17
1.39 0.79 0.93 1.13 1.13
0.93
1.11
ns
SSTL18_I_F
0.64 0.67 0.76 0.84
0.67
0.79 1.12 1.22 1.26 1.34 1.22
1.44 0.88 0.99 1.13 1.21
0.99
1.16
ns
SSTL18_II_F
0.64 0.67 0.76 0.85
0.67
0.78 1.05 1.18 1.28 1.32 1.18
1.42 0.80 0.95 1.15 1.19
0.95
1.14
ns
DIFF_SSTL135_F
0.59 0.61 0.73 0.85
0.61
0.79 1.04 1.17 1.26 1.31 1.17
1.42 0.79 0.93 1.13 1.18
0.93
1.14
ns
DIFF_SSTL15_F 0.63 0.67 0.77 0.85
0.67
0.79 1.04 1.17 1.26 1.26 1.17
1.39 0.79 0.93 1.13 1.13
0.93
1.11
ns
DIFF_SSTL18_I_F 0.65 0.69 0.78 0.85
0.69
0.79 1.10 1.19 1.23 1.34 1.19
1.52 0.85 0.96 1.10 1.21
0.96
1.24
ns
DIFF_SSTL18_II_ 0.65 0.69 0.78 0.85
F
0.69
0.79 1.02 1.10 1.14 1.32 1.10
1.50 0.77 0.87 1.00 1.19
0.87
1.22
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
19
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 21 : IOB High Performance (HP) のス イ ッ チ特性
I/O 規格
TIOPI
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
LVDS
0.75 0.79 0.92 0.96
0.79
0.89 1.05 1.17 1.24 1.26 1.17
1.43 0.88 1.01 1.08 1.10
1.01
1.32
ns
HSUL_12_S
0.69 0.72 0.82 0.98
0.72
0.95 1.65 1.84 2.05 2.05 1.84
1.80 1.48 1.68 1.89 1.89
1.68
1.70
ns
HSUL_12_F
0.69 0.72 0.82 0.98
0.72
0.95 1.39 1.54 1.68 1.68 1.54
1.49 1.22 1.38 1.52 1.52
1.38
1.39
ns
DIFF_HSUL_12_S 0.69 0.72 0.82 0.98
0.72
0.92 1.65 1.84 2.05 2.05 1.84
1.47 1.48 1.68 1.89 1.89
1.68
1.37
ns
DIFF_HSUL_12_F 0.69 0.72 0.82 0.98
0.72
0.92 1.39 1.54 1.68 1.68 1.54
1.35 1.22 1.38 1.52 1.52
1.38
1.24
ns
DIFF_HSUL_12_ 0.69 0.72 0.82 0.82
DCI_S
0.72
0.92 1.78 1.91 2.05 2.05 1.91
1.46 1.61 1.76 1.89 1.89
1.76
1.35
ns
DIFF_HSUL_12_ 0.69 0.72 0.82 0.82
DCI_F
0.72
0.92 1.56 1.67 1.76 1.76 1.67
1.35 1.39 1.51 1.60 1.60
1.51
1.24
ns
HSTL_I_S
0.68 0.72 0.82 0.90
0.72
0.84 1.15 1.28 1.38 1.38 1.28
1.46 0.98 1.12 1.22 1.22
1.12
1.35
ns
HSTL_II_S
0.68 0.72 0.82 0.90
0.72
0.84 1.05 1.17 1.26 1.27 1.17
1.44 0.88 1.01 1.10 1.11
1.01
1.34
ns
HSTL_I_18_S
0.70 0.72 0.82 0.95
0.72
0.86 1.12 1.24 1.34 1.34 1.24
1.41 0.95 1.08 1.18 1.18
1.08
1.31
ns
HSTL_II_18_S
0.70 0.72 0.82 0.90
0.72
0.86 1.06 1.18 1.26 1.27 1.18
1.44 0.89 1.02 1.10 1.11
1.02
1.34
ns
HSTL_I_12_S
0.68 0.72 0.82 0.96
0.72
0.94 1.14 1.27 1.37 1.37 1.27
1.43 0.97 1.11 1.21 1.21
1.11
1.32
ns
HSTL_I_DCI_S
0.68 0.72 0.82 0.90
0.72
0.78 1.11 1.23 1.33 1.33 1.23
1.36 0.94 1.07 1.17 1.17
1.07
1.26
ns
HSTL_II_DCI_S
0.68 0.72 0.82 0.85
0.72
0.78 1.05 1.17 1.26 1.26 1.17
1.33 0.88 1.01 1.10 1.10
1.01
1.23
ns
HSTL_II_T_DCI_S 0.70 0.72 0.82 0.82
0.72
0.76 1.15 1.28 1.38 1.38 1.28
1.40 0.98 1.12 1.22 1.22
1.12
1.29
ns
HSTL_I_DCI_18_S 0.70 0.72 0.82 0.90
0.72
0.76 1.11 1.23 1.33 1.33 1.23
1.36 0.94 1.07 1.17 1.17
1.07
1.26
ns
HSTL_II_DCI_18_ 0.70 0.72 0.82 0.82
S
0.72
0.76 1.05 1.16 1.24 1.24 1.16
1.32 0.88 1.00 1.08 1.08
1.00
1.21
ns
HSTL_II _T_
DCI_18_S
0.70 0.72 0.82 0.84
0.72
0.76 1.11 1.23 1.33 1.34 1.23
1.36 0.94 1.07 1.17 1.18
1.07
1.26
ns
DIFF_HSTL_I_S
0.75 0.79 0.92 1.02
0.79
0.89 1.15 1.28 1.38 1.38 1.28
1.47 0.98 1.12 1.22 1.22
1.12
1.37
ns
DIFF_HSTL_II_S 0.75 0.79 0.92 1.02
0.79
0.89 1.05 1.17 1.26 1.32 1.17
1.47 0.88 1.01 1.10 1.16
1.01
1.37
ns
DIFF_HSTL_I_
DCI_S
0.75 0.79 0.92 0.92
0.79
0.76 1.15 1.28 1.38 1.38 1.28
1.47 0.98 1.12 1.22 1.22
1.12
1.37
ns
DIFF_HSTL_II_
DCI_S
0.75 0.79 0.92 0.92
0.79
0.76 1.05 1.17 1.26 1.26 1.17
1.40 0.88 1.01 1.10 1.10
1.01
1.29
ns
DIFF_HSTL_I_
18_S
0.75 0.79 0.92 0.98
0.79
0.89 1.12 1.24 1.34 1.34 1.24
1.46 0.95 1.08 1.18 1.18
1.08
1.35
ns
DIFF_HSTL_II_
18_S
0.75 0.79 0.92 0.99
0.79
0.89 1.06 1.18 1.26 1.32 1.18
1.47 0.89 1.02 1.10 1.16
1.02
1.37
ns
DIFF_HSTL_I_
DCI_18_S
0.75 0.79 0.92 0.92
0.79
0.75 1.11 1.23 1.33 1.33 1.23
1.46 0.94 1.07 1.17 1.17
1.07
1.35
ns
DIFF_HSTL_II_
DCI_18_S
0.75 0.79 0.92 0.93
0.79
0.75 1.05 1.16 1.24 1.26 1.16
1.41 0.88 1.00 1.08 1.10
1.00
1.31
ns
DIFF_HSTL_II _
T_DCI_18_S
0.75 0.79 0.92 0.92
0.79
0.76 1.11 1.23 1.33 1.33 1.23
1.46 0.94 1.07 1.17 1.17
1.07
1.35
ns
HSTL_I_F
0.68 0.72 0.82 0.90
0.72
0.84 1.02 1.14 1.22 1.22 1.14
1.26 0.85 0.98 1.06 1.06
0.98
1.15
ns
HSTL_II_F
0.68 0.72 0.82 0.90
0.72
0.84 0.97 1.08 1.15 1.15 1.08
1.29 0.80 0.92 0.99 0.99
0.92
1.18
ns
HSTL_I_18_F
0.70 0.72 0.82 0.95
0.72
0.86 1.04 1.16 1.24 1.24 1.16
1.32 0.87 1.00 1.08 1.08
1.00
1.21
ns
HSTL_II_18_F
0.70 0.72 0.82 0.90
0.72
0.86 0.98 1.09 1.16 1.20 1.09
1.35 0.81 0.94 1.00 1.03
0.94
1.24
ns
HSTL_I_12_F
0.68 0.72 0.82 0.96
0.72
0.94 1.02 1.13 1.21 1.21 1.13
1.26 0.85 0.97 1.05 1.05
0.97
1.15
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
20
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 21 : IOB High Performance (HP) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
HSTL_I_DCI_F
0.68 0.72 0.82 0.90
0.72
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1.00
1.20
ns
HSTL_II_DCI_F
0.68 0.72 0.82 0.85
0.72
0.78 0.97 1.08 1.15 1.15 1.08
1.22 0.80 0.92 0.99 0.99
0.92
1.12
ns
HSTL_II_T_DCI_ 0.70 0.72 0.82 0.82
F
0.72
0.76 1.02 1.14 1.22 1.22 1.14
1.26 0.85 0.98 1.06 1.06
0.98
1.15
ns
HSTL_I_DCI_
18_F
0.70 0.72 0.82 0.90
0.72
0.76 1.04 1.16 1.24 1.24 1.16
1.30 0.87 1.00 1.08 1.08
1.00
1.20
ns
HSTL_II_DCI_
18_F
0.70 0.72 0.82 0.82
0.72
0.76 0.98 1.09 1.16 1.16 1.09
1.27 0.81 0.93 1.00 1.00
0.93
1.17
ns
HSTL_II _T_
DCI_18_F
0.70 0.72 0.82 0.84
0.72
0.76 1.04 1.16 1.24 1.24 1.16
1.30 0.87 1.00 1.08 1.08
1.00
1.20
ns
DIFF_HSTL_I_F
0.75 0.79 0.92 1.02
0.79
0.89 1.02 1.14 1.22 1.22 1.14
1.35 0.85 0.98 1.06 1.06
0.98
1.24
ns
DIFF_HSTL_II_F 0.75 0.79 0.92 1.02
0.79
0.89 0.97 1.08 1.15 1.20 1.08
1.35 0.80 0.92 0.99 1.03
0.92
1.24
ns
DIFF_HSTL_I_
DCI_F
0.75 0.79 0.92 0.92
0.79
0.76 1.02 1.14 1.22 1.22 1.14
1.35 0.85 0.98 1.06 1.06
0.98
1.24
ns
DIFF_HSTL_II_
DCI_F
0.75 0.79 0.92 0.92
0.79
0.76 0.97 1.08 1.15 1.15 1.08
1.30 0.80 0.92 0.99 0.99
0.92
1.20
ns
DIFF_HSTL_I_
18_F
0.75 0.79 0.92 0.98
0.79
0.89 1.04 1.16 1.24 1.24 1.16
1.38 0.87 1.00 1.08 1.08
1.00
1.28
ns
DIFF_HSTL_II_
18_F
0.75 0.79 0.92 0.99
0.79
0.89 0.98 1.09 1.16 1.24 1.09
1.40 0.81 0.94 1.00 1.08
0.94
1.29
ns
DIFF_HSTL_I_
DCI_18_F
0.75 0.79 0.92 0.92
0.79
0.75 1.04 1.16 1.24 1.24 1.16
1.38 0.87 1.00 1.08 1.08
1.00
1.28
ns
DIFF_HSTL_II_
DCI_18_F
0.75 0.79 0.92 0.93
0.79
0.75 0.98 1.09 1.16 1.18 1.09
1.33 0.81 0.93 1.00 1.02
0.93
1.23
ns
D I F F _ H S T L _ I I 0.75 0.79 0.92 0.92
_T_DCI_18_F
0.79
0.76 1.04 1.16 1.24 1.24 1.16
1.38 0.87 1.00 1.08 1.08
1.00
1.28
ns
LVCMOS18_S2
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0.50
0.87 3.95 4.28 4.85 4.85 4.28
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4.13
3.29
ns
LVCMOS18_S4
0.47 0.50 0.60 0.90
0.50
0.87 2.67 2.98 3.43 3.43 2.98
2.69 2.50 2.82 3.27 3.27
2.82
2.59
ns
LVCMOS18_S6
0.47 0.50 0.60 0.90
0.50
0.87 2.14 2.38 2.72 2.72 2.38
2.18 1.97 2.22 2.56 2.56
2.22
2.07
ns
LVCMOS18_S8
0.47 0.50 0.60 0.90
0.50
0.87 1.98 2.21 2.52 2.52 2.21
2.02 1.81 2.05 2.36 2.36
2.05
1.92
ns
LVCMOS18_S12
0.47 0.50 0.60 0.90
0.50
0.87 1.70 1.91 2.17 2.17 1.91
1.85 1.53 1.75 2.01 2.01
1.75
1.74
ns
LVCMOS18_S16
0.47 0.50 0.60 0.90
0.50
0.87 1.57 1.75 1.97 1.97 1.75
1.76 1.40 1.59 1.81 1.81
1.59
1.65
ns
LVCMOS18_F2
0.47 0.50 0.60 0.90
0.50
0.87 3.50 3.87 4.48 4.48 3.87
2.85 3.33 3.71 4.32 4.32
3.71
2.74
ns
LVCMOS18_F4
0.47 0.50 0.60 0.90
0.50
0.87 2.23 2.50 2.87 2.87 2.50
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2.34
2.15
ns
LVCMOS18_F6
0.47 0.50 0.60 0.90
0.50
0.87 1.80 2.00 2.26 2.26 2.00
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1.84
1.42
ns
LVCMOS18_F8
0.47 0.50 0.60 0.90
0.50
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1.51 1.29 1.56 1.88 1.88
1.56
1.40
ns
LVCMOS18_F12
0.47 0.50 0.60 0.90
0.50
0.87 1.26 1.40 1.53 1.53 1.40
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1.24
1.35
ns
LVCMOS18_F16
0.47 0.50 0.60 0.90
0.50
0.87 1.19 1.33 1.44 1.66 1.33
1.46 1.02 1.17 1.28 1.50
1.17
1.35
ns
LVCMOS15_S2
0.59 0.62 0.73 0.88
0.62
0.86 3.55 3.89 4.45 4.45 3.89
3.11 3.38 3.73 4.29 4.29
3.73
3.01
ns
LVCMOS15_S4
0.59 0.62 0.73 0.88
0.62
0.86 2.45 2.70 3.06 3.06 2.70
2.46 2.28 2.54 2.90 2.90
2.54
2.35
ns
LVCMOS15_S6
0.59 0.62 0.73 0.88
0.62
0.86 2.24 2.51 2.88 2.88 2.51
2.33 2.07 2.35 2.72 2.72
2.35
2.23
ns
LVCMOS15_S8
0.59 0.62 0.73 0.88
0.62
0.86 1.91 2.16 2.49 2.49 2.16
2.05 1.74 2.00 2.32 2.32
2.00
1.95
ns
LVCMOS15_S12
0.59 0.62 0.73 0.88
0.62
0.86 1.77 1.98 2.23 2.23 1.98
1.97 1.60 1.82 2.07 2.07
1.82
1.87
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
21
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 21 : IOB High Performance (HP) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
LVCMOS15_S16
0.59 0.62 0.73 0.88
0.62
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1.85 1.45 1.65 1.86 1.86
1.65
1.74
ns
LVCMOS15_F2
0.59 0.62 0.73 0.88
0.62
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3.53
2.64
ns
LVCMOS15_F4
0.59 0.62 0.73 0.88
0.62
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1.72 1.87 2.06 2.27 2.27
2.06
1.62
ns
LVCMOS15_F6
0.59 0.62 0.73 0.88
0.62
0.86 1.47 1.74 2.09 2.09 1.74
1.49 1.30 1.58 1.93 1.93
1.58
1.39
ns
LVCMOS15_F8
0.59 0.62 0.73 0.88
0.62
0.86 1.31 1.46 1.61 1.61 1.46
1.47 1.14 1.30 1.45 1.45
1.30
1.37
ns
LVCMOS15_F12
0.59 0.62 0.73 0.88
0.62
0.86 1.21 1.34 1.45 1.45 1.34
1.44 1.04 1.18 1.29 1.29
1.18
1.34
ns
LVCMOS15_F16
0.59 0.62 0.73 0.88
0.62
0.86 1.18 1.31 1.41 1.68 1.31
1.41 1.01 1.15 1.25 1.52
1.15
1.31
ns
LVCMOS12_S2
0.64 0.67 0.78 1.04
0.67
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3.64
3.17
ns
LVCMOS12_S4
0.64 0.67 0.78 1.04
0.67
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2.78
2.65
ns
LVCMOS12_S6
0.64 0.67 0.78 1.04
0.67
0.95 2.05 2.33 2.72 2.72 2.33
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2.17
2.14
ns
LVCMOS12_S8
0.64 0.67 0.78 1.04
0.67
0.95 1.94 2.18 2.51 2.51 2.18
2.16 1.77 2.02 2.34 2.34
2.02
2.06
ns
LVCMOS12_F2
0.64 0.67 0.78 1.04
0.67
0.95 2.84 3.15 3.62 3.62 3.15
2.47 2.67 2.99 3.46 3.46
2.99
2.37
ns
LVCMOS12_F4
0.64 0.67 0.78 1.04
0.67
0.95 1.97 2.18 2.44 2.44 2.18
1.69 1.80 2.02 2.28 2.28
2.02
1.59
ns
LVCMOS12_F6
0.64 0.67 0.78 1.04
0.67
0.95 1.33 1.51 1.70 1.70 1.51
1.43 1.16 1.35 1.54 1.54
1.35
1.32
ns
LVCMOS12_F8
0.64 0.67 0.78 1.04
0.67
0.95 1.27 1.42 1.55 1.55 1.42
1.41 1.10 1.26 1.39 1.39
1.26
1.31
ns
LVDCI_18
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0.50
0.86 1.99 2.15 2.35 2.35 2.15
2.44 1.82 1.99 2.19 2.19
1.99
2.34
ns
LVDCI_15
0.59 0.62 0.73 0.92
0.62
0.87 1.98 2.23 2.58 2.58 2.23
2.40 1.81 2.07 2.41 2.41
2.07
2.29
ns
LVDCI_DV2_18
0.47 0.50 0.60 0.88
0.50
0.87 1.99 2.15 2.34 2.34 2.15
1.86 1.82 1.99 2.18 2.18
1.99
1.76
ns
LVDCI_DV2_15
0.59 0.62 0.73 0.88
0.62
0.87 1.98 2.23 2.58 2.58 2.23
1.83 1.81 2.07 2.41 2.41
2.07
1.73
ns
HSLVDCI_18
0.68 0.72 0.82 0.90
0.72
0.86 1.99 2.15 2.35 2.35 2.15
2.43 1.82 1.99 2.19 2.19
1.99
2.32
ns
HSLVDCI_15
0.68 0.72 0.82 0.93
0.72
0.84 1.98 2.23 2.58 2.58 2.23
2.27 1.81 2.07 2.41 2.41
2.07
2.17
ns
SSTL18_I_S
0.68 0.72 0.82 0.95
0.72
0.86 1.02 1.15 1.24 1.24 1.15
1.41 0.85 0.99 1.08 1.08
0.99
1.31
ns
SSTL18_II_S
0.68 0.72 0.82 1.01
0.72
0.87 1.17 1.29 1.37 1.38 1.29
1.55 1.00 1.13 1.21 1.22
1.13
1.45
ns
SSTL18_I_DCI_S 0.68 0.72 0.82 0.87
0.72
0.76 0.92 1.06 1.17 1.18 1.06
1.32 0.75 0.90 1.01 1.02
0.90
1.21
ns
SSTL18_II_DCI_S
0.68 0.72 0.82 0.82
0.72
0.78 0.88 0.98 1.08 1.12 0.98
1.26 0.71 0.83 0.92 0.96
0.83
1.15
ns
SSTL18_II_T_
DCI_S
0.68 0.72 0.82 0.98
0.72
0.78 0.92 1.06 1.17 1.18 1.06
1.32 0.75 0.90 1.01 1.02
0.90
1.21
ns
SSTL15_S
0.68 0.72 0.82 0.82
0.72
0.81 0.94 1.06 1.15 1.16 1.06
1.32 0.77 0.91 0.99 1.00
0.91
1.21
ns
SSTL15_DCI_S
0.68 0.72 0.82 0.90
0.72
0.78 0.94 1.06 1.15 1.16 1.06
1.30 0.77 0.90 0.99 1.00
0.90
1.20
ns
SSTL15_T_DCI_S
0.68 0.72 0.82 0.87
0.72
0.80 0.94 1.06 1.15 1.15 1.06
1.30 0.77 0.90 0.99 0.99
0.90
1.20
ns
SSTL135_S
0.69 0.72 0.82 0.93
0.72
0.89 0.97 1.10 1.19 1.20 1.10
1.35 0.80 0.94 1.03 1.03
0.94
1.24
ns
SSTL135_DCI_S
0.69 0.72 0.82 0.85
0.72
0.84 0.97 1.09 1.19 1.20 1.09
1.33 0.80 0.93 1.03 1.03
0.93
1.23
ns
SSTL135_T_
DCI_S
0.69 0.72 0.82 0.93
0.72
0.84 0.97 1.09 1.19 1.20 1.09
1.33 0.80 0.93 1.03 1.03
0.93
1.23
ns
SSTL12_S
0.69 0.72 0.82 1.02
0.72
0.95 0.96 1.09 1.18 1.18 1.09
1.33 0.79 0.93 1.02 1.02
0.93
1.23
ns
SSTL12_DCI_S
0.69 0.72 0.82 0.90
0.72
0.91 1.03 1.17 1.27 1.27 1.17
1.33 0.86 1.01 1.11 1.11
1.01
1.23
ns
SSTL12_T_DCI_S
0.69 0.72 0.82 0.88
0.72
0.91 1.03 1.17 1.27 1.27 1.17
1.33 0.86 1.01 1.11 1.11
1.01
1.23
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
22
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 21 : IOB High Performance (HP) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
DIFF_SSTL18_
I_S
0.75 0.79 0.92 0.99
0.79
0.89 1.02 1.15 1.24 1.29 1.15
1.43 0.85 0.99 1.08 1.13
0.99
1.32
ns
DIFF_SSTL18_
II_S
0.75 0.79 0.92 0.93
0.79
0.89 1.17 1.29 1.37 1.40 1.29
1.55 1.00 1.13 1.21 1.24
1.13
1.45
ns
DIFF_SSTL18_
I_DCI_S
0.75 0.79 0.92 0.92
0.79
0.76 0.92 1.06 1.17 1.24 1.06
1.40 0.75 0.90 1.01 1.08
0.90
1.29
ns
DIFF_SSTL18_
II_DCI_S
0.75 0.79 0.92 0.96
0.79
0.75 0.88 0.98 1.08 1.18 0.98
1.33 0.71 0.83 0.92 1.02
0.83
1.23
ns
DIFF_SSTL18_
II_T_DCI_S
0.75 0.79 0.92 0.92
0.79
0.76 0.92 1.06 1.17 1.24 1.06
1.40 0.75 0.90 1.01 1.08
0.90
1.29
ns
DIFF_SSTL15_S
0.68 0.72 0.82 0.99
0.72
0.89 0.94 1.06 1.15 1.16 1.06
1.32 0.77 0.91 0.99 1.00
0.91
1.21
ns
DIFF_SSTL15_
DCI_S
0.68 0.72 0.82 0.96
0.72
0.75 0.94 1.06 1.15 1.16 1.06
1.30 0.77 0.90 0.99 1.00
0.90
1.20
ns
DIFF_SSTL15_T 0.68 0.72 0.82 0.88
_DCI_S
0.72
0.76 0.94 1.06 1.15 1.23 1.06
1.38 0.77 0.90 0.99 1.07
0.90
1.28
ns
DIFF_SSTL135_S 0.69 0.72 0.82 1.09
0.72
0.91 0.97 1.10 1.19 1.20 1.10
1.35 0.80 0.94 1.03 1.03
0.94
1.24
ns
DIFF_SSTL135_ 0.69 0.72 0.82 0.90
DCI_S
0.72
0.76 0.97 1.09 1.19 1.20 1.09
1.33 0.80 0.93 1.03 1.03
0.93
1.23
ns
DIFF_SSTL135_
T_DCI_S
0.69 0.72 0.82 0.84
0.72
0.76 0.97 1.09 1.19 1.27 1.09
1.43 0.80 0.93 1.03 1.11
0.93
1.32
ns
DIFF_SSTL12_S
0.69 0.72 0.82 0.96
0.72
0.91 0.96 1.09 1.18 1.18 1.09
1.33 0.79 0.93 1.02 1.02
0.93
1.23
ns
DIFF_SSTL12_
DCI_S
0.69 0.72 0.82 0.87
0.72
0.78 1.03 1.17 1.27 1.27 1.17
1.33 0.86 1.01 1.11 1.11
1.01
1.23
ns
DIFF_SSTL12_
T_DCI_S
0.69 0.72 0.82 0.96
0.72
0.80 1.03 1.17 1.27 1.27 1.17
1.41 0.86 1.01 1.11 1.11
1.01
1.31
ns
SSTL18_I_F
0.68 0.72 0.82 0.95
0.72
0.86 0.94 1.06 1.15 1.15 1.06
1.32 0.77 0.91 0.99 0.99
0.91
1.21
ns
SSTL18_II_F
0.68 0.72 0.82 1.01
0.72
0.87 0.97 1.09 1.16 1.21 1.09
1.36 0.80 0.93 1.00 1.05
0.93
1.26
ns
SSTL18_I_DCI_F 0.68 0.72 0.82 0.87
0.72
0.76 0.89 1.02 1.10 1.15 1.02
1.30 0.72 0.86 0.94 0.99
0.86
1.20
ns
SSTL18_II_DCI_F
0.68 0.72 0.82 0.82
0.72
0.78 0.89 1.02 1.10 1.10 1.02
1.24 0.72 0.86 0.94 0.94
0.86
1.14
ns
SSTL18_II_T_
DCI_F
0.68 0.72 0.82 0.98
0.72
0.78 0.89 1.02 1.10 1.15 1.02
1.27 0.72 0.86 0.94 0.99
0.86
1.17
ns
SSTL15_F
0.68 0.72 0.82 0.82
0.72
0.81 0.89 1.01 1.09 1.09 1.01
1.24 0.72 0.85 0.93 0.93
0.85
1.14
ns
SSTL15_DCI_F
0.68 0.72 0.82 0.90
0.72
0.78 0.89 1.01 1.09 1.12 1.01
1.27 0.72 0.85 0.93 0.96
0.85
1.17
ns
SSTL15_T_DCI_F
0.68 0.72 0.82 0.87
0.72
0.80 0.89 1.01 1.09 1.12 1.01
1.27 0.72 0.85 0.93 0.96
0.85
1.17
ns
SSTL135_F
0.69 0.72 0.82 0.93
0.72
0.89 0.88 1.00 1.08 1.12 1.00
1.27 0.71 0.85 0.92 0.96
0.85
1.17
ns
SSTL135_DCI_F
0.69 0.72 0.82 0.85
0.72
0.84 0.89 1.00 1.08 1.12 1.00
1.27 0.72 0.85 0.92 0.96
0.85
1.17
ns
SSTL135_T_
DCI_F
0.69 0.72 0.82 0.93
0.72
0.84 0.89 1.00 1.08 1.12 1.00
1.27 0.72 0.85 0.92 0.96
0.85
1.17
ns
SSTL12_F
0.69 0.72 0.82 1.02
0.72
0.95 0.88 1.00 1.08 1.12 1.00
1.26 0.71 0.84 0.92 0.96
0.84
1.15
ns
SSTL12_DCI_F
0.69 0.72 0.82 0.90
0.72
0.91 0.91 1.03 1.11 1.11 1.03
1.24 0.74 0.88 0.95 0.95
0.88
1.14
ns
SSTL12_T_DCI_F
0.69 0.72 0.82 0.88
0.72
0.91 0.91 1.03 1.11 1.12 1.03
1.26 0.74 0.88 0.95 0.96
0.88
1.15
ns
DIFF_SSTL18_
I_F
0.75 0.79 0.92 0.99
0.79
0.89 0.94 1.06 1.15 1.23 1.06
1.38 0.77 0.91 0.99 1.07
0.91
1.28
ns
DIFF_SSTL18_
II_F
0.75 0.79 0.92 0.93
0.79
0.89 0.97 1.09 1.16 1.24 1.09
1.40 0.80 0.93 1.00 1.08
0.93
1.29
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
23
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 21 : IOB High Performance (HP) のス イ ッ チ特性 (続き )
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
-2/ -1
-3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V
-2/ -1
-1M -2LI -2LE -3 -2LE
0.95V 0.9V 単位
-1M -2LI -2LE
DIFF_SSTL18_I_ 0.75 0.79 0.92 0.92
DCI_F
0.79
0.76 0.89 1.02 1.10 1.23 1.02
1.36 0.72 0.86 0.94 1.07
0.86
1.26
ns
DIFF_SSTL18_II 0.75 0.79 0.92 0.96
_DCI_F
0.79
0.75 0.89 1.02 1.10 1.16 1.02
1.32 0.72 0.86 0.94 1.00
0.86
1.21
ns
DIFF_SSTL18_II 0.75 0.79 0.92 0.92
_T_DCI_F
0.79
0.76 0.89 1.02 1.10 1.24 1.02
1.38 0.72 0.86 0.94 1.08
0.86
1.28
ns
DIFF_SSTL15_F
0.68 0.72 0.82 0.99
0.72
0.89 0.89 1.01 1.09 1.09 1.01
1.24 0.72 0.85 0.93 0.93
0.85
1.14
ns
DIFF_SSTL15_D 0.68 0.72 0.82 0.96
CI_F
0.72
0.75 0.89 1.01 1.09 1.12 1.01
1.27 0.72 0.85 0.93 0.96
0.85
1.17
ns
DIFF_SSTL15_T 0.68 0.72 0.82 0.88
_DCI_F
0.72
0.76 0.89 1.01 1.09 1.20 1.01
1.35 0.72 0.85 0.93 1.03
0.85
1.24
ns
DIFF_SSTL135_F 0.69 0.72 0.82 1.09
0.72
0.91 0.88 1.00 1.08 1.12 1.00
1.27 0.71 0.85 0.92 0.96
0.85
1.17
ns
DIFF_SSTL135_
DCI_F
0.69 0.72 0.82 0.90
0.72
0.76 0.89 1.00 1.08 1.12 1.00
1.27 0.72 0.85 0.92 0.96
0.85
1.17
ns
DIFF_SSTL135_
T_DCI_F
0.69 0.72 0.82 0.84
0.72
0.76 0.89 1.00 1.08 1.20 1.00
1.35 0.72 0.85 0.92 1.03
0.85
1.24
ns
DIFF_SSTL12_F
0.69 0.72 0.82 0.96
0.72
0.91 0.88 1.00 1.08 1.12 1.00
1.26 0.71 0.84 0.92 0.96
0.84
1.15
ns
DIFF_SSTL12_
DCI_F
0.69 0.72 0.82 0.87
0.72
0.78 0.91 1.03 1.11 1.11 1.03
1.24 0.74 0.88 0.95 0.95
0.88
1.14
ns
DIFF_SSTL12_T 0.69 0.72 0.82 0.96
_DCI_F
0.72
0.80 0.91 1.03 1.11 1.18 1.03
1.33 0.74 0.88 0.95 1.02
0.88
1.23
ns
表 22 に、 TIOTPHZ お よ び TIOIBUFDISABLE の値を示 し ます。 TIOTPHZ は、 ハ イ イ ン ピーダ ン ス ス テー ト の よ う に ト ラ イ ス テー ト が有
効 な 場合 の、 T ピ ン か ら IOB パ ッ ド の 出力 バ ッ フ ァ ー を 通 っ て IOB パ ッ ド に 達す る ま で の 遅延 で す。 TIOIBUFDISABLE は、
IBUFDISABLE か ら O 出力ま での IOB 遅延です。 HP I/O バン ク では、 DCITERMDISABLE ピ ン使用時の内部 DCI 終端がオ フ にな
る ま での時間は常に TIOTPHZ よ り も 高速です。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の内部 IN_TERM 終端がオ フ にな
る ま での時間は常に TIOTPHZ よ り も 高速です。
表 22 : IOB ト ラ イ ス テー ト 出力のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
T 入力か ら パ ッ ド のハ イ イ ン ピーダ ン ス
0.76
0.86
0.99
0.99
0.86
0.62
ns
TIOIBUFDISABLE_HR HR I/O バン ク での IBUFDISABLE か ら
O 出力ま での IBUF タ ーンオン時間
TIOIBUFDISABLE_HP HP I/O バン ク での IBUFDISABLE か ら
O 出力ま での IBUF タ ーンオン時間
1.72
1.89
2.14
2.14
1.89
2.17
ns
1.31
1.46
1.76
1.76
1.46
1.86
ns
TIOTPHZ
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
24
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
I/O 規格での調整計測方法
入力遅延の計測
表 23 に、 入力遅延の計測に使用す る テ ス ト セ ッ ト ア ッ プ パ ラ メ ー タ ーを示 し ます。
表 23 : 入力遅延の計測方法
説明
I/O 規格の属性
VL (1)(2)
VH(1)(2)
VMEAS
(1)(4)(6)
VREF
(1)(3)(5)
LVCMOS、 1.2V
LVCMOS12
0.1
1.1
0.6
–
LVCMOS、 1.5V
LVCMOS15
0.1
1.4
0.75
–
LVCMOS、 1.8V
LVCMOS18
0.1
1.7
0.9
–
LVCMOS、 2.5V
LVCMOS25
0.1
2.4
1.25
–
LVCMOS、 3.3V
LVCMOS33
0.1
3.2
1.75
–
LVTTL、 3.3V
LVTTL
0.1
3.2
1.75
–
MOBILE_DDR、 1.8V
MOBILE_DDR
0.1
1.7
0.9
–
PCI33、 3.3V
PCI33_3
0.1
3.2
1.32
–
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、ク ラ ス I、1.2V HSTL_I_12
VREF – 0.5
VREF + 0.5
VREF
0.60
HSTL、 ク ラ ス I お よ び II、 1.5V
HSTL_I、 HSTL_II
VREF – 0.65
VREF + 0.65
VREF
0.75
HSTL、 ク ラ ス I お よ び II、 1.8V
HSTL_I_18、
HSTL_II_18
VREF – 0.8
VREF + 0.8
VREF
0.90
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL ( ス タ ブ終端 ト ラ ン シーバー ロ ジ ッ ク )、 1.2V
SSTL12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL、 1.35V
SSTL135、 SSTL135_R
VREF – 0.575 VREF + 0.575
VREF
0.675
SSTL、 1.5V
SSTL15、 SSTL15_R
VREF – 0.65
VREF + 0.65
VREF
0.75
SSTL、 ク ラ ス I お よ び II、 1.8V
VREF – 0.8
VREF + 0.8
VREF
0.90
DIFF_MOBILE_DDR、 1.8V
SSTL18_I、 SSTL18_II
DIFF_MOBILE_DDR
0.9 – 0.125
0.9 + 0.125
0(6)
–
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
0.6 – 0.125
0.6 + 0.125
0(6)
–
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、
DIFF_HSTL_II
0.75 – 0.125
0.75 + 0.125
0(6)
–
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSTL_I_18、
DIFF_HSTL_II_18
0.9 – 0.125
0.9 + 0.125
0(6)
–
DIFF_HSUL、 1.2V
DIFF_HSUL_12
0.6 – 0.125
0.6 + 0.125
0(6)
–
0.6 + 0.125
0(6)
–
–
DIFF_SSTL、 1.2V
DIFF_SSTL12
0.6 – 0.125
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、
DIFF_SSTL135_R
0.675 – 0.125 0.675 + 0.125
0(6)
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、
DIFF_SSTL15_R
0.75 – 0.125
0.75 + 0.125
0(6)
–
DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V
DIFF_SSTL18_I、
DIFF_SSTL18_II
0.9 – 0.125
0.9 + 0.125
0(6)
–
LVDS (低電圧差動信号)、 1.8V
LVDS
0.9 – 0.125
0.9 + 0.125
0(6)
–
1.2 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
1.25 + 0.125
0(6)
–
LVDS_25、 2.5V
BLVDS_25、 2.5V
MINI_LVDS_25、 2.5V
PPDS_25
RSDS_25
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
LVDS_25
BLVDS_25
MINI_LVDS_25
PPDS_25
RSDS_25
1.2 – 0.125
1.25 – 0.125
1.25 – 0.125
1.25 – 0.125
1.25 – 0.125
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25
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 23 : 入力遅延の計測方法 (続き )
I/O 規格の属性
説明
TMDS_33
TMDS_33
VL (1)(2)
VH(1)(2)
3 – 0.125
3 + 0.125
VMEAS
(1)(4)(6)
VREF
(1)(3)(5)
0(6)
–
注記 :
1.
LVDCI の入力遅延計測方法のパ ラ メ ー タ ーは、 同 じ 電圧の LVCMOS 規格 と 共通です。 HSLVDCI の入力遅延計測方法のパ ラ メ ー タ ーは、 同 じ
電圧の HSTL_II 規格 と 共通です。 その他すべての DCI 規格のパ ラ メ ー タ ーは、 それぞれ対応す る non-DCI 規格 と 共通です。
2.
3.
入力波形は VL と VH 間で切 り 替わ り ます。
4.
5.
6.
計測を開始す る 入力電圧レベルです。
標準、 最小、 最大それぞれの VREF 値が計測 さ れます。 レ ポー ト さ れ る 遅延は、 こ れ ら 計測値の ワース ト ケース を反映 し ます。 記載 さ れてい る
VREF 値は標準値です。
IBIS モデルで使用 さ れ る 、 お よ び/ ま たは図 1 に示す VREF/VMEAS パ ラ メ ー タ ー と は無関係の入力基準電圧です。
記載 さ れてい る 値は差動入力電圧です。
出力遅延の計測
出力遅延は、 短い出力 ト レース で計測 さ れます。 すべてのテ ス ト で標準の終端を使用 し ま し た。 ト レース の伝搬遅延は個別に特性評価
さ れ、 最終的な計測値か ら 差 し 引かれ る ため、 図 1 お よ び図 2 に示す一般的なテ ス ト セ ッ ト ア ッ プには含まれてい ません。
X-Ref Target - Figure 1
VREF
RREF
FPGA Output
VMEAS
(Voltage Level When Taking
Delay Measurement)
CREF
(Probe Capacitance)
DS182_04_081114
図 1 : シ ングルエ ン ド のテス ト セ ッ ト ア ッ プ
X-Ref Target - Figure 2
FPGA Output
+
CREF
RREF VMEAS
–
DS182_05_080814
図 2 : 差動のテス ト セ ッ ト ア ッ プ
VREF、 RREF、 CREF、 お よ び VMEAS パ ラ メ ー タ ーに よ っ て、 各 I/O 規格のテ ス ト 条件が完全に設定 さ れます。 アプ リ ケーシ ョ ンにお
け る 伝搬遅延は、 次の手順に従っ て IBIS シ ミ ュ レーシ ョ ン を実行する と 最 も 正確に見積 も る こ と がで き ます。
1.
表 24 の値を用いて一般的なテ ス ト セ ッ ト ア ッ プに使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ レーシ ョ ン し ます。
2.
VMEAS ま での時間を記録 し ます。
3.
負荷を示すために適切な IBIS モデルま たは容量値を用いて実際の PCB ト レース と 負荷に通常使用 さ れ る 出力 ド ラ イ バーを シ
ミ ュ レーシ ョ ン し ます。
4.
VMEAS ま での時間を記録 し ます。
5.
手順 2 と 手順 4 の結果を比較 し ます。 遅延の増加ま たは減少か ら PCB ト レース の実際の伝搬遅延がわか り ます。
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26
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 24 : 出力遅延の計測方法
I/O 規格の属性
説明
RREF
(Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
LVCMOS、 1.2V
LVCMOS12
1M
0
0.6
0
LVCMOS/LVDCI/HSLVDCI、 1.5V
LVCMOS15、 LVDCI_15、
HSLVDCI_15
1M
0
0.75
0
LVCMOS/LVDCI/HSLVDCI、 1.8V
LVCMOS18、 LVDCI_15、
HSLVDCI_18
1M
0
0.9
0
LVCMOS、 2.5V
LVCMOS25
1M
0
1.25
0
LVCMOS、 3.3V
LVCMOS33
1M
0
1.65
0
LVTTL、 3.3V
LVTTL
1M
0
1.65
0
PCI33、 3.3V
PCI33_3
25
10
1.65
0
50
0
VREF
0.6
50
0
VREF
0.75
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、ク ラ ス I、1.2V HSTL_I_12
HSTL_I
HSTL、 ク ラ ス I、 1.5V
HSTL、 ク ラ ス II、 1.5V
HSTL_II
25
0
VREF
0.75
HSTL、 ク ラ ス I、 1.8V
HSTL_I_18
50
0
VREF
0.9
HSTL、 ク ラ ス II、 1.8V
HSTL_II_18
25
0
VREF
0.9
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
50
0
VREF
0.6
SSTL12、 1.2V
SSTL12
50
0
VREF
0.6
SSTL135/SSTL135_R、 1.35V
SSTL135、 SSTL135_R
50
0
VREF
0.675
SSTL15/SSTL15_R、 1.5V
SSTL15、 SSTL15_R
50
0
VREF
0.75
SSTL ( ス タ ブ直列終端 ロ ジ ッ ク )、
ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
50
0
VREF
0.9
DIFF_MOBILE_DDR、 1.8V
DIFF_MOBILE_DDR
50
0
VREF
0.9
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
50
0
VREF
0.6
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、 DIFF_HSTL_II
50
0
VREF
0.75
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
50
0
VREF
0.9
DIFF_HSUL_12、 1.2V
DIFF_HSTL_I_18、 DIFF_HSTL_II_18
DIFF_HSUL_12
50
0
VREF
0.6
DIFF_SSTL12、 1.2V
DIFF_SSTL12
50
0
VREF
0.6
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、 DIFF_SSTL135_R
50
0
VREF
0.675
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、 DIFF_SSTL15_R
50
0
VREF
0.75
DIFF_SSTL18、 ク ラ ス I お よ び II、 1.8V
DIFF_SSTL18_I、 DIFF_SSTL18_II
LVDS
50
0
VREF
0.9
0
0(2)
0
0
0(2)
0
0
0(2)
0
0
0(2)
0
0
0(2)
0
0
0(2)
0
0
0(2)
3.3
LVDS (低電圧差動信号)、 1.8V
LVDS、 2.5V
BLVDS (バ ス LVDS)、 2.5V
mini-LVDS、 2.5V
PPDS_25
RSDS_25
TMDS_33
LVDS_25
BLVDS_25
MINI_LVDS_25
PPDS_25
RSDS_25
TMDS_33
100
100
100
100
100
100
50
注記 :
1.
2.
CREF はプ ロ ーブの容量を示 し 、 通常は 0pF です。
記載 さ れてい る 値は差動出力電圧です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力ロ ジ ッ ク のス イ ッ チ特性
表 25 : ILOGIC のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
単位
セ ッ ト ア ッ プ / ホール ド
TICE1CK/
TICKCE1
TISRCK/TICKSR
TIDOCKE2/
TIOCKDE2
TIDOCKDE2/
TIOCKDDE2
TIDOCKE3/
TIOCKDE3
TIDOCKDE3/
TIOCKDDE3
CE1 ピ ンの CLK に対す る セ ッ ト ア ッ 0.42/0.00
プ/ ホール ド
SR ピ ン の CLK に対す る セ ッ ト ア ッ 0.53/0.01
プ/ ホール ド
D ピ ンの CLK に対す る セ ッ ト ア ッ プ 0.01/0.27
/ ホ ール ド (IDELAY 未使用) (HP I/O
バン ク のみ)
DDLY ピ ン の CLK に 対す る セ ッ ト 0.01/0.27
ア ッ プ/ ホ ー ル ド (IDELAY を 使用)
(HP I/O バン ク のみ)
D ピ ンの CLK に対す る セ ッ ト ア ッ プ 0.01/0.27
/ ホール ド (IDELAY 未使用) (HR I/O
バン ク のみ)
DDLY ピ ン の CLK に 対す る セ ッ ト 0.01/0.27
ア ッ プ/ ホ ー ル ド (IDELAY を 使用)
(HR I/O バン ク のみ)
0.48/0.00 0.67/0.00 0.67/0.00 0.48/0.00 0.56/-0.16
ns
0.61/0.01 0.99/0.01 0.99/0.01 0.61/0.01 0.88/-0.30
ns
0.01/0.29 0.01/0.34 0.01/0.34 0.01/0.29 0.01/0.41
ns
0.02/0.29 0.02/0.34 0.02/0.34 0.02/0.29 0.01/0.41
ns
0.01/0.29 0.01/0.34 0.01/0.34 0.01/0.29 0.01/0.41
ns
0.02/0.29 0.02/0.34 0.02/0.34 0.02/0.29 0.01/0.41
ns
組み合わせ
TIDIE2
D ピ ンか ら O ピ ン ま での伝搬遅延 (遅
延な し ) (HP I/O バン ク のみ)
0.09
0.10
0.12
0.12
0.10
0.14
ns
TIDIDE2
DDLY ピ ン か ら O ピ ン ま での伝搬遅
延 (IDELAY を 使用) (HP I/O バ ン ク
のみ)
0.10
0.11
0.13
0.13
0.11
0.15
ns
TIDIE3
D ピ ンか ら O ピ ン ま での伝搬遅延 (遅
延な し ) (HR I/O バン ク のみ)
0.09
0.10
0.12
0.12
0.10
0.14
ns
TIDIDE3
DDLY ピ ン か ら O ピ ン ま での伝搬遅
延 (IDELAY を使用) (HR I/O バ ン ク
のみ)
0.10
0.11
0.13
0.13
0.11
0.15
ns
シーケ ン シ ャル遅延
TIDLOE2
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用
する場合の D ピ ンか ら Q1 ピ ン ま での
遅延 (遅延な し ) (HP I/O バン ク のみ)
0.36
0.39
0.45
0.45
0.39
0.54
ns
TIDLODE2
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用
す る 場合の DDLY ピ ンか ら Q1 ピ ン ま
での遅延 (IDELAY を使用) (HP I/O バ
ン ク のみ)
0.36
0.39
0.45
0.45
0.39
0.55
ns
TIDLOE3
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用
す る 場合の D ピ ンか ら Q1 ピ ン ま での
遅延 (遅延な し ) (HR I/O バン ク のみ)
0.36
0.39
0.45
0.45
0.39
0.54
ns
TIDLODE3
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用
す る 場合の DDLY ピ ンか ら Q1 ピ ン ま
での遅延 (IDELAY を使用) (HR I/O バ
ン ク のみ)
0.36
0.39
0.45
0.45
0.39
0.55
ns
TICKQ
CLK か ら Q 出力ま での遅延
0.47
0.50
0.58
0.58
0.50
0.71
ns
TRQ_ILOGICE2
SR ピ ン か ら OQ/TQ 出力 ま での遅延
(HP I/O バン ク のみ)
0.84
0.94
1.16
1.16
0.94
1.32
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
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28
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 25 : ILOGIC のス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
シ ンボル
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
説明
単位
TGSRQ_ILOGICE2
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら Q 出
力ま での遅延 (HP I/O バン ク のみ)
7.60
7.60
10.51
10.51
7.60
11.39
ns
TRQ_ILOGICE3
SR ピ ンか ら OQ/TQ 出力ま での遅延
(HR I/O バン ク のみ)
0.84
0.94
1.16
1.16
0.94
1.32
ns
TGSRQ_ILOGICE3
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら Q 出
力ま での遅延 (HR I/O バン ク のみ)
7.60
7.60
10.51
10.51
7.60
11.39
ns
TRPW_ILOGICE2
最小パルス幅、 SR 入力 (HP I/O バン
ク のみ)
0.54
0.63
0.63
0.63
0.63
0.68
ns、
最小
TRPW_ILOGICE3
最小パルス幅、 SR 入力 (HR I/O バン
ク のみ)
0.54
0.63
0.63
0.63
0.63
0.68
ns、
最小
0.95V
0.9V
単位
-2LI
-2LE
セ ッ ト /リ セ ッ ト
表 26 : OLOGIC のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
セ ッ ト ア ッ プ / ホール ド
TODCK/TOCKD
TOOCECK/
TOCKOCE
TOSRCK/TOCKSR
TOTCK/TOCKT
TOTCECK/
TOCKTCE
D1/D2 ピ ン の CLK に 対す る 0.45/-0.13 0.50/-0.13 0.58/-0.13 0.58/-0.13 0.50/-0.13 0.79/-0.18
セ ッ ト ア ッ プ/ ホール ド
OCE ピ ンの CLK に対す る セ ッ 0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 0.29/0.03 0.35/-0.10
ト ア ッ プ/ ホール ド
SR ピ ン の CLK に対す る セ ッ 0.32/0.18 0.38/0.18 0.70/0.18 0.70/0.18 0.38/0.18 0.62/-0.04
ト ア ッ プ/ ホール ド
T1/T2 ピ ン の CLK に 対す る 0.49/-0.16 0.56/-0.16 0.68/-0.16 0.68/-0.13 0.56/-0.16 0.67/-0.18
セ ッ ト ア ッ プ/ ホール ド
TCE ピ ンの CLK に対す る セ ッ 0.28/0.01 0.30/0.01 0.45/0.01 0.45/0.06 0.30/0.01 0.31/-0.10
ト ア ッ プ/ ホール ド
ns
ns
ns
ns
ns
組み合わせ
TODQ
0.73
0.81
0.97
0.97
0.81
1.18
ns
0.41
0.43
0.49
0.49
0.43
0.63
ns
SR ピ ン か ら OQ/TQ 出力 ま で
の遅延 (HP I/O バン ク のみ)
0.63
0.70
0.83
0.83
0.70
1.12
ns
TGSRQ_OLOGICE2 グ ロ ーバル セ ッ ト / リ セ ッ ト か
ら Q 出力ま での遅延 (HP I/O バ
ン ク のみ)
TRQ_OLOGICE3
SR ピ ン か ら OQ/TQ 出力 ま で
の遅延 (HR I/O バン ク のみ)
TGSRQ_OLOGICE3 グ ロ ーバル セ ッ ト / リ セ ッ ト か
ら Q 出力 ま で の 遅延 (HR I/O
バン ク のみ)
7.60
7.60
10.51
10.51
7.60
11.39
ns
0.63
0.70
0.83
0.83
0.70
1.12
ns
7.60
7.60
10.51
10.51
7.60
11.39
ns
D1 か ら OQ 出力 ま たは T1 か
ら TQ 出力ま での遅延
シーケ ン シ ャル遅延
TOCKQ
CLK か ら OQ/TQ 出力 ま で の
遅延
TRQ_OLOGICE2
セ ッ ト /リ セ ッ ト
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 26 : OLOGIC のス イ ッ チ特性 (続き )
ス ピー ド グレー ド
シ ンボル
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
0.54
0.54
0.63
0.63
0.54
0.68
ns、
最小
0.54
0.54
0.63
0.63
0.54
0.68
ns、
最小
0.95V
0.9V
単位
-2LI
-2LE
説明
TRPW_OLOGICE2 最小パルス幅、SR 入力 (HP I/O
バン ク のみ)
TRPW_OLOGICE3 最小パルス幅、SR 入力 (HR I/O
バン ク のみ)
単位
入力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 27 : ISERDES のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
制御ラ イ ンのセ ッ ト ア ッ プ / ホール ド
TISCCK_BITSLIP/
TISCKC_BITSLIP
TISCCK_CE/
TISCKC_CE(2)
TISCCK_CE2/
TISCKC_CE2(2)
BITSLIP ピ ンの CLKDIV に対 0.01/0.12 0.02/0.13 0.02/0.15 0.02/0.15 0.02/0.13 0.02/0.21
す る セ ッ ト ア ッ プ/ ホール ド
CE ピ ン (CE1) の CLK に対す 0.39/-0.02 0.44/-0.02 0.63/-0.02 0.63/-0.02 0.44/-0.02 0.51/-0.22
る セ ッ ト ア ッ プ/ ホール ド
CE ピ ン (CE2) の CLKDIV に -0.12/0.29 -0.12/0.31 -0.12/0.35 -0.12/0.35 -0.12/0.31 -0.17/0.40
対す る セ ッ ト ア ッ プ/ ホール ド
ns
ns
ns
デー タ ラ イ ンのセ ッ ト ア ッ プ / ホール ド
TISDCK_D/
TISCKD_D
TISDCK_DDLY/
TISCKD_DDLY
TISDCK_D_DDR/
TISCKD_D_DDR
D ピ ンの CLK に対す る セ ッ ト -0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.04/0.19
ア ッ プ/ ホール ド
DDLY ピ ン の CLK に 対す る -0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.03/0.19
セッ ト アップ /
ホ ール ド
(IDELAY を使用)(1)
DDR モ ー ド で の、 D ピ ン の -0.02/0.11 -0.02/0.12 -0.02/0.15 -0.02/0.15 -0.02/0.12 -0.04/0.19
CLK に 対 す る セ ッ ト ア ッ プ/
ns
ns
ns
ホール ド
TISDCK_DDLY_DDR/ DDR モ ー ド で の、 D ピ ン の 0.11/0.11
TISCKD_DDLY_DDR CLK に 対 す る セ ッ ト ア ッ プ/
ホール ド (IDELAY を使用)(1)
0.12/0.12
0.15/0.15
0.15/0.15
0.12/0.12
0.19/0.19
ns
0.46
0.47
0.58
0.58
0.47
0.67
ns
0.09
0.10
0.12
0.12
0.10
0.14
ns
シーケ ン シ ャル遅延
TISCKO_Q
CLKDIV か ら Q ピ ンで出力 さ
れ る ま での遅延
伝搬遅延
TISDO_DO
D 入力か ら DO 出力 ピ ン ま で
の遅延
注記 :
1.
2.
タ ッ プが 0 の場合の値です。
TISCCK_CE2 お よ び TISCKC_CE2 は、 タ イ ミ ン グ レ ポー ト では TISCCK_CE/TISCKC_CE と 表示 さ れます。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
出力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 28 : OSERDES のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
0.37/0.02
0.40/0.02
0.55/0.02
0.55/0.02
0.40/0.02
単位
セ ッ ト ア ッ プ / ホール ド
TOSDCK_D/
TOSCKD_D
D 入 力 の CLKDIV に 対 す る
セ ッ ト ア ッ プ/ ホール ド
0.44/-0.24
ns
TOSDCK_T/
TOSCKD_T(1)
T 入力の CLK に対す る セ ッ ト 0.49/-0.15 0.56/-0.15 0.68/-0.15 0.68/-0.15 0.56/-0.15 0.67/-0.25
ア ッ プ/ ホール ド
T 入力の CLKDIV に対す る セ ッ 0.27/-0.15 0.30/-0.15 0.34/-0.15 0.34/-0.15 0.30/-0.15 0.46/-0.25
ト ア ッ プ/ ホール ド
OCE 入力の CLK に対す る セ ッ 0.28/0.03 0.29/0.03 0.45/0.03 0.45/0.03 0.29/0.03 0.35/-0.15
ト ア ッ プ/ ホール ド
0.41
0.46
0.75
0.75
0.46
0.70
SR ( リ セ ッ ト ) 入力の CLKDIV
ns
TOSDCK_T2/
TOSCKD_T2(1)
TOSCCK_OCE/
TOSCKC_OCE
TOSCCK_S
ns
ns
ns
に対す る セ ッ ト ア ッ プ
TOSCCK_TCE/
TOSCKC_TCE
TCE 入力の CLK に対す る セ ッ
ト ア ッ プ/ ホール ド
0.28/0.01
0.30/0.01
0.45/0.01
0.45/0.01
0.30/0.01
0.31/-0.15
ns
シーケ ン シ ャル遅延
TOSCKO_OQ
CLK か ら OQ ま での Clock-toOut 遅延
0.35
0.37
0.42
0.42
0.37
0.54
ns
TOSCKO_TQ
CLK か ら TQ ま で の Clock-toOut 遅延
0.41
0.43
0.49
0.49
0.43
0.63
ns
T 入力か ら TQ 出力ま での遅延
0.73
0.81
0.97
0.97
0.81
1.18
ns
組み合わせ
TOSDO_TTQ
注記 :
1.
TOSDCK_T2 お よ び TOSCKD_T2 は、 タ イ ミ ン グ レ ポー ト では TOSDCK_T/TOSCKD_T と 表示 さ れます。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力遅延のス イ ッ チ特性
表 29 : 入力/出力遅延のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
3.22
3.22
3.22
3.22
3.22
3.22
µs
IDELAYCTRL
TDLYCCO_RDY
IDELAYCTRL の リ セ ッ ト か ら
FIDELAYCTRL_REF
REFCLK 周波数 = 200.00(1)
200.00
200.00
200.00
200.00
200.00
200.00
MHz
REFCLK 周波数 =
300.00(1)
300.00
300.00
N/A
N/A
300.00
N/A
MHz
REFCLK 周波数 =
400.00(1)
400.00
400.00
N/A
N/A
400.00
N/A
MHz
±10
±10
±10
±10
±10
±10
MHz
52.00
52.00
52.00
52.00
52.00
52.00
ns
レデ ィ
IDELAYCTRL_RE REFCLK 精度
F_PRECISION
TIDELAYCTRL_RPW
最小 リ セ ッ ト パル ス幅
IDELAY/ODELAY
TIDELAYRESOLUTION
1/(32 x 2 x FREF)
IDELAY チ ェ ーン遅延精度
ク ロ ッ ク パ タ ーン の遅延チ ェ ーン
にお け る パ タ ー ン 依存周期 ジ ッ
タ ー (2)
0
ラ ン ダ ム デー タ パ タ ー ン の 遅延
チ ェ ー ン におけ る パ タ ー ン 依存周
期ジ ッ タ ー (PRBS 23)(3)
±5
ラ ン ダ ム デー タ パ タ ー ン の 遅延
チ ェ ー ン におけ る パ タ ー ン 依存周
期ジ ッ タ ー (PRBS 23)(4)
±9
TIDELAY_CLK_MAX/
TODELAY_CLK_MAX
IDELAY/ODELAY への CLK 入力
800.00
800.00
710.00
710.00
800.00
710.00
MHz
TIDCCK_CE /
TIDCKC_CE
CE ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (IDELAY を使用)
0.11/0.10
0.14/0.12
0.18/0.14
0.18/0.14
0.14/0.12
0.14/0.16
ns
TODCCK_CE /
TODCKC_CE
CE ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (ODELAY を使用)
0.14/0.03
0.16/0.04
0.19/0.05
0.19/0.05
0.16/0.04
0.28/0.06
ns
TIDCCK_INC/
TIDCKC_INC
INC ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (IDELAY を使用)
0.10/0.14
0.12/0.16
0.14/0.20
0.14/0.20
0.12/0.16
0.10/0.23
ns
TODCCK_INC/
TODCKC_INC
INC ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (ODELAY を使用)
0.10/0.07
0.12/0.08
0.13/0.09
0.13/0.09
0.12/0.08
0.19/0.16
ns
TIDCCK_RST/
TIDCKC_RST
RST ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (IDELAY を使用)
0.13/0.08
0.14/0.10
0.16/0.12
0.16/0.12
0.14/0.10
0.22/0.19
ns
TODCCK_RST/
TODCKC_RST
RST ピ ン の C に対す る セ ッ ト ア ッ
プ/ ホール ド (ODELAY を使用)
0.16/0.04
0.19/0.06
0.24/0.08
0.24/0.08
0.19/0.06
0.32/0.11
ns
TIDDO_IDATAIN
IDELAY の伝搬遅延
注記 5
注記 5
注記 5
注記 5
注記 5
注記 5
ps
TODDO_ODATAIN
ODELAY の伝搬遅延
注記 5
注記 5
注記 5
注記 5
注記 5
注記 5
ps
TIDELAYPAT_JIT
および
TODELAYPAT_JIT
0
0
ps
0
0
0
ps/
タ ップ
±5
±5
±5
±5
±5
ps/
タ ップ
±9
±9
±9
±9
±9
ps/
タ ップ
の最大周波数
注記 :
1.
2.
3.
4.
5.
タ ッ プ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。
HIGH_PERFORMANCE モー ド が TRUE ま たは FALSE の場合です。
HIGH_PERFORMANCE モー ド が TRUE の場合です。
HIGH_PERFORMANCE モー ド が FALSE の場合です。
遅延は IDELAY/ODELAY タ ッ プの設定に依存 し ます。 実際の値は、 タ イ ミ ン グ レ ポー ト を参照 し て く だ さ い。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : IO_FIFO のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
IO_FIFO の Clock-to-Out 遅延
TOFFCKO_DO
RDCLK か ら Q 出力ま での
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
0.51
0.56
0.63
0.63
0.56
0.81
ns
0.59
0.62
0.81
0.81
0.62
0.77
ns
遅延
TCKO_FLAGS
ク ロ ッ ク か ら IO_FIFO フ
ラ グ ま での遅延
セ ッ ト ア ッ プ / ホール ド
TCCK_D/
TCKC_D
D 入力か ら WRCLK
0.43/-0.01 0.47/-0.01 0.53/-0.01
0.47/-0.01 0.76/-0.05
ns
TIFFCCK_WREN/
TIFFCKC_WREN
WREN か ら WRCLK
0.39/-0.01 0.43/-0.01 0.50/-0.01 0.50/-0.01 0.43/-0.01 0.70/-0.05
ns
TOFFCCK_RDEN/
TOFFCKC_RDEN
RDEN か ら RDCLK
0.49/0.01
0.53/0.02
0.61/0.02
0.61/0.02
0.53/0.02
0.79/-0.02
ns
0.53/0.09
最小パルス幅
TPWH_IO_FIFO
RESET、RDCLK、WRCLK
0.81
0.92
1.08
1.08
0.92
1.29
ns
TPWL_IO_FIFO
RESET、RDCLK、WRCLK
0.81
0.92
1.08
1.08
0.92
1.29
ns
533.05
470.37
400.00
400.00
470.37
333.33
MHz
最大周波数
FMAX
RDCLK お よ び WRCLK
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
CLB のス イ ッ チ特性
表 31 : CLB のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
0.05
0.05
0.06
0.06
0.05
0.07
ns、 最大
組み合わせ遅延
TILO
An – Dn LUT ア ド レ ス か ら A ま での
遅延
TILO_2
An – Dn LUT ア ド レ ス か ら AMUX/
CMUX ま での遅延
0.15
0.16
0.19
0.19
0.16
0.22
ns、 最大
TILO_3
An – Dn LUT ア ド レ ス か ら BMUX_A
0.24
0.25
0.30
0.30
0.25
0.37
ns、 最大
0.58
0.61
0.74
0.74
0.61
0.91
ns、 最大
までの遅延
TITO
An – Dn 入力か ら A – DQ 出力ま での
遅延
TAXA
AX 入力か ら AMUX 出力ま での遅延
0.38
0.40
0.49
0.49
0.40
0.62
ns、 最大
TAXB
AX 入力か ら BMUX 出力ま での遅延
0.40
0.42
0.52
0.52
0.42
0.66
ns、 最大
TAXC
AX 入力か ら CMUX 出力ま での遅延
0.39
0.41
0.50
0.50
0.41
0.62
ns、 最大
TAXD
AX 入力か ら DMUX 出力ま での遅延
0.43
0.44
0.52
0.52
0.44
0.67
ns、 最大
TBXB
BX 入力か ら BMUX 出力ま での遅延
0.31
0.33
0.40
0.40
0.33
0.51
ns、 最大
TBXD
BX 入力か ら DMUX 出力ま での遅延
0.38
0.39
0.47
0.47
0.39
0.62
ns、 最大
TCXC
CX 入力か ら CMUX 出力ま での遅延
0.27
0.28
0.34
0.34
0.28
0.43
ns、 最大
TCXD
CX 入力か ら DMUX 出力ま での遅延
0.33
0.34
0.41
0.41
0.34
0.54
ns、 最大
TDXD
DX 入力か ら DMUX 出力ま での遅延
0.32
0.33
0.40
0.40
0.33
0.52
ns、 最大
シーケ ン シ ャル遅延
TCKO
ク ロ ッ ク か ら AQ – DQ 出力ま での遅
延
0.26
0.27
0.32
0.32
0.27
0.40
ns、 最大
TSHCKO
ク ロ ッ ク か ら AMUX – DMUX 出力
ま での遅延
0.32
0.32
0.39
0.39
0.32
0.46
ns、 最大
ク ロ ッ ク CLK 前後における CLB フ リ ッ プ フ ロ ッ プのセ ッ ト ア ッ プ / ホール ド タ イム
TAS/TAH
TDICK/TCKDI
TCECK_CLB/
TCKCE_CLB
TSRCK/TCKSR
A – D フ リ ッ プ フ ロ ッ プ の AN – DN 0.01/0.12
入力か ら CLK
A – D フ リ ッ プ フ ロ ッ プ の AX – DX 0.04/0.14
入力か ら CLK
MUX お よ び/ ま た は キ ャ リ ー ロ ジ ッ 0.36/0.10
ク を介す る A – D フ リ ッ プ フ ロ ッ プの
AX – DX 入力か ら CLK
A – D フ リ ッ プ フ ロ ッ プの CE 入力か 0.19/0.05
ら CLK
A – D フ リ ッ プ フ ロ ッ プの SR 入力か 0.30/0.05
ら CLK
0.02/0.13 0.03/0.18 0.03/0.24 0.02/0.13 0.02/0.18 ns、 最小
0.04/0.14 0.05/0.20 0.05/0.26 0.04/0.14 0.05/0.21 ns、 最小
0.37/0.11 0.46/0.16 0.46/0.22 0.37/0.11 0.56/0.15 ns、 最小
0.20/0.05 0.25/0.05 0.25/0.11 0.20/0.05 0.24/0.04 ns、 最小
0.31/0.07 0.37/0.09 0.37/0.22 0.31/0.07 0.48/0.05 ns、 最小
セ ッ ト /リ セ ッ ト
TSRMIN
SR 入力最小パルス幅
0.52
0.78
1.04
1.04
0.78
0.95
ns、 最小
TRQ
SR 入 力 か ら AQ – DQ フ リ ッ プ フ
0.38
0.38
0.46
0.46
0.38
0.59
ns、 最大
0.34
0.35
0.43
0.43
0.35
0.54
ns、 最大
1818
1818
1818
1818
1818
1286
MHz
ロ ッ プ ま での遅延
TCEO
CE 入 力 か ら AQ – DQ フ リ ッ プ フ
ロ ッ プ ま での遅延
FTOG
ト グル周波数 ( エ ク ス ポー ト 制御用)
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
CLB 分散 RAM のス イ ッ チ特性 (SLICEM のみ)
表 32 : CLB 分散 RAM のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
単位
シーケ ン シ ャル遅延
TSHCKO
ク ロ ッ ク か ら A – B 出力ま での遅
延
0.68
0.70
0.85
0.85
0.70
1.08
ns、 最大
TSHCKO_1
ク ロ ッ ク か ら AMUX – BMUX
出力ま での遅延
0.91
0.95
1.15
1.15
0.95
1.44
ns、 最大
ク ロ ッ ク CLK 前後における セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TDS_LRAM/
TDH_LRAM
A – D 入力か ら CLK
0.45/0.23
0.45/0.24
0.54/0.27
0.54/0.28
0.45/0.24
0.69/0.33 ns、 最小
TAS_LRAM/
TAH_LRAM
An 入力か ら ク ロ ッ ク
0.13/0.50
0.14/0.50
0.17/0.58
0.17/0.61
0.14/0.50
MUX お よ び/ ま た は キ ャ リ ー ロ 0.40/0.16
ジ ッ ク を 介す る An 入力 か ら ク
0.42/0.17
0.52/0.23
0.52/0.29
0.42/0.17
0.21/0.63 ns、 最小
0.63/0.23 ns、 最小
ロック
TWS_LRAM/
TWH_LRAM
WE 入力か ら ク ロ ッ ク
0.29/0.09
0.30/0.09
0.36/0.09
0.36/0.11
0.30/0.09
0.46/0.10 ns、 最小
TCECK_LRAM/
TCKCE_LRAM
CE 入力か ら CLK
0.29/0.09
0.30/0.09
0.37/0.09
0.37/0.11
0.30/0.09
0.47/0.10 ns、 最小
最小パルス幅
0.68
0.77
0.91
0.91
0.77
1.11
ns、 最小
最小 ク ロ ッ ク 周期
1.35
1.54
1.82
1.82
1.54
2.22
ns、 最小
ク ロ ッ ク CLK
TMPW
TMCP
注記 :
1.
TSHCKO は CLK か ら XMUX 出力ま での遅延 も 表 し ます。 タ イ ミ ン グ レ ポー ト で、 CLK か ら XMUX ま でのパス を参照 し て く だ さ い。
CLB シ フ ト レ ジ ス タ のス イ ッ チ特性 (SLICEM のみ)
表 33 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
単位
シーケ ン シ ャル遅延
TREG
ク ロ ッ ク か ら A – D 出力ま での遅
延
0.96
0.98
1.20
1.20
0.98
1.35
ns、 最大
TREG_MUX
ク ロ ッ ク か ら AMUX – DMUX 出
力ま での遅延
1.19
1.23
1.50
1.50
1.23
1.72
ns、 最大
ク ロ ッ ク か ら M31 出力 を 介 し た
0.89
0.91
1.10
1.10
0.91
1.25
ns、 最大
TREG_M31
DMUX
ク ロ ッ ク CLK 前後における セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TWS_SHFREG/
TWH_SHFREG
WE 入力
0.26/0.09 0.27/0.09 0.33/0.09 0.33/0.11 0.27/0.09 0.41/0.10 ns、 最小
TCECK_SHFREG/ CE 入力か ら CLK
TCKCE_SHFREG
0.27/0.09 0.28/0.09 0.33/0.09 0.33/0.11 0.28/0.09 0.42/0.10 ns、 最小
TDS_SHFREG/
TDH_SHFREG
0.28/0.26 0.28/0.26 0.33/0.30 0.33/0.36 0.28/0.26 0.41/0.36 ns、 最小
A – D 入力か ら CLK
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
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35
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 33 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
シ ンボル
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
0.55
0.65
0.78
0.78
0.65
0.91
説明
単位
ク ロ ッ ク CLK
TMPW_SHFREG
最小パルス幅
ns、 最小
ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
表 34 : ブ ロ ッ ク RAM お よび FIFO のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
ク ロ ッ ク CLK か ら DOUT 出力ま
での遅延 (出力レジス タ な し )(2)(3)
1.57
1.80
2.08
2.08
1.80
2.44
ns、 最大
ク ロ ッ ク CLK か ら DOUT 出力ま
での遅延 (出力レジス タ あ り )(4)(5)
0.54
0.63
0.75
0.75
0.63
0.86
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク
CLK か ら DOUT 出力 ま での遅
延 (出力レ ジ ス タ な し )(2)(3)
2.35
2.58
3.26
3.26
2.58
4.49
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク
CLK か ら DOUT 出力 ま での遅
延 (出力レ ジ ス タ あ り )(4)(5)
0.62
0.69
0.80
0.80
0.69
0.94
ns、 最大
カ ス ケ ー ド 接続 し た 場合の ク
ロ ッ ク CLK か ら DOUT 出力ま
での遅延 (出力レ ジ ス タ な し )(2)
2.21
2.45
2.80
2.80
2.45
3.19
ns、 最大
カ ス ケ ー ド 接続 し た 場合の ク
ロ ッ ク CLK か ら DOUT 出力ま
での遅延 (出力レ ジ ス タ あ り )(4)
0.98
1.08
1.24
1.24
1.08
1.32
ns、 最大
TRCKO_FLAGS
ク ロ ッ ク CLK か ら FIFO フ ラ グ
出力ま での遅延(6)
0.65
0.74
0.89
0.89
0.74
0.97
ns、 最大
TRCKO_POINTERS
ク ロ ッ ク CLK か ら FIFO ポ イ ン
タ ー出力ま での遅延(7)
0.79
0.87
0.98
0.98
0.87
1.10
ns、 最大
TRCKO_PARITY_ECC
エ ン コ ー ド 専用 モ ー ド の ECC
を使用 し た場合の ク ロ ッ ク CLK
か ら ECCPARITY ま での遅延
0.66
0.72
0.80
0.80
0.72
0.93
ns、 最大
TRCKO_SDBIT_ECC お よ び ク ロ ッ ク CLK か ら BITERR 出
TRCKO_SDBIT_ECC_REG 力 ま で の遅延 ( 出力 レ ジ ス タ な
し)
2.17
2.38
3.01
3.01
2.38
4.15
ns、 最大
ク ロ ッ ク CLK か ら BITERR 出
力 ま で の遅延 ( 出力 レ ジ ス タ あ
り)
0.57
0.65
0.76
0.76
0.65
0.89
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク
CLK か ら RDADDR 出力 ま で
の遅延 (出力レ ジ ス タ な し )
0.64
0.74
0.90
0.90
0.74
0.98
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク
CLK か ら RDADDR 出力 ま で
の遅延 (出力レ ジ ス タ あ り )
0.71
0.79
0.92
0.92
0.79
1.10
ns、 最大
ブ ロ ッ ク RAM および FIFO の Clock-to-Out 遅延
TRCKO_DO お よ び
TRCKO_DO_REG(1)
TRCKO_DO_ECC お よ び
TRCKO_DO_ECC_REG
TRCKO_DO_CASCOUT
および
TRCKO_DO_CASCOUT_REG
TRCKO_RDADDR_ECC
および
TRCKO_RDADDR_ECC_REG
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36
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 34 : ブ ロ ッ ク RAM お よび FIFO のス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
0.95V
0.9V
-1
-1M
-2LI
-2LE
ク ロ ッ ク CLK 前後における セ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TRCCK_ADDRA/
0.38/
0.42/
ADDR 入力(8)
0.27
0.28
T
0.48/
0.31
0.48/
0.38
0.42/
0.28
0.65/
0.38
ns、 最小
TRDCK_DI_WF_NC/
TRCKD_DI_WF_NC
ブロ ッ ク RAM を WRITE_FIRST
または NO_CHANGE モー ド にコ
ン フ ィ ギ ュ レーシ ョ ン し た場合の
デー タ 入力セ ッ ト ア ッ プ/ ホール
ド タ イ ム(9)
0.49/
0.51
0.55/
0.53
0.63/
0.57
0.63/
0.57
0.55/
0.53
0.78/
0.64
ns、 最小
TRDCK_DI_RF/
ブ ロ ッ ク RAM を READ_FIRST
モー ド に コ ン フ ィ ギ ュ レ ーシ ョ
ン す る 場合のデー タ 入力セ ッ ト
ア ッ プ/ホール ド タ イ ム (9)
0.17/
0.25
0.19/
0.29
0.21/
0.35
0.21/
0.35
0.19/
0.29
0.25/
0.32
ns、 最小
TRDCK_DI_ECC/
TRCKD_DI_ECC
標 準 モ ー ド の ブ ロ ッ ク RAM
ECC を 使用 し た場合の DIN 入
力(9)
0.42/
0.37
0.47/
0.39
0.53/
0.43
0.53/
0.58
0.47/
0.39
0.66/
0.46
ns、 最小
TRDCK_DI_ECCW/
TRCKD_DI_ECCW
ブ ロ ッ ク RAM ECC エン コー ド
のみを使用 し た場合の DIN 入力
0.79/
0.37
0.87/
0.39
0.99/
0.43
0.99/
0.58
0.87/
0.39
1.17/
0.41
ns、 最小
TRDCK_DI_ECC_FIFO/
TRCKD_DI_ECC_FIFO
標準モー ド の FIFO ECC を使用
し た場合の DIN 入力(9)
0.89/
0.47
0.98/
0.50
1.12/
0.54
1.12/
0.69
0.98/
0.50
1.32/
0.65
ns、 最小
TRCCK_INJECTBITERR/
TRCKC_INJECTBITERR
ECC モー ド で シ ン グ ル/ ダ ブル
0.49/
0.30
0.55/
0.31
0.63/
0.34
0.63/
0.43
0.55/
0.31
0.78/
0.41
ns、 最小
0.30/
0.17
0.33/
0.18
0.38/
0.20
0.38/
0.32
0.33/
0.18
0.48/
0.22
ns、 最小
出力レ ジ ス タ の CE 入力
0.21/
0.13
0.25/
0.13
0.31/
0.14
0.31/
0.19
0.25/
0.13
0.34/
0.16
ns、 最小
同期 RSTREG 入力
0.25/
0.06
0.27/
0.06
0.29/
0.06
0.29/
0.14
0.27/
0.06
0.35/
0.06
ns、 最小
同期 RSTRAM 入力
0.27/
0.35
0.29/
0.37
0.31/
0.39
0.31/
0.39
0.29/
0.37
0.34/
0.40
ns、 最小
ラ イ ト イ ネーブル (WE) 入力
(ブ ロ ッ ク RAM のみ)
0.38/
0.15
0.41/
0.16
0.46/
0.17
0.46/
0.29
0.41/
0.16
0.54/
0.19
ns、 最小
WREN FIFO 入力
0.39/
0.25
0.39/
0.30
0.40/
0.37
0.40/
0.49
0.39/
0.30
0.65/
0.37
ns、 最小
RDEN FIFO 入力
0.36/
0.26
0.36/
0.30
0.37/
0.37
0.37/
0.49
0.36/
0.30
0.60/
0.38
ns、 最小
TRCO_FLAGS
リ セ ッ ト RST か ら FIFO フ ラ グ
/ ポ イ ン タ ーま での遅延(10)
0.76
0.83
0.93
0.93
0.83
1.06
ns、 最大
TRREC_RST/
FIFO リ セ ッ ト リ カ バ リ お よ び
1.59/
-0.68
1.76/
-0.68
2.01/
-0.68
2.01/
-0.68
1.76/
-0.68
2.07/
-0.60
ns、 最大
シ ンボル
1.0V
説明
-3
-2/-2LE
RCKC_ADDRA
TRCKD_DI_RF
TRCCK_EN/TRCKC_EN
TRCCK_REGCE/
(9)
ビ ッ ト エ ラ ーを挿入
ブ ロ ッ ク RAM の イ ネ ー ブ ル
(EN) 入力
TRCKC_REGCE
TRCCK_RSTREG/
TRCKC_RSTREG
TRCCK_RSTRAM/
TRCKC_RSTRAM
TRCCK_WEA/
TRCKC_WEA
TRCCK_WREN/
TRCKC_WREN
TRCCK_RDEN/
TRCKC_RDEN
単位
リ セ ッ ト 遅延
TRREM_RST
削除 タ イ ミ ン グ (11)
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37
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 34 : ブ ロ ッ ク RAM お よび FIFO のス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
601.32
543.77
458.09
458.09
543.77
372.44
MHz
ブ ロ ッ ク RAM (Read First、 601.32
Performance モー ド )
543.77
458.09
458.09
543.77
372.44
MHz
477.33
400.80
400.80
477.33
317.36
MHz
551.27
493.83
408.00
408.00
493.83
322.48
MHz
551.27
493.83
408.00
408.00
493.83
322.48
MHz
478.24
427.35
350.88
350.88
427.35
267.38
MHz
シ ンボル
1.0V
説明
単位
最大周波数
FMAX_BRAM_WF_NC
ブ ロ ッ ク RAM (Write First お よ
び No Change モー ド )
SDP RF モー ド ではない
FMAX_BRAM_RF
_PERFORMANCE
SDP RF モ ー ド 、 ポ ー ト A と
ポー ト B 間でア ド レ ス重複な し
FMAX_BRAM_RF_
DELAYED_WRITE
ブ ロ ッ ク RAM (Read First、 528.26
Delayed_write モー ド )
SDP RF モ ー ド 、 ポ ー ト A と
ポー ト B 間でア ド レ ス重複の可
能性あ り
FMAX_CAS_WF_NC
カ ス ケー ド 接続 さ れた ブ ロ ッ ク
RAM (Write First、 No Change
モー ド )
カ ス ケー ド 接続、 RF モー ド では
ない
FMAX_CAS_RF
_PERFORMANCE
カ ス ケー ド 接続 さ れた ブ ロ ッ ク
RAM (Read First、 Performance
モー ド )
RF モー ド で カ ス ケ ー ド 接続 さ
れて い る 場合、 ア ド レ ス 重複の
可能性はな し /1 つのポー ト が無
効
FMAX_CAS_RF_
DELAYED_WRITE
RF モー ド で カ ス ケ ー ド 接続 さ
れてい る 場合、 ポー ト A と ポー
ト B 間でア ド レ ス重複の可能性
あり
FMAX_FIFO
ECC を使用 し た場合のすべての
モー ド の FIFO
601.32
543.77
458.09
458.09
543.77
372.44
MHz
FMAX_ECC
ECC コ ン フ ィ ギ ュ レーシ ョ ンの
ブ ロ ッ ク RAM お よ び FIFO
484.26
430.85
351.12
351.12
430.85
254.13
MHz
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
タ イ ミ ン グ レ ポー ト では、 すべてのパ ラ メ ー タ ーが TRCKO_DO と 表示 さ れます。
TRCKO_DOR には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOW、 TRCKO_DOPR、 お よ び TRCKO_DOPW が含ま れます。
こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 0 に設定 さ れた同期 FIFO に も 適用 さ れます。
TRCKO_DO には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOP が含ま れます。
こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 1 に設定 さ れたマルチ レー ト (非同期) FIFO お よ び同期 FIFO に も 適用 さ れます。
TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含ま れます。
TRCKO_POINTERS には、 TRCKO_RDCOUNT お よ び TRCKO_WRCOUNT の両方が含ま れます。
ADDR のセ ッ ト ア ッ プお よ びホール ド タ イ ムは、 WE が無効の場合で も 、 EN がアサー ト さ れ る と き に満た さ れてい る 必要があ り ます。 満た さ れ
ていない と 、 ブ ロ ッ ク RAM デー タ が破損す る 可能性があ り ます。
9. こ れ ら のパ ラ メ ー タ ーには、 A 入力 と B 入力、 お よ びそれ ら のパ リ テ ィ 入力が含ま れます。
10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、 お よ び WRCOUNT が含ま れます。
11. RDEN お よ び WREN は、 リ セ ッ ト 前か ら 終了す る ま での間 Low に保持 し てお く 必要があ り ます。 FIFO の リ セ ッ ト は、 最 も 低速の ク ロ ッ ク
(WRCLK ま たは RDCLK) の少な く と も 立ち上が り エ ッ ジ 5 回分アサー ト す る 必要があ り ます。
DS182 (v2.12) 2014 年 11 月 19 日
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38
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
DSP48E1 のス イ ッ チ特性
表 35 : DSP48E1 のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
0.95V
0.9V
-1M
-2LI
-2LE
単位
デー タ /制御ピ ンか ら入力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TDSPDCK_A_AREG/
TDSPCKD_A_AREG
A 入力か ら A レ ジ ス タ CLK
0.24/
0.12
0.27/
0.14
0.31/
0.16
0.33/
0.18
0.27/
0.14
0.38/
0.12
ns
TDSPDCK_B_BREG/
TDSPCKD_B_BREG
B 入力か ら B レ ジ ス タ CLK
0.28/
0.13
0.32/
0.14
0.39/
0.15
0.41/
0.18
0.32/
0.14
0.51/
0.16
ns
TDSPDCK_C_CREG/
TDSPCKD_C_CREG
C 入力か ら C レ ジ ス タ CLK
0.15/
0.15
0.17/
0.17
0.20/
0.20
0.20/
0.22
0.17/
0.17
0.31/
0.21
ns
TDSPDCK_D_DREG/
TDSPCKD_D_DREG
D 入力か ら D レ ジ ス タ CLK
0.21/
0.19
0.27/
0.22
0.35/
0.26
0.35/
0.27
0.27/
0.22
0.46/
0.20
ns
TDSPDCK_ACIN_AREG/
TDSPCKD_ACIN_AREG
ACIN 入 力 か ら A レ ジ ス タ
CLK
0.21/
0.12
0.24/
0.14
0.27/
0.16
0.30/
0.16
0.24/
0.14
0.31/
0.12
ns
TDSPDCK_BCIN_BREG/
TDSPCKD_BCIN_BREG
BCIN 入 力 か ら B レ ジ ス タ
CLK
0.22/
0.13
0.25/
0.14
0.30/
0.15
0.32/
0.15
0.25/
0.14
0.34/
0.16
ns
デー タ ピ ンか らパイ プ ラ イ ン レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TDSPDCK_{A, B}_MREG_MULT/
TDSPCKD_{A, B}_MREG_MULT
{A、 B} 入力か ら M レ ジ ス タ
CLK (乗算器を使用)
2.04/
-0.01
2.34/
-0.01
2.79/
-0.01
2.79/
-0.01
2.34/
-0.01
3.66/
-0.06
ns
TDSPDCK_{A, D}_ADREG/
TDSPCKD_{A, D}_ADREG
{A、 D} 入力か ら AD レ ジ ス
タ CLK
1.09/
-0.02
1.25/
-0.02
1.49/
-0.02
1.49/
-0.02
1.25/
-0.02
1.94/
-0.23
ns
デー タ /制御ピ ンか ら出力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TDSPDCK_{A, B}_PREG_MULT/
TDSPCKD_{A, B} _PREG_MULT
{A、 B} 入力か ら P レ ジ ス タ
CLK (乗算器を使用)
3.41/
-0.24
3.90/
-0.24
4.64/
-0.24
4.64/
-0.24
3.90/
-0.24
5.89/
-0.41
ns
TDSPDCK_D_PREG_MULT/
TDSPCKD_D_PREG_MULT
D 入力か ら P レ ジ ス タ CLK (
乗算器を使用)
3.33/
-0.62
3.81/
-0.62
4.53/
-0.62
4.53/
-0.62
3.81/
-0.62
5.70/
-1.42
ns
TDSPDCK_{A, B} _PREG/
TDSPCKD_{A, B} _PREG
A ま たは B 入力か ら P レ ジ ス
タ CLK (乗算器は未使用)
1.47/
-0.24
1.68/
-0.24
2.00/
-0.24
2.00/
-0.24
1.68/
-0.24
2.37/
-0.41
ns
TDSPDCK_C_PREG/
TDSPCKD_C_PREG
C 入力か ら P レ ジ ス タ CLK (
乗算器は未使用)
1.30/
-0.22
1.49/
-0.22
1.78/
-0.22
1.78/
-0.22
1.49/
-0.22
2.11/
-0.36
ns
TDSPDCK_PCIN_PREG/
TDSPCKD_PCIN_PREG
PCIN 入 力 か ら P レ ジ ス タ
CLK
1.12/
-0.13
1.28/
-0.13
1.52/
-0.13
1.52/
-0.13
1.28/
-0.13
1.81/
-0.21
ns
CE ピ ンのセ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TDSPDCK_{CEA;CEB}_{AREG;BREG}/ {CEA、 CEB} 入力 か ら {A、 0.30/
TDSPCKD_{CEA;CEB}_{AREG;BREG} B} レ ジ ス タ CLK
0.05
0.36/
0.06
0.44/
0.09
0.44/
0.09
0.36/
0.06
0.55/
0.09
ns
TDSPDCK_CEC_CREG/
TDSPCKD_CEC_CREG
CEC 入 力 か ら C レ ジ ス タ
CLK
0.24/
0.08
0.29/
0.09
0.36/
0.11
0.36/
0.11
0.29/
0.09
0.43/
0.11
ns
TDSPDCK_CED_DREG/
TDSPCKD_CED_DREG
CED 入 力 か ら D レ ジ ス タ
CLK
0.31/
-0.02
0.36/
-0.02
0.44/
-0.02
0.44/
0.02
0.36/
-0.02
0.58/
0.12
ns
TDSPDCK_CEM_MREG/
TDSPCKD_CEM_MREG
CEM 入 力 か ら M レ ジ ス タ
CLK
0.26/
0.15
0.29/
0.17
0.33/
0.20
0.33/
0.20
0.29/
0.17
0.39/
0.25
ns
TDSPDCK_CEP_PREG/
TDSPCKD_CEP_PREG
CEP 入 力 か ら P レ ジ ス タ
CLK
0.31/
0.01
0.36/
0.01
0.45/
0.01
0.45/
0.01
0.36/
0.01
0.54/
0.00
ns
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
39
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 35 : DSP48E1 のス イ ッ チ特性 (続き )
ス ピー ド グレー ド
0.95V
0.9V
-2/-2LE
-1
-1M
-2LI
-2LE
RST ピ ンのセ ッ ト ア ッ プ タ イ ムおよびホール ド タ イム
TDSPDCK_{RSTA; RSTB}_{AREG; BREG}/ {RSTA、RSTB} 入力か ら {A、 0.34/
TDSPCKD_{RSTA; RSTB}_{AREG; BREG} B} レ ジ ス タ CLK
0.10
0.39/
0.11
0.47/
0.13
0.47/
0.14
0.39/
0.11
0.53/
0.34
ns
シ ンボル
1.0V
説明
-3
単位
TDSPDCK_RSTC_CREG/
TDSPCKD_RSTC_CREG
RSTC 入 力 か ら C レ ジ ス タ
CLK
0.06/
0.22
0.07/
0.24
0.08/
0.26
0.08/
0.26
0.07/
0.24
0.08/
0.31
ns
TDSPDCK_RSTD_DREG/
TDSPCKD_RSTD_DREG
RSTD 入 力 か ら D レ ジ ス タ
CLK
0.37/
0.06
0.42/
0.06
0.50/
0.07
0.50/
0.07
0.42/
0.06
0.57/
0.07
ns
TDSPDCK_RSTM_MREG/
TDSPCKD_RSTM_MREG
RSTM 入力か ら M レ ジ ス タ
CLK
0.18/
0.18
0.20/
0.21
0.23/
0.24
0.23/
0.24
0.20/
0.21
0.24/
0.29
ns
TDSPDCK_RSTP_PREG/
TDSPCKD_RSTP_PREG
RSTP 入 力 か ら P レ ジ ス タ
CLK
0.24/
0.01
0.26/
0.01
0.30/
0.01
0.30/
0.11
0.26/
0.01
0.37/
0.00
ns
入力ピ ンから 出力ピ ン ま での組み合わせ遅延
TDSPDO_A_CARRYOUT_MULT
A 入力 か ら CARRYOUT 出
力 (乗算器を使用)
3.21
3.69
4.39
4.39
3.69
5.60
ns
TDSPDO_D_P_MULT
D 入力か ら P 出力 (乗算器を
使用)
3.15
3.61
4.30
4.30
3.61
5.44
ns
TDSPDO_A_P
A 入力か ら P 出力 (乗算器は
未使用)
1.30
1.48
1.76
1.76
1.48
2.10
ns
TDSPDO_C_P
C 入力か ら P 出力
1.13
1.30
1.55
1.55
1.30
1.84
ns
{A、 B} 入力か ら {ACOUT、
BCOUT} 出力
0.47
0.53
0.63
0.63
0.53
0.75
ns
TDSPDO_{A, B}_CARRYCASCOUT_MULT {A、 B} 入力から
CARRYCASCOUT 出力
(乗算器を使用)
TDSPDO_D_CARRYCASCOUT_MULT
D 入力から CARRYCASCOUT
出力 (乗算器を使用)
TDSPDO_{A, B}_CARRYCASCOUT
{A、 B} 入力から
CARRYCASCOUT 出力
(乗算器は未使用)
TDSPDO_C_CARRYCASCOUT
C 入力か ら
CARRYCASCOUT 出力
3.44
3.94
4.69
4.69
3.94
5.96
ns
3.36
3.85
4.58
4.58
3.85
5.77
ns
1.50
1.72
2.04
2.04
1.72
2.44
ns
1.34
1.53
1.83
1.83
1.53
2.18
ns
入力ピ ンから カ スケー ド 接続 さ れた出力ピ ン ま での組み合わせ遅延
TDSPDO_{A; B}_{ACOUT; BCOUT}
カ スケー ド 接続 さ れた入力ピ ンから すべての出力ピ ン ま での組み合わせ遅延
TDSPDO_ACIN_P_MULT
ACIN 入力か ら P 出力 ( 乗算
器を使用)
3.09
3.55
4.24
4.24
3.55
5.42
ns
TDSPDO_ACIN_P
ACIN 入力か ら P 出力 ( 乗算
器は未使用)
1.16
1.33
1.59
1.59
1.33
2.07
ns
TDSPDO_ACIN_ACOUT
ACIN 入力か ら ACOUT 出力
0.32
0.37
0.45
0.45
0.37
0.53
ns
3.30
3.79
4.52
4.52
3.79
5.76
ns
1.37
1.57
1.87
1.87
1.57
2.40
ns
ま での遅延
TDSPDO_ACIN_CARRYCASCOUT_MULT ACIN 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
TDSPDO_ACIN_CARRYCASCOUT
ACIN 入力か ら
CARRYCASCOUT 出力
(乗算器は未使用)
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
40
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 35 : DSP48E1 のス イ ッ チ特性 (続き )
ス ピー ド グレー ド
シ ンボル
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
説明
単位
TDSPDO_PCIN_P
PCIN 入力か ら P 出力
0.94
1.08
1.29
1.29
1.08
1.54
ns
TDSPDO_PCIN_CARRYCASCOUT
PCIN 入力か ら
CARRYCASCOUT 出力
1.15
1.32
1.57
1.57
1.32
1.88
ns
出力レ ジ ス タ ク ロ ッ クか ら出力ピ ン ま での Clock-to-Out
TDSPCKO_P_PREG
CLK PREG か ら P 出力
0.33
0.35
0.39
0.39
0.35
0.45
ns
TDSPCKO_CARRYCASCOUT_PREG
CLK PREG か ら
CARRYCASCOUT 出力
0.44
0.50
0.59
0.59
0.50
0.71
ns
パイ プ ラ イ ン レ ジ ス タ ク ロ ッ クか ら出力ピ ン ま での Clock-to-Output
TDSPCKO_P_MREG
CLK MREG か ら P 出力
1.42
1.64
1.96
1.96
1.64
2.31
ns
TDSPCKO_CARRYCASCOUT_MREG
CLK MREG か ら
CARRYCASCOUT 出力
1.63
1.87
2.24
2.24
1.87
2.65
ns
TDSPCKO_P_ADREG_MULT
CLK ADREG 入力か ら P 出
力 (乗算器を使用)
2.30
2.63
3.13
3.13
2.63
3.90
ns
TDSPCKO_CARRYCASCOUT_
CLK ADREG 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
2.51
2.87
3.41
3.41
2.87
4.23
ns
ADREG_MULT
入力レ ジ ス タ ク ロ ッ クか ら出力ピ ン ま での Clock-to-Output
TDSPCKO_P_AREG_MULT
CLK AREG 入力か ら P 出力
(乗算器を使用)
3.34
3.83
4.55
4.55
3.83
5.80
ns
TDSPCKO_P_BREG
CLK BREG 入力か ら P 出力
(乗算器は未使用)
1.39
1.59
1.88
1.88
1.59
2.24
ns
TDSPCKO_P_CREG
CLK CREG 入力か ら P 出力
(乗算器は未使用)
1.43
1.64
1.95
1.95
1.64
2.32
ns
TDSPCKO_P_DREG_MULT
CLK DREG 入力か ら P 出力
(乗算器を使用)
3.32
3.80
4.51
4.51
3.80
5.74
ns
入力レ ジ ス タ ク ロ ッ クか ら カ スケー ド 接続 さ れた出力ピ ン ま での Clock-to-Output
TDSPCKO_{ACOUT; BCOUT}
_{AREG; BREG}
CLK (ACOUT、 BCOUT) 入
力か ら {A、 B} レ ジ ス タ 出力
0.55
0.62
0.74
0.74
0.62
0.87
ns
T DSPCKO_CARRYCASCOUT_{AREG,
BREG}_MULT
CLK (AREG、 BREG) か ら
CARRYCASCOUT 出力 ( 乗
算器を使用)
3.55
4.06
4.84
4.84
4.06
6.13
ns
TDSPCKO_CARRYCASCOUT_ BREG
CLK BREG 入力か ら
CARRYCASCOUT 出力
(乗算器は未使用)
1.60
1.82
2.16
2.16
1.82
2.58
ns
TDSPCKO_CARRYCASCOUT_ DREG_MULT CLK DREG 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
TDSPCKO_CARRYCASCOUT_ CREG
CLK CREG か ら
CARRYCASCOUT 出力
3.52
4.03
4.79
4.79
4.03
6.07
ns
1.64
1.88
2.23
2.23
1.88
2.65
ns
最大周波数
FMAX
すべての レ ジ ス タ を使用
741.84
650.20
547.95
547.95
650.20
429.37
MHz
FMAX_PATDET
パ タ ーン検出器を使用
627.35
549.75
463.61
463.61
549.75
365.90
MHz
FMAX_MULT_NOMREG
2 つ の レ ジ ス タ 付 き 乗算器 412.20
(MREG な し )
360.75
303.77
303.77
360.75
248.32
MHz
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
41
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 35 : DSP48E1 のス イ ッ チ特性 (続き )
ス ピー ド グレー ド
0.95V
0.9V
-2/-2LE
-1
-1M
-2LI
-2LE
2 つ の レ ジ ス タ 付 き 乗算器 374.25
(MREG な し 、 パ タ ー ン 検出
あ り)
468.82
ADREG な し
327.65
276.01
276.01
327.65
225.73
MHz
408.66
342.70
342.70
408.66
263.44
MHz
ADREG な し ( パ タ ー ン 検出 468.82
あ り)
パ イ プ ラ イ ン レ ジ ス タ な し 306.84
(MREG、 ADREG)
パ イ プ ラ イ ン レ ジ ス タ な し 285.23
(MREG、 ADREG) (パ タ ーン
検出あ り )
408.66
342.70
342.70
408.66
263.44
MHz
267.81
225.02
225.02
267.81
177.15
MHz
249.13
209.38
209.38
249.13
165.32
MHz
0.95V
0.9V
単位
-2LI
-2LE
シ ンボル
1.0V
説明
-3
FMAX_MULT_NOMREG_PATDET
FMAX_PREADD_MULT_NOADREG
FMAX_PREADD_MULT_
NOADREG_PATDET
FMAX_NOPIPELINEREG
FMAX_NOPIPELINEREG_PATDET
単位
ク ロ ッ ク バ ッ フ ァ ーおよびネ ッ ト ワー ク
表 36 : グローバル ク ロ ッ クのス イ ッ チ特性 (BUFGCTRL を含む)
ス ピー ド グレー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
TBCCCK_CE/
TBCCKC_CE(1)
CE ピ ンのセ ッ ト ア ッ プ/ ホール ド
0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 0.14/0.38 0.23/0.40
ns
TBCCCK_S/
TBCCKC_S(1)
S ピ ンのセ ッ ト ア ッ プ/ ホール ド
0.12/0.30 0.14/0.38 0.26/0.38 0.26/0.92 0.14/0.38 0.23/0.40
ns
TBCCKO_O(2)
I0/I1 か ら O までの BUFGCTRL 遅延
0.08
0.10
0.12
0.12
0.10
0.10
ns
グ ローバル ク ロ ッ ク ツ リ ー (BUFG)
741.00
710.00
625.00
625.00
710.00
560.00
MHz
最大周波数
FMAX_BUFG
注記 :
1.
TBCCCK_CE お よ び TBCCKC_CE は、 ク ロ ッ ク の切 り 替え時にグ ロ ーバル ク ロ ッ ク の動作でグ リ ッ チが発生 し ない よ う にす る ため、 仕様を満たす
必要が あ り ま す。 BUFGMUX プ リ ミ テ ィ ブではグ リ ッ チが発生 し ないため、 こ れ ら のパ ラ メ ー タ ーは適用 さ れ ま せん。 その他の グ ロ ーバル ク
ロ ッ ク のセ ッ ト ア ッ プお よ びホール ド タ イ ムはオプシ ョ ンです。 こ の要件を満たす必要があ る のは、 ク ロ ッ ク の切 り 替え時にサ イ ク ルご と にデバ
イ ス動作を シ ミ ュ レーシ ョ ン と 一致 さ せ る 必要があ る 場合のみです。
2.
TBGCKO_O (I0 か ら O ま での BUFG 遅延) の値は、 TBCCKO_O の値 と 同 じ です。
表 37 : 入力/出力 ク ロ ッ クのス イ ッ チ特性 (BUFIO)
ス ピー ド グレー ド
シ ンボル
TBIOCKO_O
1.0V
説明
I か ら O ま での Clock-to-Out 遅延
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
1.04
1.14
1.32
1.32
1.14
1.48
ns
800.00
800.00
710.00
710.00
800.00
710.00
MHz
最大周波数
FMAX_BUFIO
I/O ク ロ ッ ク ツ リ ー (BUFIO)
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
42
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 38 : リ ージ ョ ナル ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFR)
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
単位
TBRCKO_O
I か ら O ま での Clock-to-Out 遅延
I から O
0.60
0.65
0.77
0.77
0.65
1.06
ns
TBRCKO_O_BYP
Divide Bypass 属性設定時の I か ら
O ま での Clock-to-Out 遅延
0.30
0.32
0.38
0.38
0.32
0.57
ns
TBRDO_O
CLR か ら O ま での伝搬遅延
0.71
0.75
0.96
0.96
0.75
0.93
ns
600.00
540.00
450.00
450.00
540.00
450.00
MHz
0.95V
0.9V
単位
最大周波数
FMAX_BUFR(1)
リ ージ ョ ナル
(BUFR)
クロック
ツリー
注記 :
1.
BUFR お よ び BUFMR への最大入力周波数は BUFIO FMAX 周波数です。
表 39 : 水平 ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFH)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
TBHCKO_O
I か ら O ま での BUFH の遅延
TBHCCK_CE/
TBHCKC_CE
CE ピ ンのセ ッ ト ア ッ プ/ ホール ド
-3
-2/-2LE
-1
-1M
-2LI
-2LE
0.10
0.11
0.13
0.13
0.11
0.12
0.20/0.16 0.23/0.20 0.38/0.21 0.38/0.79 0.23/0.20 0.28/0.09
ns
ns
最大周波数
FMAX_BUFH
水平 ク ロ ッ ク バ ッ フ ァ ー (BUFH)
741.00
710.00
625.00
625.00
710.00
560.00
MHz
0.95V
0.9V
単位
表 40 : デ ュ ーテ ィ サイ クルのずれお よび ク ロ ッ ク ツ リ ーのスキ ュ ー
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
-2LI
-2LE
0.20
0.20
0.20
0.20
すべて
0.25
ns
TDCD_CLK
グ ロ ーバル ク ロ ッ ク ツ リ ー
のデ ュ ーテ ィ サ イ ク ルのず
れ(1)
TCKSKEW
グ ロ ーバル ク ロ ッ ク ツ リ ー XC7K70T
の ス キ ュ ー (2)
XC7K160T
0.29
0.40
0.40
N/A
N/A
0.47
ns
0.42
0.53
0.57
N/A
0.53
0.59
ns
XC7K325T
0.59
0.74
0.79
N/A
0.74
0.91
ns
XC7K355T
0.45
0.57
0.59
N/A
0.57
0.69
ns
XC7K410T
0.60
0.74
0.79
N/A
0.74
0.91
ns
XC7K420T
0.60
0.74
0.79
N/A
0.74
0.91
ns
XC7K480T
0.60
0.74
0.79
N/A
0.74
0.91
ns
XQ7K325T
N/A
0.74
0.79
0.79
N/A
0.91
ns
XQ7K410T
N/A
0.74
0.79
0.79
N/A
0.91
ns
すべて
0.12
0.12
0.12
0.12
0.12
0.12
ns
すべて
0.02
0.02
0.02
0.02
0.02
0.03
ns
TDCD_BUFIO
I/O ク ロ ッ ク ツ リ ーのデ ュ ー
すべて
テ ィ サ イ ク ルのずれ
TBUFIOSKEW 1 ク ロ ッ ク 領域内での I/O ク
ロ ッ ク ツ リ ー ス キ ュー
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
43
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 40 : デ ュ ーテ ィ サイ クルのずれお よび ク ロ ッ ク ツ リ ーのスキ ュ ー (続き )
ス ピー ド グ レー ド
シ ンボル
TDCD_BUFR
説明
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
0.15
0.15
0.15
0.15
0.15
0.15
デバイ ス
リ ージ ョ ナル ク ロ ッ ク ツ
リ ーのデ ュ ー テ ィ サ イ ク ル
のずれ
すべて
単位
ns
注記 :
1.
2.
こ れ ら のパ ラ メ ー タ ーは、 I/O フ リ ッ プ フ ロ ッ プで計測 さ れ る デ ュ ーテ ィ サ イ ク ルのずれの ワース ト ケース です。 IBIS を使用す る と 、 すべての
I/O 規格の立ち上が り /立ち下が り 時間が非対称であ る ために生 じ る デ ュ ーテ ィ サ イ ク ルのずれを計測で き ます。
TCKSKEW 値は、 順次 I/O エ レ メ ン ト 間で計測 さ れ る ク ロ ッ ク ツ リ ー ス キ ュ ーの ワース ト ケース です。 I/O レ ジ ス タ が近接 し 、 入力が ク ロ ッ ク
ツ リ ーの同 じ 分岐 ま たは近接す る 分岐に あ る 場合は、 ク ロ ッ ク ツ リ ー ス キ ュ ーが大幅に低減 さ れ ま す。 特定のア プ リ ケーシ ョ ン の ク ロ ッ ク ス
キ ュ ー値を得 る には、 ザ イ リ ン ク ス の Timing Analyzer ツールを使用 し て く だ さ い。
MMCM のス イ ッ チ特性
表 41 : MMCM のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
単位
MMCM_FINMAX
最大入力 ク ロ ッ ク 周波数
1066.00
933.00
800.00
800.00
933.00
800.00
MHz
MMCM_FINMIN
最小入力 ク ロ ッ ク 周波数
10.00
10.00
10.00
10.00
10.00
10.00
MHz
MMCM_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ
ター
MMCM_FINDUTY
入力デ ュ ーテ ィ サ イ ク ル許容
範囲 : 10 ～ 49MHz
25.00
25.00
25.00
25.00
25.00
25.00
%
入力デ ュ ーテ ィ サ イ ク ル許容
範囲 :50 ～ 199MHz
30.00
30.00
30.00
30.00
30.00
30.00
%
入力デ ュ ーテ ィ サ イ ク ル許容
範囲 : 200 ～ 399MHz
35.00
35.00
35.00
35.00
35.00
35.00
%
入力デ ュ ーテ ィ サ イ ク ル許容
範囲 : 400 ～ 499MHz
40.00
40.00
40.00
40.00
40.00
40.00
%
入力デ ュ ーテ ィ サ イ ク ル許容
範囲 : >500MHz
45.00
45.00
45.00
45.00
45.00
45.00
%
MMCM_FMIN_PSCLK
最小可変位相シ フ ト ク ロ ッ ク
周波数
0.01
0.01
0.01
0.01
0.01
0.01
MHz
MMCM_FMAX_PSCLK
最大可変位相シ フ ト ク ロ ッ ク
周波数
550.00
500.00
450.00
450.00
500.00
450.00
MHz
MMCM_FVCOMIN
最小 MMCM VCO 周波数
600.00
600.00
600.00
600.00
600.00
600.00
MHz
MMCM_FVCOMAX
最大 MMCM VCO 周波数
1600.00
1440.00
1200.00
1200.00
1440.00
1200.00
MHz
MMCM_FBANDWIDTH
標準 Low MMCM 帯域幅(1)
1.00
1.00
1.00
1.00
1.00
1.00
MHz
標準 High MMCM 帯域幅(1)
4.00
4.00
4.00
4.00
4.00
4.00
MHz
0.12
0.12
0.12
0.12
0.12
0.12
ns
MMCM_TSTATPHAOFFSET MMCM 出力 の ス タ テ ィ ッ ク
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
位相オ フ セ ッ ト (2)
MMCM_TOUTJITTER
MMCM 出力ジ ッ タ ー
MMCM_TOUTDUTY
MMCM
MMCM_TLOCKMAX
MMCM_FOUTMAX
注記 3
0.20
0.20
0.20
0.20
0.20
0.25
ns
MMCM 最大 ロ ッ ク 時間
100.00
100.00
100.00
100.00
100.00
100.00
µs
MMCM 最大出力周波数
1066.00
933.00
800.00
800.00
933.00
800.00
MHz
出力 ク ロ ッ ク の
デ ュ ーテ ィ サ イ ク ル精度(4)
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
japan.xilinx.com
44
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 41 : MMCM のス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
シ ンボル
0.95V
0.9V
-3
-2/-2LE
1.0V
-1
-1M
-2LI
-2LE
4.69
4.69
4.69
4.69
4.69
4.69
説明
MMCM_FOUTMIN
MMCM 最小出力周波数(5)(6)
MMCM_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク
の変動
MMCM_RSTMINPULSE
最小 リ セ ッ ト パルス幅
MMCM_FPFDMAX
単位
MHz
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
5.00
5.00
5.00
5.00
5.00
5.00
ns
PFD ( 位相周波数検出器) での
最大周波数
550.00
500.00
450.00
450.00
500.00
450.00
MHz
MMCM_FPFDMIN
PFD ( 位相周波数検出器) での
最小周波数
10.00
10.00
10.00
10.00
10.00
10.00
MHz
MMCM_TFBDELAY
フ ィ ー ド バ ッ ク パ ス での最大
遅延
最大 3ns ま たは CLKIN の 1 サ イ ク ル
MMCM ス イ ッ チ特性のセ ッ ト ア ッ プお よびホール ド
TMMCMDCK_PSEN/
位相シ フ ト イ ネーブルのセ ッ 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00
TMMCMCKD_PSEN
ト ア ッ プお よ びホール ド
TMMCMDCK_PSINCDEC/
TMMCMCKD_PSINCDEC
位相シ フ ト イ ン ク リ メ ン ト /デ 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00
ク リ メ ン ト のセ ッ ト ア ッ プ /
ホール ド
TMMCMCKO_PSDONE
PSDONE の位相シ フ ト Clockto-Out
0.59
0.68
0.81
0.81
0.68
0.78
ns
ns
ns
DCLK 前後の MMCM の DRP ( ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TMMCMDCK_DADDR/
DADDR セ ッ ト ア ッ プ/ ホール 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TMMCMCKD_DADDR
ド
TMMCMDCK_DI/
TMMCMCKD_DI
DI セ ッ ト ア ッ プ/ ホール ド
1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TMMCMDCK_DEN/
TMMCMCKD_DEN
DEN セ ッ ト ア ッ プ/ ホール ド
1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 1.97/0.00 2.40/0.00 ns、 最小
TMMCMDCK_DWE/
TMMCMCKD_DWE
DWE セ ッ ト ア ッ プ/ ホール ド
1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TMMCMCKO_DRDY
DRDY の CLK-to-Out
FDCK
DCLK の周波数
0.65
0.72
0.99
0.99
0.72
0.70
ns、 最大
200.00
200.00
200.00
200.00
200.00
100.00
MHz、
最大
注記 :
1.
MMCM では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る
かに低い値のためです。
2.
3.
ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の MMCM 出力間で計測 さ れてい ます。
こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照 し て く だ さ い。
4.
5.
6.
グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
CLKOUT4_CASCADE = TRUE の と き 、 MMCM_FOUTMIN は 0.036MHz です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
PLL のス イ ッ チ仕様
表 42 : PLL の仕様
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1M
-2LI
-2LE
単位
PLL_FINMAX
最大入力 ク ロ ッ ク 周波数
1066.00
933.00
800.00
800.00
933.00
800.00
MHz
PLL_FINMIN
最小入力 ク ロ ッ ク 周波数
19.00
19.00
19.00
19.00
19.00
19.00
MHz
PLL_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
PLL_FINDUTY
入力デ ュ ーテ ィ サ イ ク ル許容範
囲 : 19 ～ 49MHz
25.00
25.00
25.00
25.00
25.00
25.00
%
入力デ ュ ーテ ィ サ イ ク ル許容範
囲 : 50 ～ 199MHz
30.00
30.00
30.00
30.00
30.00
30.00
%
入力デ ュ ーテ ィ サ イ ク ル許容範
囲 : 200 ～ 399MHz
35.00
35.00
35.00
35.00
35.00
35.00
%
入力デ ュ ーテ ィ サ イ ク ル許容範
囲 : 400 ～ 499MHz
40.00
40.00
40.00
40.00
40.00
40.00
%
入力デ ュ ーテ ィ サ イ ク ル許容範
囲 : >500MHz
45.00
45.00
45.00
45.00
45.00
45.00
%
PLL_FVCOMIN
最小 PLL VCO 周波数
800.00
800.00
800.00
800.00
800.00
800.00
MHz
PLL_FVCOMAX
最大 PLL VCO 周波数
PLL_FBANDWIDTH
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
2133.00
1866.00
1600.00
1600.00
1866.00
1600.00
MHz
標準 Low PLL
帯域幅(1)
1.00
1.00
1.00
1.00
1.00
1.00
MHz
標準 High PLL
帯域幅(1)
4.00
4.00
4.00
4.00
4.00
4.00
MHz
0.12
0.12
0.12
0.12
0.12
0.12
ns
0.20
0.20
0.20
0.20
0.25
ns
PLL_TSTATPHAOFFSET PLL 出力の ス タ テ ィ ッ ク 位相オ
フ セ ッ ト (2)
PLL_TOUTJITTER
PLL 出力ジ ッ タ ー
注記 3
PLL_TOUTDUTY
PLL 出力 ク ロ ッ ク のデ ュ ーテ ィ
0.20
PLL_TLOCKMAX
PLL 最大 ロ ッ ク 時間
100
100
100
100
100
100
µs
PLL_FOUTMAX
PLL 最大出力周波数
1066.00
933.00
800.00
800.00
933.00
800.00
MHz
PLL_FOUTMIN
PLL 最小出力周波数(5)
6.25
6.25
6.25
6.25
6.25
6.25
MHz
PLL_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の
変動
PLL_RSTMINPULSE
最小 リ セ ッ ト パルス幅
PLL_FPFDMAX
PFD (位相周波数検出器) での最
サ イ ク ル精度(4)
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
5.00
5.00
5.00
5.00
5.00
5.00
ns
550.00
500.00
450.00
450.00
500.00
450.00
MHz
19.00
19.00
19.00
19.00
19.00
19.00
MHz
大周波数
PLL_FPFDMIN
PFD (位相周波数検出器) での最
小周波数
PLL_TFBDELAY
最大 3ns ま たは CLKIN の 1 サ イ ク ル
フ ィ ー ド バ ッ ク パ ス での最大遅
延
DCLK 前後の PLL の DRP ( ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TPLLCCK_DADDR/
D ア ド レ ス の セ ッ ト ア ッ プお よ 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TPLLCKC_DADDR
びホール ド
TPLLCCK_DI/
TPLLCKC_DI
D 入 力 の セ ッ ト ア ッ プ お よ び 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TPLLCCK_DEN/
TPLLCKC_DEN
D イ ネーブルの セ ッ ト ア ッ プお 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 1.97/0.00 2.40/0.00 ns、 最小
ホール ド
よ びホール ド
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 42 : PLL の仕様 (続き )
ス ピー ド グレー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
単位
TPLLCCK_DWE/
TPLLCKC_DWE
D ラ イ ト イ ネ ー ブ ル の セ ッ ト 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.40/0.15 1.43/0.00 ns、 最小
TPLLCKO_DRDY
DRDY の CLK-to-Out
FDCK
ア ッ プお よ びホール ド
DCLK の周波数
0.65
0.72
0.99
0.99
0.72
0.70
ns、 最大
200.00
200.00
200.00
200.00
200.00
100.00
MHz、
最大
注記 :
1.
PLL では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る かに
低い値のためです。
2.
3.
ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の PLL 出力間で計測 さ れてい ます。
こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照 し て く だ さ い。
4.
5.
グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
デバイ スの Pin-to-Pin 出力パラ メ ー タ ーのガ イ ド ラ イ ン
表 43 : CC ( ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 ( ク ロ ッ ク領域近辺)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
単位
SSTL15 CC ク ロ ッ ク入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOF
4.98
5.49
6.17
N/A
N/A
7.04
ns
BUFG に最 も 近い ピ ン /バ ン ク XC7K70T
の CC ク ロ ッ ク 入力 と OUTFF XC7K160T
5.23
5.77
6.48
N/A
5.77
7.38
ns
間 (MMCM/PLL な し )、 ( ク
XC7K325T
5.72
6.31
7.09
N/A
6.31
8.07
ns
ロ ッ ク 領域近辺)
XC7K355T
5.34
5.87
6.57
N/A
5.87
7.51
ns
XC7K410T
5.84
6.44
7.22
N/A
6.44
8.21
ns
XC7K420T
5.50
6.04
6.77
N/A
6.04
7.73
ns
XC7K480T
5.50
6.04
6.77
N/A
6.04
7.73
ns
XQ7K325T
N/A
6.31
7.09
7.09
N/A
8.07
ns
XQ7K410T
N/A
6.44
7.22
7.22
N/A
8.21
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
2.
『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置仕様』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
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Production 製品仕様
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 44 : CC ( ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 ( ク ロ ッ ク領域から離れている )
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
SSTL15 CC ク ロ ッ ク入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 12mA、
5.29
5.83
TICKOFFAR BUFG か ら 最 も 離れた ピ ン /バン XC7K70T
ク の CC ク ロ ッ ク 入力 と OUTFF XC7K160T
5.84
6.45
間 (MMCM/PLL な し )、 ( ク ロ ッ
XC7K325T
6.33
6.99
ク 領域か ら 離れてい る )
XC7K355T
5.95
6.55
-1M
0.95V
0.9V
-2LI
-2LE
単位
スルー レー ト = Fast、 MMCM/PLL な し )
6.55
N/A
N/A
7.47
ns
7.24
N/A
6.45
8.24
ns
7.84
N/A
6.99
8.92
ns
7.32
N/A
6.55
8.36
ns
XC7K410T
6.45
7.12
7.97
N/A
7.12
9.07
ns
XC7K420T
6.41
7.06
7.90
N/A
7.06
9.01
ns
XC7K480T
6.41
7.06
7.90
N/A
7.06
9.01
ns
XQ7K325T
N/A
6.99
7.84
7.84
N/A
8.92
ns
XQ7K410T
N/A
7.12
7.97
7.97
N/A
9.07
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
2.
『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置仕様』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
表 45 : CC ( ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM あ り )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
SSTL15 CC ク ロ ッ ク入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 MMCM あ り )
0.95
0.95
0.95
N/A
N/A
TICKOFMMCMCC CC ク ロ ッ ク 入 力 と OUTFF XC7K70T
間 (MMCM あ り )
XC7K160T
0.96
0.96
0.96
N/A
0.96
単位
1.74
ns
1.78
ns
XC7K325T
1.00
1.00
1.00
N/A
1.00
1.82
ns
XC7K355T
1.00
1.00
1.00
N/A
1.00
1.78
ns
XC7K410T
1.00
1.00
1.00
N/A
1.00
1.82
ns
XC7K420T
1.07
1.07
1.07
N/A
1.07
1.82
ns
XC7K480T
1.07
1.07
1.07
N/A
1.07
1.82
ns
XQ7K325T
N/A
1.00
1.00
1.00
N/A
1.82
ns
XQ7K410T
N/A
1.00
1.00
1.00
N/A
1.82
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
2.
MMCM 出力ジ ッ タ ーは タ イ ミ ン グ算出に含ま れてい ます。
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
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48
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 46 : CC ( ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (PLL あ り )
ス ピー ド グ レー ド
0.95V
0.9V
-2LI
-2LE
SSTL15 CC ク ロ ッ ク入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 PLL あ り )
0.84
0.84
0.84
N/A
N/A
TICKOFPLLCC CC ク ロ ッ ク 入力 と OUTFF XC7K70T
間 (PLL あ り )
XC7K160T
0.89
0.89
0.89
N/A
0.89
1.45
ns
1.54
ns
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
単位
XC7K325T
0.89
0.89
0.89
N/A
0.89
1.54
ns
XC7K355T
0.89
0.89
0.89
N/A
0.89
1.50
ns
XC7K410T
0.89
0.89
0.89
N/A
0.89
1.54
ns
XC7K420T
0.96
0.96
0.96
N/A
0.96
1.54
ns
XC7K480T
0.96
0.96
0.96
N/A
0.96
1.54
ns
XQ7K325T
N/A
0.89
0.89
0.89
N/A
1.54
ns
XQ7K410T
N/A
0.89
0.89
0.89
N/A
1.54
ns
注記 :
1.
1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムの垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
2.
PLL の出力ジ ッ タ ーは タ イ ミ ン グ算出に含ま れてい ます。
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
表 47 : BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
SSTL15 CC ク ロ ッ ク入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 BUFIO あ り )
4.93
5.52
6.20
6.20
5.52
6.97
TICKOFCS HR I/O バン ク での I/O ク ロ ッ ク の
Clock-to-Out
HP I/O バン ク での I/O ク ロ ッ ク の
Clock-to-Out
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
4.85
5.44
6.11
6.11
5.44
6.90
単位
ns
ns
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49
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 入力パラ メ ー タ ーのガ イ ド ラ イ ン
表 48 : グローバル ク ロ ッ ク入力のセ ッ ト ア ッ プお よびホール ド (MMCM/PLL な し 、 ZHOLD_DELAY あ り 、 HR I/O バン ク )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
SSTL15 規格における、 グローバル ク ロ ッ ク 入力信号に対する入力セ ッ ト ア ッ プ / ホール ド タ イム(1)
TPSFD/TPHFD 全体遅延 ( レ ガシ遅延ま XC7K70T
2.83/-0.29 2.95/-0.29 3.15/-0.29
N/A
N/A
4.96/-0.33
たはデフ ォ ル ト 遅延)
XC7K160T 3.17/-0.35 3.29/-0.35 3.55/-0.35
N/A
3.29/-0.35 5.54/-0.49
グ ロ ーバル ク ロ ッ ク 入
XC7K325T
力お よ び IFF
な し 、 XC7K355T
(MMCM/PLL
ZHOLD_DELAY あ り 、
XC7K410T
HR I/O バン ク )(2)
単位
ns
ns
2.83/-0.06 2.94/-0.06 3.15/-0.06
N/A
2.94/-0.06 5.18/-0.14
ns
3.26/-0.32 3.41/-0.32 3.67/-0.32
N/A
3.41/-0.32 5.84/-0.49
ns
3.43/-0.34 3.59/-0.34 3.88/-0.34
N/A
3.59/-0.34 6.21/-0.54
ns
XC7K420T
3.37/-0.27 3.48/-0.27 3.76/-0.27
N/A
3.48/-0.27 6.00/-0.52
ns
XC7K480T
3.37/-0.27 3.48/-0.27 3.76/-0.27
N/A
3.48/-0.27 6.00/-0.52
ns
XQ7K325T
N/A
2.94/-0.06 3.15/-0.06 3.15/-0.06
N/A
5.18/-0.14
ns
XQ7K410T
N/A
3.59/-0.34 3.88/-0.34 3.88/-0.34
N/A
6.21/-0.54
ns
注記 :
1.
セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワース ト ケース の条件下 ( プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2.
IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
表 49 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プお よびホール ド (MMCM あ り )
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
SSTL15 規格における、 グローバル ク ロ ッ ク 入力信号に対する入力セ ッ ト ア ッ プ / ホール ド タ イム(1)
TPSMMCMCC/ 遅延のない CC ク ロ ッ XC7K70T
2.39/-0.22 2.65/-0.22 2.94/-0.22
N/A
N/A
2.21/-0.44
TPHMMCMCC ク 入力 と IFF 間
XC7K160T 2.49/-0.20 2.77/-0.20 3.07/-0.20
N/A
2.77/-0.20 2.38/-0.47
(MMCM あ り )(2)
XC7K325T 2.55/-0.16 2.85/-0.16 3.14/-0.16
N/A
2.85/-0.16 2.60/-0.47
単位
ns
ns
ns
XC7K355T
2.43/-0.16 2.73/-0.16 3.00/-0.16
N/A
2.73/-0.16 2.47/-0.43
ns
XC7K410T
2.55/-0.16 2.84/-0.16 3.14/-0.16
N/A
2.84/-0.16 2.58/-0.47
ns
XC7K420T
2.47/-0.09 2.73/-0.09 3.02/-0.09
N/A
2.73/-0.09 2.40/-0.41
ns
XC7K480T
2.47/-0.09 2.73/-0.09 3.02/-0.09
N/A
2.73/-0.09 2.40/-0.41
ns
XQ7K325T
N/A
2.85/-0.16 3.14/-0.16 3.14/-0.16
N/A
2.60/-0.47
ns
XQ7K410T
N/A
2.84/-0.16 3.14/-0.16 3.14/-0.16
N/A
2.58/-0.47
ns
注記 :
1.
セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2.
3.
IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
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50
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 50 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プお よびホール ド (PLL あ り )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
0.95V
0.9V
-2LI
-2LE
N/A
2.42/-0.54
ns
N/A
3.16/-0.31 2.59/-0.56
ns
N/A
3.24/-0.27 2.80/-0.56
ns
-1M
SSTL15 規格における、 CC の ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プおよびホール ド
TPSPLLCC/ 遅延の な い CC ク ロ ッ XC7K70T
2.75/-0.32 3.04/-0.32 3.33/-0.32
TPHPLLCC ク 入力 と IFF 間 (PLL
XC7K160T 2.85/-0.31 3.16/-0.31 3.46/-0.31
あ り )(2)
XC7K325T 2.91/-0.27 3.24/-0.27 3.54/-0.27
単位
タ イ ム(1)
N/A
XC7K355T
2.79/-0.27 3.12/-0.27 3.40/-0.27
N/A
3.12/-0.27 2.67/-0.52
ns
XC7K410T
2.91/-0.27 3.24/-0.27 3.53/-0.27
N/A
3.24/-0.27 2.78/-0.56
ns
XC7K420T
2.83/-0.20 3.12/-0.20 3.41/-0.20
N/A
3.12/-0.20 2.61/-0.50
ns
XC7K480T
2.83/-0.20 3.12/-0.20 3.41/-0.20
N/A
3.12/-0.20 2.61/-0.50
ns
XQ7K325T
N/A
3.24/-0.27 3.54/-0.27 3.54/-0.27
N/A
2.80/-0.56
ns
XQ7K410T
N/A
3.24/-0.27 3.53/-0.27 3.53/-0.27
N/A
2.78/-0.56
ns
注記 :
1.
セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 ( プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温
度が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2.
3.
IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
表 51 : BUFIO を使用する場合の転送 ク ロ ッ ク入力ピ ンに対するデー タ 入力セ ッ ト ア ッ プおよびホール ド タ イ ム
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M
0.95V
0.9V
-2LI
-2LE
SSTL15 規格における、 BUFIO を使用する場合の転送ク ロ ッ ク入力ピ ンに対する入力セ ッ ト ア ッ プおよびホール ド タ イム
TPSCS/TPHCS HR I/O バ ン ク の I/O ク ロ ッ ク の -0.36/1.36 -0.36/1.50 -0.36/1.70 -0.36/1.70 -0.36/1.50 -0.44/1.87
セ ッ ト ア ッ プ/ ホール ド
HP I/O バ ン ク の I/O ク ロ ッ ク の -0.34/1.39 -0.34/1.53 -0.34/1.73 -0.34/1.73 -0.34/1.53 -0.44/1.87
セ ッ ト ア ッ プ/ ホール ド
単位
ns
ns
表 52 : サン プル ウ ィ ン ド ウ
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1M
-2LI
-2LE
レ シーバー ピ ンでのサンプ リ ン グ エ ラ ー (1)
0.51
0.56
0.61
0.61
0.56
0.56
ns
TSAMP_BUFIO BUFIO を使用す る 場合の レ シーバー ピ ンで
0.30
0.35
0.40
0.40
0.35
0.35
ns
TSAMP
のサンプ リ ン グ エ ラ ー (2)
注記 :
1.
こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Kintex-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価
では、 DCM を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 計測には次が含まれます。
- CLK0 MMCM ジ ッ タ ー
- MMCM 精度 (位相オ フ セ ッ ト )
- MMCM 位相シ フ ト 精度
ただ し 、 パ ッ ケージ ま たは ク ロ ッ ク ツ リ ー ス キ ュ ーは含ま れません。
2.
こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Kintex-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価
では、 BUFIO ク ロ ッ ク ネ ッ ト ワー ク お よ び IDELAY を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 ただ し 、 パ ッ ケージ
ま たは ク ロ ッ ク ツ リ ー ス キ ュ ーは含ま れません。
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51
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
その他のパ ッ ケージ パラ メ ー タ ーのガ イ ド ラ イ ン
こ こ では、 Kintex-7 FPGA の ク ロ ッ ク ト ラ ン ス ミ ッ タ ーお よ びレ シーバーにおけ る デー タ 有効 ウ ィ ン ド ウ の タ イ ミ ン グ算出に必要な
値を示 し ます。
表 53 : パ ッ ケージ スキ ュ ー
シ ンボル
TPKGSKEW
説明
パ ッ ケージ ス キ ュ ー (1)
デバイ ス
XC7K70T
XC7K160T
XC7K325T
XC7K355T
XC7K410T
XC7K420T
XC7K480T
XQ7K325T
XQ7K410T
パ ッ ケージ
値
単位
FBG484
FBG676
FBG484
FBG676
FFG676
FBG676
FFG676
FBG900
FFG900
FFG901
108
135
118
136
161
146
154
163
161
149
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
FBG676
FFG676
FBG900
FFG900
FFG901
FFG1156
FFG901
FFG1156
RF676
RF900
RF676
RF900
165
168
151
146
149
145
149
145
154
161
168
146
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
ps
注記 :
1.
こ れ ら の値はパ ッ ケージにあ る 任意の 2 つの SelectIO リ ソ ース間の ワース ト ケース ス キ ュ ーで、ダ イ パ ッ ド か ら ボールの最短遅延 と 最長遅延の
差を示 し ます。
2.
こ れ ら のデバ イ ス と パ ッ ケージの組み合わせに関す る パ ッ ケージ遅延情報 も あ り 、 こ の情報を使用 し てパ ッ ケージの ス キ ュ ーを低減で き ます。
DS182 (v2.12) 2014 年 11 月 19 日
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52
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTX ト ラ ン シーバーの仕様
GTX ト ラ ン シーバーの DC 入力および出力レベル
表 54 に、 Kintex-7 FPGA の GTX ト ラ ン シーバーの DC 出力仕様を示 し ます。 詳細は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー
ユーザー ガ イ ド 』 (UG476) を参照 し て く だ さ い。
表 54 : GTX ト ラ ン シーバーの DC 仕様
DC パラ メ ー タ ー
シ ンボル
差動出力電圧 (1)
条件
最小
標準
最大
単位
ト ラ ン ス ミ ッ タ ーの出力範囲は
最大値に設定
1000
–
–
mV
DVPPOUT
Peak-to-Peak
VCMOUTDC
DC 出力同相電圧
ROUT
差動出力抵抗
–
100
–
Ω
TOSKEW
ト ラ ン ス ミ ッ タ ー差動出力間 (TXP お よ び TXN) の内部ペア
ス キ ュー
–
2
12
ps
>10.3125Gb/s
150
–
1250
mV
6.6Gb/s ～ 10.3125Gb/s
≤ 6.6Gb/s
150
–
1250
mV
150
–
2000
mV
-200
–
VMGTAVTT
mV
–
2/3VMGTAVTT
–
mV
Peak-to-Peak 差動入力電圧
(外部 AC カ ッ プ リ ン グ )
DVPPIN
シ ン グルエン ド 入力電圧(2)
VIN
VMGTAVTT – DVPPOUT/4
式に基づ く
VMGTAVTT = 1.2V
(DC カ ッ プ リ ン グ )
VMGTAVTT = 1.2V
(DC カ ッ プ リ ン グ )
mV
VCMIN
入力同相電圧
RIN
差動入力抵抗
–
100
–
Ω
CEXT
外部 AC カ ッ プ リ ン グのキ ャ パシ タ の推奨値(3)
–
100
–
nF
注記 :
1.
2.
3.
出力幅お よ びプ リ エ ン フ ァ シ ス レベルは、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG476) で説明 し てい る 属性を使用
し てプ ロ グ ラ ムで き 、 その結果は こ の表に示す値 よ り も 小 さ く で き る 可能性があ り ます。
グ ラ ン ド を基準電位 と す る ピ ンで計測 さ れた電圧です。
特定のプ ロ ト コ ルお よ び規格に準拠す る ため、 必要に応 じ て こ れ ら の範囲外の値を使用す る 場合があ り ます。
X-Ref Target - Figure 3
+V
P
Single-Ended
Peak-to-Peak
Voltage
N
0
DS182_01_071014
図 3 : シ ングルエ ン ド 出力の電圧幅
X-Ref Target - Figure 4
+V
Differential
Peak-to-Peak
Voltage
0
–V
P–N
DS182_02_071014
図 4 : 差動出力の電圧幅
注記 : 図 4 に示す差動出力の電圧幅は、 シ ン グルエン ド 出力の電圧幅の 2 倍です。
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
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53
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 55 に、 GTX ト ラ ン シーバー ク ロ ッ ク の DC 入力仕様の概要を示 し ま す。 詳細は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー
ユーザー ガ イ ド 』 (UG476) を参照 し て く だ さ い。
表 55 : GTX ト ラ ン シーバー ク ロ ッ クの DC 入力の仕様
DC パ ラ メ ー タ ー
シ ンボル
最小
標準
最大
単位
250
–
2000
mV
差動入力抵抗
–
100
–
Ω
外部 AC カ ッ プ リ ン グのキ ャ パシ タ 要件
–
100
–
nF
VIDIFF
Peak-to-Peak 差動入力電圧
RIN
CEXT
GTX ト ラ ン シーバーのス イ ッ チ特性
詳細は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG476) を参照 し て く だ さ い。
表 56 : GTX ト ラ ン シーバーのパ フ ォ ーマ ン ス値
ス ピー ド グレー ド
シ ンボル
FGTXMAX(3)
説明
出力分
周器
GTX ト ラ ン シーバーの最大デー タ
-2 (1.0V)
-2LE (1.0V)
-2LI (0.95V)
-3 (1.0V)
-1 (1.0V)(1)
-1M (1.0V)(1)
-2LE (0.9V)(2)
単位
パ ッ ケージ タ イ プ
FF
FB
FF
RF
FB
FF
RF
FB
FF
RF
FB
12.5
6.6
10.3125
6.6
8.0
6.6
6.6
6.6
Gb/s
0.500
0.500
0.500
0.500
0.500
0.500
0.500
0.500
Gb/s
レー ト
FGTXMIN(3)
GTX ト ラ ン シーバーの最小デー タ
レー ト
FGTXCRANGE
CPLL ラ イ ン レー ト 範囲
1
3.2 ～ 6.6
Gb/s
2
1.6 ～ 3.3
Gb/s
4
0.8 ～ 1.65
Gb/s
8
0.5 ～ 0.825
N/A
Gb/s
16
1
FGTXQRANGE1 QPLL ラ イ ン レー ト 範囲 1
5.93 ～ 6.6
Gb/s
2.965 ～ 4.0
2.965 ～ 4.0
2.965 ～ 4.0
2.965 ～ 3.3
Gb/s
4
1.4825 ～ 2.0
1.4825 ～ 2.0
1.4825 ～ 2.0
1.4825 ～ 1.65
Gb/s
8
0.74125 ～ 1.0
N/A
0.74125 ～ 1.0
N/A
0.74125 ～ 1.0
N/A
1
FGTXQRANGE2
5.93 ～ 5.93 ～ 5.93 ～ 5.93 ～ 5.93 ～ 5.93 ～
8.0
6.6
8.0
6.6
8.0
6.6
2
16
QPLL ラ イ ン レ ー ト 範 囲
2(4)
Gb/s
9.8 ～
12.5
N/A
9.8 ～
10.3125
0.74125 ～ 0.825 Gb/s
N/A
Gb/s
N/A
N/A
N/A
Gb/s
2
4.9 ～ 6.25
4.9 ～ 5.15625
N/A
N/A
Gb/s
4
2.45 ～ 3.125
2.45 ～ 2.578125
N/A
N/A
Gb/s
8
1.225 ～ 1.5625 1.225 ～ 1.2890625
N/A
N/A
Gb/s
16
0.6125 ～ 0.78125
0.6125 ～
0.64453125
N/A
N/A
Gb/s
1.6 ～ 3.3
1.6 ～ 3.3
1.6 ～ 3.3
1.6 ～ 3.3
GHz
5.93 ～ 8.0
5.93 ～ 8.0
5.93 ～ 8.0
5.93 ～ 6.6
GHz
FGCPLLRANGE GTX ト ラ ン シーバーの CPLL 周波
数範囲
FGQPLLRANGE1 GTX ト ラ ン シーバーの QPLL 周波
数範囲 1
DS182 (v2.12) 2014 年 11 月 19 日
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 56 : GTX ト ラ ン シーバーのパ フ ォ ーマ ン ス値 (続き )
ス ピー ド グレー ド
シ ンボル
出力分
周器
説明
-3 (1.0V)
-1 (1.0V)(1)
-1M (1.0V)(1)
-2LE (0.9V)(2)
単位
パ ッ ケージ タ イ プ
FF
FGQPLLRANGE2 GTX ト ラ ン シーバーの QPLL 周波
数範囲 2
-2 (1.0V)
-2LE (1.0V)
-2LI (0.95V)
FF
RF
FB
9.8 ～ 12.5
FF
RF
FB
FF
RF
FB
N/A
9.8 ～ 10.3125
FB
N/A
GHz
注記 :
1.
2.
3.
4.
-1 ス ピー ド グ レー ド の場合、 5.0Gb/s を超え る 動作には 4 バ イ ト の内部デー タ 幅が必要です。
-2LE (0.9V) ス ピー ド グ レー ド の場合、 3.8Gb/s を超え る 動作には 4 バ イ ト の内部デー タ 幅が必要です。
8.0Gb/s ～ 9.8Gb/s のデー タ レー ト はサポー ト さ れてい ません。
QPLL ラ イ ン レー ト 範囲 2 では、 分周器 N が 66 に設定 さ れてい る 場合の最大 ラ イ ン レー ト は 10.3125Gb/s です。
表 57 : GTX ト ラ ン シーバーのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
FGTXDRPCLK
GTXDRPCLK 最大周波数
0.95V
0.9V
-3
-2/-2LE
-1/-1M
-2LI
-2LE
175.01
175.01
156.25
175.01
125.00
単位
MHz
表 58 : GTX ト ラ ン シーバーの基準 ク ロ ッ クのス イ ッ チ特性
シ ンボル
説明
条件
すべてのス ピー ド グ レー ド
単位
最小
標準
最大
-3 ス ピー ド グ レー ド
60
–
700
MHz
その他の全ス ピー ド グ レー ド
60
–
670
MHz
FGCLK
基準 ク ロ ッ ク の周波数範囲
TRCLK
基準 ク ロ ッ ク の立ち上が り 時間
20% ～ 80%
–
200
–
ps
TFCLK
基準 ク ロ ッ ク の立ち下が り 時間
80% ～ 20%
–
200
–
ps
TDCREF
基準 ク ロ ッ ク のデ ュ ーテ ィ サ イ ク ル
ト ラ ン シーバーの PLL のみ
40
50
60
%
X-Ref Target - Figure 5
TRCLK
80%
20%
TFCLK
ds182_03_042712
図 5 : 基準 ク ロ ッ クの タ イ ミ ン グ パラ メ ー タ ー
DS182 (v2.12) 2014 年 11 月 19 日
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55
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 59 : GTX ト ラ ン シーバー PLL/ ロ ッ ク タ イムの適用
シ ンボル
TLOCK
説明
すべてのス ピー ド グ レー ド
条件
PLL が最初に ロ ッ ク す る ま での時間
TDLOCK
単位
最小
標準
最大
–
–
1
ms
x106
UI
UI
DFE (判定帰還型 イ コ ラ イ ザー ) に必要
–
50,000
37
な ク ロ ッ ク リ カバ リ の位相取得お よ び PLL が基準 ク ロ ッ ク に ロ ッ ク さ
適用時間
れた後、 ク ロ ッ ク デー タ リ カ バ
DFE が無効の場合、 低消費電力モー ド リ (CDR) が入力のデー タ に ロ ッ
(LPM) に必要な ク ロ ッ ク リ カバ リ の位 ク さ れ る のに必要な時間
相取得お よ び適用時間
–
50,000
2.3 x106
表 60 : GTX ト ラ ン シーバーのユーザー ク ロ ッ クのス イ ッ チ特性(1)(2)
ス ピー ド グ レー ド
0.95V
0.9V
-3(3)
-2/-2LE(3)
-1/-1M(4)
-2LI
-2LE(5)
TXOUTCLK 最大周波数
412.500
412.500
312.500
412.500
237.500
MHz
FRXOUT RXOUTCLK 最大周波数
412.500
412.500
312.500
412.500
237.500
MHz
16 ビ ッ ト デー タ パ ス
412.500
412.500
312.500
412.500
237.500
MHz
32 ビ ッ ト デー タ パ ス
390.625
322.266
250.000
322.266
206.250
MHz
16 ビ ッ ト デー タ パ ス
412.500
412.500
312.500
412.500
237.500
MHz
32 ビ ッ ト デー タ パ ス
390.625
322.266
250.000
322.266
206.250
MHz
16 ビ ッ ト デー タ パ ス
412.500
412.500
312.500
412.500
237.500
MHz
32 ビ ッ ト デー タ パ ス
390.625
322.266
250.000
322.266
206.250
MHz
64 ビ ッ ト デー タ パ ス
195.313
161.133
125.000
161.133
103.125
MHz
16 ビ ッ ト デー タ パ ス
412.500
412.500
312.500
412.500
237.500
MHz
32 ビ ッ ト デー タ パ ス
390.625
322.266
250.000
322.266
206.250
MHz
64 ビ ッ ト デー タ パ ス
195.313
161.133
125.000
161.133
103.125
MHz
シンボル
FTXOUT
説明
FTXIN
TXUSRCLK 最大周波数
FRXIN
RXUSRCLK 最大周波数
FTXIN
TXUSRCLK2 最大周波数
FRXIN2
1.0V
条件
RXUSRCLK2 最大周波数
単位
注記 :
1.
2.
3.
4.
5.
ク ロ ッ ク は、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG476) に記載の方法で イ ンプ リ メ ン ト す る 必要があ り ます。
こ れ ら の周波数は、 すべての ト ラ ン シーバー コ ン フ ィ ギ ュ レーシ ョ ンでサポー ト さ れてい る わけではあ り ません。
ス ピー ド グ レー ド -3、 -2、 -2LE (1.0V)、 -2LI (0.95V) の場合、 16 ビ ッ ト デー タ パ ス は 6.6Gb/s よ り も 低速な動作で し か使用で き ません。
ス ピー ド グ レー ド -1 の場合、 16 ビ ッ ト デー タ パ ス は 5.0Gb/s よ り も 低速な動作で し か使用で き ません。
ス ピー ド グ レー ド -2LE (0.9V) の場合、 16 ビ ッ ト デー タ パ ス は 3.8Gb/s よ り も 低速な動作で し か使用で き ません。
表 61 : GTX ト ラ ン シーバー ト ラ ン ス ミ ッ タ ーのス イ ッ チ特性
シ ンボル
説明
FGTXTX
シ リ アル デー タ レー ト 範囲
TRTX
TX 立ち上が り 時間
条件
最小
標準
最大
単位
0.500
–
FGTXMAX
Gb/s
20% ～ 80%
–
40
–
ps
80% ～ 20%
–
40
–
ps
TFTX
TX 立ち下が り 時間
TLLSKEW
TX Lane-to-Lane ス キ ュ ー (1)
–
–
500
ps
VTXOOBVDPP
電気的ア イ ド ルの振幅
–
–
15
mV
TTXOOBTRANSITION
電気的ア イ ド ルの送信時間
–
–
140
ns
TJ12.5
ト ー タ ル ジ ッ タ ー (2)(4)
–
–
0.28
UI
DJ12.5
確定的なジ ッ タ ー (2)(4)
–
–
0.17
UI
DS182 (v2.12) 2014 年 11 月 19 日
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12.5Gb/s
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 61 : GTX ト ラ ン シーバー ト ラ ン ス ミ ッ タ ーのス イ ッ チ特性 (続き )
シ ンボル
説明
TJ11.18
ト ー タ ル ジ ッ タ ー (2)(4)
DJ11.18
確定的なジ ッ タ ー (2)(4)
TJ10.3125
ト ー タ ル ジ ッ タ ー (2)(4)
DJ10.3125
確定的なジ ッ タ ー (2)(4)
TJ9.953
ト ー タ ル ジ ッ タ ー (2)(4)
DJ9.953
確定的なジ ッ タ ー (2)(4)
TJ9.8
ト ー タ ル ジ ッ タ ー (2)(4)
DJ9.8
確定的なジ ッ タ ー (2)(4)
TJ8.0
ト ー タ ル ジ ッ タ ー (2)(4)
DJ8.0
確定的なジ ッ タ ー (2)(4)
TJ6.6_QPLL
ト ー タ ル ジ ッ タ ー (2)(4)
DJ6.6_QPLL
確定的なジ ッ タ ー (2)(4)
TJ6.6_CPLL
ト ー タ ル ジ ッ タ ー (3)(4)
DJ6.6_CPLL
確定的なジ ッ タ ー (3)(4)
TJ5.0
ト ー タ ル ジ ッ タ ー (3)(4)
DJ5.0
確定的なジ ッ タ ー (3)(4)
TJ4.25
ト ー タ ル ジ ッ タ ー (3)(4)
DJ4.25
確定的なジ ッ タ ー (3)(4)
TJ3.75
ト ー タ ル ジ ッ タ ー (3)(4)
DJ3.75
確定的なジ ッ タ ー (3)(4)
TJ3.2
ト ー タ ル ジ ッ タ ー (3)(4)
DJ3.2
確定的なジ ッ タ ー (3)(4)
TJ3.2L
ト ー タ ル ジ ッ タ ー (3)(4)
DJ3.2L
確定的なジ ッ タ ー (3)(4)
TJ2.5
ト ー タ ル ジ ッ タ ー (3)(4)
DJ2.5
確定的なジ ッ タ ー (3)(4)
TJ1.25
ト ー タ ル ジ ッ タ ー (3)(4)
DJ1.25
確定的なジ ッ タ ー (3)(4)
TJ500
ト ー タ ル ジ ッ タ ー (3)(4)
DJ500
確定的なジ ッ タ ー (3)(4)
条件
11.18Gb/s
10.3125Gb/s
9.953Gb/s
9.8Gb/s
8.0Gb/s
6.6Gb/s
6.6Gb/s
5.0Gb/s
4.25Gb/s
3.75Gb/s
3.20Gb/s(5)
3.20Gb/s(6)
2.5Gb/s(7)
1.25Gb/s(8)
500Mb/s
最小
標準
最大
単位
–
–
0.28
UI
–
–
0.17
UI
–
–
0.28
UI
–
–
0.17
UI
–
–
0.28
UI
–
–
0.17
UI
–
–
0.28
UI
–
–
0.17
UI
–
–
0.30
UI
–
–
0.15
UI
–
–
0.28
UI
–
–
0.17
UI
–
–
0.30
UI
–
–
0.15
UI
–
–
0.30
UI
–
–
0.15
UI
–
–
0.30
UI
–
–
0.15
UI
–
–
0.30
UI
–
–
0.15
UI
–
–
0.2
UI
–
–
0.1
UI
–
–
0.32
UI
–
–
0.16
UI
–
–
0.20
UI
–
–
0.08
UI
–
–
0.15
UI
–
–
0.06
UI
–
–
0.1
UI
–
–
0.03
UI
注記 :
1.
最大 12 個の連続 し た ト ラ ン ス ミ ッ タ ー (3 つの GTX ク ワ ッ ド にあ る ト ラ ン シーバーすべて ) を有効に し て TX 位相ア ラ イ メ ン ト を設定 し 、 同 じ
REFCLK 入力を使用 し た場合の値です。
2.
3.
4.
5.
6.
7.
8.
QPLL_FBDIV = 40 かつ内部デー タ 幅が 20 ビ ッ ト の場合の値です。 こ れ ら の値は、 プ ロ ト コ ル特定の準拠の確定のための値ではあ り ません。
CPLL_FBDIV = 2 かつ内部デー タ 幅が 20 ビ ッ ト の場合の値です。 こ れ ら の値は、 プ ロ ト コ ル特定の準拠の確定のための値ではあ り ません。
すべてのジ ッ タ ー値は、 BER (Bit-Error Ratio) が 1e-12 の場合に基づいてい ます。
CPLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 1.6GHz、 TXOUT_DIV = 1 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 TXOUT_DIV = 4 を使用 し た場合の値です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 62 : GTX ト ラ ン シーバーのレ シーバーのス イ ッ チ特性
シ ンボル
説明
最小
標準
最大
単位
0.500
–
FGTXMAX
Gb/s
FGTXRX
シ リ アル デー タ レー ト
TRXELECIDLE
RXELECIDLE がデー タ 損失ま たは復元に応答す る ための時間
–
10
–
ns
RXOOBVDPP
OOB 検出 し き い値 Peak-to-Peak
60
–
150
mV
RXSST
レ シーバー ス ペ ク ト ラ ム 拡散の
33KHz で変調
ト ラ ッ キ ン グ (1)
-5000
–
0
ppm
RXRL
ラ ン レ ン グ ス (CID)
–
–
512
UI
デー タ /REFCLK PPM オ フ セ ッ ビ ッ ト レー ト ≤ 6.6Gb/s
ト 耐性
ビ ッ ト レー ト > 6.6Gb/s
お よ び ≤ 8.0Gb/s
-1250
–
1250
ppm
-700
–
700
ppm
ビ ッ ト レー ト > 8.0Gb/s
-200
–
200
ppm
RXPPMTOL
SJ ジ ッ タ ー耐性(2)
JT_SJ12.5
正弦波ジ ッ タ ー (QPLL)(3)
12.5Gb/s
0.3
–
–
UI
JT_SJ11.18
正弦波ジ ッ タ ー (QPLL)(3)
11.18Gb/s
0.3
–
–
UI
JT_SJ10.32
正弦波ジ ッ タ ー (QPLL)(3)
10.32Gb/s
0.3
–
–
UI
JT_SJ9.95
正弦波ジ ッ タ ー (QPLL)(3)
9.95Gb/s
0.3
–
–
UI
JT_SJ9.8
正弦波ジ ッ タ ー (QPLL)(3)
9.8Gb/s
0.3
–
–
UI
JT_SJ8.0
正弦波ジ ッ タ ー (QPLL)(3)
8.0Gb/s
0.44
–
–
UI
JT_SJ6.6_QPLL
正弦波ジ ッ タ ー (QPLL)(3)
6.6Gb/s
0.48
–
–
UI
JT_SJ6.6_CPLL
正弦波ジ ッ タ ー (CPLL)(3)
6.6Gb/s
0.44
–
–
UI
JT_SJ5.0
正弦波ジ ッ タ ー (CPLL)(3)
5.0Gb/s
0.44
–
–
UI
JT_SJ4.25
正弦波ジ ッ タ ー (CPLL)(3)
4.25Gb/s
0.44
–
–
UI
JT_SJ3.75
正弦波ジ ッ タ ー (CPLL)(3)
3.75Gb/s
0.44
–
–
UI
JT_SJ3.2
正弦波ジ ッ タ ー (CPLL)(3)
3.2Gb/s(4)
0.45
–
–
UI
JT_SJ3.2L
正弦波ジ ッ タ ー (CPLL)(3)
3.2Gb/s(5)
0.45
–
–
UI
JT_SJ2.5
正弦波ジ ッ タ ー (CPLL)(3)
2.5Gb/s(6)
0.5
–
–
UI
JT_SJ1.25
正弦波ジ ッ タ ー (CPLL)(3)
1.25Gb/s(7)
0.5
–
–
UI
JT_SJ500
正弦波ジ ッ タ ー (CPLL)(3)
500Mb/s
0.4
–
–
UI
負荷が あ る 場合の ト ー タ ル ジ ッ 3.2Gb/s
タ ー (8)
6.6Gb/s
0.70
–
–
UI
0.70
–
–
UI
負 荷 が あ る 場 合 の 正 弦 波 ジ ッ 3.2Gb/s
タ ー (8)
6.6Gb/s
0.1
–
–
UI
0.1
–
–
UI
負荷がある場合の SJ ジ ッ タ ー耐性(2)
JT_TJSE3.2
JT_TJSE6.6
JT_SJSE3.2
JT_SJSE6.6
注記 :
1.
2.
3.
4.
5.
6.
7.
8.
RXOUT_DIV = 1、 2、 お よ び 4 を使用す る 場合の値です。
すべてのジ ッ タ ー値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいてい ます。
挿入 し た正弦波ジ ッ タ ーの周波数は 10MHz です。
CPLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 1.6GHz、 RXOUT_DIV = 1 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
CPLL 周波数 2.5GHz、 RXOUT_DIV = 4 を使用 し た場合の値です。
RX を使用 し 、 LPM ま たは DFE モー ド の場合の複合ジ ッ タ ーです。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTX ト ラ ン シーバー プ ロ ト コ ル ジ ッ タ ーの特性
表 63 ～表 68 に、 『7 シ リ ーズ FPGA GTX/GTH ト ラ ン シーバー ユーザー ガ イ ド 』 (UG476) に記載の、 プ ロ ト コ ル特定の特性を最適
に使用す る ために推奨す る 設定値を示 し ます。
表 63 : ギガ ビ ッ ト イ ーサネ ッ ト プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
1250
–
0.24
UI
1250
0.749
–
UI
ラ イ ン レー ト (Mb/s)
最小
最大
単位
3125
–
0.35
UI
3125
0.65
–
UI
ギガ ビ ッ ト イ ーサネ ッ ト ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (T_TJ)
ギガ ビ ッ ト イ ーサネ ッ ト レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
表 64 : XAUI プ ロ ト コ ルの特性
説明
XAUI ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ー タ ル ト ラ ン ス ミ ッ タ ー ジ ッ タ ー (T_TJ)
XAUI レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
表 65 : PCI Express プ ロ ト コ ルの特性(1)
規格
ラ イ ン レー ト
(Mb/s)
最小
最大
単位
PCI Express ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
PCI Express Gen 1
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
2500
–
0.25
UI
PCI Express Gen 2
5000
PCI Express Gen 3(2)
説明
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー (相関関係な し )
ト ラ ン ス ミ ッ タ ーの確定的なジ ッ タ ー (相関関係な し )
PCI Express レ シーバーの高周波ジ ッ タ ー許容値
PCI Express Gen 1
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
PCI Express Gen 2(3)
PCI Express Gen 3(2)
レ シーバーに内在す る タ イ ミ ン グ エ ラ ー
レ シーバーに内在す る 確定的な タ イ ミ ン グ エ ラ ー
0.03MHz ～ 1.0MHz
レ シーバーの正弦波ジ ッ タ ー
1.0MHz ～ 10MHz
許容値
10MHz ～ 100MHz
8000
2500
5000
8000
–
0.25
UI
–
31.25
ps
–
12
ps
0.65
–
UI
0.40
–
UI
0.30
–
UI
1.00
–
UI
注記 4
–
UI
0.10
–
UI
注記 :
1.
2.
3.
4.
Card Electromechanical (CEM) に基づいてテ ス ト さ れてい ます。
PCI-SIG 3.0 コ ンプ ラ イ ア ン ス テ ス ト の認証を受けたテ ス ト ボー ド は現在使用で き ません。
一般的な REFCLK を使用 し た場合の値です。
1MHz ～ 10MHz では、 正弦波ジ ッ タ ーの最小 ロ ール オ フ (20dB/decade の傾 き ) です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 66 : CEI-6G および CEI-11G プ ロ ト コ ルの特性
ラ イ ン レー ト (Mb/s)
説明
イ ン ターフ ェ イス
最小
最大
単位
CEI-6G-SR
–
0.3
UI
CEI-6G-LR
–
0.3
UI
CEI-6G-SR
0.6
–
UI
CEI-6G-LR
0.95
–
UI
CEI-11G-SR
–
0.3
UI
CEI-11G-LR/MR
–
0.3
UI
CEI-11G-SR
0.65
–
UI
CEI-11G-MR
0.65
–
UI
CEI-11G-LR
0.825
–
UI
CEI-6G ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル
ジ ッ タ ー (1)
4976 ～ 6375
CEI-6G レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー
許容値(1)
4976 ～ 6375
CEI-11G ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル
ジ ッ タ ー (2)
9950 ～ 11100
CEI-11G レ シーバー高周波ジ ッ タ ーの許容値
レ シーバーの ト ー タ ル ジ ッ タ ー
許容値(2)
9950 ～ 11100
注記 :
1.
2.
390.625MHz の基準 ク ロ ッ ク を使用 し 、 最 も 一般的な 6250Mb/s の ラ イ ン レー ト でテ ス ト さ れてい ます。
155.46875MHz の基準 ク ロ ッ ク を使用す る 9950Mb/s の ラ イ ン レー ト 、 お よ び 173.4375MHz の基準 ク ロ ッ ク を使用す る 11100Mb/s の ラ イ ン
レー ト でテ ス ト さ れてい ます。
表 67 : SFP+ プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
–
0.28
UI
0.7
–
UI
SFP+ ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
9830.40(1)
9953.00
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
10312.50
10518.75
11100.00
SFP+ レ シーバーの高周波ジ ッ タ ー許容値
9830.40(1)
9953.00
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
10312.50
10518.75
11100.00
注記 :
1.
SFP+ を介 し た CPRI アプ リ ケーシ ョ ンで使用 さ れ る ラ イ ン レー ト です。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 68 : CPRI プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
614.4
–
0.35
UI
1228.8
–
0.35
UI
2457.6
–
0.35
UI
3072.0
–
0.35
UI
4915.2
–
0.3
UI
6144.0
–
0.3
UI
9830.4
–
注記 1
UI
614.4
0.65
–
UI
1228.8
0.65
–
UI
2457.6
0.65
–
UI
3072.0
0.65
–
UI
4915.2
0.95
–
UI
6144.0
0.95
–
UI
9830.4
注記 1
–
UI
CPRI ト ラ ン ス ミ ッ タ ー ジ ッ タ ーの生成
ト ラ ン ス ミ ッ タ ーの ト ー タ ル ジ ッ タ ー
CPRI レ シーバーの周波数ジ ッ タ ー許容値
レ シーバーの ト ー タ ル ジ ッ タ ー許容値
注記 :
1.
SFP+ 仕様に基づいてテ ス ト さ れてい ます (表 67 参照)。
PCI Express デザイ ン用統合イ ン タ ー フ ェ イ ス ブ ロ ッ クのス イ ッ チ特性
PCI Express デザ イ ンの ソ リ ュ ーシ ョ ンに関す る 資料お よ び詳細は、 japan.xilinx.com/technology/protocols/pciexpress.htm か ら 入手で
き ます。
表 69 : PCI Express デザイ ンの最大パ フ ォ ーマ ン ス (1)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
FPIPECLK
-2/-2LE
-1/-1M
0.95V
0.9V
-2LI
-2LE
単位
250.00
250.00
250.00
250.00
250.00
MHz
500.00(1)
500.00(1)
250.00
500.00(1)
250.00
MHz
ユーザー ク ロ ッ ク 2 の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
DRP ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
パ イ プ ク ロ ッ ク の最大周波数
FUSERCLK
ユーザー ク ロ ッ ク の最大周波数
FUSERCLK2
FDRPCLK
注記 :
1.
サポー ト さ れ る 特定の コ ア コ ン フ ィ ギ ュ レーシ ョ ンの詳細は、 『7 Series FPGAs Integrated Block for PCI Express 製品ガ イ ド 』 (PG054) を参照 し
て く だ さ い。
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
XADC の仕様
表 70 : XADC の仕様
パラ メ ー タ ー
コ メ ン ト /条件
シ ンボル
最小
標準
最大
単位
VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 Tj = –40℃ ～ 100℃、 標準値 Tj = +40℃
ADC の精度(1)
12
–
–
ビッ ト
–
–
±3
LSB
コ ー ド の欠落な し 、 単調であ る こ と を保証
–
–
±1
LSB
オフセ ッ ト エ ラー
オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンは有効
–
–
±6
LSB
ゲイ ン エラー
ゲ イ ン キ ャ リ ブ レーシ ョ ンは無効
–
–
±0.5
%
オ フ セ ッ ト の一致
オ フ セ ッ ト キ ャ リ ブ レーシ ョ ンは有効
–
–
4
LSB
ゲ イ ンの一致
ゲ イ ン キ ャ リ ブ レーシ ョ ンは無効
–
–
0.3
%
0.1
–
1
MS/s
FSAMPLE = 500KS/s、 FIN = 20KHz
60
–
–
dB
外部基準電圧 1.25V
–
–
2
LSB
オンチ ッ プ基準電圧
–
3
–
LSB
FSAMPLE = 500KS/s、 FIN = 20KHz
–
70
–
dB
Tj = -55℃ ～ 125℃
10
–
–
ビッ ト
Tj = -55℃ ～ 125℃
–
–
±1
コ ー ド の欠落な し 、 単調で あ る こ と を 保証、
–
–
±1
LSB
(10 ビ ッ ト )
単極動作
0
–
1
V
双極動作
-0.5
–
+0.5
V
単極同相範囲 (FS 入力)
0
–
+0.5
V
双極同相範囲 (FS 入力)
+0.5
–
+0.6
V
こ れ ら の範囲内に設定 さ れたチ ャ ネルは隣接
す る チ ャ ネルの計測値に影響を与えない
-0.1
–
VCCAD
V
精度
積分非直線性(2)
INL
差動非直線性
DNL
サンプル レー ト
信号対 ノ イ ズ比(2)
SNR
RMS コ ー ド ノ イ ズ
高調波の総ひずみ(2)
THD
拡張温度におけ る ADC の精度
精度
積分非直線性(2)
INL
差動非直線性
DNL
Tj = –55℃ ～ 125℃
アナロ グ入力(3)
ADC 入力範囲
外部チ ャ ネル入力の範囲 (最大)
補助チ ャ ネルの全精度帯域幅
FRBW
C
250
–
–
KHz
Tj = –40℃ ～ 100℃
–
–
±4
℃
Tj = -55℃ ～ +125°C
–
–
±6
℃
VCCAUX 1.8V ±5%、 Tj = –40℃ ～ +100℃ の
–
–
±1
%
VCCAUX 1.8V ±5%、
–
–
±2
%
オン チ ッ プ セ ンサー
温度セ ンサー エ ラ ー
電源セ ンサー エ ラ ー
計測範囲
Tj = -55℃ ～ +125°C
変換レー ト (4)
変換時間 - 継続
tCONV
CLK サ イ ク ル数
26
–
32
サイ クル
変換時間 - イ ベン ト
tCONV
CLK サ イ ク ル数
–
–
21
サイ クル
DRP ク ロ ッ ク 周波数
DCLK
DRP ク ロ ッ ク 周波数
8
–
250
MHz
ADC ク ロ ッ ク 周波数
ADCCLK
DCLK か ら の派生 ク ロ ッ ク
1
–
26
MHz
40
–
60
%
DCLK デ ュ ーテ ィ サ イ ク ル
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 70 : XADC の仕様 (続き )
パラ メ ー タ ー
XADC
コ メ ン ト /条件
シ ンボル
最小
標準
最大
単位
1.20
1.25
1.30
V
1.2375
1.25
1.2625
V
の基準電圧(5)
VREFP
外部基準電圧
外部の基準電源電圧
VREFP ピ ン を AGND に接続、
Tj = –40℃ ～ 100℃
オンチ ッ プ基準電圧
注記 :
1.
2.
3.
オ フ セ ッ ト エ ラ ーお よ びゲ イ ン エ ラ ーは、 XADC の自動ゲ イ ン キ ャ リ ブ レーシ ョ ン機能を有効にす る と 解除 さ れます。 こ の機能が有効な場合に
指定 さ れてい る 値です。
ビ ッ ス ト リ ーム オプシ ョ ンの XADCEnhancedLinearity が ON の場合に対 し てのみ指定 さ れてい る 値です。
詳細は、 『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ - デジ タ ル コ ンバー タ ー ユー
ザー ガ イ ド 』 (UG480) の第 2 章 「アナ ロ グ デジ タ ル コ ンバー タ ー (ADC)」 を参照 し て く だ さ い。
4.
詳細は、 『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ - デジ タ ル コ ンバー タ ー ユー
ザー ガ イ ド 』 (UG480) の第 5 章 「XADC の タ イ ミ ン グ」 を参照 し て く だ さ い。
5.
基準電圧が VREFP = 1.25V お よ び VREFN = 0V の標準電圧以外の場合、 理想的な伝達関数か ら のずれが生 じ ます。 ま た、 内部セ ンサーの温度や電
源な ど の計測値に も 影響を与え ます。 外付け レ シオ メ ト リ ッ ク タ イ プのアプ リ ケーシ ョ ンでは、 電源電圧お よ び基準電圧の変動は ±4% ま で許容
さ れます。 オ ンチ ッ プ基準電圧の変動は ±1% です。
コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
表 71 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1/-1M
-2LI
-2LE
5
5
5
5
5
ms、 最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 50ms)
10/50
10/50
10/50
10/50
10/50
ms、 最小/最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 1ms)
10/35
10/35
10/35
10/35
10/35
ms、 最小/最大
250
250
250
250
250
ns、 最小
150
150
150
150
150
ns、 最小
電源投入 タ イ ミ ング特性
TPL(1)
TPOR
(1)
TPROGRAM
プロ グ ラ ム レ イ テンシ
プ ロ グ ラ ム パルス幅
CCLK 出力 ( マス タ ー モー ド )
TICCK
マ ス タ ー CCLK 出力の遅延
TMCCKL
マ ス タ ー CCLK ク ロ ッ ク の Low 時間 の
デ ュ ーテ ィ サ イ ク ル
40/60
40/60
40/60
40/60
40/60
%、 最小/最大
TMCCKH
マ ス タ ー CCLK ク ロ ッ ク の High 時間 の
デ ュ ーテ ィ サ イ ク ル
40/60
40/60
40/60
40/60
40/60
%、 最小/最大
FMCCK
マ ス タ ー CCLK の周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
x16 で AES 暗号化 を 使用 し た 場合の マ ス
タ ー CCLK の周波数
50.00
50.00
50.00
50.00
35.00
MHz、 最大
コ ン フ ィ ギ ュ レ ーシ ョ ン 開始時のマ ス タ ー
3.00
3.00
3.00
3.00
3.00
MHz、 標準
±50
±50
±50
±50
±50
%、 最大
2.50
2.50
2.50
2.50
2.50
ns、 最小
2.50
2.50
2.50
2.50
2.50
ns、 最小
100.00
100.00
100.00
100.00
70.00
MHz、 最大
2.50
2.50
2.50
2.50
2.50
ns、 最小
FMCCK_START
FMCCKTOL
CCLK の周波数
標準 CCLK に対す る 周波数偏差 ( マ ス タ ー
モー ド )
CCLK 入力 ( ス レーブ モー ド )
TSCCKL
ス レーブ CCLK ク ロ ッ ク の最小 Low 時間
TSCCKH
ス レーブ CCLK ク ロ ッ ク の最小 High 時間
FSCCK
ス レーブ CCLK の周波数
EMCCLK 入力 ( マス タ ー モー ド )
TEMCCKL
外部マ ス タ ー CCLK の Low 時間
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Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 71 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
TEMCCKH
外部マ ス タ ー CCLK の High 時間
FEMCCK
外部マ ス タ ー CCLK の周波数
0.95V
0.9V
単位
-3
-2/-2LE
-1/-1M
-2LI
-2LE
2.50
2.50
2.50
2.50
2.50
ns、 最小
100.00
100.00
100.00
100.00
70.00
MHz、 最大
100.00
100.00
100.00
100.00
70.00
MHz、 最大
内部コ ン フ ィ ギ ュ レーシ ョ ン ア ク セス ポー ト
FICAPCK
内部 コ ン フ ィ ギ ュ レーシ ョ ン ア ク セ ス ポー
ト (ICAPE2)
マス タ ー / ス レーブ シ リ アル モー ド プ ログ ラ ム ス イ ッ チ
TDCCK/
TCCKD
DIN のセ ッ ト ア ッ プ/ ホール ド
TCCO
DOUT の Clock-to-Out
4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00
8.00
SelectMAP モー ド プ ログ ラ ム ス イ ッ チ
TSMDCCK/
D[31:00] のセ ッ ト ア ッ プ/ ホール ド
TSMCCKD
8.00
8.00
8.00
9.00
ns、 最小
ns、 最大
4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00
ns、 最小
TSMCSCCK/
TSMCCKCS
CSI_B のセ ッ ト ア ッ プ/ ホール ド
4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00
ns、 最小
TSMWCCK/
TSMCCKW
RDWR_B のセ ッ ト ア ッ プ/ ホール ド
10.00/0.00 10.00/0.00 10.00/0.00 10.00/0.00 12.00/0.00
ns、 最小
TSMCKCSO
CSO_B の Clock-to-Out (330Ω の プル ア ッ
プ抵抗が必要)
7.00
7.00
7.00
7.00
8.00
ns、 最大
TSMCO
リ ー ド バ ッ ク での D[31:00] の Clock-to-Out
8.00
8.00
8.00
8.00
10.00
ns、 最大
FRBCCK
リ ー ド バ ッ ク 周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
バウン ダ リ スキ ャ ン ポー ト の タ イ ミ ング仕様
TTAPTCK/
TTCKTAP
TMS お よ び TDI のセ ッ ト ア ッ プ/ ホール ド
TTCKTDO
TCK 立ち下が り エ ッ ジか ら TDO 出力
7.00
7.00
7.00
7.00
8.50
ns、 最大
TCK の周波数
66.00
66.00
66.00
66.00
50.00
MHz、 最大
8.50
8.50
8.50
8.50
10.00
ns、 最大
FTCK
BPI フ ラ ッ シ ュ マス タ ー モー ド プ ロ グ ラ ム ス イ ッ チ
TBPICCO(2)
A[28:00]、 RS[1:0]、 FCS_B、 FOE_B、
FWE_B、 ADV_B Clock-to-Out
TBPIDCC/
D[15:00] セ ッ ト ア ッ プ/ ホール ド
TBPICCD
SPI フ ラ ッ シ ュ マス タ ー モー ド プ ロ グ ラ ム ス イ ッ チ
TSPIDCC/
D[3:00] セ ッ ト ア ッ プ/ ホール ド
TSPICCD
3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00
ns、 最小
4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00
ns、 最小
3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00
ns、 最小
TSPICCM
MOSI の Clock-to-Out
8.00
8.00
8.00
8.00
9.00
ns、 最大
TSPICCFC
FCS_B の Clock-to-Out
8.00
8.00
8.00
8.00
9.00
ns、 最大
OSERDES ポー ト
TUSRCCLKO
STARTUPE2 USRCCLKO 入力か ら CCLK 0.50/6.00 0.50/6.70 0.50/7.50 0.50/6.70 0.50/7.50
出力
FCFGMCLK
大
STARTUPE2 CFGMCLK 出力周波数
FCFGMCLKTOL STARTUPE2 CFGMCLK 出力周波数偏差
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
ns、 最小/最
65.00
65.00
65.00
65.00
65.00
MHz、 標準
±50
±50
±50
±50
±50
%、 最大
japan.xilinx.com
64
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 71 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き )
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1/-1M
-2LI
-2LE
100.00
100.00
100.00
100.00
70.00
単位
デバイ ス DNA ア ク セス ポー ト
FDNACK
DNA ア ク セ ス ポー ト (DNA_PORT)
MHz、 最大
注記 :
1.
コ ン フ ィ ギ ュ レーシ ョ ンで よ り 長い遅延をサポー ト す る には、『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470) に記載のデ
ザ イ ン ソ リ ュ ーシ ョ ン を使用 し て く だ さ い。
2.
コ ン フ ィ ギ ュ レーシ ョ ン中のみ、 I/O の弱いプルア ッ プ /プルダ ウ ン抵抗値に よ っ て最後のエ ッ ジが決定 さ れます。
eFUSE プ ログ ラ ム条件
表 72 に、 eFUSE 特有のプ ロ グ ラ ム条件を示 し ます。 詳細は、 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470)
を参照 し て く だ さ い。
表 72 : eFUSE プ ログ ラ ム条件(1)
シ ンボル
説明
最小
標準
最大
単位
IFS
VCCAUX 電源電流
–
–
115
mA
tj
温度範囲
15
–
125
℃
注記 :
1.
eFUSE プ ロ グ ラ ム中は FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し ないで く だ さ い。
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2011 年 3 月 1 日
1.0
初版
2011 年 4 月 1 日
1.1
デー タ シー ト 全体で XC7K355T、 XC7K420T、 お よ び XC7K480T デバ イ ス を追加。 1 ページに
拡張温度範囲の説明を追加。 表 2 の VCCAUX_IO を更新。 「電源投入/切断シーケ ン ス」 の説明を
明確化。 表 6 お よ び表 7 に ICCAUX_IO と ICCBRAM を追加。 表 41 で MMCM_FINDUTY を更新
し 、 FINJITTER、 TOUTJITTER、 TEXTFDVAR、 注記 3 を追加。 表 53 か ら SBG324 パ ッ ケージ を削
除。 「Notice of Disclaimer」 を更新。
2011 年 10 月 4 日
1.2
デー タ シー ト 全体で -1L を -2L に置 き 換え。 表 2 の最小/最大値を更新 し て注記 5 を削除。 表 8
に TVCCO2VCCAUX を追加 し て 「電源投入/切断シーケ ン ス」 の説明を明確化。 表 12 お よ び表 13
の VICM を更新。 表 12 に注記 1 を追加。 表 72 に注記 1 を追加 し て更新。 GTX ト ラ ン シーバー
の絶対最大定格を追加。表 58 の基準 ク ロ ッ ク の最大周波数 (FGCLK) を変更。表 60 を追加。表 20
で、 LVTTL を追加 し て SSTL135_II お よ び SSTL15_II 仕様を削除。 表 21 か ら HSTL_III を削
除。 「I/O 規格での調整計測方法」 セ ク シ ョ ン を削除。 さ ら に正確な情報、 計測値を求め る ために
IBIS を 使用。 表 29 の TIDELAYPAT_JIT を 更新。 表 31 に TAS/TAH を 追加。 表 34 に
TRDCK_DI_WF_NC/TRCKD_DI_WF_NC お よ び TRDCK_DI_RF/TRCKD_DI_RF を追加。 表 71 を全体的
に更新。 表 20、 表 21、 表 22、 表 25、 表 26、 表 27、 表 29 ～表 41、 表 43 ～表 40、 お よ び表
67 で 「AC ス イ ッ チ特性」 を更新。
2011 年 11 月 3 日
1.3
表 12 の VOCM の仕様を変更。 表 20 お よ び表 21 を含む文書全体で、 ISE 13.3 v1.02 ス ピー ド 仕
様に基づいて 「AC ス イ ッ チ特性」 を更新。 表 41 の一部仕様のシ ン ボル名に MMCM を付け加
え て MMCM_TFBDELAY を追加 し 、表 42 のシ ン ボル名に PLL を追加。表 43 ～表 50 で SSTL15
規格の Pin-to-Pin の説明を更新。 表 52 の単位を更新。
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
説明
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65
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2012 年 2 月 13 日
1.4
1 ページの概要の説明を更新。 表 2 の 3.3V HR I/O バン ク の VCCO、 Tj を更新。 表 3 に標準値
を追加。 表 6 の注記を更新。 表 8 に MGTAVCC、 MGTAVTT、 お よ び MGTVCCAUX 電源の
立ち上が り 時間を追加。表 9 を再編成 し 、 Mobile_DDR、 HSTL_I_18、 HSTL_II_18、 HSUL_12、
SSTL135_R、 SSTL15_R、 SSTL12
を 追加、 DIFF_SSTL135、 DIFF_SSTL18_I、
DIFF_SSTL18_II、 DIFF_HSTL_I、 DIFF_HSTL_II を削除。 表 10 お よ び表 11 を追加。 表 12
お よ び表 13 の仕様を更新。 「eFUSE プ ロ グ ラ ム条件」 セ ク シ ョ ン を更新 し て耐性値の表を削除。
「IO_FIFO の ス イ ッ チ特性」 の表を追加。 表 70 の ICCADC を変更 し て注記 1 を更新。 表 17 の
DDR LVDS ト ラ ン ス ミ ッ タ ーのデー タ 幅を変更。 文書全体で、 ISE 13.4 v1.03 ス ピー ド 仕様に
基づい て 「AC ス イ ッ チ特性」 を 更新。 表 31 は適用 さ れな い た め削除。 表 71 の仕様 を 更新。
表 40 の注記 1 を更新。
「GTX ト ラ ン シーバーの DC 入力お よ び出力レベル」 セ ク シ ョ ン での変更は次の と お り 。 表 54
の VIN を変更 し 、 IDCIN お よ び IDCOUT を追加。 表 56 に注記 4 を追加。 表 58 の FGCLK を変更、
TPHASE を削除、 TDLOCK を追加。 表 60 の仕様を変更 し て注記 2 を追加。 表 61、 表 62、 「GTX
ト ラ ン シーバー プ ロ ト コ ル ジ ッ タ ーの特性」 の表 63 ～表 68 を追加。
2012 年 5 月 23 日
1.5
表 47 と 表 51 の追加に加え てデー タ シー ト を再編成。
表 1 の TSOL を更新。 表 3 の IBATT を更新 し て RIN_TERM を追加。 表 6 お よ び表 7 に値を追加。
GTX ト ラ ン シーバーについて 7 ページの 「電源投入/切断シーケ ン ス」 セ ク シ ョ ン を更新。
表 9 で、 SSTL135 と SSTL135_R を含む多数のパ ラ メ ー タ ーを更新。 表 11 の VOX 列を削除 し
て DIFF_HSUL_12 を 追加。 表 12 の VOL を更新。 表 17 を更新 し て注記 2 お よ び 3 を追加。
表 18 を更新。
文書全体で、 ISE 14.1 v1.04 (-3、 -2、 -2L (1.0V)、 -1、 -2L (0.9V)) の ス ピー ド 仕様に基づいて
「AC ス イ ッ チ特性」 セ ク シ ョ ン を更新。
表 34 に注記 10 と 注記 11 を含めて 「 リ セ ッ ト 遅延」 セ ク シ ョ ン を更新。 表 58 に TLOCK お よ び
TDLOCK のデー タ を追加。 表 70 の XADC の仕様の大半を更新 し て注記 2 を追加。 「DCLK 前後
の MMCM の DRP ( ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )」 セ ク シ ョ ン を表 71 か ら
表 41 お よ び表 42 へ移動。
2012 年 7 月 25 日
1.6
表 1 の説明、 VIN と 注記 2 を変更 し て注記 4 を追加。 表 2 の説明お よ び注記を変更 し て注記 7
を削除、 GTX ト ラ ン シーバーのパ ラ メ ー タ ー と 値を変更、 お よ び注記 12 を追加。 表 3 のパ ラ
メ ー タ ーを更新。 表 4 お よ び表 5 を追加。
表 7 で大半のデバ イ ス の標準値を変更。 表 9 の LVCMOS12 お よ び SSTL を更新。 表 10 お よ び
表 11 の仕様の大半を更新。
表 15 お よ び表 16 で ス ピー ド 仕様を v1.06 (-3、 -2、 -2L(1.0V)、 -1) お よ び v1.05 (-2L(0.9V)) に
更新、 XC7K325T と XC7K410T を Production ス テー タ ス、 ス ピー ド グ レー ド -2、 -2L (1.0V)、
-1 に更新。
表 18 お よ び表 19 に注記 と 仕様を追加。
「IOB パ ッ ド 入力/出力/ ト ラ イ ス テー ト 」 の説明を更新、 表 22 に TIOIBUFDISABLE を追加。
表 31 か ら 大半の組み合わせ遅延の仕様 と TCINCK/TCKCIN を削除。
表 54 を 再編成、 一部のパ ラ メ ー タ ー を 表 1 に移動。 表 59 を 追加。 表 60 を 更新。 表 62 で、
58 ページ の負荷があ る 場合の SJ ジ ッ タ ー耐性セ ク シ ョ ン と 注記 8 を更新。 表 65 に注記 1、 注
記 2、 注記 3 を追加。 表 66 に注記 1、 注記 2、 ラ イ ン レー ト を追加。 表 67 に注記 1 を追加 し て
更新。 表 68 に注記 1 を追加 し て更新。
表 70 の注記 1 を更新 し て注記 4 を追加。 表 71 の TPOR お よ び FEMCCK を更新。
2012 年 9 月 4 日
1.7
表 15 お よ び表 16 で、XC7K160T を Production ス テー タ ス、ス ピー ド グ レー ド -2、-2L (1.0V)、
-1 に更新。
2012 年 9 月 26 日
1.8
表 2 の VCCINT お よ び VCCBRAM を変更 し て注記 3 を追加。 表 15 お よ び表 16 で、 XC7K480T
を Production ス テ ー タ ス、 ス ピ ー ド グ レ ー ド -2、 -2L (1.0V)、 -1 に 更 新、 XC7K325T と
XC7K410T を Production ス テー タ ス、 ス ピー ド グ レー ド -3 に更新。
2012 年 10 月 10 日
1.9
表 7 で XC7K355T に つ い て ICCINTMIN 値 を 更 新。 表 15 お よ び表 16 で、 XC7K420T を
Production ス テー タ ス、 ス ピー ド グ レー ド -2、 -2L (1.0V)、 -1 に更新。
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
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66
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2012 年 10 月 25 日
2.0
文書全体で、 ISE 14.3 v1.07 (-3、 -2、 -2L (1.0V)、 -1) お よ び ISE 14.3 v1.06 (-2L (0.9V)) の ス
ピー ド 仕様に基づいて 「AC ス イ ッ チ特性」 セ ク シ ョ ン を更新。
表 15 お よ び表 16 で、XC7K355T を Production ス テー タ ス、ス ピー ド グ レー ド -2、-2L (1.0V)、
-1 に更新。 表 15 お よ び表 16 で、 XC7K325T と XC7K410T を Production ス テー タ ス、 ス ピー
ド グ レー ド -2L (0.9V) に更新。
表 17 の -2L (0.9V) に値を追加。 表 53 にパ ッ ケージ ス キ ュ ーの値を追加。 表 56 で、 -1 ス ピー
ド グ レー ド (FF パ ッ ケージ ) の FGTXMAX 値を 6.6Gb/s か ら 8.0Gb/s に変更。
2012 年 10 月 31 日
2.1
表 15 お よ び表 16 で、 XC7K70T を Production ス テー タ ス、 ス ピー ド グ レー ド -2、 -2L (1.0V)、
-1 に更新。
2012 年 11 月 26 日
2.2
表 15 お よ び表 16 で、 XC7K70T、 XC7K160T、 XC7K355T、 XC7K420T、 お よ び XC7K480T
を Production ス テー タ ス、 ス ピー ド グ レー ド -3 に更新。 表 70 か ら 注記 4 を削除。
2012 年 12 月 5 日
2.3
表 15 お よ び表 16 で、 XC7K160T、 XC7K420T、 お よ び XC7K480T を Production ス テー タ ス、
ス ピー ド グ レー ド -2L (0.9V) に更新。 表 53 の注記 1 を更新。
2012 年 12 月 12 日
2.4
表 15 お よ び表 16 で、XC7K70T お よ び XC7K355T を Production ス テー タ ス、ス ピー ド グ レー
ド -2L (0.9V) に更新。 表 71 に 「内部 コ ン フ ィ ギ ュ レーシ ョ ン ア ク セ ス ポー ト 」 を追加。
2013 年 10 月 4 日
2.5
表 1 の VIN (I/O 入力電圧) の値を表 4 お よ び表 5 と 一致する よ う に更新 し 、 注記 4 と 以前の注
記 5 を 1 つに し て新たに注記 5 を追加。 表 1 の IDCIN お よ び IDCOUT を更新。 表 2 の VIN の説
明を更新、 注記 3 と 注記 8 を追加。 表 4 お よ び表 5 の最初の 3 行を更新。 表 7 の上に記載 さ れ
てい る XPower を Xilinx Power Estimator (XPE) に修正。表 9 の PCI33_3 の VIL の更新。表 12
に注記 1 を追加。 表 13 に注記 1 を追加。 「AC ス イ ッ チ特性」 に Vivado Design Suite を追加。
表 18 お よ び表 19 の タ イ ト ルを変更 し 、 RLDRAM III (BL = 4、 BL = 8) お よ び LPDDR2 仕様
は メ モ リ IP で検証 さ れてい ません と い う 注記を削除。表 20 の TIOOP お よ び TIOTP の値を更新。
表 28、 表 29、 表 30、 表 32、 表 34 の注記に記載 さ れていた TRACE レ ポー ト を タ イ ミ ン グ レ
ポー ト に修正。 次の注記を削除 :表 32、 表 33、 表 48 か ら ホール ド タ イ ムが 「0」 の場合は、 ホー
ル ド タ イ ム がないか負であ る こ と を意味 し ま す と い う 注記を削除。 表 38 の注記 1 を更新。 サ
ポー ト す る ラ イ ン レ ー ト に対す る ト ラ ン シーバー ユーザー ク ロ ッ ク を よ り 正確に示す よ う に
表 60 を更新。 表 62 の注記 8 お よ び FGTXRX の説明を更新。 表 70 の注記 2、 注記 3、 注記 4 を
更新。 表 71 に TUSRCCLKO を追加。
2013 年 11 月 27 日
2.6
文書全体に Kintex-7Q 防衛グ レー ド デバ イ ス の記載を追加。文書全体に -2M ス ピー ド グ レー ド
を追加。 「概要」 に 『7 シ リ ーズ FPGA 概要』 と 『防衛グ レー ド 7 シ リ ーズ FPGA 概要』 を参考
資料 と し て記載。 表 2 に、 ミ リ タ リ (M) デバ イ ス の ジ ャ ン ク シ ョ ン温度範囲 を 追加。 表 3 の
RIN_TERM の説明か ら コ マーシ ャ ル (C)、 イ ン ダ ス ト リ アル (I)、 拡張 (E) の記載を削除。 表 4 お
よ び表 5 の温度範囲を更新。 表 7 か ら 注記 1 と 2 を削除。 表 8 の TVCCO2VCCAUX の条件に TJ
= 125℃ を追加。表 14 を追加。表 41 の MMCM_FPFDMAX の説明を更新。表 42 の PLL_FPFDMAX
の説明を更新。 表 56 に RF パ ッ ケージ を追加。 表 71 に FDNACK を追加。
2014 年 2 月 7 日
2.7
ISE 14.7 お よ び Vivado 2013.4 に基づいて 「AC ス イ ッ チ特性」 を更新。 表 2 の注記 5 を更新
し 、 注記 6 を追加。 表 4 に注記 2 を追加。 表 5 に注記 2 を追加 し 、 注記 3 を更新。 表 20 に、
HSUL_12_F、 DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、
DIFF_MOBILE_DDR_S、 お よ び DIFF_MOBILE_DDR_F の規格 を追加 し 、 値 を更新。 表 21
に、HSUL_12_F、DIFF_HSUL_12_F、DIFF_HSUL_12_DCI_S、お よ び DIFF_HSUL_12_DCI_F
の 規 格 を 追 加 し 、 値 を 更 新。 表 35
で、 ソ フ ト ウ ェ ア の 動作 と 一致す る よ う に
FMAX_CAS_RF_DELAYED_WRITE の値を 478.27 か ら 478.24MHz に変更。 「デバ イ ス の Pin-to-Pin
出力パ ラ メ ー タ ーのガ イ ド ラ イ ン」 お よ び 「デバ イ ス の Pin-to-Pin 入力パ ラ メ ー タ ーのガ イ ド ラ
イ ン」 の導入の段落を削除。 表 70 の 「拡張温度におけ る ADC の精度」 セ ク シ ョ ンの タ イ ト ル
を更新。
2014 年 3 月 4 日
2.8
DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
表 4 の注記 2 お よ び表 5 の注記 2 を更新。表 15 の XQ7K325T お よ び XQ7K410T について -2、
-1 ス ピ ー ド グ レ ー ド を そ れ ぞ れ -2I、 -1I に 変更 し 、 XQ7K325T の ス ピ ー ド グ レ ー ド を
Preliminary か ら Production に変更。 表 16 の XQ7K325T -2/2L、 -1、 -1M、 (0.9V) -2L ス ピー
ド グ レー ド に Production 仕様の ソ フ ト ウ ェ ア を追加。表 19 の表 タ イ ト ルか ら FB を削除。表 20
お よ び表 21 か ら 注記を削除。 表 69 に注記 1 を追加。
japan.xilinx.com
67
Kintex-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2014 年 6 月 20 日
2.9
表 4 お よ び表 5 で、 カ ス タ マー通知 『7 シ リ ーズ FPGA お よ び Zynq-7000 AP SoC デー タ シー
ト のア ッ プデー ト : I/O ア ン ダーシ ュ ー ト 電圧』 (XCN14014) について注記 2 を更新。 表 15 で、
XQ7K410T の すべ て の ス ピ ー ド グ レ ー ド を Preliminary か ら Production へ変更。 表 16 の
XQ7K410T -2/-2L、 -1、 -1M、 (0.9V) -2L ス ピー ド グ レー ド に Production 仕様の ソ フ ト ウ ェ ア
を追加、 注記 2 を削除。 表 18 に注記 3 を追加。 表 29 で、 FIDELAYCTRL_REF に 400MH ｚ の
REFCLK 周波数を追加、 注記 1 に 400MHz の平均 タ ッ プ遅延を追加。 表 69 の注記 1 で、 Gen 2
に更新、 参照先 と し て 『7 Series FPGAs Integrated Block for PCI Express 製品ガ イ ド 』 (PG054)
を 追加。 表 71 で、 「USRCCLK 出力」 を 「STARTUPE2 ポー ト 」 に変更、 FCFGMCLK お よ び
FCFGMCLKTOL を追加。
2014 年 9 月 8 日
2.10
表 6 の注記 3 を更新。 「電源投入/切断シーケ ン ス」 で、 「記載 さ れてい る 以外に推奨 さ れ る 電源
シーケ ン ス は あ り ま せん。 」 の 1 文 を 追加。 「I/O 規格での調整計測方法」 を 追加。 表 43 で、
TICKOF の説明を更新 し 、 注記 2 を追加。 表 44 で、 TICKOFFAR の説明を更新 し 、 注記 2 を追加。
表 54 で、 DVPPOUT の値について 「最大」 列の 1000mV を 「最小」 列に移動、 VIN の 「DC パ
ラ メ ー タ ー」 列での説明を更新、 注記 2 を追加。 図 3 お よ び図 4 の中で、 「Peak-to-Peak」 と い
う 記載を追加。
2014 年 10 月 6 日
2.11
文書全体に -2LI (0.95V) ス ピー ド グ レー ド を追加。 文書全体で、 HP I/O バン ク のデ ィ ス ク リ プ
タ ー 「3.3V」 と HR I/O バ ン ク のデ ィ ス ク リ プ タ ー 「1.8V」 を 削除。 「概要」 を 更新。 表 2 の
VCCINT と VCCBRAM の説明に -2LI (0.95V) を追加。 表 16 で、 注記 1 を追加、 注記 2 を更新。
表 18 の注記 3 を更新。
2014 年 11 月 19 日
2.12
文書全体で -2L ス ピー ド グ レー ド を -2LE に置 き 換え。 表 2 の VCCINT と VCCBRAM の説明を
更新。
Vivado 2014.4 に基づいて 「AC ス イ ッ チ特性」 を更新。 表 14 で、 Vivado ツール バージ ョ ン を
1.12 に更新、VCCINT = 0.95V の行を追加。表 15 で、-2LI (0.95V) ス ピー ド グ レー ド を Advance
か ら Production へ変更。 表 16 で、 Vivado 2014.4 ツール バージ ョ ン を -2LI (0.95V) ス ピー ド
グ レー ド の列に追加、 注記を削除。 「Vivado ツールでの適切な ス ピー ド グ レー ド お よ び電圧の選
択」 を追加。 表 56 の ス ピー ド グ レー ド の見出 し を更新。 表 60 の注記 3 に -2LI (0.95V) ス ピー
ド グ レー ド を追加。 表 69 の注記 1 か ら PCI Express x8 Gen 2 動作に関す る 文を削除。
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DS182 (v2.12) 2014 年 11 月 19 日
Production 製品仕様
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68

スライド 1

職務経歴書

FPGA／ASICの新検証方式開発

直伝！残業まみれの自分に喝！トラブルシューティング

PowerPoint プレゼンテーション

磁気トルカ較正試験結果 - 有限会社QPS研究所

「PCI Express 光モジュールボード」の発表

ザイリンクス、All Programmable Artix