Cyclone V SoC開発キット・ユーザー・ガイド

Cyclone V SoC ????? ????????
Cyclone V SoC 開発キット
ユーザー・ガイド
101 Innovation Drive
San Jose, CA 95134
www.altera.com
UG-01135-1.1
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on any published information and before placing orders for products or services.
2013 年 11 月
Altera Corporation
ISO
9001:2008
Registered
Cyclone V SoC 開発キット
ユーザー・ガイド
目次
第 1 章このキットについて
キットの機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1
ご使用になる前に . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
ボードの点検 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–3
第 2 章ソフトウェアのインストール
Quartus II ウェブ・エディション・ソフトウェアのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
ライセンスに関して . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
アルテラ SoC EDS のインストール. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
開発キットのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
USB-Blaster II ドライバのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3
第 3 章開発ボードのセットアップ
ボードのセットアップ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1
スイッチおよびジャンパのファクトリ・デフォルト設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
MAX V CPLD のファクトリ設定への復元 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–6
CFI フラッシュ・デバイスのファクトリ・デフォルトへの復元. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–7
第 4 章ボード・アップデート・ポータル
ボード・アップデート・ポータル・ウェブページへの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1
第 5 章ボード・テスト・システム
ボード・テスト・システムのためのボードの準備. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2
ボード・テスト・システムの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2
ボード・テスト・システムの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–3
Configure メニュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–3
システム info タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–3
ボード情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–3
JTAG チェイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–4
GPIO タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–5
キャラクタ LCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–5
ユーザー DIP スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6
ユーザー LED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6
押しボタン・スイッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6
I2C タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6
EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–7
RTC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–7
DDR3 タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8
スタート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8
ストップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8
パフォーマンス・インジケータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8
エラー制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–9
書き込みおよび読み出しのアドレス数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–9
SDI ビデオ・タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–10
パターン・ジェネレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–11
HSMC タブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–13
スタート、ストップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–13
2013 年 11 月
Altera Corporation
Cyclone V SoC 開発キット
ユーザー・ガイド
目次
iv
XCVR、LVDS、CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–14
パワー・モニタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–15
U34 および U26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–16
コントロール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–17
クロック・コントロール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–17
シリアル・ポート・レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–18
fXTAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–18
ターゲット周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–18
デフォルト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–19
周波数設定の更新 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–19
Quartus II Programmer を使用した FPGA のコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–19
コンフィギュレーションの前に . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–19
FPGA のコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–19
Appendix A, フラッシュ・メモリのプログラミング
CFI フラッシュ・メモリ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CFI フラッシュ・メモリ・マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Quartus II Programmer を使用した CFI フラッシュのプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . .
.sof ファイルの .pof への変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
QSPI フラッシュ・メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Quartus II Programmer を使用した QSPI フラッシュのプログラミング . . . . . . . . . . . . . . . . . . . . . . . .
SD カード・メモリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SD カード・ブート・イメージのプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A–1
A–1
A–2
A–3
A–4
A–4
A–4
A–4
追加情報
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1
アルテラへのお問い合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1
表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Info–1
Cyclone V SoC 開発キット
ユーザー・ガイド
2013 年 11 月 Altera Corporation
1. このキットについて
Altera® Cyclone® V システム・オン・チップ（SoC）開発キットは、Cyclone V SoC デザ
インの開発に必要なハードウェアおよびソフトウェア双方を備えた完全な設計環境
です。
キットの機能
この項では、キットの内容を簡単に説明します。
f このキットの内容および特性の完全なリストについては、Cyclone V SoC 開発キット
のページを参照してください。
Cyclone V SoC 開発キットには以下のハードウェアが同梱されています。
■
Cyclone V 開発ボード —Cyclone V SoC 上で動作するハードウェア・デザインの開発
とプロトタイピングのための開発プラットフォームです。
f ボードのコンポーネントおよびインタフェースについて詳しくは、
Cyclone V SoC Development Board Reference Manual を参照してください。
2013 年 11 月
■
microSD フラッシュ・メモリ・カード。
■
デバッグ・ヘッダ・ブレークアウト・ボード高速メザニン・カード（HSMC）。
■
HSMC ループバック・ドーターカード。
■
パワー・サプライおよびケーブル — キットには次の付属品が含まれます。
■
日本 / アメリカ、ヨーロッパ、またはイギリスで使用可能な電源ユニットおよ
び AC アダプタ
■
USB ケーブル
■
イーサネット・ケーブル
■
SMB ケーブル
Altera Corporation
Cyclone V SoC 開発キット
1‒2
1 章：このキットについて
ご使用になる前に
ご使用になる前に
キットの使用、もしくはソフトウェアのインストールの前に、同梱の Quick Start
Guide に記載されている付属品がすべて揃っているかどうか、キットの内容の確認と
ボードの点検をしてください。付属品のいずれかが欠損している場合には、手順を
進める前にアルテラにお問い合わせください。
ボードの点検
各ボートを点検するために、以下のステップを実行します。
1. 導電性マットにボードを置き、ボードが輸送中に破損されていないことを確認し
ます。
c
適切な静電対策がなければ、ボードが損傷することがあります。
2. ボード上のすべてのコンポーネントが正しい位置にあり、欠損がないことを確認
します。
1
Cyclone V 開発ボードで用いる通常のアプリケーションにはヒート・シンクは必要あ
りません。しかし、厳しい状況下での使用、またはエンジニアリング・サンプル・
シリコンの使用に際しては、動作温度のガイドライン範囲内に収めるためにボード
に追加の冷却が必要になる場合があります。ボードは Dynatron V31G を含むさまざま
なヒート・シンクに対応するための 2 つの穴を FPGA の近くに備えています。アプリ
ケーションが追加の冷却を必要とするかどうかを判断するために、消費電力と温度
のモデル化を行います。ボードおよび FPGA 電力のリアルタイムでの測定について、
詳しくは 5–15 ページの「パワー・モニタ」を参照してください。
f 消費電力および温度のモデル化について詳しくは、AN 358: Thermal
Management for FPGAs を参照してください。
Cyclone V SoC 開発キット
ユーザー・ガイド
2013 年 11 月 Altera Corporation
1 章：このキットについて
参考資料
1‒3
参考資料
表 1–1 のリンクを使用して、アルテラのウェブサイトでその他の関連情報をチェッ
クすることができます。
表 1‒1. 関連リンクおよび関連資料
アルテラ・ウェブサイト
2013 年 11 月
インフォメーション
Cyclone V SoC 開発キット
最新のボード・デザイン・ファイル、リファ
レンス・デザイン、Windows および Linux への
キットのインストール。
RocketBoards.org
アルテラおよびパートナーの SoC 開発キット
を含む SoC 開発を対象にした、関連デザイン
や関連資料をサポートしているオープン・
ソース・コミュニティ・ウェブサイト。
デュアルコア ARM Cortex-A9 MPCore
プロセッサ
Getting Started for Software Developers
デュアル・コア ARM Cortex-A9 MPCore プロ
セッサについて。
Cyclone V SoC Development Kit Hardware
Developer Resource Center
開発キットでの SoC ハードウェア・デザイン
開発。
Altera SoC Embedded Design Suite User
Guide
SoC の EDS と ARM DS-5 のインストール。プリ
ローダー・ユーザー・ガイド。ハード・プロ
セッサ・システム（HPS）フラッシュ・プログ
ラマ。ベア・メタルおよび Linux コンパイラ。
Yocto プラグイン。デバッグ。
GSRD User Manual
ゴールデン・システム・リファレンス・デザ
イン（GSRD）における、AXI ブリッジ・イン
タフェースを経由した HPS から FPGA ロジック
への通信のための、HPS 機能と性能について
の詳しい説明。
Cyclone V SoC Development Board
Reference Manual
開発ボードに関する完全な情報。
すべてのドーターカード
購入可能な追加のドーターカードについて。
オンライン資料 : Cyclone V デバイス
Cyclone V デバイスの関連資料。
FPGA および CPLD デバイスの購入
eStore からのデバイス購入。
Capture CIS Symbols
Cyclone V OrCAD のシンボル。
アルテラと Altera Embedded Alliance
パートナーのプロセッサ
NiosII 32 ビット・エンベデッド・プロセッサ・
ソリューション。
Altera Corporation
Cyclone V SoC のためのソフトウェア開発。
Cyclone V SoC 開発キット
ユーザー・ガイド
1‒4
Cyclone V SoC 開発キット
ユーザー・ガイド
1 章：このキットについて
参考資料
2013 年 11 月 Altera Corporation
2. ソフトウェアのインストール
この章では、次のソフトウェアのインストール方法を説明します。
1
■
Quartus II ウェブ・エディション・ソフトウェア（オプション）
■
アルテラ SoC エンベデッド開発スイート（EDS）
■
Cyclone V SoC 開発キット・ソフトウェア
■
オンボード USB-Blaster™ II ドライバ
FPGA デザインを開発する必要がない場合は Quartus II ソフトウェアのダウンロードは
不要です。たとえば、SoC HPS 用のソフトウェアのみを記述する必要がある場合な
どです。SoC EDS ソフトウェアとともに USB-II Blaster ドライバをインストールする
ことで、開発キットの JTAG プログラミング環境が提供されます。
Quartus II ウェブ・エディション・ソフトウェアのインストール
以下のステップを実行します。
1. Quartus II ウェブ・エディション・ソフトウェアを、アルテラ・ウェブサイトの
Quartus II ソフトウェア・ウェブ・エディションのページからダウンロードします。
あるいは、アルテラ・ウェブサイトのアルテラソフトウェア＆ IP DVD リクエス
トフォームのページから DVD をリクエストすることも可能です。
2. Quartus II ウェブ・エディション・ソフトウェアのインストーラを起動します。
3. 画面の案内に従ってインストール・プロセスを完了します。
f ウェブ・エディションの性能および機能のリストについては、Detailed Comparison
sheet を参照してください。
f Quartus II ソフトウェアのインストール時に問題が発生する場合は、アルテラ・ソフ
トウェアのインストールおよびライセンスのマニュアルを参照してください。
ライセンスに関して
Quartus II ウェブ・エディションのソフトウェアはライセンス・フリーであり、
Cyclone V デバイスをサポートするためのライセンスの追加を必要としません。必要
なライセンスを取得すると、このキットを Quartus II サブスクリプション・エディ
ション・ソフトウェアと連携して動作させることができます。サブスクリプション
の購入については、アルテラの販売代理店にお問い合わせください。
2013 年 11 月
Altera Corporation
Cyclone V SoC 開発キット
ユーザー・ガイド
2‒2
2 章：ソフトウェアのインストール
アルテラ SoC EDS のインストール
アルテラ SoC EDS のインストール
アルテラ SoC EDS は、アルテラの SoC デバイスでのエンベデッド・ソフトウェア開
発のための包括的なツール・スイートです。アルテラ SoC EDS には、以下が含まれ
ています。
■
開発ツール
■
ユーティリティ・プログラム
■
ランタイム・ソフトウェア
■
ファームウェアおよびアプリケーション・ソフトウェア開発を可能にするアプリ
ケーション例
SoC EDS にはアルテラが独占的に提供している ARM Development Studio™ 5 (DS-5™)
Altera Edition ツールキットが含まれています。ARM DS-5 は、FPGA 適応性と最先端の
マルチコア・デバッグ能力を兼ね備えています。アルテラの SignalTap™ II ロジック・
アナライザを使用することで、エンベデッド・ソフトウェアの設計者は、フルチッ
プの可視性と操作性を得ることができます
f SoC ED デザイン・スイートをインストールする手順については、Altera SoC Embedded
Design Suite User Guide を参照してください。
開発キットのインストール
以下のステップを実行します。
1. アルテラ・ウェブサイトの Cyclone V SoC 開発キットのページから、Cyclone V SoC 開
発キット・インストーラをダウンロードします。あるいは、アルテラ・ウェブサイ
トの Altera Kit Installations DVD Request Form から開発キット DVD をリクエストすること
も可能です。
2. Cyclone V SoC 開発キットを起動します。
3. Quartus II ソフトウェアのインストール・ディレクトリの下のインストール・ディレ
クトリを選択します。画面の案内に従ってインストール・プロセスを完了します。
4. 最新の問題およびリリース・ノートについて、このキットがインストールされた
ルート・ディレクトリ内に存在する readme.txt で確認することをアルテラは推奨
します。
Cyclone V SoC 開発キット
ユーザー・ガイド
2013 年 11 月 Altera Corporation
2 章：ソフトウェアのインストール
USB-Blaster II ドライバのインストール
2‒3
図 2–1 に示す Cyclone V SoC 開発キットのディレクトリ構造をインストール・プログ
ラムが作成します。
図 2‒1. Cyclone V SoC 開発キットインストール・ディレクトリ構造 (1)
<install dir>
The default Windows installation directory is C:\altera\<version>\.
kits
cycloneVGX_5cgxfc7df31_fpga
board_design_files
demos
documents
examples
factory_recovery
図 2–1：注
(1) 初期リリースのバージョンでは、ディレクトリ名に若干の違いがある場合があります。
表 2–1 に、ファイル・ディレクトリ名およびその内容をリストします。
表 2‒1. インストール・ディレクトリの内容
ディレクトリ名
内容の説明
board_design_files
回路図、レイアウト、アセンブリ、ボード設計の BOM（bill of material）ファイルが
入っています。これらのファイルを新しいプロトタイプ・ボードのデザインの出発点
として使用します。
demos
入手可能なアプリケーションのデモンストレーションが入っています。
documents
キットの関連資料入っています。
examples
Cyclone V SoC 開発キット用のサンプル・デザイン・ファイルが入っています。
factory_recovery
出荷前にボードをプログラミングした元データが入っています。ボードをオリジナ
ル・ファクトリ・コンテンツに復元するために、このデータを使用します。
USB-Blaster II ドライバのインストール
Cyclone V 開発ボードは FPGA をプログラミングするための内蔵の USB-Blaster 回路を
備えています。しかし、ホスト・コンピュータとボードが通信するためには、オン
ボード USB-Blaster II のドライバをホスト・コンピュータにインストールする必要が
あります。
f オペレーティング・システム用のオンボード USB-Blaster II ドライバのインストール手
順はアルテラのウェブサイトから入手可能です。アルテラ・ウェブサイトのアルテ
ラ・プログラミング・ケーブル・ドライバー情報ページにある表の項目から適合す
るコンフィギュレーションのリンクをクリックし、案内にアクセスしてください。
f USB-Blaster II のコンフィギュレーションについて詳しくは、On-Board USB-Blaster II を
参照してください。
2013 年 11 月
Altera Corporation
Cyclone V SoC 開発キット
ユーザー・ガイド
2‒4
Cyclone V SoC 開発キット
ユーザー・ガイド
2 章：ソフトウェアのインストール
USB-Blaster II ドライバのインストール
2013 年 11 月 Altera Corporation
3. 開発ボードのセットアップ
この章では、Cyclone V SoC 開発ボードを設定する方法、およびデフォルト・セッ
ティングに復元する方法について説明します。
ボードのセットアップ
ボートの準備のために、以下のステップを実行します。
1. 開発ボードは、キットのデザイン例をサポートするためにボード・スイッチをあ
らかじめ設定した状態で出荷されます。ボードの現在の設定がデフォルト設定と
異なると感じたら、手順を進める前に 3–2 ページの「スイッチおよびジャンパの
ファクトリ・デフォルト設定」の案内に従って、ボードをファクトリ・セッティ
ングに戻します。
開発ボードには、ゴールデン・システム・リファレンス・デザインのバイナリを
格納した microSD カードが同梱されています。
この microSD カードには、以下も含まれています。
■
ハードウェア・リファレンス・デザインの FPGA イメージ、Raw Binary File
（.rbf）ファイル
■
HPS イメージ・プリローダー U-Boot および Linux イメージ
■
ファイル・システムおよびソフトウェア例
2. 同梱のノートパソコン用電源ユニットをボード上の J22 に接続し、開発ボードに
電源を投入します。
c
電源は必ず指定されたものを使用してください。オンボード・レギュレー
タは供給電源の電圧が高すぎると破損することがあります。また、低すぎ
る電圧ではボードに供給する電力が不十分になります。
あるいは、PC からの ATX 電源を使用するために、開発ボードの J20 へ供給する
4 ピン出力を接続します。
c
ボードに接続する際には ATX 電源がオフになっていることを確認してくだ
さい。ホット・スワップはサポートしていませんので、ボードのパワー・
サプライやそれに接続しているデバイスを破損する恐れがあります。
コンフィギュレーションが完了すると Config Done LED (D38) が点灯し、Cyclone V デ
バイスが正常にコンフィギュレーションされたことを示します。
2013 年 11 月
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Cyclone V SoC 開発キット
ユーザー・ガイド
3 章：開発ボードのセットアップ
スイッチおよびジャンパのファクトリ・デフォルト設定
3–2
スイッチおよびジャンパのファクトリ・デフォルト設定
この項では Cyclone V SoC 開発ボードのファクトリ・セッティングを示します
（図 3–1）
。これらの設定は、ボード・アップデート・ポータルおよびゴールデン・シ
ステム・リファレンス・デザインを適切に作動させるためのものです。
1
SD カード、MAX V システム・コントローラ、および CFI（common flash interface）フ
ラッシュは、あらかじめファクトリ・デフォルト・ファイルをプログラミングされ
ています。詳しくは、Appendix A, フラッシュ・メモリのプログラミングを参照して
ください。
ON
01234
SW1
ON
SW3
3210 3210
1 2 3 4 5 6 7 8
SECURITY
FACT LOAD
Si570
CLK125A
ON
SW2
1 2 3 4
図 3‒1. スイッチの位置およびデフォルト設定
1 2 3 4 5 6
FPGA
HPS
SW4
ON
9V
1 2 3 4
HPS
FPGA
HSMC
MAX
JTAG ENABLE
MSEL
J5
JTAG
HPS SEL
J6
JTAG
SEL
J7
OSC1_CLK_SEL
J13
JTAG_MIC_SEL
J16
J26
J27
CLKSEL0
CLKSEL1
J28
J29
BOOTSEL0 BOOTSEL1
J30
BOOTSEL2
SPI
I2C
J31
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ユーザー・ガイド
2013 年 11 月 Altera Corporation
3 章：開発ボードのセットアップ
スイッチおよびジャンパのファクトリ・デフォルト設定
3–3
スイッチをファクトリ・デフォルト設定に復元するために、以下のステップを実行
します。
1. DIP スイッチ・バンク（SW2）を表 3–1 および図 3–1 と一致するように設定します。
次の表で ON とは、図 3–1 に示すボードの向きに対してスイッチが左よりになっ
ていることを指します。
表 3‒1. SW2 DIP スイッチの設定
スイッチ
ボード
ラベル
デフォルト
ポジション
機能
スイッチ 1 には、次のオプションがあります。
■
1
CLK125A
■
ON（0）= オンボード・オシレータをディセー
ブルします。
OFF
OFF（1）= オンボード・オシレータをイネーブ
ルします。
スイッチ 2 には、次のオプションがあります。
■
2
Si570
■
ON（0）= オンボード・プログラマブル・オシ
レータをイネーブルします。
ON
OFF（1）= オンボード・プログラマブル・オシ
レータをディセーブルします。
スイッチ 3 には、次のオプションがあります。
■
3
FACT LOAD
■
ON（0）= 電源投入時に 0x20000 から始まる
ファクトリ・デザインをロードします。
OFF
OFF（1）=PFL（parallel flash loader）をディセー
ブルします。
スイッチ 4 には、次のオプションがあります。
■
4
Security
■
2013 年 11 月
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ON（0）= 電源投入時にオンボード USB
Blaster II は FACTORY コマンドを送信します。
OFF
OFF（1）= 電源投入時にオンボード USB
Blaster II は FACTORY コマンドを送信しません。
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3 章：開発ボードのセットアップ
スイッチおよびジャンパのファクトリ・デフォルト設定
3–4
2. DIP スイッチ・バンク（SW3）を表 3–2 および図 3–1 と一致するように設定します。
次の表での up および down は、図 3–1 に示すボードの向きに対してのスイッチの
位置を指します。
重要：MSEL ピンはデフォルト設定ですべてゼロ（ON）に設定され、高速パッシ
ブ・パラレル 16 倍モードになります。MAX V および CFI フラッシュからの電源投
入時のコンフィギュレーションでは、MAX V デザインが
<install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\max5 ディレクトリにあるデ
ザインで使用するものと同一のモードを使用するようにしてください。
表 3‒2. SW3 DIP スイッチの設定
スイッチ
ボード
ラベル
デフォルト
ポジション
機能
スイッチ 1 には、次のオプションがあります。
1
MSEL0
■
ON（up）=MSEL0 は 0 です。
■
OFF（down）=MSEL0 は 1 です。
ON
スイッチ 2 には、次のオプションがあります。
2
MSEL1
■
ON（up）=MSEL1 は 0 です。
■
OFF（down）=MSEL1 は 1 です。
ON
スイッチ 3 には、次のオプションがあります。
3
MSEL2
■
ON（up）=MSEL2 は 0 です。
■
OFF（down）=MSEL2 は 1 です。
ON
スイッチ 4 には、次のオプションがあります。
4
MSEL3
■
ON（up）=MSEL3 は 0 です。
■
OFF（down）=MSEL3 は 1 です。
ON
スイッチ 5 には、次のオプションがあります。
5
MSEL4
■
ON（up）=MSEL4 は 0 です。
■
OFF（down）=MSEL4 は 1 です。
ON
3. DIP スイッチ・バンク（SW4）を表 3–3 および図 3–1 と一致するように設定します。
次の表での up および down は、図 3–1 に示すボードの向きに対してのスイッチの
位置を指します。
表 3‒3. SW4 JTAG DIP スイッチの設定 ( その１ )
スイッチ
1
2
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ボード
ラベル
HPS
FPGA
デフォルト
ポジション
機能
■
ON（up）=HPS を JTAG チェィンに含みません。
■
OFF（down）=HPS を JTAG チェィンに含みます。
■
ON（up）=FPGA を JTAG チェィンに含みません。
■
OFF（down）=FPGA を JTAG チェィンに含みます。
OFF
OFF
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3 章：開発ボードのセットアップ
スイッチおよびジャンパのファクトリ・デフォルト設定
3–5
表 3‒3. SW4 JTAG DIP スイッチの設定 ( その２ )
スイッチ
3
4
ボード
ラベル
デフォルト
ポジション
機能
■
ON（up）=HSMC コネクタを JTAG チェィンに含
みません。
■
OFF（down）=HSMC コネクタを JTAG チェィン
に含みます
■
ON（up）=MAX V システム・コントローラを
JTAG チェィンに含みません。
■
OFF（down）=MAX V システム・コントローラ
を JTAG チェィンに含みます。
HSMC
MAX
ON
OFF
4. 次のジャンパ・ブロックを表 3–4 および図 3–1 と一致するように設定します。
表 3‒4. ジャンパのデフォルト設定
ボード・リ
ファレンス
ボード
ラベル
■
J5
J6
J7
J13
J16
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デフォルト
ポジション
説明
9V
SHORT：生産時の高速書き込み用、CFI フ
ラッシュ・メモリ・デバイスの 9 V 電源
駆動設定です。
■
OPEN：デフォルトの 3 V 電源から CFI フ
ラッシュ・メモリを駆動します。
■
SHORT：オンボード USB Blaster II の JTAG マ
スタから HPS を制御します。
■
OPEN：DSTREAM または Lauterbach プログ
ラミング・ケーブルなどのような、
MICTOR ベースの JTAG マスタから HSP を
制御します。また、このモードではオン
ボード USB Blaster II による HPS JTAG 入力
ポートの駆動を取り消すために、SW4.1
も ON に設定します。
JTAG HPS SEL
OPEN
SHORT
■
SHORT：USB Blaster II が JTAG チェインの
ソースです。
■
OPEN：Mictor が JTAG チェインのソースです。
■
SHORT：25MHz のオンボードクロックを選
択します。
SHORT
■
OPEN：SMA を選択します。
■
SHORT：JTAG チェインで駆動される HPS へ
の JTAG TRST 入力です。
■
OPEN：MICTOR で駆動される HPS への JTAG
TRST 入力です。
JTAG SEL
OSC1_CLK_SEL
JTAG MIC SEL
SHORT
OPEN
J26
CLKSEL0
HPS のクロック設定を選択します。（ 1 ）
2-3 ピンを
SHORT
J27
CLKSEL1
HPS のクロック設定を選択します。（ 1 ）
2-3 ピンを
SHORT
J28
BOOTSEL0
HPS のブート・モードとソースを選択しま
す。（ 1 ）
1-2 ピンを
SHORT
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3 章：開発ボードのセットアップ
MAX V CPLD のファクトリ設定への復元
3–6
表 3‒4. ジャンパのデフォルト設定 (Continued)
ボード・リ
ファレンス
ボード
ラベル
デフォルト
ポジション
説明
J29
BOOTSEL1
HPS のブート・モードとソースを選択しま
す。（ 1 ）
2-3 ピンを
SHORT
J30
BOOTSEL2
HPS のブート・モードとソースを選択しま
す。（ 1 ）
1-2 ピンを
SHORT
J31
■
SHORT：J32 を介しての HPS から Linear Tech
ドーターカード・インタフェースへの SPI
バス・アクセスを選択します。
■
OPEN：J32 を介しての HPS から Linear Tech
ドーターカード・インタフェースへの I2C
バス・アクセスを選択します。(2)
SPI I2C
OPEN
表 3–4：注
(1) 詳しくは、Cyclone V Device Handbook を参照してください。
(2) リビジョン D およびそれ以降のボードでは、この接続は HPS GPI の F16 ピンによりソフトウェア制
御されます。
FPGA ボード設定について詳しくは、Cyclone V SoC Development Board Reference Manual
を参照してください。
MAX V CPLD のファクトリ設定への復元
この項では、開発ボード上の MAX V CPLD をオリジナルのファクトリ・コンテンツに
復元する方法について説明します。Nios II EDS がインストールされていることを確
認し、以下のステップを実行します。
1. ボードのスイッチを 3–2 ページの「スイッチおよびジャンパのファクトリ・デ
フォルト設定」のファクトリ・デフォルト設定にセットします。
1
DIP スイッチ SW4.4 により MAX V デバイスを JTAG チェインに含めます。
2. Quartus II Programmer を起動します。
3. Auto Detect をクリックします。
4. Add File をクリックし、<install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory_recovery
\max<no_ver>.pof を選択します。
5. 追加したファイルの Program/Configure オプションをオンにします。
6. Start をクリックして、選択したコンフィギュレーション・ファイルを MAX V
CPLD にダウンロードします。プログレス・バーが 100％に達するとコンフィギュ
レーションは完了です。
f アルテラ・ウェブサイトの Cyclone V SoC 開発キットのページを参照して、最新の
ファクトリ・リストア・ファイルと製品情報を確認してください。
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ユーザー・ガイド
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3 章：開発ボードのセットアップ
CFI フラッシュ・デバイスのファクトリ・デフォルトへの復元
3–7
CFI フラッシュ・デバイスのファクトリ・デフォルトへの復元
Quartus II Programmer でフラッシュ・デバイスにファクトリ・イメージをプログラミ
ングするには、以下のステップを実行します。
1. Quartus II ソフトウェアの Tools メニューで、Programmer をクリックします。
2. Programmer ウィンドウで Auto-Detect をクリックします。
1
USB Blaster やボードのエンベデッド USB Blaster II が Hardware Setup の隣にリ
ストされていない場合は、2–3 ページの「USB-Blaster II ドライバのインス
トール」を参照してください。
3. Add File をクリックし、<install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory_recovery
\max2_PFL_writer.pof を開きます。
4. .pof ファイルの Program/Configure オプションをオンにします。
5. Start をクリックして、選択したコンフィギュレーション・ファイルを MAX V
CPLD にダウンロードします。プログレス・バーが 100％に達するとコンフィギュ
レーションは完了です。
6. Auto Detect をクリックします。メインウィンドウに、MAX V の下に配置されたフ
ラッシュ・デバイスが表示されます。
7. デバイス・チェイン・ペインのフラッシュ・デバイスのアイコンをダブル・ク
リックし、Device’s Properties ダイアログ・ボックスを表示します。
8. フラッシュ・イメージ .pof ファイル：<install dir>\kits\cycloneVSX_5csxfc6df31_soc
\factory_recovery\output_file.pof を選択します。
9. フラッシュ・イメージ .pof が Quartus II Programmer の下に配置されると、Page_1
および Option Bits がオンにします。（Page_0 は GSRD ファクトリ・デザインのた
めに予約されています）。
10. Start をクリックします。
11. フラッシュ書き込み処理の完了後にボードの電源を再投入し、処理が正常に完了
したことを示す MAX CONF DONE LED が点灯することを確認します。
12. アルテラは、フラッシュの書き込みが完了した後、Max V System Controller をファ
クトリ・デザインに復帰することを推奨します。そのためには Max V を
<install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory_recovery\max<version>.pof でプロ
グラミングします。詳しくは、3–6 ページの「MAX V CPLD のファクトリ設定への
復元」を参照してください。
1
フラッシュ・ライター・バージョンは SEL 2、1、0 LED の点滅を行い、また、パ
ワー・モニタ、クロック・コントロール、その他のロジック機能はサポートしてい
ません。フラッシュ・ライターはフラッシュのプログラミングにのみ使用します。
f アルテラ・ウェブサイトの Cyclone V SoC 開発キットのページを参照して、この製品
の最新のファクトリ・リストア・ファイルと製品情報を確認してください。
2013 年 11 月
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3–8
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3 章：開発ボードのセットアップ
CFI フラッシュ・デバイスのファクトリ・デフォルトへの復元
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4. ボード・アップデート・ポータル
アルテラ・ウェブサイトのボード・アップデート・ポータル・ウェブページは、実
用的な情報へのリンクを提供しています。次に示すようなボード・インタラクトの
ために、このウェブページを利用します。
■
LED の点滅
■
LCD へのテキスト・メッセージの書き込み
■
ボードの写真にカーソルを合わせて機能を表示させる
ボード・アップデート・ポータル・ウェブページは、ボード上の HPS 上で動作する
ウェブ・サーバー・アプリケーションによって提供されます。
ボード・アップデート・ポータル・ウェブページへの接続
次のセットアップおよびインストールが必要です。
■
DHCP が有効なネットワーク上で動作するイーサネット・ポートに接続している
PC。
■
ボードと同じネットワークに接続され、個別に動作するイーサネット・ポート。
■
キットに同梱されたイーサネット・ケーブルと電源ケーブル。
ボード・アップデート・ポータル・ウェブページに接続するには、次のステップを
実行します。
1. CSEL ジャンパと BSEL ジャンパ（3–5 ページの表 3–4）および DIP スイッチ
SW2.3（3–3 ページの表 3–1）をファクトリ・デフォルト・ポジションにしておき
ます。
2. イーサネットケーブルを、ボード左上の HPS イーサネットコネクタ（J2）から
LAN に接続します。
3. ボードに電源を投入します。ボードが LAN のゲートウェイ・ルータに接続し、IP
アドレスを取得し、それを LCD に表示します。IP アドレスを取得できなかった際
には LCD は No IP obtained と表示します。システムが起動すると、LCD は Hello
Tim と表示します。
LCD が No IP obtained と表示した際には、システムは部分的に起動していますが
イーサネットにアクセスをしていません。No IP obtained メッセージが表示された
場合には、ターミナル・ウィンドウを通じて Linux システムにアクセスするため
に、USB バーチャル COM ポート・ドライバをインストールすることをアルテラ
は推奨します。
f 詳しくは、RocketBoards.org の Linux Getting Started で Configuring Serial
Connection のセクションを参照してください。
2013 年 11 月
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4 章：ボード・アップデート・ポータル
ボード・アップデート・ポータル・ウェブページへの接続
4–2
1
この手順においてボードの接続および IP アドレスの取得が失敗する場合に
は、いくつかの理由が考えられます。
■
ポートがアクティブになっていない、またはケーブルが接続されていない。
■
DHCP サーバーがない。
■
DHCP サーバのアドレスが不足している。
■
MAC アドレス・フィルタリングなどのセキュリティ・フィルタにより、
DHCP サーバからボードへの応答が許可されない。
4. 同じネットワークに接続された PC 上でウェブ・ブラウザを起動し、ブラウザの
アドレスバーに、LCD に表示された IP アドレスを入力します。ボード・アップ
デート・ポータル・ウエブページがブラウザに表示されます。
1
ボード・アップデート・ポータル・ウェブページ上の Cyclone V SoC 開発キッ
トをクリックしすると、関連資料のアップデート、および追加の新しいデ
ザインのためにキットのホーム・ページにアクセスすることができます。
f アルテラ・ウェブサイトの Cyclone V SoC 開発キットのページに直接アクセスして、
キットのソフトウェアが最新かどうかを確認することもできます。
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5. ボード・テスト・システム
開発キットには、ボード・テスト・システム（BTS）アプリケーションおよび関連デ
ザイン例が含まれています。BTS は、機能設定を変更し、結果を観察するための使
いやすいインタフェースを提供します。BTS を使用して、ボードのコンポーネント
のテスト、機能パラメータの変更、パフォーマンスの観測、および電力使用量の測
定が可能です。（BTS の使用中は、テストする機能性に対して適切なテスト・デザイ
ンで FPGA を適宜リコンフィギュレーションします。）
BTS をインストールするには、2–2 ページの「開発キットのインストール」のステッ
プを実行します。
ボード・テスト・システム GUI は Cyclone V デバイスで処理するテスト・デザインと
JTAG バスを介して通信します。図 5–1 に、ファクトリ・コンフィギュレーションさ
れたボードの GUI トップページを示します。
1
ボードの写真上で、それぞれのタブに対応するコンポーネントを囲む黄色のハイラ
イトを探してください。
図 5‒1. ボード・テスト・システムのグラフィカル・ユーザー・インタフェース
2013 年 11 月
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5 章：ボード・テスト・システム
ボード・テスト・システムのためのボードの準備
5–2
ボードの主要な機能をテストするために、いくつかのデザインが提供されています。
各デザインは 1 つ以上のアプリケーションのタブのデータを提供します。各タブに
対して FPGA にダウンロードするための適切なデザインを Configure メニューが識別
します。
FPGA の正常なコンフィギュレーション後、ボードの機能に関連する動作を試してみ
るために適切なタブが表示されます。
Power Monitor ボタンは、ボードの電力情報をリアルタイムで測定および報告をする、
パワー・モニタ・アプリケーションを起動します。アプリケーションは、MAX II デ
バイスと JTAG バスを介して通信するので、ユーザー設計回路を含む、FPGA 内のす
べてのデザインの電力を測定することができます。
1
ボード・テスト・システムおよびパワー・モニタは、Nios II デバッガおよび
SignalTap® II エンベデッド・ロジック・アナライザのような他のアプリケーションと
JTAG バスを共有しています。Quartus II Programmer が JTAG バスの帯域幅の大部分を
使用しているために、JTAG バスを使用している他のアプリケーションがタイム・ア
ウトすることがあります。Quartus II Programmer を使用する FPGA をリコンフィギュ
レーションする前には、必ず他のアプリケーションを閉じてください。
ボード・テスト・システムのためのボードの準備
ボードの電源を切った状態で、次のステップを実行します。
1. 付属の USB ケーブルを、J37（USB-Blaster II インタフェース）からホスト・コン
ピュータの USB ポートに接続します。
2. 開発ボードのスイッチとジャンパを 3–2 ページから始まる「スイッチおよびジャ
ンパのファクトリ・デフォルト設定」の項に示すデフォルト位置に設定しておき
ます。
f ボードの DIP スイッチおよびジャンパの設定について詳しくは、
Cyclone V SoC Development Board Reference Manual を参照してください。
c
動作の安定性を確実にするために、デモンストレーション・アプリケー
ションの動作中は、USB ケーブルの接続およびボードへの通電を保ってく
ださい。USB ケーブルの接続およびボードの通電なしには、アプリケー
ションは正常に動作できません。
ボード・テスト・システムの実行
<install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\board_test_system ディレクトリ
に移動し、BoardTestSystem.exe アプリケーションを実行します。
1
Windows では、Start > All Programs > Altera > Cyclone V SoC Development Kit <version> >
Board Test System からも BTS を実行できます。
GUI が起動し、FPGA で動作しているデザインに対応したアプリケーション・タブを
表示します。ボードは、通常の場合 BTS デザインを事前にプログラミングされてい
ません。次の項で説明する Configure メニューを使用して、BTS デザインをロードす
る必要があります。
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–3
ボード・テスト・システムの使用
この項では、BTS の各コントロールについて説明します。
Conﬁgure メニュー
Configure メニューを使用して、デザインを選択します。様々なボードの機能を、メ
ニューの各デザイン例に対応する 1 つ以上のアプリケーション・タブでテストしま
す。たとえば、Configure with GPIO Design を選択した場合、System Info、GPIO、およ
び I2C のタブがアクティブになります。
図 5‒2. Conﬁgure メニュー
システム info タブ
System info タブは、ボードの現在のコンフィギュレーションを示します。5–1 ページ
の図 5–1 に、System info タブを示しています。タブには、MAX V レジスタ、JTAG
チェイン、ボードの MAC アドレス、フラッシュ・メモリ・マップ、および、ボード
に保存されているその他の項目の内容が表示されます。
以下の項で、System info タブのコントロールについて説明します。
ボード情報
Board information コントロールは、ボードのスタティックな情報を表示します。
2013 年 11 月
■
Board Name— ボードの正式名称を示します。
■
Board P/N— ボードのパート・ナンバーを示します。
■
Serial number— ボードのシリアル・ナンバーを示します。
■
Factory test version— 現在ボード上で動作しているボード・テスト・システムの
バージョンを示します。
■
MAC1— ボードの ENET1 10/100 ポートの MAC アドレスを示します。
■
MAC2— ボードの ENET2 10/100 ポートの MAC アドレスを示します。
■
HPS MAC1— ボードの HPS 10/100/1000 イーサーネット・ポートの MAC アドレスを示
します。
■
MAX V ver— 現在ボード上で実行されている MAX V コードのバージョンを示しま
す。MAX V コードは <install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples ディレク
トリ内に存在しています。コードの最新リビジョンは、アルテラ・ウェブサイト
の Cyclone V SoC 開発キットのページから入手することができます。
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–4
JTAG チェイン
JTAG chain コントロールは、現在の JTAG チェイン内のすべてのデバイスを示しま
す。Cyclone V デバイスは常にチェインの先頭のデバイスです。JTAG チェインは通
常、On-Board USB-Blaster II がマスタになっています。
1
外部 USB-Blaster ケーブルを JTAG ヘッダ（J23）に接続した場合は、On-Board USBBlaster II はディセーブルされます。
1
JTAG DIP スイッチ・バンク (SW4) によりチェインのインタフェースを選択します。設
定について詳しくは、3–5 ページの表 3–4 を参照してください。
f JTAG チェインについて詳しくは、Cyclone V SoC Development Board Reference Manual. を
参照してください。USB-Blaster II のコンフィギュレーションについて詳しくは、OnBoard USB-Blaster II を参照してください。
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–5
GPIO タブ
GPIO タブでは、ボード上のすべての汎用ユーザー I/O コンポーネントとインタラク
トすることができます。キャラクタ LCD への書き込み、DIP スイッチ設定の表示、
LED の点滅操作、およびプッシュ・ボタン押下の検出が可能です。図 5–3 に、GPIO
タブを示します。
図 5‒3. GPIO タブ
以下の項で、GPIO タブのコントロールについて説明します。
キャラクタ LCD
Character LCD コントロールを使用して、ボード上のキャラクタ LCD に文字列を表示
することができます。テキスト・ボックスにテキストを入力し Display をクリックし
ます。
1
2013 年 11 月
各行で表示限界の 16 文字を超過した場合、警告メッセージが表示されます。
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–6
ユーザー DIP スイッチ
表示専用の User DIP switch コントロールは、ユーザー DIP スイッチ・バンク内のス
イッチの現在の位置を表示します。ボード上のスイッチを切り替えると、それに応
じてグラフィック表示が変化することが確認できます。
ユーザー LED
User LED コントロールは、ユーザー LED の現在の状態を表示します。LED のグラ
フィック表示をクリックすると、ボードの LED が点灯または消灯します。ALL をク
リックすると、すべてのユーザー LED が一度に点灯または消灯します。
押しボタン・スイッチ
表示専用の Push Button switches コントロールは、ボードのユーザー・プッシュ・ボ
タンの現在の状態を表示します。ボード上のプッシュ・ボタンを押すと、それに応
じてグラフィック表示が変化することが確認できます。
I2C タブ
I2C タブでは、開発ボードの U28 に位置する I2C EEPROM に 1 キロビット（Kb）の読
み出しおよび書き込みをすることができます。図 5–4 に、I2C タブを示します。
図 5‒4. I2C タブ
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–7
以下の項で、I2C タブのコントロールについて説明します。
EEPROM
シリアル I2C EEPROM は 32K ビットです。
■
Start Address—0x0
■
Range—0x1000
■
Read—I2C EEPROM からデータを読み出します。
f EEPROM について詳しくは、Cyclone V SoC Development Board Reference Manual を参照し
てください。
RTC
リアル・タイム・クロック。
2013 年 11 月
■
Current Time—Read をクリックすると、RTC メモリに格納されている現在時刻を表
示します。自動更新はされません。
■
System Time—PC からの現在時刻を表示します。自動更新されます。
■
Read— ボード上の RTC デバイスから時刻を読み出します。
■
Write System Time to RTC— ボード上の RTC デバイスに時刻を書き込みます。
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–8
DDR3 タブ
DDR3 タブでは、ボード上の DDR3 メモリに読み出しおよび書き込みをすることがで
きます。図 5–5 に、DDR3 タブを示します。
図 5‒5. DDR3 タブ
以下の項で、DDR3 タブのコントロールについて説明します。
スタート
Start コントロールは、DDR3 メモリ・トランザクションのパフォーマンス解析を開始
します。
ストップ
Stop コントロールは、トランザクションのパフォーマンス解析を終了します。
パフォーマンス・インジケータ
このコントロールは、最後に Start をクリックしたときから収集された、現在のトラ
ンザクションのパフォーマンス解析情報を表示します。
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2013 年 11 月 Altera Corporation
5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–9
■
Write、Read、Total パフォーマンス・バー — 要求されたトランザクションが達成
できる理論上の最大データ・レートの割合を示します。
■
Write（MBps）、Read（MBps）
、Total（MBps）— 秒単位で解析されたデータのバイ
ト数を示します。データ・バスは 72 ビット幅で、周波数は 400 MHz のダブル・
データ・レート（ピンあたり 800 Mbps）、毎秒 3200M ビットまたは 400Mbps の理
論上の最大帯域幅に相当します。
エラー制御
Error control コントロールでは、解析中に検出されたデータ・エラーを表示し、また
エラーを挿入することができます。
■
Detected errors— ハードウェアで検出されたデータ・エラーの数を表示します。
■
Inserted errors— トランザクション・ストリームに挿入されたエラーの数を表示し
ます。
■
Insert Error— ボタンをクリックするたびに、トランザクション・ストリームに 1
ワードのエラーを挿入します。Insert Error は、トランザクションのパフォーマン
ス解析中にのみイネーブルされます。
■
Clear—Detected errors および Inserted errors カウンターをリセットします。
書き込みおよび読み出しのアドレス数
Number of addresses to write and read コントロールは、読み出しおよび書き込みのそ
れぞれの繰り返しで使用するアドレス数を判断します。
2013 年 11 月
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–10
SDI ビデオ・タブ
SDI Video タブでは、ボード上の SDI ビデオ・インタフェースをテストすることがで
きます。図 5–6 に、SDI Video タブを示します。
図 5‒6. SDI Video タブ
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–11
以下の項で、SDI Video タブのコントロールについて説明します。
パターン・ジェネレータ
Pattern Generator コントロールでは、モニタに出力するテスト・パターンを指定しま
す。以下のオプションが選択できます。
パターン
■
Color bar— 表 5–1 に示すような 8 つの垂直カラーバーを用いて、ビデオのカラー
バー・パターンを指定します。
表 5‒1. HDMI カラー・バー・テスト・パターン
カラー・バー
色
RGB 値
ホワイト /
グレー
180、180、180
イエロー
180、180、16
シアン
16、180、180
グリーン
16、180、16
マゼンタ
180、16、180
レッド
180、16、16
ブルー
16、16、180
ブラック
16、16、16
■
Pathological— 受信 PLL を強調する 2 つの水平カラー・バーを用いてビデオのカ
ラー・バーのパターンを指定します。
■
PRBS— データ・インテグリティのためのインタフェースの電気的テストに有益な
擬似ランダム・ビット・シーケンスを指定します。
色彩強度
Intensity では送信されたカラーバー・パターンの色彩強度を指定します。以下のオプ
ションが選択できます。
■
75%—75％の色彩強度を指定します。
■
100%—100％の色彩強度を指定します。
SDI 規格
SDI Standard では SDI ビデオ・ストリームのパターン・ジェネレータによって使用さ
れるビデオ規格を指定します。以下のオプションが選択できます。
■
SD—270 Mbps のデータレートを指定します。
■
HD—1.485 Gbps のデータレートを指定します。
■
3G HD—2.970 Gbps のデータレートを指定します。
クロック・ソース
Clock Source では SDI PLL がロックするために使用するクロックを指定します。以下
のオプションを選択できます。
2013 年 11 月
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–12
■
Lock to host—Cyclone V SoC 開発ボード上のローカル・リファレンスに SDI PLL を
ロックします。
■
Lock to input—SDI のビデオ・データ入力に SDI PLL をロックします。
データ・テスト
Data Test ではパターン・ジェネレータの PRBS モードで動作する場合の、SDI インタ
フェース・テストに関する情報を表示します。
■
Data rate— 現在の SDI データ・レートを MBps（megabytes per second）単位で表示し
ます。
■
Freq—Mbps のデータ・レート周波数を、等価の MHz 単位で表示します。
■
bits—Start をクリックしてから送信されたビット数を表示します。
■
Inserted errors—Insert Errorボタンをクリックして挿入したエラーの数を表示します。
■
Detected errors— エラー・チェック回路で検出されたビット・エラーの数を表示し
ます。
■
BER— インタフェースのビット・エラー・レートを表示します。
■
PLL lock—SDI PLL がロックしている場合、Yes を表示します。
■
Pattern Sync— レシーバが入力データ・パターンを検出した場合、Yes を表示します。
■
Start—PRBS データ・テストを開始し、モニタリング、およびライブ・テストの結
果による画面更新をします。
■
Stop—PRBS データ・テストを停止します。
■
Insert Error— 同梱のビデオ・ケーブルを使用してループバックした場合に、SDI
データ・ストリームでレシーバによって検出されるエラーを挿入します。
■
Clear—Detected errors カウンタをクリアします。
■
PMA Setting— 出力電圧、ループバック、およびイコライザなどのアナログ・トラ
ンシーバーのセッティングを調整するための PMA 設定ウィンドウを開きます。
■
PRBS（リスト）— ループバック・テストで使用する送信パターンを選択し、受信
エラー検出回路に期待される同一のパターンをセットします。
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ボード・テスト・システムの使用
5–13
HSMC タブ
HSMC タブでは、XCVR、LVDS、および CMOS のポートでのループバック・テストを
行うことができます。図 5–7 に、HSMC タブを示します。
1
このタブでは、BoardTestSystem.exe と同じディレクトリ内に存在する bts.ini ファイル
の 1 行目に QTS=ON を指定する必要があります。このファイルを削除、もしくは名前
の変更をすると、デフォルトではグレー・アウトされている古いバージョンのタブが
表示されます。詳しくは、同じディレクトリにある readme.txt を確認してください。
図 5‒7. HSMC タブ
1
テストを正しく動作させるために、ループバック HSMC を HSMC ポート A コネクタに装
着しておく必要があります。
以下の項で、HSMC タブのコントロールについて説明します。
スタート、ストップ
タブ右下の Start および Stop コントロールで、3 つのすべてのポートに対してテスト
を開始および停止することができます。
2013 年 11 月
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5 章：ボード・テスト・システム
ボード・テスト・システムの使用
5–14
XCVR、LVDS、CMOS
ループバック・テスト中に次の XCVR、LVDS、CMOS のステータス情報をそれぞれ表
示します。
■
Data rate— 現在の XCVR データ・レートを MBps（megabytes per second）単位で表示
します。
■
Freq—Mbps のデータ・レート周波数を、等価の MHz 単位で表示します。
■
bits—Start をクリックしてから送信されたビット数を表示します。
■
Inserted errors—Insert Error ボタンをクリックして挿入したエラーの数を表示します。
■
Detected errors— エラー・チェック回路で検出されたビット・エラーの数を表示し
ます。
■
BER— インタフェースのビット・エラー・レートを表示します。
■
PLL lock—SDI PLL がロックしている場合に、Yes を表示します。
■
Pattern Sync— レシーバが入力デーダ・パターンを検出した場合に、Yes を表示し
ます。
■
Start—PRBS データ・テストを開始し、モニタリング、およびライブ・テストの結
果による画面更新をします。
■
Stop—PRBS データ・テストを停止します。
■
Insert Error— 同梱のビデオ・ケーブルを使用してループバックした場合に、デー
タ・ストリームでレシーバによって検出されるエラーを挿入します。
Insert Error に関しては、3 つのポート間に違いがあります。
XCVR— デザインに 4 つのテスト制御ブロックがあるため、1 クリックで 4 つのエ
ラーを挿入します。
LVDS— デザインに 3 つのテスト制御ブロックがあるため、1 クリックで 3 つのエ
ラーを挿入します。
CMOS—1 クリックで 1 つのエラーを挿入します。
■
Clear—Detected errors カウンタをクリアします。
■
PMA Setting— 出力電圧、ループバック、およびイコライザなどのアナログ・トラ
ンシーバのセッティングを調整するための PMA 設定ウィンドウを開きます。
解析のために以下のセッティングが可能です。
Cyclone V SoC 開発キット
ユーザー・ガイド
■
Serial Loopback— 外部ループバック・ボードを使用せずに検証操作をするため
に、選択した TX 出力信号からオン・チップの RX 入力信号に配線を返します。
■
VOD— トランスミッタ・バッファの電圧出力（差動）を指定します。
■
Pre-emphasis tap
■
Pre— トランスミッタ・バッファのプリ・タップにプリエンファシスの量
を指定します。
■
First post— トランスミッタ・バッファの第 1 ポスト・タップにプリエンファ
シスの量を指定します。
■
Second post— トランスミッタ・バッファの第 2 ポスト・タップにプリエン
ファシスの量を指定します。
2013 年 11 月 Altera Corporation
5 章：ボード・テスト・システム
パワー・モニタ
1
■
5–15
このタップのサポートは、デバイスとソフトウェアのバージョンに依存し
ます。
■
Equalizer— 受信イコライザを設定します。
■
DC gain— 受信イコライザの DC 部分を指定します。
PRBS— ループバック・テストで使用する送信パターンの選択、および同一のパ
ターンが予想される受信エラー検出回路を設定します。
パワー・モニタ
パワー・モニタは現在の電力情報についての測定および報告をします。アプリケー
ションを起動するには、ボード・テスト・システム・アプリケーションで Power
Monitor をクリックします。
1
パワー・モニタはスタンドアロンのアプリケーションとしても使用できます。
PowerMonitor.exe は <install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\board
_test_system ディレクトリ内に存在しています。
Windows では、Start > All Programs > Altera > Cyclone V SoC Development Kit <version> >
Power Monitor からアプリケーションを起動することができます。
パワー・モニタは、JTAG バスを介してボード上の MAX V デバイスと通信します。パ
ワー・モニタ回路が MAX V デバイスに接続することで、Cyclone V FPGA が消費してい
る電力の測定をすることができます。
1
2013 年 11 月
パワー・モニタは、複数のマスタを備える I 2 C バスを介して電力を測定します。HPS
が起動されている場合に、測定値にグリッチが表示されることがあります。GSRD や
他の Linux イメージが定期的に I 2 C バスにアクセスするため、1 または 2 サイクルの
不正確な測定の原因となります。多くのデザインでこの不正確な測定は解消し、正
確で安定した状態の測定に復帰します。
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5 章：ボード・テスト・システム
パワー・モニタ
5–16
図 5–8 に、パワー・モニタを示します。
図 5‒8. パワー・モニタ
以下の項で、パワー・モニタコントロールについて説明しています。
U34 および U26
U34 および U26 グループは電源レールのグラフを示します。グラフはボードの電力
消費量の経時変化を mA で表示します。
緑色のラインは現在の値を示します。赤いラインは最後にリセットをしてから読み
出された最大値を示します。
1
グラフをクリックすると拡大することができます。元のサイズに戻すには、もう一
度クリックします。
Temp on 2978
温度計コントロールは電源マネージャからの温度のみを表示し、FPGA の温度は表示
しません。
合計電力
Total Power コントロールは、U34 および U26 各グループの 4 つのレールの合計を表
示します。
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5 章：ボード・テスト・システム
クロック・コントロール
5–17
コントロール
このグループには次のコントロールが含まれています。
■
Start— 電力をモニタリングするためのボードとの通信を開始します。
■
Stop— 電力をモニタリングするためのボードとの通信を停止します。
■
Update speed— グラフを更新する頻度を指定します。
■
Log Results—<install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\board_test
_system に保存されるログ・ファイルを指定します。
■
MAX V version— 現在ボード上で実行されている MAX V コードのバージョンを示し
ます。The MAX V コードは <install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory
_recovery および <install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\max5 ディレ
クトリ内に存在しています。
1
コードの最新リビジョンは、アルテラ・ウェブサイトの Cyclone V SoC 開発
キットのページから入手することができます。
f 電源レールの情報についての表は Cyclone V SoC Development Board Reference Manual で
入手可能です。
クロック・コントロール
Clock Control アプリケーションは、Si570（X1）または Si571（X3）プログラマブル・
オシレータを 10 MHz から 810 MHz までの任意の周波数に設定します。周波数は、小
数点以下 8 桁の精度の数字までサポートしています。
クロック・コントロール・アプリケーションは、スタンド・アロンのアプリケー
ションとして動作します。ClockControl.exe は
<install dir>\kits\cycloneVSX_5csxfc6df31_soc\examples\board_test_system ディレクトリ
内に存在しています。
アプリケーションを起動するには、Start > All Programs > Altera >
Cyclone V SoC Development Kit <version> > Clock Control の順番でクリックします。
f
2013 年 11 月
Si570/Si571 および Cyclone V 開発ボードのクロック回路とクロック入力ピンについ
て、詳しくは Cyclone V SoC Development Board Reference Manual を参照してください。
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5 章：ボード・テスト・システム
クロック・コントロール
5–18
クロック・コントロールは JTAG バスを介してボード上の MAX V デバイスと通信しま
す。Si570 および Si571 プログラマブル・オシレータは 2 線式シリアル・バスを介し
て MAX V デバイスに接続されています。図 5–9 にクロック・コントロールの Si570
タブを示します。
図 5‒9. クロック・コントロール
以下の項で、クロック・コントロールのコントロールについて説明しています。
シリアル・ポート・レジスタ
Serial port registers コントロールは、Si570 レジスタの現在の値を示します。
f Si570 レジスタについて詳しくは、Silicon Labs のウェブサイトで入手可能な
Si570/Si571 データ・シートを参照してください。（www.silabs.com）。
fXTAL
fXTAL コントロールは、シリアル・ポート・レジスタ値に基づいて計算された内蔵の
固定周波数水晶発振子を示します。
fXTAL 値および計算方法について詳しくは、Silicon Labs のウェブサイトで入手可能な
Si570/Si571 データ・シートを参照してください。（www.silabs.com）。
ターゲット周波数
Target frequency コントロールではクロック周波数を指定することができます。有効
な値は 10 ～ 810 MHz の間で、小数点以下 8 桁までの精度で指定できます。例えば、
421.31259873 は 100 ppm（parts per million）以内におさまります。Target frequency コ
ントロールは Set New Frequency コントロールと連携して動作します。
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5 章：ボード・テスト・システム
Quartus II Programmer を使用した FPGA のコンフィギュレーション
5–19
デフォルト
Default コントロールは、アクティブなタブに対応するオシレータの周波数をデフォ
ルト値に戻します。ボードの電源を再投入することでも、デフォルト値に戻すこと
ができます。
周波数設定の更新
Set New Frequency コントロールは、選択したクロックのプログラマブル・オシレー
タ周波数を、Si570 （X1）および Si571 （X3）の Target frequency コントロールの値に
設定します。周波数の変更が有効になるまでに数ミリ秒かかることがあります。こ
の期間にクロック・グリッチが表示されることがあります。アルテラは、周波数を
変更した後には FPGA ロジックをリセットすることを推奨します。
Quartus II Programmer を使用した FPGA の
コンフィギュレーション
Quartus II Programmer を使用して、FPGA を SRAM Object File（.sof）ファイルでコン
フィギュレーションすることができます。
コンフィギュレーションの前に
以下を確認してください。
■
Quartus II Programmer および USB-Blaster II ドライバが、ホスト・コンピュータにイ
ンストールされている。
■
開発ボードに USB ケーブルが接続されている。
■
ボードの電源がオンで、JTAG チェインを使用する他のアプリケーションが動作し
ていない。
Quartus II Programmer ウィンドウをすでに開いている場合は、ボードの電源を再投入
し、JTAG チェインを検出するための次のステップを実行します。
■
Quartus II の Programmer ウィンドウの Hardware Setup をクリックします。
■
JTAG チェインを適切に検出するために、USB-Blaster II を再度選択します。
FPGA のコンフィギュレーション
以下のステップを実行します。
1. Quartus II Programmer を起動します。
2. Auto Detect をクリックし、JTAG チェイン内のデバイスを表示します。
3. Add File をクリックし、必要な .sof へのパスを選択します。
4. 追加したファイルの Program/Configure オプションをオンにします。
5. Start をクリックして、選択したコンフィギュレーション・ファイルを FPGA にダ
ウンロードします。プログレス・バーが 100％に達するとコンフィギュレーショ
ンは完了です。
2013 年 11 月
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5 章：ボード・テスト・システム
Quartus II Programmer を使用した FPGA のコンフィギュレーション
5–20
1
Quartus II Programmer を使用してボード上のデバイスをコンフィギュレーションする
ことで、ボード・テスト・システムやパワー・モニタのような他の JTAG ベースのア
プリケーションのボードへの接続が切断されることがあります。コンフィギュレー
ションの完了後に、これらのアプリケーションを再起動します。
Cyclone V SoC 開発キット
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A. フラッシュ・メモリの
プログラミング
この付録では、以下のメモリ・デバイスのためのプログラミング情報について説明
します。
■
CFI（common flash interface）フラッシュ・メモリ
■
QSPI（quad serial peripheral interface）フラッシュ・メモリ
■
SD カード・フラッシュ・メモリ
Cyclone V 開発ボードに同梱したフラッシュ・メモリは、表 A–1 に示す 3 箇所いずれ
かへの FPGA デザインの書き込みをサポートするために、PFL（parallel flash loader）オ
プション・ビットをあらかじめコンフィギュレーションされています。デフォルト
では PFL はディセーブルされています。CFI フラッシュ・メモリからの電源投入時の
FPGA プログラミングをイネーブルするために、SW2.3 を ON に設定します。
1
ボード・アップデート・ポータルをサポートするために、フラッシュ・メモリには
他にもいくつかのファクトリ・ソフトウェア・ファイルが書き込まれています。
ハードウェア・デザインが Quartus II ソフトウェアによって作成されているのと同様
に、これらのソフトウェア・ファイルは Nios II EDS によって作成されています。
CFI フラッシュ・メモリ
CFI フラッシュ・メモリ・マップ
表 A–1 に、512 Mb CFI フラッシュ・デバイスのデフォルトのメモリ内容を示します。
表 A‒1. フラッシュ・メモリ・マップのバイト・アドレス
ブロックの種類
K バイトでの
サイズ
アドレス・レンジ
Unused
44711
0x0145.635C - 03FF.FFFF
User hardware 2
6872
0x00DA.0000 - 0145.635B
User hardware 1
6872
0x006E.0000 - 00D9.635B
Factory hardware
6872
0x0002.0000 - 006D.635B
PFL option bits
32
0x0001.8000 - 0001.8080
c アルテラのツールに熟練するまではファクトリ・ハードウェア・イメージを上書き
しないことをアルテラは推奨します。意図せずにファクトリ・ハードウェアまたは
ファクトリ・ソフトウェア・イメージを上書きした場合には、3–7 ページの「CFI フ
ラッシュ・デバイスのファクトリ・デフォルトへの復元」を参照してください。
2013 年 11 月
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ユーザー・ガイド
付録 A: フラッシュ・メモリのプログラミング
CFI フラッシュ・メモリ
A–2
Quartus II Programmer を使用した CFI フラッシュのプログラミング
アルテラ CPLD の JTAG インタフェースを介して、フラッシュ・メモリ・デバイスを
間接的にプログラミングすることが可能です。アルテラ CPLD の JTAG ブロックは、
スペシャル JTAG モードでロジック・アレイとダイレクトにインタフェースします。
このモードでは、JTAG チェインはアルテラ CPLD のバウンダリ・スキャン・セル
（BSC）ではなくロジック・アレイを通過します。PFL メガファンクションは、以下
を実行するための JTAG インタフェース・ロジックを提供します。
■
Quartus II ソフトウェアが提供する JTAG ストリームの変換。
■
CPLD の I/O ピンに接続された CFI フラッシュ・メモリ・デバイスのプログラミング。
図 A–1 に、JTAG インタフェースを介して CFI フラッシュ・メモリ・デバイスをプロ
グラミングするためのブリッジとして機能しているアルテラ CPLD を示します。
図 A‒1. JTAG インタフェースを介した CFI フラッシュ・メモリ・デバイスの
プログラミング
MAX II CPLD
Quartus II
Software
via JTAG
Configuration Data
Altera
FPGA
PFL
Common
Flash
Interface
Altera FPGA Not Used
for Flash Programming
CFI Flash
Memory
フラッシュ・デバイスにユーザー・デザインをプログラミングするには、Quartus II
Programmer で以下のステップを実行します。
1
以下に示すフラッシュの書き込みは SEL 2、1、および 0 LED の点滅を行い、また、パ
ワー・モニタ、クロック・コントロール、その他のロジック機能はサポートしてい
ません。
1. Quartus II ソフトウェアの Tools メニューで、Programmer をクリックします。
2. Programmer ウィンドウで Auto-Detect をクリックします。
1
USB Blaster やボードのエンベデッド USB Blaster II が Hardware Setup の隣にリ
ストされていない場合は、2–3 ページの「USB-Blaster II ドライバのインス
トール」を参照してください。
3. Add File をクリックし、<install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory_recovery
\max2_PFL_writer.pof を開きます。
4. .pof ファイルの Program/Configure オプションをオンにします。
5. Start をクリックして、選択したコンフィギュレーション・ファイルを MAX V
CPLD にダウンロードします。プログレス・バーが 100％に達するとコンフィギュ
レーションは完了です。
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付録 A: フラッシュ・メモリのプログラミング
CFI フラッシュ・メモリ
A–3
6. Auto Detect をクリックします。メインウィンドウに、MAX V の下に配置されたフ
ラッシュ・デバイスが表示されます。
7. デバイス・チェイン・ペインのフラッシュ・デバイスのアイコンをダブル・ク
リックし、Device’s Properties ダイアログ・ボックスを表示します。
8. Quartus II の Convert Programming Files ダイアログ・ボックスで生成されたフラッ
シュ・イメージ .pof ファイルを選択します。デフォルトのファイル名は
output_file.pof です。
9. フラッシュ・イメージ .pof が Quartus II Programmer の下に配置されると、Page_1
および Option Bits をオンにします。（Page_0 は GSRD ファクトリ・デザインのた
めに予約されています。）
10. Start をクリックします。
11. フラッシュ書き込み処理の完了後にボードの電源を再投入し、処理が正常に完了
したことを示す MAX CONF DONE LED が点灯することを確認します。
12. アルテラは、フラッシュの書き込みが完了した後、Max V System Controller をファ
クトリ・デザインに復帰することを推奨します。そのために、Max V を
<install dir>\kits\cycloneVSX_5csxfc6df31_soc\factory_recovery\max<version>.pof でプロ
グラミングします。詳しくは、3–6 ページの「MAX V CPLD のファクトリ設定への
復元」を参照してください。
f フラッシュ・メモリのプログラミングについて詳しくは、パラレル・フラッシュ・
ローダ・メガファンクション・ユーザー・ガイドおよび Using FPGA-Based Parallel
Flash Loader with the Quartus II Software を参照してください。
.sof ファイルの .pof への変換
フラッシュ・プログラミング・ファイルを生成するには、Quartus II ソフトウェアを
を使用して .sof ファイルを .pof に変換する必要があります。
ファイルを変換するには、以下のステップに従います。
1. File メニューの Convert Programming Files をクリックします。
2. Programming file type で Programmer Object File （.pof）を指定して、ファイル名を
設定します。
3. Configuration device からこのキットの CFI デバイスの CFI_512Mb を選択します。
4. コンフィギュレーション・データを追加するには、Input files to convert の下の、
SOF Data を選択します。
5. Add File をクリックして、追加する .sof ファイルを選択します。
他の .sof ファイルのデータを異なるページに格納する場合には、Add SOF page を
クリックします。新しいページに .sof ファイルを追加します。
6. SOF Data を選択し、Properties でページ番号と名前を設定します。
7. Address mode for selected pages の下で Appendix A. 表 A–1 のメモリ・マップに
0x006E.0000 と記載されている User Hardware 1 のオフセットを選択します。
2013 年 11 月
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付録 A: フラッシュ・メモリのプログラミング
QSPI フラッシュ・メモリ
A–4
QSPI フラッシュ・メモリ
Quartus II Programmer を使用した QSPI フラッシュのプログラミング
QSPI フラッシュはファクトリ・デフォルトでのプログラミングをされていませんが、
quartus/bin ディレクトリに存在する quartus_hps.exe を使用してこのデバイスをプロ
グラミングすることができます。このツールを使用するためには、コマンド・ウィ
ンドウを開き、ディレクトリを 13.0 以降のインストレーションに変更します
（例：c:\altera\13.0\quartus\bin）。アドレス 0 から始まる QSPI フラッシュにファイル全
体をプログラミングするために以下を入力します：
quartus_hps.exe -c <programming cable index> -o P <flash_boot_image.bin>
PC に接続されている唯一のボードが Cyclone V SoC ボードである標準的な設定では、
次のコマンドを実行して QSPI フラッシュを検出することができます。
quartus_hps.exe -o 1 -c1 <enter>
このツールを使用するためには、BOOTSEL1（J29）のジャンパ・ピン 1-2 をショート
させ、ボードを QSPI ブート・モードに設定する必要があります。デフォルトのポジ
ションは 2-3（SD カード）です。設定を有効にするには、ジャンパを変更した後に
ボードの電源を再投入する必要があります。
ヘルプおよび他のオプションについては、quartus_hps.exe --help を入力してくだ
さい。
f 詳しくは、RocketBoards.org の SoC Board QSPI Boot を参照してください。
SD カード・メモリ
SD カード・ブート・イメージのプログラミング
BSEL ジャンパでの選択により、SD カードは HPS のデフォルト・ブート・ソースで
す。デザインのカード・ソケットは microSD カード用です。SoC 開発キットには、
microSD カード、microSD ～標準 SD カード・アダプタ、および USB プログラミン
グ・アダプタが同梱されています。
SD カードをプログラミングするには、以下のステップを実行します。
1. USB プログラミング・アダプタに SD カードを挿入し、PC の USB ポートにプログ
ラミング・アダプタを挿入します。
2. Windows では、フラッシュ・デバイスの使用目的を訊くポップアップ・ウィンド
ウが表示されます。SD カードが装着されているドライブのアルファベットを確
認してから、Cancel をクリックします。
ファイル・システムが異なるため、ファイルを SD カードにドラッグ・アンド・
ドロップすることはできません。Windows 用の Win32DiskImager、または Linux 用
の dd コマンドなどのディスク・イメージ用のプログラムを使用する必要がありま
す。NIOS II Embedded Development System（NiosII EDS）のような Cygwin のインス
トールを使用することもできます。
3. Start > All Programs > Altera <version> > Nios II EDS > Nios II Command Shell をクリッ
クして、Nios II Command Shell を起動します。
Cyclone V SoC 開発キット
ユーザー・ガイド
2013 年 11 月 Altera Corporation
付録 A: フラッシュ・メモリのプログラミング
SD カード・メモリ
A–5
4. シェルで、コマンド ls /dev <enter> を入力します。
SD カードは通常、存在する他のデバイスに応じて、sda、sdb、あるいは sdc のよ
うにマウントされます。
5. 確認のために、カードを取り外してから ls /dev <enter> を入力します。
6. コマンドを最初に入力したときとの違いを確認します。
7. SD カードを再び挿入し、もう一度名前を確認します。
8. dd if=<boot_image_filename.img> of=/dev/<sd_card_name> <enter> を入力しま
す。
Linux ユーザーも同一の dd コマンドを使用します。
1
このプログラミング・コマンドを使用すると of コマンドで指定され、デバ
イス上で検出されたものが何であっても上書きしてしまうので注意が必要
です。
f 詳しくは、SoC EDS User Guide および、RocketBoards.org を参照してください。
2013 年 11 月
Altera Corporation
Cyclone V SoC 開発キット
ユーザー・ガイド
A–6
Cyclone V SoC 開発キット
ユーザー・ガイド
付録 A: フラッシュ・メモリのプログラミング
SD カード・メモリ
2013 年 11 月 Altera Corporation
追加情報
この章では、この資料とアルテラについての追加情報を提供しています。
改訂履歴
以下の表に、本資料の改訂履歴を示します。
日付
バージョン
変更内容
2013 年 11 月
1.1
Enperion の電源用部品を使用したプリント基板リビジョン D およびシリコン
製品のための更新。
2013 年 5 月
1.0
初版
アルテラへのお問い合わせ
アルテラ製品に関する最新情報の確認先については、次の表を参照してください。
お問い合わせ先 (1)
技術的なご質問
技術トレーニング
製品資料
お問い合わせ方法
アドレス
ウェブサイト
www.altera.co.jp/support
ウェブサイト
www.altera.co.jp/training
電子メール
ウェブサイト
[email protected]
www.altera.co.jp/literature
一般的なお問い合わせ
電子メール
[email protected]
ソフトウェア・ライセンス
に関するお問い合わせ
電子メール
[email protected]
注：
(1) 詳しくは、日本アルテラまたは販売代理店にお問い合わせください。
表記規則
本書では、以下の表に示す表記規則を使用しています。
書体
意味
太字かつ頭文字が大文字
コマンド名、ダイアログ・ボックス・タイトル、ダイアログ・ボックス・
オプション、およびその他の GUI ラベルを表します。例：Save As ダイア
ログ・ボックス。GUI エレメントの場合は、文字表記は GUI に準じます。
太字
ディレクトリ名、プロジェクト名、ディスク・ドライブ名、ファイル名、
ファイルの拡張子、ダイアログ・ボックス・オプション、ソフトウェア・
ユーティリティ名と GUI ラベルを表します。例：\'designs ディレクトリ、
D: ドライブ、および chiptrip.gdf ファイル。
斜体かつ頭文字が大文字
資料のタイトルを表します。例：Stratix IV Design Guidelines.
2013 年 11 月
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Cyclone V SoC 開発キット
ユーザー・ガイド
追加情報
表記規則
Info–2
書体
意味
変数を表します。例：n + 1
斜体
変数名は、山括弧 < > で囲んでいます。例：< ファイル名 > および < プロ
ジェクト名 >.pof ファイル。
キーボード・キーおよびメニュー名を表します。例：Delete キー、Options
メニュー。
頭文字が大文字
「小見出しタイトル」
かぎ括弧は、資料内の小見出しおよび Quartus II ヘルプ・トピックのタイ
トルを表します。例：
「表記規則」。
信号名、ポート名、レジスタ名、ビット名、ブロック名、およびプリミ
ティブ名を表します。例：data1、tdi、および input。アクティブ Low 信
号は、末尾に付加した n で表します。例：resetn
コマンドライン・コマンド、および表示されているとおりに入力する必
要があるものを表します。例：c:\'designs\tutorial\chiptrip.gdf。
Courier フォント
また、報告ファイルのようにファイルに含まれているセクション、ファ
イルに収容されている要素への参照（例：AHDL におけるキーワード
SUBDESIGN）
、およびロジック・ファンクション名（例：TRI）も表しま
す。
r
矢印は、Enter キーを押すことを示します。
1.、2.、3.、および
a.、b.、c. など
手順など項目の順序が重要なものは、番号を付けたリスト形式で表記し
ています。
■ ■ ■
項目の順序が重要ではないものは、黒点付の箇条書きで表記しています。
1
指差しマークは、要注意箇所を表します。
h
疑問符は、関連情報を持つソフトウェア・ヘルプ・システムを案内します。
f
足跡マークは、詳細情報の参照先を示します。
m
マルチメディア・アイコンは、関連するマルチメディア・プレゼンテー
ションを案内します。
c
注意のマークは、製品または作業中のデータに損傷を与えたり、破壊し
たりするおそれのある条件や状況に対して注意を促します。
w
警告のマークは、ユーザーに危害を与えるおそれのある条件や状況に対
して注意を促します。
封筒のマークは、アルテラ・ウェブサイトのメール配信サービス・セン
ターページへのリンクです。ここでは、アルテラの文書の更新通知を受
け取るためのサイン・アップをすることができます。
フィードバック・アイコンでは、ドキュメントについてアルテラに
フィードバックを送信することができます。フィードバックの受付け方
法は、各文書によって異なります。
c キット内容の変更によって生じる電磁妨害は、ユーザーの責任となります。
この装置は、産業用の研究環境でのみ使用するように指定されています。
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