電子情報通信学会アナログ RF 研究会, Vol.RF2014-2 電子情報通信学会研究会資料 アナログ RF 研究会 IEICE Technical Report on Analog RF Technologies 2014 年 12 月 3－4 日 キャンパスプラザ京都 主催：電子情報通信学会 集積回路研究専門委員会 協賛：IEEE Solid-State Circuits Society Japan Chapter 協賛：IEEE Solid-State Circuits Society Kansai Chapter http://www-lab13.kuee.kyoto-u.ac.jp/AnalogRF/ 目次 2014 年 12 月 3 日（水） 開会挨拶 10:00-10:10 10:10-10:35 1. 温度補償回路を用いた高速セットリング ADPLL ○奥野 啓祐，正木 何奈，和泉 慎太郎，川口 博，吉本 雅彦（神戸大） ･･････ 1 10:35-11:00 2. DTMOS を用いた低電圧サブサンプリング PLL ○池田 翔, 李 尚曄, 伊藤 浩之, 石原 昇，益 一哉 （東工大） ･･････ 1 11:00-11:25 3. A Pulse-Driven VCO with Enhanced Efficiency ○Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada, and Akira Matsuzawa （東工大） ･･････ 2 13:00-13:40 4. [招待講演] 低消費電力モバイル TV チューナ SoC の開発 ○上村 晋一朗（パナソニック） 13:40-14:05 5. 動的電源電圧制御による極低消費電力 D 級発振回路 ○吉原 義昭, 間島 秀明, 藤本 竜一（東芝） ･･････ 2 14:05-14:30 6. ワイヤレス電力伝送の受電回路の提案 ○金子 成悟， 杉本 泰博（中央大） ･･････ 3 14:45-15:10 7. 3 相複素 RC バンドパスフィルタを用いた高精度イメージ抑圧無線受信機 構成の検討 ○宇賀神 守，小林 雄太（日本工大），束原 恒夫（会津大） ･･････ 3 15:10-15:35 8. SKILL 言語による光通信用高速アンプのレイアウト自動生成に関する検討 ○土谷 亮（京大），盛 健次（東工大），小野寺 秀俊 （京大） ･･････ 4 15:35-16:00 9. 複素マルチバンドパス DAC の線形性向上アルゴリズム ○村上 正紘，小林 春夫 （群馬大） ･･････ 4 16:15-16:40 10. Single Slope ADC における連続時間型比較器に関する考察 ○堀田 海平，大畠 賢一 （鹿児島大） ･･････ 5 16:40-17:05 11. SAR ADC における CDAC のセトリング時間に関する一考察 ○大畠 賢一 （鹿児島大） ･･････ 5 17:05-17:30 12. 適応バイアス電流技術を用いた超低電力・高速 Rail-to-Rail オペアンプ ○尾崎 年洋, 廣瀬 哲也, 椿 啓志, 黒木 修隆, 沼 昌宏（神戸大） ･･････ 6 2014 年 12 月 4 日（木） 09:30-09:55 13. ミリ波帯における MOSFET の大信号モデリング ○奈原 諒，片山 光亮，高野 恭弥，天川 修平，吉田 毅，藤島 実 （広島 大） ･･････ 7 09:55-10:20 14. High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by Helium-3 Bombardment ○ Ning Li, Kenichi Okada （ 東工 大） , Takeshi Inoue （住 重試 験検査 ） Takuichi Hirano（東工大）, Hitoshi Sakane（住重試験検査） and Akira Matsuzawa（東工大） ･･････ 7 10:35-11:15 15. [招待講演]低消費電力・超高速テラヘルツ CMOS 無線回路 ○藤島 実（広島大） 11:15-11:55 16. [招待講演] 脳型集積回路の開発動向とナノデバイス・材料面からのブレ ークスルーの期待 ○森江 隆（九州工大） ᗘ⿵ൾᅇ㊰ࢆ⏝࠸ࡓ㧗㏿ࢭࢵࢺࣜࣥࢢ $'3// Fast settling ADPLL using temperature compensation PLL controller ⚄ᡞᏛ ۑዟ㔝ᆂ♸ṇᮌఱዉἨៅኴ㑻ᕝཱྀ༤ྜྷᮏ㞞ᙪ Kobe University ۑKeisuke Okuno, Kana Masaki, Shintaro Izumi, Hiroshi Kawaguchi, Masahiko Yoshimoto RNXQR#FVFVNREHXDFMS ᴫせ↓⥺㏻ಙᶵ࡞⏝࠸ࡽࢀࡿ $'3//$OO'LJLWDO3KDVH/RFNHG/RRSࡣ㸪ືసࢆ㛤ጞࡋ࡚ FCW ࡽฟຊ࿘ἼᩘࡀᏳᐃࡍࡿࡲ࡛ࡢࢭࢵࢺࣜࣥࢢ㛫ࡀᚲせ࡞ࡿ㸬ࢭࣥࢧ࣮ࢿࢵࢺ࣮࣡ࢡࡢࡼ࠺ Accumulator + 6 IE - - ࢫ࣮ࣜࣉ㛫ࡀᨭ㓄ⓗ࡞ᛂ⏝࡛ࡣ㸪3// ࡢࢭࢵࢺࣜࣥࢢ㛫ࡀ㛗ࡃ࡞ࡿࢩࢫࢸ࣒యࡢᖹᆒᾘ㈝ DCO 1 OTW DCOOUT 0 OTW estimation 㟁ຊࢆቑࡉࡏ࡚ࡋࡲ࠺㸬ᮏ◊✲࡛ࡣ $'3// ᑐࡋ࡚ࢹࢪࢱࣝࢩࢫࢺࡼࡿࢭࢵࢺࣜࣥࢢ㛫ࡢ ▷ ⦰ ᢏ ⾡ ࢆ ᥦ ࡍ ࡿ 㸬 ᥦ ᡭ ἲ ࡛ ࡣ $'3// ࡢ ᵓ ᡂ せ ⣲ ࡛ ࠶ ࡿ '&2'LJLWDO &RQWUROOHG MODE_SELECT Loop Filter TDC FREF 2VFLOODWRUࡢ࿘Ἴᩘ≉ᛶࢆ࢟ࣕࣜࣈ࣮ࣞࢩࣙࣥྲྀᚓࡋ㸪ࡑࢀࢆඖ⿵ṇᅇ㊰ࡀ㐺ษ࡞ไᚚ್ ࢆ⟬ฟࡍࡿࡇ࡛ࢭࢵࢺࣜࣥࢢ㛫ࢆ๐ῶࡍࡿ㸬ࡲࡓ㸪࿘Ἴᩘ≉ᛶࡣ ᗘࡼࡗ࡚ࡶኚࡍࡿࡓࡵ㸪 ᗘኚືࡼࡿ≉ᛶኚࡶ⪃៖ࡋ࡚⿵ṇࢆ⾜࠺>@QP&026 ࣉࣟࢭࢫࢆ⏝࠸࡚ $'3// ࢆヨసࡋ㸪 DOUT Counter DQ ᅗ 1㸬ᥦᅇ㊰ᅗ ᥦ⿵ṇᅇ㊰ࢆ )3*$ ᐇࡋ࡚ ᐃࢆ⾜ࡗࡓ㸬ᥦᅇ㊰ࡼࡾ㸪 ᗘኚືࡀ⏕ࡌࡓሙྜ࡛ࡶ $'3// ࡢࢭࢵࢺࣜࣥࢢ㛫ࡀ▷⦰ࡉࢀࡿࡇࢆ☜ㄆࡋࡓ㸬 ཧ⪃ᩥ⊩>@.2NXQR6,]XPL7.RQLVKL6'DH:RR0<RVKLPRWR+.DZDJXFKL7HPSHUDWXUH&RPSHQVDWLRQ8VLQJ/HDVW0HDQ6TXDUHVIRU )DVW6HWWOLQJ$OO'LJLWDO3KDVH/RFNHG/RRS3URFHHGLQJVRIWK,(((1HZ&LUFXLWVDQG6\VWHPV&RQIHUHQFH1(:&$6-XQH DTMOS を用いた低電圧サブサンプリング PLL Low voltage sub-sampling PLL using DTMOS 東京工業大学, ○ 池田 翔，李 尚曄，伊藤 浩之，石原 昇，益 一哉 Tokyo Tech, Sho Ikeda, Sang yeop Lee, Hiroyuki Ito, Noboru Ishihara, Kazuya Masu [email protected] 概要: 低消費電力なアナログ RF フロントエンドの設計は、近年の LSI 開発において最も注目されている 事項の一つである。その中でも、最も消費電力の大きいブロックの一つは、キャリア周波数を生成する Ref SSPD PLL である。システム全体の消費電力を削減するためには低い電源電圧を用いるのが非常に有効である が、PLL の位相雑音は低電圧下でひどく劣化する。低位相雑音を達成できる構成としてサブサンプリン Pulser グ PLL が知られているが [1]、MOS スイッチの特性劣化から低電圧環境下での動作は難しい。 PFD 今回我々は、DTMOS スイッチを用いた低電圧サブサンプリング PLL の設計試作評価を行い [2]、その 有効性を確認したので報告する。DTMOS 構造はスイッチの on/off 比を向上させ、低電圧下での SSPD/CP の動作を可能にする。65 nm CMOS による試作の結果、消費電力 1.72mW, 帯域内位相雑音-98 dBc/Hz と いう結果を得た。 参考文献: [1] X. Gao, et al., IEEE JSSC, vol. 45, pp. 1809–1821, Sep. 2010. [2] S. Ikeda, et al., IEEE A-SSCC, pp. 365–368, Nov. 1 BUF CP1 LPF Core loop CP2 DIV ÷32 2014. ILFD ÷4 FLL A Pulse-Driven VCO with Enhanced Efficiency "!# #### Tokyo Institute of Technology, ○Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada and Akira Matsuzawa [email protected] An LC-VCO that achieves high efficiency by operating the transconductance elements using voltage pulses is presented [1]. This work also describes an AM-PM mechanism that arises while trying to achieve high efficiency in conventional class-C VCO by lowering the conduction angle, which in practice results in the performance degradation [1] [2]. The proposed technique enables an unconditional lowering of the conduction angle in LC-VCO without any performance degradation. A VCO is implemented in standard 180nm process using the proposed pulse-driving technique. The area occupied by the VCO core is 0.155 mm2. The implemented VCO works at 3.6GHz with a power consumption of 2.05mW from a 0.65V power supply. [1] Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada and Akira Matsuzawa, “A Pulse-Driven LC-VCO with a Figure-of-Merit of -192dBc/Hz,” IEEE European Solid-State Circuits Conference (ESSCIRC), Sep. 2014. [2] A. Mazzanti and P. Andreani, “Class-C harmonic CMOS VCOs, with a general result on phase noise,” IEEE Journal of Solid-State Circuits, vol.43, no.12, pp.2716-2729, Dec. 2008. ືⓗ㟁※㟁ᅽไᚚࡼࡿᴟపᾘ㈝㟁ຊ D ⣭Ⓨᅇ㊰ Extremely Low-Power Class-D Oscillator with Dynamic Supply Voltage Control ○ ᮾⰪ ྜྷཎ ⩏㸪㛫ᓥ ⚽᫂㸪⸨ᮏ ❳୍ Toshiba Corporation Yoshiaki Yoshihara, Hideaki Majima and Ryuichi Fujimoto [email protected] ᴫせ: ᚤ⣽㐺ࡋࡓⓎᅇ㊰ࢺ࣏ࣟࢪ࣮ࡋ࡚㸪D ⣭Ⓨᅇ㊰ࡀᥦࡉࢀ࡚࠸ࡿ[1]㸬D ⣭Ⓨᅇ ㊰ࡢపᾘ㈝㟁ຊࡢࡓࡵࡣ㸪ྍ⬟࡞㝈ࡾప࠸㟁※㟁ᅽ࡛Ⓨᅇ㊰ࢆືసࡉࡏࡿࡇࡀᮃࡲࡋ࠸㸬 ୍᪉࡛㸪㧗㏿ࡘ☜ᐇⓎᅇ㊰ࢆ㉳ືࡉࡏࡿࡓࡵࡣ㸪ࢺࣛࣥࢪࢫࢱࡢ㜈್㟁ᅽࡼࡾࡶ༑ศ㧗 ࠸㟁※㟁ᅽࢆⓎᅇ㊰౪⤥ࡍࡿᚲせࡀ࠶ࡿ㸬ᮏ᳨ウ࡛ࡣ㸪㟁※㟁ᅽࡢไᚚ⏝࠸ࡽࢀࡿࣞࢠࣗ ࣮ࣞࢱᅇ㊰ࢆ⏝ࡋ࡚㸪D ⣭Ⓨᅇ㊰ࡢ㟁※㟁ᅽࢆ㉳ືᐃᖖືస࡛ືⓗษࡾ᭰࠼ࡿࡇ ࡼࡾ㸪㜈್㟁ᅽ௨ୗࡢᴟప㟁※㟁ᅽ࡛ࡢᐃᖖⓎࢆྍ⬟ࡋ㸪Ⓨᅇ㊰ࡢపᾘ㈝㟁ຊࢆ⾜ࡗࡓ ࡢ࡛ሗ࿌ࡍࡿ㸬 ᐇ㦂: 28nm-CMOS ࣉࣟࢭࢫࢆ⏝࠸࡚ࢳࢵࣉࡢヨసࢆ࠾ࡇ࡞ࡗࡓ㸬ᐇ ⤖ᯝࡼࡾ㸪2.35GHz ࡢⓎ࿘ Ἴᩘ࠾࠸࡚㸪1MHz 㞳ㄪࡢ┦㞧㡢-115.9dBc/Hz㸪ᾘ㈝㟁ຊ 171PW ࡀᚓࡽࢀ㸪191.0dBc/Hz ࡢ FoM ࢆᐇ⌧ࡋࡓ㸬 (a) ᥦᡭἲ (b) ືⓗไᚚ↓ࡋ ᅗ 1㸬 ᐃἼᙧ ཧ⪃ᩥ⊩: [1] Luca Fanori and Pietro Andreani,“Class-D CMOS Oscillators,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3105–3119, Dec. 2013. 2 ࣡ࣖࣞࢫ㟁ຊఏ㏦ࡢཷ㟁ᅇ㊰ࡢᥦ A study of the receiving circuit in Wireless Power Transmission ୰ኸᏛ ۑ㔠Ꮚᡂᝅ ᮡᮏὈ༤ Chuo University ۑSeigo Kaneko, Yasuhiro Sugimoto NDQH#VXJLHOHFWFKXRXDFMS ࡣࡌࡵ࣡ࣖࣞࢫ㟁ຊఏ㏦ࡢᬑཬࡀ㐍ࡳࠊ㛗㊥㞳ࡢ ᖹ᪉ᘧ䛸ຠ⋡ 㟁ຊఏ㏦ࡀྍ⬟࡞ࡿ☢⏺ඹ᪉ᘧࡀὀ┠ࢆᾎࡧ࡚࠸ࡿࠋ ຠ⋡η 䚷㻑 ࡇࡢ᪉ᘧ࠾࠸࡚ࠊ㈇Ⲵࢆ⣧ᢠࡋࡓゎᯒࡣᗈࡃ⾜ࢃ ࢀ ࡚ ࠸ ࡿ ࡀ ࠊ ᐇ 㝿 ࡣ ཷ 㟁 ഃ ᩚ ὶ ᅇ ㊰ ࡸ '&'& &RQYHUWHU ࡞ࡢ㟁※ᅇ㊰ࡀᚲせྍḞ࡛࠶ࡿࠋࡑࡇ࡛ ཷ㟁ഃ㟁※ᅇ㊰ࢆ᥋⥆ࡋࡓሙྜࡢືసࡘ࠸࡚ゎᯒࢆ 㻸㼟㻌㽢 㻯㼟㻌㽢 ⾜ࡗࡓࠋ ࡢືసࡘ࠸࡚ゎᯒࢆ⾜ࡗࡓࠋᖹ᪉ᘧࡼࡾ㈇Ⲵࡢ 㻸㼟㻌㽢 㻯㼟㻌䕿 㻸㼟㻌䕿 㻯㼟㻌䕿 ᖹ᪉ᘧ ᴫ せ ཷ 㟁 ഃ Ἴ ᩚ ὶ ᅇ ㊰ ࠊ /& ࣇ ࣝ ࢱ ࠊ %RRVW &RQYHUWHUࢆ᥋⥆ࡋࡓᅇ㊰ᅗ ࢆᥦࡍࡿࠋࡇࡢᅇ㊰ 㻡㻜 㻠㻜 㻟㻜 㻞㻜 㻝㻜 㻜 ᅗ 1, ᥦᅇ㊰ ᅗ 2, ᖹ᪉ᘧຠ⋡ ືసࡀࡁࡃ␗࡞ࡿࡓࡵࠊఏ㏦ຠ⋡ᕪ␗ࡀ⏕ࡌࡿࠋ/& ࣇࣝࢱ࡛ᖹࢆ⾜࠺ࡇ࡛ຠ⋡ࡀྥୖࡍࡿࡇࢆ☜ ㄆࡋࡓᅗ ࠋ 㸱┦」⣲ 5& ࣂࣥࢻࣃࢫࣇࣝࢱࢆ⏝࠸ࡓ㧗⢭ᗘ࣓࣮ࢪᢚᅽ↓⥺ཷಙᶵᵓᡂࡢ᳨ウ Study of High-Image-Rejection Wireless-Receiver Architecture using 3-Phase RC Complex Band Pass Filter ᪥ᮏᕤᴗᏛ ۑᏱ㈡⚄ Ᏺࠊ ᑠᯘ 㞝ኴ ὠᏛ ᮰ཎ ᜏኵ Nippon Institute of Technology University of Aizu [email protected] ᴫせྍኚ ,) 」⣲ࣂࣥࢻࣃࢫࣇࣝࢱࢆ⏝࠸ࡓ↓⥺㏦ཷಙᅇ㊰㧗ᛶ⬟ࡢ◊✲>@ࢆ㐍ࡵ࡚࠸ࡿ㸬ᮏ✏࡛ ࡣࠊ↓⥺ᅇ㊰࠾ࡅࡿ ┦ಙྕ>@ࡼࡿࢼࣟࢢಙྕฎ⌮࠾࠸࡚࣓࣮ࢪᢚᅽẚࢆᖜྥୖࡉࡏࡿཷ ಙᅇ㊰ᵓᡂࢆᥦࡍࡿ㸬 ⤖ᯝ &026 ࣉࣟࢭࢫࢆ⏝࠸࡚ప ,) ↓⥺ཷಙᶵࢆタィࡋࡓ㸬ࢹࢪࢱࣝ㸱ศ࿘ჾ࡛సᡂࡋࡓ QG/2 ࢆ ⏝࠸ࡓࡢ VW,) ࡢࢤࣥㄗᕪ࠾ࡼࡧ┦ㄗᕪ࣓࣮ࢪᢚᅽẚ,055ࡢ㛵ಀࡢ +VSLFH ࢩ࣑࣮ࣗࣞࢩࣙ ࣥ⤖ᯝࢆᅗ ♧ࡍ ┦ಙྕࡼࡿࢲࣈࣝࢥࣥࣂ࣮ࢪࣙࣥᵓᡂ ┦」⣲ 5& ࣂࣥࢻࣃࢫࣇࣝࢱࢆ⏝࠸ ࡿࡇࡼࡗ࡚ࠊ ௨ୖࡢ ,055 ࢆᐇ⌧࡛ࡁࡿྍ⬟ᛶࡀ࠶ࡿࡇࡀࢃࡗࡓ㸬 ཧ⪃ᩥ⊩[1] M. Ugajin, “Proposal of Chanel-Grouping Wireless-Transceiver Architecture for Suppressing Local-Oscillator Phase Noise,” IEICE Electronics Express (ELEX), vol. 9, p. 86, 2012 [2] T. Yamaji, et al, “A Direct Conversion Receiver Adopting Balanced Three-Phase Analog System” IEICE Trans, E93-A p.367, 2010. ㅰ㎡㸸ᮏ◊✲ࡣᮾிᏛつᶍ㞟✚ࢩࢫࢸ࣒タィᩍ⫱◊✲ࢭࣥࢱ࣮ࢆ㏻ࡋ࣮࣒ࣟᰴ࠾ࡼࡧࢩࣀࣉࢩࢫᰴᘧ ♫ࡢ༠ຊ࡛⾜ࢃࢀࡓࡶࡢ࡛࠶ࡿ㸬ࡉࡽᮏ◊✲ࡣࠊ⛉◊㈝ࡢຓᡂࢆཷࡅࡓࡶࡢ࡛࠶ࡿ 3 ᅗ 1㸬3 ┦ IF ಙྕࡢ┦ᑐㄗᕪ ࣓࣮ࢪᢚᅽẚࡢ㛵ಀ SKILL 言語による光通信用高速アンプのレ イアウト 自動生成に関 する検討 Layout generation of high-speed amplifier by SKILL language 土谷 亮 (京都大学)，盛 健次 (東京工業大学)，小野寺 秀俊 (京都大学) Akira Tsuchiya, Kenji Mori and Hidetoshi Onodera [email protected] ○ 概要: 集積回路の物理設計において，アナログ回路，特に高周波アナログ回路のレ イア ウト設計は自動化が進んでいない．高周波アナログ回路ではレ イアウトの違いによって 性能が顕著に変わることがあり，また一般に素子数がそれほど 多くないため自動化の恩 恵よりも手設計による性能の追求が優先されてきた背景がある．一方で，高周波アナロ グ回路では，設計フローにおけるバックアノテーション (LPE した回路による設計の追 い込み) の重要性が高い．回路トポロジを変更した場合にはレイアウトをやり直してバッ クアノテーションする必要があり，このループの負荷の高さが特にレ イアウトに熟練し ていない設計者には大きな負担となっている． 検討: Cadence 設計環境で利用できる SKILL 言語を用いて，回路設計からバックアノ テーションまでの設計負荷を軽減することができないかを検討した．TSMC 65nm プロ セスを用いた実験では，デッド スペースが生じる，電源・グラウンド の配線が不十分な どの問題はあるもののレ イアウトの自動生成に成功し，回路トポロジの変更に対応でき ることを確認した． 図 1. SKILL によって生成した TIA のレ イアウト 85#&!' " 6./)(&%$ Linearity Improvement Algorithms of Complex Multi-Bandpass DACs 79*, Gunma University 1(34 -2 0+ Masahiro Murakami, Haruo Kobayashi cos ωc t ± µB·fhmxXHL_ngj|aq~b¼½YdhoB³º B»Y±IX»\RTE_C´Y°¹V»X^RT·au{cfz ¡Y Ymhodho]\QBGTJTE_C¥§ZB°©v|krpsh `¡ETB dhoU»¨W ! ` NBPY Y^FX`aludrgzNT}f rYmho`O_MVBH^[¶´VNT¡O_MVI¤£UD_C ª °©v|krprh % a|e{ix®a|e{ixY SYa|e{i x`¸¢NB!Y°©`v|ktlo°©@A `¡ET«¯K UJ_MV 生成した信号 I アンテナ ミキサ Q sin ωs t ¬ '(%)8:15“6473->#1/5)3 86+-9915/19$6473->”$8)596518+;1:9 cos(ωc − ωs ) レシーバ ω c ωs sin ωc t アップコンバージョン I : In-phase（同相信号） `fwy}fzXT¦²NQC テスト cos ωs t Q : Quadrature-phase（直交位相信号） )5,#?9:-49<635677 #-7:'(:9;21#)56*)?)901$64;86&&)4),)1;“"-,;+15/#7;816;9 ;:7;:6.)3)5+-,6,;3):689*??5)41+):+015/6.!!;),8):;8- ):09”$8)59653-+:8651+95677;5- ' (6*)?)901)5/$1:)0)8)#$)21/)41#),)4;8)“>731+1:$8)59.-8;5+:1656." 63?70)9-13:-8.68%18-3-99 $8)59+-1<-85)36/865:5,”91) )+1.1+65.-8-5+-65#977 $)17-1$)1=)5;/ 4 Single Slope ADC ࠾ࡅࡿ㐃⥆㛫ᆺẚ㍑ჾ㛵ࡍࡿ⪃ᐹ Consideration on continuous time comparator in Single Slope ADC 㮵ඣᓥᏛ ۑᇼ⏣ ᾏᖹ␊ ㈼୍ Kagoshima University ۑKaihei Hotta, Kenichi Ohhata [email protected] ᴫせSingle Slope ADC ࠾࠸࡚ࠊ㐃⥆㛫ᆺẚ㍑ჾࡣ㟁ᅽಙྕࢆ㛫ኚࡍࡿᙺࢆ ᯝࡓࡍ㔜せ࡞ᇶᮏᅇ㊰࡛࠶ࡿࠋ㟁ᅽ-㛫ኚ࠾࠸࡚ࠊ⪃៖ࡍࡁ㡯㐃⥆㛫ẚ㍑ ჾࡢ㐜ᘏ㛫ࡀᣲࡆࡽࢀࡿࠋᅗ 1 ࡣ 65 nm CMOS ࠾ࡅࡿ㐃⥆㛫ẚ㍑ჾࡢ㐜ᘏ㛫 ࣛࣥࣉἼࡢึᮇᖜࢆ♧ࡋࡓࡶࡢ࡛࠶ࡿࠋึᮇᖜࡀᑠࡉ࠸ሙྜࡣ㐜ᘏ㛫ࡀῶᑡࡍ ࡿࡇࡀࢃࡿࠋࡇࢀࡣ ADC ࡢṍࡳࡢཎᅉ࡞ࡿࠋᮏ◊✲࡛ࡣࠊ㐃⥆㛫ẚ㍑ჾ࠾ࡅ ࡿ㐜ᘏ㛫ǼV ࡢ㛵ಀࢆ⡆༢࡞ࣔࢹࣝࢆ⏝࠸࡚ゎᯒࡋࠊ㐃⥆㛫ẚ㍑ჾࡢタィᣦ㔪ࡢ ᫂☜ࢆ┠ᣦࡋࡓࠋ㐃⥆㛫ẚ㍑ჾࢆ 1 ḟᛂ⟅ࡢ࣑ࣜࢵࢺࣥࣉࡋ࡚ࣔࢹࣝࡋࠊࣛ ࣥࣉἼᑐࡍࡿ㛫ᛂ⟅ࢆゎᯒࡋࡓ⤖ᯝࠊࣥࣉࡀ⥺ᙧቑᖜ㡿ᇦධࡿ㐜ᘏ㛫ࡢῶ ᑡࡀ㉳ࡇࡿࡇࡀࢃࡗࡓࠋࡇࡢࡇࡽ㐃⥆㛫ẚ㍑ჾࡢタィ࠾࠸࡚ࠊࣥࣉࡢ ᚓࢆ㧗ࡃタᐃࡋࠊ࣑ࣜࢵࢺືసࡍࡿ⠊ᅖࢆᗈࡆࡿࡇࡀ㔜せ࡛࠶ࡿࡇࢆ᫂ࡽࡋࡓࠋ ᅗ1 1 㐜ᘏ㛫ࡢࣛࣥࣉἼึᮇᖜ౫Ꮡᛶ SAR ADC ࠾ࡅࡿ CDAC ࡢࢭࢺࣜࣥࢢ㛫㛵ࡍࡿ୍⪃ᐹ A Study of CDAC settling time in SAR ADC 㮵ඣᓥᏛᏛ㝔 ⌮ᕤᏛ◊✲⛉ ␊㈼୍ Department of Electrical and Electronics Engineering, Kagoshima University, Kenichi Ohhata [email protected] SAR ADC ࡣప㟁ຊࠊᑠ㠃✚࡛࠶ࡾࠊ࢚ࢿࣝࢠ࣮ຠ⋡ඃࢀࡿࡓࡵࠊ┒ࢇ◊✲ 䝉䝖䝸䞁䜾㛫䛿ఱ䛷Ỵᐃ䛥䜜䜛䛾䛛䠛 䝉䝖䝸䞁䜾㛫䜢᭱ᑠ䛩䜛タィἲ䛿䠛 ࡀ࡞ࡉࢀ࡚࠸ࡿࠋᐜ㔞 DAC㸦CDAC㸧ࡣ SAR ADC ࡢ࣮࢟ࢥ࣏࣮ࣥࢿࣥࢺ࡛࠶ࡾࠊ ᐜ㔞ࢫࢵࢳ࡛ᵓᡂࡉࢀࠊ┤ὶ㟁ຊࢆࡃᾘ㈝ࡋ࡞࠸ᴟప㟁ຊ࡞ᅇ㊰࡛࠶ࡿࠋ ࡋࡋࠊ㧗⢭ᗘࡍࡿฟຊಙྕࡢࢭࢺࣜࣥࢢ㛫ࡀቑຍࡍࡿࡇࡽࠊ㧗⢭ᗘ SAR ADC ࡢ㏿ᗘࢆᚊ㏿ࡍࡿせᅉ࡞ࡗ࡚࠸ࡓࠋᮏ◊✲࡛ࡣࢭࢺࣜࣥࢢ㛫ࢆᨭ㓄 Vout C0=C/8 C0=C/8 C1=C/4 C2=C/2 R0 R0 R1 R2 Cp ࡍࡿせᅉࢭࢺࣜࣥࢢ㛫ࢆ▷⦰ࡍࡿࡓࡵࡢタィἲࡘ࠸࡚⪃ᐹࢆ⾜ࡗࡓࠋMOS ࢫࢵࢳࢆ⌮ࢫࢵࢳ on ᢠ࡛ࣔࢹࣝࡋ㸦ᅗ㸯㸧⪃ᐹࡋࡓ⤖ᯝࠊRiCi ࡢ Vin ᐃᩘࢆ࡚➼ࡋࡃࡋࡓࡁࠊࢭࢺࣜࣥࢢ㛫ࡣฟຊᐤ⏕ᐜ㔞 CP ࢫࢵࢳࡢ on Vref ᢠ࡛ỴࡲࡾࠊCPR0/2n ࡛⾲ࡏࡿࡇࡀࢃࡗࡓࠋࡇࡢࡇࡽࢭࢺࣜࣥࢢ㛫ࡣ ᅗ㸯㸬CDAC ࡢࢭࢺࣜࣥࢢ㛫 Ci ࡣ↓㛵ಀタィ࡛ࡁࡿࡇࡀࢃࡗࡓࠋ ࡲࡓࠊRiCi ࡢᐃᩘࢆ࡚➼ࡋࡃࡍࡿࡓࡵࡣࠊMSB ࡢࢫࢵࢳࢆ㠀ᖖࡁࡃࡍࡿᚲせࡀ࠶ࡿࡇࡽࠊࢫࢵࢳࡢ㠃✚ࢆపῶࡍࡿ᪉ἲࡘ ࠸࡚ࡶ᳨ウࢆ⾜ࡗࡓࠋࡑࡢ⤖ᯝࠊୖࣅࢵࢺࡔࡅඃඛⓗᐃᩘࢆ➼ࡋࡃ࡞ࡿࡼ࠺タィࡍࡿࡇ࡛ࠊࢃࡎ࡞ࢭࢺࣜࣥࢢ㛫ࡢቑຍ࡛ࢫࢵࢳ ࡢ㠃✚ࢆᖜ๐ῶ࡛ࡁࡿࡇࢆ᫂ࡽࡋࡓࠋ 5 దԠόΠΞεిྲྀٕज़Λ༻͍ͨిྗɾߴ Rail-to-Rail ΦϖΞϯϓ A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power analog LSIs ਆށେֶ ˓ ඌ࡚༸, ኍ, ௴ ࢤܒ, ࠇमོ, প ণ Kobe University Toshihiro Ozaki, Tetsuya Hirose, Keishi Tsubaki, Nobutaka Kuroki, and Masahiro Numa {tosihiro@cas.|hirose@}eedept.kobe-u.ac.jp ֓ཁ: ຊڀݚɼదԠόΠΞεిྲྀٕज़Λར༻ͨ͠ిྗɾߴ rail-to-rail ΦϖΞϯϓΛఏҊ͢Δɽ ఏҊΦϖΞϯϓφϊΞϯϖΞిྲྀͱݯదԠόΠΞεճ࿏Λར༻͢Δ͜ͱͰɼిྗಈ࡞ͱߴಈ ࡞Λཱ྆͢ΔɽదԠόΠΞεճ࿏ैདྷճ࿏ [1] ͷߏʹ͖ͮجɼrail-to-rail ಈ࡞ʹదͨ͠ߏʹվྑ ͨ͠ɽਤ 1 ʹఏҊճ࿏ [2] ͷΞʔΩςΫνϟΛࣔ͢ɽఏҊճ࿏దԠόΠΞεճ࿏Λ૬ิߏͰࡌ͠ɼ rail-to-rail ೖྗʹର͠ߴʹಈ࡞͢Δɽ ଌఆ݁Ռ: ఏҊճ࿏͓Αͼैདྷճ࿏Λνοϓࢼ࡞͠ɼଌఆΛߦͬͨɽਤ 2 ʹ 10 kHzɼ1.5 Vpp ͷۣܗΛ ೖྗͨ͠ԠܗΛࣔ͢ɽఏҊճ࿏ೖྗʹର͠ 0.162 V/μs ͷεϧʔϨʔτͰԠ͠ɼʹ࣌ػ 0.38 μA ͷిྗͰಈ࡞ͨ͠ɽҰํͰɼैདྷճ࿏ rail-to-rail ಈ࡞ʹద͍ͯ͠ͳ͍ͨΊग़ྗϨϯδ੍͕ݶ ͞ΕͨɽఏҊճ࿏ిྗΞφϩάɾϑϩϯτΤϯυճ࿏Λ࣮͢ݱΔཁૉճ࿏ͱͯ͠༗ޮͰ͋Δɽ ँࣙ: ຊڀݚͷҰ෦ɼՊݚඅɼNEDO ͷॿʹΑΔɽ ࢀߟจݙ: [1] Y. Tsuruya et al., “A nano-watt power CMOS amplifier with adaptive biasing for power-aware analog LSIs,” in Proc. 38th European Solid-State Circuits Conf. (ESSCIRC 2012), 2012, pp. 69-72. [2] T. Ozaki et al., “A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power analog LSIs,” in Ext. Abstr. Solid State Devices and Materials (SSDM 2014), 2014, pp. 964-965. 6 ABC for nDP IADP_p VIN1 Nano-ampere current ref. Cascode bias circuit Rail-to-Rail AMP VIN2 VOUT IADP_n ABC for pDP ਤ 1: ఏҊճ࿏ͷΞʔΩςΫνϟɽ VIN VIN VOUT VOUT (a) (b) ਤ 2: Ԡ( ܗa) ఏҊճ࿏ (b) ैདྷճ࿏ɽ ࣑ࣜἼᖏ࠾ࡅࡿ 026)(7 ࡢಙྕࣔࢹࣜࣥࢢ Millimeter-Wave Large Signal Modeling of MOSFET ᗈᓥᏛ ۑዉཎㄹ ∦ᒣගு 㧗㔝ᜤᘺ ኳᕝಟᖹ ྜྷ⏣Ẏ ⸨ᓥᐇ Hiroshima University U\R#ILVKLURVKLPDXDFMS ᴫせᾘ㈝㟁ຊࡸᅇ㊰≉ᛶࢆ᥎ᐃࡍࡿࡓࡵᅇ㊰ࢩ࣑࣮ࣗࣞࢩࣙࣥ⏝࠸ࡽ ࢀࡿ 026)(7 ࣔࢹ࡛ࣝࡣ㸪'&㸪ᑠಙྕ㸪ಙྕࡑࢀࡒࢀࡢ≉ᛶ࡛ᐇ ⤖ᯝ㞳 ࡀ࡞࠸ࡇࡀồࡵࡽࢀࡿ㸬ࡋࡋ㸪ࡇࢀࡲ࡛ᑠಙྕ≉ᛶࡢ ᐃ⤖ᯝࡽồࡵࡽࢀࡓ + 1 2 3 + 4 026)(7 ࡢࣔࢹ࡛ࣝࡣ㸪ಙྕ≉ᛶࡢࢩ࣑࣮ࣗࣞࢩࣙࣥࡀᐇ ⤖ᯝ㞳ࡋ࡚࠸ࡓ㸬 ᅗ㸯ࣂࢫ౫Ꮡᛶࢆࡶࡘ 026)(7 ࡢ㠀⥺ᙧ➼౯ᅇ㊰ࢆ♧ࡍ㸬ᇶᯈࡀ⤯⦕ᛶ ࡛࠶ࡿྜ≀༙ᑟయ㐪࠸㸪&026 ࡣᇶᯈࡀࢩࣜࢥࣥࡢࡓࡵᦆኻࡀࡁ࠸ࡓࡵ㸪 ᦆኻࡢ࠶ࡿ㠀⥺ᙧᐜ㔞ࡘ࠸࡚⪃࠼ࡿᚲせࡀ࠶ࡿ㸬ࡇࡢࡁၥ㢟࡞ࡿࡢࡀ㸪 ┤ิࡘ࡞ࡀࡿᐜ㔞ᢠࡢ୰㛫ࣀ࣮ࢻࡢࣂࢫࡀ᫂࡞ࡇ࡛࠶ࡿ㸬ࡑࡇ ᅗ 1㸬MOSFET ➼౯ᅇ㊰ כ ࡛ᮏ✏࡛ࡣ㸪㠀⥺ᙧᅇ㊰ࡢࢹࣂࢫ ➃Ꮚ⣲Ꮚࢆ⏝࠸㸪௬㟁Ⲵܳ ௬㟁 Ⲵࢆ כ ܫᐃ⩏ࡋ࡚ࣔࢹࣝࡢసᡂࢆ⾜ࡗࡓ㸬ࣔࢹࣝࡣ㸪026)(7 ࢆ QP&026 ࣉࣟࢭࢫ࡛ヨసࡋ㸪*+] ࡲ࡛ᑠಙྕ ᐃࡋࡓ⤖ᯝࢆ⏝࠸ࡓ㸬ࡲࡓ㸪 సᡂࡋࡓࣔࢹࣝࡢࢩ࣑࣮ࣗࣞࢩࣙࣥᐇ ࡢᑠಙྕ㸪ಙྕ ᐃ⤖ᯝࡢẚ㍑ࢆ⾜ࡗࡓ㸬 ㅰ㎡: ᮏ◊✲ࡣ༙ᑟయ⌮ᕤᏛ◊✲ࢭࣥࢱ࣮ࡢඹྠ◊✲ࡢᡂᯝ࡛࠶ࡿ㸬 ᶆ‽ &026 ᇶᯈࡢ࣒࣊ࣜ࢘ ↷ᑕࡼࡿᒁᡤ༙⤯⦕㧗 4 ࣥࢲࢡࢱࡢࣔࢹࣜࣥࢢ High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by Helium-3 Bombardment ۑᮤ ᑀ㸪ᒸ⏣୍㸪ୖ ๛㸪ᖹ㔝ᣅ୍ࠊᆏ᰿ ோ㸪ᯇ⃝ ○Ning Li*, kenichi Okada*, Takeshi Inoue㸡, Takuichi Hirano*, Hitoshi Sakane㸡, and Akira Matsuzawa* *Tokyo Institute of Technology, 㸡S.H.I.Examination & Inspection,Ltd [email protected] Abstract: A novel helium-3 ion bombardment technique is proposed for creating locally C12 semi-insulating substrate areas. A helium-3 dose of only 1.0*1013 cm-2 increases a Si substrate resistivity from 4 Ω·cm to above 1 kΩ·cm, which improves the quality factor of a 2-nH inductor with a 140-μm diameter by 38% (Q=16.3). Models built for inductors after ion bombardment show good Cox1 The s-parameters are measured for all inductors and open circuits. Shunt parasitic capacitance of pads are de-embedded by using open de-embedding method. Helium-3 ion bombardment is implemented and 15 0 Quality Factor Implementation: Two-port inductors are implemented in a 180-nm CMOS process with 6 metal layers. 10 5 an Aluminum mask with windows open for inductors is utilized. The inductors are modeled with two-π 0 type equivalent circuit before and after the helium-3 bombardment. The parameters are determined by Parameter L1 L2 Csub1 coincidence with measured results. Ls2 Rs2 Rs1 Ls1 0 L1, L2 [nH] R1, R2 [Ω] Cox2 R2 R1 Cox3 L1, L2 [nH] Rsub2 Rsub1 Rsub3 Csub2 R1, R2 [Ω] Csub3 C12 [fF] Cox1 [fF] (a) Cox2 [fF] 2E+09 4E+09 6E+09 8E+09 1E+10 Cox3 [fF] Rsub1 [Ω] Rsub2 [Ω] Rsub3 [Ω] Csub1 [fF] Csub2 [fF] Csub3 [fF] 2 4 6 Frequency [GHz] (b) 8 10 Without He bombardment With He bombardment 2.87 4.19 0.56 4.73 36.40 23.40 24.10 47.50 1.00 x 103 3.04 x 103 0.75 x 103 7.60 x 103 16.50 x 103 5.21 x 103 5.00 2.12 7.12 (c) using S-parameter fitting technique. The experimental results are shown in Fig. 1. Reference: [1] C. Liao et al., EDL, 19, 461, 1998. [2] L. S. Lee et al., TED, 48, 928, 2001. [3] D. D. Tang, et al, IEDM, 673, 2003. [4] C. C. Liu et al., IEDM 323, 2012. 7 Fig.1. (a) Inductor model. (b) Q factor fitting w/wo ion bombardment. (c) Parameter values of (a).
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