配線 (206KB) - JEITA半導体部会

配線
背景
1994 年の NTRS(National Technology Roadmap for Semiconductor)の配線技術の章では、予想
される技術的要求全体を満たすための新しい配線金属と絶縁膜への最初の要求が示された。
NTRS の 1997 年版では、Cu を使ったチップの開発導入が差し迫っていた。 1999 年版 NTRS では、
かつてないペースで導入されつつある新材料の継続的開発が注目される。 2001 年においてもこれら
の新規物質の導入は継続するが、配線抵抗の増加に関連した問題に対して別な観点での解が見
出されなければならない。（より詳細な内容はリンクサイトの「配線抵抗」に関する補足資料に与えら
れている）。さらに、依然としてメモリデバイスが最小寸法を争うテクノロジドライバーではあるものの、
チップ分類としてのシステムオンチップ(SOC)の出現が増大する複雑さとデザインルールの縮小化を
牽引すると予想される。当面の挑戦的技術があげられているが、これらは急速に立ち上がる材料導
入とそれに伴う複雑さを反映している。長期的にみると、従来型のスケーリングに伴う材料革新ではも
はや性能要求を満たせなくなっている。回答は、設計・実装の斬新な開発努力とあいまった垂直配
線インテグレイション、あるいは光とか無線(RF)使った革新的配線技術の中にあるであろう。
配線あるいはワイヤリングシステムの役目はチップ上のさまざまの回路やシステムに、同期などの信
号を伝達したり、電力とか接地ラインを供給することである。配線に関する基本的な開発要求事項
は、デザインルールの更なる縮小にもかかわらずチップの高速伝送要求を満足することである。配
線技術的要求表は MPU と DRAM の両方に対する 2001 技術ノードの加速を反映するために見直
しされている。
銅配線を使用したチップは酸化膜の層間膜で 1998 年に導入されたが、技術ロードマップで予測
された層間膜の誘電率の低下は、現在確かに軌道に乗りつつある。フッ素添加酸化膜（ k=3.7）は
180nm 技術ノードで導入され、 130nm ノードで導入される層間膜の比誘電率が k=2.6-3.0 となる
のは疑問の余地がない。これらの新しい低誘電率膜の開発と完成度の向上は絶えず行われることに
なるから比誘電率の値は技術ロードマップの加速とともにより小さなノードに対応して低下していくだ
ろう。層間膜のバルクとしての比誘電率値は解決策候補の図で明示され、積層された場合の実効
的な比誘電率値の範囲は技術的要求表に載せられている。これらの新しい低誘電率膜の導入は、
拡散防止膜や核成長膜の膜厚低減と均一性の向上と合わせて行う必要があり、統合化（積層化）
する上で困難といえる（より詳しい説明が必要であれば、「様々な積層方法に対する実効的な比誘
電率値の計算」のサイトにアクセスしてください）。
導電膜、拡散防止膜、核成長膜の解決策候補は、ローカル、インターミーディエイト、グローバル
配線層の箇所に、受動素子と一緒にまとめられている。原子層堆積法（ ALD）は優れた下地の凹凸
に無関係な膜厚の均一性と膜厚の制御性が特徴であり、拡散防止や核成長膜、高誘電率膜の形
成用途に注目されている。配線の解決策候補に加えるべき他の項目として Cu 鍍金（ECD）と平坦
化を組み合わせて行える新規装置がある。これはグローバル配線やインダクターとして使用される厚
い金属膜を形成するのに特に適したものといえる。不純物を添加した銅配線は、信頼性を改善する
ための解決策候補として登場したが、抵抗の増大との兼ね合いで決める必要がある。電子散乱効果
による抵抗増加は、長期的に見て重要な要因であり、また焦点をあてるべき領域といえる。「 ALD に
対する広範囲の参考文献」のリンクサイトが補足資料の中に含まれている。
図 43 は、エッチング、剥離、洗浄の解決策候補を含んでいるが、これらの工程の組み合わせにお
ける課題が増加していることを踏まえてのことである。たとえばデュアルダマシン構造のエッチングの解
は、埋め込まれた溝エッチのストッパーを設けるか否かで変わってきてしまう。エッチング前後の洗浄
に対する技術的要求が、 CO2 の超臨界のような新技術を利用する可能性もあり、広がってきている。
このロードマップではプラズマエッチ、特に高密度プラズマエッチ(HDP)は一頃ほど強調されてはい
ない。
平坦化の解決策候補では、化学的要素を強くした平坦化(CEP)を以前より詳細に議論している低
誘電率膜との主要な積層化に関する課題の一つは、平坦化の過程での拡散防止やキャップ層の
層間膜との密着性不良である。多孔性の低誘電率膜は、さらに問題となりやすく、それ故平坦化技
術開発努力の最重要領域の一つである。技術的要求表に示されている「ディシング、エロージョン、
膜厚減少に関する概要」のさらに詳細な内容は補足資料のリンクを見てください。
困難なチャレンジ
表 61 に 65nm ノードまでの比較的短期間の 5 大課題と、 65nm ノード以降の比較的長期間の 5 大
課題を示す。 65nmノードまでは配線分野での最大の課題には新材料､新プロセス、 3 次元的な加工
制御､物理的/電気的信頼性、およびデバイスに対するダメージの低い､またはダメージを与えない配
線プロセスの実現が含まれる。新 l o w k 材料、メタル/バリア/シード層の CVD、および SoC に追加さ
れる素子の導入により､重大なプロセスおよびプロセスインテグレーション課題が生じる。界面、汚染、
密着性、機械的安定性、電気的パラメータやサーマルバジェットは、多層配線やグランドプレート、
受動素子によって影響をうけて複雑な系を構成し､その取り扱いは非常に難しくなる。
Table 61 Interconnect Difficult Challenges
F I V E D I F F I C U L T C H A L L E N G E S ≥65 n m / T H R O U G H
2007
S U M M A R Y OF IS S U E S
新材料の導入
要求される抵抗率を実現し、絶縁膜の比誘電率を低減するた
めに、新材料､新プロセスを急速に導入することにより､インテグ
レーションおよび材料特性に関する課題が発生する。
新プロセス､新構造のインテグレーション
新構造を作成するために、新材料と新プロセスの組み合
わせることにより、プロセスインテグレーションは複雑
化する。
求められる信頼性の達成
新材料､新構造、新プロセスの導入により、新たなチップの電
気的、熱的、機械的信頼性課題に直面する。
検出手法、試験技術、モデリング、故障メカニズムのコントロー
ルが解決の鍵である。
3 次元制御
回路特性を達成し､信頼性を実現するために、配線形状の 3
次元制御が、それに見合う測定技術ともに求められている。配
線層の多層化とともに、新材料の導入、微細化、プロセスのパ
ターン依存性がこの課題をもらたらした。
コスト/性能に対するトータルな要求を満足する
生産性と欠陥制御
微細化とともに配線プロセスはデバイスロードマップと同レベル
になり､加工目標となる。プラズマダメージ､汚染､サーマルバジ
ェット、高アスペクト構造の洗浄､欠陥に影響されないプロセ
ス、モニターウェーハの低減､廃止が重大な検討項目である。
適切なグローバル配線とパッケージの検討が、多分野を統合
した形で行われると予想される。
Table 61 Interconnect Difficult Challenges (continued)
F I V E D I F F I C U L T CH A L L E N G E S < 6 5 n m / B E Y O N D 2 0 0 7
寸法制御と測定技術
S U M M A R Y OF IS S U E S
多次元制御技術と配線形状測定技術が回路特性や信頼性
確保のために求められる。
高アスペクト比構造の加工､洗浄､埋め込み
微細化に伴い､高アスペクト比構造のエッチング､洗浄､および
埋め込み技術が、特に low k デュアルダマシン構造と DRAM に
おいて課題となる。
新プロセスと新構造のインテグレーション
新構造を作成するための材料とプロセスの採用により、インテ
グレーションは複雑化する。配線層数の増大により、熱機械効
果が深刻化する。新アクティブ素子が配線層に作りこまれる。
新材料の不断の導入とサイズ効果
新材料/新プロセスの更なる導入が予測される。より微細な配
線まで Cu/low k の採用が続くと微細構造や形状効果が重大
となる。
グローバル配線のスケーリング問題に対する解の
確定*
伝統的な配線スケーリングはもはや性能要望を満足できない。
Cu/low k 技術の次のソリューションを定義し､探索するために
は､設計､パッケージ技術、および革新的な配線技術と結びつ
いた、材料のイノベーションが求められる。
3 次元的な加工制御は現代および将来の配線技術の主要課題である。
主要な配線構造である､
ダマシン構造では厳しいパターニング､エッチング､平坦化制御が求められる。最高性能を引き出す
ためには、配線構造は好ましくない RC 特性劣化の要因となるプロファイルばらつきを許容することは
できない。 3 次元的な加工制御を実現するためには、高スループットの高アスペクト比構造測定技
術が新たに望まれる。密着性や欠陥のインラインモニタリングのための新しい測定技術も求められる。
より大口径なウェーハの導入やテストウェーハの削減要望により、 in-situ プロセス制御技術の採用が
推進されよう。 3 次元的な加工制御は現在も課題であるが、多孔質 l o w k 材料や CVD メタルなど
の新材料が、より微細なピッチやより高い A/R 比の中間配線層やグローバル配線層に用いられるよう
になるとさらに重大な課題となる。 50nmノードの時代になると電子表面散乱などの微細化の影響に
より実効抵抗率が増大するため、新しい導電材料が求められると予想される。 Cuと low k 材料は未
来のチップでも用途が見つかるであろうが、グローバル配線に対しては RF 伝達､または光伝達なども
視野に入れた新しい配線ソリューションがもとめられると予想されるが、これらの技術の導入にはさら
に困難な材料およびプロセス課題を伴う。
微細化、新材料、およびダマシン構造の採用により、オ
ンチップ配線開発､製造のための測定技術は課題に直面している。
や極薄バリア膜の寸法測定が求められている。
定技術の開発が必要である。
非常に高いアスペクト比構造
未来の複雑さを増す多層配線構造に見合った測
その他の課題としては、抵抗率や高周波での比誘電率、密着性、
機械的特性の測定などがある。
半導体製品に要求される性能と目標（ Technology
Requirement）
配線に対するより適切な記述をするために、 near term（1999-2005）、long term（2008-2014）での
技術的要求および解決策候補が MPU(micro-processor unit),DRAM(dynamic random access
memory),SOC(system on a chip)に分類して示されている（Table 62− 63）。MPU に対しては、現在
広く採用されている階層的スケーリング法を前提としており、配線ピッチ、アスペクト比はローカル配
線、中間層配線、グローバル配線で区別して示している。Cu および Low− K 材料の導入は特に中
間層のスケーリングを可能にし、配線遅延の影響を極力少なくすることに寄与する。 Fig.35 に将来の
ローカル配線、グローバル配線の配線遅延の推移を示す。ローカル配線層での配線遅延に関して
は、従来通りのスケーリングによる影響は比較的少ない。 RC 遅延への影響はグローバル配線におけ
るものが支配的で全体としての性能向上のためには、材料の変化だけでは対応できない。グローバ
ル配線での配線遅延を緩和するためにはリピータを導入することが有効であるが、一方でリピータの
導入は消費電力の増加、チップサイズの増加を余儀なくする。
100
Gate Delay
(Fan out 4)
Local
(Scaled)
Relative Delay
10
Global with Repeaters
(Scaled Die Edge)
Global w/o Repeaters
(Scaled Die Edge)
1
0.1
250
180
130
90
65
45
32
Process Technology Node (nm)
Figure 35 Delay for Local and Global Wiring versus Feature Size
Long term では、従来技術での性能向上の限界を乗り越えるためには、まったく新しい設計手法
や平面ウエーブガイド、自由空間 RF、光配線などの新しい技術的な解が必要とされる。また、動作
周波数が高くなるとインダクティブな効果がより重要になってくる。ここでは、インダクティブな効果をシ
ールドするための余分な配線層やグランドラインが必要とされるかも知れない。さらに、電源電圧のス
ケーリング（低電圧化）に伴い、すべてのクロック配線、信号線におけるクロストークが大きな問題とな
ってくる。Near term での解としては、メタル配線の配線厚を薄くし、配線間の容量を低くするという
方法がとられる。この方法は、 Al 配線においては配線膜厚を薄くすることで抵抗を犠牲にしなければ
ならないが、Al から抵抗の低い Cu にすることでこの犠牲を少なくできる。２００１年版ロードマップでは、
配線間の容量の低減化を過剰な Low-k 膜の低誘電率化によらず、上記配線膜厚を減少させる設
計を考慮して作成されている。この層間膜の Low-k 化に対する要求の緩和は、インテグレーションが
困難な Low-k 膜のダマシーン配線への導入時期に猶予を与えることになる。
MPU は多くの配線層数を用いる。設計者は、配線遅延の影響をなるべく少なくなるように、 Fig.36 に
示すように一般的に上層に行くほど配線ピッチと配線膜厚を大きくする階層設計を行う。
グランド電極やチップ上に設けるデカップリングキャパシタへの要求に対応するためにさらに配線
層数は増加することになる。 Cu 配線のアスペクト比は Al に比較して小さくなる。これは、配線間の容
量やクロストーク低減させることになるが、同時に配線抵抗を上昇させる。グローバル配線でのアスペ
クト比は Al の場合も Cu の場合もほぼ同じ程度になると予想される。表 62a と 62b を参照のこと。「オ
プショナル層」に関するより詳細な情報は補足ファイルに与えている。
Wire
Global (up to 5)
Via
Passivation
Dielectric
Etch Stop Layer
Dielectric Capping Layer
Copper Conductor with
Barrier/Nucleation Layer
Intermediate (up to 4)
Local (2)
Figure 36
Pre Metal Dielectric
Tungsten Contact Plug
Cross-section of Hie rarchical Scaling
Table 62a MPU Interconnect Technology Requirements—Near-term
2001
130
2002
115
2003
100
2004
90
2005
80
2006
70
2007
65
150
130
107
90
80
70
65
90
75
65
53
45
40
35
(nm)
65
53
45
37
32
28
25
Number of metal levels
N u m b e r o f o p t i o n a l l e v e l s —ground
planes/capacitors
8
8
8
9
10
10
10
2
2
4
4
4
4
4
4086
4843
5788
6879
9068
10022
11169
1.22
1.03
0.86
0.73
0.55
0.50
0.45
9.6E5
1.1E6
1.3E6
1.5E6
1.7E6
1.9E6
2.1E6
0.32
0.29
0.27
0.24
0.22
0.20
0.18
350
1.6
295
1.6
245
1.6
210
1.7
185
1.7
170
1.7
150
1.7
28
24
20
18
16
14
13
450
380
320
265
240
215
195
1.6/1.4
1.6/1.4
1.7/1.5
1.7/1.5
1.7/1.5
1.7/1.6
1.8/1.6
36
30
27
23
20
18
18
670
565
475
460
360
320
290
2.0/1.8
2.0/1.8
2.1/1.9
2.1/1.9
2.2/2.0
2.2/2.0
2.2/2.0
67
57
50
48
40
35
32
40
34
30
29
24
21
19
2.2
2.2
2.2
2.2
2.2
2.2
2.2
16
14
12
10
9
8
7
3.0- 3.6
3.0–3.6
3.0–3.6
2.6–3.1
2.6–3.1
2.6–3.1
2.3–2.7
<2.7
<2.7
<2.7
<2.4
<2.4
<2.4
<2.1
YE A R O F P R O D U C T I O N
DRAM ½ P I T C H
(nm)
MPU/ASIC ½ P I T C H
MPU
(nm)
PR I N T E D G A T E L E N G T H
MPU PH Y S I C A L GA T E LE N G T H
(nm)
2
T o t a l i n t e r c o n n e c t l e n g t h ( m / c m ) —a c t i v e
wiring only, excluding global levels [1]
FITs/m length/cm
levels [2]
2
× 10
-3
excluding global
J m a x ( A / c m 2 ) —w i r e ( a t 1 0 5 °C)
I m a x ( m A ) —v i a ( a t 1 0 5 °C)
Local wiring pitch (nm)
Local wiring A/R (for Cu)
Cu thinning at minimum pitch due to erosion
(nm),
1 0 % × h e i g h t , 5 0 % a r e a l d e n s i t y , 5 0 0 µm
square array
Intermediate wiring pitch (nm)
Intermediate wiring dual Damascene A/R
(Cu wire/via)
Cu thinning at minimum intermediate pitch
d u e t o e r o s i o n ( n m ) , 1 0 % × heigh t ,
5 0 % a r e a l d e n s i t y , 5 0 0 µm square array
Minimum global wiring pitch (nm)
Global wiring dual Damascene A/R (Cu
wire/via)
C u t h i n n ing global wiring due to dishing
and erosion (nm), 10% × height, 80% areal
density,
1 5 µm wide wire
Cu thinning global wiring due to dishing
(nm),
1 0 0 µm wide feature
Conductor effective resistivity
( µΩ- c m ) C u i n t e r m e d i a t e w i r i n g
B a r r i e r /cladding thickness
(for Cu intermediate wiring) (nm) [3]
Interlevel metal insulator
—e f f e c t i v e d i e l e c t r i c c o n s t a n t ( κ)
Interlevel metal insulator (minimum
expected)
—bulk dielect r i c c o n s t a n t ( κ)
White– M a n u f a c t u r a b l e S o l u t i o n s E x i s t , a n d A r e B e i n g
Y e l l o w– M a n u f a c t u r a b l e S o l u t i o n s aO
r ep tKi m
n oi zwend
Red– Manufacturable Solutions are NOT Known
Notes for Table 62a and b
[1] Calculated by assuming that only one of every three minimum pitch wiring tracks for local and semiglobal wiring
levels are populated. The wiring lengths for each level are then summed to calculate the total inteconnect length per
square centimeter of active area.
[2 ] T h i s m e t r i c i s c a l c u l a t e d b y a s s u m i n g t h a t a 5 F I T r e l i a b i l i t y b u d g e t i s a p p o r t i o n e d t o i n t e r c o n n e c t f o r t h e h i g h e s t
reliability grade MPUs. This number is then divided by the total interconnect length to arrive at the FITs per meter of
wiring per one sq u a r e c e n t i m e t e r o f a c t i v e a r e a .
[3] Calculated for a conformal layer in intermediate wiring to meet minimum effective conductor resistivity
Table 62b MPU Interconnect Technology Requirements—Long-term
YE A R O F P R O D U C T I O N
DRAM ½ P I T C H
MPU/ASIC
(nm )
½ PITCH
(nm)
MPU PR I N T E D GA T E LE N G T H
MPU PH Y S I C A L GA T E LE N G T H
(nm)
(nm)
Number of metal levels
Number of optional levels – ground planes/capacitors
2010
45
2013
32
2016
22
45
32
22
25
18
13
18
13
9.0
10
4
11
4
11
4
16063
22695
33508
0.31
0.22
0.15
2.7E6
3.3E6
3.9E6
0.10
105
1.8
0.07
75
1.9
0.04
50
2.0
5
4
3
135
1.8/1.6
95
1.9/1.7
65
2.0/1.8
12
9
7
205
2.3/2.1
140
2.4/2.2
100
2.5/2.3
24
17
13
14
10
8
2.2
2.2
2.2
5
3.5
2.5
2.1
1.9
1.8
<1.9
<1.7
2
T o t a l i n t e r c o n n e c t l e n g t h ( m / c m ) – active wiring only,
excluding global levels [1]
FITs/m length/cm
2
× 10
-3
excluding global levels [2]
J m a x ( A / c m 2 ) —w i r e ( a t 1 0 5 °C)
I m a x ( m A ) —v i a ( a t 1 0 5 °C)
Local wiring pitch (nm)
Local A/R (for Cu)
Cu thinning at minimum pitch due to erosion (nm), 10%
× height,
5 0 % a r e a l d e n s i t y , 5 0 0 µm square array
Intermediate wiring pitch (nm)
Intermediate wiring dual Damascene A/R (Cu wire/via)
Cu thinning at minimum intermediate pitch due to
erosion (nm),
1 0 % × h e i g h t , 5 0 % a r e a l d e n s i t y , 5 0 0 µm square array
Minimum global wiring pitch (nm)
Global wiring dual- Damascene A/R (Cu wire/via)
Cu thinning global wiring due to dishing and erosion
(nm),
1 0 % × h e i g h t , 8 0 % a r e a l d e n s i t y , 1 5 µm wide wire
Cu thinning global wiring due to dishing (nm),
1 0 0 µm wide feature
Conductor effective resistivity
( µΩ- c m ) C u i n t e r m e d i a t e w i r i n g
Barrier/cladding thickness
(for Cu intermediate wiring) (nm) [3]
I n t e r l e v e l m e t a l i n s u l a t o r —effective dielectric constant
( κ)
Interlevel metal insulator (minimum expected)
—b u l k d i e l e c t r i c c o n s t a n t ( κ)
White– M a n u f a c t u r a b l e S o l u t i o n s E x i s t , a n d A r e B e i n g
Y e l l o w– M a n u f a c t u r a b l e S o l u t i o n s aO
r ep tKi m
n oi zwend
Red– Manufacturable Solutions are NOT Known
<1.6
Table 63a DRAM Interconnect Technology Requirements—Near-term
YE A R O F P R O D U C T I O N
DRAM ½ P I T C H
(nm)
2001
130
2002
115
2003
100
2004
90
2005
80
2006
70
2007
65
150
130
107
90
80
70
65
MPU P R I N T E D G A T E L E N G T H (nm)
90
75
65
53
45
40
35
MPU PH Y S I C A L GA T E LE N G T H
(nm)
65
53
45
37
32
28
25
3
11.4
3–4
11.9
4
12.4
4
13.0
4
13.6
4
14.3
4
15.2
260
230
200
180
160
150
130
1.5E- 7
1.3E- 7
1.0E- 7
8.0E- 8
7.0E- 8
6.0E- 8
5.0E- 8
2E- 9
1.4E- 9
1.0E- 9
9.0E- 10
7.0E- 10
6.0E- 10
5.0E- 10
3.3
3.3
3.3
2.2
2.2
2.2
2.2
4.1
3.0–4.1
3.0–4.1
3.0–4.1
3.0- 4.1
2.6–3.1
2.6–3.1
M P U / A S IC ½ P I T C H
(nm)
Number of metal levels
C o n t a c t A / R —s t a c k e d c a p a c i t o r
Local wiring pitch (nm)
non-contacted
Specific contact resistance
( Ω- c m 2 )
S p e c i f i c v i a r e s i s t a n c e ( Ω- c m 2 )
Conductor effective resistivity
( µΩ- c m )
Interlevel metal insulator—
e f f e c t i v e d i e l e c t r i c c o n s t a n t ( κ)
Table 63b DRAM Interconnect Technology Requirements—Long-term
YE A R O F P R O D U C T I O N
DRAM ½ P I T C H
(nm)
MPU/ASIC ½ P I T C H
(nm)
MPU PR I N T E D GA T E LE N G T H
MPU PH Y S I C A L GA T E LE N G T H
(nm)
(nm)
Number of metal levels
C o n t a c t A / R —s t a c k e d c a p a c i t o r
Local wiring pitch (nm) non-contacted
S p e c i f i c c o n t a c t r e s i s t a n c e ( Ω- c m 2 )
S p e c i f i c v i a r e s i s t a n c e ( Ω- c m 2 )
2010
45
2013
32
2016
22
45
32
22
25
18
13
18
13
9.0
4
16.1
90
4
19.3
64
4
23.2
44
4.0E- 8
2.0E- 8
1.0E- 8
5E- 10
3E- 10
1.0E- 10
2.2
2.2
2.3–2.7
2.1
2.2
C o n d u c t o r e f f e c t i v e r e s i s t i v i t y ( µΩ- c m )
I n t e r l e v e l m e t a l i n s u l a t o r —effective dielectric constant
2.3–2.7
( κ)
White– M a n u f a c t u r a b l e S o l u t i o n s E x i s t , a n d A r e B e i n g
Y e l l o w– M a n u f a c t u r a b l e S o l u t i o n s aO
r ep tKi m
n oi zwend
Red– Manufacturable Solutions are NOT Known
DRAM の配線技術は、もっとも厳しい配線ピッチ、もっとも高いコンタクトのアスペクト比を要求し、また
もっとも厳しい寸法制御、欠陥制御を要求する（表 63 参照）。また、DRAM においても高速のメモリ
製品に対応するためにハーフピッチが１１５ｎｍからは低誘電率膜を、またハーフピッチが９０ｎｍから
は Cu 配線の導入が要求されることになるであろう。 DRAM においてはマーケットにおける価格要求と
の兼ね合いであり、 Cu 配線を用いることが価格を上昇させることになればその導入が遅れることもあり
える。即ち、 DRAM では、従来の Al 配線の改良と拡張が引き続き必要となる。
ダマシンプロセスフローは MPU/ASIC 製造方法の主要部分を占めていて DRAM への使用も広が
ってくることが期待されている。図 37 は配線層を構築するのに使用できるいくつかの代表的な配線
層間 (ILD)構造を図示している。現在の銅ダマシンプロセスは、物理的気相成長法（ＰＶＤ）の Ta
ベースの拡散防止膜と Cu 核成長層を利用している一方でデザインルールの継続した縮小化が異
なる物質や核成長膜の堆積方法を要求している。装置や化学物質を継続して改善することによって
鍍金（ECD）によって堆積した銅配線を 22nm の技術ノードまで延命しようしているが、微細で、且つ
アスペクト比の高い形状が別な埋め込み技術の同時開発と選択を必要としている。薄い拡散防止
膜もまたこれらの微細形状でも実効的な導電性を維持することが必要とされている。核成長層の
穴の中の膜厚均一性に関する要求はダマシン形状の鍍金による埋め込みを可能とするため益々厳
しくなる。表面処理（分離）、 CVD、ALD、そして誘電膜の拡散防止が途中状態での解決策候補で
あり、厚さのない拡散防止は望ましいが、必ずしも要求されていない。
Near term では、層間絶縁膜としては低誘電率化を、またデカップリングそしてメタル・絶縁物・メタ
ル(MIM)キャパシタにおいては高誘電率化、さらに FRAM に対して残留分極の増大がそれぞれに用
いられる絶縁膜に要求される。これらの絶縁膜の熱的、機械的、電気的な特性はプロセスインテグレ
ーションに対してきわめて厳しい要求をすることとなる。また、Long term としては、絶縁膜の高周波で
の絶縁膜特性が重要となるであろう。また、低損失導波路を形成するために十分な光学特性を有す
る絶縁材料が要求されることも考えられる。
κ1
κ1
C
O
C
O
C
O
N
N
N
D
U
D
U
C
C
C
T
O
T
O
T
O
R
R
R
D
U
κ1
κ1
C
O
κ2
κ1
κ2
C
C
N
O
N
O
N
D
U
D
U
D
U
C
C
C
T
O
T
T
O
R
O
R
R
κ1
κ1
Homogeneous ILD
Embedded low κ ILD
(κ > κ )
without trench etch stop
1
κ1
Dielectric
diffusion barrier
Etch stop layer
Dielectric
diffusion barrier
Etch stop layer
κ1
Homogeneous ILD
with trench etch stop
2
Figure 37 Typical ILD Architectures
CMP においては、CMP 技術自体と CMP 後の欠陥低減化技術の継続的な改良が near term にお
いては要求される。 Long term では CMP 以外の平坦化技術が解決策候補となるであろう。
Cu の CMP においては、 Cu の厚さがスケーリングされ、エロージョンやディッシングを極力小さくする
ことが要求される。また、Low− k 膜は一般に低密度で機械強度が弱いためそれに対応できる CMP
技術の開発が必須となる。また、将来のデバイスの低欠陥化に対してポスト CMP クリーニング技術の
開発は重要である。また、エッチストップ層やバリア層との高い選択比を持つエッチング技術、レジス
ト剥離技術、ポストエッチクリーニング技術の開発も必須である。また、ゲート絶縁膜の薄膜化、新材
料の導入に対して、エッチングやデポジッションのプロセスでのダメージを低減化することが必須の技
術である。
解決策候補
誘電体膜に関する解決策候補
1999 技術ロードマップは集積回路で使用される層間絶縁膜の材料の本質的な変更を示唆し
2001 年版ではこの変化どのように起こるかを具体的に示すだろう。すべての領域の誘電率（比誘電
率が 100 以上、または２以下）は議論の最中であるが、 20 以上または３以下の比誘電率を持つ物質
については 2001 年の段階で経済的に実施されるための開発状態にある。ここで扱われる比誘電率
の値は、断りのない限りバルクのの値である。実効的な値、ｋ eff は後に定義される。次の３つの全体
にかかわる誘電膜に関する課題は、この技術ロードマップが扱う 15 年の視野を通して有効なままで
ある。
・ MPU/ASICs と SoC のための個別メモリ、デカップリングや MIM のキャパシター
への適用を目的とした最高の誘電率を達成するための高誘電率材料とプロセスの開
発と統合化
・主に銅デュアルダマシン技術のために最小の誘電率を達成するための低誘電率材料と
プロセスの開発と統合化
・従来の配線を RF（無線）や光配線などの代替配線で置き換えるために今後出現する技
術のための新材料の開発と統合化
高誘電率材料は 130nmノードの最初の時期にロジックや SoC における配線以降（ BEOL）のデカ
ップリングキャパシタが目標となる。より高い誘電率への駆動力は、配線のこれまでの形成しやすさを
維持するため、関連する BEOL プロセスと高誘電率材料の両立と折り合いを付けられなければなら
ない。焦点は主にこれらの膜の熱的、機械的、そしてストレス特性にあてられる。多層キャパシタと関
連した形状的な課題から CMP 技術の開発が必要となるかもしれない。またこれらの材料の技術的
要求事項は、デバイスの動作要求にかなうような誘電率の周波数の不変性、低リーク、電流電圧特
性の直線性、そして電極との相性から成っている。ＣＶＤで形成する酸化タンタルは、経済性を満た
し、複数の供給サービスがある高誘電材料の中で最も広く使用されている。アルミナの（ MIM）構造
の開発は継続している。ペロボスカイト構造を持つ BST や PZT は、先の材料より高い誘電率を持つ
一方プロセス温度を低減するための更なる開発が依然として必要な状況である。
低誘電率 FSG（k=3.7）材料は、 250nm ノードから生産で使用されていて、 180n m ノードでは銅
デュアルダマシンと一緒に導入されている。その FSG から得られる性能面の御利益に味を占めて、
130nm における比誘電率が３以下の有機ポリマー塗布膜、塗布およびプラズマ CVD の無機・有機
ハイブリッド膜を用いた低誘電率膜の思い切った導入に拍車がかかっている。これらの材料は単層
の層間膜、さらに中間エッチストップ層との２層膜、またはビア層での USGとのハイブリッド層間膜とし
て経済性を満たしている。最も課題の多い組み合わせプロセスモジュールは、誘電膜のエッチング、
積層された状態での洗浄、ＣＭＰ、そしてパッケージングである。
比誘電率が 2.5 未満の低誘電材料は現在開発中である。積層化の苦労はこれらの低密度
材料の問題を熱的性質と機械的性質をトレードオフすることによって解決することに集中されている。
この避けられない密度減少の傾向は CMP とパッケージングにおいて一番やっかいな問題となってい
る。低誘電率膜中への弗素の混入は、誘電率を約 10%程度低減するが、これ以上弗素により下げ
ようとするとライナーとして用いる高融点金属材料と一緒に
用いられないので、弗素を含有している ULK や ELK 材料を使用する際には、この点を十分に考慮
しなければならない。理想的な超低誘電材料( k＜ 2.5)は、孔が隣とつながっていないで、できる限り
大きく、しかも膜中に一様に分布しているポア構造を持っていて、技術ノードと一緒にその誘電率が
減少していく必要がある。しかもしっかりとした構造を持ったポアの分布が望ましい。
配線構造において信号が感じる実効的な誘電率は、最も重要なパラメータで、できる限りバルクの
誘電率値に近づけるべく、積層方法に関して様々な工夫を要することになる。
層間絶縁膜の積層中の各材料が実効比誘電率 (keff)に寄与することになる（エッチストップ膜、
銅配線のキャップ層そしてハードマスク）。実効比誘電率を 2.0 あるいはそれ以下にすために、超低
誘電率材料に加えて斬新な積層方法が依然として必要となるだろう。
RF（無線）や光配線は、従来配線を置き換えてグローバル配線の問題を緩和するための先端的
技術である。酸化膜ベースの光配線は、次の手だてといえるが、現在の形成技術は直接適用しても
十分な性能を持った材料を作り出せない。遷移金属の純度と hydroxol の濃度を、ある条件の下で
損失目標を満足するために７桁も改善しなければならない。高分子物質に対して取り組んでいけば、
最小の曲げで低損失とするためにコアと被服領域との間の十分な屈折率比を達成できるかもしれな
い。変換効率（電子から光子、光子から電子）は、 10GH 以上のデザイン周波数の信号の入力に対
して大幅な改善がされる必要が依然としてある。光配線の一つの長所は同じ配線上に同時に光と電
波の多重送受信が適用できる所である。チップ上で局所的に RF を利用することも開発されている。
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IMD κ-effective (dielectric + etch stops)
2.5–3.1 κeff
2.2–2.7 κeff
2.1 κeff
1.9 κeff
1.8 κeff
High κ (>100)
CVD / Barium Strontium Titanate (BST)
PVD / BST with anneal
Moderate κ (10<κ <60)
CVD Ta2 O5 (κ=25–60)
CVD doped Ta 2O5 (κ=25)
CVD Hf2 O5 (κ=26–45)
PVD Al2O3 (κ~12)
Other Al2O3 including ALD (κ~12)
PVD/CVD ZrO2
Standard κ (4.5<κ <10)
PECVD Si3N 4 (7< κ<8)
PECVD SiC (4.5<κ<6.0)
PECVD SiO2 (3.9<κ<4.3)
PECVD SiC (3.6<κ<4.3)
Low κ (minimum κ <2.7)
Fluorinated silicate glass (3.4<κ<3.9) CVD
Hydrogen silsesquioxane (2.9< κ<3.2) SOD
Methyl silsesquioxane (2.5< κ<3.0) SOD
Organic polymer (2.5<κ<3.0) SOD
Organic polymer (2.5<κ<3.0) CVD
Organosilicate glass (2.5<κ<3.0) CVD
Ultra Low κ (2.0<κ <2.5)
Porus organic polymer (2.0< κ<2.5) SOD
Organic polymer (2.0<κ<2.5) CVD
Porus inorganic (2.0<κ<2.4) SOD
Organosilicate glass (2.0<κ<2.5) CVD
Extreme Low κ (1.5<κ <1.9)
Porus organic polymer (1.5< κ<1.9) SOD
Porus inorganic (1.5<κ<1.9) SOD
Porus organic polymer (1.5< κ<1.9) SCCO2
Porus organic polymer (1.5< κ<1.9) SCCO2
Optical Dielectric
SOD / CVD
Ferroelectrics
PVD / CVD PZT (µC/cm 2 )
CVD SBT (20 µC/cm 2)
Research Required
Development Underway
Qualification/Pre-Production
This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
Figure 38 Dielectric Potential Solutions
導体に関する解決策候補
タングステンは、マイクロプロセッサー、ASIC と DRAM において、ローカル配線やコンタクト層に継
続して使用される。 CVD 技術と合わせて ALD が、つなぎ目のないＷの埋め込みを果たすためにＷ
の形成領域で先ず利用されるだろう。これらの同じ技術が、積層キャパシターを用いる DRAM に対
して、ALD の特徴をより活かす形で、高アスペクト比（ 2007 に 15:1）のＷの埋め込みを果たすために
使用されるだろう。このほかの材料や技術は,DRAMスタックドキャパシタのコンタクト、それは 2016 年
までにアスペクト比が 20:1 以上になると見込まれている、に関する長期的要求に対して取り組むため
最終的に必要となるでしょう。アルミ配線はローカル配線として継続して使用されるでしょう。圧力等
による CVD/PVD 強制フロー技術もダマシン構造に利用されるかもしれない。銅配線もまたローカル
配線層に使用され、これが銅の抵抗を上昇させるサイズ効果の影響を、 2001 版の技術ロードマップ
で扱われている期間の終わりに向けて真っ先に受けるだろう。
銅はマイクロプロセッサーと ASIC のインターミーディエイト配線に対する適切な解となり、鍍金技術
は継続して短期的（といっても 2007 年頃までを指す）に市場を支配するであろう。 CVD の銅埋め込
み技術が、鍍金技術と競合することになるだろう、ただし鍍金技術が CVD と同じ超埋め込み性と微
細構造特性が達成できるとしてだが・・・。技術ロードマップの長期で予測されているインターミーディ
エイト配線のピッチにおいて、インターミーディエイト配線層の銅の抵抗をサイズ効果がやはり上昇さ
せるだろう。これは、インターミーディエイト配線はより長い距離にわたり、ローカル配線以上に性能に
影響を及ぼすものと考えられるので、ずっと大きな問題である。銅の界面、微細構造、不純物レベル
を技術調整することによって、これからの数世代に対してはこの抵抗上昇の影響を緩和することがで
きるだろう。
グローバル配線層は、これらはさらに広い配線幅を持つので、一番最後に銅のサイズ効果を受ける
ことになるだろう。しかしながら各技術世代においてそのサイズの見直しについてその長さが通常チッ
プサイズの寸法にわたるグローバル配線層が最も大きな影響を受けることになる。この問題は、現在
の所リピターを最適な数とサイズで使用するか、または駆動トランジスターのサイズを大きくすることに
よって対処されているが、この措置によって当然チップサイズや消費電力に影響が出てしまう。将来
の解決策候補は、 RF（無線）、光配線、冷却伝導、超伝導を含んでいるが、これらは技術ロードマッ
プの長期期間（ 2007 年以降）の最初の頃に製造に導入されることが期待されている。
無線デバイスや通信市場の拡大は配線構造内の受動素子のプロセスや材料の見直しに拍車をか
けている。特に歩留りや信頼性を改善するために MIM 構造の電極を形成する新しいプロセスや材
料に注目が集まっている。アルミと銅が現在の所ともに標準のスパイラルインダクタに使用されている
が、将来は様々な磁性材料がこれらの素子の専有面積を低減するためにインダクタのデザインを変
えてしまうかもしれない
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Local Wiring
Seamless fill W conductor
High A/R CVD W contact fill for DRAM
Enhanced PVD/CVD Al fill
Intermediate Wiring
ECD Cu
ECD Cu enhancements
(combinations with CMP and CEP)
CVD Cu
Narrow
Options
CVD/PVD Cu variants
Narrow Options
Low resistivity Cu process*
Global Wiring
Cooled conductors
Superconductors
RF
Optical
Narrow
Options
Passives
Electrode materials for metalinsulator-metal capacitors
Magnetic materials for inductors
Research Required
Development Underway
Qualification/Pre-Production
This legend indicates the time during which research, developmen t, and qualification/pre -production should be taking place for the solution.
*Cu process with optimized interfaces, microstructure and impurities to alleviate resistivity rise at small critical
dimensions
Figure 39 Conductor Potential Solutions
拡散防止膜解決策候補
Ti/TiN は、Ｗで埋め込まれる高アスペクト比コンタクト（たとえば DRAM のスタックドキャパシタ）に
対するコンタクトおよび拡散防止材料として継続して使用されるだろう。長距離やイオン化 PVD は
CVD や ALD 技術と同様に、この技術領域の解決策候補として開発されるだろう。加えて TiN の
SiH4 や他のガスによる表面処理は、これに引き続いて堆積される CVD や ALD の W 膜の核成長
を早めるのに使用される。
銅配線に使用される拡散防止材料は今後も Ta、Ti、Ｗの窒化膜や Si を含んだ窒化膜から選ば
れ続けるだろう。長距離やイオン化 PVD や CVD による膜形成は主要な解のままである続けるだろう。
しかしながら ALD 形成方法が、その並外れた均一性と膜厚制御性の向上の故に今後主要な解とし
て登場してくることになるだろう。さらに現在使用している拡散防止膜の除去が、以下の方法で可能
となるかもしれない。即ち銅拡散の実効的な防止膜を形成するためにエッチングされた低誘電率膜
の側面に同時処理をすることによって拡散防止膜を不要にできるかもしれない。拡散防止は技術ロ
ードマップの長期期間に向けた重要項目となるのは疑問の余地がない、というのは拡散防止膜との
界面のなめらかさやその他の性質を技術調整することが電子散乱効果によって見込まれる銅抵抗
の上昇を改良するために不可欠となるからである。
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Local Wiring
Long throw PVD, ionized PVD, CVD, or
ALD Ti/TiN for high A/R W contact
Long throw PVD, ionized PVD, CVD or
ALD for enhanced Al fill
Intermediate Wiring
Long throw PVD, ionized PVD, CVD of nitrides
and Si nitrides of Ta, Ti, and W for Cu barriers
ALD of nitrides and Si nitrides of Ta, Ti and W
for Cu barriers
In situ dielectric formation/modification
Electroless deposited barriers
Dense fluid (CO2) deposition
Engineered barriers for low resistance Cu
process
Global Wiring
Barriers compatible with cooled
conductors or super conductors
Narrow
Options
Barriers for RF
Barriers compatible with optical
transmission
Research Required
Development Underway
Qualification/Pre-Production
This legend indicates the time during which research, developmen t, and qualification/pre -production should be taking place for the solution.
Figure 40 Barrier Potential Solutions
核形成の解決策候補
長距離か様々なイオン化のいずれの PVD 技術で堆積する PVD Cu は、今後も ECD Cu に対す
る主要な核成長膜であり続けるだろう。これらの PVD 技術は次世代のデュアルダマシン構造に対し
て皮膜性が限界に近くなってくるので、無電解や電解鍍金による種形成法（核形成膜の修復）来る
数年にわたって核形成の解決方法として開発されることになる。
高アスペクト比構造における種形成の均一性の問題に対するより拡張性のある解として拡散防止
の直接 ECD 形成、たとえば種なし ECD、CVD Cu、強制 PVD による種形成のような方法が追求さ
れる。これらの方法は 65nm 技術ノードまでに製造で使用されるか、その準備が整うことになることが
期待される。図 41 は核形成の解決策候補のチャートを示している。
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Local Wiring
(CVD, long throw PVD, ionized PVD) Ti/TiN,
CVD Al for Al Fill
Other nucleation layer for high A/R contact fill
for DRAM
Intermediate Wiring
ECD Cu seed repair
Electroless Cu seed for ECD
Seedless ECD
Enhanced PVD Cu seed for ECD
Enhanced PVD Cu for CVD Cu Fill
Narrow
Options
Seedless CVD Cu fill
CVD Cu seed for ECD
Dense fluid (CO 2) deposition
Research Required
Development Underway
Qualification/Pre-Production
This legend indicates the time during which research, developmen t, and qualification/pre-production should be taking place for the solution.
Figure 41 Nucleation Potential Solutions
平坦化の解決策候補
平坦化は配線技術に対して今後も重要で且つ現在の構造を可能とする工程であり続ける。配線
を構成する材料が次第に従来からのものが少なくなり、平坦化の許容度に対する要求がより厳しくな
るにつれて平坦化プロセス自体が積層方法の選択にこれまで以上に密接に関連することになる。
CMP は現在および将来の製造において主導的な平坦化技術のままであり続ける。
配線間絶縁膜や配線形成前の絶縁膜に対するシリコン酸化膜の CMP やプラグやローカル配線
に対する W の CMP は、予測しうる将来において要求を満足する解のままであり続けるだろう。半導
体産業が銅ダマシン技術へ移行することによって３つの技術ノードにわたって材料に対する先端的
要求、即ち Cu/SiO2, Cu/低誘電率膜、 Cu/超低誘電率膜、を見据えた Cu CMP プロセスの必要
性が生じた。これらの BEOL（配線以降のプロセス）材料セットのいずれもがメタル平坦化の新しい課
題をもたらすことになる。これらの課題の中に、多孔質超低誘電率絶縁膜の機械強度の低下により
絶縁膜の密着性や凝集性欠陥が発生するのを防止するために、 CMP 中のウェーハに印可される機
械的な力を軽減する必要性がある。この問題は、積層する際の選択により軽減され得るが、その替
わりに実効誘電率特性の面で不利となるだろう。
最小配線寸法が各新しい技術ノードとともに縮小されるにつれて平坦化が配線の厚みに及ぼす主
要な要因が益々重要となってくる。最小ピッチのローカルおよびインターミーディエイト銅配線の厚さ
の減少は、 CMP 中のパターンエロージョンによる結果である。グローバル配線の厚さの減少は、個々
の配線のパターンエロージョンとディッシングにより生ずる。見込まれている配線厚さの縮小に関し、
CMP による銅の膜厚減少はいずれの配線層に対しても名目上の厚さの 10% 減以内におそらく制限
されるだろう。幅広のグロ−バル配線形状に対し、 CMP により生ずる銅のディシングは、局所的に平
坦でない個所が生じ、それにつながる配線層で導電不良に結び付く。メタル平坦化のより厳しい厚さ
コントロールは、装置（終点検出、不均一を生ずる要因の排除、プロセス因子）を含む CMP のすべ
ての側面からの改善をすることによって対処される必要があるだろう。関連するリンクは、「最小ピッチ
におけるローカルおよびインターミディエイトの銅配線の厚さ減少」、「個々の配線のパターンエロージ
ョンとディッシングによるグローバル配線」の厚さ減少、 CMP による幅広グローバル配線の形状と銅の
ディシング」に与えられている。
開発は、別な配線平坦化技術、時々化学的に強制された平坦化（ CEP）や回転エッチ平坦化
(SEP)として言及されている技術に関して継続して行われている。これらの２つの方法は、 CMP プロ
セスでに関連して生ずるいくつかの不利な点、即ち層間膜のエロージョンのようなことを避けるために
金属の化学的なエッチングを制御している。またこれらは平坦化に対して電気化学や拡散が支配
的な化学反応を利用している。従来の CMP と CEP/SEP を結びつけることによって生産性の増大と
強度の弱い多孔質の層間膜に CMP を適用する上で特に有益となるかもしれない。
メタル CMP に対する平坦化装置は、先端的な層間膜において銅が研磨できるように発展されなけ
ればならない。現存する装置はすべてウェーハの表面に対する相対速度と力の配分を、ウェーハ横
方向のスラリーの輸送を強制的に行う技術によりコントロールしている。インラインの層間膜厚さ測定
が使用可能となっていて、これを活かした様々な研磨終点技術が使用されている。組込みとなったウ
ェーハ洗浄が、メタル用平坦化装置のごく普通の使用となっている。将来対応の装置にとって低誘
電率や超低誘電率層間膜上での銅を処理できるようになっていることが重要である。上記の仕様に
加えて次世代対応の製造装置は摩擦力を測定するための摩擦計測、その場またはインラインの絶
縁膜と金属膜の厚さの測定、平坦度、欠陥や残留物、そして銅および拡散防止膜の両方に対する
信頼度の高いウェーハ全面の終端検出を有しているでしょう。これらの仕様は、装置調整で経方向
に均一な研磨を可能とし、自動プロセス制御(APC)をより進んだ形で実施できるようにしてくれる。こう
なることによって研磨機は、十分に機能するスラリー量の計測を装着し、数多くの環境に優しい装置
特性を組込むことになる。次世代より先になると未来派の CMP 装置
は、CMP のプロセス空間において低せんだん応力領域で動作するように特別に設計されるでしょう。
このことは斬新な装置設計を必要とするでしょう。摩擦計測が能動的な摩擦力の制御のために駆使
され、ウェーハ表面温度の計測と能動的制御が研磨に利用する化学反応を制御する上で重要とな
ってくるでしょう。このようにして研磨装置は装置内に正確なスラリー混合機能を持ち合わせ、環境に
優しい装置設計が十分に確立されなければならない。
CMP の消耗材料の進歩は、将来の金属膜の平坦化可能とする装置とともに重要さを分かつこと
になるだろう。研磨スラリーに注目することによってこれらの特性に著しい改善がなされた。
銅/拡散防止膜 /絶縁膜に対する選択比を制御してスラリーを調合することによってその使用者は
銅の厚さの減少を最小限にする研磨の連続工程を組み立てることができるようになる。それと同時
に銅配線、絶縁膜表面上のクラックや残留欠陥、さらに銅配線のコロージョンを発生させるスラリーの
役割にも注意が払われなければならない。表面での散乱効果が微細配線の導電性に影響を及ぼし
始めるにつれて研磨銅表面の RMS ラフネスが重要になってくるでしょう。銅に対する研磨粒子のな
い CMP 液が出現してくることによって選択比の改善とディッシング、この２つの領域は固定研磨布に
よっても改善が試みられている、の抑制がなされ、製造のプロセス余裕度が改善されるでしょう。化学
的特性と物理的特性が調整された新しい研磨剤と調整された研磨パッド材料をともに開発すること
によってメタル研磨プロセスの精度の向上につながるでしょう。これらの革新的な消耗材によって示さ
れていることは CMP プロセス空間（化学の面と機械的面の両方）における開拓があまり進んでいない、
言い換えれば将来のメタル平坦化の鍵を握っている領域だということである。一言で言えば材料によ
って開かれる低せんだん応力への小道が解決策候補となる。 CMP 消耗材に関して常に改善のがな
されることが期待されている。
CMP 後のウェーハ洗浄はメタル平坦化プロセスとより密接に組み合わされるようにおそらくなるだろ
う。装置に関しては銅の CMP に対して研磨機と洗浄機の一体化は、製造において当たり前となって
いる。メガソニックと化学処理と組合わさったブラシ・スクラバーが、現在好まれている。洗浄に使用さ
れる化学薬品はメタル用途に現在定式化されていて、将来はこれらの前に使用される特定のスラリ
ーや CMP プロセスに応じて調整される必要があるかもしれない。洗浄しうる欠陥の化学的特性が使
用されるスラリーおよび研磨副生成物によって次第に確定されてきているのであるから、スラリーの供
給者、化学薬品の供給者とエンドユーザーのより緊密な共同作業が必要とされる。しばしばメタルの
形成時の仕様にまで遡って考える必要があるので、メタルのコロージョンは依然として関心がある。こ
れらを考慮した別の洗浄技術開発も継続して行われるだろう。
First Year of IC Production
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2017
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PLANARIZATION APPLICATIONS
Conductor
Tungsten
Copper
Barrier
Ta, TaN, TaSiN, W, WN, WSiN by PVD
Ta, TaN, TaSiN, W, WN, WSiN by CVD, ALD or other
Dielectric
Cu/SiO2 Chemical Mechanical Polish (CMP)
Cu/low κ CMP
Cu/ultra low κ CMP
Cu/extreme low κ CMP
ILD CMP
PLANARIZATION TOOLS
Current breed CMP tool (rotary, orbital, linear, ellipsoidal)
CMP tool designed for Cu/low κ/with or without polish
stop
CMP tool designed for Cu/ultra low κ/with or without
polish stop
CMP tool designed for Cu/extreme low κ/with or without
polish stop
Chemically Enhanced Planarization (CEP) plus CMP
CEP only
CONSUMABLES DEVELOPMENT
Controlled selectivity slurries
Solids-free CMP chemistries
Fixed abrasive CMP
Polish pads engineered for Cu CMP
Dense fluid abrasive slurries
POST CMP CLEANING
New clean chemistries
Chemistries tailored for specific slurry/CMP process
Brush
Dense fluid cleaning (example CO 2 )
Research Required
Development Underway
Qualification/Pre-Production
Continuous Improvement
This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
Figure 42 Planarization Potential Solutions
エッチ、剥離、洗浄の解決策候補
配線のプラズマエッチングは、図の 43 に示されるように技術ロードマップの期間を通して必要となる
だろう。いわゆるメタルエッチングは、何十年にわたってパターン変換の標準であって、 DRAM に対し
て少なくとも 100nm ハーフピッチ（100nmノード）まで使用され、パッケージ側でのアルミ配線を含ん
だ銅配線のロジック製品にも使用されるだろう。 90nm およびそれ以降の DRAM に対する高アスペク
トのアルミ配線の RIE エッチングが極めて困難と予測されていて、銅の方に移行しようとしている半導
体製造者に対して装置供給者の継続した開発が必要となっている。アルミ配線の DRAM 技術にお
ける高アスペクトのタングステンコンタクトは、側壁のパッシベーション化学の新しい開発を必要とする
低誘電率膜の取り込みにより付加的な課題を持つでしょう。すべての製品種に対してコンタクトおよ
びビアのエッチングは 22nm まで継続して使用される。ダマシンとデュアルダマシンの方法は銅配線
製品で利用されることになる。
RIE エッチングプロセスは増加している種々の材料、銅のキャッピングや拡散防止材料に加えて、
BEOL の層間膜材料、キャパシタ構造（電極と蓄積物質）の材料等、に継続して使用されるだろう。
層間膜の解決策候補のロードマップの誘電率のトレンドに整合するように必要なエッチング能力の開
発が行われなければならない。新規プラズマソース技術開発に関する強い要請はないが、多成分材
料と積層構成に対して要求されるエッチングおよび側壁保護の化学に焦点が当てられる。多孔質材
料は、特に変形に敏感で、幾何的制御やアスペクト依存エッチング効果 (ARDE)が最小限に抑制さ
れなければならない。エッチプロセスは電気的、化学的または物理的損傷をもたらしてはいけないが、
65nm に対しては、中性ビームのような新しいプロセスが解決策候補となる。
多くの新しい配線材料が層間膜、キャパシタとそのその電極、拡散防止、ハードマスク、そしてキ
ャッピング層、さらには上面・下面の反射防止膜層に関連している。配線層間膜は誘電率を低下す
るため、多孔度を上げるのと同時に有機の割合を増加させている。この層間材料のハイブリッド化、
即ち有機と無機との機能を併せ持たすために、比誘電率の低いエッチストップおよびキャッピング材
料を用いることによって選択性の要求ばかりでなく実効的な誘電率を最小限とする２重の課題を満
足しなければならない。銅の拡散防止とキャッピング層の改善を行うためにいくつかの新しい種類の
材料は、アモルファスのような且つより低い比誘電率の目標に取り組むための限りない厚さの削減が
必要となるような事実上いくつかの構成になるだろう。これらの銅のキャップ層は、高アスペクトのデュ
アルダマシンコンタクトの底、ここでは期待されている薄膜化に取り組むために低誘電率層間膜エッ
チングガスに対するより高い選択比が与えられなければならないが、そのエッチストップ材料自身とな
る。
新たに誕生したキャパシタ材料や新規の電極材料は課題の多いエッチングに対する要求を生み
出している。貴金属電極材料の使用と絡んで、同じ仕様のエッチング装置構成で処理できるような
異なるエッチングガスに関する要求があるだろう。
またこれらの配線材料は、表面の準備やエッチング後の残留物除去に関連した新しい洗浄の課題
を生み出す。ドライ、セミドライ、ウェットそしてこれらの組み合わせを包含する洗浄技術が必要とされ
るだろう。ウェット洗浄は、メタルの除去に有効であるが、より希釈された化学薬品、その場での生成
および分配がなされる形で、同一装置内に組込まれるだろう。ウェット洗浄、たとえば水性アンモニア、
オゾン水または酸を使用する洗浄、のセミドライ化も、同一場所における処理の必要性からバッチか
ら枚葉への移行していく。ドライ洗浄方法は、膜形成前の表面の準備または所謂コンディショニング
のためにおそらく使用されるが、処理された濃度の高まったメタル成分を除去するには効果的とは言
えない。
ダマシン構造を採用するとフォトレジストの剥離やその後の洗浄の方法を変更しなくてはならなくな
る。ウェットからプラズマやドライエッチングへの完全な移行は引き続く洗浄や剥離の面から見て可能
ではない。酸素ベースのエッチングガスがしばしば有機系の低誘電率膜に溝、ビアやコンタクトを形
成するために使用される。残念なことに、一般に
有機物を除去するのに使用されるドライプロセスは、低誘電率膜や銅の拡散防止構造に損傷を与
えることなく、高アスペクト比の構造から残留物や粒子を除去するには十分ではないだろう。ウェットの
化学薬品または超臨界や高密度流体を使用する他の技術は有効であり、必要となるだろう。これら
の流体は、特に表面活性剤または共溶剤と一緒に使用された場合、高アスペクト形状における洗浄
や剥離に対して特に効果的なものとなる。
水素還元ガスのような別の剥離ガスが、多孔質シリコン酸化膜や同種の低誘電率膜に対して必要
となるかもしれない。冷却アルゴンまたは窒素から氷の結晶を作る極低温のエアロゾル技術は粒子の
除去に効果的なばかりでなく、環境負荷の低減の面でも有利となる。 BST やルテニウム等が含まれ
る高誘電率材料やキャパシター電極は、これに特有な課題がある。最も期待される組み合わせ方法
は、表面処理、洗浄そして剥離の要求をともに満足するためにガス相と液体との組み合わせた技術
であろう。これらの技術の将来における開発に影響を与える他の課題の中に、環境の目指す所、選
択性の必要性、電気的要求を同時に満足できる新しい化学物質を見いだすことが含まれる。
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ETCH
Metal Etch
New electrode materials for
high κ applications ( κ>100)
Dielectric etch of contact, via, and trench
High κ materials ( κ>100)
Moderate κ materials (10<κ<60)
Standard κ (SiO2 , Si3 N4 ) (4.5<κ<10)
Standard κ (SiC) (4.5<κ<10)
Low κ materials (minimum κ<2.7)
Ultra low κ materials (2.0< κ<2.5)
Extreme low κ materials (1.5< κ<1.9)
Ferroelectrics
PZT, SBT
STRIP AND CLEAN
Post metal (Al) etch cleans
Integrated wet and dry solutions
Dense fluid CO2 with co-polymer/additives
Ozone combined gas/liquid approaches
Research Required
Development Underway
Qualification/Pre-Production
Continuous Improvement
This legend indicates the time during which research, developmen t, and qualification/pre-production should be taking place for the solution.
Figure 43 Etch, Strip, and Clean Potential Solutions
信頼性
Cu 配線を採用することにより､許容電流密度や動作上限温度を大幅に改善することができるが､
材料や信頼性に関する多くの課題が生じる。 Cu は Si 中やほとんどの絶縁膜中に容易に拡散するた
め、メタル配線間リークやトランジスタ特性の劣化を防止するには、 Ta や TaN などの金属や SiN や
SiC などの絶縁膜で構成された拡散バリア膜で Cu を覆う必要がある。 Cu の拡散はデバイス動作中
に配線間に印加される電界によって著しく加速される。長期間のデバイス信頼性を保証するために
は、完全なバリア特性が必須である。目標とする実効抵抗率を実現するためには、バリア膜厚は配
線幅の微細化とともに薄膜化する必要がある。しかしその結果として Cu の拡散防止はさらに困難に
なる。最終的には「バリア膜厚ゼロ」ソリューションを実現するために、新しい Cu のパッシベーション技
術や Cu が拡散しない絶縁膜、またはこれらの併用が必要となる。
Cu は Al と異なり､表面不動態層がない。このため表面拡散がエレクトロマイグレーションの主要なマ
イグレーションパスとなると想定され、異種材料間の界面特性がトータルの信頼性を決める主因子と
なる。致命的なメタル配線間の Cu 拡散を防ぐためには、絶縁膜やメタルバリア膜の機械的､電気的
特性を、特にそのコーナー部において保持することが絶対に必要である。 CVD バリア膜や CVD Cu
シード層の採用は微細化には有利であるが､新たなインテグレーション課題が生じる。また表面の凹
凸や CVD Cu と ECD Cu の境界層への影響を解明する必要がある。
ダマシン構造の採用により、フォトレジスト除去方法やそれに続く配線層の洗浄方法が革新される。
ハードマスク材料と酸素ベースの有機 l o w k 材料エッチングガスの採用により、トレンチ､コンタクトま
たはビアエッチステップでのフォトレジストの同時除去が可能となる。ドライ除去では low k 材料や Cu、
およびバリア膜に対してダメージを与える恐れがあるため、高アスペクト比構造において残渣やパー
ティクルを十分に除去することができないと考えられる。多孔質SiO2 や SiO2 に近い組成のの low k
材料を採用すれば､従来の酸素ベースのレジスト除去プロセスを使用することができる。しかしながら、
これらの材料と本プロセスを組み合わせた場合の信頼性に対する影響を詳細に調査する必要があ
る。上記の個別プロセスステップは、すべて固有の歩留りロスメカニズムを有するため､長期間の信頼
性問題の要因となりうる。
新 low k 材料の採用は特性向上のために必要であるが､熱的または機械的起因によるクラックや密
着性低下、機械的強度不足、水分の吸収、経時変化、表面の凹凸の影響、低い熱伝導度などの
数多くの信頼性課題をもたらす。 Low k 膜の典型的な熱伝導率は SiO2 膜の熱伝導率の 1/3 以下
であるため､配線温度の低減が不十分となり、エレクトロマイグレーションを加速する。将来の l o w k
材料系の機械的強度や冷却特性を改善するためには、絶縁膜の積層化や SiO2 膜への low k 膜
の埋め込み技術が必要となると考えられる。
L o w k 膜の機械的強度の低下や Cu 配線の高温動作が予期されるため、、これらを実現できるよう
な画期的なパッケージ技術やパッケージ構造が求められる。これらの課題はパッケージプロセスの高
温化や鉛フリーはんだへの移行とともに、研究開発部門に新たな信頼性課題をもたらすであろう。将
来の製品信頼性を保持するためには、エリアアレイバンプなどの最新技術の組立工程への採用拡
大を検討し、回路､材料、プロセスの選択と統合して扱う必要がある。このような統合は low k 材料と
アンダーバンプフィル工程などの組み立て工程を包括的に扱う上で特に重要である。
新製品や新技術の設計において、信頼性を考慮するために CAD ツールが必要となる。テスト技術
の向上によって高精度化した不良メカニズムとそのモデリング用いて、新しい CAD ツールの入力デ
ータ作成する必要がある。これらのデータと高性能な信頼性 CAD ツールの採用により、設計手法を
選択する際の製品信頼性に対する影響を評価することができる。この場合に用いられる入力データ
は下記の因子に基づく配線およびビアの抵抗上昇であろう。
・配線長
・回路の電流特性より導かれる電流密度
・回路またはその他のジュール発熱から計算された局所的な温度
これらのツールを回路設計者のツールセットに含めることにより、製品の信頼性を製造開始する前に
予想し、解決策を編み出し、解決策の適用を促進する必要がある。
多様な Cu/low k 配線信頼性特性を十分に解明し、設計段階での信頼性作りこみのための正確な
モデルを構築するためには、継続的な研究が必要である。特に電子表面散乱効果が抵抗の主要因
となる微細配線幅（ Cu の場合 <45nm）まで Cu 配線技術を延長できるかどうか判断するためには、
Cu 配線の本質的な限界を調査する必要がある。
他の配線技術、つまり光配線技術、パッケージを介した配線技術、 3 次元配線技術､またはマイクロ
波配線技術などに対するアプローチが、今後 5 年以内の実用化を目指して始まる。これらのアプロ
ーチに対するトータルのインテグレーション技術は不明で、信頼性の査を完了することはできない。し
かしながら研究部門では代替配線プロセスや設計技術を選択する際には、信頼性保証を主要検討
項目とする必要がある。
システムおよび特性に関する課題
配線特性
現在､および近い将来の配線技術（ Cu 配線と low k 絶縁膜）が、今後の技術ノードにおいても回
路の特性要望を満足し続ける上で適切であるかどうかは、配線網の規模と Cu 配線の製造技術に
依存する。ある配線長（たとえば 40 ゲート分の配線長）に対しては、ローカル配線での信号遅延はク
ロックサイクルのごく一部に過ぎず、微細化とともにゲート遅延の減少と同一の比率で減少する。この
傾向は 65nm または 45nm ノードまで続き､これらのノード以降はローカル配線遅延は増加する。機
能ブロックの周辺長の半分の配線長の中間配線の遅延は微細化に伴い緩やかに増大する。逆にロ
ーカル配線（と中間配線の一部）のクロストークとノイズは配線ピッチの縮小とともに増大する。これら
の傾向は設計戦略に強く影響を受けるため、設計方針策定時に考慮する必要がある。
将来の IC に求められるグローバル配線の特性、メタルの抵抗率と層間膜の比誘電率として最も
楽観的な値を用いても達成することはできないことが研究者らにより指摘されている。グローバル配線
の信号遅延時間は、主に配線抵抗の増加と配線長の増加（配線遅延は配線長の２乗で増加する）
の影響で、微細化とともに増大する。等電位配線を介した全 Vdd バイアスポイントまでの定電圧での
消費電力分布については、 IR ドロップを抑制するためにより低抵抗なグローバル配線が必要である。
グローバル配線抵抗が一定の場合､電源電流の増大は、 Vdd の低下と関連して、電源とバイアスポ
イント間の電圧降下の増大を招く。結論として、電源から Vdd バイアスポイントまでのさらに低抵抗な
パスが求められる。この要望はボールグリッドアレイパッケージ技術の採用により部分的に満たすこと
ができる。ボールグリッドアレイでは電源をチップ面積全体に分布させるため、比較的高抵抗なグロー
バル配線を経由したチップ上の横方向の電源供給を大幅に減少することができる。チップ全体の消
費電力は 120W 以上となることがあるが､クロック信号や電源を供給する配線ネットワークでは、この
チップ全体の消費電力の 40∼ 50%の電力が消費される。
システムレベルでの集積化
システムレベルでの集積化は、目標の動作特性を実現するためにシステムのマクロ機能を物理的､
機能的に組み立てることを指す。個々の機能部品（たとえば未パッケージのチップやチップの機能ブ
ロック）のシステムへの組み立てに際しては、システムに求められる全特性要望や信頼性要望を満た
す必要がある。配線に対しては今の所､オンチップ配線、パッケージング、ボードレベルでの技術とい
うそれぞれ全く相関のない技術を用いて特性要望や信頼性要望を満たしている。プロセス技術だけ
では（比較的近い将来は、そしておそらく比較的遠い先も）現在の設計手法におけるオンチップグロ
ーバル配線の課題を解決することはできないことは今や広く認められている。それよりもむしろ現在の
考え方は、設計､プロセス技術､パッケージ、およびボード組み立てのすべてが協力して、配線に対す
る要望を満たす最適化された集積システムレベルでの解を作り出す必要があるというものである。
配線の進化に対する現在の展望としては､近い将来は今後の IC の配線遅延問題は平面的な（3
次元的でない）配線技術の制限の下で、クリティカルパスの配線長が最短になるように特別な注意を
払うという、回路設計上の工夫によって解決されると予測される。この手法はより先進的なパッケージ
やボード技術の採用とともに Cu-l o w k 技術という実効的な後押しもあり、 ITRS の予測する特性向
上の実現にあたり、設計アーキテクチュアの変更を最小限に抑えるために採用されるであろう。中期
的な展望としては、Cu-l o w k 技術はその限界まで追求され､また要望される特性向上の実現を促
進するために、新しい設計アーキテクチュアがチップ -パッケージの一体化設計とともに、新しい CAD
ツールによって実現されるであろう。以上のような現在の取り組みの延長以外に、革新的な新しい設
計､パッケージ､プロセス技術の選択肢が必要となるであろう。
配線の特性向上要望を満たすために多くの技術革新が必要である。設計上の選択肢としては､
非同期型クロック、配線中心のアーキテクチュアおよび設計ツール、配線特性を考慮した検証､分析
技術などがある。パッケージ部門は、近い将来のグローバル配線課題解決のためにチップとパッケー
ジの配線の一体化設計を実現する上で、重要な役割を担うと期待されている。この手法は最適化さ
れたシステムインパッケージ（SIP）の実現につながる。 SIP の手法は、RC 遅延を最小化するための
高速クロックや信号線のパッケージ中の厚いリード線への移行や､配線層のみのチップの採用などの
多くの特殊な配線の実用化に道を開く。遠い将来にはウェーハスケールパッケージングやパッケージ
を介したチップ間､チップ内配線などの技術革新が配線課題を緩和するために必要である。多くの
新技術の選択肢が Cu/low k 技術や IC/パッケージ再設計の次の技術として現在見込まれている。
これらの技術にはマイクロ波配線やパッケージを介した配線（たとえばマルチチップパッケージ､アクテ
ィブ基板パッケージなど）、RF カップリング配線、3 次元配線、光配線､ナノチューブなどがある。その
他の未来的な手法としては、セルフアセンブル配線やスピンを介した量子通信などが興味深い考え
方である。しかし回路に適用するには大きな技術革新が必要である。
以上の高いシステムレベルでの手法は全て、グローバル配線に関する課題を最小化する可能性
がある。これら将来の選択肢のタイムリーな実用化を確実にするために、上記全分野での研究開発
が求められる。
新たな配線コンセプト
伝統的なメタル/層間膜系にかわる新たな配線コンセプトの必要性が 1997 年のロードマップ作成
の際にドラマチックに指摘された。より微細なサイズ､より高い周波数､より大きなチップサイズに対する
継続的な要求の結果、配線に対する要望と予測される配線特性は急激に乖離することが判明した。
さらに調査した所、問題は基本的にグローバル配線にあるが､伝統的なメタル /層間膜配線系では最
も楽観的な抵抗や比誘電率の予測値を用いてもロードマップの向上要望を満たせないことが分かっ
た。この認識に基づき､ムーアの法則曲線に沿った IC 技術の発展を今後も継続させるために、新た
な配線コンセプトの検討が始まった。グローバル配線課題の解決策となりうると判明した新たなコンセ
プトの全体は広大であるが､いくつかの選択肢やその課題について以下に述べる。
設計上の選択肢
設計変更によるグローバル配線長の最短化はグローバル配線性能不足の最も簡便な迂回策で
ある。この方法は簡単に実行できるように見えるが､いくつかの重大な障害がある。最大の障害はグロ
ーバル配線長を最小にするためのレイアウト変更を行う際の、特性を最適化する自動設計ツールが
ほとんどないことである。また、ツールがあったとしても配線特性をあらわすモデルは一般的に複雑で
実行に時間がかかるため、設計の最適化のために必要な短時間の反復処理に使用することはでき
ない。設計ツールや設計技術の目覚しい技術革新がない場合､これらの制約は高性能設計のカス
タム化においてかなりの工数を占めることになり､設計生産性低下の原因となる。それに代わる手段と
して非同期設計のようなグローバル配線を必要としない方法も提案されてきた。しかしながら、そのよ
うな方法はシステム設計レベルをさらに複雑化し､設計担当者の不足を招く。研究者は設計における
選択肢の研究を継続する必要がある。
パッケージを介した配線
グローバル配線課題を緩和する選択肢として配線の一部をチップ上からパッケージ、または配線
層のみで構成される追加チップ内のより厚く、より高速の配線に移載する方法がある。これらの信号
は適切なポイントでチップ上に戻される。グローバル配線だけでなく、電源、グランド配線も同時に改
善する目的で I/O 数を大幅に増加するために、「密集リード（sea of leads）」手法がとられる可能性
がある。これらの手法は採用できるケースが多いが､コストが増大し、信頼性が低下する可能性が高
い。チップからボード上への配線層の追加、および追加チップとその配線のコストによってこの手法は
かなり高価なものになる。コストと信頼性の問題を克服するような、本手法の利用方法についての創
造的な研究が求められる。
RF/マイクロ波配線
通常のメタル/層間膜配線に代わる比較的革新的な選択肢として、チップ上のある地点から他の
地点への信号の電磁伝播の利用がある。この方法は本質的にチップ上 LAN の形態をとり、アンテ
ナを有する送信器と受信器、適切な信号発信回路､受信回路を持つ。この場合の伝送方式として
は、パッケージ、および IC 構造体中の「自由空間伝播」とパッケージのふたに形成された導波路を
介した容量カップリング伝播が提唱されている。伝送信号としては、採用されるシステムコンセプトに
応じて、シヌソイド信号または記号化信号が提唱されている。それぞれの選択肢には、長所､短所が
あり、また独自の満たすべき条件がある。この手法は将来実用化されるプロセス技術を用いて比較的
容易に実現できるという利点があるが､かなりの設計作業を要し､チップ面積の一部を送信､受信素
子に取られる。グローバル配線に対する本手法の基本コンセプトは今まで提唱されてきたが､最適な
システムコンセプトを確立し､設計とチップ面積のオーバーヘッドを最小化するためには、かなりの研
究が必要である。
光配線
光配線はグローバル配線としてメタル /層間膜配線に代わる選択肢の第一候補であると考えられ
ている。光学的手法には数多くのバリエーションがあるが､おそらくもっともシンプルなものはチップ外
に発光素子を有し､自由空間導波路と受光素子を最上層に有する形態であろう。光配線という選択
肢には多くの利点があるが､かなりの研究を要する領域が存在する。光通信と従来のメタル配線の使
い分け､オンチップ発光素子の選択などがその代表例である。光配線の場合､速度の要求を満たす
ことは容易に想定できる。なぜなら信号は「光速」で伝播するのだから。ところがこの手法に対するトー
タルな配線システムを考えた場合､発光素子と受光素子での励起時間、減衰時間に伴う遅延、光の
速度､光導波路における損失（もし使用した場合）､導波路間の連結に起因するノイズ､およびこの手
法に関する無数のその他の詳細な遅延を考慮する必要がある。最適な発光素子､導波路､受光素
子を設計するための設計ツールの開発も、光信号を作り出す技術とともに光配線の重大な問題であ
る。
3 次元配線
3 次元配線は高集積パッケージングや高集積配線を得るための最も実現性の高い解の一つであ
ると考えられてきた。多層のアクティブ素子が互いに積み重ねられることによって､配線長が最小化さ
れる。アクティブ素子の積層は、ウェーハ貫通コンタクトを持つチップの積層の場合もあり、多層アクテ
ィブ素子を有するチップの場合もある。この手法の利点の一つはグローバル配線長を最短化するだ
けでなく､光速信号伝送を容易にするリピータを 3 次元素子中に配置できることである。本手法には
多くの形態があり､多くの研究領域がある。これらの領域にはアライメントの許容限界、材料の特性と
共用性の問題､熱対策問題などがある。もちろん多層構造体からの排熱は新たな重要課題である。
この手法の実用化はこれらの課題やその他の多くの課題に対する研究に掛かっている。
革新的な解
上記のグローバル配線に対する選択肢に加え、独自の長所を持ついくつかのより革新的な選択
肢がある。これらの革新的な選択肢にはナノチューブ､スピンカップリング､分子配線などが含まれる。
ナノチューブはさまざまな構造をもち、最も注目されている。最新の測定により、ナノチューブは弾道
型伝導に基づく、高い伝導率をもつことが確認された。さらに最近の実験により､特殊なシードサイト
を使うことによってナノチューブを設計通りの位置に成長できることが示された。サイト間のナノチュー
ブの連結が可能であることも示されている。配線課題に対する革新的な解が多くの重要な特性をも
つことが認識されているが、これらの手法の実用化に対しては多くの研究が必要である。コストと生産
性に関する課題を克服しながら、定められたロードマップの目標値を実現するためには、真に創造的
な手法が切実に求められる。
以上では IC 技術の進歩を継続する際に発生する配線課題に対する解を実現するためのいくつ
かの新しいコンセプトを紹介した。いくつかの個々の手法を説明したが、解決手法は適用対象によっ
て異なるため、最終的な解は複数の手法を組み合わせたものになると考えられる。
分野をまたがる問題
グローバル配線の問題を解決する際の、その規模と困難さに応じて、配線関連研究開発社会は、
銅配線と低誘電率膜をその限界まで押し上げる特別な努力を始めただけでなく、設計や実装の方
法に基本的な変革をもたらすような抜本的な代替方法の探索も行っている。同時に、設計、実装、
モデリングとシミュレーション関連研究開発社会もグローバル配線問題を取り込むために、これまでの
研究方法を変更する特別な努力を開始した。可能性のある解は、既存の技術を比較的わずかな変
更すればよいものから既存の方法を抜本的に置き換えるものまで及んでいる。この場合、ITRS 技術
的要求表の記載事項があらゆる技術領域からの要求事項をもらさず含んでいることが極めて重要と
なる。また配線関連研究開発社会が将来像として描く共通の要求事項を設計、実装、モデリングと
シミュレーション関連研究開発社会に値踏みしてもらうことも忘れてはならない。次の節でこれらの要
求事項のいくつかを議論する。
設計
グローバル配線問題に期待される最も短期的に（数年で使用できる）見込みのある解は、銅配線
や低誘電率膜の進歩を採り込んで、必要とされる金属配線の長さを減少させる設計変更である。
これに沿った考え方として銅配線や低誘電率膜技術の改善は、主要な設計変更なしに使用できる
回路ブロックのサイズを最大にできるという点でも重要となる。単純な設計解が、現在多くの会社で
実施されている。しかしながら設計方法における基本的な変更や電子自動設計ツールの困難なチャ
レンジに対する解は、新しい設計方法で利用できる長所を十分に掘り起こすために研究調査された
上で実施される必要がある。これらの変化は、更なる技術解を求めるための時間かせぎの意味合い
もあるが、ロードマップの課題を満足するために本当に必要とされる。設計と配線の技術的要求事項
を極め細かに調整することは、設計と配線における適正なリソースの投入を確実にするために避けら
れないことである。配線から設計への特別な要求事項として、増加する電力消費と同様に重要となっ
てきているインダクタンスやクロストークを補償する設計方法の変更がある。複雑な配線系におけるジ
ュール加熱や電流集中は電流密度の増大とともにそのもたらす影響を注意深く調べる必要がある。
リピータを選択して使用することによって速度を律速するパスを最適化することができる一方、グロー
バル
遅延を緩和するため新しい回路設計のアーキテクチュアが必要となる。プロセス特性、製造のばらつ
き、技術モデリング、合成、ハード設計、設計検証等をうまく組み合わせて配線に対する ITRS の集
積、性能、信頼性面での課題を満足することが要求されている。設計と配線は協力して必要とされる
配線技術のパラメータを設計の進歩に照らして技術ノードの関数として詳細に見直していかなけれ
ばならない。さらに配線技術の進歩とその技術予測が予想されるデバイス性能、設計、レイアウトに
及ぼす効果を評価するために、設計と緊密に話し合うルートが確立されなければならない。「設計」の
章を参照のこと。
モデリングとシミュレーション
モデリングとシミュレーションは、グローバル配線問題にかかわるすべての技術分野で必要とされる
重要な資産である。モデリングとシミュレーションの必要とされる能力は、配線が ICレイアウトやその電
気特性に及ぼす効果のような高次元の予測から新しい低誘電率層間膜やその他の馴染みのない
配線材料を用いた物理構造の予測まで及んでいる。これらの要求は比較的成熟した技術に対す
る実験の誤差範囲内での予測特性から、さらに具体的な物理モデルが実験結果の意味のある説明
を与えることを立証するための実験パラメータの限定領域に関する正確な指摘にまで及んでいる。こ
れらのすべての場合についてモデリングとシミュレーションは、広範囲にわたる実験を走らせる必要性
（と費用）を除くために十分な精度の予測を与える必要がある。配線におけるモデリングとシミュレーシ
ョンの要求事項は、他の多くの技術分野と同じように、含まれなければならないパラメータの数が広が
っているので、これまで以上に厳しくなってきている。たとえば、熱伝導率の低い低誘電率層間膜に
変更することにより配線技術の発展で必要とされる一揃いのモデリングとシミュレーションのツールに
対して電気的モデルと熱的モデルを組み合わすことの重要性が強調されることになる。モデリングと
シミュレーションの配線に関する具体的な要求には以下のような項目がある。具体的な用途に対応
できるように精度と速度をトレイドオフするための階層的特性を持って複雑な構造の配線性能を予測
する（信頼性や高周波効果を含めて）ためのツール。目標仕様を満足するか、または不良の原因を
明らかにするために製品と積層化された工程におけるプロセス設計を結びつけるためツールと方法。
そして原子や分子の情報から構造、物理および電気特性を予測するための材料モデリング性能。
「モデリングとシミュレーション」の章を参照のこと
アセンブリとパッケージング
パッケージングは元来 IC チップを環境から保護するために、また外部との強固な接続を行うために
使用されてきた。高周波、大電力、低電圧そしてピン数の多いデバイスへの最近の動きがパッケージ
をデバイス性能全体を決定する主要な要因にした。これらの変化は、グローバル配線問題と合わさっ
てパッケージに対する見方を広げてきている。この見方によりパッケージ・チップシステムの性能を最
適化するような選択肢の議論やパッケージをチップの一部から別な部分への信号転送の媒体として
利用することが生じた。パッケージと配線双方の努力を必要とする特別な領域において、高周波で
遷移時間の短い電源信号に対するパッケージとオンチップ配線をともに把握しているモデリングとシ
ミュレーション能力が必要とされ、これによってオンチップ配線が銅配線と低誘電率膜となる際にパッ
ケージと組立における機械強度の要求と矛盾しないことを確証し、グローバル配線問題を除くのに役
立つ革新的なパッケージ構造や手法を開発する必要がある。「アセンブリとパッケージング」の章を参
照のこと。
計測
銅ダマシンプロセス技術は、最初の低誘電率物質が生産に移行する際に継続して研究、開発さ
れる。計測技術の目標はパターン付のウェーハの測定であるが、最もすぐに利用できる方法は全面
に膜が形成されたウェーハやテスト構造上で使用される。配線計測のロードマップに二つの新しい
測定要求事項が加えられた。これらは銅配線のボイドの測定と低誘電率膜中におけるポアサイズの
分布の決定である。重要な計測の課題が詳細に計測ロードマップの配線に関する計測の項に記さ
れている。たとえば積層される複雑な材料とその界面の性質（物理的および電気的性質を含む）の
測定やデバイスと配線技術との境界が明確になっていない製造レベルの計測の決定等である。
歩留りの向上
配線密度や配線層数の増大に伴い、製品の歩留りを維持するために欠陥を検出し低減する技術
の改良が必要となる。歩留り改善やプロセス制御を行って、工場での製品の流れを維持するために
は、リアルタイムでの欠陥の検出、分析が合わせて要求される。高アスペクト比のダマシン構造に付
随する欠陥は、パターン加工された多層の Low-κ絶縁膜中では検出が困難となる。将来の配線製
造プロセスを支援するためには、進歩した欠陥を低減する手法だけでなく、欠陥を検出、分析する新
しい技術が必要となるだろう（「歩留り向上」の章参照）。
Environmental
Safety
and
Health
配線技術に関しては、環境、安全性、および健康（ ESH）の面で独自の課題が伴う（表６４参照）。
特に、性能優先のチップで要求される新材料（ Low-κ絶縁膜、 High-κ絶縁膜、 Cu やバリア材料な
ど）や、プロセス（電気化学的な成膜、CVD による金属/絶縁膜の成膜、 Cu/バリアの CMP、Low-κ
/high-κのエッチ/洗浄など）を急速なペースで導入しようとする場合は、ESH に関するさまざまな問
題を考慮することが必要になる。 CMP のスラリや銅の電気化学的な成膜槽の処理やリサイクル方法
を、継続的に改善してゆく必要がある。ドライおよびウエットプロセスはいずれも引き続き使用されるこ
とになろうが、適切なかたちで削減してゆく必要がある。新しい金属や絶縁材料の導入も ESH に関す
るこれらの課題に加わる。ウエットプロセスに対する解決策候補としては、薬液の close-loop 制御と
補充が考えられる。将来の Low-κ 絶縁膜や CVD によるメタル/バリアの成膜で必要となる新しい材
料、プリカーサ、およびプロセスについても、開発の早い段階で ESH の問題を考慮して入念にスクリｓ
ーニングする必要がある。 ESH に対する影響を改善するためには、反応生成物の放出、健康および
安全面での特性、材料と装置や化学物質との適合性、可燃性、反応性といったことがらをあらかじ
め特定することが必要である。また、業界もプロセスの最適化、代替技術の導入、リサイクル、除害等
を通じて排出される化学物質や廃棄物（銅のメッキ溶液、CMP のスラリ、酸/溶剤、 PFC、水）の削減
を図る必要がある。 (ESH の章参照 )
Table 64 Interconnect ESH Needs and Potential Solutions
KE Y A R E A S
Advanced
metallization and
dielectric materials
S U M M A R Y O F NE E D S
Utilize lowest ESH impact
deposition processes
P O T E N T I A L S O LU T I O N S
Use lowest ESH impact solvents for
spin - o n p r o c e s s e s
Increased chemical
utilization efficiency
Develop “zero waste” deposition methods
Identify ESH issue s with CVD precursors
Develop safe precursor delivery systems
Develop emissions models for vapor phase
systems
Utilize lowest ESH impact process
chemistries for CVD
Improve chemical utilization efficiency
through endpoint detection and reactor
design
Planarization
Lowest volume of chemicals
and water used and disposed
in CMP and post -CMP
cleans processes
Utilize lowest ESH impact
chemistries for CMP and
post -CMP cleans processes
L o w- e n e r g y a n d
l o w- c h e m i c a l c o n s u m p t i o n
methods for removal of Cu
f r o m w a s t e wa t e r
Water reclaim and reuse
Decrease amount of slurry required for
CMP
Develop slurry recycling methods
D e v e l o p a l t e r n a t i v e s t o s l u r r y - based CMP
processes
Develop non-chemical consuming
planarization methods
Reduce water consumption
Develop more efficient techniques for
post -CMP rinsing
Develop water recycling systems to reuse
C M P a n d p o s t - CMP wastewater
Develop lowest ESH impact CMP and post
CMP cleans chemistries
Electrochemical
deposition of Cu
Reduce generation and
handling of hazardous waste
Extend Cu plating bath life using
monitoring and replenishment
Lowest ESH impact process
chemistries
Develop techniques for bath recycle
Reduce employee exposure
to chemicals
Minimize quantity of rinse water
Develop and utilize lowest ESH impact
plating chemistries
Develop “zero waste” copper deposition
processes
Design process tools which minimize
exposure to chemicals
Plasma processes
Lowest ESH impact process
chemistries
Reduce power consumption
Optimize chamber clean and etch
processes to increase utilization
efficiency of PFCs
Develop low CoO abatement and recycle
systems for PFCs
Develop lowest ESH impact alternative
etch chemistries and chamber cleaning
processes that do not emit high global
w a r m i n g p o t e n t i a l b y - products (PFCs)
D e v e l o p p r e d i c t i v e p l a s m a e m i s sions
models
Monitor and optimize tool systems
(energy - e f f i c i e n t p u m p s , i d l e e n e r g y
usage, recycle waste heat)
Reduce RF plasma energy consumption
a n d d e v e l o p a l t e r n a t e l o w- e n e r g y p l a s m a
generating systems
Develop new heat transfer methodologies
in vacuum s y s t e m s
結論
新材料の急速な導入と､それに伴う技術の複雑化への対応が配線技術全体に関わる課題である。
長期的には、従来のスケーリングによる素材の改善ではもはや性能的な要求を満たすことは困難と
なろう。グローバル配線での遅延、あるいはクロストークやノイズの問題を解決するためには、さらなる
開発努力が必要となる。 SOC については、市場においてチップの機能と集積密度がトレードオフにな
るため、様相（picture）即ち技術的タイミングが変わる可能性がある。つまる所、光、RF、あるいは設
計およびパッケージング技術の開発の加速と垂直統合するような革新的な技術が、配線技術のソリ
ューションをもたらすことになろう。

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