システム LSI 向け混載 DRAM の高性能化
と超低消費電力化に関する研究
Research on a High-Performance and Ultra-Low-Power
Embedded DRAM for System LSIs
2005 年 6 月
早稲田大学大学院情報生産システム研究科
情報生産システム工学専攻 回路構成技術研究
森下 玄
目
次
第１章 序 論
１．１ DRAM 開発の歴史と高性能化への研究 ･･････････････････････････････････････････ 1
１．２ DRAM とロジックの混載 ･･････････････････････････････････････････････････････････ 3
１．３ システム LSI 向け混載 DRAM の課題 ･････････････････････････････････････････････ 5
１．４ 本研究の目的 ･･･････････････････････････････････････････････････････････････････ 7
１．５ 本研究の内容と本論文の構成 ････････････････････････････････････････････････････ 8
第１章参考文献 ･･････････････････････････････････････････････････････････････････････ 13
第２章 混載 DRAM の高速動作／低待機時電力化技術
２．１ 序 ･････････････････････････････････････････････････････････････････････････････ 20
２．２ メモリアレイ動作の高速化 ･･･････････････････････････････････････････････････････ 21
２．２．１ プロセス高性能化による高速化 ････････････････････････････････････････････ 21
２．２．２ アレイ方式の最適化による高速化 ･･････････････････････････････････････････ 26
２．３ 高速動作のための回路技術 ･････････････････････････････････････････････････････ 33
２．３．１ 自己補正型タイミング制御（STC）回路 ･･････････････････････････････････････ 33
２．３．２ ネガティブエッジ転送（NET）回路 ･･･････････････････････････････････････････ 39
２．４ 低電圧動作、低消費電力動作のための回路技術 ･････････････････････････････････ 40
２．４．１ パワーダウンデータ保持（PDDR）モードとその制御回路 ･･････････････････････ 40
２．４．２ PDDR モードを搭載したコアのシミュレーション ･･･････････････････････････････ 45
２．４．３ 低電圧レギュレータ ････････････････････････････････････････････････････････ 48
２．５ まとめ ･･････････････････････････････････････････････････････････････････････････ 53
第２章参考文献 ･･････････････････････････････････････････････････････････････････････ 55
第３章 アレイノイズの解析と動作下限電圧改善技術
３．１ 序 ･････････････････････････････････････････････････････････････････････････････ 58
３．２ アレイノイズの定性的解析 ･･･････････････････････････････････････････････････････ 59
３．３ ノイズの原因と定量的解析 ･･････････････････････････････････････････････････････ 62
３．３．１ BL ノイズ成分 ･････････････････････････････････････････････････････････････ 62
３．３．２ センスアンプのしきい値ばらつき ････････････････････････････････････････････ 64
３．３．３ センスアンプ以外の下限成分 ･･････････････････････････････････････････････ 66
３．３．４ 具体的な数値の代入 ･･････････････････････････････････････････････････････ 66
３．４ 評価結果との比較検証 ･････････････････････････････････････････････････････････ 68
３．４．１ BL ノイズの有無 ･･･････････････････････････････････････････････････････････ 68
３．４．２ メモリセル容量依存性 ･････････････････････････････････････････････････････ 68
-i-
３．４．３ プロセスや素子サイズの比較 ･･･････････････････････････････････････････････ 70
３．５ 微小メモリセル容量における下限特性の改善 ･････････････････････････････････････ 72
３．６ まとめ ･･････････････････････････････････････････････････････････････････････････ 75
第３章参考文献 ･･････････････････････････････････････････････････････････････････････ 76
第４章 モバイル機器向け混載 DRAM マクロへの応用
４．１ 序 ･････････････････････････････････････････････････････････････････････････････ 78
４．２ 高性能化回路技術 ･････････････････････････････････････････････････････････････ 78
４．２．１ メモリアレイ構成 ･･･････････････････････････････････････････････････････････ 80
４．２．２ 周辺回路構成 ･････････････････････････････････････････････････････････････ 80
４．２．３ 電源回路構成 ･････････････････････････････････････････････････････････････ 82
４．３ モバイル機器向け 16Mb 混載 DRAM マクロ試作結果 ･････････････････････････････ 85
４．４ まとめ ･･････････････････････････････････････････････････････････････････････････ 90
第４章参考文献 ･･････････････････････････････････････････････････････････････････････ 92
第５章 SOI デバイス化技術
５．１ 序 ･････････････････････････････････････････････････････････････････････････････ 95
５．２ SOI-DRAM セルの問題点 ･･･････････････････････････････････････････････････････ 97
５．３ SOI-DRAM セルのデバイスシミュレーション ･･････････････････････････････････････ 99
５．３．１ 予測されるボディ浮遊効果 ･････････････････････････････････････････････････ 99
５．３．２ デバイス構造と電圧条件 ･･････････････････････････････････････････････････ 101
５．３．３ 正孔の再配置と容量結合の解析 ･･････････････････････････････････････････ 102
５．３．４ 接合リーク成分の解析 ････････････････････････････････････････････････････ 105
５．４ SOI-DRAM セルの測定 ････････････････････････････････････････････････････････ 111
５．５ ボディ浮遊効果のロジックへの応用 ･････････････････････････････････････････････ 113
５．６ ボディ浮遊効果のロジックへの影響 ･････････････････････････････････････････････ 115
５．６．１ リング発振器を用いた比較 ････････････････････････････････････････････････ 116
５．６．２ ボディ電位上昇効果の影響 ･･･････････････････････････････････････････････ 118
５．７ ダイナミック浮遊ボディ制御回路 ････････････････････････････････････････････････ 120
５．７．１ ボディ浮遊インバータチェインを用いた低消費電力化の検証 ････････････････ 121
５．７．２ 高速自動復帰動作 ･･･････････････････････････････････････････････････････ 122
５．７．３ レイアウトパターン ････････････････････････････････････････････････････････ 124
５．８ まとめ ･････････････････････････････････････････････････････････････････････････ 125
第５章参考文献 ･････････････････････････････････････････････････････････････････････ 128
第６章 結 論
- ii -
６．１ 総 括 ････････････････････････････････････････････････････････････････････････ 131
６．２ 今後の展望 ･･･････････････････････････････････････････････････････････････････ 136
第６章参考文献 ･････････････････････････････････････････････････････････････････････ 138
謝 辞 ･･････････････････････････････････････････････････････････････････････････････ 142
研究業績目録 ･･････････････････････････････････････････････････････････････････････ 143
- iii -
第１章 序 論
１．１ DRAM開発の歴史と高性能化への研究
ＬＳＩメモリ、特にDRAMの研究開発は1990年代後半までは大容量化を第一に進んでき
た。キャパシタに電荷を蓄積することでデータの 0 、 1 を保持するDRAMは、ラッチ回路
でメモリ素子を構成しているSRAMと比べ、メモリ素子としての構成要素が少ないため大容
量向けに適しており、情報機器の高密度実装化、高付加価値化、高性能化に大きな役割
を果たしてきた。また、大容量化に伴うビットコストの低減が情報機器の価格低下をもたらし、
応用分野と市場規模の拡大を飛躍的に伸ばしてきた。これは、DRAMのメモリセルが本質
的に大容量化に適した構造や構成であったことと、DRAM製造プロセスが半導体のテクノ
ロジードライバと称されるような最先端微細加工技術であり、MOSトランジスタのスケーリン
グ則 1) に従って、微細化、容量化の研究開発が強力に推進されてきたことによる。試作チッ
プの発表例でみると、図1.1に示すように1970年に１ｋbの試作チップ 2) が発表されて以来、
2∼3年で4倍の大容量化がなされてきた歴史がある 3-39)。
13
4G
12
1G
11
256M
10
64M
9
16M
8
4M
7
1M
6
256k
5
64k
4
16k
3
4k
2
1k
1
39)
35,36)
31,32)
25-30)
18)
15-17)
11,12)
9,10)
6)
4,5)
3)
2)
0
1965
1970
1975
1980
1985
1990
1995
2000
図 1-1 DRAM 試作チップにおける容量のトレンド
しかし、この流れは1990年代中頃より変わり始めた。これまでは、DRAMはプロセスとトラ
ンジスタの微細化と一緒に、チップサイズ縮小化、大容量化、低電圧化、高性能化を推し
-1-
進めていればよかったが、CPUなどのロジックチップと汎用的なDRAMチップは異なるプロ
セスでそれぞれの性能を追及しており、図1-2に示すように両者の制御周波数などに大き
く開きが生じ出した。そして、メインメモリとしてのDRAMとCPUとの周波数の開きがネックと
なり、システム全体の性能の向上が達成できなくなったため、DRAMチップとCPUの間に高
速なアクセスが可能なキャッシュメモリ（SRAM）を置くなどして、周波数の開きを隠すように
していた。しかし、これではボード上の実装点数が増加するなどの不都合も新たに生じるこ
とになる。こうしたことから、ＤＲＡＭ技術の注目点はチップ自身の性能アップは当然のこと
であるが、さらにその上に、システム全体としての性能を改善するにはどうしたらよいかとい
うことに注目されるようになった。そして、以下のようなさまざまな研究がなされた。
10000
周波数（MHｚ）
1000
CPU
DRAM(高速モード）
DRAM（tRC）
100
10
1
1980
1985
1990
1995
2000
2005
年
図 1-2 CPU 周波数と DRAM 転送レート
1) データ転送速度の向上
デ ィ ス ク リ ート な DRAM チ ッ プ 例 と し て 、 DRAM チ ッ プ内 に キ ャ ッ シ ュ メ モ リ を 内 蔵 し た
Cache DRAM （ CDRAM ） 40) 、 画 像 メ モ リ 用 に DRAM に シ リ ア ル ポ ー ト を 追 加 し た ビ デ オ
RAM 41) 、3Dグラフィックス対応の3DRAM 42) 、現在標準メモリとして主流のクロック同期制御
のSynchronous DRAM（SDRAM） 43,44) 、クロックの両エッジを利用しSDRAMの2倍の転送レ
ートを実現したDouble Data Rate SDRAM（DDR SDRAM） 35,45) 、パケット方式のデータ、コマ
ンド転 送 用 インターフェイスロジックを内 蔵 し、実 装 仕 様 やボード仕 様 に制 限 を設 けた
-2-
Rambus DRAM（RDRAM） 46) 、CDRAM と同様にチップ内に複数のレジスタ群を内蔵した
Virtual Channel RAM（VCRAM） 47)、アレイの小分割化とパイプライン動作でランダムアクセ
ス高速化Fast Cycle RAM（FCRAM） 48)などが挙げられる。
2) 低電圧化や低消費電力化
モバイル機器での音声、画像データの受送信や処理は、転送速度向上はもちろんのこ
と、低電圧化や低消費電力化が強く要求される。その例として、バッテリバックアップモード
付きDRAM 49) 、低消費スタンドバイモードを搭載した低電圧DRAM 50) 、アレイの小分割化に
より分割動作や民生用途限定の出力バッファサイズ縮小による電流を削減したFast Cycle
RAM（FCRAM）51)など、非常に数多くの試みがなされている。
3) 新機能メモリ化
SOI（Silicon On Insulator）構造を用いたDRAM 52,53)に代表される。バルクトランジスタより
接合容量が小さい分、高速動作、低消費電力化に適しており、またデータ保持特性の改
善も期待できる。また近年では、浮遊ボディを利用した1T（１トランジスタ）型メモリ素子 54) の
提案もあり、現在1T1C（1トランジスタ1キャパシタ）で構成されるDRAMに対して、さらに面
積低減効果が期待できる。
１．２ DRAMとロジックの混載
これまで説明してきたDRAMの歴史は、ディスクリート（単体）LSIチップの話であるが、デ
ィスクリートDRAMの場合、図１-3(a)に示されるようにロジックとDRAMは別パッケージとして
用意され、パッケージのピンで接続されるという使われ方をしてきた。こうしたシステム構築
では、以下に説明する問題点がある。
1) 小サイズ化が困難
様々な用途のチップを複数個ボード上に載せるため、ボードサイズが大きくなり、小型化
を促進できない。
2) 信号線本数が限られる
平面状（高価なボードは複数層配線可能）の配線であり、パッケージピンピッチに合った
配線のため配線数が多く取れず、I/Oピン数が多く取れず性能向上が難しい。周波数アッ
プに頼るしかない。
3) 消費電流が大きい
大きなシステムボード上をボード配線の抵抗や容量が大きいため、信号振幅を大きく、か
つ、信号駆動能力を大きくする必要がある。これは、システム自身の速度遅延、消費電流
増大につながる。
-3-
I/O
I/O
DRAM−ロジック混載LSI
DRAM
アレイ
パッケージのピンによる結合
I/O
I/O
ロジック
DRAM
アレイ
ロジックLSI
ロジック
汎用DRAM
チップ上の微細配線による結合
(a) 個別チップ
(b) 混載チップ
図 1-3 個別チップと混載チップの比較
そして、こうした背景から注目され出したのがロジックチップにDRAMを混載した、混載
DRAMである。表1-1に近年の半導体システムに対する要求をまとめてみた。プロセッサの
処理能力やグラフィック処理能力の向上により、DRAMの大容量化よりむしろ高速化が非
常に重要となってきている。また、地球環境への配慮や機器のモバイル化、小型化に伴い、
システムに対する消費電力低減や小面積化の要求も強くなってきている。そこで、情報化
社会を担う高度なシステムには、上記の問題を解決すべく、半導体チップ上で複数の機
能ブロック（マクロ）を組み合わせて一つのシステムチップとするSoC（System On a Chip）が
提案され始めた。そしてSoC上に搭載される混載DRAMは、システムLSIに求められる要求
によく適合しており幅広い用途が期待される。図1-3(b)に示すように、混載することにより
DRAMとロジックを結ぶデータ線を、微細な配線プロセスで多数接続が可能となるため、デ
ータ転送レートを大幅に向上することができる。このためボード上での基板結線が必要で
あった従来の汎用DRAMと比べると高速化が実現できる。また、チップ上の配線容量は小
さいため、データ転送時の寄生容量の充放電に伴う電力を大幅に削減することが可能で
ある。また本来複数チップに分かれていたものを集積するのでシステムを構成する半導体
チップの数自体も減らすことができる 55) 。すでにロジックマクロとDRAMマクロを１チップに混
載化したLSI例 56,57) が報告されている。また、マルチメディアプロセッサの画像処理用メモリ
としてDRAMを混載したGraphic Encoder LSI 58,59) 、32 ビットRISCプロセッサと16Mb DRAM
-4-
が混載した32bit RISC Processor 60)、HDTV用の画像処理システムに64Mb DRAMを混載し
たMPEG2 Codec LSI 61) 、携帯電話向け画像処理システムLSIに16Mb DRAMが混載した
MPEG4 Decoder LSI 62) などの報告もある。
表 1-1 半導体システムへの要求
要 求
アプリケーション
パーソナルコンピュータ
DRAM高速化 画像
グラフィック機器
携帯情報端末
低消費電力化
モバイル機器
携帯情報端末
チップ数の削減
モバイル機器
目 的
高速プロセッサへの適応
画像、グラフィック処理
の高機能化への適応
バッテリによる長時間駆動
ボード実装面積の低減
１．３ システムLSI向け混載DRAMの課題
DRAMをシステムLSIに混載する場合、前述のようなメリットの他、以下のような課題も多
い。
1) デバイス性能の制約
進化するロジックプロセスの微細化に合わせ、ロジックプロセスのプラットフォームと同じ
製造装置の選択や製造条件の選択が必要となる。特にディスクリートなDRAMチップはメ
モリセル特性の安定化のためにプロセス工程中に熱処理が多用されるが、システムLSIに
内蔵される場合、同等の熱処理を維持するとロジックトランジスタのパフォーマンスが低下
するため、低温処理が要求される。このためDRAMとしての最高性能を引き出せない可能
性がある。
2) 低電圧化
プロセス微細化の進化は使用する電源電圧のスケーリングを要求し、これに合わせた電
源電圧での設計技術が必要となる。特に蓄積した微小電荷量を読み出すDRAMの場合、
低電圧化による動作マージンの劣化を抑える設計が要求される。
3) 低消費電力化
システムLSIのモバイル機器応用が進む中で、駆動時間の長時間化要求に応えるため、
-5-
回路動作電力の低減の他、待機時電力の低減に向けた設計が重要である。
4) 高速、高性能化
低電圧化が進む一方、システムLSI中のロジックの高性能化に伴い、DRAM側も性能の
向上が要求される。混載DRAMでは、ロジックとDRAMを個別チップで構成した場合のチッ
プ間接続バス周波数の制約がなくなる分、ロジック性能に追随する設計技術が要求され
る。
5) 小面積化
モバイル機器などでは、搭載されるLSIチップの大きさがそのまま機器の大きさに影響を
与えうるため、少しでも小さいチップサイズが要求される。また、小面積化することで1枚の
ウェハから取れるチップ数を増やすことができ、製造コストの低減にもつながる。
6) テスト容易化
混載DRAMを試験する場合には、ロジック部テストコスト、DRAM部テストコストを低減させ
る為に、DRAM部をロジックテスタで短時間に試験できる設計技術が要求される。
7) 歩留まり向上
DRAMデバイスは、その構造の特殊性により製造工程におけるシステムLSIの歩留まりに
大きく影響する。そのため、救済機能の内蔵は重要な技術である。
8) 信頼性の確保
製造条件が異なるため、ディスクリートなDRAMチップでの信頼性確保技術とは異なる技
術が要求される。
この中で、特に低消費電力化に関しては、携帯電話や個人向け携帯デジタル端末など
のモバイル機器が広範囲に普及するようになり注目度が高い。またモバイル機器に搭載さ
れるアプリケーションの性能も飛躍的に向上しており、このようなモバイル向けの用途に使
われるメモリでは大容量で、しかも高速動作と低待機時電力の両立が要求されてきている。
こうした用途には、これまで主に混載SRAMが用いられてきたが、SRAMセルのゲートリーク
が増大していること、トランジスタのしきい値が低下したことによるスタティックノイズマージン
の減少が近年では大きな問題になってきており、このような背景から、SRAMに取って代わ
るメモリとして高速ランダムサイクル動作の混載DRAM 63-67) が注目されるようになってきてい
る。DRAMセルを用いることにより大容量化への期待が高まる一方、データ保持のために
はリフレッシュ動作が必要で低消費電力化が困難であったり、そもそものメモリアレイ動作
がSRAMに比べて複雑でランダムサイクル動作が困難であったり、克服していかなければ
ならない課題も多い。
-6-
１．４ 本研究の目的
本論文は、混載DRAMの今後に求められる要求のうち、
1) システムの高機能化の要求からくる高速動作化
2) モバイル向け用途の要求からくる超低消費電力化
3) 微細化に伴って増大する素子間ばらつきの低減
4) 新機能デバイス化
を解決すべく、提案／開発された回路技術をまとめる。そして、これらの回路技術の工学
的応用により、混載DRAMの高性能化／超低消費電力化はもとより、システムLSI全体の
性能向上するための技術指針を得ることを本研究の目的とする。
システムLSI向け混載DRAMの高性能化と超低消費電力化に関する研究
第１章 システムLSI向け混載DRAMの背景と課題
第２章
第３章
第５章
高性能化
安定動作化
ＳＯＩ化
<目的>
<目的>
<目的>
<目的>
<目的>
<目的>
メモリアレ
イの高性
能化
ランダムサ
イクルの高
速化
低電圧化、
低消費電
力化
微細化ば
らつきに対
処
ボディ浮
遊効果の
解析
ボディ浮
遊効果の
応用
・プロセス高
性能化によ
る高速化
・アレイ方式
の最適化に
よる高速化
・自己補正型
タイミング制
御回路
・ネガティブ
エッジ転送回
路
・パワーダウ
ンデータ保持
モード
・低電圧レギ
ュレータ
・センスアン
プばらつきの
モデル化
・ノイズキャ
ンセル型セン
スアンプ回路
・接合リーク
低減による
データ保持
特性改善
・試作デバイ
ス評価
・ダイナミック
浮遊ボディ
制御回路
・試作デバイ
ス評価
第４章 モバイル機器向け混載DRAMマクロへ応用
結論
図 1-4
本論文の構成図
-7-
１．５ 本研究の内容と本論文の構成
本研究の内容は、１．３節で示した混載DRAMへの要求を回路技術によって満たすため
に、
1) 混載DRAMの高速動作／低待機時電力化技術
a) メモリアレイ動作の高性能化
b) 高速動作のための回路技術
c) 低電圧動作、低消費電力動作のための回路技術
2) アレイノイズの解析と動作下限電圧改善技術
a) アレイノイズの抽出
b) 下限特性劣化に対する改善策
を提案、検証し、高性能化と超低消費電力化を両立すべく、
3) モバイル機器向け混載DRAMマクロへの応用
を行った。
そして、次世代に期待がかかる新機能デバイスとして、
4) SOIデバイスに適した回路技術
a) フローティングホディSOI-DRAMセルの問題点と対策
b) フローティングボディ効果を応用した低リーク／高速動作回路技術
を提案する。図1-4に、これらの論文構成概念図を示す。
本論文は、以上のシステムLSI向け混載DRAMの高性能化と超低消費電力化に関する
研究成果をまとめたもので、序論（第１章）、混載DRAMの高速動作／低待機時電力化技
術（第２章）、アレイノイズの解析と動作下限電圧改善技術（第３章）、モバイル機器向け混
載DRAMマクロへの応用（第４章）、SOIデバイス化技術（第５章）、結論（第６章）の６章より
構成されている。
第１章 序論
本研究を進めるにあたっての歴史的背景、技術開発動向について述べ、本研究の意義
を明らかにするとともに、本論文の概要について説明する。
第２章 混載 DRAM の高速動作／低待機時電力化技術
モバイル機器等の著しい普及に伴い、高速動作と低電圧動作の両立への要求が高まっ
てきている中で、大容量用途での高性能、低待機時電力混載DRAM技術を提案し、実証
する。
-8-
1) メモリアレイ動作の高性能化
混載SRAM置き換えまでを狙ったランダムサイクル混載DRAMでは、クロックの1サイクル
中に一連の書き込み動作（読み出し動作）を全て完了する必要があるため、メモリセル周り
（メモリアレイ）の高速化が非常に重要になってくる。ＭＩＳキャパシタをメモリセルに使用し
ていた従来のロジックベース混載DRAMでは、メモリアレイ内は低抵抗のサリサイドプロセス
を使用できないという欠点があり、このためメモリアレイ内のワード線材料として高抵抗の
poly-Siを用いざるを得ず、ランダムサイクル動作の高速化にとって大きなビハインドとなっ
ていた。
プロセス高性能化による高速化
本研究では、まずメモリアレイ動作の高速化を図るため、メモリアレイ内にCoSi 2 サリサ
イド化プロセスを採用し、界面抵抗を下げるためのセルコンタクトのWプラグ化、さらに
はキャパシタのMIM化を実現することによって、メモリアレイ動作の大幅な高速化を実
現した。
アレイ方式の最適化による高速化
また、上記プロセス高性能化による性能向上を最適化するべく、メモリアレイ構成の
決定、メモリサブアレイの分割数の最適化を試みた。
2) 高速動作のための回路技術
高速動作のためには、トランジスタのパフォーマンスを改善するのがもっともよい手法であ
る。しかし、パフォーマンス向上は、しきい値電圧の低下やオフリーク電流の増大を伴い、
本研究で目指す低消費電力化との両立と相容れない。このため、さまざまな回路上の工
夫により、アレイ制御信号のばらつきを低減することによってメモリアレイ動作の高速化を
図り、その効果を検証した。
自己補正型タイミング制御（STC）回路
高速ランダムサイクル動作では、遅延素子のばらつきが大きな問題となる。これを補
償するために、PLL（Phase Locked Loop）を応用した自己補正型タイミング制御（STC）
回路を提案する。STC回路は、自己補正タイミングを電圧情報として送信する送信部
と、その電圧を受けて必要な遅延情報を再生する受信部から構成されており、自己補
正機能により電源電圧、周囲温度、製造時のばらつきに左右されない、ほぼ一定の遅
延量を得ることができる。
ネガティブエッジ転送（NET）回路
STC回路によって得られた高精度なタイミング信号を大面積のメモリコア全体に高精
度で伝送するため、ネガティブエッジ転送（NET）回路を提案する。通常であれば１本
-9-
の信号線で活性化、非活性化のタイミングを伝送するため、その際にPMOSトランジス
タとNMOSトランジスタの特性のばらつきや配線のRC時定数によってパルスのデューテ
ィサイクルがずれてしまい、正常にパルスが伝播できない問題があった。これに対して
NET回路では活性化と非活性化のために別々の信号線を準備し、その信号線のH→
Lの遷移のエッジのみを使用する。これによりデューティサイクルが変わっても高精度に
伝送できるだけでなく、精度に影響を与えるH→Lの遷移のエッジは駆動能力の高い
NMOSトランジスタで駆 動 しているのでレイアウトサイズを小さくすることができる。本
STC回路、NET 回路の組み合わせにより、従来高性能プロセスでしか実現できなかっ
たような超高速動作を、低消費プロセスを用いて実現できることをシミュレーションで検
証した。
3) 低電圧動作、低消費電力動作のための回路技術
さまざまな視点から低電圧化、低消費電力化のための回路技術を提案し、その効果を
検証する。
パワーダウンデータ保持（PDDR）モードとその制御回路
モバイル機器におけるデータ保持電力を最小化するために、データ保持専用の動
作モードであるパワーダウンデータ保持（PDDR）モードを提案する。PDDRモードでは、
メモリアレイ電圧の低電圧化と非動作ブロックの電源遮断によって大幅に消費電力が
低減される。またPDDRモード中は外部からのクロックも遮断することを想定しており、
常時クロック入力が必要な自己補正型のSTC回路に代わる、遅延時間補償回路も提
案する。
低電圧レギュレータ
さらなる低電圧化やデータ保持電力の低減のために、外部供給電圧を下げても十
分安定した内部発生電圧を供給できる、レベルシフト型シリーズレギュレータを提案す
る。90nmプロセスを用いて試作回路を作成し、従来回路に対して低電圧動作に優位
であることを検証した。
第３章 アレイノイズの解析と動作下限電圧改善技術
近年ではプロセスや電源電圧のスケーリングが進むに連れ、特にセンスアンプの読み出
し感度限界に起因すると思われる不良が顕在化してきている。これらの不良要因は、セン
スアンプを制御する信号からのカップリングノイズやセンスアンプごとのプロセスばらつきに
起因することはわかっているが、さまざまな不安定性要因を理論式化するのは困難であり、
シミュレーションツールによる見積もりや定量的な解析手法が得られてないというのが実情
- 10 -
である。
1) アレイノイズの抽出とセンスアンプばらつきのモデル化
センスアンプ動作の不安定性を成分ごとに切り分け、さらには定量的な見積もり値、経験
値によってモデル化（近似式化）することで、低電圧動作限界の半経験的な解析手法を
提案する。本解析手法の妥当性は実デバイスの測定を通して検証した。
2) 動作下限電圧の改善策
アレイ回路の各素子の最適化
動作下限電圧の改善にはメモリセルの容量、センスアンプサイズ、アレイノイズが大
きく影響をする。実デバイスとモデルとの比較を行いながら、安定動作化のためのアレ
イ構築の設計指針をまとめた。
ノイズキャンセル型センスアンプ回路
アレイノイズの中でも支配的なカップリングノイズの影響を低減するために、PMOS／
NMOSトランジスタを組み合わせてビット線イコライズ回路を構成するノイズキャンセル
形センスアンプ回路を提案する。制御信号からのカップリングノイズを大幅に削減する
ことで、センスアンプの動作下限特性の劣化を大幅に低減できる目処を得た。
第４章 モバイル機器向け混載 DRAM マクロへの応用
0.13µmCMOSプロセスを用いて、第２章、第３章で提案した回路技術を取り入れ、高速
動作と超低待機時電力の両立が可能な16Mbランダムサイクル混載DRAMマクロを開発し
た。1.2V動作時には、312MHzという世界最高速ランダムサイクル動作を実現しつつ、パワ
ーダウン時には73µW（5µW/Mb以下）という世界最小のデータ保持電力も実現した試作チ
ップを紹介し、その評価結果を述べる。
第５章 SOI デバイス化技術
今後注目される新機能デバイスとしてSOIを取り上げ、DRAMのデータ保持特性改善技
術と、ロジックの高速動作／低消費電力化への応用技術を提案する。
1) ボディ浮遊 SOI-DRAM セルの問題点と対策
SOI-DRAMでは埋め込み酸化膜の存在により、メモリセル内のpn接合面積が小さくなり、
この結果優れたデータ保持特性が期待される。接合容量の低減効果のため高速低消費
電力動作も可能となり、さらにビット線の寄生容量の低減によりビット線容量とセル容量の
比Cb/Cs値も減少するため、低電圧駆動時の初期読み出し電位差も増加する。反面、メ
モリセルトランジスタの浮遊ボディ領域に蓄積される多数キャリアが種々の問題を引き起こ
- 11 -
すことが懸念される（ボディ浮遊効果）。本章では、SOI-DRAMの優位性の妨げとなるボデ
ィ浮遊効果を取り上げ、それに起因する電流リークのメカニズムとデータ保持特性への影
響を解析した。そして、データ保持特性改善のための指針を得ることができた。
2) ボディ浮遊効果を応用した低リーク・高速動作回路技術
前述のボディ効果を応用し、定期的にボディに蓄積された多数キャリアを排出することで、
ロジックの待機時電力を大きく削減することができるダイナミック浮遊ボディ制御回路を提
案する。低電力待機モードとアクティブモードのスイッチングには余計な時間が不要であり、
高速なモード切り替えが可能である。
第６章 結論
第２章から第５章までの研究成果をまとめ、結論とした。
- 12 -
第１章参考文献
1) R. H. Dennard, F. H. Gaensslen, H. Yu, V. L. Rideout, E. Bassous, and A. R. LeBlanc, Design of
ion-implanted MOSFET's with very small physical dimensions, IEEE J. Solid-State Circuits, vol. 9, No.
10, pp. 256-268, Oct. 1974.
2) W. M. Regitz and J. A. Karp, A three-transistor-cell, 1024 bit 500ns MOS RAM, in ISSCC Dig. Tech.
Papers, pp. 42-43, Feb. 1970.
3) J. A. Karp , W.M. Regitz and S. Chou, A 4096 bit dynamic MOS RAM, in ISSCC Dig. Tech. Papers, pp.
10-11, Feb. 1972.
4) C. N. Ahlquist, J. R. Breivogel, J. T. Koo, J. L. McCollum, W. G. Oldham, and A. L. Renninger, A 16K
dynamic RAM, in ISSCC Dig. Tech. Papers, pp. 128-129, Feb. 1976.
5) K. Itoh, K. Shimohigashi, K. Chiba, K. Taniguchi, and Y. Kawamoto, A high-speed 16K-bit NMOS
RAM, in ISSCC Dig. Tech. Papers, pp. 140-141, Feb. 1976.
6) H. Yoshimura, M. Hirai, T. Asaoka, and H. Toyoda, 64Kbit MOS RAM, in ISSCC Dig. Tech. Papers,
pp. 148-149, Feb. 1978.
7) K. Itoh, R. Hori, H. Masuda and Y. Kamigaki, A single 5V 64K dynamic RAM, in ISSCC Dig. Tech.
Papers, pp. 228-229, Feb. 1980.
8) L. S. White, J Nagai, H. Hong, D. J. Redmine and G. R. Mohan Rao, A 5V only 64K dynamic RAM, in
ISSCC Dig. Tech. Papers, pp. 230-231, Feb. 1980.
9) S. Matsue, H. Yamamoto, K. Kobayashi. T. Wada, M. Tameda, T. Okuda and Y. Inagaki, A 256K
dynamic RAM, in ISSCC Dig. Tech. Papers, pp. 232-233, Feb. 1980.
10) T. Mano, K. Takeya, T. Watanabe, K. Kiuchi, T. Ogawa and K. Hirata, A 256K RAM fabricated with
molybdenum-poly-silicon technology, in ISSCC Dig. Tech. Papers, pp. 234-235, Feb. 1980.
11) S. Suzuki, M. Nakao, T. Takeshima, M. Yoshida, M. Kikuchi, and K. Nakamura, A 128K word x 8b
DRAM in ISSCC Dig. Tech. Papers, pp. 106-107, Feb. 1984.
12) K. Itoh, R. Hori, J. Etoh, S. Asai, N. Hashimoto, K. Yagi, and H. Sunami, An experimental 1Mb DRAM
with on-chip voltage limiter, in ISSCC Dig. Tech. Papers, pp. 282-283, Feb. 1984.
13) S. Saito, S. Fujii, Y. Okada, S. Sawada, S. Shinozaki, K. Natori and O. Ozawa, A 1Mb CMOS DRAM
with fast page and static column modes, in ISSCC Dig. Tech. Papers, pp. 252-253, Feb. 1985.
14) K. Sato, H. Kawamoto, K. Yanagisawa, T. Matsumoto, S. Shimizu and R. Hori, A 20ns static column
1Mb DRAM in CMOS, in ISSCC Dig. Tech. Papers, pp. 254-255, Feb. 1985.
15) A. H. Shah, C. P. Wang, R. H. Womack, J. D. Gallia, H. Shichijo, H. E. Davis, M. Elahy, S. K. Banerjee,
G. P. Pollack, W. F. Richardson, D. M. Bordelon, S. D. S. Malhi, C. Pilch, B. Tran, and P. K. Chatterjee,
- 13 -
A 4Mb DRAM with cross point trench transistor cell, in ISSCC Dig. Tech. Papers, pp. 268-269, Feb.
1986.
16) M. Takada, T. Takeshima, M. Sakamoto, T. Shimizu, H. Abiko, T. Katoh, M. Kikuchi, S. Takahashi, Y.
Sato, and Y. Inoue, A 4Mb DRAM with half internal-voltage bitline precharge, in ISSCC Dig. Tech.
Papers, pp. 270-271, Feb. 1986.
17) T. Furuyama, T. Ohsawa, Y. Watanabe, H. Ishiuchi, T. Tanaka, K. Ohuchi, H. Tango, K. Natori, and O.
Ozawa, An experimental 4Mb CMOS DRAM, in ISSCC Dig. Tech. Papers, pp. 272-273, Feb. 1986.
18) T. Mano, T. Matsumura, J. Yamada, J. Inoue, S. Nakajima, K. Minegishi, K. Miura, T. Matsuda, C.
Hashimoto, and H. Namatsu, Circuit technologies for 16Mb DRAMs, in ISSCC Dig. Tech. Papers, pp.
22-23, Feb. 1987.
19) M. Inoue, H. Kotani, T. Yamada, H. Yamauchi, A. Fujiwara, J. Matsushima, H. Akamatsu, M. Fukumoto,
M. Kubota, I. Nakao, N. Aoi, G. Fuse, S. Ogawa, S. Odanaka, A.Ueno, and H. Yamamoto, A 16Mb
DRAM with an open bit-line architecture, in ISSCC Dig. Tech. Papers, pp. 246-247, Feb. 1988.
20) S. Watanabe, Y. Itoh, K. Sakui, K. Numata, Y. Oowaki, T. Fuse, T. Kobayashi, K. Tsuchida, M. Chiba, T.
Hara, M. Ohta, F. Horiguchi, K. Ohuchi, and F. Masuoka, An experimental 16Mb CMOS DRAM chip
with a 100MHz serial read/write mode, in ISSCC Dig. Tech. Papers, pp. 248-249, Feb. 1988.
21) M. Aoki, Y. Nakagome, M. Horiguchi, S. Ikenaga, J. Etoh, Y. Kawamoto, S. Kimura, E. Takeda, H.
Sunami, K. Itoh, and H. Tanaka, An experimental 16Mb DRAM with transposed data-line structure, in
ISSCC Dig. Tech. Papers, pp. 250-251, Feb. 1988.
22) K. Arimoto, K. Fujishima, Y. Matsuda, T. Oishi, M. Tsukude, W. Wakamiya, S. Satoh, M. Yamada, T.
Yoshihara, and T. Nakano, A 60ns 3.3V 16Mb DRAM, in ISSCC Dig. Tech. Papers, pp. 244-245, Feb.
1989.
23) T. Takeshima, M. Takada, H. Koike, H. Watanabe, S. Koshimaru, K. Mitake, W. Kikuchi, T. Tanigawa, T.
Murotani, K. Noda, K. Tasaka, K. Yamanaka, and K. Koyama, A 55ns 16Mb DRAM, in ISSCC Dig.
Tech. Papers, pp. 246-247, Feb. 1989.
24) S. Fujii, M. Ogihara, M. Shimizu, M. Yoshida, K. Numata, T. Hara, S. Watanabe, S. Sawada, T. Mizuno, J.
Kumagai, S. Yoshikawa, S. Kaki, Y. Saito, H. Aochi, T. Hamamoto, and K. Toita, A 45ns 16Mb DRAM
with triple-well structure, in ISSCC Dig. Tech. Papers, pp. 248-249, Feb. 1989.
25) S. Kikuda, H. Miyamoto, S. Mori, M. Niiro, and M. Yamada, Optimized redundancy selection based on
failure-related yield model for 64Mb DRAM and beyond, in ISSCC Dig. Tech. Papers, pp. 104-105, Feb.
1991.
26) K. Kimura, T. Sakata, K. Itoh, T. Kaga, T. Nishida, and Y. Kawamoto, A block-oriented RAM with
- 14 -
half-sized DRAM cell and quasi-folded data-line architecture, in ISSCC Dig. Tech. Papers, pp. 106-107,
Feb. 1991.
27) T. Yamada, Y. Nakata, J. Hasegawa, N. Amano, A. Shibayama, M. Sasago, N. Matsuo, T. Yabu, S.
Matsumoto, S. Okada, and M. Inoue, A 64Mb DRAM with meshed power line and distributed
sense-amplifier driver, in ISSCC Dig. Tech. Papers, pp. 108-109, Feb. 1991.
28) S. Mori, H. Miyamoto, Y. Morooka, S. Kikuda, M. Suwa, M. Kinoshita, A. Hachisuka, H. Arima, M.
Yamada, T. Yoshihara, and S. Kayano, A 45ns 64Mb DRAM with a merged match-line test
architecture, in ISSCC Dig. Tech. Papers, pp. 110-111, Feb. 1991.
29) M. Taguchi, H. Tomita, T. Uchida, Y. Oonishi, K. Sato, T. Ema, M. Higashitani, K. Nakagawa, M.
Kanazawa, and T. Yabu, A 40ns 64Mb DRAM with current-sensing data-bus amplifier, in ISSCC Dig.
Tech. Papers, pp. 112-113, Feb. 1991.
30) Y. Oowaki, K. Tsuchida, Y. Watanabe, D. Takashima, M. Ohta, H. Nakano, S. Watanabe, A. Nitayama, F.
Horiguchi, K. Ohuchi, F. Masuoka, and H. Hara, A 33ns 64Mb DRAM, in ISSCC Dig. Tech. Papers, pp.
114-115, Feb. 1991.
31) G. Kitsukawa, M. Horiguchi, Y. Kawajiri, T. Kawahara, T. Akiba, Y. Kawase, T. Tachibana, T. Sakai, M.
Aoki, S. Shukuri, K. Sagara, R. Nagai, N. Hasegawa, N. Yokoyama, T. Kisu, H. Yamashita, T. Kure, and T.
Nishida, 256Mb DRAM technologies for file applications, in ISSCC Dig. Tech. Papers, pp. 48-49, Feb.
1993.
32) T. Sugibayashi, T. Takeshima, I. Naritake, T. Matano, H. Takada, Y. Aimoto, K. Furuta, M. Fujita, T.
Saeki, H. Sugawara, T. Murotani, N. Kasai, K. Shibahara, K. Nakajima, H. Hada, T. Hamada, N. Aizaki, T.
Kunio, E. Kakehashi, K. Masumori, and T. Tanigawa, A 30ns 256Mb DRAM with multi-divided array
structure, in ISSCC Dig. Tech. Papers, pp. 50-51, Feb. 1993.
33) M. Asakura, T. Ohishi, M. Tsukude, S. Tomishima, H. Hidaka, K. Arimoto, K. Fujishima, T. Eimori, Y.
Ohno, T. Nishimura, M. Yasunaga, T. Kondoh, S. Satoh, T. Yoshihara, and K. Demizu, A 34ns 256Mb
DRAM with boosted sense-ground scheme, in ISSCC Dig. Tech. Papers, pp. 140-141, Feb. 1994.
34) S. Tanoi, Y. Tanaka, T. Tanabe, A. Kita, T. Inada, R. Hamazaki, Y. Ohtsuki, and M. Uesugi, A 32-bank
256Mb DRAM with cache and TAG, in ISSCC Dig. Tech. Papers, pp. 144-145, Feb. 1994.
35) M. Horiguchi, T. Sakata, T. Sekiguchi, S. Ueda, H. Tanaka, E. Yamasaki, Y. Nakagome, M. Aoki, T. Kaga,
M. Ohkura, R. Nagai, F. Murai, T. Tanaka, S. Iijima, N. Yokoyama, Y. Gotoh, K. Shoji, T. Kisu, H.
Yamashita, T. Nishida, and E. Takeda, An experimental 220MHz 1Gb DRAM, in ISSCC Dig. Tech.
Papers, pp. 252-253, Feb. 1995.
36) T. Sugibayashi, I. Naritake, S. Utsugi, K. Shibahara, R.Oikawa, H. Mori, S. Iwao, T. Murotani, K. Koyama,
- 15 -
S. Fukuzawa, T. Itani, K. Kasama, T. Okuda, S. Ohya, and M. Ogawa, A 1Gb DRAM for file
applications, in ISSCC Dig. Tech. Papers, pp. 254-255, Feb. 1995.
37) J. H. Yoo, C. H. Kim, K. C. Lee, K. H. Kyung, S. M. Yoo, J. H. Lee, M. H. Son, J. M. Han, B. M. Kang,
E. Haq, S. B. Lee, J. H. Sim, J. H. Kim, B. S. Moon, K. Y. Kim, J. G. Park, K. P. Lee, K. Y. Lee, K. N.
Kim, S. I. Cho, J. W. Park, and H. K. Lim, A 32-bank 1Gb DRAM with 1GB/s bandwidth, in ISSCC
Dig. Tech. Papers, pp. 378-379, Feb. 1996.
38) Y. Nitta, N. Sakashita, K. Shimomura, F. Okuda, H. Shimano, S. Yamakawa, A. Furukawa, K. Kise, H.
Watanabe, Y. Toyoda, T. Fukada, M. Hasegawa, M. Tsukude, K. Arimoto, S. Baba, Y. Tomita, S. Komori,
K. Kyuma, and H. Abe, A 1.6GB/s data-rate 1Gb synchronous DRAM with hierarchical square-shape
memory block and distributed bank architecture, in ISSCC Dig. Tech. Papers, pp. 376-377, Feb. 1996.
39) T. Murotani, I. Naritake, T. Matano, T. Ohtsuki, N. Kasai, H. Koga, K. Koyama, K. Nakajima, H.
Yamaguchi, H. Watanabe, and T. Okuda, A 4-level storage 4Gb DRAM, in ISSCC Dig. Tech. Papers,
pp. 74-75, Feb. 1997.
40) K. Dosaka, Y. Konishi, K. Hayano, K. Himukashi, A. Yamazaki, H. Iwamoto, M. Kumanoya, H. Hamano,
and T. Yoshihara, A 100-MHz 4Mb Cache DRAM with fast copy-back scheme, IEEE J. Solid-State
Circuits, vol. 27, No. 11, pp. 1534-1539, Nov. 1992.
41) S. Ishimoto, A. Nagami, H. Watanabe, J.Kiyono, N. Hirakawa and Y. Okuyama, A 256K dual port
memory, in ISSCC Dig. Tech. Papers, pp. 38-39, Feb. 1985.
42) K. Inoue, H. Nakamura, H. Kawai, T. Tani, Y. Sakemi, H. Matsuoka, M. Ishikawa, J. Matsumoto, K.
Yamamoto, K. Takahashi, M. Yamawaki, E. Yokomoto, C. A. Hart, J. Lin, K. Ishihara, and K. Shimotori,
A 10Mb 3D frame buffer memory with Z-compare and alpha-blend units, in ISSCC Dig. Tech. Papers,
pp. 302-303, Feb. 1995.
43) Y. Takai, M. Nagase, M. Kitamura, Y. Koshikawa, N. Yoshida, Y. Kobayashi, T. Obara, Y. Fukuzo, and H.
Watanabe, 250Mbyte/sec synchronous DRAM using a 3-stage-pipelined aｒchitecture, Symp. VLSI
Circuits Dig. Tech. Papers, pp. 59-60, Jun. 1993.
44) T. Saeki, Y. Nakaoka, M. Fujita, A. Tanaka, K. Nagata, K. Sakakibara, T. Matano, Y. Hoshino, K. Miyano,
S. Isa, E. Kakehashi, J. M. Drynan, M. Komuro, T. Fukase, H. Iwasaki, J. Sekine, M. Igeta, N. Nakanishi,
T. Itani, K. Yoshida, H. Yoshino, S. Hashimoto, T. Yoshii, M. Ichinose, T. Imura, M. Uziie, K. Koyama, Y.
Fukuzo, and T. Okuda, A 2.5ns clock access 250MHz 256Mb SDRAM with a synchronous mirror
delay, in ISSCC Dig. Tech. Papers, pp. 374-375, Feb. 1996.
45) H. Yahata, Y. Okuda, H. Miyashita, H. Chigasaki, B. Taruishi, T. Akiba, Y. Kawase, T. Tachibana, S.
Ueda, S. Aoyama, A. Tsukimori, K. Shibata, M. Horiguchi, Y. Saiki, and Y. Nakagome, A 256-Mb
- 16 -
double-data-rate SDRAM with a 10-mW Analog DLL circuit, Symp. VLSI Circuits Dig. Tech. Papers,
pp. 74-75, Jun. 2000.
46) N. Kushiyama, S. Ohshima, D. Stark, H. Noji, K. Sakurai, S. Takase, T. Furuyama, R. M. Barth, A. Chan,
J. Dillon, J. A. Gasbarro, M. M. Griffin, M. Horowitz, T. H. Lee, and V. Lee, A 500-Megabyte/s
data-rate 4.5M DRAM, IEEE J. Solid-State Circuits, vol. 28, No. 4, pp. 490-498, Apr. 1993.
47) NIKKEI MICRODEVICES, pp. 142-149, Feb. 1998.
48) Y. Sato, T. Suzuki, T. Aikawa, S. Fujioka, W. Fujieda, H. Kobayashi, H. Ikeda, T. Nagasawa, A. Funyu, Y.
Fujii, K. Kawasaki, M. Yamazaki, and M. Taguchi, Fast cycle RAM (FCRAM); a 20-ns random row
access, pipe-lined operating DRAM, Symp. VLSI Circuits Dig. Tech. Papers, pp. 22-25, Jun. 1998.
49) Y. Konishi, K. Dosaka, T. Komatsu, Y. Inoue, M. Kumanoya, Y. Tobita, H. Genjyo, M. Nagatomo, and T.
Yoshihara, A 38-ns 4-Mb DRAM with a battery-backup (BBU) mode, IEEE J. Solid-State Circuits, vol.
25, No. 10, pp. 1112-1117, Oct. 1990.
50) T. Yamagata, S. Tomishima, M. Tsukude, T. Tsuruda, Y. Hashizume, and K. Arimoto, Low voltage
circuit design techniques for battery-operated and/or giga-scale DRAM's, IEEE J. Solid-State Circuits,
vol. 30, No. 11, pp. 1183-1188, Nov. 1995.
51) M. Taguchi, FCRAM で民生機器向けメモリー市場を開拓, in Textbook on Design Conference 2000
Japan, pp. 2-1 ‒ 2-17, May 2000.
52) K. Shimomura, H. Shimano, F. Okuda, N. Sakashita, T. Oashi, Y. Yamaguchi, T. Eimori, M. Inuishi, K.
Arimoto, S. Maegawa, Y. Inoue, T. Nishimura, S. Komori, K. Kyuma, A. Yasuoka, and H. Abe, A 1V
46ns 16Mb SOI-DRAM with body control technique, in ISSCC Dig. Tech. Papers, pp. 68-69, Feb. 1997.
53) J. W. Park, Y. G. Kim, I. K. Kim, K. C. Park, H. Yoon, K. C. Lee, and T. S. Jung, Performance
characteristics of SOI DRAM for low-power application, in ISSCC Dig. Tech. Papers, pp. 434-435, Feb.
1999.
54) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi, Memory design using
one-transistor gain cell on SOI, in ISSCC Dig. Tech. Papers, pp. 152-153, Feb. 2002.
55) T. Watanabe, R. Fujita, K. Yanagisawa, Low-power and high-speed advantages of DRAM-logic
integration for multimedia systems, IEICE Trans. Electron., vol. E80-C, No. 12, pp. 1523-1531, Dec.
1997.
56) T. Iizuka, Embedded memory, Symp. VLSI Circuits Dig. Tech. Papers, pp.1-4, Jun. 1990.
57) A. Yamazaki, T. Yamagata, Y. Arita, M. Taniguchi and M. Yamada, Large scale embedded DRAM
technology, IEICE Trans. Electron., Vol. E81-C, No. 5, pp. 750-758, May 1998.
58) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J. Ootani, M.
- 17 -
Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y. Okumura, K. Arimoto, S.
Wake, and H. Ozaki, A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D
graphic controller, in ISSCC Dig. Tech. Papers, pp. 374-375, Feb. 2000.
59) C. W. Yoon, R. Woo, J. Kook, S. J. Lee, K. Lee, and H. J. Yoo, An 80/20-MHz 160-mW multimedia
processor integrated with embedded DRAM, MPEG-4 accelerator, and 3-D rendering engine for mobile
applications, IEEE J. Solid-State Circuits, vol. 36, No. 11, pp. 1758-1767, Nov. 2001.
60) T. Shimizu, J. Korematsu, M. Satou, H. Kondo, S. Iwata, K. Sawai, N. Okumura, K. Ishimi, Y. Nakamoto,
M. Kumanoya, K. Dosaka, A. Yamazaki, Y. Ajioka, H. Tsubota, Y. Nunomura, T. Urabe, J. Hinata, and K.
Saitoh, A multimedia 32b RISC microprocessor with 16Mb DRAM, in ISSCC Dig. Tech. Papers, pp.
216-217, Feb. 1996.
61) S. Kumaki, H. Takata, Y. Ajioka, T. Ooishi, K. Ishihara, A. Hanami, T. Tsuji, Y. Kanehira, T. Watanabe,
C. Morishima, T. Yoshizawa, H. Sato, S. I. Hattori, A. Koshio, K. Tsukamoto and T. Matsumura, A
99-mm2, 0.7-W, single-chip MPEG-2 422@ML video, audio and system encoder with a 64Mb embedded
DRAM macro for portable 422P@HL encoder system, in Proc. IEEE Custom Integrated Circuits Conf.,
pp. 425-428, May 2001.
62) T. Nishikawa, M. Takahashi, M. Hamada, T. Takayanagi, H. Arakida, N. Machida, H. Yamamoto, T.
Fujiyoshi, Y. Matsumoto, O. Yamagishi, T. Samata, A. Asano, T. Terazawa, K. Ohmori, J. Shirakura, Y.
Watanabe, H. Nakamura, S. Minami, T. Kuroda, and T. Furuyama, A 60MHz 240mW MPEG-4
video-phone LSI with 16Mb embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 230-231, Feb. 2000.
63) P. DeMone, M. Dunn, D. Haerle, J. Kim, D. Macdonald, P. Nyasulu, D. Perry, S. Smith, T. Wojcicki, and
Z. Zhang, A 6.25 ns random access 0.25 µm embedded DRAM, Symp. VLSI Circuits Dig. Tech. Papers,
pp. 237 - 240, Jun. 2001.
64) C. L. Hwang, T. Kirihata, M. Wordeman, J. Fifield, D. Storaska, D. Pontius, G. Fredeman, B. Ji, S.
Tomashot, and S. Dhong, A 2.9ns random access cycle embedded DRAM with a destructive-read
architecture, Symp. VLSI Circuits Dig. Tech. Papers, pp.174-175, Jun. 2002.
65) Y. Taito, T. Tanizaki, M. Kinoshita, F. Igaue, T. Fujino, and K. Arimoto, An embedded DRAM with a
143-MHz SRAM interface using a sense-synchronized-read/write, IEEE J. Solid-State Circuits, vol. 38,
No. 11, pp. 1967-1973, Nov. 2003.
66) K. Hardee, F. Jones, D. Butler, M. Parris, M. Mound, H. Calendar, G. Jones, L. Aldrich, C.
Gruenschlaeger, M. Miyabayashi, K. Taniguchi, and T. Arakawa, "A 0.6V 205MHz 19.5ns tRC 16Mb
embedded DRAM," in ISSCC Dig. Tech. Papers, pp. 200-201, Feb. 2004.
67) M. Shirahama, Y. Agata, T. Kawasaki, R. Nishihara, W. Abe, N. Kuroda, H. Sadakata, T. Uchikoba, K.
- 18 -
Takahashi, K. Egashira, S. Honda, M. Miura, S. Hashimoto, H. Kikukawa, H.Yamauchi, A 400MHz
random-cycle dual-port Interleaved DRAM with striped-trench capacitor, in ISSCC Dig. Tech. Papers,
pp. 462-463, Feb. 2005.
- 19 -
第２章 混載DRAMの高速動作／低待機時電力化技術
２．１ 序
半導体LSIの性能を表す2大特徴として、高速動作と低消費電力が挙げられる。しかし、
これら２つの特徴は両立が非常に困難である。一般的には、高速動作をさせるためには、
同じデザインルールのトランジスタなら電源電圧を上げてトランジスタの駆動力を上げれば
よいが、消費電力は増大することになる。逆に、低消費電力化のために電源電圧を下げる
と、トランジスタの駆動力は小さくなり動作が遅くなる。次に、トランジスタの微細化を進めて
駆動力を保持することで低電圧化しても、低電圧での駆動力を維持するためにオフリーク
電流を増加し、スタンバイ消費電力は増大してしまう。さらには、本研究のテーマである混
載DRAMでは、モバイル機器、ネットワーク機器、CPUキャッシュ、グラフィックASIC関連の
SRAMバッファなどSRAMの置き換えを目指すことをも目的としており、そうした場合にはラ
ンダムロウアクセス（ランダムサイクル）動作が必要（すなわち1サイクル中にメモリアレイとし
同一Xアドレスなら連続データ出力可（ページモード）
ロウサイクル（6CLKでDRAM動作完了）
CLK
Cmd.
ACT
X-Add.
A0
X0
A1
Y-Add.
A0
A1
NOP READ NOP
PRE
Y0
NOP
ACT
A5
X1
NOP READ READ READ READ NOP
A5
Data
Y1
Y2
Y3
Q0
Q1
(a) 従来の混載DRAM
ロウサイクル（1CLKでDRAM動作完了）
CLK
Add.
Data
READ READ READ READ READ READ READ READ READ
A0
A1
A2
A3
A4
A5
A6
A7
A8
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
CL=1
(b) ランダムサイクル混載DRAM
図 2-1 動作モード比較
- 20 -
NOP
Q3
Q4
Y4
CL=3
Cmd.
PRE
Q8
Q2
ての一連の書き込み動作、読み出し動作を完了する必要）がある。図2-1 に示すように、
従来の混載DRAM1-5） では、同一ロウアドレス（同一ワード線）につながったメモリセル全て
のデータを一度センスアンプに読み出しておいてから、後は必要なデータごとに連続して
読み出す、いわゆるページモードに対する高速化の要求が強かった。ページモードでは、
ワード線は連続アクセス中、常時活性化されており、さらには別コマンド（別クロック）によっ
て非活性にされるため、メモリセルへの読み書き動作の高速化はそれほど重要視されなか
った。これに対して、大容量用途での混載SRAM置き換えを狙ったランダムサイクル混載
DRAM6-14) では、クロックの1サイクル中に一連の書き込み動作（読み出し動作）を全て完了
するSRAMと同等の動作が要求される。複雑なメモリアレイ制御を必要とするDRAM動作に
おいてこの要求を満たすためには、メモリセル周りの高速化が非常に重要になってくる。さ
らには、DRAMではキャパシタからの保持電荷のリークを補償するためのリフレッシュ動作
が必要であり、低消費電力化という観点からも本来はSRAMと比べて不利である。本章で
はシステムLSI向け混載DRAMの高性能化を追求する研究について、以下の３種のカテゴ
リに別けて述べる。
1) メモリセル周りのプロセス、アレイ構成の最適化による高速化技術
2) アレイ制御信号タイミングの高精度化による高速化技術
3) データ保持モード時の低電圧化、低消費電力化技術
２．２ メモリアレイ動作の高速化
本節ではMIM（Metal-Insulator-Metal）キャパシタの採用、メモリセルトランジスタのサリ
サイド化といったプロセス特性改善により、アレイ動作の高速化を試みる。これまでにもMIS
キャパシタを用いて、メモリアレイ内の配線に比較的高抵抗のpoly Si用いてを143MHzのラ
ンダムサイクル動作を実現した報告 5) がある。そこで本研究では、ネットワーク機器やモバイ
ルアプリ ケーションからの要 求 を十 分 満 たすだけの250MHz ランダ ムサイク ル動 作 を 、
0.13µm低消費プロセスを用いて実現することを一つの目標とした。
２．２．１ プロセス高性能化による高速化
まずランダムサイクル動作におけるメモリセル周りの特性改善から考える。図2−2に従来
のMIS（Metal-Insulator-Silicon）キャパシタと本研究で採用するMIMキャパシタの比較図
を示す。ＭＩＳキャパシタをメモリセルに使用していた従来のロジックベース混載DRAM 8,15)
では、周辺回路はCu配線の使用 16,17) やCoSi2 材料によるサリサイドプロセス 18,19) による高性
能化が図られているが、メモリアレイ内は、メモリセルのコンタクト（poly Si）と拡散領域界面
- 21 -
の整合性の点から、サリサイドプロセスを使用できないという欠点があり、このためメモリアレ
イ内のワード線材料として高抵抗のpoly Siを用いざるを得ず、ランダムサイクル動作の高
速化にとって大きなビハインドとなっていた。これに対して、MIMキャパシタは、ストレージノ
ード（SN）の下部電極もメタル（TiN）で形成されるため、整合性よくゲートおよび拡散領域
のサリサイド化を図ることができる。さらにはWプラグを用いることで、SNコンタクト（SC）／ビ
ット線コンタクト（BC）の低抵抗化を実現できる。
上部電極（CP）: TiN
上部電極（CP）: TiN
下部電極（SN）:
HSG-PolySi
ビット線
コンタクト
下部電極（SN）:TiN
（BC）
CoSi2
ゲート:
Poly Si
SNコンタクト（SC）:
Poly Siプラグ
ビット線
コンタクト
（BC）
SNコンタクト（SC）:
Wプラグ
(a) MIS 構造
(b) MIM 構造
図 2-2 メモリセルキャパシタ構造
ここで高速化のためのプロセス特性改善項目を以下のように分けて、250MHz級のランダ
ムサイクル動作を実現するために必要な各プロセス定数を見積もってみた。
1) ワード線抵抗の改善（0.13µmプロセスでの従来の抵抗値はワード線1本で60kΩ）
2) メモリセルIdの改善（従来は20µA@Vd=1.2V,Vg=2.0V,Vb=0V）
3) コンタクト（SC/BC）抵抗の改善（従来はSC：10kΩ、BC：4kΩ）
ま ず 、 ワ ー ド 線 抵 抗 に 関 し て は ゲ ー ト 電 極 の CoSi2 サ リ サ イ ド 化 に よ り 、 60k Ω → 2k Ω
（0.13µmプロセスで4Mbアレイを想定したワード線1本の抵抗値）までの低抵抗化を実現で
きた。そこで、以降はこのワード線抵抗値を用いて見積もりを行った。
図2-3にシミュレーションに用いたアレイモデルを示す。メモリセルから読み出されたデー
タは、BLIを介してクロスカップル型のセンスアンプで増幅されGIOペアに伝達される。書き
込みの場合は、逆にGIOペアから書き込まれたデータがセンスアンプでラッチされて、BLIト
ランジスタを介してメモリセルに伝達される。
- 22 -
BLEQ
BLI
CSL
GIO
BLI
BLEQ
BL
S0P
S0N
/GIO
/BL
Memory Cell
SC
BC
WL
S/A
図 2-3 メモリアレイモデル
10.0
9.0
サイクルタイム（ns）
8.0
メモリセルId
7.0
20µA
40µA
60µA
80µA
100µA
120µA
6.0
5.0
4.0
3.0
2.0
10
100
1000
10000
コンタクト抵抗（Ω）
図 2-4 ライトサイクル（BC/SC 抵抗依存性）
- 23 -
100000
図2-4にライトサイクルのBC/SC抵抗依存性を示す。シミュレーションで用いたセンスアン
プの電源電圧は1.0V（中心値は1.2V）で、温度は125℃、ワーストパラメータを用いている。
この図からライトサイクル時間はコンタクト抵抗値やメモリセルのIdに大きく依存し、低抵抗
なコンタクトとId=60µA程度のメモリセルトランジスタの実現が必要であることがわかった。さ
らに図2-5ではメモリセルのId=60µAにした場合のライトサイクルの成分分けをBC/SC抵抗
の依存性として示す。この結果からコンタクト抵抗としては1kΩ程度か、それ以下の値を実
現する必要があることがわかった。
9.0
8.0
Id=60µA
7.0
時間（ns）
6.0
5.0
4.0
250MHｚ
3.0
2.0
1.0
0.0
10
100
1k
3k
5k
10k
コンタクト抵抗（Ω）
30k
50k
信号重なりマージン
イコライズ時間（BLEQ↑→BL20mV）
書き換え時間（CSL↑→SN90%）
センス時間（S0N↑→SA80%）
初期読み出し時間（WL↑→BL100mV）
図 2-5 ライトサイクル成分分け（BC/SC 抵抗依存性）
図2-6と図2-7には、ライトサイクル時間をメモリセルのIdの依存性として示しておく。そし
て、これらの要求を満たせるかどうかを、試作プロセスチップにより確認した。その結果を表
2-1にまとめる。試作結果では、MIMキャパシタ、メモリセル内CoSi 2 サリサイドの採用により、
250MHz動作に必要なターゲットスペックを満たすだけの結果を得ることができた。
- 24 -
10.0
9.0
コンタクト抵抗
サイクルタイム（ns）
8.0
50kΩ
30kΩ
10kΩ
5kΩ
3kΩ
1kΩ
100Ω
10Ω
7.0
6.0
5.0
4.0
3.0
2.0
20
40
60
80
100
120
Id（µA）
図 2-6 ライトサイクル（メモリセルの Id 依存性）
5.0
コンタクト抵抗1kΩ
時間（ns）
4.0
250MHｚ
3.0
2.0
1.0
0.0
20
40
60
80
100
120
Id（µA）
図 2-7 ライトサイクル成分分け（メモリセルの Id 依存性）
- 25 -
表 2-1 試作プロセス結果
従来（MIS構造）
ワード線1本抵抗 60kΩ
今回（MIM構造）
2kΩ
備考
SD拡散抵抗
5kΩ/□
7.6Ω
コンタクト抵抗
（SC/BC)
10kΩ/4kΩ
300Ω/40Ω
メモリセルId
20µA (@Vth=1.0V) 68µA (@Vth=0.8V) Target > 60µA
Target<1kΩ
２．２．２ アレイ方式の最適化による高速化
プロセスの最適化と同時に、アレイ方式の最適化による高速化も検討した。まず図2-8に
示す8Mbレベルのイメージを持ったシミュレーションモデルを構築し、ライト動作の典型的
なシミュレーションを行ってみた。このモデルでは、アレイ制御信号は図中の箇所からイン
バータを用いて印加した。また本論文で示すシミュレーション結果の表示ポイントは、図に
示したワーストポイント、すなわち、センスアンプ帯の最遠点、データパスの最遠点、電源
回路からの最遠点とした。
電源回路
アレイ信号ドライバ
（信号フォースポイント）
SA列
ワーストポイント定義
・SA信号配線の最遠点
・データパスからの最遠点
・電源回路からの最遠点
GIO線
データパス
8Mb構成
図 2-8 8Mb シミュレーションモデル用のメモリアレイイメージ
- 26 -
ライトサイクル（Lリストア→H書き換え）
リストアサイクル（Hリストア）
3.0
BLI
WL
2.5
電圧（V）
2.0
BLEQ
1.5
ZS0P
S0N
CSL
1.0
SN
0.5
BLペア
0.0
0.0
1.0
2.0
3.0
4.0
時間（ns）
5.0
6.0
7.0
8.0
条件： Vwl=2.5V, Vddh=2.3V, Vddl=1.0V, Vbb=-1V, Worst Para, 27℃
ビット線分割：64cell/BL
図 2-9 ランダムサイクルシミュレーション結果
図2-9にランダムサイクル動作のシミュレーション結果として、ライトサイクル（Lデータリスト
ア→Hデータ書き換え）とリストア（リフレッシュ）サイクル（Hデータリストア）の例を示す。図
中、電荷記憶ノードをSNとし、その他の信号は図2-3のアレイモデルに従うものとする。また、
WL/BLIの駆動電圧をVwl、BLEQの駆動電圧をVddh、センスアンプの駆動電圧をVddl、
メモリセルのバックゲートに印加する負電圧をVbbと定義した。ライトサイクルの場合、図に
示すようにLデータをリストアしかけてHデータを書き込まれる場合があるため、この場合を
サイクルタイムのワースト状態として今後詳細に検討することとした。そして、そのライトサイ
クル時間の最適化のために、以下の点に留意して、高速化の検討を行った。
1) センスアンプサイズの最適化
2) ビット線分割の最適化
3) アレイ信号（ワード線）駆動方式の最適化
- 27 -
センス時間 (S0N→SA80%)
0.90
0.85-0.9
0.8-0.85
0.75-0.8
0.7-0.75
0.65-0.7
0.6-0.65
0.55-0.6
0.5-0.55
0.85
0.80
0.75
Time (s) 0.70
0.65
0.60
0.55
2.0
0.50
0.8
1.0
1.6
1.2
1.4
1.6
1.8
2.0
Wn (µm)
1.2
2.2
Wp (µm)
2.4
2.6
2.8
3.0
0.8
(a) 128cell/BL 構成
センス時間 (S0N→SA80%)
0.90
0.85-0.9
0.8-0.85
0.75-0.8
0.7-0.75
0.65-0.7
0.6-0.65
0.55-0.6
0.5-0.55
0.85
0.80
0.75
Time (s) 0.70
0.65
0.60
0.55
2.0
0.50
0.8
1.0
1.6
1.2
1.4
1.6
1.8
2.0
1.2
2.2
Wp (µm)
2.4
2.6
2.8
3.0
0.8
(b) 64cell/BL 構成
図 2-10 センス時間のセンスアンプサイズ依存性
- 28 -
Wn (µm)
まずセンスアンプの最適化であるが、図2-10にセンス時間のセンスアンプサイズ依存性を
示す。ここでセンス時間は、センス活性化信号S0Nが活性化される時刻から、センスアンプ
近傍のビット線ペアの電位差が電源電圧の80%に至るまでの時刻の差として定義した。ま
たセンスアンプのチャネル長は0.16 µmを用いており、第３章で述べる素子ばらつき低減の
観点から、最小寸法よりも少し大きめの値を用いた。図では、ビット線分割が64cell/BL構
成の場合と128cell/BL構成の場合を示した。いずれの場合もセンス時間に対してはPch側
センスアンプの方が大きく影響し、Nch側センスアンプの依存性は小さいことがわかった。こ
れは、ビット線容量に対してセンスアンプのゲート容量が無視できない値になっていること
や、ビット線電圧に対する諸素子のゲート容量の依存性が異なることなどが影響していると
思われる。なお64cell/BL構成の方が128cell/BL構成に対して、ビット線容量が小さい分
センス速度も速いが、64メモリセルごとにセンスアンプが必要となるため、センスアンプ部分
の面積が128cell/BL構成に対して倍増するという欠点を持っている。
6.0
6.0
5.5
5.5
250MHzライン
5.0
4.5
4.5
4.0
4.0
3.5
3.5
時間（ns）
時間（ns）
5.0
3.0
2.5
3.0
2.5
2.0
2.0
1.5
1.5
1.0
1.0
0.5
0.5
0.0
0.0
0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0
0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0
W（µm）
W（µm）
(a) 128cell/BL 構成
(b) 64cell/BL 構成
信号重なりマージン
イコライズ時間（BLEQ↑→BL20mV）
書き換え時間（CSL↑→SN90%）
センス時間（S0N↑→SA80%）
初期読み出し時間（WL↑→BL100mV）
図 2-11 ライトサイクルの成分分け（Pch センスアンプ依存性）
- 29 -
引き続き、図2-10でセンス時間に対して依存性の大きかったPchセンスアンプサイズの決
定 を 行 っ た 。 ビ ッ ト 線 分 割 も セ ン ス 時 間 に 大 き く 影 響 す る た め 、 128cell/BL 構 成 と
64cell/BL構成の場合それぞれを想定してシミュレーションを実施した。図2-11にライトサイ
クルのために必要な時間の成分分けを示す。図2-11(a)の128cell/BL構成の場合は、セン
スアンプサイズを変更しても250MHz動作を達成するためのライトサイクル時間4nsを満たす
ことはできなかった。このため250MHz動作実現のためには、少なくとも64cell/BL構成化が
必要であることがわかった。図2-11(b)では64cell/BL構成でのライトサイクル時間を示す。
こちらの場合はPchセンスアンプをW>1.4µmにすると4nsのライトサイクルを満足することが
できた。ビット線分割が異なることによって大きく変わる成分としては、書き換え時間の違い
がある。これは64cell/BL構成の場合と128cell/BL構成の場合のビット線容量の違いが、ラ
イトされたデータをセンスアンプで増幅する時間に対して影響を与えているものと思われ
る。
SD
(a) 単純集中ドライブ方式
2M
WL
/MWL
TG
SD
(b) 中央リピータ方式
/MWL
Vpp
Vpp
2M
WL
WL
TG
4M
MC上配線
SA上配線
/MWL
SD
(c) 2重サブデコード方式
WL
2M
TG
図 2-12 ワード線駆動方式
- 30 -
WL
ここまでは図2-3、図2-8に示したモデルでセンスアンプ構成の検討を行ってきたが、次
に、図2-12に示すワード線駆動方式を検討しその得失を考察する。ワード線の駆動には、
サブデコード方式 20)を想定しており、図中では、メインワード線（/MWL）を入力とし、サブデ
コード（SD）線を電源電圧としたインバータにより、各メモリアレイ上のワード線（WL）が駆動
されている。ワード線は、2層目のメタルで敷設することを想定し、また一定間隔でメモリセ
ルのゲート（TG）配線に接続されている。
表 2-2 各ワード線駆動方式の比較
特徴
(a) 単純集中ドライブ方式
(b) 中央リピータ方式
(c) 2重サブデコード方式
ドライバサイズ
大
中
中
ワード線の鈍り
大
小
中
面積ペナルティ
小
大
中
デメリット
ワード線の鈍りが大きいこと
リピータ前後でタイミング差発生 MWL、SD線の配線が別途必要
表2-2にそれぞれの方式の特徴をまとめた。まず、(a)単純ドライブ方式では、ワード線の
RC遅延の分だけ最遠点で制御信号波形に鈍りが生じてしまう。しかし根元の集中配置さ
れたドライバ以外、特に回路や配線を必要とせず、小面積コアを実現できる。これに対して
(b)中央リピータ方式では、ワード線を2分割する構成で途中にリピータを配置している。当
然ワード線の鈍りは低減するが、リピータ配置による面積ペナルティとリピータ前後でのタイ
ミングのずれが懸念される。(c)2重サブデコード方式は、ワード線ドライバ自身を多重に持
つことでリピータ部の面積ペナルティを低減し、またリピータ前後のタイミング差を生じさせ
なくしたものである。しかしこの方式では、MWLとSD線をメモリアレイ上に配線させる必要が
あり、アレイ上の信号配線層が1層増えてしまう。これらの方式から最適なドライブ方式を選
択するためのシミュレーション結果を図2-13に示す。(b)中央リピータ方式では、0.42nsの
遅延がリピータ前後で発生した。(a)単純ドライブ方式は、(c)2重サブデコード方式に対して
WLのなまりが大きいが、WL活性時にセンスアンプがHデータをリストアするときには、(a)単
純ドライブ方式でもWLがきちんと立ち上がっているため、BLの波形やSNの書き込みデー
タには致命的な影響はないことがわかった。このため、今回は(a)単純ドライブ方式を採用
することにした。
- 31 -
BLI
2.5
WL
BLEQ
電圧（V）
2.0
鈍りが大きい
1.5
1.0
SN
BLペア
0.5
0.0
0.0
1.0
2.0
3.0
4.0
5.0
6.0
4.0
5.0
6.0
4.0
5.0
6.0
時間（ns）
(a) 単純集中ドライブ方式
2.5
リピータ前
リピータ後
電圧（V）
2.0
1.5
0.42nsのずれ
1.0
0.5
0.0
0.0
1.0
2.0
3.0
時間（ns）
(b) 中央リピータ方式
2.5
電圧（V）
2.0
鈍りは改善
1.5
1.0
0.5
0.0
0.0
1.0
2.0
3.0
時間（ns）
(c) 2重サブデコード方式
図 2-13 各ワード線駆動方式のシミュレーション結果
- 32 -
２．３ 高速動作のための回路技術
２．３．１ 自己補正型タイミング制御（STC）回路9,10)
一般的なクロック同期型DRAMでは、コマンド信号はそれぞれロウ系活性コマンド（ACT）、
コラム系動作コマンド（READ、WRITE）、ロウ系非活性コマンド（PRE）として、それぞれが独
立して用意されている。そしてランダムにアドレスをアクセスする場合、例えばクロック周波
数が200MHz級のクロック同期型DRAMでは図2-1に示したとおり、NOP（No Operation）コ
マンドも含めてACT-NOP-READ-NOP-PRE-NOPというふうに、合計6コマンド（6クロック）
によってランダムアドレスアクセス（ランダムサイクル）動作を完了する。このとき、それぞれ
のコマンドにおいては、必ずクロックによる同期が取られるために安定した内部動作を実現
することができる。これに対して、ランダムサイクル動作のDRAMでは、SRAM同様にコマン
ド（READ、WRITE）は１サイクル中に動作を完了する必要がある。図2-14に1サイクル中の
ランダムサイクル動作の内部タイミングを図示する。WRITEコマンド時を例とし、
1) ワード線WLが活性化され、メモリセルデータがビット線BLに読み出される
2) 初期読み出し電荷がセンスアンプ活性化信号SAEによって増幅される
3) コラム選択信号CLSが活性化され、書き込みデータがBLに書き込まれる
4) 書き込みデータがメモリセルに伝達され、BLがイコライズされる
Delay Timing from CLK Rise
CLK
(1)
WL
on
(2) (3)
SAE CSL
on
on
(4)
Precharge
BL
Best Case
Operation
/BL
Instabilities
due to
Array Circuit
due to
Delay Circuit
BL
Worst Case
Operation
/BL
図 2-14 ランダムサイクル動作の内部タイミング
- 33 -
の動作が必要となる。そしてこれらの動作が全て1サイクル中に行われることになるため、用
いられる遅延回路の役割（精度）が非常に重要なものとなる。
本節では、まずターゲットとした250MHｚランダムサイクル動作実現のために必要な遅延
回路の精度を見積もった。アレイ回路のシミュレーションにより、ベスト条件とワースト条件
でのランダムサイクル動作可能な周期をそれぞれ3.1ns、3.8nsと見積もった。すなわち遅延
回路のベスト／ワースト条件でのばらつきは、少なくともこのサイクルタイム以下であることが
必須となる。よって、最初のターゲットとして遅延ばらつきを24%以内に抑えることを目標とし
た。ここで、図2-15に従来の遅延回路の特性を示す。あわせて250MHz動作に必要な特
性も示す。従来回路としては、インバータによる遅延回路とRC遅延回路の2種類を例にと
って、シミュレーションを実施した。従来回路は、ティピカル条件（Vdd=1.2V、27℃、ティピ
カルパラメータ）での遅延値はどちらも0.2nsである。これに対して、ベスト条件（Vdd=1.4V、
0℃、ベストパラメータ）とワースト条件（Vdd=1.0V、125℃、ワーストパラメータ）までを考慮し
た場合、インバータ遅延とRC遅延のばらつきはそれぞれ125%と36%となってしまう。このよう
に、従来の遅延回路は非常にシンプルな構成で実現できるが、PVT変動に対して非常に
センシティブであることがわかった。このため250MHz動作の実現には、より精度の高い遅
延回路が必要とされる。
0.4
Delay Time (ns)
0.3
Worst Process, 125ºC
Best Process, 0ºC
125%
R
Typical
RC Delay
24%
0.2
C
36%
0.1
Required Range for
250MHz Operation
RC Delay
Inverter Delay
0
0.9
1.0
1.1
1.2
1.3
1.4
Supply Voltage (V)
図 2-15 従来の遅延回路特性
- 34 -
1.5
Inverter Delay
そこで、従来回路で実現できなかった250MHz級ランダムサイクル動作を実現するために、
自己補正型タイミング制御回路（STC回路）を提案する。この回路構成に用いるプロセスに
は低消費プロセスを採用した。STC回路では、高性能プロセスを用いる代わりに信号タイミ
ングの精度を高めることで、実効的なタイミングばらつきを低減して高速動作を実現するこ
とを試みた。図2-16にSTC回路の構成図を示す。STC回路は、制御電圧発生部（STC送
信部）とアレイ制御タイミング発生部（STC受信部）から構成されている。STC送信部は、
PLL回路を基本とし、32段の電圧制御型発振器（VCO）、位相検知回路（PD）、チャージ
ポンプ（CP）、ローパスフィルタ（LPF）から構成されている。ただし、通常のPLLの場合は安
定したクロックを生成して伝達するが、STC送信部の場合は制御電圧Vbiasを伝達する。そ
してSTC受信部には、STC送信部と全く同じVCOが用意されており、STC送信部からの制
御電圧を受けて安定したクロックを復元する。このときVCOの各段はPLLによりロックされた
周期tCLKに対して、tCLK/32の正確な位相差を持つことができるため、任意の段からの
信号を取り出せば安定した制御信号を作ることができる。図中のレベル補償回路（LC回
路）は、後述のパワーダウンモード時にクロックが停止しても、一定のVCO周期を補償する
ために配置されている。
DOWN
32 Stages
Low Pass
Filter
VCOCLK
UP
Charge
Pump
CLK
Phase
Detector
PLL components
Vbias
CLK Delay
Delay
0
31
Tap Selector
/PDDR
32-Stage VCO
Delay
Delay
LC
Circuit
Array Control Timings
STC Receiver 1
Core 1
STC Receiver 2
Core 2
STC Sender
STC Receiver 3
Core 3
図 2-16 STC 回路の構成図
- 35 -
このSTC回路では、送信部と受信部を結ぶ信号は中間電位Vbiasのみである。このため、
システムLSIチップに複 数のメモリコアが配置された場合でも、STC送 信部は共用 して、
STC受信部のみを各コアに配置することで、チップレベルでの面積低減効果を得ることが
できる。また、STC回路を利用できるコアはメモリやDRAMに限らず、クロック周期に満たな
い非同期遅延を使用するあらゆる回路に対して効果を発揮し、チップ内のどこであっても、
PVTばらつきに影響されない正確な遅延値を生成することができる。
図2-17はSTC回路で用いられるVCOを示したものである。STC回路はVbias線一本で自
在に正確な遅延を伝達できる反面、そのVbias線にノイズが混入した場合、復元される信
号にもそのままノイズとして再生されてしまう。混入したノイズは、本来一定であるべきVCO
の電流制限量を変化させてしまうため、遅延時間がダイナミックに変化してしまうことになる。
そのノイズ量を少しでも低減するために、Vbiasにはトランジスタのしきい値に対して十分高
めの電圧値を設定して、ノイズ混入に対する電流制限量の変化を最小にするように試みた。
具体的にはVc線につながるPMOSトランジスタを介した容量を配置することで、ノイズに対
する安定性を向上させた。
1 Stage
Tr1
Tr1
C1
C1
Vbias
Vc
Tap
CLK
32 Stages
Vbias
Tap
Selector
Vc: Vbias or Vdd or Vss
図 2-17 STC 回路で使用する VCO
- 36 -
図2-18にVCOの発振特性を示す。図では二つの場合を示している。一つはVbiasに安
定 化 容 量 をつないだ場 合 （Vc=Vbias）、もう一 つは安 定 化 容 量 をつながなかった場 合
（Vc=Vdd）である。Vc=Vddの場合が一般的なVCO動作に近いといえる。250MHz動作を
想 定 し た 場 合 、 ベ ス ト 条 件 （ Vdd=1.4V 、 0 ℃ 、 ベ ス ト パ ラ メ ー タ ） で は 、 Vc=Vdd の 場 合
Vbias=0.39V、Vc=Vbiasの場合Vbias=0.53Vとなった。すなわち安定化容量の挿入により、
Vbias 値 を 比 較 的 高 い 値 に 設 定 す る こ と が で き る こ と が わ か っ た 。 ま た ワ ー ス ト 条 件
（Vdd=1.0V、125℃、ワーストパラメータ）では、Vc=Vbiasの場合Vbias=0.78VとなりVCOの
フリーラン周波数に近い値となっている。
Frequency (MHz)
1000
800
Best, Vc=Vdd
600
Best, Vc=Vbias
400
Worst, Vc=Vdd
250MHz
200
Worst, Vc=Vbias
0
0.2
0.4
0.6
0.8
1.0
1.2
Vbias (V)
図 2-18 VCO の発振特性
図 2-19では、STC回 路 を動 作 させた場 合 のシミュレーション波 形 を示 す。ここでは、
250MHz動作において位相がロックした（安定した）状態を示している。UP信号とDOWN信
号は位相比較器PDの出力である。このシミュレーションにおける精度の確認方法としては、
位相がロックした10µsの期間における最長の発振周期と最短の発振周期のp-p値としてジ
ッタ量 を定 義 した。その結 果 、ベスト条 件 でのジッタは93ps、ワースト条 件 でのジッタは
235psであった。これは、すなわち4nsの期間で最悪235psのばらつきを持つということを意
味している。この結果、丸ごと1周期期間に相当する非同期遅延値が必要であったとしても、
そのばらつきは高々5.9%ということになり、従来のRC遅延回路のばらつき36%と比べても十
分小さく、また250MHzアレイ動作に必要なばらつき24%に対しても十分小さいといえること
がわかった。ただしVCOの段数から、遅延時間の分解能自体はtCLK/32に制限されるた
め、それ以上細かい精度が必要な場合はRC遅延も併用することが望ましい。
- 37 -
(V)
1.0
CLK
0
1.0
VCOCLK
0
2.0
Up
0
2.0
Down
0
0n
20n
40n
60n
80n
Time (sec)
(a) ベスト条件（Vdd=1.4V、0℃、ベストパラメータ）
(V)
1.0
CLK
0
1.0
VCOCLK
0
2.0
Up
0
2.0
Down
0
0n
20n
40n
60n
80n
Time (sec)
(b) ワースト条件（Vdd=1.0V、125℃、ワーストパラメータ）
図 2-19 STC 回路のシミュレーション波形
- 38 -
２．３．２ ネガティブエッジ転送（NET）回路9,10)
大容量混載DRAMコアでは、広い面積を持ったコア全域にわたって正確にアレイ信号を
伝達する必要がある。すなわちSTC回路によって正確なタイミングとして中央制御部で生
成された信号を、さらに中央制御部からローカルアレイ制御部まで正確に伝達する技術が
必要となる。この正確な信号転送の手法として、図2-20に示すネガティブエッジ転送回路
（NET回路）構成を提案する。特に高速アレイ動作が必要な場合には、長距離信号配線
に寄生的に付くRC遅延により、信号パルスのなまり、そして時にはその消失さえも起こりう
る。さらに、プロセス変動などにより伝達信号のt r （rise time）、tf (fall time)が変動してしま
い、常に一定のパルス幅を維持することが困難である。従来にも、ASMと呼ばれるエッジ転
送方式 2) が考案されたことがあった。ASM転送方式では短いパルスではなく、信号エッジの
みを転送して、そのエッジを受けたローカル回路でパルスを復元するというものであった。
しかしこの方式では、複数のクロックにわたるエッジ転送を目的とし、さらにポジティブエッ
ジもネガティブエッジも両方用いているため、プロセス変化に対しての安定性は十分では
なく、さらにランダムサイクル動作のような、1サイクル中にすべてのアレイ動作を完了してし
まうような動作には不向きである。これに対してNET回路を用いた転送方式では、制御信
号の活性化タイミングと非活性化タイミングは、いずれも1サイクル中に二相のネガティブエ
ッジとしてそれぞれ中央制御部から転送され、そしてローカルアレイ制御部で単相のパル
ス信号として再生される。活性化／非活性化タイミングの配線の負荷を揃えておけば、ど
のローカルアレイで信号を再生しても常に一定のタイミング関係を保つことができて、正確
な単相パルスを再生することができる。
Local Array Control
Array Control Timings
D Q
Assert Timing
Assert
Deassert Timing
/Q
Deassert
∆t
32 Blocks
Local Signal
∆t
Center Control
with STC Receiver
Memory Array
図 2-20 NET 回路の構成図
- 39 -
Local
Signal
２．４ 低電圧動作、低消費電力動作のための回路技術
２．４．１ パワーダウンデータ保持（PDDR）モードとその制御回路9,10)
データ保持時の低消費電力化のために、パワーダウンデータ保持モード（PDDRモード）
を提案する。このモードでは、外部からのクロック供給を停止し、内部に持つリフレッシュタ
イマーよりリフレッシュ間隔を制御する。制御方式自体は、汎用SDRAMにおけるセルフリフ
レッシュコマンドに似ている。図2-21にPDDRモードにおける3つの電力低減技術を示す。
最初は、PDDRモードに入ったときの内部発生電圧へのスイッチング技術である。PDDRモ
ード時には、リフレッシュ動作は例えば4µsごとのリフレッシュ間隔で要求されるが、それ以
外の動作をしないため必ずしも最高速動作が必要なわけではない。それゆえデータ保持
期間は、回路に供給される電源電圧を下げることで電流低減を試みた。PDDRモード時に
電圧を低下させるのは、リフレッシュ時のアレイ動作のために必要な回路、すなわちメモリ
アレイ部、アレイを制御するための制御信号ドライバ部（NET回路）、そして一定の制御タイ
ミングを生成するためのSTC回路部である。供給電圧の低電圧化は、リフレッシュ動作時
のビット線やワード線などの充放電電流の低減と、トランジスタの待機時オフリーク電流の
低減の、二つの効果をあわせ持つことができる。二番目の技術として、リフレッシュ動作と
は関係のない部分の電源を遮断することを試みた。例えばリフレッシュ動作中にはDRAM
外部とのデータのやり取りは行われないため、データパス部の電源を遮断してもリフレッシ
ュ動作自体に影響は及ぼさない。さらには、リフレッシュ動作は隣接するワード線を順番に
活性化して実施していけばいいため、つまりどのワード線が次に活性化するかということを
あらかじめ知っておくことができるため、当面活性化されないワード線の駆動回路部（非選
択ローカルアレイ制御部）の電源を落としておくことも可能である。このことからPDDRモード
では、図2-21に示すとおりデータパス部の電源を/PDDR信号によって遮断し、SEL信号に
よって非選択ローカルアレイ制御部の電源を遮断することとした。そして三番目の技術とし
て、データ保持期間中に停止してしまうクロックの補償を提案する。通常動作時にはPLLラ
イクな動作をするSTC回路に対して、PDDRモードでは基準となるクロックが完全に停止し
てしまうため、安定した内部タイミングを生成することができない。このための補償回路を用
意して、通常動作時よりは遅いが比較的安定したタイミングを生成できるようにした。
図2-22にPDDRモードで使用するオンチップレギュレータ回路を示す。外部電圧には、
システムLSIのI/O部など電源電圧として使われる厚膜トランジスタ用電圧（Vddh）とロジック
部など一般的に用いられる薄膜トランジスタ用電圧（Vddl）を使用した。それぞれの電圧値
としては2.5V、1.2Vを中心値として供給する。オンチップレギュレータ回路で発生する電圧
は、Vwl、Vperi、Vpre、Vsspを用意した。それぞれ、
- 40 -
Supply voltage lowering
On-Chip
Regulator
CLK
X
STC
SEL
NET
Non-CLK timing control
CSL
SAE
/PDDR
SEL
Data Path
BL
S/A
WL
BLEQ
/BL
Memory array
Hierarchical power supply
図 2-21 PDDR モードにおける電力低減技術
1.2V
/PDDRh
+
-
PDDRh
Large W
+
1.0V
0.6V
0.2V
Normal
PDDR
2.5V
2.0V
Vperi: 1.2V
1.0V
Vpre:
0.6V
0.6V
Vssp:
0V
0.2V
Vwl:
+
-
PDDR
Vpre gen.
+
1.8V
0.8V
/PDDR
PDDR
mode
図 2-22 PDDR 用オンチップレギュレータ
- 41 -
Vwl： ワード線（WL）ドライバとビット線イコライズ信号（BLEQ）ドライバの駆動電圧
Vperi： センスアンプ（SA）駆動電圧、DRAM内の周辺ロジック回路電圧
Vpre： ビット線（BL）のプリチャージ電圧
Vssp： VwlとVperiで駆動される回路で用いられるグランド電圧
として定義する。
通常動作（normal mode）時には、図2-22に示すように内部回路の消費電流に対して十
分大きな駆動能力を持ったドライバトランジスタを介して、内部電圧と外部電圧は直結され
ている。そしてオンチップレギュレータでは動作モードにかかわらず1.0V、0.6V、0.2Vの基
準電圧（reference voltage）を発生しており、PDDRモードに入るとこの基準電圧を参照して
独自の内部電圧値（Vwl=2.0V、Vperi=1.0V、Vssp=0.2V）に設定される。この電圧設定値
に応じてWLドライバ、BLEQドライバなどは実効的に1.8V動作を行うことになり、またセンス
アンプや周辺ロジック回路は実効的に0.8V動作を行うことになる。なお、PDDRモードにお
ける電圧値はトランジスタのソースノードにのみ供給されて、トランジスタが配置されるウェ
ルの電位は外部電圧レベルのままである。これによりNMOS、PMOSトランジスタのそれぞれ
のバックバイアス効果により、なお一層のオフリーク電流低減効果が期待される。
図2-23ではPDDRモードにおけるセンスアンプ制御波形を示した。ここでは電源電圧の
み下げる場合を従来の構成（図2-23（ａ））とした。つまり従来の構成は、センスアンプ駆動
電圧Vperiを単純に0.8Ｖに下げてグランド電圧Vsspは0Ｖを維持した場合である。このケー
スでは、通常動作時に 1 データを読み出すときは本来のセンス動作を行うことができるが、
PDDRモードで 1 データをリフレッシュした後に通常モードに復帰したときに問題が生じる。
PDDRモードでは、メモリセルに 1 データとして0.8Vの電圧値しか書き込むことができない
ため、その後に通常動作を行う場合は通常の0.6VのBLプリチャージ電圧で0.8Vの 1 デ
ータ（ΔV=0.2V）を読み出してセンスすることとなる。 0 データがΔV=0.6Vの電位差を読
み出してセンス動作しているのと比べると、読み出しマージンが1/3に低下することとなり、
安定動作の観点から不利な状態となる。これとあわせて従来の構成では、PDDRモードか
らの復帰時には内部発生させる必要のあるBLプリチャージ電圧Vpreを変化させる必要が
あるため、他の電圧がオンチップレギュレータの大きなドライバトランジスタを介して一気に
外部電圧値（通常値）に復帰できるのに対して、Vpreのみは大きなBL容量を全て内部発
生電圧で給電復帰することになり、100µs程度の復帰時間を必要とする短所もある。
これに対して、本節で提案する構成を図2-23（b）に示す。提案する構成ではセンスアン
プ駆 動電 圧 Vperiを0.2V低下 させてVperi=1.0Vとするとともに、対応 するグランド電 圧も
0.2V上昇させてVssp=0.2Vとした。これによりまずBLプリチャージ電圧Vpreは、通常動作
- 42 -
時もPDDRモード時も0.6Vの一定値を維持することができ、通常動作への復帰時間をケア
する必要がない。さらにPDDRモード時には、従来の構成と同じ0.8Vの実効電位差で動作
しているにもかかわらず、'1'データ書き込み電圧としては1.0Vを確保することができている
ため、その後の通常動作時にもΔV=0.4Vの電位差を読み出しセンスすることができる。'0'
データに関しても同様にΔV=0.4Vを確保でき、読み出しマージンは通常動作に対してど
ちらも2/3にまでしか低下せず、従来の構成よりも安定な動作が可能となる。
Vperi
1.2V
0.8V
normal
Vpre
PDDR
Vssp
0V
Normal
Read “1”
PDDR
Refresh “1”
BL
Normal
Read “1”
“1”
0.2V
0.8V
/BL
0.6V
“0”
Vpre Variation
Less Margin
(a)
Vperi
1.2V
1.0V
Vpre
fixed
0.2V
0V
Vssp
Normal
Read “1”
PDDR
Refresh “1”
Normal
Read “1”
“1”
BL
0.4V
0.8V
“0”
/BL
0.4V
(b)
図 2-23 PDDR モードにおけるセンスアンプ制御波形
続いてPDDRモードの電力遮断について述べる。PDDRモードではデータ保持期間にス
イッチトランジスタにより、いくつかの非動作部の電源を遮断する。データパス部は単純に
電源遮断を実施するが、アレイ制御部ではリフレッシュ対象となる一部のワード線は動作を
維持させなければならないため、単純に電力を遮断するわけにはいかない。図2-24にアレ
イ制御に関する電力遮断のブロック図を示した。中央制御（center control）部とローカルア
レイ制御（local array control）部の電力遮断イメージを示している。まず、ローカルアレイ制
御部では多数ある制御ブロックに個別に電源遮断トランジスタを配置し、ロウブロック選択
信号（RBS）によってPDDRモード時のブロックの活性／非活性を個別に選択している。例
- 43 -
えば16Mbの混載DRAMにおいて、チップ内にWLが8192本ありローカルアレイ制御ブロッ
クが64個に分かれていた場合には、128本のWLを駆動する1ブロックのみが電源投入され
残りの63ブロックは電源が遮断されることになる。これによりローカルアレイ制御ブロックの
待機時オフリーク電流を1/64に低減することができる。また中央制御部では、ローカルアレ
イ制御部へいくつかの制御信号を伝送するNMOSドライバ（NET回路）を2種類の駆動能
力に分けて、通常動作時は両方のドライバを活性化し、PDDRモード時は駆動力の高い大
きなドライバの電源を遮断するようにして低待機時電力化を図った。通常動作時とはドライ
バの駆動能力が異なってしまい、またローカルアレイ制御部への伝送信号の波形もなまっ
てしまうが、NET回路構成を用いたことにより制御信号同士のタイミングは一定に保たれ、
また制御信号のパルス消失といったことも起こりえない。
Vperi
Vwl
Vssp
Large Drv.
/PDDR
Vssp
Active
Block
RBS0
/PDDR
Small Drv.
Array Signals
01
Power-Down
Blocks
2
63
Local Array Control
Drive Ability Control
(Center Control)
図 2-24 アレイ制御に関する電力遮断のブロック図
図2-25ではクロック停止時のタイミング信号発生回路を示している。前述の通りPDDRモ
ードではクロックが停止するため、PLLライクなSTC回路は原理上動作できなくなってしまう。
そこでPLL動作の代わりとして、レベル補償（level compensation）回路を配置することでこ
の問題の対策とした。PDDRモードメモリセルのデータを保持するだけの目的であるから、
最高速でのアレイ動作は必要がなく、それゆえ最も精度の高いタイミング制御も不要であ
る。そこでレベル補償回路ではグランド電圧Vsspを利用し、そこからSTC受信部の遅延回
路で用いるNMOSトランジスタと同じサイズのトランジスタをしきい値接続配置することで、
VbiasとしてVth+0.2VのVbias値生成を行った。この値自体は通常動作時のVbias値と大差
- 44 -
はないが、PLL動作による補正が掛からないため正確なタイミング制御はできない。ただ、
通常動作時とPDDRモード時でのVbias値を近付けておくことで、PDDRモードから通常動
作へのリカバリ時間を大幅に低減できる長所がある。（この時間があまりにも長いと、その間
リフレッシュができなくなり、最悪の場合はデータ破壊につながる。）そして、シミュレーショ
ンの結果では、リカバリ時間は0.4µsと十分短いことがわかった。またPDDRモード時には、
32段の遅延回路の遅延時間は6.0ns（ベスト条件）と9.1ns（ワースト条件）であることもわか
った。この遅延ばらつきでメモリアレイ動作に問題がないかは、次節で検証をする。
CLK
PDDR
X
Vbias
PLL
disable
32-Stage Delays
td (32 Stages):
6.0-9.1ns@PDDR
STC Receiver
Vth+0.2V
Vssp (0.2V)
Level Compensation Circuit
STC Sender
図 2-25 クロック停止時のタイミング信号発生回路
２．４．２ PDDRモードを搭載したコアのシミュレーション
図2-26に、32msのリフレッシュ時間（ｔREF）を想定したデータ保持電力の見積もりを示す。
通常動作として、250MHz動作可能な回路構成（素子サイズ）を想定している。図では高性
能プロセスを用いた一般的なデータ保持電力、STCを用いた250MHz動作を想定した低
消費プロセスでのデータ保持電力、PDDRモードを採用した場合のデータ保持電力をそれ
ぞれ示した。特に低消費化の工夫を伴わない高性能プロセスを想定した場合 21,22) 、データ
保持電力は1.36mWとなった。このときの成分として大きいのは高性能トランジスタを用いた
ことによるオフリーク成分であり、総電力の9割以上を占める。続いてSTC回路を採用した
場合、タイミング制御の高精度化（RC遅延のばらつき36%→STC回路の遅延ばらつき5.9%）
- 45 -
により低消費プロセスでも250MHz動作の実現が可能となった。この場合には、トランジスタ
起因のオフリーク成分が大きく低減し、252µWまで低消費電力化を図ることができることが
わかった。さらにPDDRモードを採用した場合には、リフレッシュ動作に関連する回路以外
の電源を遮断できることと、実効的なアレイ低電圧動作化によりWL、BLや長距離配線の
充放電電流を低減することができ、73µWまで低消費電力化を実現できた。これは一般的
な高性能プロセスを用いた場合と比べて94%の電力低減になる。
Refresh
Component
Off-Leakage
Component
High-Perform.
Process
Center
Control
STC
Low-Power
Process
1.36mW
Array
Control
Sense Array
Amp Control
Data Path
252µW
Power Circuit
STC Circuit
PDDR
77µW
0
50
100
-94%
@ tREF=32ms, 8kRef, 80ºC
150
200
250
1300
1350
1400
Power (µW)
図 2-26 データ保持電力見積もり
図 2-27 で は 、 16Mb 規 模 の 回 路 で 低 消 費 プ ロ セス を 想 定 し て 行 っ た 、 通 常 動 作 （ ＠
250MHz）とPDDRモードのシミュレーション波形を示す。通常動作では 0 読み出し後の
1 書き込みの様子を示しており、PDDRモードの場合はPDDRモード電圧設定において、
仮に200MHzで動 作 させた場 合の 1 リストアの内 部 波形 を示 している。各制 御 信号 は
STC回路を用いて動作させており、通常動作時の内部波形では、ストレージノード（SN）へ
の書き込み電荷が理想電圧（1.2V）の96％まで、十分に書き込まれている様子がわかる。
またPDDRモードでは、PDDRモードを想定した電圧設定でも内部動作はクロック周波数
200MHz（5ns）まで動作できていることがわかった。前述（図2-25）の通りレベル補償回路
- 46 -
の32段遅延値（クロック周波数に相当）は、ベスト条件でも6nsより早くなることはないため、
PDDRモードでの動作を補償することができることもわかった。
3.0
WL
BLEQ
W rite
'0' '1'
2.0
1.5
Read
'1'
96%
CSL
SAE
1.0
SN
SN
0.5
BL
BL
0.0
0.0
1.0
2.0
3.0
4.0
5.0
Time (ns)
6.0
7.0
(a) 通常動作
3.0
Restore
'1'
2.5
Voltage (V)
Voltage (V)
2.5
WL
2.0
1.5
SAE
BLEQ
1.8V
96%
1.0
SN
0.8V
BL
0.5
0.0
0.0
1.0
2.0
3.0
Time (ns)
4.0
5.0
(b) PDDR 動作
図 2-27 250MHz ランダムサイクル動作のシミュレーション波形
- 47 -
8.0
２．４．３ 低電圧レギュレータ
さらなる高性能化、低電圧動作化を目指して、レギュレータ（内部降圧回路）の低電圧
動作化も試みた。従来使われてきたシリーズレギュレータと、提案するレベルシフト型シリ
ーズレギュレータの回路図を図2-28に示す。本提案には二つの目的がある。一つは、安
定した内部発生電圧を得るための外部供給電圧の低電圧化であり、これは低消費電力化
にもつながる。さらにもう一つは、同じ外部供給電圧ならば、安定した内部電圧を従来より
も小さいレギュレータ部面積で供給できるため、チップ面積低減、すなわち製造コスト低減
の効果もある。
Vext
(1.5V)
Vint
(1.2V)
Vref
(1.2V)
(a) 従来型シリーズレギュレータ
Vext
(1.5V)
Vref’
(0.7V)
Vint’ (0.7V)
Vint
(1.2V)
Vref
(1.2V)
Level Shifter
(b) レベルシフト型シリーズレギュレータ
図 2-28 シリーズレギュレータの回路図
従来型レギュレータでは、カレントミラー型比較器に入力される基準電圧（Vref）や内部
発生電圧（Vint）の値が大きいため、比較器トランジスタが線形動作に陥ってしまい十分な
ゲインを得ることができない。このため提案するレベルシフト型では、比較器前段にレベル
- 48 -
シフタを入れることで比較器への最適な電圧供給を行うことにした。図2-29に両タイプの電
流駆動能力のシミュレーション結果を示す。横軸は外部供給電圧Vext、縦軸は1mAを供
給するために必要な最終段のPchドライバトランジスタのサイズとした。内部発生電圧Vint
は1.2Vとし、その許容ドロップ値は10mVの場合と20mVの場合を示した。Vextが1.5V付近
では従来型もレベルシフト型も供給能力に大差はないが、Vextをだんだん低電圧にしてい
くと顕著に差が現れ始める。Vext=1.25Vでドロップ量を20mVに抑えようとした場合、従来
型ではW=157µm/mA必要なのに対して、レベルシフタ型ではW=63µm/mAで実現すること
ができ、同じVextであれば従来型に対して2.5倍特性が改善していることがわかる。また低
電圧化という観点から見れば、従来型でW=63µm/mAを実現しようとすればVext=1.34Vが
必要であるため、レベルシフタ型では90mVの低電圧動作化を実現できることとなる。
300
実線：Conventional
点線：レベルシフト型
250
W (µm/mA)
200
150
100
ΔV=10mV
50
ΔV=20mV
0
1.2
1.25
1.3
1.35
1.4
1.45
1.5
Vext (V)
図 2-29 駆動能力比較
図2-30では過渡解析シミュレーション結果を示す。20mVドロップを許容して、W=100µm
のドライバサイズで5mAの供給する場合（20µm/mA）を想定し、Vext=1.5Vでシミュレーショ
ンを実施した。安定化容量としては100pFを負荷している。この結果、回路は速やかに反
応し、Vintの致命的なドロップはないことがわかる。
- 49 -
Vint
1.2V
Driver Input
0V
5mA
Load
0mA
図 2-30 過渡解析シミュレーション結果
この二つのタイプのシリーズレギュレータを、90nm低消費プロセスを用いて試作し、実チ
ップでの動作検証を行った。図2-31にそのチップ写真を示す。レギュレータ部と安定化容
量部には電流負荷も搭載しており、また制御回路部はレギュレータの比較器の電流を調
整したり、駆動レギュレータを切り替えたりするためのテスト回路である。
Regulator
Block
Control
Circuit
図 2-31 シリーズレギュレータの試作チップ写真
- 50 -
1.2
Vext
1.18
1.25V
Vint [V]
1.30V
1.35V
1.16
1.40V
1.45V
1.50V
1.14
1.12
1.1
0
5
10
15
20
Load current [mA]
(a) 従来型
1.2
Vext
1.18
1.25V
Vint [V]
1.30V
1.35V
1.16
1.40V
1.45V
1.50V
1.14
1.12
1.1
0
5
10
15
20
Load current [mA]
(b) レベルシフト型
図 2-32 試作チップの実測結果
図2-32では、試作チップの実測結果を示す。実測ではW=100µmのデバイスに対して、
オンチップの負荷回路を用いてDC負荷電流を変化させた。その結果、VextがVintに近付
くにつれ、Vintのドロップ量に顕著な差が出ることが確認できた。さらに負荷電流が5mAを
超えると、Vext=1.5Vであってもレベルシフト型では大きく電流駆動能力が改善しているこ
- 51 -
とがわかった。例えば60mVまでドロップを許容する場合、従来型の11.7mAに対して、レベ
ルシフト型は18mAの駆動能力を得られている。これらの結果から、レベルシフト型シリーズ
レギュレータは、
1) Vext（1.25V）とVint（1.2V）にほとんど差がない場合の能力改善（従来比2.5倍）
2) Vext（1.5V）がVint（1.2V）に対して比較的高い場合での能力改善（従来比1.5倍）
3) 同じ駆動力を得る場合には、従来型より小面積実装が可能
といった効果を持つことがわかった。
図2-33では、試作チップでのレベルシフト型シリーズレギュレータの実測波形を示す。
Vext=1.5Vで、ある時刻から5mAの負荷電流を流し始めたときの波形である。急な電流変
化を受けた直後は約70mVのピークドロップを持ち、その後に30mVドロップに落ち着く。こ
のピークドロップの改善に関しては、今後の課題でもある。シリーズレギュレータの比較器
に流す定常的な電流値を増やすことで応答性の改善も図れるが、それでは消費電力が増
えてしまう可能性もある。または安定化容量の増大によって、揺らぎ自体を低減する方法も
ある。現状ではオンチップ安定化容量を100pF入れているが、オフチップ化して容量素子
として挿入する手法も考えられる。
Vext
1.5V
1.2V
100mV
Vint
10ns
Load
図 2-33 レベルシフト型シリーズレギュレータの実測波形
- 52 -
２．５ まとめ
本章では、混載DRAMの高速動作／低消費電力化技術として、メモリセル周りへの新規
プロセス採用、メモリアレイ構成の最適化による高速化技術、アレイ制御信号タイミングの
高精度化による高速化技術、データ保持モードの採用による低電圧化／低消費電力化
技術を提案し、その効果を検証した。
1) MIMキャパシタの採用、メモリアレイ内CoSi 2 化により、目標としたコンタクト抵抗<1kΩ、
メモリセルのId>60µAを達成し、さらにはワード線抵抗を従来の1/30に低減できたこと
で、250MHzランダムサイクル動作実現の目処を得た。
2) 250MHz動作実現のため最適なメモリアレイ構成を提案し、I/Oコモン方式、64cell/BL
分割、ワード線集中駆動方式、センスアンプサイズの最適化などにより、アレイ動作の
高速化に貢献した。
3) アレイの制御タイミングを安定化するための自己補正型タイミング制御（STC）回路を提
案した。
4) STC回路を用いて、従来のRC遅延回路のばらつき36%を、STC回路のジッタに相当す
る5.9%にまで抑えられることを確認した。
5) STC回路を用いることで、システムに複数のコアが配置された場合でも、チップに一つ
の発生回路から正確なタイミング信号を配信でき、チップレベルでの高精度化、小面
積化が実現できた。
6) 大規模メモリにおけるタイミング信号の長距離転送手法として、ネガティブエッジ転送
（NET）回路を提案した。
7) NET回路を用いて、コア内のいかなる場所に対しても、信号間のタイミングずれを大幅
に低減できる目処を得た。
8) STC回路とNET回路の組み合わせによりタイミングの高精度化を実現でき、16Mb級の
モデルにおいても余計なタイミングマージンを必要とすることなく、ほぼアレイ動作の限
界能力に近い250MHｚでのランダムサイクル動作の実現を回路シミュレーションで確認
できた。
9) データ保持時に不必要ブロックの電源をカットし、アレイを低電圧動作させるパワーダ
ウンデータ保持（PDDR）モードを提案した。
10) PDDRモード時（外部クロック停止時）の安定タイミング発生を実現するためのレベル補
償回路（LC回路）と、内部電圧を安定して発生させるためのオンチップレギュレータ回
路も、あわせて提案した。
11) PDDRモード時の0.8V動作においても、安定した内部電圧の供給が可能であるととも
- 53 -
に、LC回路、STC回路、NET回路による内部タイミングの安定化を実現でき、その結果、
外部クロックが印加されていなくても、200MHzの高速動作が可能であることを確認し
た。
12) PDDRモードを用いることで、従来の高性能プロセスを用いたデータ保持電力1.36mW
を77µWにまで、約94%低減できる目処を得た。
13) PDDRモード時からの復帰時間は4µsの高速復帰が可能であることを確認した。
14) 低電圧動作が可能なレギュレータとして、レベルシフト型シリーズレギュレータを提案し
た。
15) 外部電圧1.25Vから内部電圧1.2Vを発生する場合、シミュレーション結果より従来型に
対して2.5倍の駆動能力を得られることがわかった。
16) また、同 じ駆 動 能 力 を得 る場 合 は、レベルシフト型 の1.25Vに対 して、従 来 型 では
1.34Vの外部電圧が必要であり90mVの低電圧動作が可能であることがわかった。
17) 過渡解析シミュレーションの結果、低電圧下においても致命的な応答性の劣化はない
ことがわかった。
18) 90nm低消費プロセスを用いて試作チップを作成し、上記シミュレーション結果の妥当
性を確認できた。
19) 実デバイスでは、外部電圧1.5Vから内部電圧1.2Vを生成する場合でも、従来型の駆
動能力11.7mA（ΔV=60mV許容）に対して、レベルシフト型では18mAの駆動能力を得
ることができた。
20) また同じ駆動能力でよいならば、レベルシフト型は従来型に対して小面積実装にも貢
献できることが確かめられた。
上記の結果により、システムからの高機能化の要求やモバイル向け用途からのデータ保持
電力の低減の要求を満たし、混載DRAMの高性能化と低消費電力化、そして低電圧化に
大きく貢献できることを確認した。
- 54 -
第２章参考文献
1) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J. Ootani, M.
Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y. Okumura, K. Arimoto, S.
Wake, and H. Ozaki, A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D
graphic controller, in ISSCC Dig. Tech. Papers, pp. 374-375, Feb. 2000.
2) N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F. Igaue, K.
Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H. Ozaki, An embedded
DRAM hybrid macro with auto signal management and enhanced-on-chip tester, in ISSCC Dig. Tech.
Papers, pp.388-389, Feb. 2001.
3) S. Tomishima, T. Tsuji, T. Kawasaki, M. Ishikawa, T. Inokuchi, H. Kato, H. Tanizaki, W. Abe, A.
Shibayama, Y. Fukushima, M. Niiro, M. Maruta, T. Uchikoba, M. Senoh, S. Sakamoto, T. Ooishi, H.
Kikukawa, H. Hidaka, and K. Takahashi, A 1.0V 230MHz column access embedded DRAM for portable
MPEG applications, IEEE J. Solid-State Circuits, vol. 36, No. 11, pp. 1728-1737, Nov. 2001.
4) S. Kumaki, H. Takata, Y. Ajioka, T. Ooishi, K. Ishihara, A. Hanami, T. Tsuji, Y. Kanehira, T. Watanabe,
C. Morishima, T. Yoshizawa, H. Sato, S. I. Hattori, A. Koshio, K. Tsukamoto and T. Matsumura, A
99-mm2, 0.7-W, single-chip MPEG-2 422@ML video, audio and system encoder with a 64Mb embedded
DRAM macro for portable 422P@HL encoder system, in Proc. IEEE Custom Integrated Circuits Conf.,
pp. 425-428, May 2001.
5) T. Nishikawa, M. Takahashi, M. Hamada, T. Takayanagi, H. Arakida, N. Machida, H. Yamamoto, T.
Fujiyoshi, Y. Matsumoto, O. Yamagishi, T. Samata, A. Asano, T. Terazawa, K. Ohmori, J. Shirakura, Y.
Watanabe, H. Nakamura, S. Minami, T. Kuroda, and T. Furuyama, A 60MHz 240mW MPEG-4
video-phone LSI with 16Mb embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 230-231, Feb. 2000.
6) P. DeMone, M. Dunn, D. Haerle, J. Kim, D. Macdonald, P. Nyasulu, D. Perry, S. Smith, T. Wojcicki, and
Z. Zhang, A 6.25 ns random access 0.25 µm embedded DRAM, Symp. VLSI Circuits Dig. Tech. Papers,
pp. 237 - 240, Jun. 2001.
7) C. L. Hwang, T. Kirihata, M. Wordeman, J. Fifield, D. Storaska, D. Pontius, G. Fredeman, B. Ji, S.
Tomashot, and S. Dhong, A 2.9ns random access cycle embedded DRAM with a destructive-read
architecture, Symp. VLSI Circuits Dig. Tech. Papers, pp.174-175, Jun. 2002.
8) Y. Taito, T. Tanizaki, M. Kinoshita, F. Igaue, T. Fujino, and K. Arimoto, An embedded DRAM with a
143-MHz SRAM interface using a sense-synchronized-read/write, IEEE J. Solid-State Circuits, vol. 38,
No. 11, pp. 1967-1973, Nov. 2003.
9) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
- 55 -
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, Kazutami Arimoto, and T. Yoshihara, A
312MHz 16Mb random cycle embedded DRAM macro with 73µW power-down mode for mobile
applications, in ISSCC Dig. Tech. Papers, pp. 202-203, Feb. 2004.
10) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, K. Arimoto, K. Fujishima, K. Anami and T.
Yoshihara, A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data
retention mode for mobile applications, IEEE J. Solid-State Circuits, vol. 40, No. 1, pp. 204-212, Jan.
2005.
11) K. Hardee, F. Jones, D. Butler, M. Parris, M. Mound, H. Calendar, G. Jones, L. Aldrich, C.
Gruenschlaeger, M. Miyabayashi, K. Taniguchi, and T. Arakawa, A 0.6V 205MHz 19.5ns tRC 16Mb
embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 200-201, Feb. 2004.
12) H. Pilo, D. Anand, J. Barth, S. Burns, P. Corson, J. Covino, R. Houghton, and S. Lamphier, A 5.6 ns
random cycle 144 Mb DRAM with 1.4 Gb/s/pin and DDR3-SRAM interface, in ISSCC Dig. Tech.
Papers, pp. 308-495, Feb. 2003.
13) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ota, K. Shimakawa, T. Nakabayashi, H.
Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K. Dosaka, M. Takeuchi, and K.
Arimoto, A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning, in ISSCC
Dig. Tech. Papers, pp. 460-461, Feb. 2005.
14) M. Shirahama, Y. Agata, T. Kawasaki, R. Nishihara, W. Abe, N. Kuroda, H. Sadakata, T. Uchikoba, K.
Takahashi, K. Egashira, S. Honda, M. Miura, S. Hashimoto, H. Kikukawa, H.Yamauchi, A 400MHz
random-cycle dual-port Interleaved DRAM with striped-trench capacitor, in ISSCC Dig. Tech. Papers,
pp. 462-463, Feb. 2005.
15) T. Fujino, A. Yamazaki, Y. Taito, M. Kinoshita, F. Morishita, T. Amano, M. Haraguchi, M. Hatakenaka,
A. Amo, A. Hachisuka, K. Arimoto, and H. Ozaki, A low power embedded DRAM macro for
battery-operated LSIs, IEICE Trans. Electron., Vol. E86-A, No.12, pp. 2991-3000, Dec. 2002.
16) D. Edelstein, J. Heidenreich, R. Goldblatt, W. Cote, C. Uzoh, P. Roper, T. McDevitt, W. Motsiff, A.
Simon, J. Dukovic, R. Wachnik, H. Rathore, R. Shulz, L. Su, S. Luce, and J. Slattery, Full copper wiring
in a sub-0.25 µm CMOS ULSI technology, in IEDM Tech. Dig., pp. 773-776, Dec. 1997.
17) S. Venkatesan, A.V. Gelatos, V. Misra, B. Smith, R. Islam, J. Cope, B. Wilson, D. Tuttle, R. Cardwell, S.
Anderson, M. Angyal, R. Bajaj, C. Capasso, P. Crabtree, S. Das, J. Farkas, S. Filipiak, B. Fiodalice, M.
Freeman, P.V. Gilvert, M. Herrick, A. Jain, H. Kawasaki, C. King, J. Klein, T. Lii, K. Reid, T. Saaaranen,
C. Simpson, T. Sparks, R. Tsui, R. Venkatraman, D. Watts, E. J. Weitzman, R. Woodruff, L. Yang, N.
- 56 -
Bhar, G. Hamilton, and Y. Yu, A High Performance 1.8V, 0.29 µm CMOS Technology with Copper
Metallization, in IEDM Tech. Dig., pp. 769-772, Dec. 1997.
18) T. Yoshitomi, T. Ohguro, M. Saito, M. Ono, E. Morifuji, H. S. Momose, and H. Iwai, High-performance
0.15-µm single-gate Co salicide CMOS, Symp. VLSI Technology Dig. Tech. Papers, pp. 34‒35, Jun.
1996.
19) T. Ohguro, S. Nakamura, E. Morifuji, T. Yoshitomi, T. Morimoto, H. Harakawa, H. S. Momose, Y.
Katsumata, and H. Iwai, 0.25-µm CoSi2 salicide CMOS technology thermally stable up to 1000 ºC with
high TDDB reliability, Symp. VLSI Technology Dig. Tech. Papers, pp. 101‒102, Jun. 1997.
20) K. Noda, T. Saeki, A. Tsujimoto, T. Murotani, and K. Koyama, A boosted dual word-line decoding
scheme for 256Mb DRAMs, Symp. VLSI Circuits Dig. Tech. Papers, pp. 112-113, Jun. 1992.
21) J. Barth, D. Anand, J. Dreibelbis, J. Fifield, K. Gorman, M. Nelms, G. Pomichter, and D. Pontius, A
500MHz multi-banked compilable DRAM macro with direct write and programmable pipelining, in ISSCC
Dig. Tech. Papers, pp. 204-205, Feb. 2004.
22) T. Kirihata, P. Parries, D. Hanson, H. Kim, J. Golz, G. Fredeman, R. Rajeevakumar, J. Griesemer, N.
Robson, A. Cestero, M. Wordeman, and S. Iyer, An 800MHz embedded DRAM with a concurrent
refresh mode, in ISSCC Dig. Tech. Papers, pp. 206-207, Feb. 2004.
- 57 -
第３章 アレイノイズの解析と動作下限電圧改善技術
３．１ 序
近年では90nmプロセスによる製品が世の中に出回り始め、65nm、45nmへと微細化の流
れは進んでいる。しかし、こうした製造プロセスの微細化は、デバイスの小型化および高性
能化に貢献する一方で、製造時の諸ばらつきが回路特性に対して大きな影響を及ぼすよ
うになってきた 1-9） 。特にCMOSプロセスでは、単純なトランジスタ構造のために微細化が容
易な反面、素子特性のばらつきが大きいことが問題となる。もちろん製造技術の改善により、
ばらつきの絶対量は低減されている。しかし、微細化や低電圧化のため、製造ばらつきが
回路性能に与える影響は相対的に増大している。一般的な製造ばらつきは、シミュレーシ
ョン時に、それぞれの製造パラメータ条件（Best/Typical/WorstまたはFast/Typical/Slow）
を用いることで、ある程度結果に反映させることができる。しかし、そうした条件モデルを用
いた場合においても、すべての条件を網羅できているわけではない。たとえばこの素子ば
らつきを、大規模アレイを持つDRAMに当てはめた場合に以下のような問題が考えられる。
1) 想定以上の素子ばらつきが生じる問題： 何メガ個もあるメモリセルキャパシタやメモ
リセルトランジスタには、突発的に生じる欠陥やばらつきが生じることがある。メモリセ
ル容量異常、しきい値異常、リーク異常などがこれにあたる。
2) 相対比較したい素子同士のミスマッチ： クロスカップル型センスアンプ回路や電源
比較回路に生じるオフセット電圧などがこれにあたる。
このうち1つ目の問題点に関しては、従来からリフレッシュ特性という形で定量的な解析が
され、その発生頻度の程度から冗長救済によって正常のメモリセルに置換する手法が取ら
れてきた。これに対して2つ目の問題点では、特にチップ内で多数存在するセンスアンプの
ばらつきが懸念されるが、これまでは十分マージンのある素子サイズを用いることができ、ま
たメモリセルからの読み出し電荷量も十分確保できていたため、深刻な問題にはならなか
った。しかし、ここに来て微細化に伴うメモリセル容量の低減やアレイ電圧の低電圧化によ
り、メモリセル自体に蓄えられる電荷量が減少してゆき、それに伴う初期読み出しマージン
の劣化によって、こうした問題が顕在化してくるようになった 10) 。さらにはアレイノイズの影響
によっても、ばらつきの不安定性が加速されることになってきている。こういったさまざまな
不安定性要因を理論式化するのは困難であり、現状では、シミュレーションツールによる見
積もりや定量的な解析手法が得られてないというのが実情である。そこで本章ではセンス
アンプ動作の不安定性を成分ごとに切り分け、さらには定量的な見積もり値、経験値によ
って近似式化することで半経験的なセンスアンプ動作解析手法を提案する。
- 58 -
３．２ アレイノイズの定性的解析
DRAMのセンスアンプ動作のばらつき要因としては、以下のものが考えられる。
・BL容量Cbに占めるセル容量Csの低下
・BL-BL間にアンバランスに生じる隣接配線（隣接BL,I/O線）の動作ノイズ
・BLにつながる制御トランジスタ（BLEQ,BLI,WLなど）のゲートカップリングノイズ
・BL-基板間に生じる基板ノイズ
・センスアンプ内のトランジスタのばらつき など
薄膜Tr（1.2V用）
厚膜Tr（2.5V用）
BL(R)
GIO
BL(L)
Cs
Vpre
/BL(R)
BLEQ（R)
CSL
S0N
S2N
S2P
S0P
BLI(L)
BLEQ(L)
WL
/BL(L)
BLI(R)
/GIO
Vpre
メモリセル
図 3-1 センスアンプの回路図
これらは従来アレイノイズやセンスアンプ感度と呼ばれており、設計段階である程度の見
積もりはできても、実際は評価結果からの判断に頼るのが主であった。本節ではこれらの
不安定性に着目し、そのノイズ成分やばらつきを調査した。まず想定したセンスアンプの回
路図を図3-1示す。図中、BLEQ,BLIトランジスタは2.5V電源（Vddh）系信号で駆動され、
クロスカップル部のトランジスタとCSLトランジスタは1.2V電源（Vddl）系信号で駆動される。
またペアとなったビット線（BL,/BL）のプリチャージレベルをVpreとした。そしてこのセンスア
ンプ回路に乗るノイズを以下のようにカテゴリ分けした。
①WL選択（初期読み出し）前に乗るBLノイズ
BLEQ,BLI,WLカップリングによる成分が支配的（特にBLEQ、BLI）
ΔVcom：BLペアで共通の成分、ΔVdiff：片側BLのみの成分
- 59 -
②WL選択（初期読み出し）後に乗るBLノイズ（アレイ電圧Vddｌに依存しない成分）
Vbl電位線揺らぎやメモリセル下ウェル電位の不安定性による成分が支配的
ΔVcomn：BLペアで共通の成分、ΔVdiffn：片側BLのみの成分
③WL選択（初期読み出し）後に乗るBLノイズ（アレイ電圧Vddｌに依存する成分）
隣接BL、上層I/O線からのカップリング成分が支配的（レイアウト非対称部分）
ΔVcomn[Vddｌ]：BLペアで共通の成分、ΔVdiff n[Vddｌ]：片側BLのみの成分
さらにこうしたノイズに加えて、対になるクロスカップルトランジスタが持つばらつきとして、
④センスアンプのペアトランジスタのしきい値ばらつき
トランジスタサイズとチャネル注入量で決まる成分が支配的
ΔVthn：Nchばらつき、ΔVthp：Pchばらつき ←いずれか大きい方をΔVthSAとする
があげられる。
WL活性時に、反対側のBLI（R)が閉じる
電圧
Vddh
BLEQ（L)/BLI（R)
WL
Vddl
BL
ビット線電圧が低下する
→ L読み出しマージン劣化
BL
GND
時間
図 3-2
WL 選択前に乗る BL ノイズ
特に①では、BLEQやBLIのゲートカップリングが必ずVddh→GND方向に生じるため、こ
のカップリングを受けたBLは必ずBL電圧を低下させる方向に作用する（図3-2）。そして、
それ以外のノイズはどちら向きにも生じるため、センスアンプの読み出しマージンがもっとも
劣化するのは、①∼③の全てのばらつきがBL電位を低下させる方向に働いた場合の、
L データ読み出しであるといえる。このことを以下の式で表し、アレイノイズ解析の基本式
として今回提案する。
- 60 -
< 基本式 >
VBLH = Vpre − ∆Vcom − ∆Vdiff − ∆Vcom n − ∆Vdiff n − ∆Vcom n[ Vddl ] − ∆Vdiff n[ Vddl ]
Cb
⋅ ( Vpre − ∆Vcom ) − ∆Vcom n − ∆Vcom n[ Vddl ]
VBLL =
Cb + Cs
Cs
⋅ ( Vpre − ∆Vcom ) − ∆Vdiff − ∆Vdiff n − ∆Vdiff n[ Vddl ] > ∆VthSA
∆VBL =
Cb + Cs
ここで、VBLL は L データを読み出す注目BL、VBLH はそれと対をなす/BL、VpreはBLのプ
リチャージ電位で1/2Vddlを想定している。センスアンプの 理想的な感度 を0Vとすれば、
ΔVBL=VBLH-VBLL が正であったら注目BLから L データを正しく読み出すことができる。し
かし実際には前述したばらつき成分④のため、センスアンプの感度は0ＶでなくΔVthSAに
なってしまうのである。
これにより基本的なモデリングは完了するが、上式ではセンスアンプ動作の電圧下限が
考慮されていない。実際の低電圧下では、わずかな特性差から隣接BLが先に動作を開
始したり（センスアンプ間ばらつき）、またライト時のI/O線ノイズにより、隣接するコラム非選
択センスアンプ（リストア動作されるもの）にノイズが混入したりする。そのときにセンスアンプ
が十分にセンスを完了してBLペアに十分な差が現れているか、まだ両方がVpreレベルに
停滞しているかは、下限特性に大きな違いとなって現れる。厳密にセンスアンプの動作下
限を加味することは困難なため、以下の近似式を用いることにした。
< 近似1 > センス動作下限を DC 近似
< 1 > Vddl > Vthp + Vthn
Cs
⋅ (Vpre − ∆Vcom) − ∆Vdiff − ∆Vdiff 1 − ∆Vdiff 1[Vddl] > ∆VthSA
Cb + Cs
< 2 > Vddl ≤ Vthp + Vthn
∆VBL =
∆V BL =
Cs
⋅ (Vpre − ∆Vcom) − ∆Vdiff − ∆Vdiff 2 − ∆Vdiff 2[Vddl] > ∆VthSA
Cb + Cs
つ ま り 基 本 式 で は Δ Vdiffn と し て い た ノ イ ズ の 項 を 、 セ ン ス ア ン プ の し き い 値 和
（Vthp+Vthn）による動作下限を境界にして、ΔVdiff 1,ΔVdiff 2 として（経験的な値またはシ
ミュレーション値を）別パラメータとして与えることである。この近似によってセンスアンプ動
作下限付近では±数十mV程度の区間の不連続点を生むが、実測結果に対して特性は
近付く（後述）。実際に式を解くにあたっては、
- 61 -
< 近似2 > ∆Vdiffn[Vddl（
] n = 1 or 2）は、Vddlに比例
∆VthSAは、標準偏差σ (ΔVthSA)の正規分布
としている。また、以降では簡単化のため、以下の定義をする。
∆Vdiff ′ =
Cs
⋅ ∆Vcom + ∆Vdiff
Cb + Cs
３．３ ノイズの原因と定量的解析
３．３．１ BLノイズ成分
前述のノイズ成分①∼③ごとに、その具体的なノイズ量の見積もり指針を述べる。
BL
活性領域
Cpre1 ≠Cpre2
Cpre1
ゲート
Vpre
Ceq
Cpre1
Cpre2
Cpre2
Ceq
BLEQ
/BL
マスク合わせ時のずれ
イコライズ部レイアウト
イコライズ部回路
Cpre1-Cpre2
ΔVdiff＝ Vddh
Cb
図 3-3 BLEQ トランジスタの形状ずれによる差成分
①WL選択（初期読み出し）前に乗るBLノイズ
BLEQ,BLIを例にとると、BLペアにコモンに乗るノイズ成分ΔVcom（図3-2）とBLEQトラン
ジスタの形状ずれに起因するような差成分ΔVdiff（図3-3）に大別される。ΔVcomはトラン
ジスタのカップリング成分であるから、通常のSPICEモデルによるアレイシミュレーションでも
- 62 -
考慮されることとなる。この影響によりLデータ初期読み出しはCs/(Cb+Cs)・Vpreではなく、
Cs/(Cb＋Cs)・(Vpre−ΔVcom)に低下する。また、初期読み出し時にWLが開くことによっ
ても、BLはカップリングノイズを受ける（ΔVdiffの一部となる）。ただし、その一部（セル側）
は、WLが閉じたときの状態変化を元に戻すだけである。（これらは通常のアレイシミュレー
ションでも考慮される。）
②WL選択（初期読み出し）後に乗るBLノイズ（アレイ電圧に依存しない成分）
このノイズで最も問題となるのは、供給されるVpre電位の安定性である。Vpre電位の配
線は、電源回路または電源パッドから低インピーダンスのメタル配線を用いて、BLEQゲー
トのプリチャージノードまで配線されなければならない。またメモリセル下のウェルノイズの
面内勾配も少ないながら影響を及ぼす。ほとんどは、ΔVcom n で表されるコモンノイズとし
て相殺されるが、WLが開いた後カップリングノイズとして注入排出される電荷は、BLペアの
容量値が異なる（CbとCb＋Cs）ため、その差分ΔVdiffn項が生じる。
電
圧
通常電圧での
センス動作
低電圧での
センス動作
SA
速いS/A
選択BL
隣接する
非選択BL
BL間の
寄生容量
時間
隣接するBLからの
カップリングノイズ
電
圧
隣接する
非選択BL
遅いS/A
選択BL
初期読み出し量の減少
H
L
H
L
SA
時間
図 3-4 隣接 BL ノイズ
③WL選択（初期読み出し）後に乗るBLノイズ（アレイ電圧に依存する成分）
隣接BLノイズやBLと平行に走る上層配線（I/O線等）のノイズに支配される成分であり、
コモン項ΔVcomn(Vddl)と差分項ΔVdiffn(Vddl)に分けられる。図3-4に示す隣接BLノイズ
- 63 -
は主にΔVdiffn(Vddl)が支配的であるが、BLツイストにより激減できる（後述の評価結果参
照 ） 。 図 3-5 に 示 す I/O 線 等 の ノ イ ズ は Δ Vcomn(Vddl) が 支 配 的 だ が 、 BL 容 量 差 や
BL-GIO線間容量差による差分項も無視できない。
0.35um（3M）
GIO
0.40um
0.35um（2M）
C1
C2
0.40um
0.35um（1M）
BL
BL
Cb+Cs
Cb
ΔVdiffn[Vddl] ＝ (
C2
C1
–
)×ΔVGIO
Cb
Cb+Cs
図 3-5 I/O 線ノイズ
３．３．２ センスアンプのしきい値ばらつき
差動増幅回路であるセンスアンプには、トランジスタバラツキ等によってもミスマッチ電圧
が少なからず発生する。Pelgromのモデル 11) は、MOSにおけるミスマッチのモデルとして広
く知られている。このミスマッチ電圧は一般に動作電流依存性が少なく、すなわちチャネル
長Lや移動度の変動は小さく、むしろしきい値電圧のばらつきによる依存性が支配的であ
るといわれている。この原因は、MOSの、チャネル領域の不純物濃度の揺らぎによるもので
あると考えられ、ペアトランジスタのしきい値差の標準偏差は
σ(∆VthSA ) =
Vσ
+α
LW
と表される。Vσはばらつきの程度を表す量で（V･µm）の単位を持つ。またαは不純物濃
度やLWに依存しない項である。図3-6にそのミスマッチ電圧の実測結果を示す。図では、
0.15µm、0.13µm低消費（LP）、0.13µm高性能（HS）の各プロセスのトランジスタでの測定結
果を示しており、いずれの場合もVσ=4mV･µm程度となる。
- 64 -
Vσ（Pch）
10
10
9
9
8
8
7
σ(ΔVthSA) （mV）
σ(ΔVthSA) （mV）
Vσ（Nch）
6
5
4
3
0.15µm
0.13µm(LP)
0.15µm(HS)
2
1
0.5
1
1.5
１／√LW
2
6
5
4
3
0.15µm
0.13µm(LP)
0.13µm(HS)
2
1
0
0
7
2.5
0
0
0.5
1
1.5
１／√LW
2
2.5
図 3-6 ミスマッチ電圧の実測結果
そして、正規分布の式
f (x ) =
1
⋅e
2π ⋅ σ(∆VthSA )
( x − µ )2
− 2σ ( ∆VthSA )2
を用い、しきい値ばらつきの平均値µは0とすると、電源電圧Vddlにおけるフェイルビット数
NFBCは、
x2
⎛
⎞⎞
⎛
− Max
(
∆
V
BL(Vddl),0 )
2
1
⎜
⎟
NFBC(Vddl ) = NMC ⋅ Int⎜ NSA⎜⎜1 − ∫
⋅ e 2σ (∆VthSA ) ⋅ dx ⎟⎟ ⎟
−∞
2π ⋅ σ(∆VthSA )
⎜
⎟
⎠⎠
⎝
⎝
と表現される10) 。ここでNSA はセンスアンプ数 、 NMCは一つのセンスアンプにつながるメモリセ
ル数である。図3-1に示したシェアドセンスアンプ回路の場合、64cell/BL構成でN MC=256、
128cell/BL構成でNMC=512となる。またN SAは（全メモリ容量）/NMCで表される。
- 65 -
３．３．３ センスアンプ以外の下限成分
センスアンプの下限特性を解析する上では、クロスカップルトランジスタのマッチング特性
だけではなく、その他の素子の下限特性も考慮すべきである。図3-1に示したように、単純
なNMOSトランジスタのみのCSL転送ゲートを持つI/Oコモン方式のセンスアンプでは、Hデ
ータの転送にCSLゲートのしきい値の制約を受ける。特にHデータ転送時にはソース、ドレ
インともにHレベルに近付くためNMOSトランジスタのバックゲート電圧（GND）を考えると、
その状態では大きくバックゲート効果を受けていることとなり、しきい値電圧は通常よりも高
くなってしまう。今回の解析では、このCSL転送ゲートの転送特性も考慮した。電源電圧が
低下すると、CSLゲートの転送限界による特性劣化にも注意が必要である。
３．３．４ 具体的な数値の代入
ここで、0.13µmプロセスでの混載DRAMテストチップ 12) を例にとり、下限特性をモデリング
する。このセンスアンプサイズはPch（W/L=1.6µm/0.16µm）、Nch（W/L=2.6µm /0.16µm）で
ある。なお前述のノイズ成分②はVpre配線を強化するなどをして低減できるため、今回想
定する混載DRAMではそのノイズを完全に消滅できたと想定している。
< 具体的数値（0.13µm版混載DRAMの例）> 1
Vddl、 Cb = 43.4fF、 Cs = 10.7fF、 Vthp + Vthn = 0.8V
2
Cs
⋅ ∆Vcom + ∆Vdiff = 32mV
∆Vdiff ′ =
Cb + Cs
（BLEQ, BLIからのカップリングと、BLEQトランジスタの T 字形状ばらつき）
∆Vdiff 1[Vddl = 1.2V] = 31mV、 ∆Vdiff 2[Vddl = 1.2V] = 39mV
Vpre =
< 近似3 > I/Oゲートの下限特性も考慮
図3-７で、これらの代入／近似を実施したモデリング結果と実測結果を比較した。実測
結果では複数個のチップの評価結果を示している。この図に示すように、モデリングの結
果は実測結果に酷似しており、非常によく一致していることがわかった。
- 66 -
1.E+08
1.E+07
実測
1.E+06
Fail Bit Count
1.E+05
モデル
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.2
0.3
0.4
0.5
Vddl [V]
0.6
0.7
0.8
図 3-7 センスアンプ下限特性のモデリング結果と実測結果の比較
SA
SA
SA
SA
SA
SA
1k bit-line pairs
128 normal WLs
図 3-8 BL ツイスト構成図
- 67 -
３．４ 評価結果との比較検証
３．４．１ BLノイズの有無
0.13µm混載DRAM試作デバイスでは、実験的にBLツイストあり／なしの両構成のアレイ
パターンを搭載している。図3-8にBLツイスト構成図を示す。本BLツイスト構成では、ある
BLは端から1/4と3/4の位置にツイストが存在し、その隣のBLは2/4の位置にツイストが存
在する。このツイストを交互に繰り返すことにより、隣接BLからのH/Lカップリングを打ち消
しあうことができ、BL間ノイズを激減できる。このツイストのあり／なしによって大きく変わるの
は、前述BLノイズ③の差分項ΔVdiff n(Vddl)である。モデリングでは、線間容量等の見積も
りからのBLノイズを想定して、センスアンプ下限特性への影響を見積もった。その結果を図
3-9に示す。図では、メモリセルに書き込むデータパターンをいろいろ変えて測定した実測
結果も示している。その結果、(a) BLツイストありの場合は、ノイズ低減効果によってデータ
パターン依存性がほとんど見られない。しかし、(b) BLツイストなしの場合は、データパター
ンによってノイズの混入の仕方が異なるため、大きくセンスアンプ下限特性が劣化すること
がわかった。またモデリングに関しては、提案した基本式に対して、線間容量から見積もっ
た33mVのノイズ（＠Vddl=1.2V）を代入した。ノイズを混入した場合（worst）と混入しなかっ
た場合（best）を図に示したが、この結果から今回提案の基本式によるモデリングが、実測
結果と非常によく一致していることがわかった。そして、こうした定量的な評価によって、BL
間ノイズの33mVがセンス動作下限としては250mVもの差となって現れ、特性の劣化につな
がることがわかった。
３．４．２ メモリセル容量依存性
メモリセル容量Csを変化させると、前述のノイズ①のCs/(Cb＋Cs)・(Vpre−ΔVcom)、つ
まり初期読み出し電圧を変化させることができる。通常のCsを10.7fFとして、Csを低減させ
たときにセンスアンプ下限特性がどの程度劣化するかを測定した。図3-10にその結果を示
す。Csが現状（10.7ｆF）から減少すればセンスアンプ下限特性は大きく劣化し、Cs=7.6fF
ではほとんど中心電圧1.2Vに近い、Vddl=1.1Vでも不良が生じる様子がわかる。
なお、モデリング結果の場合は３．３．２節で示したN FBC の式のとおり、NMC （1つのセンス
アンプにつながるメモリセルの数で、ここでは256個）より小さい不良はないことになってしま
うが、実測では特にCsが低減したときなどに、それ以下の数の不良が現れてしまっている
（Cs=8.9fF,7.6fFの場合）。これは同じセンスアンプにつながるメモリセルでも、低Csの場合
にはメモリセル自身の持つ容量ばらつきが支配的となり、それが初期読み出し量のばらつ
きとして、つまり下限特性のばらつきとして現れてくるものと思われる。
- 68 -
1.E+08
1.E+07
Fail Bit Count
1.E+06
1.E+05
モデル
1.E+04
実測
Data Checker
Data Row Stripe
Cell 2Row Stripe
Cell 2Col Stripe
1.E+03
1.E+02
Cell All L/H
Cell Checker
1.E+01
1.E+00
0.2
0.3
0.4
0.5
0.6
0.7
Vddl [V]
0.8
0.9
1.0
1.1
1.2
1.0
1.1
1.2
(a) BL ツイストあり
1.E+08
1.E+07
モデル (worst)
Fail Bit Count
1.E+06
1.E+05
モデル (best)
1.E+04
実測
Data Checker
1.E+03
Data Row Stripe
1.E+02
Cell 2Row Stripe
Cell 2Col Stripe
1.E+01
Cell All L/H
Cell Checker
1.E+00
0.2
0.3
0.4
0.5
0.6
0.7
0.8
Vddl [V]
0.9
(b) BL ツイストなし
図 3-9 BL ツイストの有無によるセンスアンプ下限特性の違い
- 69 -
1.E+08
1.E+07
Fail Bit Count
1.E+06
10.7fF (model)
8.9fF (model)
7.6fF (model)
6.6fF (model)
5.9fF (model)
5.4fF (model)
10.7fF
8.9fF
7.6fF
6.6fF
5.9fF
5.4fF
1.E+05
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.2
0.3
0.4
0.5
0.6
0.7
0.8
Vddl [V]
0.9
1.0
1.1
1.2
図 3-10 センスアンプ下限特性のメモリセル容量依存性
３．４．３ プロセスや素子サイズの比較
本節ではプロセスや素子サイズの異なる混載DRAMの測定結果をもとに比較を行う。ま
ず、図3-11に、0.15µm混載DRAMコア 13) での下限測定結果とモデリング結果を示す。モデ
リングではVddl下限は0.56Vまで動作し、実測でも0.6V程度まで動作している。この混載
DRAMコアでは、センスアンプサイズが比 較 的 大 きく（Pch：W/L=1.2µm/0.18µm, Nch：
W/L=1.8µm/0.18µm）、128cell/BL構成ながらCb/Csが比較的小さい（4.0）。さらにはCb
やCsの絶対値は0.13µmプロセスと比べて大きいため、BLEQカップリングやVpre電位等の
揺らぎによるノイズの影響が少ない。これらの理由から十分なセンスアンプ下限特性が達
成されていると思われる。
続いて、0.13µm混載DRAMでも、コンパクトなセンスアンプサイズを実現した例 10) に対し
て、実測結果との比較を行ってみた。このコアは128cell/BLであり、先ほど紹介した0.15µm
混載DRAMと同じく、BLIカップリング等で乗るノイズの絶対値自体は64cell/BLと比べて少
ない。しかし、Pch/Nchともにセンスアンプが小さいこと（Pch：W/L=1.0µm/0.16µm, Nch：
W/L=1.0µm/0.16µm）からσ(VthSA) の値 が大 きく、 下 限 特 性 の劣 化 が懸 念 される。図
- 70 -
3-12に測定結果とモデリング結果を示す。モデリングの結果から判断すると、下限動作は
素子ばらつきの影響を大きく受けており、0.5V∼0.8V付近で大きく下限特性が劣化してい
る。そしてVddl=0.8V以上の領域では、実測結果のみ不良が見られた。これはセンスアン
プにつながるビット線総数NMC 以下の不良であり、モデルで一定の値として入れた各ノイズ
量が、実際には多少のばらつき（過渡的な電源ノイズであったり、チップ内の場所依存性
であったり）を持っており、それが大きなσ(VthSA)の影響を過敏に受けて、幅の広い電圧
依存性となって現れたものと考えられる。ここで重要なのは、σ(VthSA)を低減させるため
にセンスアンプサイズの決定に細心の注意を払い、ノイズの混入を低減できるレイアウト
（BLツイスト、低インピーダンス電源線など）を構築し、Cb/Cs比を小さく設定することであ
る。
1.E+08
1.E+07
モデル
1.E+05
FBC
Fail Bit Count
1.E+06
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.30
0.40
0.50
0.60
0.70
VREFS [V]
0.80
0.90
1.00
1.10
Vddl [V]
Cb/Cs =4.0、σ(VthSA)：8mV、Vthp+Vthn=0.8V
ΔVdiff ：15mV、ΔVdiff 1：39mV、ΔVdiff2：21mV （@Vddl=1.2V）
図 3-11 0.15µm 混載 DRAM コアの下限特性
- 71 -
1.E+08
1.E+07
1.E+05
モデル
FBC
Fail Bit Count
1.E+06
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.30
0.40
0.50
0.60
0.70
0.80
VREFS [V]
0.90
1.00
1.10
Vddl [V]
Cb/Cs=4.2、σ(VthSA)：10.2mV、Vthp+Vthn=0.8V
ΔVdiff ：21mV、ΔVdiff 1：58mV、ΔVdiff2：48mV （@Vddl=1.2V）
図 3-12 0.13µm 混載 DRAM コア（センスアンプサイズ小）の下限特性
３．５ 微小メモリセル容量における下限特性の改善
90nm世代に突入するとメモリセル容量の確保は非常に難しい問題となってくる。本節で
は、図3-1に示した0.13µm の場合と同じセンスアンプ構成を用いて、90nm低消費プロセス
を想定したモデリングを行った。90nm世代では、素子サイズのスケーリングが進み、十分な
Csを確 保 できない（ Cs=5fF）。 前 世 代 同 様 に64cell/BL構 成 のビット 線 分 割 を 用 いると
Cb/Csは8を超え、メモリセルの初期読み出し量が激減してしまう。このため、32cell/BL構
成を想定してモデリングをした。そのときのCb/Csは6.0である。ビット線分割が細分化され
るとCbの絶対値自体は低減するため、BLI/BLEQトランジスタからのカップリングノイズなど、
一連のノイズ増大する傾向にある。これらのノイズ量も含め、図3-13にそのモデリング結果
を示す。
- 72 -
1.E+08
1.E+07
Fail Bit Count
1.E+06
1.E+05
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
1.1
1.2
Vddl [V]
Cb/Cs=6.0、σ(VthSA)：8.3mV、Vthp+Vthn=0.6V
ΔVdiff ：21mV、ΔVdiff 1：52mV、ΔVdiff2：58mV （@Vddl=1.2V）
図 3-13 90nm 混載 DRAM コア（従来センスアンプ構成）の下限特性見積もり
この結果は、電源電圧Vddl=1.2Vに対しても不良ビットが現れており、仮に回路シミュレ
ーション上動作ができたとしても、素子ばらつきまで考慮すると全ビット動作が困難な状況
を表している。この結果を受けて、図3-14に示すような新規センスアンプ構成 14) を提案する。
本提案のポイントはBLIトランジスタをなくし、BLEQトランジスタを介してBLに乗るノイズも
PMOS／NMOSを組み合わせて相殺していることである。すなわちΔVcom、ΔVdiffといっ
たノイズ成分をほぼゼロにしたという構成である。このセンスアンプ構成を用いて、モデリン
グしたセンスアンプ動作下限特性を図3-15に示す。この結果からわかるように、動作下限
電圧は0.83Vにまで一気に改善することができた。図3-13で示した従来構成と同じCb/Cs、
σ(VthSA)であったとしても、提案する方式ではアレイノイズを極力減らすことで下限特性
の改善を図れることを示している。
- 73 -
薄膜Tr（1.2V用）
厚膜Tr（2.5V用）
GIO
BL(L)
/GIO
Vpre
CSL
S0N
S2N
S2P
BLEQ
BLPRE
S0P
/BL(L)
図 3-14 90nm 混載 DRAM コア向けのセンスアンプ回路構成
1.E+08
1.E+07
Fail Bit Count
1.E+06
1.E+05
1.E+04
1.E+03
1.E+02
1.E+01
1.E+00
0.2
0.3
0.4
0.5
0.6
0.7
Vddl [V]
0.8
0.9
1
1.1
1.2
Cb/Cs=6、σ(VthSA)：8.3mV、Vthp+Vthn=0.6V
ΔVdiff ：10mV、ΔVdiff 1：11mV、ΔVdiff2：21mV （@Vddl=1.2V）
図 3-15 90nm 混載 DRAM コア（提案するセンスアンプ構成）の下限特性見積もり
- 74 -
３．６ まとめ
本章では、センスアンプ下限特性を素子ばらつきやアレイノイズの観点から近似式化し、
実測結果によく合う下限動作モデルを構築することができた。そして回路的解決策として、
新しいセンスアンプ周りの構成を提案し、以下の結論を得た。
1) アレイノイズの解析を行い、センスアンプの動作下限を半経験的な手法で定式化した
モデルを提案した。
2) さまざまな回路構成、プロセスの実デバイスを用いて、上記モデリングが実測結果とよ
く合うことを確認した。
3) ビット線ツイストの効果をセンスアンプ下限動作の観点から検証し、実測とモデルの両
方の結果から、ツイストの有無によって0.25Vの下限特性の差が生じることを確かめ、
低電圧動作の観点からもビット線ツイストが非常に重要であることを確認した。
4) センスアンプ動作下限にはメモリセル容量とビット線容量の比率が影響し、第２章で最
適化した0.13µm混載DRAM（64cell/BL構成）では、素子ばらつきも含めた下限特性を
考慮すると、7.6fF以上のメモリセル容量が必要であることがわかった。
5) 実デバイスを用いたセンスアンプサイズの比較を行い、現状のセンスアンプ構成の場
合、しきい値ばらつきをσ(VthSA)=8mV程度に抑える必要があることがわかった。
6) 90nm世代では、現状のセンスアンプ回路構成ではVddl下限が1.2V以上となり、回路
シミュレーションで動作できたとしても、大規模アレイを構築するとフェイルビットが生じ
てしまうことが、モデリングにより予測できた。
7) 上記結果を受け、90nm混載DRAMに適したノイズキャンセル型の新規センスアンプ回
路構成を提案した。
8) 新規センスアンプ構成では、Cs=5ｆFであっても、Vddl下限0.83Vまで動作可能である
ことをモデリング結果から確認した。
上記の結果により、素子ばらつきの混載DRAMへの影響を解析し、メモリアレイの安定動
作化、低電圧動作化に大きく貢献した。
- 75 -
第３章参考文献
1) C. Michael and M. Ismail, Statistical modeling of device mismatch for analog MOS integrated circuits,
IEEE J. Solid-State Circuits, pp. 154‒166, 1992.
2) C. Michael, C. Abel and M. Ismail, SMOS: a CAD-compatible statistical model for analog MOS
integrated circuit simulation, International Journal of Circuit Theory and Applications, pp. 327‒348, May
1992.
3) C. Michael, C. Abel and C. S. Teng, A flexible statistical model for CAD of submicrometer analog CMOS
integrated circuits, Proceedings of IEEE/ACM International Conference on Computer-Aided Design, pp.
330‒333, 1993.
4) C. Abel, C. Michael, M. Ismail, C. S. Teng and R. Lahri, Characterization of transistor mismatch for
statistical CAD of submicron CMOS analog circuits, Proceedings of IEEE International Symposium on
Circuits and Systems, Vol. 2, pp. 1401‒1404, May 1993.
5) H. Su, C. Michael and M. Ismail, Yield optimization of analog MOS integrated circuits including transistor
mismatch, Proceedings of IEEE International Symposium on Circuits and Systems, Vol. 3, pp. 1801‒1804,
May 1993.
6) H. Su, C. Michael and M. Ismail, Statistical constrained optimization of analog MOS circuits using
empirical performance models, Proceedings of IEEE International Symposium on Circuits and Systems,
Vol. 1, No. 94CH3435-5, pp. 133‒136, 1994.
7) C. Michael, H. Su, M. Ismail, A. Kankunnen and M. Valtonen,
Statistical techniques for the
computer-aided optimization of analog integrated circuit, IEEE Transactions on Circuits and Systems,
Vol. 43, pp. 410‒413, May 1996.
8) H. Y. To, C. Michael and M. Ismail, Worst case analysis of low-voltage analog MOS integrated circuits,
Proceedings of 38th Midwest Symposium on Circuits and Systems, Vol. 1, No. 95CH35853, pp. 278‒281,
1996.
9) J. L. Pelloie, Full characterization of MOS transistors in CMOS technologies, Proceedings of IEEE
International Conference on Microelectronic Test Structures, Vol. 2, No. 1, pp. 69‒71, Mar. 1989.
10) A Yamazaki, F. Morishita, N. Watanabe, T. Amano, M. Haraguchi, H. Noda, A. Hachisuka, K. Dosaka, K.
Arimoto, S. Wake, H. Ozaki, and T. Yoshihara,
A study of sense-voltage margins in
low-voltage-operating embedded DRAM macros, IEICE Trans. Electron. (to be published)
11) M. J. M. Pelgrom, A. C. J. Duinmaijer and A. P. G. Welbers, Matching properties of MOS transistors
IEEE J. Solid-State Circuits, pp. 1433-9, Oct. 1989.
12) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
- 76 -
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, K. Arimoto, K. Fujishima, K. Anami and T.
Yoshihara, A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data
retention mode for mobile applications, IEEE J. Solid-State Circuits, vol. 40, No. 1, pp. 204-212, Jan.
2005.
13) T. Fujino, A. Yamazaki, Y. Taito, M. Kinoshita, F. Morishita, T. Amano, M. Haraguchi, M. Hatakenaka,
A. Amo, A. Hachisuka, K. Arimoto, and H. Ozaki, A low power embedded DRAM macro for
battery-operated LSIs, IEICE Trans. Electron., Vol. E86-A, No.12, pp. 2991-3000, Dec. 2002.
14) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ohta, K. Shimakawa, T. Nakabayashi, H.
Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K. Dosaka, M. Takeuchi, K.
Arimoto, A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning, ISSCC
Dig. Tech. Papers, pp. 202-203, Feb. 2005.
- 77 -
第４章 モバイル機器向け混載DRAMマクロへの応用
４．１ 序
近年、携帯電話やパーソナル携帯端末などの著しい普及が進み、そうしたモバイル機器
に搭載されるアプリケーションの性能も大幅に向上していっている。そうしたアプリケーショ
ンでは、高速動作、低消費電力動作、そして記憶装置としての大規模容量メモリが要求さ
れる。これまでは高速アクセス速度の観点から主にSRAMが用いられてきたが、アプリケー
ションの高機能化に伴い大規模容量メモリへの要求が高まるにつれ、メモリセルサイズの
大きなSRAMだけでは大容量化に限界が生じてきた。加えてトランジスタの微細化が進む
につれてトランジスタが薄膜化され、SRAMではメモリセルのゲートリーク電流の増大に起
因した待機時電力の増大が顕在化してきた。そうした中にあってDRAMアレイを用いれば
大容量化に対応ができ、また単位容量あたりの製造コストも低減できるため、SRAMアレイ
の置き換えとして高速ランダムサイクル動作DRAM 1-10) が注目され始めてきた。DRAMアレ
イの場合はリフレッシュ動作が必要であるが、膜厚の厚いトランジスタをメモリセルに使用で
き、メモリアレイ動作自体も1/2Vddプリチャージ方式を採用しているため、スタンバイ電流
自体を大きく低減できる可能性がある。また高速化という点では、これまでは高性能プロセ
スを用いることで実現をしてきていた 1,2,7-9) が、このことは低消費電力化との両立を困難にし
ていた。従来の例として、160MHz動作の1.6Mb混載DRAMマクロで2mWのデータ保持電
力の報告 1) があり、また低電力プロセスを用いた場合は143MHz動作の4Mb混載DRAMマ
クロで92µW（23µW/Mb）の報告 3)がある。
本章では、250MHz動作以上のランダムサイクル動作、そして100µW以下の待機時デー
タ保持電力を16Mbクラスの大容量混載DRAMで実現することをターゲットとし、そのターゲ
ットを目指したモバイル機器向けDRAMマクロを作成し、その特性を検証する。
４．２ 高性能化回路技術
図4-1に今回開発したモバイル用途向け16Mb混載DRAMマクロの基本アーキテクチャを
示す。このマクロでは、高性能化のために、
メモリアレイ：I/Oコモンセンスアンプ、64cell/BL分割、BLツイスト方式
周辺回路：STC回路、NET回路、フレキシブルとシフト冗長
電源回路：PDDRモード用電源回路、VDC型1/2Vdd回路、温度依存性低減Vbb回路
を採用した。
- 78 -
電源回路
電源回路
STC送信部
電源配線
ローカルアレイ制御回路
アレイ制御信号
WL
Writeドライバ
プリアンプ
データパス回路
Writeドライバ
128kbサブアレイ
4Mbアレイ
4Mbアレイ
○電源回路
PDDRモード用電源回路
DRAMアレイ
VDC型1/2Vdd回路
(4Mb)
温度依存性低減Vbb回路
制御回路
（STC受信部）
ＴＩＣ制御回路−1
テスト回路
○周辺回路
STC回路
NET回路
フレキシブルとシフト冗長方式
Writeドライバ
プリアンプ
データパス回路
Writeドライバ
○メモリアレイ
I/Oコモンセンスアンプ
DRAMアレイ
64cell/BL分割
(4Mb)
BLツイスト方式
BL
4Mbアレイ
GIO
図 4-1 基本アーキテクチャ
p-S/A (W=1.6µm)
n-S/A （W=2.6µm) CSL-Tr
BLI-Tr ウエル押さえ(Vbb)
Vbbウェル
Vddpウェル
壁ウェル
Vsspウェル
Vddpウェル
23.85µm
図 4-2 センスアンプレイアウト
- 79 -
BLEQ-Tr
Vbbウェル
４．２．１ メモリアレイ構成
まずメモリアレイは128ロウ（64cell/BL）、8コラム、128I/Oからなる128kbのサブアレイから
構成される。第２章で述べたとおり250MHz動作実現に向け64cell/BL構成を採用した。ま
たモバイル用途であることを考え、コア面積低減の観点からI/Oコモン方式のセンスアンプ
を採用している。図4-2にセンスアンプレイアウトを示す（電源電圧の表記は第２章のPDDR
電 源 回 路 に 従 っ た ） 。 同 じ 0.13µm プ ロ セ ス を 用 い た I/O 分 離 方 式 の セ ン ス ア ン プ
（36.31µm）に対して、23.85µmのコンパクトなセンスアンプサイズが実現できている。またBL
に関しては、第４章での考察のとおり、センスアンプの動作電圧下限の観点からBLツイスト
方式を採用した。その他、BLのイコライズ方式は外型であり、ワードドライバはローカルアレ
イ制御回路部に集中配置している。
４．２．２ 周辺回路構成
周辺回路には、安定なアレイ制御信号供給のために第２章で提案したSTC回路とNET
回路を採用した。STC回路は図4-1を参照して、送信部が電源回路に隣接して配置され、
また受信部はコア中央の制御回路部分に配置される。制御回路部分には、STC受信部か
ら生成されたタイミング信号を受けて、それをローカルアレイ制御回路部に転送するための
NET回路も配置されている。
GIO線は、1024WLごとに置換可能
1 sub row
128 WL(+ 4 SWL)
4 SWL
1Mb (8 sub row)
1024 WL + 4 SWL
64 GIO
+ 1 SGIO
図 4-3 4Mｂアレイ単位の冗長構成
さらに冗長方式としては、ロウ系にフレキシブル冗長、コラム系にシフト冗長を採用してい
る 11-13) 。図4-3では、4Mbアレイ（4kロウ、8コラム、128I/O）単位の冗長構成を示している。
- 80 -
4Mbのこの図で、ロウ冗長に関しては1Mbのアレイ領域、すなわち8サブアレイ分に4本のス
ペアWLを持っている。そしてこの8Mブロック内の不良であれば自由にロウ置換が可能で
あり（フレキシブル冗長）、その結果物理的には少ない冗長素子で効率的に置換が可能と
なる。一般的なフレキシブル冗長構成では、アドレス判定が終わり置換後のロウアドレスに
従って内部動作が行われるのだが、超高速動作が要求されるランダムサイクルDRAMにお
いては、その判定や置換のための時間は内部のアレイ動作を遅延させ、そのままアクセス
タイムを遅延させることになってしまう。そのため今回は、この判定と置換をアドレスのセット
アップ期間中に実施してアクセスタイムの遅延を防止した。
スペア
GIO
64 GIO + 1 SGIO
欠陥を持つ
GIO線
メモリアレイ領域
周辺回路領域
スペアデータ線
プリアンプ
セレクタ
スペア選択信号
64 I/O
(a) 従来冗長方式
スペア
GIO
64 GIO + 1 SGIO
欠陥を持つ
GIO線
メモリアレイ領域
周辺回路領域
プリアンプ
スペア選択信号
64 I/O
(b) シフト冗長方式
図 4-4 I/O 線置換冗長方式
- 81 -
続いて、コラム冗長に関してであるが、コラム系の冗長方式としては、今回はI/O線をシフ
トするシフト冗長方式 11) を採用した。ここで、従来のI/O線置換方式との違いを述べる。図
4-4(a)に示すように、従来のI/O線置換方式ではスペアGIO（SGIO）線からのデータ伝達
に、そのスペアデータ線の長さ分だけの配線遅延が生じる問題があった。この遅延が無視
できないような高速動作が要求されるようになり、今回は図4-4(b)に示すようなシフト冗長
方式を採用した。シフト冗長方式では、スペアも含めてすべてのGIO線がスイッチで隣接
GIO線と切り替わるように構成されており、アドレス比較の結果を受けてスイッチを左に倒す
か右に倒すかによって、不良GIO線へのアクセスをなくすことができる。この方式の利点とし
ては、欠陥があったGIO線は単に切り離され隣の正常なGIO線に接続されるために、置換
後のアクセス時に長距離の配線遅延を伴わなくてすむことである。
ただし上述の場合は、GIO線丸ごと置き換えの場合はよいが、少ないビット数の不良であ
った場合でも丸ごとGIO線を1本置換することとなってしまう。このため図4-3に示すとおり、
ロウ方向のアドレスによってGIO線の救済範囲を4ブロックに分割して、見かけ上ワード線
1024本分の長さごとの置換が可能なスペアGIO線を配置しているようにしている。こうしたス
ペアI/O線のロウブロック分割方式を併用するとさらに冗長の効率を向上させることができ
る。
４．２．３ 電源回路構成
電源回路に関しては図4-1に示すとおり、PDDRモード用の電源回路をアレイに隣接して
配置した。また、さらなる高性能化のために2つの回路を採用した。まず一つ目は、高速動
作に対して十分な反応速度を持って追随するためのVDC（Voltage Down Converter）型
1/2Vdd発生回路である。1/2Vdd電圧はBLのプリチャージ電圧Vpre、メモリセルのセルプ
レート電圧Vcpのために、十分な精度と能力が要求される。特にアレイ動作の高速化が進
むと、250MHｚ時にVpreでは平均で3mA（@16Mb、REF動作時）の電流消費になってしまう。
図4-5に従来SDRAMで用いていたものと、今回用いたものの回路図を示す。通常のVDC
回路の場合は、Pchドライバトランジスタによる引き上げのみであるが、今回はNchの引き下
げ用のドライバトランジスタを設けて電圧の上昇も下降も補償した。こうした接続をした場合
には、一般に出力ノードの安定性が低下して系が発振しやすくなるが、用途をビット線や
セルプレートに限定することで多大なビット線容量／セルプレート容量（∼数nF）を安定化
容量として用いることができ、結果として系の安定性を維持することができる。またレベルシ
フタは、微妙な電圧値のチューニングや、差動アンプの動作ポイントの最適化ために挿入
されている。図4-6にはその電流供給能力のシミュレーション結果を示す。図4-6を参照し
- 82 -
て、従来型で3mAを得ようとするとVpreは通常0.6V設定として0.72Vにまで上昇してしまう。
これに対してVDC型を用いた場合には、0.63Vにまで抑えることができる。
Vddh
Vddl
Vddl
レベル
シフタ
Vpre/Vcp
Vpre/Vcp
1/2Vddl
Vddl
レベル
シフタ
(a) 従来型
(b) VDC 型
図 4-5 1/2Vdd 回路
Igen (mA)
6
5
VDC型
4
従来型
3
2
1
0
0.4
0.5
0.6
0.7
Vpre/Vcp (V)
図 4-6 1/2Vdd 回路の電流供給能力
- 83 -
0.8
Vddh
Vddh (2.5V)
同士は同じサイズ
Vddh
Vddh (2.5V)
Det出力
Det出力
Bias
Vddl
Vgs1
n
m
Vbb
Vbb
チューニング
Vddl
Vgsがすべて等しくなる
2n-m
Vbb ＝ −Vgs1
Vbb ＝
(a) 従来型
m
Vddl
(b) 分圧型
図 4-7 Vbb 検知回路
また高性能化のための二つ目の回路として、温度依存性のないVbb回路を提案する。
Vbbとはメモリトランジスタのウェルに印加される負電圧であり、メモリセルのオフリークを低
減しデータ保持特性をよくするために用いられる。この電圧は一般的にチャージポンプ回
路により発生される。今回提案するのはその電圧検知回路部分である。特に混載DRAM
の高速ランダムサイクル動作が要求されるとメモリセルのIdも重要な高速化の要因となるた
め、値の大きすぎないVbbを安定して供給することは非常に重要なこととなってくる。図4-7
に従来回路と今回提案する回路を示す。まず従来回路ではBias線の電圧を発生したい
Vbbの絶対値付近に設定する。そしてチューニング用のトランジスタのサイズを切り替える
ことで発生電圧を微調することができる。しかし、この場合トランジスタの温度依存性、プロ
セス依存性などがVbbの出力特性に反映されてしまい高精度な電圧出力は困難であった。
また、Vbbの絶対値をトランジスタのしきい値よりも小さくしたい場合には、回路に電流が流
れなくなってしまい動作ができないという問題があった。これに対して今回提案する回路で
は、あらかじめロジック電圧VddlをPDDR用電源回路同様にn/m倍に抵抗分割しておいて
それを図のように接続することで、Vbbの大きさをVddlの分圧値として出力することができる。
例えばVddl=1.2V、n=1、m=3とした場合には、Vbb=-0.4Vの比較的小さな値のVbbを出力
- 84 -
することができる。このときの各トランジスタのVgsは、それぞれ0.8Vであり、トランジスタのし
きい値に対して余裕のある値である。
eDRAM w/o STC Sender
Vbias Wiring
Data Path
Center Control
Array Portion
Gate Length
0.10µm
Array Control
Power Supply
STC Receiver
WL Shunt
BL
Capacitors
STC Receiver
Memory Array
eSRAM
STC Receiver
STC Sender
Logic Portion
eDRAM with STC Sender
図 4-8 テストチップ写真
４．３ モバイル機器向け16Mb混載DRAMマクロ試作結果4,5)
以上述べた一連の回路技術を用いて、モバイル機器向けの16Mb混載DRAMマクロを構
築した。図4-8に0.13µmロジックベース混載DRAMプロセスを用いて試作したチップ写真を
示す。このチップには2つの16Mb混載DRAMを搭載している。また混載SRAMも搭載してお
り、STC回路によってこれらすべての混載メモリが高精度タイミング制御されている。STC回
路はその受信部を、混載SRAMと2つの混載DRAMがそれぞれ個別に所持しており、STC
送信部についてはチップに一つのみが混載DRAMの一方に配置されている。それぞれの
- 85 -
コアをつなぐ配線は、Vbias線（とそのシールド配線）のみである。また、それぞれの混載
DRAMコアは前節の基本アーキテクチャ（図4-1）を用いて設計されたものである。また図
4-7には、メモリセル部分とロジック部分の断面写真も載せてある。メモリ容量には、アレイ
動 作 の高 速 化 のために第 ２章 で述 べたMIMキャパシタを用 いており、CUB（Capacitor
1.500V
1.450V
1.400V
1.350V
1.300V
1.250V
1.200V
1.150V
1.100V
1.050V
1.000V
950.0MV
900.0MV
850.0MV
800.0MV
750.0MV
700.0MV
650.0MV
600.0MV
550.0MV
V
+---------+---------+---------+---------+---------++***************************************************+
!***************************************************!
!***************************************************!
!***************************************************!
!.**************************************************!
+.**************************************************+
>!. *************************************************!
!. ************************************************!
!.
***********************************************!
!.
*********************************************!
+. . . . *******************************************+
!.
.****************************************!
!.
.
*************************************!
!.
.
**********************************!
!.
.
*******************************!
+. . . . . . . . . . . . ***************************+
!.
.
.
*********************!
!.
.
.
.
***************!
!.
.
.
.
. ********!
!.
.
.
.
.
!
+---------+---------+---------+---------+---------+3.0ns
4.0ns
5.0ns
6.0ns
7.0ns
8.0ns
PASS
Vddl=1.2V
Vddl (V)
(VDDL)
0.2V
Under Bitline）構造をとっている。またロジック部のゲート長はL=0.1µmである。
312MHz
tCLK (ns)
図 4-9 tCLK シュムプロット
図4-9に測定したtCLK シュムプロットを示す。このシュムから、Vddl=1.2Vにおけるランダム
サイクル周期tCLK は最大3.2ns（312MHz）まで動作可能であることがわかった。またこのシ
ュムではVddl=0.6Vまでの低電圧動作を実現しており、またVddl=0.8Vでの200MHz動作か
ら、PDDRモードに必要な条件を十分満たすだけの実力を兼ね備えていることがわかる。
図4-10にはSTC回路によって生じるジッタ特性を示す。STC受信部遅延回路の32段目の
出力ノードをモニタしたもので、250MHz動作での測定の結果153psのジッタ量であることが
わかった。測定したノードは理想的には32段の遅延値として4nsが得られるノードであるた
め、このジッタ量はSTC回路の遅延ばらつきが最大でもサイクル時間の3.8%に過ぎないこと
を 示 し て い る 。 こ れ は 従 来 の RC 遅 延 の ば ら つ き 36% に 対 し て は 十 分 小 さ な 値 で あ り 、
- 86 -
250MHz動作のために必要な遅延ばらつき条件24%に対しても十分小さいといえる。
@Vddl=1.0V, 250MHz
153ps @td=4ns (3.8%)
図 4-10 ジッタ特性
図4-11では試作チップの80℃でのリフレッシュ特性を示している。32msのリフレッシュス
ペックを想定して、通常動作時とPDDRモード時の特性をそれぞれ示した。本試作チップ
ではMIMキャパシタを用いてメモリアレイの高速化を図っているが、通常動作時（1.2V動作
時 ）にはMIMキャパシタのリフレッシュ特 性 として70msという良 好 な値 を得 ている。また
PDDRモード時でも50msの特性を得た。PDDRモード中には、実効的な電源電圧は、厚膜、
薄膜のそれぞれのトランジスタに対して、1.8V、0.8Vにまで低下させられるが、そうした低
電圧下においてもリフレッシュ特性の致命的な劣化はなく十分な値を得ることができた。
表4-1に今回の混載DRAMマクロの諸元をまとめておく。本16Mbマクロの消費電力は、
アクティブ時に260mW（@250MHz）であり、データ保持時は73µW（Vddl成分52µW、Vddh
成分21µW）であった。データ保持電力に関しては、従来の構成での消費電力に対してわ
ずか5%の値にまで低減することができた。この値は第２章で見積もったデータ保持電力
77µWとよく合っている。なお測定で得られたデータ保持電力は、16Mbレベルとしては2004
年時点で世界最小の値であり、またランダムサイクル周波数312MHzは2004年時点で世界
- 87 -
最速の値である。
1.E+08
Fail Bit Count
1.E+07
@80ºC
1.E+06
1.E+05
1.E+04
1.E+03
1.E+02
50ms
70ms
1.E+01
Normal mode
Vperi=1.2V, Vssp=0V
PDDR mode
Vperi=1.0V, Vssp=0.2V
1.E+00
0.01
tREF
(32ms)
0.1
1
Time (s)
10
図 4-11 リフレッシュ特性
表 4-1 DRAM マクロ諸元
Process technology
0.13µm logic-based eDRAM
(Triple Well, Co-salicide)
Gate Oxide Thickness
5.5nm / 2.0nm
Macro size
13.98mm2 @16Mb
Cell size
0.42 X 0.84 = 0.35µm2
Cell structure
MIM-structure, Ta2O5, CUB
Number of I/Os
256b (common I/O)
Supply voltage
Vddl=1.2V, Vddh=2.5V
Interface
SRAM
Max. Random Cycle Freq.
312MHz
Peak power
260mW @250MHz
Data retention power
73µW @PDDR mode
- 88 -
100
図4-12、4-13に、これまでの学会発表にあった代表的な混載DRAMのアクティブ電力と
スタンバイ電力（データ保持電力）を示す。アクティブ電力の計算では、特にI/O数が大きく
影響を及ぼすため、論文掲載値を128I/O相当に換算して図示している。スタンバイ電力
は、データ保持時の電力（リフレッシュ動作を含む値）を示している。スタンバイ電力に関し
ては、メモリ容量に大きく依存するため、論文掲載値を4Mb相当に換算して掲載している。
参考のためリフレッシュ動作の必要がないSRAMのデータも載せた。
1500
Active Power @128b I/O (mW)
14) ISSCC2000
15) ISSCC2001
20) ISSCC2000
1000
1) VLSI2001
500
21) ISSCC2001
6) ISSCC2004
this work
0
0
100
200
300
400
500
Freqency (MHz)
図 4-12 歴代混載 DRAM のアクティブ電力比較
- 89 -
600
4.2mW
1) VLSI2001
250
18) SRAM VLSI2003
Standby Power @4Mb (µW)
200
150
19) SRAM ISSCC2004
16) ISSCC2003
100
14) ISSCC2000
6) ISSCC2004
15) ISSCC2001
50
this work (24µW@80℃)
17) SRAM VLSI2003 (23µW@25℃)
0
0
100
200
300
400
500
600
Freqency (MHz)
図 4-13 歴代混載 DRAM のスタンバイ電力比較
４．４ まとめ
本章では、低消費版の0.13µmロジックベース混載DRAMプロセスを用い、高性能化、低
消費電力化技術を取り入れたモバイル機器向け16Mb混載DRAMマクロを試作し、以下の
成果を得た。
1) CoSi2 ワード線の採用、MIMキャパシタの採用によるアレイの高速動作、安定動作を、
実デバイスを用いて実証できた。
2) 自己補正型タイミング制御（STC）回路の採用により、アレイ信号を制御するための遅
延回路のばらつきを従来の36％から3.8％にまで低減できた。
3) ネガティブエッジ転送（NET）回路の採用により、電圧低下に伴う信号のなまりを一定
に保つことができ、0.6Vの低電圧動作を実現できた。またパワーダウンデータ保持モ
- 90 -
ードに必要な0.8Vのアレイ電圧に対しては、200MHzの高速動作を実現した。
4) MIMキャパシタや新規高速化技術の使用により、低消費電力プロセスであっても1.2V
動作312MHzの高速ランダムサイクル動作を実現した。
5) パワーダウンデータ保持（PDDR）モードの採用により、16Mbの容量において73µWの
超低消データ保持電力を実現することができた。これはPDDRモードを用いなかった高
性能プロセスデバイスに対して95%の電力低減効果を持つ。
6) MIMキャパシタを用いた16Mbレベルの混載DRAMにおいて、80℃のデータ保持特性
として、通常時70ms、PDDRモード時50msを実現し、良好なリフレッシュ特性であること
を確認した。
7) STC回路送信部をチップ内に搭載されたすべてのメモリコアに対して共用することで、
各メモリ安定したタイミング供給を行うことができるとともに、チップレベルでの小面積化
に貢献した。
8) BLツイスト方式の採用により、アレイノイズを大きく低減でき、0.6Vの低電圧アレイ動作
に貢献した。
9) 新規Vbb検知回路、VDC型1/2Vdd回路の採用により、内部電圧揺らぎに起因した特
性の劣化をなくし、高速かつ安定動作化に貢献した。
10) フレキシブル冗長、コラムシフト冗長の採用により、アクセス時間と冗長救済効率を損
なうことなく、冗長メモリ部の領域を最小にでき、マクロサイズの小面積化に貢献した。
上記の結果により、第２章と第３章で述べた回路技術が工学的に有効であることが確認で
き、混載DRAMの高性能化と超低消費電力化に大きく貢献することができた。
- 91 -
第４章参考文献
1) P. DeMone, M. Dunn, D. Haerle, J. Kim, D. Macdonald, P. Nyasulu, D. Perry, S. Smith, T. Wojcicki, and
Z. Zhang, A 6.25 ns random access 0.25 µm embedded DRAM, Symp. VLSI Circuits Dig. Tech. Papers,
pp. 237 - 240, Jun. 2001.
2) C. L. Hwang, T. Kirihata, M. Wordeman, J. Fifield, D. Storaska, D. Pontius, G. Fredeman, B. Ji, S.
Tomashot, and S. Dhong, A 2.9ns random access cycle embedded DRAM with a destructive-read
architecture, Symp. VLSI Circuits Dig. Tech. Papers, pp.174-175, Jun. 2002.
3) Y. Taito, T. Tanizaki, M. Kinoshita, F. Igaue, T. Fujino, and K. Arimoto, An embedded DRAM with a
143-MHz SRAM interface using a sense-synchronized-read/write, IEEE J. Solid-State Circuits, vol. 38,
No. 11, pp. 1967-1973, Nov. 2003.
4) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, Kazutami Arimoto, and T. Yoshihara, A
312MHz 16Mb random cycle embedded DRAM macro with 73µW power-down mode for mobile
applications, in ISSCC Dig. Tech. Papers, pp. 202-203, Feb. 2004.
5) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, Kazutami Arimoto, K. Fujishima, K. Anami
and T. Yoshihara, A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data
retention mode for mobile applications, IEEE J. Solid-State Circuits, vol. 40, No. 1, pp. 204-212, Jan.
2005.
6) K. Hardee, F. Jones, D. Butler, M. Parris, M. Mound, H. Calendar, G. Jones, L. Aldrich, C.
Gruenschlaeger, M. Miyabayashi, K. Taniguchi, and T. Arakawa, A 0.6V 205MHz 19.5ns tRC 16Mb
embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 200-201, Feb. 2004.
7) T. Kirihata, P. Parries, D. Hanson, H. Kim, J. Golz, G. Fredeman, R. Rajeevakumar, J. Griesemer, N.
Robson, A. Cestero, M. Wordeman, and S. Iyer, An 800MHz embedded DRAM with a concurrent
refresh mode, in ISSCC Dig. Tech. Papers, pp. 206-207, Feb. 2004.
8) H. Pilo, D. Anand, J. Barth, S. Burns, P. Corson, J. Covino, R. Houghton, and S. Lamphier, A 5.6 ns
random cycle 144 Mb DRAM with 1.4 Gb/s/pin and DDR3-SRAM interface, in ISSCC Dig. Tech.
Papers, pp. 308-495, Feb. 2003.
9) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ota, K. Shimakawa, T. Nakabayashi, H.
Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K. Dosaka, M. Takeuchi, and K.
Arimoto, A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning, in ISSCC
Dig. Tech. Papers, pp. 460-461, Feb. 2005.
- 92 -
10) M. Shirahama, Y. Agata, T. Kawasaki, R. Nishihara, W. Abe, N. Kuroda, H. Sadakata, T. Uchikoba, K.
Takahashi, K. Egashira, S. Honda, M. Miura, S. Hashimoto, H. Kikukawa, H.Yamauchi, A 400MHz
random-cycle dual-port Interleaved DRAM with striped-trench capacitor, in ISSCC Dig. Tech. Papers,
pp. 462-463, Feb. 2005.
11) T. Namekawa, S. Miyano, R. Fukuda, R. Haga, O. Wada, H. Banba, S. Takeda, K. Suda, K. Mimoto, S.
Yamaguchi, T. Ohkubo, H. Takato, and K. Numata, Dynamically shift-switched dataline redundancy
suitable for DRAM macro with wide data bus, Symp. VLSI Circuits Dig. Tech. Papers, pp. 149-152, Jun.
1999.
12) H. Kikukawa, S. Tomishima, T. Tsuji, T. Kawasaki, S. Sakamoto, M. Ishikawa, W. Abe, H. Tanizaki, H.
Kato, T. Uchikoba, T. Inokuchi, M. Senoh, Y. Fukushima, M. Niiro, M. Maruta, A. Shibayama, T. Ooishi,
K. Takahashi, and H. Hidaka, 0.13µm 32M/64M embedded DRAM core with high efficient redundancy
and enhanced testability , in Proc. European Solid-State Circuits Conference, pp. 296-299, Sep. 2001.
13) H. Kikukawa, S. Tomishima, T. Tsuji, T. Kawasaki, S. Sakamoto, M. Ishikawa, W. Abe, H. Tanizaki, H.
Kato, T. Uchikoba, T. Inokuchi, M. Senoh, Y. Fukushima, M. Niiro, M. Maruta, A. Shibayama, T. Ooishi,
K. Takahashi, and H. Hidaka, 0.13-µm 32-Mb/64-Mb embedded DRAM core with high efficient
redundancy and enhanced testability, IEEE J. Solid-State Circuits, vol. 37, No. 7, Jul. 2002.
14) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J. Ootani, M.
Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y. Okumura, K. Arimoto, S.
Wake, and H. Ozaki, A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D
graphic controller, in ISSCC Dig. Tech. Papers, pp. 374-375, Feb. 2000.
15) N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F. Igaue, K.
Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H. Ozaki, An embedded
DRAM hybrid macro with auto signal management and enhanced-on-chip tester, in ISSCC Dig. Tech.
Papers, pp.388-389, Feb. 2001.
16) Y. Taito, T. Tanizaki, M. Kinoshita, F. Igaue, T. Fujino, and K. Arimoto, A high density memory for SoC
with a 143 MHz SRAM interface using sense-synchronized-read/write, in ISSCC Dig. Tech. Papers,
pp.306-307, Feb. 2003.
17) K. Nii, Y. Tenoh, T. Yoshizawa, S. Imaoka, Y. Tsukamoto, Y. Yamagami, T. Suzuki, A. Shibayama, H.
Makino, and S. Iwade, A 90nm low power 32K-byte embedded SRAM with gate leakage suppression
circuit for mobile applications, Symp. VLSI Circuits Dig. Tech. Papers, pp. 247-250, Jun. 2003.
18) A. J. Bhavnagarwala, S. V. Kosonocky, M. Immediato, D. Knebel and A. M. Haen, A pico-joule class, 1
GHz, 32 Kbyte x 64b DSP SRAM with self reverse bias, Symp. VLSI Circuits Dig. Tech. Papers, pp.
- 93 -
251-252, Jun. 2003.
19) M. Yamaoka, Y. Shinozaki, N. Maeda, Y. Shimazaki, K. Kato, S. Shimada, K. Yanagisawa, and K. Osada,
A 300MHz, 25µA/Mbit leakage on-chip SRAM module featuring process-variation immunity and
low-leakage-active mode for mobile-phone application processor,
in ISSCC Dig. Tech. Papers,
pp.494-495, Feb. 2004.
20) Y. Agata, K. Motomochi, Y. Kagenishi, Y. Fukushima, M. Shirahama, M. Kurumada, N. Kuroda, H.
Sadakata, K. Hayashi, T. Yamada, K. Takahashi, and T. Fujita, An 8ns random cycle embedded RAM
macro with dual-port interleaved DRAM architecture (D2RAM),
in ISSCC Dig. Tech. Papers,
pp.392-393, Feb. 2000.
21) S. Tomishima, T. Tsuji, T. Kawasaki, M. Ishikawa, T. Inokuchi, H. Kato, H. Tanizaki, W. Abe, A.
Shibayama, Y. Fukushima, M. Niiro, M. Maruta, T. Uchikoba, M. Senoh, S. Sakamoto, T. Ooishi, H.
Kikukawa, H. Hidaka, and K. Takahashi, A 1.0V 230MHz column access embedded DRAM for portable
MPEG applications, IEEE J. Solid-State Circuits, vol. 36, No. 11, pp. 1728-1737, Nov. 2001.
- 94 -
第５章 SOIデバイス化技術
５．１ 序
情報機器内に使用されるLSIチップの大容量化、高性能化、低消費電力化技術のデバ
イス候補のひとつとして、SOI（Silicon On Insulator）デバイスが挙げられる。特にバルクSiデ
バイスでは、しきい値のスケーリングに限界が見えつつある今、リーク電流の観点から性能
の向上と低消費電力動作を両立していくことは困難である。特にモバイル機器分野におい
ては、要求性能を犠牲にすることなく低消費電力化を図ることが非常に重要となってきて
いる中にあって、本章では低消費電力（低電圧）動作と高性能動作の両立に向けたもう一
つのアプローチとして、バルクSiデバイスに代わるSOIデバイスをキーテクノロジとして取り上
げる。SOIトランジスタはシリコン酸化膜の上に存在する薄いシリコン単結晶膜にMOSトラン
ジスタが形成されている。よって、トランジスタ活性領域は側面だけでなく底面までも酸化
膜に覆われるため、従来のシリコン基板上のトランジスタと比較して、pn接合面積が少ない。
これにより、寄生負荷容量を大きく低減でき、SOIデバイスの高速動作、低消費電力という
利点 1,2)を生み出している。
本研究の題材であるDRAMにも、このSOI技術を踏襲しようという試み 3-9) が数多く報告さ
れている。ここで、図5-1に、16Mb DRAMレベルのテクノロジを用いてSIMOX（Separation
by Implanted Oxygen） 10)ウェハ上に試作された64Kb DRAMの試作チップ写真 3)を示す。ま
た表5-1に試作されたデバイスの電気特性をまとめる。SOIとバルクで同じメモリセル容量
Csを用いた場合でも、SOIでは寄生的に付く接合容量を低減できるため、Cbをバルクに対
して25%低減することができる。このため、ビット線の充放電電流を低減できることに加えて、
図 5-1 64kb SOI-DRAM 試作チップ写真
- 95 -
表 5-1 DRAM TEG チップ電気特性の比較表
図 5-2 RAS アクセス時間の電源電圧依存性
メモリセルからの読み出し電荷量が相対的に増えるため、より低電圧でのメモリアレイ動作
が可能となる。つまり、SOI-DRAMの実 現 により、データ出 力 （アクセス）時間の高速化、
低消費電力化、低電圧動作化が実現できることとなる。
図5-2にRASアクセス時間の電源電圧依存性を示す。SOI-DRAMの電源電圧3.3Vにお
けるアクセスタイムは58nsであり、同世代のバルクDRAMの82ns対して29%高速化されてい
る。また電源電圧に注目すれば、バルクDRAMでの3.3V動作と同じ82nsを実現するために
は、SOI-DRAMの場合は2.4Vの電源電圧でよく、低電圧動作、低消費電力動作にも向い
ていることがわかる。図5-3は試作チップのデータ出力波形の実測写真である。
- 96 -
図 5-3 64kb SOI-DRAM の出力波形
以下に、DRAMをSOIデバイスで作った時の利点を整理する。
1)接合容量小
ビット線の読み出し電位差が増大し、高速センス動作可 3,11)
接合リーク電流が小さいので、スタティックなデータ保持特性良 12-1５)
寄生負荷容量が小さいので、周辺回路も含め低電圧で高速動作可 2)、低消費電力
2)基板効果小
しきい値の影響が小さいため、低電圧でも高速動作可 2)
3)基板から分離
放射線突入から発生するキャリアの伝播を阻止するため、ソフトエラー耐性良 3,16)
５．２ SOI-DRAMセルの問題点14,15)
前節で説明したようにSOIトランジスタの優位点は多数あるもの、ボディ浮遊効果という大
きな問 題 点 も 存 在 す る 。 本 節 で は DRAM のメ モリ セ ルに 注 目 し、 浮 遊 ボデ ィの 存 在 が
DRAMのメモリセルに対してどのような新たなる問題点を発生させるか説明する。図5-4は
SOI-DRAM メ モ リ セ ル の 断 面 構 造 模 式 図 で あ る 。 SiO 2 層 の 上 に シ リ コ ン 基 板 層 が あ り
NMOSトランジスタが形成されている。ビット線、ストレージノードの各ノードにはn+不純物、
ゲート近傍には電界緩和のためn-不純物が注入されている。ソース・ドレインの間のボディ
部はp-不純物が注入されている。ボディ部分の上にはゲート電極が形成され、ボディ部分
はp-不純物の濃度とSi層の膜厚の関係により部分的にキャリアが空乏になった部分空乏
- 97 -
化状態となっている。図5-4では、あわせて以下の4つのリークメカニズムも示している。
(1) トランジスタのサブスレッショルドリーク
(2) pn接合リーク
(3) ボディ電位の不安定性
(4) 基板方向へのリーク
V CP
V WL
V BL
depletion
region
Cs
'H'
n- (2)
n+
SOI
(1)
n-
n+
p-
(4)
SiO 2
(3)
図 5-4 SOI-DRAM セルの断面構造図とリークパス
Hデータ記憶のメモリセルでは、バルクSiセル同様に(1)のトランジスタのサブスレッショルド
リークが顕在化する。反対に(4)のような基板方向へのリーク量は、酸化膜層の存在により
バルクSiとは異なり激減する。このため接合リークとして残るのは、(2)のソース−チャネル間
のわずかな接合領域のみとなる。ここで、ボディ浮遊状態のSOIトランジスタでは、新たな問
題が懸念されてくる。(2)の接合リークによってボディ領域に注入された電荷（正孔）がボデ
ィの電位を上昇させてしまう問題(3)である。さらにこの状態に加えて、ビット線がH/Lスイン
グしたときにはボディの電位が不安定となり、トランジスタのサブスレッショルドリークをダイ
ナミックに加速させる可能性がある。この問題のためにSOI-DRAMのデータ保持特性はバ
ルクDRAMと比べて悪いという報告例 4,5,17,18) がある。通常のバルクDRAMではメモリセルの
ウェル（SOI-DRAMセルのボディに相当）をVbbという負の電圧で固定しているため、流れ
込んだ正の電荷（正孔）はVbb電圧に引かれて流出していきメモリセル直下に蓄積すること
はない。SOI-DRAMにおいても周辺回路領域のトランジスタに関しては、図5-5(a)に示すよ
- 98 -
うなボディ固定構造を用いることができる。この構造では、ボディコンタクト領域から、P型ボ
ディ領域を電位固定することができる。しかしこの構造をメモリセルに用いることは、ボディ
固定のための領域分だけ面積ペナルティを生じてしまい、さらにはボディ固定用の電源配
線を別途設ける必要があり、セルサイズの増大、つまりチップサイズの増大を招いてしまう
ため、事実上不可能となる。また図5-5(b)に示すようなバックゲート構造という追加のプロセ
スを用いてボディ電位を安定化した報告 8,9) もあるが、セルトランジスタのボディ電位を完全
に固定することはできないため、ボディ浮遊効果の本質的な改善にはいたっていない。
Gate
Drain
Source
Source
n+ Gate
n+
n+
p-silicon
n+
Buried Oxide
n+
p+
Body
Contact
Back Gate
Substrate
Drain
(b) バックゲート構造8,9)
(a) ボディ固定レイアウト
図 5-5 SOI-DRAM セルの断面構造図とリークパス
５．３ SOI-DRAM セルのデバイスシミュレーション
次に、SOI-DRAMメモリセルの浮遊ボディの挙動を、デバイスシミュレーションを通して詳
しく解析する。使用したデバイスシミュレータでは4倍精度形式の浮動小数点演算を用い
ており、SOIトランジスタの微小接合リークも正確に反映することができる。
５．３．１ 予測されるボディ浮遊効果
図5-6に、SOI-DRAMセルで予測される3つの懸念点を示す。まず、ボディ部の多数キャ
リア（正孔）の挙動である。図5-6(a)に示すとおり、たとえばメモリセルのストレージノード
（SN）に L データが蓄積されている場合、そのドレイン側、すなわちビット線（BL）がたとえ
ば0VからVccにスイングした場合に、BL側の空乏層が伸びることによってボディに蓄積して
いる正孔が移動して再配置されることが予想される。その正孔の移動がトランジスタの表面
- 99 -
方向であった場合には、実質的にトランジスタの表面電位を上昇させ過渡的にしきい値電
圧を低下させる可能性がある。または正孔がソース側空乏層を突き抜ける形でセルキャパ
シタに注入された場合は、メモリセル蓄積電荷を直接破壊してしまう可能性がある。この場
合一回のBLスイングでの注入量は少なくても、データ保持期間中に何度もBLスイングがな
された場合には無視できない量になることが考えられる。次にボディに対する容量結合に
よるボディ電位の上昇の影響が考えられる。図5-6(b)に示すように、メモリセルを容量だけ
の等価回路で置き直して考えると、 L データ記憶の場合、たとえばBLが0VからVccにスイ
ングした場合、それにつられて容量結合でボディ領域の電位が上昇してしまうことが懸念さ
れる。この現象もトランジスタのしきい値電圧を下げるのと等価であり、オフリーク電流の増
大を招く可能性がある。そして第3に、接合リークの影響が考えられる。トランジスタがSOI構
造をとった場合、基板方向のpn接合がなくなるためトランジスタのリークの方向はわずかに
残ったトランジスタ方向成分のみとなる。このわずかな部分でのリークによりボディ電位に注
入された正孔が蓄積し、徐々にボディ電位を上昇させる可能性がある。以上の3つの懸念
点が定量的にみてどの程度起こっているのかを、以降でデバイスシミュレーションし見積も
った。
SN 'L'
SN 'H'
BL 0→Vcc
BL
Floating body: Vbody 0V
Majority carrior
Depletion region
(a)
0
WL
WL
Cg
Cs
BL
CP
Cdep1
(c)
0
Cdep2
0
BL
0→Vcc
Cs
Cg
BL
CP
C'dep1
(b)
図 5-6 SOI-DRAM セルで予測される問題点
- 100 -
0
Vcc
Δv
C'dep2
５．３．２ デバイス構造と電圧条件
図5-7にシミュレーションで用いたデバイス構造を示す。シミュレーションは4倍精度形式
の浮動小数点演算が可能なデバイスシミュレータを用いて実施した。トランジスタはNMOS
のLDD構造であり、ゲート長L=0.5µm、ゲート幅W=1.0µm、ゲート酸化膜厚t OX=10nm、SOI
層の膜厚ｔ SOI=100nmとした。またメモリセル容量としてCs=24fFを想定している。チャネル
注入量は5x1017cm-3 を想定し、nポリゲートの部分空乏化トランジスタ（Vth=1.0V）に設定し
た。このトランジスタを室温27℃にてVcc=3.0Vで駆動することを想定してデバイスシミュレー
ションを行った。
V WL
V CP
WL
Depth (µm)
Cs
0
n+
0.1
V BL
n-
p
BL
n-
n+
SiO 2
0.48
0
0.5 0.7
Vsub
1.2 1.4
1.9
X (µm)
図 5-7 シミュレーションに用いたデバイス構造
図5-8に電圧設定条件の例を示す。
初期設定：
VWL=0V, VBL=0V, VCP=1.5V (1/2Vcc)
L 書き込み： VWL 0V→Vcc→Vcc→0V (10nsステップで変化)
BLスイング：
V BL 0V→Vcc→Vcc→0V (5nsステップで変化)
この電圧条件は、正孔の再配置と容量結合の程度を見積もるためのシミュレーション条件
となる。
- 101 -
Electrode voltage (V)
4.0
V CP
V WL
V BL
3.0
2.0
initialize
'L' write
BL swing
1.0
0.0
0
10
20
30
40
50
60
70
80
Time (ns)
図 5-8 電圧設定条件
５．３．３ 正孔の再配置と容量結合の解析
まず、正孔の再配置と容量結合に関しての解析からであるが、ボディ電位が上昇するの
はBLが L → H にスイングするときであるから、 L データ記憶状態を想定して解析を行
った。正孔の再配置に関しては、まず正孔が空乏層を超えてキャパシタ側にどれだけ注入
されるかを見積もった。この注入量はソース空乏層端での正孔電流密度をモニタすれば
見積もることができる。図5-9に、BLの電圧が0V→Ｖｃｃに変化する直前と直後の正孔電流
密度を示す。変化直後では変化直前に対して2桁ほど上昇しており、チャネルを通って流
れる電子電流以外の電流成分として、予測どおり正孔の再配置に伴う正孔電流変化が観
測された。ただし絶対量では1.0x10 -7A/cm2 であり、セルの断面積を考慮するとメモリセル1
個あたり1.0x10-17Aの電流量であるため、トランジスタのオフリーク電流と比べると致命的で
はないこともわかった。また、このときの正孔密度の分布変化を図5-9にプロットする。BLが
0V→Ｖｃｃに変化する(1)直前（t=0ns）と(2)直後（t=5ns）で、BL（ドレイン）側の空乏層が伸
びることで正孔はトランジスタの表面方向に動いていることが確認できた。この正孔の移動
の結果しきい値電圧の低下が予測されるが、この変化は後述の容量結合との差別化が難
しいため、容量結合によるしきい値低下と一つにまとめた値として報告する。
- 102 -
10 -4
|Jp| (A/cm2)
10 -6
10 -8
(2) t=5ns
10 -10
(1) t=0ns
10 -12
0.00
0.02
0.04
0.06
0.08
0.10
Depth (µm)
図 5-9 BL スイング前後の正孔電流密度
S
D
S
D
0.0
0.2
0.4
0.6
0.8
1.0
0.6
0.8
1.0
X (µm)
1.2
10 17 10 3
t=0ns (Vd=0V)
0.0
0.2
0.4
0.6
0.8
1.0
0.6
0.8
1.2
1.0
X (µm)
10 17 10 3
t=5ns (Vd=3V)
Concentration of holes
図 5-10 BL スイング前後の正孔の再配置
- 103 -
Electrostatic potential (V)
-1.0
0.0
t=0,10ns
1.0
'L' data
2.0
3.0
4.0
t=5ns
0.0
0.5
1.0
1.5
2.0
X coordinate (µm)
(a) L データ
Electrostatic potential (V)
-1.0
0.0
t=5ns
1.0
2.0
'H' data
t=0,10ns
3.0
4.0
0.0
0.5
1.0
1.5
X coordinate (µm)
(b) H データ
図 5-11 BL スイング前後の表面ポテンシャル変化
- 104 -
2.0
続いて図5-11に、BLスイング前後におけるボディ部の表面ポテンシャル変化を示す。図
5-11(a)では L データの解析を行っており、V BL の初期電圧（t=0ns）は0Vである。そして
5nsの期間にVBL はVccまで上昇させた。その結果ボディの電位は容量結合で20mV上昇
することがわかった。ただしこの電位上昇自体は大した量ではなく、またV BL を0Vに戻すと
（t=10ns）初期状態と同じ電位まで回復することもいえるため、実動作上は影響がないと思
われる。図5-11(b)では H データの解析も行ってみた。この場合はBLスイングに対して、
まったく逆の20mVの電位下降が生じた。またBLを元の電位に戻すとボディ電位も元の値
に回復するため、特に問題にはならない。
５．３．４ 接合リーク成分の解析
次に第3の問題となる接合リーク成分の影響について解析する。正孔の再配置と容量結
合の解析においては、一回あたりのBLスイングに対しての考察を行ったため接合リークの
影響はほとんど考慮されていなかった。本節ではデバイスシミュレーションの時間軸を伸ば
して、接合リーク電流の影響がどのように現れるかを解析した。
まず通常のバルクトランジスタでは、基板電圧は一定値に固定されるため、ボディ領域に
電荷が蓄積されてボディ電位が大きく変化してしまうことはありえない。しかしボディ領域が
浮遊状態のSOIトランジスタでは、データ保持期間中に接合リークによってボディに流入し
てくる電荷によってもボディ電位は上昇することとなり、深刻な問題となる可能性がある。
5
V WL
4
Potential (V)
V BODY
3
V BL
2
data retention
mode
1
0
-1
0
20
40
60
Time (s)
図 5-12 データ保持シーケンス
- 105 -
80
100
このことを検証するために、スタティックなデータ保持状態（static date retention）をデバ
イスシミュレーションで再現してみた。図5-12にそのデータ保持シーケンスを示す。DRAM
動作においては、まずライト動作（またはリフレッシュ動作）がデータ保持のスタートポイント
となる。そこで、本節では H ライト動作を想定してみた。WL電圧V WL はt=10nsの時点で
4Vまで上昇させて、 H データをしっかりメモリセルに書き込めるようにした。このときボディ
電位はWLからのゲートカップリングの影響を受けて2.7Vまで上昇してしまう。これだけ電位
が上昇するのは、WL容量（トランジスタのゲート容量）がほかの規制容量成分に対して大
きいためである。そしてt=20nsの時点でBL電圧V BL が3V（Vcc）まで上昇して、メモリセルに
H データが書き込まれる。その後t=30nsの時刻でV WL が0Vに下げられて、ボディ電位
VBODY はWLからのゲートカップリングにより、上昇時とは逆に大きく低下する。さらにt=40ns
でVBL が1.5V（1/2Vcc）になる。本来であればこれが1/2Vccプリチャージ方式DRAMのスタ
ティックなデータ保持状態であるが、シンクロナスDRAMの場合、WRITEコマンドが連続し
た場 合 などは、 常 時 BLが H レベルまたは L レベルに固 定 される場 合 があ るため 、
t=60nsでVBLを0Vにしてそうしたワーストケースに対応した。いずれにしても H データ記憶
直後は、ボディ電位は十分に低い（トランジスタのしきい値としては高い）ということができ
Electrostatic potential
る。
Body potential rising
0V
0.5V
○
+
○
1/2Vcc
3.0V
(1.5V)
○
3.0V
Cell
BL
(a)
○
+
○
+
1/2Vcc
(1.75V)
BL
Cell
(b)
○
3.0V
1/2Vcc
(1.5V)
Cell
BL
(c)
図 5-13 メモリセルの静電ポテンシャル
ここでデータ保持状態におけるメモリセル表面の静電ポテンシャルの図を用いて接合リ
ークイメージを示す（図5-13）。図5-13(a)は通常動作を想定したダイナミックなデータ保持
（dynamic data retention）状態を表している。 H データを蓄積したメモリセル側のpn接合
- 106 -
部で発生した電子−正孔対のうち、正孔がボディに注入され、その注入された正孔は基
本的にはBL側pn接合部で障壁電位を維持しつつ、そのままBL側へと流れて行ってしまう。
Vccと0Vの電圧差を持ったpn接合部で発生する電流は、前節で述べたとおり1.0x10-17A程
度である。これに加えて、通常のオフリーク成分が加わりデータ保持特性を劣化させる要
因となっている。この接合電流は一つのパラメータとして、後で値を変えて詳細に考察をす
る。さらにオフリーク成分に関してはデータ保持時の電圧条件を変えることで、大きく低減
できる手法を用いてみた。それはBSG（Boosted Sense Ground）方式 19) と呼ばれるもので、
バルクDRAMでも採用されている手法である。BSG方式では、図5-14に示すようにBLの
L 電圧を通常の0Vよりも高めに設定する。データ保持状態ではV WL は0Vであるから、実
効的にトランジスタのオフリーク電流を低減することができる。バルクDRAMではBSG方式を
使うことで従来方式に対してデータ保持時間が約3倍改善されることが報告されている。オ
フリーク電 流 だけの観 点 でいうならばよりよい改 善 が期 待 されるところであるが、バルク
DRAMの場合、基板方向への接合リーク成分も存在しているため、ある程度の改善をみた
ら今度は接合リークが支配的になってしまう。
POR
VBSG
Vref
generator
Boosted sense-ground
＋
−
SE
Vref
for active
for standby
図 5-14 BSG（Boosted-Ground Scheme）方式
このBSG方式をSOI-DRAMに適用した場合でも、実効的な負電圧ゲート効果によりチャ
ネル部 のポテンシャル 障 壁 が持 ち上 げられ、 オフリ ークを 低 減 すること ができる。 また
SOI-DRAMセルの場合は接合面積がバルクDRAMセルに対して十分小さいことから、より
大きな改善効果が期待できるのである。しかしその反面でトランジスタのボディに直接注入
- 107 -
される電 荷 （正 孔 ）の挙 動 に注 意 する必 要 も ある。正 孔 が注 入 されたボディ領 域 は図
3-13(b)に示すとおりだんだんポテンシャル障壁が低下し、一定時間後にはBSGをしなかっ
たのと同じレベルまでボディのポテンシャル障壁は低下してしまう。ポテンシャル障壁が時
間の経過とともに低下して行く現象（静電ポテンシャルとしてはだんだん上昇して行く現
象）を、ここではボディ電位上昇（body potential rising）効果と呼ぶこととする。このデータ
保持期間におけるボディ電位上昇効果は、図5-13(c)に示すとおりスタティックなデータ保
持期間中も生じる。ただしスタティックなデータ保持の場合は、ボディ電位が完全に上昇し
てしまうまでの余裕が比較的十分にあることと、それとともに接合にかかる電位差も減少す
るため、そもそものリーク量自体が低減されることから、ダイナミックなデータ保持のときほど
はデータ保持特性の劣化はないと考えられる。
Body potential (V)
0.1
-0.1
-0.3
-0.5
-0.7
10 -8
10 -6
10 -4
10 -2
10 0
10 2
Time (s)
図 5-15 ボディ電位の過渡変化
図5-15は、Vcc=3V印加時の接合リーク電流を1x10-17A/µmと想定して、ボディ電位上昇
の時間変化をシミュレーションした結果である。想定したケースは、図5-13(b)に相当する
VBSG =0.5Vの場合で27℃での結果である。このシミュレーションでは接合リークの影響だけ
を抽出するのが目的であるため、BLを一定値に保つことで、BL振幅に起因した正孔の再
配置と容量結合の影響を受けないようにした。このシミュレーションの結果、時間がたつに
- 108 -
つれて接合リークによるボディ電位上昇が起こることが確認できた。その電位上昇の程度
は、最初-0.69Vの電位であったものが1000秒後には0.07Vとなり、ΔV=0.76Vも上昇してし
まっている。
Body potential rising time (s)
10 3
Dynamic
(BSG 0.5V)
10 2
10 1
10 0
10 -1
10 -19
10 -18
10 -17
10 -16
10 -15
10 -14
10 -13
Junction leakage current (A/µm)
図 5-16 ボディ電位上昇時間
図5-16ではBSG方式を使った場合にボディ電位上昇が生じて、BSGの効果がなくなって
しまうまでの時間を示している。V BSG =0.5Vと設定して接合リーク量に応じてプロットしてい
る。 ここではBSG効 果 がなく なる電 圧 と して、 最 初 の電 位 状 態 からボディ電 位 が0.45V
（VBSG の90%）上昇したときの値と定義した。図5-15と図5-16から、BSGを用いることでボデ
ィポテンシャルが平衡状態に上昇しきるまでの時間余裕ができて、さらにその時間余裕が
pn接合のリーク量によって大きく変化することがわかった。
データ保持時間を最適化し、よりデータ保持電力の少ないSOI-DRAMを実現するため
に、各条件でのデータ保持特性を見積もった。図5-17に、スタティック／ダイナミックのデ
ータ保持時間のシミュレーション結果を示す。ここでのデータ保持時間は、最初に書き込
まれた電圧を100%とした場合に、その電圧が25%劣化する（1/2Vccからみて50%劣化する）
までの時間とした。なお、シミュレーションに用いたトランジスタのしきい値電圧Vthは1.0Vで
- 109 -
ある。シミュレーションは図5-13に想定した3つのケースで実施をした。そしてトランジスタの
接合リークを変化させた場合のデバイスシミュレーションの結果、特性が相対的に悪いダイ
ナミックなデータ保持特性の中にも、BSGのあり／なしによって接合リークが10 -16A/µmより
少ない領域で、顕著に差が現れるようになった。
Retention time (s)
Subthreshold
leakage dominant
600
Dynamic
500
(BSG 0.5V)
Junction
leakage dominant
400
Static
300
200
100
0
-19
10
Dynamic
(non-BSG)
-18
10
10
-17
10
-16
10
-15
10
-14
10
-13
Junction leakage current (A/µm)
図 5-17 データ保持時間の予測
SOI-DRAMにとっては特にダイナミックなデータ保持状態に影響をするのは、トランジス
タのサブスレッショルドリーク（オフリーク）とトランジスタのSOI層に残るpn接合リークがある
が、トランジスタのオフリークがデバイスシミュレーションの結果10 -16A/µm（@Vcc=3.0V）程
度であることを考えると、ちょうど接合リーク量が10-16A/µm前後になったときにサブスレッシ
ョルドリーク支配か接合リーク支配かが変わってくることになる。サブスレッショルドリーク支
配の領域では、BSGなしの場合はいくら接合リークを減らしてもトランジスタのオフリークに
よってデータ保持時間が決定され、BSGありの場合はボディのポテンシャルが浮き上がるま
- 110 -
での時間分だけさらにデータ保持時間が伸びることになる。同世代の16MbバルクDRAMの
データ保 持時 間 は平 均 で200秒 （@室 温 ）であるが、このシミュレーションから、たとえば
VBSG =0.5VのBSG構成を用いて、さらにpn接合電流を10-18 A/µmまで抑えることができれば、
ダイナミックなデータ保持時間は室温で520秒を実現することができることがわかった。また、
このデータ保持時間の伸びがどの程度リフレッシュ電流低減効果をもたらすかも見積もっ
てみた。その結果を図5-18に示すが、セルフリフレッシュ電流にするとバルクの296µAに対
して、SOI-DRAMでは137µAに低減することができ、54%のデータ保持電流低減効果を持
つことが確かめられた。
Row
Common
Bulk-Si DRAM
Stand-by
Row Block
Array
142µA
106µA
25µA
SOI-DRAM
(Body-floating)
296µA
23µA
59µA
137µA
45µA
10µA
23µA
図 5-18 セルフリフレッシュ電流見積もり
５．４ SOI-DRAM セルの測定
以上述べたことを証明するためにSIMOX-SOI基板上にテストデバイスを作成して実験を
行った。図5-19に測定のためのテスト回路を示す。データ保持特性の測定は、部分空乏
化のNMOS-LDDトランジスタを用いて行った。入力の H データはφinゲートのスイッチン
グによりDinノードからBLに書き込まれ、V WL ゲートのスイッチングによりメモリセルに書き込
まれることとなる。そしてしばらくしてからV WL を開いて、メモリセルデータをアナログバッファ
- 111 -
経由で読み出す。アナログバッファから読み出された電圧値が当初の値から25%ロスするま
での時間を測定し、図5-20にモニタした。実測ではVth=0.8V@Vsub=-2V（Vsub：基板電
圧）、Vth=0.75V@Vsub=0Vとなっていて、シミュレーションモデルよりは若干しきい値電圧
の低いトランジスタでの測定となった。図5-20から、BL電圧を一定値（V BL=1.5V）にして測
定したスタティックなデータ保持時間（static retention time）は室温で530秒である。スタテ
ィックなデータ保持時間はSOIトランジスタの接合リーク成分に大きく支配されるが、このとき
の接合リーク量は3x10-17A/µmに相当する。これに対してBSGなし（V BL=0V）のダイナミック
なデータ保持時間（dynamic retention time）の測定では、BLを100nsごとに0Vから1.5Vま
での間を振幅させて測定したところ、42秒の結果を得た。この値は、先に見積もったシミュ
レーション結 果 よりも短 いが、この差 はトランジスタのしきい値 が実 デバイスでは狙 い目
（1.0V）よりも低く、0.75V（@Vsub=0V）程度であったことによると考えられる。続いて、BSGあ
り（VBL=0.5V）のダイナミックなデータ保持時間は65秒となった。BSGをすることで、SOI構
造でもデータ保持時間の伸長効果があることを確認できた。接合リークの実測結果は、ジ
ャンボトランジスタ（メモリセルを多数個パラレル接続したトランジスタ；W=1000µm）を用いた
測定で10-17 A/µmであり、よく一致している。
Memory Cell
Cs=24fF
Din
BL(bit line)
Vcc
φin
φpr
Dout
V BL
V CP V WL
Vss
図 5-19 データ保持時間測定用テスト回路
- 112 -
103
Retention time (s)
Static
102
Vsub=-2V
Dynamic
101
100
0
Vsub=0V
0.5
VBSG
1
1.5
1/2Vcc
2
VBL (V)
図 5-20 データ保持時間の測定結果
また、BL振幅によるデータ破壊が致命的でないことを確かめるため、V BLを0Vに固定した
場合の測定（VBL=0V, static）も行ってみた。つまりV BLが0V∼1.5Vのスイングをする場合と、
VBL が0Vに固定された場合の保持特性の差異を明確にするためである。その測定結果は
48秒（＠Vsub=-2V）であり、前述のBSGなしのダイナミック（VBL=0V, dynamic）なデータ保
持時間42秒に対して近い値であった。このことから、SOI-DRAMのデータ保持特性にとっ
ては、BLスイングによる正孔の再配置や容量結合の影響が支配的なのではなく、むしろ
VBLの値自体が支配的であるということが確かめられた。
５．５ ボディ浮遊効果のロジックへの応用20,21)
これまで議論してきたボディ浮遊効果をロジックに応用する試みをした。近年のモバイル
機器などでは、高速アクティブ動作かつ低消費スタンバイ動作が必要となってきているが、
これまではその切り替えとしてさまざまな方法が用いられてきていた。例えばトランジスタの
しきい値状 態をアクティブ／スタンバイでそれぞれ別の値に設定するためのMT-CMOS
- 113 -
(Multi-Threshold CMOS) 22)、DT-CMOS （Dual-Threshold CMOS） 23)などがそれにあたる。
そしてSOIデバイスにおいても、SOI構造を生かした高速／低消費のスイッチングが期待さ
れ る 。 ボ デ ィ 固 定 に よ る 高 速 化 24,25) に 加 え て 、 ダ イ ナ ミ ッ ク に し き い 値 を 変 化 さ せ る
VT-CMOS (Variable-Threshold CMOS) 26)といった手法がこれまでに報告されている。しか
し、こうした手法を用いた場合には、スタンバイ状態からアクティブ状態への復帰に時間が
掛かってしまったり、面積的に不利なボディ固定トランジスタを使う必要があったりするのが
実情である。そこで本節では、ボディ浮遊トランジスタを用いてボディ電位を制御する手法
を提案する。
Vcc
(a)
Active
Mode
0V
Vcc
Low Vth
Source
0V
Body
Drain
Vcc
0V
Vcc
-V1
(b)
Sweep-out
Operation
0V
Vcc
Vcc
-V1
Vcc
(c)
Standby
Mode
0V
Vcc
High Vth
0V
0V
CMOS Operation
Vcc
NMOS Potential
図 5-21 ボディ電位の制御手法
特に低電圧のもとで、高速・低消費電力を両立できる手法の一つとしては、SOIの浮遊
ボディ電圧を外部から制御することが考えられる。前節までで述べてきたように、浮遊ボデ
ィの電位制御は実効的にトランジスタのリーク電流を増減させるため、スタンバイ時にしっ
かりとオフリークを低減できる可能性がある。図5-21に、ロジックにおけるボディ電位制御手
- 114 -
法を示す。図5-21(a)が最初のアクティブ状態である。このときのしきい値電圧を低Vth状態
とみなし、よりしきい値電圧が高くなる状態を考える。続いて、例えばNMOSトランジスタ側
のソース線を-V1 まで引き下げる。図5-21(b)ではソース線電圧がボディに対して下げられ
る方向にバイアスされ、その結果ボディに蓄積された正孔がソース線に引き抜かれていく
様子を示している。この場合はpn接合の順方向電流により正孔が流出していくため、速や
かにボディ電位は低下する。図5-20(c)では、ソース線が再び0Vに下げられる。このときは
ソース電圧がボディ電位に対して逆方向バイアスされるため、ボディへの接合リーク起因の
正孔注入は少ない。こうした一連の動作を電荷排出動作（sweep-out operation）と呼ぶ。
電荷排出動作の後は、ボディの電位を通常のアクティブ動作時よりも最大で-V 1 だけ低く
設定することができ、このボディ電位バイアスによる実効的なしきい値変化により高Vth状
態を作りこむことができる。
しかしこの高Vth状態は、前節でも述べたようにボディ浮遊効果によって時間経過ととも
に変 化 し、 最 終 的 には図 5-20(a)のごとく 低 Vth 状 態 に戻 っ てしまうこと が予 測 される。
CMOSロジックの場合は、そのボディ浮遊効果の主要因はドレイン−ボディ間で発生する
接合リーク電流にあり、このためボディ電位が時間とともに上昇していく。つまり電荷排出
動作は、定期的に実行しないと、せっかく実現できた高Vth状態は維持できないということ
である。そういう点では、SOI-CMOSでの浮遊ボディ制御手法はバルクDRAMにおけるリフ
レッシュ動作に似ており、DRAMのデータ保持特性と同様にトランジスタの不純物濃度、種
類、印加電圧などにその特性が依存する。しかし両者の非常に大きな違いとして、DRAM
のリフレッシュの場合はいくつかの特性の悪いメモリセルでそのリフレッシュ実力が決まって
しまうのに対して、ロジックのオフリークの場合は多少リークの多いトランジスタが存在してい
ても、トータルでの電流量には大きな影響を与えないということがある。
５．６ ボディ浮遊効果のロジックへの影響
本節では0.5µmプロセスでテストチップを試作して、ボディ浮遊効果のロジックへの影響
を確かめてみた。テストチップのプロセス諸元を表5-2に示す。試作したチップは0.5µmの
デュアルゲートSOI-CMOSテクノロジを用いてSIMOX基板上に作成した。ゲート酸化膜厚
tOX は10nmであり、またそれぞれのトランジスタのしきい値は、Nchが0.5V、Pchが-0.6Vとな
っている。チャネルドーズ量はNa=1x1017cm-3 で、この条件だとトランジスタは完全空乏化モ
ー ド で 動 作 を す る 。 な お 、 こ の ト ラ ン ジ ス タ の S フ ァ ク タ ー は Nch で 67mV/dec 、 Pch で
83mV/decとなる。
- 115 -
表 5-2 テストチップのプロセス諸元
0.5µm dual-gate SOI CMOS (MESA)
tsoi = 100nm, tbox = 400nm, tox = 10nm
Vthn = 0.5V, Vthp = -0.6V
５．６．１ リング発振器を用いた比較
まず、ボディ固定トランジスタとボディ浮遊トランジスタの場合でリング発振器の発振周波
数特性を比較した。図5-22に101段のリング発振器の回路図を示し、図5-23にはその出
力の発振周波数特性を示す。発振周波数は、ボディ固定とボディ浮遊の二種類の発振器
についてそれぞれ測定し、ボディ固定の発振器ではボディの電圧も変化させて測定を行
った。その結果、ボディ浮遊トランジスタの場合は電源電圧1.0Vで発振周波数が8.4MHz
であり、またボディ固定トランジスタの場合は7.6MHz（ボディ電圧は0V）となった。この周波
数の差異であるが、ボディ固定トランジスタの場合は常時ボディ電圧が固定されることにな
るため、バルクトランジスタ同様一定のしきい値電圧を保って動作するのに対して、ボディ
浮遊トランジスタの場合は容量結合の効果でゲート電圧の変化に連れてダイナミックにボ
ディ電位が変化するため、こうした動作周波数の違いとして現れたものと思われる。この結
果からスタンバイ状態では同じしきい値電圧であっても、ボディ浮遊トランジスタの場合は
アクティブ状態のしきい値電圧が実効的に下がり、より一層の高速化が図れることがわかっ
た。
なお図5-23から、ボディ固定トランジスタを用いてボディ浮遊トランジスタ発振器と同じ発
振周波数を出そうとすると、0.3Vの正のボディ電位を印加してしきい値を下げる必要がある
こともわかる。しかし、仮に正のボディ電位を印加して同じ発振周波数を実現できても、そ
の 状 態 で の ス タ ン バ イ 電 流 は 、 ボ デ ィ 固 定 で 0.9pA 、 ボ デ ィ 浮 遊 で 0.01pA （ い ず れ も
W=10µm換算）となってしまい、両者のスタンバイ電流特性の差が大きく開いてしまう。これ
らの結果から、低消費電力化まで考慮した場合には、ボディ浮遊トランジスタがボディ固定
トランジスタよりも優れた特性を発揮することが明らかになった。
- 116 -
Vbp =Vcc-∆ V
Vbp =Vcc-∆ V
DOUT
Buffer
Vbn =∆ V
Vbn =∆ V
図 5-22 ボディ電位可変の 101 段リング発振器
10
Frequency (MHz)
body-floating
8
body-tied
6
4
-0.5
0.0
0.5
Body-bias Voltage ∆ V (V)
図 5-23 ボディ電位可変発振器の発振周波数特性
- 117 -
1.0
５．６．２ ボディ電位上昇効果の影響
５．５節では電荷排出動作後のボディ電位が時間とともに上昇してくることと、一定間隔ご
とにボディ電位の制御が必要なことについて触れた。そこで、ここではどの程度の周期で
電荷排出動作を実行すればいいかを見積もってみた。ボディ電位の過渡変化を測定する
ためのテストデバイスを図5-24に示す。このテストデバイスはボディ固定構造のTr1を用い
て、そのボディ領域から電極を取り出し、その電位がカレントアンプを経由して、アナログバ
ッファから直接モニタできるようになっている。Tr1は、Tr2を介してボディの電位を一定値に
初期化する（ボディ電位を固定する）ことができるが、一度初期化した後のボディ電位測定
状態 ではTr2がオフされるために、Tr1はボディ浮遊 状態 に保たれる。なおTr1のサイズ
（W=250µm）は、Tr2（W=2µm）などに対して十分大きな値としているが、これはTr1のボディ
が他素子からの容量結合や寄生容量の影響を受けないためである。
Analog
Buffer
Gate
0V
Tr1
Source
Drain
0V
1V
W=250µm
L=0.5µm
Tr2
φbody
Vbody
DOUT
W=2µm
L=0.5µm
Current
Amplifier
図 5-24 ボディ電位測定用テスト回路
ボディ電位の変化を調べるために、このテストデバイスを用いて電荷排出動作を実施し
た。初期状態として、ソース電圧（Vs）とゲート電圧（Vg）はどちらも0Vで、ドレイン電圧（Vd）
は1Vに設定した。そして、Φbodyを0V固定しておくことで、Tr1のボディ領域の浮遊状態を
維持した。続いて電荷排出動作を実施するために、Vsを10nsの期間だけ-0.5Vに引き下
げた。最適な引き下げレベルは５．７節で議論するが、過度の引き下げを行うとTr1がバイ
ポーラ動作をして、引き下げ期間中Tr1に流れる電流が増えてしまうので十分注意が必要
- 118 -
である。
図5-25に電荷排出動作を行った場合のアナログバッファからの出力結果を示す。この図
から、ソース線電圧のマイナス方向への引き下げにより、浮遊ボディにたまっていた多数キ
ャリア（NMOSトランジスタの場合は正孔）がソース領域に排出されて、10nsの短時間でボ
ディの電位が0.46V低下したことがわかった。また、その後にVsを0Vに戻しても、その場合
ボディとの電位関係が逆転してソースとボディの間のpn接合電圧が逆方向になるので、ボ
ディへの電荷の流入は起こらず、その結果ボディ電位は下がったままの値を維持できるこ
とがわかった。10nsという引き抜き時間に関しては、その期間はトランジスタのゲート−ソー
ス間電圧Vgsが＋0.5Vとなってトランジスタのリーク電流が増えるため、必要以上に長くしな
いことが求められる。
0.0
Voltage (V)
Vs -0.2
Body
-0.4
-0.6
0
5
10
15
20
Time (ns)
図 5-25 電荷排出動作時のボディ電位測定結果
次にボディ電位が低い状態のまま維持されて、その電位が時間とともに上昇してくる様
子（ボディ電位上昇効果）を実測した。このボディ電位上昇によって、電荷排出動作は一
定期間ごとに定期的に実行する必要がある。ここでも図5-24のテストデバイスを使って測
定を行った。今回は、Vg=Vs=0V、Vd=1Vの状態で測定を実施した。またボディの初期電
位（-0.5V）はVbodyノードからφbodyゲートを介して印加した。この電位関係では、ドレイン
側pn接合部からボディに向かって正孔が流入される。この状態から一定間隔ごとにアナロ
グバッファ出力をモニタしてプロットしたのが図5-26である。ドレイン−ボディ間の接合部で
- 119 -
発生した正孔がボディ領域に注入されることにより、ボディ電位は約1秒で上昇し始めるこ
とがわかった。これはすなわち、ボディ電位を低くして実効的なしきい値が上がった（リーク
の少ない）状態が、1秒程度で比較的しきい値の低い（リークの多い）状態に戻ってしまうこ
とを意味する。それゆえ電荷排出動作は1秒ごとに実施をする必要がある。この電荷排出
動作を継続して実施することで、ボディの電位は低い、すなわちしきい値が高い状態を維
持でき、トランジスタのリーク電流をしっかり抑えることができる。
Body Potential (V)
0.2
0.0
-0.2
-0.4
-0.6
10
-8
10
-6
10
-4
10
-2
10
0
10
2
Time (s)
図 5-26 電荷排出後のボディ電位測定結果
５．７ ダイナミック浮遊ボディ制御回路
ここまではNMOSトランジスタに対して解析を行い、ボディ浮遊効果の検証をしてきたが、
これらの効果はPMOSトランジスタでもまったく同様に生じるものである。本節では、スタンバ
イ時の各CMOSゲートの入力状態に応じて、NMOSまたはPMOSトランジスタのいずれか一
方に電荷排出手段を適用できるダイナミック浮遊ボディ制御回路を提案し、実際に電荷排
出動作を実施して低消費電力化の効果を考察する。そして、電荷排出動作のための最適
な電圧条件を調査する。
- 120 -
５．７．１ ボディ浮遊インバータチェインを用いた低消費電力化の検証
図5-27に、ダイナミック浮遊ボディ制御回路を用いた100段のインバータチェインを示す。
このインバータチェインはソース電圧切替型のボディ浮遊CMOSで構成されており、通常
はVccもVbccも1Vの電源電圧で駆動されている。またVssとVbssは通常時0Vである。Vccと
Vbccは一段おきにPMOSソースに、VssとVbssは一段置きにNMOSソースに接続される。そ
してVbccとVbssは、切替信号SIGのレベルに応じて別の電源パッドに接続が切り替わり、
十分な駆動力を持ったスイッチングトランジスタ経由で速やかに異なる電圧を供給できるよ
うになっている。電荷排出動作中は、VbccとVbssはそれぞれ1.0V+V 1 、-V1 と電位設定さ
れる。この電圧V1 がボディ電位を引き下げる（PMOSの場合、引き上げる）ためのものとなる。
電荷排出動作は、前節の測定結果に基づいて1秒ごとに実施し、電荷排出期間は10nsに
設定した。
switching transistors
1V+V 1
Vbcc 1V / 1V+V 1
power line for body control
Vcc 1V
1V
SIG
Wp=200µm
Wp=200
um
Standby
'L'
'H'
'L'
'H'
Wn=100µm
Wn=100
um
Vss 0V
0V
Vbss 0V / -V1
ground line for body control
switching transistors
-V1
図 5-27 ダイナミック浮遊ボディ制御回路を用いた 100 段のインバータチェイン
図5-28にその測定結果を示す。電荷排出用電圧V1を変化させて、そのときのリーク電流
をモニタした。図には3つの電流をプロットしている。Ileakは電荷排出が終わった後に定常
的に流れるリーク電流であり、Isoは電荷排出期間（10ns）に流れるダイナミックな電流（図
- 121 -
では電流値を電荷排出間隔の1秒で平均化して示している）である。そして、Ioffが両者を
加えたもので、これがダイナミック浮遊ボディ制御回路としての実質的なスタンバイ電流と
いうことになる。またV 1=0Vのプロットは、電荷排出動作を行わなかった場合に相当しており、
この実験結果から、V1=0.6Vのときにダイナミック浮遊ボディ制御回路はもっとも低消費動
作となり、何もしなかった場合の1/50にまで低消費動作を実現できることがわかった。
Leakage Current (A)
10
10
-6
-8
Ioff
10
-10
Ioff
Ileak
10
-12
10
-14
0.0
Iso
0.2
0.4
0.6
0.8
V1 (V)
図 5-28 スタンバイ電流特性
５．７．２ 高速自動復帰動作
従来の一連のソース電圧切替方式 22,23,26) では、スタンバイモードからの復帰に、余計な
復帰時間を要していた。ソース電圧を定常的に異なる値に設定しているため、そこからの
回復にはソース線を充電（放電）する時間が必要となっていた。それに対して、このダイナミ
ック浮遊ボディ制御回路ではスタンバイモードからの回復時間をまったく必要とせずに、瞬
時に通常のアクティブモードに復帰することができる。このことを確かめるためにはテストデ
バイスで実験するのが最適であるが、アクティブモードに復帰する時のボディ電位の挙動
が非常に高速であったため、その電圧値をアナログバッファ経由でモニタすることは困難
であった。このためデバイスシミュレーションを実施して、アクティブモード復帰時のボディ
の 挙 動 を 確 認 し た 。 図 5-29 に そ の結 果 を 示 す 。 シ ミ ュ レ ー シ ョ ン に 用 い た モ デ ル は 、
- 122 -
L=0.5µm、W=10µmで実施した。その他の条件は５．６節の表5-2に合わせている。このシミ
ュレーションではV1=-0.5Vに設定したときの電荷排出動作後のボディ電位-0.46Vを初期
値とした。時刻t=0.02nsからt=0.1nsの期間にゲート電圧を0Vから1Vまで引き上げたところ、
ゲートカップリングによって速やかにボディ電位が上昇し0.18Vで一定値に落ち着いた。ま
たこの状態から、時刻t=0.3nsからt=0.38nsの期間にゲート電圧を1Vから0Vまで引き下げる
と、ボディの電位は0V付近になり低Vth状態に回復した。ゲートを振幅させる前後でボディ
電位の状態が異なるのは、ボディへのカップリングの量がトランジスタのチャネル状態に依
存するためと思われる。すなわちチャネルが形成されるとゲート容量の対極はチャネル層と
なり、浮遊ボディに対するカップリングは生じなくなる。高Vth状態からの引き上げ（t=0.2ns
からt=0.1nsの期間）では高Vth状態のためチャネルが形成されにくく、ゲートからのカップリ
ングを受けやすい。反対にボディ電位が上昇した低Vth状態からの引き下げ（t=0.3nsから
t=0.38nsの期間）では、チャネルが形成されやすくなっていてカップリングの影響が少ない
ものと考えられる。
2.0
Vg (V) Node Voltage (V)
Vbody (V) 1.0
0.0
-1.0
0.0
0.1
0.2
0.3
0.4
0.5
Time (ns)
図 5-29 自動復帰動作のシミュレーション波形
こうした復帰動作は特別な復帰作業を行わなかったとしても、通常のCMOS動作の中で
入力論理が反転するときに、自動的に実施していることになる。その場合を自動復帰動作
（auto-recovery operation）と呼ぶこととするが、自動復帰動作時にはトランジスタのIdは、
復帰直後であったとしても通常の94%を維持できることがわかった。（もし正規動作時に完
- 123 -
全に100%までIdを回復させたいときには、あらかじめ一度だけ、ダミーでアクティブ信号を
入力しておくとよい。）
最後に図5-30にダイナミック浮遊ボディ制御回路のタイミング図を示す。
active
active
standby
1V+V 1
1V
power
line
local Vcc
sweep-out operation
local Vss
0V
-V1
10 ns
Vg
(n-ch.)
Vbody
(n-ch.)
1s
normal operation
(auto-recovery)
body potential increasing
0V
t
-V1
high-speed (low-Vth)
low-power (high-Vth)
図 5-30 ダイナミック浮遊ボディ制御回路のタイミング図
５．７．３ レイアウトパターン
図5-31では、ダイナミック浮遊ボディ制御回路で用いる論理ゲートのレイアウトイメージを
示す。バルクMT-CMOSの場合 22) とSOI VT-CMOS26) 構成、そして今回提案した手法の場
合をそれぞれ示した。バルク構成のMT-CMOSの場合（図5-30(a)）、NchトランジスタとPch
トランジスタの間にウェル境界が必要となるため、比較的大きな面積が必要となってしまう。
100Kゲートに換算すると81.2mm2 になる。次にSOI構造を採用したVT-CMOSの場合（図
5-30(b)）、ボディ固定用の領域が必要となるが、バルクと違ってウェル間の分離領域は不
要となるため、同じゲート規模を想定した場合の面積は78.5mm 2 に低減できる。さらに今回
提案するボディ浮遊トランジスタを用いた制御方式の場合（図5-30(c)）、ボディ固定領域も
不要となり、面積は64.2mm2 （バルクの79%、MT-CMOSの82%）ですむ。また本方式の場合、
バルクと同様の手法でレイアウトおよびその検証を行うことができるため、バルクでの設計
EDAツール類をそのまま流用できる利点もある。
- 124 -
(81.2mm2/100K gates)
(78.5mm2)
(64.2mm2)
(a) bulk scheme
(b)SOI VT-CMOS
(c) this work
図 5-30 各種しきい値可変論理のレイアウト図
５．８ まとめ
本章では、今後の低消費、高速LSIに有望と言われるSOIデバイスをDRAMメモリセルとし
て用いた場合、データ保持特性に対してどのように悪影響を及ぼすか明確にするとともに、
その特性の劣化を低減できる方法を提案した。また、SOIデバイスをロジックに適用した場
合に、高速アクティブ状態と低消費スタンバイ状態を両立できる手法を提案し、その効果
を検証した。
1) ボディ浮遊効果に起因したSOI-DRAMの特性劣化のメカニズムを分析し、3つのモデ
ルに成分分けした。
2) その中で懸念されたビット線スイングに対する容量結合や正孔の再配置の影響は少な
- 125 -
いことがわかった。
3) SOI-DRAMセルの特性を劣化させるのに支配的な要因として、ボディ電位がトランジス
タのpn接合リークによって時間とともに上昇する、ボディ電位上昇効果が大きく影響し
ていることがわかった。
4) メモリセルにHデータが記憶されているときに、ビット線電位がLレベルになった場合が
ボディ電位上昇効果の影響が大きいことがわかった。
5) その場合のダイナミックなデータ保持時間は、バルクと同等の200秒（室温）程度にしか
ならないことをデバイスシミュレーションから見積もった。
6) BSG（Boosted Sense Ground）構成を用いてボディ電位上昇効果に対するマージンを
大きくし、また接合リーク電流を10 -18A/µmまで抑えることができれば、ダイナミックなデ
ータ保持時間は室温で520秒を達成できることがわかった。
7) その結果、セルフリフレッシュ電流にするとバルクの296µAに対して、137µAに低減する
ことができ、54%のデータ保持電流低減効果を持つことがわかった。
8) テストデバイスの試作によって、上記一連のデバイスシミュレーション結果の妥当性を
確認することができた。
9) ボディ浮遊効果をロジックに応用し、スタンバイ状態でボディ電荷を定期的に引き抜く
電荷排出動作を提案した。
10) 試作したリング発振器を用いた実測結果から、ボディ固定トランジスタの発振周波数
7.6MHzに対して、ボディ浮遊トランジスタの発振周波数は8.4MHzが得られることがわ
かり、ボディ浮遊トランジスタの優位性を確認することができた。
11) ボディ浮 遊 トランジスタを用 いた場 合 、ソース電 位 を0.5V下 げた電 荷 排 出 動 作 後 、
10ns以内でボディ電位が0.46V低下し、トランジスタが速やかにスタンバイ状態（低リー
ク状態）になることを確認した。
12) また低リーク状態になったトランジスタは、ボディ電位上昇効果により約1秒でその効果
が失われることがわかった。
13) このため、電荷排出動作は1秒ごとに実施する必要があることがわかった。
14) こうした一連の結果を得て、SOI-CMOSのダイナミック浮遊ボディ制御回路を提案し
た。
15) 実デバイスでの評価の結果、ダイナミック浮遊ボディ制御回路によって、スタンバイ電
力を従来の1/50にまで低減できることを確認した。
16) スタンバイ状態からの復帰は特別な作業を必要とせず、復帰後最初の動作時でも、通
常動作時の94%の駆動能力を得られることを確かめた。
- 126 -
17) ダ イ ナ ミ ッ ク 浮 遊 ボ デ ィ 制 御 回 路 の た め の レ イ ア ウ ト 面 積 は 、 従 来 の バ ル ク で の
MT-CMOS方式に対して79%で済むことを確認した。
上記の結果により、DRAMメモリセルのデータ保持特性に大きな問題を発生させるボディ
浮遊効果を解析し、その対策を提案することでDRAMのSOIデバイス化に向けて大きく貢
献した。また、SOI-CMOS回路の高速動作／低消費電力化へも貢献した。
- 127 -
第５章参考文献
1) J. P. Colinge, Silicon-on-insulator technology: Materials to VLSI, Kluwer, Norwell, MA, 1991.
2) Y. Yamaguchi, J. Takahashi, T. Yamaguchi, T. Wada, T. Iwamatsu, H. O. Joachin, Y. Inoue, T. Nishimura,
and N. Tsubouchi, Low-voltage operation of a high-resistivity load SOI SRAM cell by reduced
back-gate-bias effect, IEICE Trans. Electron., vol. E78-C, no. 7, pp. 812-817, Jul. 1995.
3) K. Suma, T. Tsuruda, H. Hidaka, T. Eimori, T. Oashi, Y. Yamaguchi, T. Iwamatsu, M. Hirose, F.
Morishita, K. Arimoto, K. Fujishima, Y. Inoue, T. Nishimura, and T. Yoshihara, An SOI-DRAM with
wide operating voltage range by CMOS/SIMOX technology, IEEE J. Solid-State Circuits, vol. 29, No. 11,
pp. 1323-1329, Nov. 1994.
4) H. S. Kim, S. B. Lee, D. U. Choi, J. H. Shim, K. C. Lee, K. P. Lee, K. N. Kim, and J. W. Park, A high
performance 16M DRAM on a thin film SOI, Symp. VLSI Technology Dig. Tech. Papers, pp. 143-144,
Jun. 1995.
5) H. S. Kim, D. U. Choi, S. H. Lee, S. K. Lee, J. K. Park, K. N. Kim, and J. W. Park, Data retention times
in SOI-DRAMs, Symp. VLSI Technology Dig. Tech. Papers, pp. 126-127,Jun. 1996.
6) K. Shimomura, H. Shimano, F. Okuda, N. Sakashita, T. Oashi, Y. Yamaguchi, T. Eimori, M. Inuishi, K.
Arimoto, S. Maegawa, Y. Inoue, T. Nishimura, S. Komori, K. Kyuma, A. Yasuoka, and H. Abe, A 1V
46ns 16Mb SOI-DRAM with body control technique, in ISSCC Dig. Tech. Papers, pp. 68-69, Feb. 1997.
7) K. Shimomura, H. Shimano, N. Sakashita, F. Okuda, T. Oashi, Y. Yamaguchi, T. Eimori, M. Inuishi, K.
Arimoto, S. Maegawa, Y. Inoue, S. Komori, and K. Kyuma, A 1-V 46-ns 16-Mb SOI-DRAM with body
control technique, IEEE J. Solid-State Circuits, vol. 32, No. 11, pp. 1712-1797, Nov. 1997.
8) J. W. Park, Y. G. Kim, I. K. Kim, K. C. Park, K. C. Lee, and T. S. Jung, Performance characteristics of
SOI DRAM for low-power application, in ISSCC Dig. Tech. Papers, pp. 434-435, Feb. 1999.
9) J. W. Park, Y. G. Kim, I. K. Kim, K. C. Park, K. C. Lee, and T. S. Jung, Performance characteristics of
SOI DRAM for low-power application, IEEE J. Solid-State Circuits, vol. 34, No. 12, pp. 1446-1453, Dec.
1999.
10) K. Izumi, M. Doken and H. Ariyoshi, CMOS devices fabricated on buried SiO2 layers formed by oxygen
implantation into silicon, Electron Lett., vol. 14, no. 18, pp 593-594, 1978.
11) T. Eimori, T. Oashi, H. Kimura, Y. Yamaguchi, T. Iwamatsu, T. Tsuruda, K. Suma, H. Hidaka, Y. Inoue,
T. Nishimura, S. Satoh, and H. Miyoshi, ULSI DRAM/SIMOX with stacked capacitor cells for
low-voltage operation, in IEDM Tech. Dig., pp. 45-48, Dec. 1993.
12) T. Nishihara, H. Moriya, N. Ikeda, H. Aozawa, and Y. Miyazawa, Data retention in ultra-thin-film-SOI
DRAM with buried capacitor cell, Symp. VLSI Technology Dig. Tech. Papers, pp. 39-40, Jun. 1994.
- 128 -
13) T. Tanigawa, A. Yoshino, H. Koga, and S. Ohya, Enhancement of data retention time for giga-bit
DRAMs using SIMOX technology, Symp. VLSI Technology Dig. Tech. Papers, pp. 37-38, Jun. 1994.
14) F. Morishita, K. Suma, M. Hirose, T. Tsuruda, Y. Yamaguchi, T. Eimori, T. Oashi, K. Arimoto, Y. Inoue,
and T. Nishimura, Leakage mechanism due to floating body and countermeasure on dynamic retention
mode of SOI-DRAM, Symp. VLSI Technology Dig. Tech. Papers, pp. 141-142, Jun. 1995.
15) F. Morishita, Y. Yamaguchi, T. Eimori, T. Oashi, K. Arimoto, Y. Inoue, T. Nishimura, and M. Yamada,
Analysis and optimization of floating body cell operation for high-speed SOI-DRAM, IEICE Trans.
Electron., vol. E82-C, No. 3, pp. 544-552, Mar. 1999.
16) H. Gotou, Y. Arimoto, M. Ozeki, and K. Imaoka, A soft eror rate of 64K SOI-DRAM, in IEDM Tech.
Dig., pp. 870-871, 1987.
17) S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto, A long data retention
SOI-DRAM with the body refresh function, Symp. VLSI Circuits Dig. Tech. Papers, pp. 198-199, Jun.
1996.
18) S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto, A long data retention SOI
DRAM with the body refresh function, IEICE Trans. Electron., Vol. E80-C, No.7, pp. 899-904, Jul.
1997.
19) M. Asakura, T. Ooishi, M. Tsukude, S. Tomishima, T. Eimori, H. Hidaka, Y. Ohno, K. Arimoto, K.
Fujishima, T. Nishimura, and T. Yoshihara, An experimental 256-Mb DRAM with boosted sense-ground
scheme, IEEE J. Solid-State Circuits, vol. 29, No. 11, pp. 1303-1308, Nov. 1994.
20) F. Morishita, M. Tsukude, and K. Arimoto, Dynamic floating body control SOI CMOS for power
managed multimedia ULSIs, in Proc. IEEE Custom Integrated Circuits Conf., pp.263-266, May 1997.
21) F. Morishita, K. Arimoto, K. Fujishima, H. Ozaki, and T. Yoshihara, Dynamic floating body control SOI
CMOS for power managed multimedia ULSIs, IEICE Trans. Electron., Vol.E84-C No.2, pp. 253-259,
Feb. 2001.
22) S. Mutoh, T. Douseki, Y. Matsuya, T. Aoki, S. Shigematsu, and J. Yamada, 1-V power supply
high-speed digital circuit technology with multithreshold-voltage CMOS, IEEE J. Solid-State Circuits,
vol. 30, No. 8, pp. 847-854, Aug. 1995.
23) F. Assaderaghi, A dynamic threshold voltage MOSFET (DTMOS) for ultra-low voltage operation, in
IEDM Tech. Dig., pp. 809-812, 1994.
24) Y. Omura and K. Izumi, Simplified analysis of body-contact effect for MOSFET/SOI, IEEE Trans.
Electron Devices, vol. 35, no. 8, pp. 1391-1399, 1988.
25) M. Patel, P. Ratnam and C. A. T. Salama, A novel body contact for SIMOX based SOI MOSFETs,
- 129 -
Solid-State Electronics, vol. 34, no. 10, pp. 1071-1078, Oct. 1991.
26) T. Kachi, T. Kaga, S. Wakahara and D. Hisamoto, Variable threshold-voltage SOI CMOSFETs
with implanted back-gate electrodes for power-managed low-power and high-speed sub-1V ULSIs,
Symp. VLSI Technology Dig. Tech. Papers, pp. 124-125, Jun. 1996.
- 130 -
第６章 結 論
６．１ 総 括
本論文では、システムLSI向け混載DRAMの高性能化と超低消費電力化に関して求めら
れる要求のうち、
1) システムの高機能化の要求からくる高速動作化
2) モバイル向け用途の要求からくる超低消費電力化
3) 微細化に伴って増大する素子間ばらつきの低減
4) 新機能デバイス化
を目的として提案、開発を行った回路技術について、第２章から第５章にわたって詳細を
述べた。本章では本研究で得られた結果を総括する。
第２章 では、混載DRAMの高速動作／低消費電力化技術として、メモリセル周りのプロ
セス、アレイ構成の最適化による高速化技術、アレイ制御信号タイミングの高精度化による
高速化技術、データ保持モード時の低電圧化／低消費電力化技術を提案し、
1) MIMキャパシタの採用、メモリアレイ内CoSi 2 化により、目標としたコンタクト抵抗<1kΩ、
メモリセルのId>60µAを達成し、さらにはワード線抵抗を従来の1/30に低減できたこと
で、250MHzランダムサイクル動作実現の目処を得た。
2) 250MHz動作実現のため最適なメモリアレイ構成を提案し、I/Oコモン方式、64cell/BL
分割、ワード線集中駆動方式、センスアンプサイズの最適化により、アレイの高速動作
化に貢献した。
3) アレイの制御タイミングを安定化するための自己補正型タイミング制御（STC）回路を提
案した。
4) STC回路を用いて、従来のRC遅延回路のばらつき36%を、STC回路のジッタに相当す
る5.9%にまで抑えられることを確認した。
5) STC回路を用いることで、システムに複数のコアが配置された場合でも、チップに一つ
の発生回路から正確なタイミング信号を配信でき、チップレベルでの高精度化、小面
積化が実現できた。
6) 大規模メモリにおけるタイミング信号の長距離転送手法として、ネガティブエッジ転送
（NET）回路を提案した。
7) NET回路を用いて、コア内のいかなる場所に対しても、信号間のタイミングずれを大幅
に低減できる目処を得た。
- 131 -
8) STC回路とNET回路の組み合わせによりタイミングの高精度化を実現でき、16Mb級の
モデルにおいても余計なタイミングマージンを必要とすることなく、ほぼアレイ動作の限
界能力に近い250MHｚでのランダムサイクル動作の実現を回路シミュレーションで確認
できた。
9) データ保持時に不必要ブロックの電源をカットし、アレイを低電圧動作させるパワーダ
ウンデータ保持（PDDR）モードを提案した。
10) PDDRモード時（外部クロック停止時）の安定タイミング発生を実現するためのレベル補
償回路（LC回路）と、内部電圧を安定して発生させるためのオンチップレギュレータ回
路も、あわせて提案した。
11) PDDRモード時の0.8V動作においても、安定した内部電圧の供給が可能であるととも
に、LC回路、STC回路、NET回路による内部タイミングの安定化を実現でき、その結果、
外部クロックが印加されていなくても、200MHzの高速動作が可能であることを確認し
た。
12) PDDRモードを用いることで、従来の高性能プロセスを用いたデータ保持電力1.36mW
を77µWにまで、約94%低減できる目処を得た。
13) PDDRモード時からの復帰時間は4µsの高速復帰が可能であることを確認した。
14) 低電圧動作が可能なレギュレータとして、レベルシフト型シリーズレギュレータを提案し
た。
15) 外部電圧1.25Vから内部電圧1.2Vを発生する場合、シミュレーション結果より従来型に
対して2.5倍の駆動能力を得られることがわかった。
16) また、同 じ駆 動 能 力 を得 る場 合 は、レベルシフト型 の1.25Vに対 して、従 来 型 では
1.34Vの外部電圧が必要であり90mVの低電圧動作が可能であることがわかった。
17) 過渡解析シミュレーションの結果、低電圧下においても致命的な応答性の劣化はない
ことがわかった。
18) 90nm低消費プロセスを用いて試作チップを作成し、上記シミュレーション結果の妥当
性を確認できた。
19) 実デバイスでは、外部電圧1.5Vから内部電圧1.2Vを生成する場合でも、従来型の駆
動能力11.7mA（ΔV=60mV許容）に対して、レベルシフト型では18mAの駆動能力を得
ることができた。
20) また同じ駆動能力でよいならば、レベルシフト型は従来型に対して小面積実装にも貢
献できることが確かめられた。
- 132 -
第３章 では、センスアンプ下限特性を素子ばらつきやアレイノイズの観点から近似式化し、
実測結果によく合う下限動作モデルを構築することができた。そして回路的解決策として、
新しいセンスアンプ周りの構成を提案し、
1) アレイノイズの解析を行い、センスアンプの動作下限を半経験的な手法で定式化した
モデルを提案した。
2) さまざまな回路構成、プロセスの実デバイスを用いて、上記モデリングが実測結果とよ
く合うことを確認した。
3) ビット線ツイストの効果をセンスアンプ下限動作の観点から検証し、実測とモデルの両
方の結果から、ツイストの有無によって0.25Vの下限特性の差が生じることを確かめ、
低電圧動作の観点からもビット線ツイストが非常に重要であることを確認した。
4) センスアンプ動作下限にはメモリセル容量とビット線容量の比率が影響し、第２章で最
適化した0.13µm混載DRAM（64cell/BL構成）では、素子ばらつきも含めた下限特性を
考慮すると、7.6fF以上のメモリセル容量が必要であることがわかった。
5) 実デバイスを用いたセンスアンプサイズの比較を行い、現状のセンスアンプ構成の場
合、しきい値ばらつきをσ(VthSA)=8mV程度に抑える必要があることがわかった。
6) 90nm世代では、現状のセンスアンプ回路構成ではVddl下限が1.2V以上となり、回路
シミュレーションで動作できたとしても、大規模アレイを構築すると不良ビットが生じてし
まうことが、モデリングにより予測できた。
7) 上記結果を受け、90nm混載DRAMに適したノイズキャンセル型の新規センスアンプ回
路構成を提案した。
8) 新規センスアンプ構成では、Cs=5ｆFであっても、Vddl下限0.83Vまで動作可能である
ことをモデリング結果から確認した。
第４章 では、0.13µmロジックベース混載DRAMプロセスを用い、高性能化、低消費電力
化技術を取り入れて試作したモバイル機器向け16Mb混載DRAMマクロを試作し、
1) CoSi2 ワード線の採用、MIMキャパシタの採用によるアレイの高速動作、安定動作を実
測結果から確認できた。
2) 自己補正型タイミング制御（STC）回路の採用により、アレイ信号を制御するための遅
延回路のばらつきを従来の36％から3.8％にまで低減できた。
3) ネガティブエッジ転送（NET）回路の採用により、電圧低下に伴う信号のなまりを一定
に保つことができ、0.6Vの低電圧動作を実現できた。またパワーダウンデータ保持モ
ードに必要な0.8Vのアレイ電圧に対しては、200MHzの高速動作を実現した。
- 133 -
4) MIMキャパシタや新規高速化技術の使用により、低消費電力プロセスであっても1.2V
動作312MHzの高速ランダムサイクル動作を実現した。
5) パワーダウンデータ保持（PDDR）モードの採用により、16Mbの容量において73µWの
超低消データ保持電力を実現することができた。これはPDDRモードを用いなかった高
性能プロセスデバイスに対して95%の電力低減効果を持つ。
6) MIMキャパシタを用いた16Mbレベルの混載DRAMにおいて、80℃のデータ保持特性
として、通常時70ms、PDDRモード時50msを実現し、良好なリフレッシュ特性であること
を確認した。
7) STC回路送信部をチップ内に搭載されたすべてのメモリコアに対して共用することで、
各メモリ安定したタイミング供給を行うことができるとともに、チップレベルでの小面積化
に貢献した。
8) BLツイスト方式の採用により、アレイノイズを大きく低減でき、0.6Vの低電圧アレイ動作
に貢献した。
9) 新規Vbb検知回路、VDC型1/2Vdd回路の採用により、内部電圧揺らぎに起因した特
性の劣化をなくし、高速かつ安定動作化に貢献した。
10) フレキシブル冗長、コラムシフト冗長の採用により、アクセス時間と冗長救済効率を損
なうことなく、冗長メモリ部の領域を最小にでき、マクロサイズの小面積化に貢献した。
第５章 では、今後の低消費、高速LSIに有望と言われるSOIデバイスが、DRAMメモリセル
に対してはどのように悪影響を及ぼすか明確にし、その回路的解決策として、新しい動作
手法と回路技術を提案し、
1) ボディ浮遊効果に起因したSOI-DRAMの特性劣化のメカニズムを分析し、3つのモデ
ルに成分分けした。
2) その中で懸念されたビット線スイングに対する容量結合や正孔の再配置の影響は少な
いことがわかった。
3) SOI-DRAMセルの特性を劣化させるのに支配的な要因として、ボディ電位がトランジス
タのpn接合リークによって時間とともに上昇する、ボディ電位上昇効果が大きく影響し
ていることがわかった。
4) メモリセルにHデータが記憶されているときに、ビット線電位がLレベルになった場合が
ボディ電位上昇効果の影響が大きいことがわかった。
5) その場合のダイナミックなデータ保持時間は、バルクと同等の200秒（室温）程度にしか
ならないことをデバイスシミュレーションから見積もった。
- 134 -
6) BSG（Boosted Sense Ground）構成を用いてボディ電位上昇効果に対するマージンを
大きくし、また接合リーク電流を10 -18A/µmまで抑えることができれば、ダイナミックなデ
ータ保持時間は室温で520秒を達成できることがわかった。
7) その結果、セルフリフレッシュ電流にするとバルクの296µAに対して、137µAに低減する
ことができ、54%のデータ保持電流低減効果を持つことがわかった。
8) テストデバイスの試作によって、上記一連のデバイスシミュレーション結果の妥当性を
確認することができた。
9) ボディ浮遊効果をロジックに応用し、スタンバイ状態でボディ電荷を定期的に引き抜く
電荷排出動作を提案した。
10) 試作したリング発振器を用いた実測結果から、ボディ固定トランジスタの発振周波数
7.6MHzに対して、ボディ浮遊トランジスタの発振周波数は8.4MHzが得られることがわ
かり、ボディ浮遊トランジスタの優位性を確認することができた。
11) ボディ浮 遊 トランジスタを用 いた場 合 、ソース電 位 を0.5V下 げた電 荷 排 出 動 作 後 、
10ns以内でボディ電位が0.46V低下し、トランジスタが速やかにスタンバイ状態（低リー
ク状態）になることを確認した。
12) また低リーク状態になったトランジスタは、ボディ電位上昇効果により約1秒でその効果
が失われることがわかった。
13) このため、電荷排出動作は1秒ごとに実施する必要があることがわかった。
14) こうした一連の結果を得て、SOI-CMOSのダイナミック浮遊ボディ制御回路を提案し
た。
15) 実デバイスでの評価の結果、ダイナミック浮遊ボディ制御回路によって、スタンバイ電
力を従来の1/50にまで低減できることを確認した。
16) スタンバイ状態からの復帰は特別な作業を必要とせず、復帰後最初の動作時でも、通
常動作時の94%の駆動能力を得られることを確かめた。
17) ダ イ ナ ミ ッ ク 浮 遊 ボ デ ィ 制 御 回 路 の た め の レ イ ア ウ ト 面 積 は 、 従 来 の バ ル ク で の
MT-CMOS方式に対して79%で済むことを確認した。
これらのシステムLSI向け混載DRAMの研究成果は、本研究における工学的応用の効果
を実デバイスにおいて実証された。また、さらに、混載DRAMやシステムLSIの発展にむけ
て、大きく貢献をすると確信している。
- 135 -
６．２ 今後の展望
西暦2005年の現在、LSIの進化はとどまるところを知らず、暮らしのありとあらゆる場面で
コンピュータを利用できるような社会（ユビキタス社会）が実現しようとしている。それは 誰
でも、いつでも、どこでも 情報が得られる社会であり、通信／ネットワークがその中核にあ
る。ネットワークは高速化の要求が強く、今後ますます高速、高性能なメモリの要求が高ま
っていくものと思われる。また、ユビキタス社会は、モバイル機器によるネットワーク社会と共
通する部分も多く、携帯電話、PDAなどさらなる低消費電力化、低電圧化も重要な課題と
なる。そして今後はシステムLSIメモリにおいても、そうした用途ごとの差別化が一層進んで
いくと思われる。実際、本論文で研究題材として報告してきた混載DRAMも、従来の画像
処理アプリケーションからくる高速大容量のバッファメモリ用途 1-5) 、超高速ネットワーク用途
6-10)
、そしてモバイル向け超低消費電力用途 11-16) に、それぞれ独立に進化を始めている。
こうしたアプリケーションオリエントな進化により、時に新材料や新構造デバイスを取り入れ
ながら、システムの機能を最大限に生かせる差別化がなされていくであろう。
特に低消費電力化に関しては、トランジスタ開発がディープサブミクロン時代を迎え、設
計ルールが90nm、65nm、45nmと進化するに連れて、チャネルリーク電流やゲートリーク電
流擾が無視できない領域に入り込んできている。微細化されたトランジスタのこうした物理
現象をトランジスタパラメータにどう取り込むかが問題となり、近年では、ゲートリークモデル
等を新規に盛り込んだパラメータモデル（BSIMレベル4 17） ）が主流となってきた。そして、こ
うしたモデルを用いて、SRAMの低消費化に成功した報告もなされてきている 18,19)。また、電
源電圧に占めるトランジスタのしきい値の割合が増加していく中で、今後は、回路設計エ
ンジニアが、物理現象を十分理解した上で回路設計を行い、またそうした現象に対する新
回路方式 20-22)の提案が必須となってくる。
微細化に関しては、素子ばらつきの問題も顕在化してきている。特に多数のメモリセルや
センスアンプを持つSRAMやDRAMでは深刻な問題となってきており、SRAMセルの動作マ
ージン向上 23,24) やDRAMセンスアンプの安定動作化 16,25) を目指した研究報告も出始めて
いる。ばらつきを低減するためには、もちろんプロセスばらつきを受けにくい素子サイズ／
アレイ構成の選定が重要であるが、それでもなお生じる不良は動作マージン不足が原因
であるため、外因ノイズの影響も考えると確実に発生するわけではなく、今後は本格的に
ECC（Error Correcting Code）による不良セルの救済等も考えていかなければならない。
さらに、今後期待されるメモリとして、FeRAM（Ferro-electrical RAM） 26-28) は、低消費電
力で追加書き換えができる不揮発性メモリとして、ICカードや認証系への応用が検討され
て い る 。 た だ し 書 き 換 え に 伴 う デ バ イ ス の 劣 化 問 題 を 解 決 す る 必 要 が あ る 。 MRAM
- 136 -
（Magnetic RAM） 29-32)は、書き換えおよびリテンションに制限がなく長期安定性が期待でき
ることから、高信頼を要求される自動車分野での応用が検討されている。しかし、まだ開発
段階にあり、ライト時の電流スケーリングや熱擾乱、磁場ディスターブなど解決すべき課題
が多い。PTM33) はメモリセルサイズのスケーリングが期待されるため、フラッシュメモリ置き換
えからDRAM置き換えまで考えられるが、デバイスの安定性、ディスターブの問題、耐熱性
などが大きな障壁となっており、その将来性は不透明である。
またSOIデバイスでも、SOIウェハの値段が下がり普及し始めたことを受けて、システムLSI
の開発事例 34) やメモリ素子の研究 35,36) が報告され始めてきた。特にキャパシタを用いない
1TRAM35) やTTRAM（Twin-Transistor RAM） 36) の報告などでは、ディスターブ特性やばら
つき対策の課題が残るものの、今後の大規模メモリとして期待がかかる。
- 137 -
第６章参考文献
1) N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F. Igaue, K.
Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H. Ozaki, An embedded
DRAM hybrid macro with auto signal management and enhanced-on-chip tester, in ISSCC Dig. Tech.
Papers, pp.388-389, Feb. 2001.
2) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J. Ootani, M.
Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y. Okumura, K. Arimoto, S.
Wake, and H. Ozaki, A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D
graphic controller, in ISSCC Dig. Tech. Papers, pp. 374-375, Feb. 2000.
3) S. Tomishima, T. Tsuji, T. Kawasaki, M. Ishikawa, T. Inokuchi, H. Kato, H. Tanizaki, W. Abe, A.
Shibayama, Y. Fukushima, M. Niiro, M. Maruta, T. Uchikoba, M. Senoh, S. Sakamoto, T. Ooishi, H.
Kikukawa, H. Hidaka, and K. Takahashi, A 1.0V 230MHz column access embedded DRAM for portable
MPEG applications, IEEE J. Solid-State Circuits, vol. 36, No. 11, pp. 1728-1737, Nov. 2001.
4) S. Kumaki, H. Takata, Y. Ajioka, T. Ooishi, K. Ishihara, A. Hanami, T. Tsuji, Y. Kanehira, T. Watanabe,
C. Morishima, T. Yoshizawa, H. Sato, S. I. Hattori, A. Koshio, K. Tsukamoto and T. Matsumura, A
99-mm2, 0.7-W, single-chip MPEG-2 422@ML video, audio and system encoder with a 64Mb embedded
DRAM macro for portable 422P@HL encoder system, in Proc. IEEE Custom Integrated Circuits Conf.,
pp. 425-428, May 2001.
5) T. Nishikawa, M. Takahashi, M. Hamada, T. Takayanagi, H. Arakida, N. Machida, H. Yamamoto, T.
Fujiyoshi, Y. Matsumoto, O. Yamagishi, T. Samata, A. Asano, T. Terazawa, K. Ohmori, J. Shirakura, Y.
Watanabe, H. Nakamura, S. Minami, T. Kuroda, and T. Furuyama, A 60MHz 240mW MPEG-4
video-phone LSI with 16Mb embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 230-231, Feb. 2000.
6) P. DeMone, M. Dunn, D. Haerle, J. Kim, D. Macdonald, P. Nyasulu, D. Perry, S. Smith, T. Wojcicki, and
Z. Zhang, A 6.25 ns random access 0.25 µm embedded DRAM, Symp. VLSI Circuits Dig. Tech. Papers,
pp. 237 - 240, Jun. 2001.
7) C. L. Hwang, T. Kirihata, M. Wordeman, J. Fifield, D. Storaska, D. Pontius, G. Fredeman, B. Ji, S.
Tomashot, and S. Dhong, A 2.9ns random access cycle embedded DRAM with a destructive-read
architecture, Symp. VLSI Circuits Dig. Tech. Papers, pp.174-175, Jun. 2002.
8) J. Barth, D. Anand, J. Dreibelbis, J. Fifield, K. Gorman, M. Nelms, G. Pomichter, and D. Pontius, A
500MHz multi-banked compilable DRAM macro with direct write and programmable pipelining, in ISSCC
Dig. Tech. Papers, pp. 204-205, Feb. 2004.
9) T. Kirihata, P. Parries, D. Hanson, H. Kim, J. Golz, G. Fredeman, R. Rajeevakumar, J. Griesemer, N.
- 138 -
Robson, A. Cestero, M. Wordeman, and S. Iyer, An 800MHz embedded DRAM with a concurrent
refresh mode, in ISSCC Dig. Tech. Papers, pp. 206-207, Feb. 2004.
10) M. Shirahama, Y. Agata, T. Kawasaki, R. Nishihara, W. Abe, N. Kuroda, H. Sadakata, T. Uchikoba, K.
Takahashi, K. Egashira, S. Honda, M. Miura, S. Hashimoto, H. Kikukawa, H.Yamauchi, A 400MHz
random-cycle dual-port Interleaved DRAM with striped-trench capacitor, in ISSCC Dig. Tech. Papers,
pp. 462-463, Feb. 2005.
11) T. Fujino, A. Yamazaki, Y. Taito, M. Kinoshita, F. Morishita, T. Amano, M. Haraguchi, M. Hatakenaka,
A. Amo, A. Hachisuka, K. Arimoto, and H. Ozaki, A low power embedded DRAM macro for
battery-operated LSIs, IEICE Trans. Electron., Vol. E86-A, No.12, pp. 2991-3000, Dec. 2002.
12) Y. Taito, T. Tanizaki, M. Kinoshita, F. Igaue, T. Fujino, and K. Arimoto, An embedded DRAM with a
143-MHz SRAM interface using a sense-synchronized-read/write, IEEE J. Solid-State Circuits, vol. 38,
No. 11, pp. 1967-1973, Nov. 2003.
13) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, Kazutami Arimoto, and T. Yoshihara, A
312MHz 16Mb random cycle embedded DRAM macro with 73µW power-down mode for mobile
applications, in ISSCC Dig. Tech. Papers, pp. 202-203, Feb. 2004.
14) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M. Okamoto, A.
Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, K. Arimoto, K. Fujishima, K. Anami and T.
Yoshihara, A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data
retention mode for mobile applications, IEEE J. Solid-State Circuits, vol. 40, No. 1, pp. 204-212, Jan.
2005.
15) K. Hardee, F. Jones, D. Butler, M. Parris, M. Mound, H. Calendar, G. Jones, L. Aldrich, C.
Gruenschlaeger, M. Miyabayashi, K. Taniguchi, and T. Arakawa, A 0.6V 205MHz 19.5ns tRC 16Mb
embedded DRAM, in ISSCC Dig. Tech. Papers, pp. 200-201, Feb. 2004.
16) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ota, K. Shimakawa, T. Nakabayashi, H.
Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K. Dosaka, M. Takeuchi, and K.
Arimoto, A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning, in ISSCC
Dig. Tech. Papers, pp. 460-461, Feb. 2005.
17) Chenming Hu, BSIM model for circuit design using advanced technologies, Symp. VLSI Circuits Dig.
Tech. Papers, pp. 5-6, Jun. 2001.
18) K. Nii, Y. Tenoh, T. Yoshizawa, S. Imaoka, Y. Tsukamoto, Y. Yamagami, T. Suzuki, A. Shibayama, H.
Makino, and S. Iwade, A 90nm low power 32K-byte embedded SRAM with gate leakage suppression
- 139 -
circuit for mobile applications, Symp. VLSI Technology Dig. Tech. Papers, pp. 247-250, Jun. 2003.
19) M. Yamaoka, Y. Shinozaki, N. Maeda, Y. Shimazaki, K. Kato, S. Shimada, K. Yanagisawa, and K. Osada,
A 300MHz, 25uA/Mbit leakage on-chip SRAM module featuring process-variation immunity and
low-leakage-active mode for mobile-phone application processor,
in ISSCC Dig. Tech. Papers,
pp.494-495, Feb. 2004.
20) M. Miyazaki, J. Kao, and A. P. Chandrakasan, A 175mV multiply-accumulate unit using an adaptive
supply voltage and body bias (ASB) architecture, in ISSCC Dig. Tech. Papers, pp. 58-59, Feb. 2002.
21) J. Tschanz, J. Kao, S. Narendra, R. Nair, D. Antoniadis, A. Chandrakasan, and V. De, Adaptive body
bias for reducing impacts of die-to-die and within-die parameter variations on microprocessor frequency
and leakage, in ISSCC Dig. Tech. Papers, pp. 422-423, Feb. 2002.
22) A. Keshavarzi, S. Narendra, B. Bloechel, S. Borkar, and V. De, Forward body bias for microprocesors in
130nm technology generation and beyond, Symp. VLSI Circuits Dig. Tech. Papers, pp. 312-315, Jun.
2002.
23) K. Takeda, Y. Hagihara, Y. Aimoto, M. Nomura, Y. Nakazawa, T. Ishii, and H. Kobatake, A
read-static-noise-margin-free SRAM cell for low-Vdd and high-speed applications, in ISSCC Dig. Tech.
Papers, pp. 478-479, Feb. 2005.
24) M. Yamaoka, N. Maeda, Y. Shinozaki, Y. Shimazaki, K. Nii, S. Shimada, K. Yanagisawa, and T. Kawahara,
Low-power embedded SRAM modules with expanded margins for writing, in ISSCC Dig. Tech. Papers,
pp. 480-481, Feb. 2005.
25) A Yamazaki, F. Morishita, N. Watanabe, T. Amano, M. Haraguchi, H. Noda, A. Hachisuka, K. Dosaka, K.
Arimoto, S. Wake, H. Ozaki, and T. Yoshihara,
A study of sense-voltage margins in
low-voltage-operating embedded DRAM macros, IEICE Trans. Electron. (to be published)
26) H. B. Kang, H. W. Kye, G. I. Lee, J. H. Park, J. H. Kim, S. S. Lee, S. K. Hong, Y. J. Park, and J. Y.
Chung, A hierarchy bitline boost scheme for sub-1.5V operation and short precharge time on high
density FeRAM, ISSCC Dig. Tech. Papers, pp. 158-159, Feb. 2002.
27) T. Nishihara and Y. Ito, A quasi-matrix ferroelectric memory for future silicon storage, ISSCC Dig. Tech.
Papers, pp. 160-161, Feb. 2002.
28) M. K. Choi, B. G. Jeon, N. Jang, B. J. Min, Y. J. Song, S. Y. Lee, H. H. Kim, D. J. Jung, H. J. Joo, and K.
Kim, A 0.25µm 3.0V 1T1C 32Mb nonvolatile ferroelectric RAM with address transition detedtor (ATD)
and current forcing latch sense amplication (CFLSA) Scheme, ISSCC Dig. Tech. Papers, pp. 162-163,
Feb. 2002.
29) R. Scheuerlein, W. Gallagher, S. Parkin, A. Lee, S. Ray, R. Robertazzi, and W. Reohr, A 10ns read and
- 140 -
write non-volatile memory array using a magnetic tunnel junction and FET switch in each cell, ISSCC Dig.
Tech. Papers, pp. 128-129, Feb. 2000.
30) M. Durlam, P. Naji, M. DeHerrera, S. Tehrani, G. Kerszykowski, and K. Kyler, Nonvolatile RAM based
on magnetic tunnel junction elements, ISSCC Dig. Tech. Papers, pp. 130-131, Feb. 2000.
31) T. Honda, N. Sakimura, T. Sugibayashi, S. Miura, H. Numata, H. Hada, and S. Tahara, MRAM-writing
circuitry to compensate for thermal-variation of magnetization-reversal current, Symp. VLSI Circuits Dig.
Tech. Papers, pp. 156-157, Jun. 2002.
32) M. Durlam, P. Naji, A. Omair, M. DeHerrera, J. Calder, J. M. Slaughter, B. Engel, N. Rizzo, G.
Grynkewich, B. Butcher, C. Tracy, K. Smith, K. Kyler, J. Ren, J. Molla, B. Feil, R. Williams, and S.
Tehrani, A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects,
Symp. VLSI Circuits Dig. Tech. Papers, pp. 158-161, Jun. 2002.
33) M. Gill, T. Lowrey, and J. Park, Ovonic unified memory - a high-performance nonvolatile memory
technology for stand-alone memory and embedded applications, ISSCC Dig. Tech. Papers, pp. 202-203,
Feb. 2002.
34) J. W. Park, Y. G. Kim, I. K. Kim, K. C. Park, H. Yoon, K. C. Lee, and T. S. Jung, Performance
characteristics of SOI DRAM for low-power application, in ISSCC Dig. Tech. Papers, pp. 434-435, Feb.
1999.
35) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi, Memory design using
one-transistor gain cell on SOI, ISSCC Dig. Tech. Papers, pp. 152-153, Feb. 2002.
36) F. Morishita, H. Noda, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto,
A capacitorless twin-transistor random access memory (TTRAM) on SOI, in Proc. IEEE Custom
Integrated Circuits Conf., Sep. 2005. (accepted)
- 141 -
謝 辞
本論文をまとめるにあたり、終始御懇切なる御指導と御鞭撻を賜った早稲田大学大学
院情報生産システム研究科 吉原務教授に心より御礼申し上げます。
また、本論文の作成にあたり御懇篤なる御検討と御教示をいただいた早稲田大学大学
院情報生産システム研究科 井上靖秋教授、吉増敏彦教授、吉村猛教授に厚く御礼申し
上げます。
本研究の遂行にあたり、終始懇切なる御教示と御鞭撻を賜り、また、研究の機会を与え
て頂いた株式会社ルネサステクノロジ システムソリューション統括本部システムコア技術
統括部統括部長 清水徹博士、同副統括部長 村松菊男博士、知的財産権統括部副統
括部長 藤島一康博士、生産本部副本部長 西村正博士、事業戦略統括部エグゼクティ
ブ 穴見健治博士、同担当部長 井上靖朗博士に厚くお礼申し上げます。
本研究の遂行、及び、論文の作成にあたり、数々の御教示、御忠告を頂いた株式会社
ルネサステクノロジ システムソリューション統括本部システムコア技術統括部ＩＰ開発第二
部部長 有本和民博士、同メモリIPグループグループマネージャー 堂阪勝己氏に厚く御
礼申し上げます。
また、本論文における数々の発案、解析に御協力頂いた株式会社ルネサステクノロジ
築出正樹氏、須磨克博氏、久家重博氏、山崎彰氏、林勇氏、野田英行氏、行天隆幸氏、
新納充貴氏、大王電気株式会社 岡本真子氏、元三菱電機ULSI開発研究所（現立命館
大学教授）藤野毅博士、元三菱電機ULSI開発研究所（現マイクロンテクノロジー）冨嶋茂
樹博士に心より感謝致します。
本研究の試作デバイス開発にあたって、ご協力と有益な議論をいただいた株式会社ル
ネサステクノロジ 山口泰男博士、前川繁登博士、大芦敏行氏、蜂須賀敦司氏、天羽生
淳氏に心よりに感謝いたします。
末筆ながら、本研究の期間中に終始有益な御討論と御協力を頂いた株式会社ルネサス
テクノロジの各位に心より感謝致します。
- 142 -
研究業績目録
1. 論文（査読あり）
1) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ohta, K. Shimakawa, T.
Nakabayashi, H. Yamauchi, T. Sano, T. Gyohten, M. Maruta, A. Yamazaki, F. Morishita, K.
Dosaka, M. Takeuchi, K. Arimoto,
A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning,
IEEE Journal of Solid-State Circuits, (to be published).
2) A Yamazaki, F. Morishita, N. Watanabe, T. Amano, M. Haraguchi, H. Noda, A. Hachisuka, K.
Dosaka, K. Arimoto, S. Wake, H. Ozaki, and T. Yoshihara,
A study of sense-voltage margins in low-voltage-operating embedded DRAM macros,
IEICE Trans. Electron., (to be published).
3) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, H.
Noda, M. Okamoto, A. Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, K.
Arimoto, K. Fujishima, K. Anami, and T. Yoshihara,
A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down data retention
mode for mobile applications,
IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp. 204-212, Jan. 2005.
4) H. Noda, K. Inoue, M. Kuroiwa, F. Igaue, K. Yamamoto, H. J. Mattausch, T. Koide, A. Amo, A.
Hachisuka, S. Soeda, I. Hayashi, F. Morishita, K. Dosaka, K. Arimoto, K. Fujishima, K. Anami,
and T. Yoshihara,
A cost-efficient high-performance dynamic TCAM with pipelined hierarchical searching and
shift redundancy architecture,
IEEE Journal of Solid-State Circuits, Vol.40, No.1, pp. 245-253, Jan. 2005.
5) N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F.
Igaue, K. Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H.
Ozaki,
An embedded DRAM hybrid macro with auto signal management and enhanced-on-chip
tester,
IEICE Trans. Electron., Vol.E86-C, No.4, pp. 624-634, Apr. 2003.
- 143 -
6) T. Fujino, A. Yamazaki, Y. Taito ,M. Kinoshita, F. Morishita, T. Amano, M. Haraguchi, M.
Hatakenaka, A. Amo, A. Hachisuka, K. Arimoto, and H. Ozaki,
A low power embedded DRAM macro for battery-operated LSIs,
IEICE Trans. Electron., Vol.E86-A, No.12, pp. 2991-3000, Dec. 2003.
7) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, K. Dosaka,
Y. Morooka, S. Soeda, K. Arimoto, S. Wake, K. Fujishima, and H. Ozaki,
A 0.18µm 32Mb embedded DRAM macro for 3-D graphics controller,
IEICE Trans. Electron., Vol.E85-C No.9, pp. 1697-1708, Sep. 2002.
8) F. Morishita, K. Arimoto, K. Fujishima, H. Ozaki, and T. Yoshihara,
Dynamic floating body control SOI CMOS for power managed multimedia ULSIs,
IEICE Trans. Electron., Vol.E84-C No.2, pp. 253-259, Feb. 2001.
9) T. Yamauchi, F. Morishita, S. Maeda, K. Arimoto, K. Fujishima, H. Ozaki, and T. Yoshihara,
High-performance embedded SOI DRAM architecture for the low-power supply,
IEEE Journal of Solid-State Circuits, Vol.35, No.8, pp. 1169-1178, Aug. 2000.
10) F. Morishita, Y. Yamaguchi, T. Eimori, T. Oashi, K. Arimoto, Y. Inoue, T. Nishimura, and M.
Yamada,
Analysis and optimization of floating body cell operation for high-speed SOI-DRAM,
IEICE Trans. Electron., Vol.E82-C, No.3, pp. 544-552, Mar. 1999.
11) T. Eimori, T. Oashi, F. Morishita, T. Iwamatsu, Y. Yamaguchi, F. Okuda, K. Shimomura, H.
Shimano, N. Sakashita, K. Arimoto, Y. Inoue, S. Komori, M. Inuishi, T. Nishimura, and H.
Miyoshi,
Approaches to extra low voltage DRAM operation by SOI-DRAM,
IEICE Trans. Electron., Vol. 45, No.5, pp. 1000-1009, May 1998.
12) S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto,
A long data retention SOI DRAM with the body refresh function,
IEICE Trans. Electron., Vol.E80-C No.7, pp. 899-904, Jul. 1997.
13) S. Kuge, F. Morishita, T. Tsuruda, S. Tomishima, M. Tsukude, T. Yamagata, and K. Arimoto,
SOI-DRAM circuit technologies for low power high speed multigiga scale memories,
- 144 -
IEICE Trans. Electron., Vol.E79-C No.7, pp. 997-1002, Jul. 1996.
14) Y. Yamaguchi, T. Oashi, T. Eimori, T. Iwamatsu, S. Miyamoto, K. Suma, T. Tsuruda, F.
Morishita, M. Hirose, H. Hidaka, K. Arimoto, K. Fujishima, Y. Inoue, T. Nishimura, H.
Miyoshi,
Features of SOI DRAM's and their potential for low-voltage and/or giga-bit scale DRAM's,
IEICE Trans. Electron., Vol.E79-C No.6, pp. 772-780, Jun. 1996.
15) S. Kuge, F. Morishita, T. Tsuruda, S. Tomishima, M. Tsukude, T. Yamagata, and K. Arimoto,
SOI-DRAM circuit technologies for low power high speed multigiga scale memories,
IEEE Journal of Solid-State Circuits, Vol.31, No.4, pp. 586-591, Apr. 1996.
16) K. Suma, T. Tsuruda, H. Hidaka, T. Eimori, T. Oashi, Y. Yamaguchi, T. Iwamatsu, M. Hirose,
F. Morishita, K. Arimoto, K. Fujishima, Y. Inoue, T. Nishimura, and T. Yoshihara,
An SOI-DRAM with wide operating voltage range by CMOS/SIMOX technology,
IEEE Journal of Solid-State Circuits, Vol.29, No.11, pp. 1323-1329, Nov. 1994.
2. 国際学会講演（査読あり）
1) F. Morishita, H. Noda, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K.
Arimoto,
“A capacitorless twin-transistor random access memory (TTRAM) on SOI,”
Proc. IEEE Custom Integrated Circuits Conf., Sep. 2005, (accepted).
2) H. Noda, K. Dosaka, F. Morishita, and K. Arimoto,
“A soft-error-immune maintenance-free TCAM architecture with associated embedded
DRAM,”
Proc. IEEE Custom Integrated Circuits Conf., Sep. 2005, (accepted).
3) M. Iida, N. Kuroda, H. Otsuka, M. Hirose, Y. Yamasaki, K. Ohta, K. Shimakawa, T.
Nakabayashi, H. Yamauchi, T. Sano, T. Gyohten, M. Maruta, F. Morishita, A. Yamazaki, K.
Dosaka, M. Takeuchi, K. Arimoto,
A 322MHz random-cycle embedded DRAM with high-accuracy sensing and tuning,
ISSCC Dig. Tech. Papers, pp. 202-203, Feb. 2005.
- 145 -
4) F. Morishita, I. Hayashi, H. Matsuoka, K. Takahashi, K. Shigeta, T. Gyohten, M. Niiro, M.
Okamoto, A. Hachisuka, A. Amo, H. Shinkawata, T. Kasaoka, K. Dosaka, and K. Arimoto,
A 312MHz 16Mb random-cycle embedded DRAM macro with 73µW power-down mode for
mobile applications,
ISSCC Dig. Tech. Papers, pp. 202-203, Feb. 2004.
5) N. Watanabe, F. Morishita, Y. Taito, A. Yamazaki, T. Tanizaki, K. Dosaka, Y. Morooka, F.
Igaue, K. Furue, Y. Nagura, T. Komoike, T. Morihara, A. Hachisuka, K. Arimoto, and H.
Ozaki,
An embedded DRAM hybrid macro with auto signal management and enhanced-on-chip
tester,
ISSCC Dig. Tech. Papers, pp. 388-389, Feb. 2001.
6) A. Yamazaki, T. Fujino, K. Inoue, I. Hayashi, H. Noda, N. Watanabe, F. Morishita, J. Ootani,
M. Kobayashi, K. Dosaka, Y. Morooka, H. Shimano, S. Soeda, A. Hachisuka, Y. Okumura, K.
Arimoto, S. Wake, and H. Ozaki,
A 56.8GB/s 0.18µm embedded DRAM macro with dual port sense amplifier for 3D graphics
controller,
ISSCC Dig. Tech. Papers, pp. 394-395, Feb. 2000.
7) F. Morishita, M. Tsukude, and K. Arimoto,
Dynamic floating body control SOI CMOS for power managed multimedia ULSIs,
Proc. IEEE Custom Integrated Circuits Conf., pp.263-266, May 1997.
8) T. Oashi, T. Eimori, T. Iwamatsu, Y. Yamaguchi, F. Morishita, K. Arimoto, Y. Inoue, and T.
Nishimura,
16Mb DRAM/SOI technologies for sub-1 V operation,
IEDM. Tech. Dig., pp. 609-612, Dec. 1996.
9) S. Tomishima, F. Morishita, M. Tsukude, T. Yamagata, and K. Arimoto,
A long data retention SOI-DRAM with the body refresh function,
Symp. VLSI Circuits Dig. Tech. Papers, pp. 198-199, Jun. 1996.
10) F. Morishita, K. Suma, M. Hirose, T. Tsuruda, Y. Yamaguchi, T. Eimori, T. Oashi, K. Arimoto,
Y. Inoue, and T. Nishimura,
Leakage mechanism due to floating body and countermeasure on dynamic retention mode of
- 146 -
SOI-DRAM,
Symp. VLSI Technology Dig. Tech. Papers, pp. 141-142, Jun. 1995.
3. 研究会
1) 行天隆幸、森下玄、林勇、松岡秀人、高橋和裕、重田邦安、新納充貴、岡本真子、蜂須賀敦
司、天羽生淳、新川田裕樹、笠岡竜雄、堂阪勝己、有本和民、
「低消費データ保持モードを搭載したモバイル用途向け 16Mbit 混載 DRAM コア」
信学技報 ICD2004-8, pp. 13-18, 2004 年 4 月
2) T. Amano, F. Morishita, S. Kuge, S. Tomishima, and K. Arimoto,
Low voltage / low power SOI-DRAM with multiple body control circuits,
Proc. International Workshop on Advanced LSI s, Kyungju, Korea, pp. 76-82.26, Jul. 1996.
3) 久家重博、森下玄、鶴田孝弘、築出正樹、冨嶋茂樹、山形整人、有本和民、
「SOI 構造に適した低電圧大容量 DRAM 高速回路技術」
信学技報 ED95-48, SDM95-43, ICD95-52, pp.15-21, 1995 年 6 月
4) 須磨克博、鶴田孝弘、森下玄、日高秀人、広瀬正和、山口泰男、栄森貴尚、西村正、有本和
民、藤島一康、
「CMOS/SIMOX 技術を用いた動作電圧範囲の広い SOI-DRAM」
信学技報 SDM94-28, ICD94-39, pp. 41-48, 1994 年 5 月
5) 大芦敏行、木村広嗣、森下玄、須磨克博、栄森貴尚、井上靖郎、西村正、
「スタック型キャパシタ構造の薄膜 SOI-DRAM プロセス」
信学技報 SDM94-21, ICD94-32, pp.33-39, 1994 年 5 月
- 147 -

東京工業大学広報誌制作に関するコンペティション開催について

2013 – TECH.TEST 2014.3.9（日）網張温泉スキー場（岩手県）

災害に備える - 川西市

E52 補修部品

JSBA TECH. TEST (ハイクオリティ技術認定制度)

メモリ

ま え が き 『小出記念日本語教育研究会論文集』23を

誘惑的で珍しいドラム Enticing curiosity dram - ソサエティ

いざというときのお役立ちアイテム!!