データシート - AKM

[AK4115]
AK4115
High Feature 192kHz 24bit Digital Audio Interface Transceiver
概要
AK4115は216kHz, 24-bit に対応したディジタルオーディオトランシーバーです。チャネルステータスビ
ットは民生用とプロ用の両フォーマットに対応します。さらに Dolby Digital／MPEG等のNon-PCMデー
タストリームを自動検出することができます。入出力回路は、差動ケーブルをサポートしています。内
蔵のPLLは、クロックソースとしてバイフェーズ信号と “Word Clock”をサポートしています。デバイス
の設定は、専用ピン（パラレルモード時）または、マイコン（シルアルモード時）にて行います。パッ
ケージは、64pin LQFPに実装され、システムのスペースを削減できます。
* Dolby Digital is a trademark of Dolby Laboratories.
特徴
AES3, IEC60958, S/PDIF, EIAJ CP1201 Compatible
Very Low Jitter Analog PLL
Synchronous / Asynchronous Mode
Include Two X’tal Oscillators
Clock Source: PLL or External Clock
- Reference Clock for PLL:
• Biphase signal: 22kHz to 216kHz
• External Clock (ELRCK pin): 22kHz to 216kHz
8-channel Receiver input
- One channel supports Differential Input
2-channel Transmission output (Through output or DIT)
- One channel supports Differential Output (RS422 Line Output Buffer)
Auxiliary Digital Input
De-emphasis for 32kHz, 44.1kHz and 48kHz
Detection Functions
- Non-PCM Bit Stream Detection
- DTS-CD Bit Stream Detection
- Sampling Frequency Detection:
(22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz, 64kHz, 88.2kHz, 96kHz,
176.4kHz and 192kHz)
- Unlock & Parity Error Detection
- DAT Start ID Detection
Up to 24bit Audio Data Format
Audio Interface: Master or Slave Mode
192-bit Channel Status Buffer
Burst Preamble bit Pc and Pd Buffer for Non-PCM bit stream
Q-subcode Buffer for CD bit stream
Serial μP Interface: 4-wire or I2C (max. 400kHz)
Two Master Clock Outputs: 64fs/128fs/256fs/512fs
Operating Voltage: 2.7 to 3.6V with 5V Logic Tolerance
Package: 64pin LQFP
Ta: -20 to 85°C
MS0573-J-01
2010/09
-1-
[AK4115]
XTI1
XTO1
AVSS AVDD R VCOM FILT
ACKS
XTI2
XTO2
X'tal
X'tal
Oscillator
Oscillator
PSEL
Clock
Recovery
Clock
Clock
MCKO1
Selector
Generator
MCKO2
RXP0
RXN0
DEM
RX1
8 to 3
DAIF
Input
Decoder
RX2
RX3
RX4
Audio I/F
for RX/TX
LRCK
BICK
SDTO
Selector
RX5
DAUX
RX6
RX7
ELRCK
TX0
EBICK
Audio I/F
for TX
TXP1
TXN1
ELRCK
EMCLK
ASYNC
DIT
Channel
Status
TVDD
TVSS
buffer
Q-subcode
buffer
DVDD
PDN
DVSS
CSN
OVDD
AC-3/MPEG
OVSS
Detect
XTL1
XTL0
VIN
B, C, U
Error &
STATUS
Detect
INT0
VOUT
INT1
µP I/F
CCLK
CDTO
CDTI
P/SN= “L” IIC
Figure 1. AK4115 Block Diagram in serial mode
MS0573-J-01
2010/09
-2-
[AK4115]
XTI1
XTO1
AVSS AVDD R VCOM FILT
XSEL
ACKS
XTI2
XTO2
X'tal
X'tal
Oscillator
Oscillator
PSEL
Clock
Recovery
Clock
Clock
MCKO1
Selector
Generator
MCKO2
RXP0
RXN0
4 to 2
RX1
Input
RX2
Selector
DEM
DAIF
Audio I/F
Decoder
RX3
for RX/TX
IPS0
LRCK
BICK
SDTO
DAUX
DIF0
DIF1
EBICK
ELRCK
TX0
EMCK
TXP1
TXN1
DIT
TVDD
TVSS
PDN
DVDD
DVSS
OCKS0
OVDD
AC-3/MPEG
OVSS
Detect
XTL1 XTL0
VIN
B,C,U,VOUT
OCKS1
Error &
CM0
STATUS
Detect
INT0
INT1
CM1
P/SN= “H”IPS1
Figure 2. AK4115 Block Diagram in parallel mode
MS0573-J-01
2010/09
-3-
[AK4115]
オーダリングガイド
-20 ~ +85 °C
64pin LQFP (0.5mm pitch)
AK4115 評価用ボード
AK4115VQ
AKD4115
RX3
AVSS
RX2
AVDD
RX1
AVSS
RXP0
RXN0
ACKS
P/SN
AVDD
VCOM
R
AVSS
60
59
58
57
56
55
54
53
52
51
50
49
AVDD
63
61
IPS0/RX4
64
ピン配置
DIF0/RX5
1
48
FILT
TEST
2
47
XTL1
DIF1/RX6
3
46
XTL0
PDN
4
45
PSEL
XSEL/RX7
5
44
IPS1/IIC
DVDD
6
43
BVSS
VIN
7
42
DVSS
DAUX
8
41
DVDD
DVSS
9
40
OCKS0/CSN/CAD0
Top View
29
30
31
32
OVDD
OVSS
EBICK
EMCK
XTO2
33
28
16
XTI2
LRCK
27
ELRCK
XTO1
34
26
15
XTI1
SDTO
25
INT0
TVSS
35
24
14
TXN1
BICK
23
INT1
TXP1
CM0/CDTO/CAD1
36
22
37
13
TX0
12
OVSS
21
OVDD
20
CM1/CDTI/SDA
TVDD
38
19
11
U
MCKO2
VOUT
OCKS1/CCLK/SCL
18
39
C
10
17
MCKO1
B
■
62
■
MS0573-J-01
2010/09
-4-
[AK4115]
ピン／機能
No.
Pin Name
DIF0
RX5
I/O
I
I
Function
Audio Data Interface Format #0 Pin in parallel mode
1
Receiver Channel #5 Pin in serial mode
(Internal biased pin)
TEST Pin
2
TEST
I
This pin must be connected to AVSS.
DIF1
I
Audio Data Interface Format #1 Pin in parallel mode
3
RX6
I
Receiver Channel #6 Pin in serial mode
(Internal biased pin)
Power-Down Mode Pin
4
PDN
I
When “L”, the AK4115 is powered-down and reset.
X’tal Oscillator Selection Pin in parallel mode
“L”: X’tal #1 is powered-up.
XSEL
I
5
“H”: X’tal #2 is powered-up.
XSEL pin and XSEL bit are ORed.
RX7
I
Receiver Channel #7 Pin in serial mode
(Internal biased pin)
6
DVDD
Digital Power Supply Pin, 3.3V
7
VIN
I
V-bit Input Pin for Transmitter Output
8
DAUX
I
Auxiliary Audio Data Input Pin
9
DVSS
Digital Ground Pin
10
MCKO1
O
Master Clock Output #1 Pin
11
MCKO2
O
Master Clock Output #2 Pin
12
OVDD
Digital Power Supply Pin, 3.3V
13
OVSS
Digital Ground Pin
14
BICK
I/O
Audio Serial Data Clock Pin
15
SDTO
O
Audio Serial Data Output Pin
16
LRCK
I/O
Channel Clock Pin
17
B
I/O
Block-Start Input/Output Pin
18
C
I/O
C-bit Input/Output Pin
19
U
I/O
U-bit Input/Output Pin
20
VOUT
O
V-bit Output Pin for Receiver
21
TVDD
Input tolerance & TX Output Buffer Power Supply Pin, 3.3V or 5V
22
TX0
O
Transmit Channel (Through Data) Output #0 Pin
23
TXP1
O
Transmit Channel Positive Output #1 Pin
24
TXN1
O
Transmit Channel Negative Output #1 Pin
25
TVSS
Input & TX Output Buffer Ground pin
26
XTI1
I
X’tal #1 Input Pin
27
XTO1
O
X’tal #1 Output Pin
28
XTI2
I
X’tal #2 Input Pin
29
XTO2
O
X’tal #2 Output Pin
30
OVDD
Digital Power Supply Pin, 3.3V
31
OVSS
Digital Ground Pin
32
EBICK
I/O
External Serial Data Clock Pin
33
EMCK
I
External Master Clock Input Pin
34
ELRCK
I/O
External Channel Clock Pin
35
INT0
O
Interrupt #0 Pin
36
INT1
O
Interrupt #1 Pin
Note 1. Do not allow digital input pins except internal biased pins to float.
MS0573-J-01
2010/09
-5-
[AK4115]
ピン／機能 (つづき)
No.
Pin Name
CM0
CDTO
CAD1
CM1
CDTI
I/O
I
O
I
I
I
Function
Master Clock Operation Mode #0 Pin in parallel mode
37
Control Data Output Pin in serial mode, IIC pin = “L”.
Chip Address #1 Pin in serial mode, IIC pin = “H”.
Master Clock Operation Mode #1 Pin in parallel mode
Control Data Input Pin in serial mode, IIC pin = “L”.
38
Control Data Pin in serial mode, IIC pin = “H”.
SDA
I/O
An external pull-up resistor is required.
OCKS1
I
Output Clock Select #1 Pin in parallel mode
CCLK
I
Control Data Clock Pin in serial mode, IIC pin = “L”
39
Control Data Clock Pin in serial mode, IIC pin = “H”
SCL
I
An external pull-up resistor is required.
OCKS0
I
Output Clock Select #0 Pin in parallel mode
40
CSN
I
Chip Select Pin in serial mode, IIC pin = “L”.
CAD0
I
Chip Address #0 Pin in serial mode, IIC pin = “H”.
41
DVDD
Digital Power Supply Pin, 3.3V
42
DVSS
Digital Ground Pin
43
BVSS
Substrate Ground Pin
IPS1
I
Input Channel Select #1 Pin in parallel mode
44
IIC Select Pin in serial mode
IIC
I
“L”: 4-wire Serial, “H”: I2C
PLL Source Select Pin
45
PSEL
I
“L”: S/PDIF Input, “H”: ELRCK Input Clock
PSEL pin and PSEL bit are ORed in serial mode.
46
XTL0
I
X’tal Frequency Select #0 Pin
47
XTL1
I
X’tal Frequency Select #1 Pin
48
FILT
O
PLL Loop Filter Pin
49
AVSS
Analog Ground Pin
External Resistor Pin
50
R
O
10kΩ ±1% resistor should be connected to AVSS externally.
Common Voltage Output Pin
51
VCOM
O
4.7µF capacitor should be connected to AVSS externally.
52
AVDD
Analog Power Supply Pin, 3.3V
Parallel/Serial Select Pin
53
P/SN
I
“L”: Serial Mode, “H”: Parallel Mode
Master Clock Frequency Auto Setting Mode Pin.
54
ACKS
I
“L”: Disable, “H”: Enable
ACKS pin and ACKS bit are ORed in serial mode.
Receiver Channel #0 Negative Input Pin
(Internal biased pin)
55
RXN0
I
In serial mode, this channel is selected as default channel.
Receiver Channel #0 Positive Input Pin
(Internal biased pin)
56
RXP0
I
In serial mode, this channel is selected as default channel.
57
AVSS
Analog Ground Pin
58
RX1
I
Receiver Channel #1 Pin
(Internal biased pin)
59
AVDD
Analog Power Supply Pin, 3.3V
60
RX2
I
Receiver Channel #2 Pin
(Internal biased pin)
61
AVSS
Analog Ground Pin
62
RX3
I
Receiver Channel #3 Pin
(Internal biased pin)
63
AVDD
Analog Power Supply Pin, 3.3V
IPS0
I
Input Channel Select #0 Pin in parallel mode
64
RX4
I
Receiver Channel #4 Pin in serial mode
(Internal biased pin)
Note 1. Do not allow digital input pins except internal biased pins to float.
MS0573-J-01
2010/09
-6-
[AK4115]
■
使用しないピンの処理
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
1. Serial Mode (P/SN pin = “L”)
Classification
Analog Input
Analog Output
Digital Input
Digital Output
Digital
Input/Output
Pin Name
RXP0, RXN0, RX7-1
TEST
FILT
VIN, DAUX, XTI1, XTI2, EMCK
MCKO1, MCKO2, VOUT, TX0,
TXP1, TXN1, XTO1, XTO2,
INT0, INT1,
CDTO (IIC pin = “L”)
B, U, C
EBICK, ELRCK
Setting
オープン
AVSS に接続
オープン
DVSS に接続
オープン
BCU_IC bit = “1”: オープン
BCU_IO bit = “0”: DVSS に接続
マスタモード: オープン
スレーブモード: DVSS に接続
2. Parallel Mode (P/SN pin = “H”)
Classification
Analog Input
Analog Output
Digital Input
Digital Output
Pin Name
RXP0, RXN0, RX3-1
TEST
FILT
VIN, DAUX, XTI1, XTI2, EMCK,
EBICK, ELRCK
MCKO1, MCKO2, VOUT, TX0,
TXP1, TXN1, XTO1, XTO2,
INT0, INT1, B, U, C
Setting
オープン
AVSS に接続
オープン
DVSS に接続
オープン
MS0573-J-01
2010/09
-7-
[AK4115]
絶対最大定格
(AVSS=OVSS=DVSS=TVSS=BVSS=0V; Note 2)
Parameter
Power Supplies: Analog
Digital
Logic Output Buffer
Input tolerance and TX Buffer
Symbol
AVDD
DVDD
OVDD
TVDD
min
-0.3
-0.3
-0.3
-0.3
max
4.6
4.6
4.6
6.0
| BVSS - AVSS | (Note 3)
0.3
ΔGND1
| BVSS - OVSS | (Note 3)
0.3
ΔGND2
| BVSS - DVSS | (Note 3)
0.3
ΔGND3
| BVSS - TVSS | (Note 3)
0.3
ΔGND4
Input Current (Any pins except supplies)
IIN
±10
Input Voltage (Note 4)
VIN
-0.3
“TVDD+0.3” or 6.0
Ambient Temperature (Power applied)
Ta
-20
85
Storage Temperature
Tstg
-65
150
Note 2. 電圧はすべてグランドに対する値です。
Note 3. AVSS, OVSS, DVSS, BVSS, TVSS は同じグランドに接続して下さい。
Note 4.全ての入力ピン。最大値は、 “TVDD+0.3V” あるいは 6.0V のどちららか、低い方の値です。
SCL, SDA pin のプルアップ抵抗の接続先は(TVDD+0.3V)以下にして下さい。
Units
V
V
V
V
V
V
V
V
mA
V
°C
°C
注意：この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AVSS=OVSS=DVSS=TVSS=BVSS=0V; Note 2)
Parameter
Symbol
min
typ
max
Power
Analog
AVDD
2.7
3.3
3.6
Supplies:
Digital
DVDD
2.7
3.3
3.6
(Note 5)
Logic Output Buffer
OVDD
2.7
3.3
3.6
Input tolerance and TX Buffer
TVDD
DVDD
5.0
5.5
Difference
AVDD – DVDD
-0.3
0
0.3
AVDD – OVDD
-0.3
0
0.3
OVDD – DVDD
-0.3
0
0.3
Note 2. 電圧はすべてグランドに対する値です。
Note 5. AVDD, DVDD, OVDD, TVDD 間の電源立ち上げシーケンスを考慮する必要はありません。
Units
V
V
V
V
V
V
V
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご注意
下さい。
MS0573-J-01
2010/09
-8-
[AK4115]
S/PDIF レシーバ特性
(Ta=25°C; AVDD=OVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V)
Parameter
Symbol
min
Input Resistance
Zin
Input Voltage
VTH
200
Input Sample Frequency
fs
22
Time deviation Jitter
RX input (PSEL = “0”)
ELRCK input (PSEL = “1”)
Cycle - to - Cycle Jitter
RX input (PSEL = “0”)
ELRCK input (PSEL = “1”)
-
typ
10
-
max
216
Units
kΩ
mVpp
kHz
100
300
-
ps RMS
ps RMS
70
70
-
ps RMS
ps RMS
DC 特性
(Ta=25°C; AVDD=OVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V; unless otherwise specified)
Parameter
Symbol
min
typ
max
Units
Power Supply Current
Normal operation: PDN pin = “H” (Note 6)
AVDD+DVDD+OVDD:
28
42
mA
TVDD:
30
45
mA
Power down:
PDN pin = “L” (Note 7)
AVDD+DVDD+OVDD+TVDD:
10
100
μA
High-Level Input Voltage
VIH
70%DVDD
TVDD
V
Low-Level Input Voltage
VIL
DVSS-0.3
30%DVDD
V
Input Level at AC coupling (Only ELRCK pin)
VAC
0.5
TVDD
Vpp
Except for TX0, TXN1 and TXP1 pins
VOH
OVDD-0.4
V
High-Level Output Voltage
(Iout=-400μA)
Low-Level Output Voltage
VOL
0.4
V
(Except SDA pin: Iout=400μA)
VOL
0.4
V
(
SDA pin: Iout= 3mA)
TX0 Output Level
Output Level (Note 8)
VTXO0
0.4
0.5
0.6
V
TXN1 and TXP1 pins
Professional mode
(TVDD= 4.5 ~ 5.5V)
RTXPN
88
110
132
Output Impedance (Rp + Rn + R1) (Note 9)
Ω
Consumer Mode
(TVDD = 2.7 ~ 5.5V)
VTXO1
0.4
0.5
0.6
V
Output Level (Note 10)
Input Leakage Current
Iin
± 10
μA
Note 6. AVDD, OVDD, DVDD = 3.3V, TVDD=5.0V, CL=20pF, fs=216kHz, X'tal=24.576MHz, Clock Operation Mode 2,
OCKS1=1, OCKS0=1, TX0 の回路図: Figure 23, TX1 の回路図: Figure 25の場合。
AVDD=10mA (typ), OVDD+DVDD=18mA (typ)
Note 7. RX 入力はオープン、全てのディジタル入力ピンを TVDD または DVSS に固定した場合の値です。
Note 8. Figure 23 あるいは Figure 24使用
Note 9. Rp: TXP1 出力インピーダンス, Rn: TXN1 出力インピーダンス, R1 = 75Ω。Figure 25使用
Note 10. Figure 26使用
MS0573-J-01
2010/09
-9-
[AK4115]
スイッチング特性
(Ta=25°C; AVDD=OVDD=DVDD=2.7~3.6V, TVDD=2.7~5.5V; CL=20pF)
Parameter
Symbol
min
Master Clock Timing
Crystal Resonator
Frequency
fXTAL
11.2896
External Clock
Frequency
fECLK
11.2896
Duty
dECLK
40
MCKO1 Output
Frequency
fMCK1
2.816
Duty
dMCK1
40
MCKO2 Output
Frequency
fMCK2
1.408
Duty
dMCK2
40
PLL Clock Recover Frequency (RX7-0)
fpll
22
LRCK Frequency
fs
22
Duty Cycle (at Slave Mode)
dLCK
45
Duty Cycle (at Master Mode)
dLCK
Audio Interface Timing 1
Slave Mode
BICK Period
tBCK
72
BICK Pulse Width Low
tBCKL
27
Pulse Width High
tBCKH
27
tLRB
15
LRCK Edge to BICK “↑” (Note 11)
tBLR
15
BICK “↑” to LRCK Edge (Note 11)
tLRM
LRCK to SDTO (MSB) (3.0 ≤ DVDD,OVDD ≤ 3.6V)
tBSD
BICK “↓” to SDTO
(3.0 ≤ DVDD,OVDD ≤ 3.6V)
tLRM
LRCK to SDTO (MSB) (2.7 ≤ DVDD,OVDD < 3.0V)
tBSD
BICK “↓” to SDTO
(2.7 ≤ DVDD,OVDD < 3.0V)
tDXH
15
DAUX Hold Time
tDXS
15
DAUX Setup Time
Master Mode
BICK Frequency
BICK Duty
BICK “↓” to LRCK
BICK “↓” to SDTO
DAUX Hold Time
DAUX Setup Time
Master Clock Timing 2
EMCK
ELRCK
Frequency
Duty
PLL Lock Range
Frequency
Duty
typ
max
Units
50
50
50
50
24.576
27.648
60
27.648
60
27.648
60
216
216
55
-
MHz
MHz
%
MHz
%
MHz
%
kHz
kHz
%
%
-
20
20
25
25
-
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
fBCK
dBCK
tMBLR
tBSD
tDXH
tDXS
-15
15
15
64fs
50
-
15
15
-
Hz
%
ns
ns
ns
ns
fECLK2
dECLK2
fEPLL
fs
dLCK
2.816
40
22
22
40
50
50
27.648
60
216
216
60
MHz
%
kHz
kHz
%
Audio Interface Timing 2
Slave Mode
EBICK Period
tEBCK
72
ns
EBICK Pulse Width Low
tEBCKL
27
ns
Pulse Width High
tEBCKH
27
ns
tELRB
15
ns
ELRCK Edge to BICK “↑”
(Note 12)
tEBLR
15
ns
EBICK “↑” to ELRCK Edge
(Note 12)
tEDXH
15
ns
DAUX Hold Time
tEDXS
15
ns
DAUX Setup Time
Master Mode
EBICK Frequency
fEBCK
64fs
Hz
EBICK Duty
dEBCK
50
%
tEMBLR
-15
15
ns
EBICK “↓” to ELRCK
tEDXH
15
ns
DAUX Hold Time
DAUX Setup Time
tEDXS
15
ns
Note 11. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
Note 12. この規格値は ELRCK のエッジと EBICK の立ち上がりエッジが重ならないように規定しています。
MS0573-J-01
2010/09
- 10 -
[AK4115]
スイッチング特性 (つづき)
(Ta=25°C; AVDD=OVDD=DVDD=2.7~3.6V, TVDD=2.7~5.5V; CL=20pF)
Parameter
Symbol
min
typ
Control Interface Timing (4-wire serial mode)
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
50
CDTI Hold Time
tCDH
50
CSN “H” Time
tCSW
150
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
tDCD
CDTO Delay
tCCZ
CSN “↑” to CDTO Hi-Z
2
Control Interface Timing (I C Bus mode):
SCL Clock Frequency
fSCL
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling
(Note 13)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
Fall Time of Both SDA and SCL Lines
tF
Setup Time for Stop Condition
tSU:STO
0.6
Capacitive load on bus
Cb
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
Reset Timing
PDN Pulse Width
tPW
150
Note 13. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。
Note 14. I2C-busはNXP B.V.の商標です。
MS0573-J-01
max
Units
45
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
400
0.3
0.3
400
50
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
pF
ns
-
ns
2010/09
- 11 -
[AK4115]
■
タイミング波形
1/fECLK
VIH
XTI
VIL
tECLKH
tECLKL
dECLK = tECLKH x fECLK x 100
= tECLKL x fECLK x 100
1/fMCK1
MCKO1
50%OVDD
tMCKH1
tMCKL1
dMCK1 = tMCKH1 x fMCK1 x 100
= tMCKL1 x fMCK1 x 100
1/fMCK2
MCKO2
50%OVDD
tMCKH2
tMCKL2
dMCK2 = tMCKH2 x fMCK2 x 100
= tMCKL2 x fMCK2 x 100
1/fs
VIH
LRCK
VIL
tLRH
tLRL
dLCK = tLRH x fs x 100
= tLRL x fs x 100
1/fECLK2
VIH
EMCK
VIL
tECLKH2
tECLKL2
dECLK2 = tECLKH2 x fECLK2 x 100
= tECLKL2 x fECLK2 x 100
1/fs
VIH
ELRCK
VIL
tELRH
tELRL
dELCK = tELRH x fs x 100
= tELRL x fs x 100
Figure 3. Clock Timing
MS0573-J-01
2010/09
- 12 -
[AK4115]
VIH
LRCK
VIL
tBCK
tBLR
tLRB
tBCKL
tBCKH
VIH
BICK
VIL
tLRM
tBSD
50%OVDD
SDTO
tDXS
tDXH
VIH
DAUX
VIL
Figure 4. Serial Interface Timing 1 (Slave Mode)
50%OVDD
LRCK
tMBLR
50%OVDD
BICK
tBSD
50%OVDD
SDTO
tDXS
tDXH
VIH
DAUX
VIL
Figure 5. Serial Interface Timing 1 (Master Mode)
VIH
ELRCK
VIL
tEBCK
tEBLR
tELRB
tEBCKL
tEBCKH
VIH
EBICK
VIL
tEDXS
tEDXH
VIH
DAUX
VIL
Figure 6. Serial Interface Timing 2 (Slave Mode)
MS0573-J-01
2010/09
- 13 -
[AK4115]
ELRCK
50%OVDD
tEMBLR
50%OVDD
EBICK
tEDXS
tEDXH
VIH
DAUX
VIL
Figure 7. Serial Interface Timing 2 (Master Mode)
VIH
CSN
VIL
tCSS
tCCK
tCCKL tCCKH
VIH
CCLK
VIL
tCDH
tCDS
CDTI
C1
C0
0
0
VIH
VIL
Hi-Z
CDTO
Figure 8. WRITE/READ Command Input Timing in 4-wire serial mode
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
CDTO
VIL
D3
D2
D1
D0
VIH
VIL
Hi-Z
Figure 9. WRITE Data Input Timing in 4-wire serial mode
MS0573-J-01
2010/09
- 14 -
[AK4115]
VIH
CSN
VIL
VIH
CCLK
VIL
A1
CDTI
VIH
A0
VIL
tDCD
Hi-Z
CDTO
D7
D6
D5
50%OVDD
Figure 10. READ Data Output Timing 1 in 4-wire serial mode
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
VIL
tCCZ
CDTO
D3
D2
D1
D0
50%OVDD
Figure 11. READ Data Input Timing 2 in 4-wire serial mode
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
Start
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Figure 12. I2C Bus mode Timing
tPW
PDN
VIL
Figure 13. Power Down & Reset Timing
MS0573-J-01
2010/09
- 15 -
[AK4115]
動作説明
■ Non-PCM (Dolby Digital, MPEG, etc) / DTS-CD
データストリーム自動検出機能
AK4115はNon-PCMデータストリームの検出機能をもちます。Dolby “Dolby Digital Data Stream in IEC60958
Interface”に準拠した32ビット ModeのNon-PCMデータプリアンブルが検出されるときNPCM bitが “1”になり
ます。プリアンブルの96ビット sync codeは 0x0000, 0x0000, 0x0000, 0x0000, 0xF872 and 0x4E1Fで構成されます。
NPCM bitは一旦 “1”になると4096フレームの間その値を保持します。次の4096フレームでsync codeが検出され
ない場合は、NPCM bit = “0”となり、さらにsync codeが検出されるまでNPCM bit は “0”のままです。また、こ
のプリアンブルが検出された場合、sync codeに続いて2バイト (Pc: burst information, Pd: length code: Figure 51,
Figure 52を参照。) をレジスタに格納します。同様にDTS-CDのデータプリアンブルが検出されるとDTSCD bit
が “1”になります。次の4096フレームでsync codeが検出されない場合は、DTSCD bit = “0”となり、さらにsync
codeが検出されるまでDTSCD bit は “0”のままです。また、NPCM bitとDTSCD bitのORがAUTO bitに出力され
ます。AK4115はDTS-CDビットストリームの14bit Sync Word, 16bit Sync Wordを検出しており、シリアルモード
では、DTS14 bit, DTS16 bit により検出機能のON/OFFが設定可能です。パラレルモード時は、AUTO bit と
AUDION bit のORが INT1 pin に出力されます。この時、DTS-CDの検出は、14bit Sync Word, 16bit Sync Word
の両方に対応します。
■ 216kHz対応クロックリカバリ回路
内蔵する低ジッタPLLは22kHzから216kHzのロックレンジをもちます。XTL1-0の設定により水晶発振回路のリ
ファレンスクロックもしくはチャネルステータスのサンプリング周波数情報を用い、サンプルレート(22.05kHz,
24kHz, 32kHz, 44.1kHz, 48kHz, 64kHz, 88.2kHz, 96kHz, 176.4kHz, 192kHz)を検出します。正しい間隔でプリアン
ブルを受信しないと同期外れが起こります。
■ PLLのリファレンスクロック
PLLのリファレンスクロックは、バイフェーズ信号あるいはELRCK pinから供給されたクロックから選択する
ことができます。バイフェーズ信号はRX7-0 pinから供給されます。また、ELRCK pinからはスタジオ装置間で
使用される “Word Clock”がサンプリングクロック (1fs)として供給されます。この選択は、PSEL bitあるいは
PSEL pinで行います。PSEL bitとPSEL pinは、内部でORがとられます。
PSEL
Reference Clock for PLL
0
RX Input
1
ELRCK Input
Table 1. Setting of PLL Reference Clock
Default
■ PLLロック時間
PLLのロック時間は、PSEL = “0”の場合、サンプリング周波数(fs)及び、FAST bitの設定に依存します（Table 2
参照）
。FAST bit は低速サンプリング時に有用です。なお、パラレルモード時は、FAST bit = “1”に固定です。
PSEL = “1”の場合は、FAST bitの設定には関係なくmax.35msです。Table 2のロック時間は、VCOMの立ち上が
り時間を考慮していませんので、パワーダウン解除（PDN pin: “L” Æ “H”）からは、VCOMの立ち上がり時間
のmax. 15ms(VCOM pin のコンデンサが4.7μFの場合)を加算する必要があります。
PSEL
FAST bit
PLL Lock Time
0
0
≤ (20ms + 384/fs)
0
1
≤ (20ms + 1/fs)
1
≤ 35ms
Table 2. PLL Lock Time (fs: Sampling Frequency)
MS0573-J-01
Default
2010/09
- 16 -
[AK4115]
■ Word Clock (Studio Sync Clock)
Word Clockは、スタジオ装置間のクロック同期として使用され、サンプリング周波数(1fs) として常に供給されます。内
部PLLは、ELRCK pinに供給されたクロックからMCLK、BICKおよびLRCKを生成します。 PLLロックレンジは、22kHz
から216kHz までサポートします。ACカップリング時、Word Clock (ELRCK pin) は、0.5Vpp(min)の信号レベルを受信
することができます。マスタモードでは、ELRCK pinおよびLRCK pin間の位相は±5%以内にあります。バイフェーズ
信号に同期したWord Clock (ELRCK)が供給された場合、LRCKとELRCK間のフェーズ・エラーは±1/(128fs)以内
(WSYNC bit = “1”)です。バイフェーズ信号と非同期のWord Clock (ELRCK)が供給される場合、WSYNC bit は“0”に
設定してください。
■ DIT/DIR Mode
AK4115は同期モードあるいは非同期モードで動作することができます。同期モードでは、DITとDIRは同じクロックソー
スにより動作します。非同期モードでは、DITとDIRは全く異なるサンプリング周波数によって動作します。これらのモー
ドはASYNC bitにて選択されます。
1. 同期モード: ASYNC bit = “0”
PSELおよびCM1-0はクロックソースおよびSDTOのデータソースを選択します。Mode2では、PLLがUNLOCK状態にな
った時、クロックソースはPLLからX'talに切り替えられます。 Mode3では、クロックソースはX’talに固定ですが、チャネ
ルステータス等のRXデータはモニターできます。Mode2-3では、X'talの周波数はPLLからリカバリされた周波数とは異
なる周波数を使用してください。Mode４-6において、PLLのリファレンスクロックはELRCKに選択されます。 MCKO1/2、
BICKおよびLRCKはPLLによって生成されます。 SDTOのデータソースは常にDAUXです。
Mode
PSEL
CM1
CM0
UNLOCK
PLL Status
0
0
0
0
-
ON
1
0
0
1
-
OFF
X'tal Status
ON
(Note 16)
ON
2
0
1
0
0
ON
ON
3
0
1
1
1
-
ON
ON
4
1
0
0
-
ON
5
1
0
1
-
OFF
ON
ON
ON
(Note 16)
ON
6
1
1
0
0
ON
ON
Clock source
PLL
(RX)
X'tal
PLL
(RX)
X'tal
X’tal
PLL
(ELRCK)
X’tal
PLL
(ELRCK)
X'tal
Clock I/O
SDTO
Note 17
RX
Note 17
DAUX
Note 17
RX
Note 17
Note 17
DAUX
DAUX
Note 17
DAUX
Note 17
DAUX
Note 17
DAUX
Note 17
DAUX
1
ON
ON
Note 15. ON: Oscillation (Power-up), OFF: STOP (Power-down)
Note 16. X’tal を fs 検出のためのリファレンスクロックに使用しない場合(XTL1,0= “1,1”)、X’tal は OFF です。
Note 17. MCKO1/2, BICK, LRCK
Table 3. Clock operation for DIT/DIR in synchronous mode
MS0573-J-01
2010/09
- 17 -
[AK4115]
XTI1
XTO1
X'tal
ACKS
XTI2
XTO2
X'tal
XSEL
Oscillator
Oscillator
Clock
Recovery
Clock Selector
Clock
MCKO1
(CM1-0)
Generator
MCKO2
RXP0
RXN0
RX1
DEM
8 to 3
DAIF
Input
Decoder
RX2
RX3
RX4
LRCK
Audio I/F
BICK
for RX/TX
SDTO
Selector
RX5
DAUX
RX6
RX7
TX0
TXP1
TXN1
DIT
Figure 14. Clocks for DIT/DIR in synchronous mode (PSEL bit = “0”)
XTI1
XTO1
X'tal
ACKS
XSEL
XTO2
X'tal
Oscillator
Oscillator
Clock
Recovery
XTI2
Clock Selector
Clock
MCKO1
(CM1-0)
Generator
MCKO2
RXP0
RXN0
RX1
8 to 2
Audio I/F
Input
for RX/TX
RX2
RX3
RX4
LRCK
BICK
SDTO
Selector
RX5
DAUX
RX6
RX7
ELRCK
TX0
TXP1
TXN1
DIT
Figure 15. Clocks for DIT/DIR in synchronous mode (PSEL bit = “1”)
MS0573-J-01
2010/09
- 18 -
[AK4115]
2. 非同期モード: ASYNC bit = “1”, PSEL = “0”
ASYNC bitが 1 のとき、DITとDIRは非同期モードになります。 Mode 1､Mode 2(PLLがUnlockのとき)およびMode3 では、
SDTOは “L”に固定されます。DAUXへの出力タイミングはELRCKとEBCIKに同期します。TXのマスタクロックは
MSEL bit によってX'talかEMCKのいずれかを選択することができます(See Table 4)。
MSEL bit
Master Clock
0
X’tal
Defalut
1
EMCK
Table 4. Master clock setting for TX in asynchronous mode.
RX
Clock
I/O
TX
Mode
CM1
CM0
UNLOCK
PLL
Status
X'tal
Status
0
0
0
-
ON
ON
(Note 19)
PLL
(RX)
Note 20
RX
1
0
1
-
OFF
ON
X'tal
Note 20
“L”
0
ON
ON
PLL
(RX)
Note 20
RX
1
ON
ON
X'tal
Note 20
“L”
-
ON
ON
X'tal
Note 20
“L”
2
1
3
1
Clock
Source
SDTO
0
1
Clock
Source
X’tal
or
EMCK
(Note 22)
X’tal
or
EMCK
X’tal
or
EMCK
X’tal
or
EMCK
X’tal
or
EMCK
Clock
I/O
Note 21
Note 21
Note 21
Note 21
Note 21
Note 18. ON: Oscillation (Power-up), OFF: STOP (Power-down)
Note 19 X’tal を fs 検出のためのリファレンスクロックに使用しない場合(XTL1,0= “1,1”)、X’tal は OFF です。
Note 20: MCKO1/2, BICK, LRCK
Note 21. EMCK or X’tal, EBICK, ELRCK, DAUX
Note 22. X’tal が OFF の時、クロックソースは、EMCK のみサポートします。
Table 5. Clock operation for DIT/DIR in asynchronous mode
XTI1
XTO1
X'tal
ACKS
XTI2
X'tal
XSEL
Oscillator
Oscillator
Clock
Recovery
XTO2
Clock Selector
Clock
MCKO1
(CM1-0)
Generator
MCKO2
RXP0
RXN0
RX1
DEM
8 to 3
DAIF
Input
Decoder
RX2
RX3
RX4
Audio I/F
for RX
“L”
Selector
RX5
LRCK
BICK
SDTO
MSEL
RX6
EMCK
RX7
Audio I/F
TX0
for TX
TXP1
TXN1
ELRCK
EBICK
DAUX
DIT
Figure 16. Clocks for DIT/DIR in asynchronous mode
MS0573-J-01
2010/09
- 19 -
[AK4115]
■ Block start, Channel status bit, User bit and Validity bit
RX と TX用のブロックスタート、チャネルステータスビット、バリディティビットを制御及びモニターすることができます。
B, C, U pinはI/Oピンで、BCU_IO bitで入出力を選択することができます。B, C, U, VOUT pin は、Mode2のUNLOCK
時は、同期モード・非同期モードいずれの場合にも、“L” (BCU_IO bit = “1”) になります。
a. シリアルモード & AESモード以外 (P/SN pin = “L”, AES3 bit = “0”)
RX
Block
ASYNC BCU_IO
Start
Channel
Validity
bit
bit
User bit
(B pin)
Status bit
bit
VOUT pin
0
Input
CR191-0 bits
N/A
VRX bit
(Note 24)
0
VRX bit
C pin
U pin
VOUT pin
1
Output
CR191-0 bits
(Note 24)
(Note 23)
0
Input
CR191-0 bits
N/A
1
VRX bit
TX
Channel
Status bit
C pin
CT191-0 bits
(Note 25)
User bit
U pin
CT191-0 bits
All
“0” data
(Note 27)
C pin
CT191-0 bits
(Note 25)
U pin
Validity
bit
VIN pin
VTX bit
(Note 26)
VIN pin
VTX bit
(Note 26)
VIN pin
VTX bit
(Note 26)
VOUT pin
C pin
All
U pin
VRX bit
CT191-0 bits
VTX bit
CR191-0 bits
“0” data
(Note 24)
(Note 23)
Note 23. RX のチャネルステータスビットは、C pin と CR191-0 bit の両方でモニターすることができます。
Note 24. RX のバリディティビットは、VOUT pin と VRX bit の両方でモニターすることができます。
Note 25. C pin と CR191-0 bit は内部で OR がとられます。
Note 26. VIN pin と VTX bit は内部で OR がとられます。
Note 27. UDIT bit が“1”の時, リカバリされた U bit は DIT(U bit の DIR-DIT loop mode)のために使用されます。
1
Output
Table 6. Block start, Channel Status bit, User bit and Validity bit in serial mode except AES3 mode (N/A: Not available)
MS0573-J-01
2010/09
- 20 -
[AK4115]
b. シリアルモード＆ AES3 モード時 (P/SN pin = “L”, AES3 bit = “1”, ASYNC bit = “0”)
RX
TX
Block
DIF1 BCU_IO
Start
Channel
Validity
Channel
Validity
bit
bit
User bit
User bit
(B pin)
Status bit
bit
Status bit
bit
VOUT pin
VIN pin
CR191-0 bits
C pin
VRX bit
SDTO pin
U pin
VTX bit
0
Input
SDTO pin
CT191-0 bits
SDTO pin
(Note 34)
(Note 28)
(Note 32)
(Note 31)
0
C pin
VOUT pin
All “0”
U pin
VIN pin
CR191-0 bits
VRX bit
CT191-0 bits
data
1
Output
SDTO pin
VTX bit
SDTO pin
SDTO pin
(Note 35) (Note 34)
(Note 30)
(Note 29)
(Note 31)
VOUT pin
CR191-0 bits
CT191-0 bits
VRX bit
DAUX
DAUX
SDTO pin
0
Input
SDTO pin
DAUX pin
pin
pin
SDTO pin
(Note 28)
(Note 33)
(Note 31)
1
C pin
VOUT pin
U pin
CT191-0 bits
DAUX
DAUX
CR191-0 bits
VRX bit
1
Output
SDTO pin
DAUX pin
pin
pin
SDTO pin
SDTO pin
(Note 30)
(Note 33)
(Note 29)
(Note 31)
Note 28. RX のチャネルステータスビットは、CR191-0 bit と SDTO pin でモニターすることができます。
Note 29. RX のチャネルステータスビットは、C pin と SDTO pin と CR191-0 bit でモニターすることができます。
Note 30. RX のユーザービットは、U pin と SDTO pin でモニターすることができます。
Note 31. RX のバリディティビットは、VOUT pin と VRX bit と SDTO pin でモニターすることができます。
Note 32. C pin と CT191-0 bit は内部で OR がとられます。
Note 33. TX のチャネルステータスビットは、CTX bit の設定により、CT191-0 bit あるいは DAUX pin のいずれかを選択
することができます。
Note 34. VIN pin と VTX bit は内部で OR がとられます。
Note 35. UDIT bit が“1”の時, リカバリされた U bit は DIT(U bit の DIR-DIT loop mode)のために使用されます。
Table 7. Block start, Channel Status bit, User bit and Validity bit in serial mode & AES3 mode
c. パラレルモード (P/SN pin = “H”)
RX
Block
Start
Channel
User bit
(B pin)
Status bit
Output
TX
Validity bit
Channel Status bit
User bit
Validity
bit
Default value of
All
VIN pin
CT191-0 bits
“0” data
Table 8. Block start, Channel Status bit, User bit and Validity bit in parallel mode
C pin
U pin
VOUT pin
MS0573-J-01
2010/09
- 21 -
[AK4115]
1. チャネルステータスビット
1-1. RX
バイフェーズ信号からリカバリされたデータは、CR191-0 bit に格納されます。 BCU_IO bit = “1”の時、チャネルステー
タスビットはブロック信号のタイミングによってC pin から出力されます。AES3モードでは、オーディオデータとともに受
信したチャネルステータスビットをSDTOから出力します。
1-2. TX
チャネルステータスビットは、CT191-0 bitによってコントロールすることができます。 BCU_IO = “0”の時、チャネルステ
ータスビットはC pinでもコントロールすることができます。C pin と CT191-0 bitは内部でORがとられます。
AES3モードでは、C pin からの入力は無視されます。CTX bit = “0”の時は、ＤＡＵＸ pin からオーディオデータととも
に受信したチャネルステータスビットを出力します。CTX bit = “1”の時は、CT191-0 bitの内容を出力します。
Proモード(bit0 = “1”)において、CCRE bitが “1”である場合、CRCコードはAES3のプロモードの定義によって生成され
ます。CCRE bitが “0”である場合、CRCコードは生成されません。また、CT191-0 bit の情報はTXへ直接渡されます。
民生モード (bit0 = “0”)において、CRCコードは生成されません。
民生モード(bit0 = “0”)では、bit20-23(audio channel) を直接コントロールすることはできませんが、。CT20 bit によって
コントロールすることができます。CT20 bit = “1”の時、AK4115は“Stereo mode”に相当し、bit20-23をSub-frame1では
“1000” (Lch.)に、Sub-frame2では “0100”(Rch.)に自動的にセットします。 CT20 bit が “0”の時、bit20-23は
Sub-frame1 と Sub-frame2の両方とも “0000”にセットされます。CTRAN bit を “0” から “1”にすると、CR191-0 bit
はすべてCT191-0 bit に転送されます。次のブロック・スタート信号が検知されると、転送されたCT191-0 bit が有効に
なります。 CTRAN bit は転送後に “0”になります。 CTRAN bit = “1”の時、CT191-0 bitへの書き込みは禁止です。
2. ユーザービット
2-1. RX
BCU_IO bit が “1”の時、リカバリされたユーザービットはブロックスタートのタイミングによってU pin から出力されま
す。AES3モードでは、オーディオデータとともに受信したユーザービットをSDTOから出力します。
2-2. TX
BCU_IO bit が “0”の時、ユーザービットはブロックスタートタイミングによってU pinへ入力されます。BCU_IO bit = “1”
で、ASYNC bit = “0” (同期モード)の時、ユーザービットはUDIT bitによってコントロールされます。UDIT bit が “0”の
時、ユーザービットは “0”に固定されます。 UDIT bit が “1”の時、リカバリされたU bit は、DIT(U bitのDIR-DIT
loop-back mode)のために使用されます。このモードはPLLがロックしている時に有効です。AES3モードでは、U pin か
らの入力は無視され、DAUX pinからオーディオデータとともに受信したユーザービットを送信します。
MS0573-J-01
2010/09
- 22 -
[AK4115]
3. バリディティビット
3-1. RX
同期モードにおいて、バリディティビットは、ブロックスタートタイミングによってVOUT pin に出力します。同時に、
VRX bit にも格納されます。非同期モードにおいては、VOUT pinは、常に“L”に固定されますが、VRX bit には格
納されます。AES3モードでは、オーディオデータとともに受信したバリディティビットをSDTOから出力します。
3-2. TX
バリディティビットはVIN pin あるはVTX bitによってコントロールされ、VIN pin と VTX bit は内部でORが取れらま
す。バリディティビットは、通常、Sub-frame周期で更新されることがないので、同期モード時は、LRCKのタイミングに従
って、VIN pin から入力することができます。バリディティビットがブロックスタートタイミングに同期している場合、
BCU_IO bit = “0”にする必要があります。
非同期モードにおいて、BCU_IO bit が “1”の時、VIN pinでバリディティビットをコントロールすることができません。
AES3モードでは、VIN pin からの入力及び、VXT bitは無視され、DAUX pin からオーディオデータとともに受信した
バリディティビットを送信します。
4. ブロックスタート信号のタイミング
同期モード時、ブロックスタート信号のタイミングはLRCKに依存します。非同期モード時は、ELRCKに依存します。
チャネルステータスビット、ユーザービット及びバリディティビットは現在のオーディオ・サンプルを取り込みます。ブロッ
クスタート信号が入力された時(BCU_IO bit = “0”)、ブロックスタート信号は１サブフレーム以上 “H”を保持してくださ
い。ブロックスタート信号が出力される場合(BCU_IO bit = “1”)、ブロックスタート信号はフレーム0で “H”となり、フレ
ーム39まで “H”を保持します。
AES3モードでは、B pin からの入力は無視され、DAUX pin からオーディオデータとともに受信したB bitをブロックスタ
ートタイミングとします。
B (Input)
Don’t care
Don’t care
B (Output)
C (or U,V)
C(R191) C(L0)
C(R0)
C(L1)
C(L38)
C(R39) C(L40)
R0
L1
L38
R39
LRCK(ELRCK)
(Except I2S)
LRCK(ELRCK)
(I2S)
SDTO (DAUX)
R191
L0
L40
Figure 17. B, C, U, V Input/output timings
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2010/09
- 23 -
[AK4115]
■
マスタクロック出力
AK4115はマスタクロック出力ピンを2ピン(MCKO1 pin and MCKO2 pin)もちます。MCKO2 pinの出力は、XMCK
bitの設定により、2つのモードを選択することができます。
1) XMCK bit = “0”の場合
マスタクロックソースとしてPLLでリカバリしたクロックまたは外付けのX'talで発振したクロックのどちらか
を選択できます(Table 9)。マスタクロック出力(MCKO1 pin, MCKO2 pin)及びX’talの周波数のfsに対する比は
OCKS1-0で設定します。96kHz時に512fsが選択された場合、256fsが出力され、192kHz時に256fs,512fsが選択さ
れた場合は、128fsが出力されます。
No.
0
1
2
3
OCKS1
0
0
1
1
OCKS0
0
1
0
1
MCKO1 pin MCKO2 pin
X’tal
256fs
256fs
256fs
256fs
128fs
256fs
512fs
256fs
512fs
128fs
64fs
128fs
Table 9. Master Clock Output Frequency
fs (max)
96 kHz
96 kHz
48 kHz
192 kHz
Default
2) XMCK bit = “1”の場合
MCKO2 pinの出力は、CM1-0 bit, OCKS1-0 bit の設定に関係なく、XTI pinから入力されたクロックを出力しま
す。その時の出力周波数はDIV bitにて設定することができます。MCKO1 pinの出力は、CM1-0 bit, OCKS1-0 bit
で設定したクロックを出力します。
XMCK bit DIV bit MCKO2 Clock Source
MCKO2 Frequency
1
0
X’tal (Note 36)
x1
1
1
X’tal (Note 36)
x 1/2
Note 36. MCKO2 のクロックソースは、XSEL bit で選択します。
Table 10. Select output frequency of MCKO2
■ Master Clock Auto Setting Mode
Master Clock Auto Setting ModeはMCLK/LRCK比率を検知し、通常／倍速／４倍速を自動的に選択します。
ACKSが “1”の場合、このモードは有効になります。 MCKO1とMCKO2の周波数はTable 11に示します。この
モードではOCKS1-0のセッティングは無視され、PLLモード(RXあるいはELRCK)でサンプリング周波数検出回
路が有効の場合のみサポートします。X'talモード時、MCKO1/MCKO2の周波数はOCKS1-0に依存します。
ACKS pinおよびACKS bitは内部にORされます。
Mode
MCKO1
MCKO2
Sampling Frequency Range
Normal Speed
512fs
256fs
22kHz to 48kHz
Double Speed
256fs
128fs
64kHz to 96kHz
Quad Speed
128fs
64fs
176.4kHz to 216kHz
Table 11. Master Clock Frequency Select (Master Clock Auto Setting Mode)
MS0573-J-01
2010/09
- 24 -
[AK4115]
■ X’tal
発振器
AK4115は、2つのX’tal発振器を内蔵しています。これらの発振器は同時に使用することはできません。2つのX’tal発振
器は、XSEL bitあるいはXSEL pinによって選択します。
XSEL
0
1
Status
X’tal #1
X’tal #2
Power-Up
Power-Down
Power-Down
Power-Up
Table 12. Setting of X’tal oscillator
AK4115のXTI1/2 pinには、以下の方法でクロックの供給が可能です。
1) X’talを使用する場合
XTI1/2
AK4115
XTO1/2
Note: 外部のコンデンサの値は水晶振動子に依存します。(typ. 5-10pF)
Figure 18. X’tal mode
2) 外部クロックを使用する場合
XTI1/2
External Clock
AK4115
XTO1/2
Figure 19. External clock mode
3) XTI/XTOを使用しない場合 (Clock Operation Mode 0)
XTI1/2
AK4115
XTO1/2
Figure 20. OFF mode
MS0573-J-01
2010/09
- 25 -
[AK4115]
■
サンプリング周波数とプリエンファシス検出
AK4115はサンプリング周波数を検出として2種類の方法が選択可能です。
1. X’tal発振器とRX入力からリカバリしたクロックとの周波数を比較
2. チャネルステータスビットからのサンプリング周波数情報
XTL1,0 pinによって選択します。XTL1, 0 = “1,1”の時、チャネルステータスビットからサンプリング周波数情報をデコー
ドします。検出した周波数はコントロールレジスタのFS3-0 bit に出力します。
XTL1
X’tal Frequency
X’tal #1
X’tal #2
0
11.2896MHz
12.288MHz
1
12.288MHz
11.2896MHz
0
24.576MHz
22.5792MHz
1
(Use channel status)
(Use channel status)
Table 13. Reference X’tal frequency
XTL0
0
0
1
1
Except XTL1, 0 = “1,1”
Register output
fs
FS3
0
0
0
0
0
0
1
1
1
1
1
FS2
FS1
Clock comparison
(Note 37)
FS0
Default
XTL1, 0 = “1, 1”
Consumer
mode
(Note 38)
Byte3
Bit3,2,1,0
0000
0001
0010
0011
0100
0110
Professional mode
(Note 39)
Byte0
Bit7,6
01
Byte4
Bit6,5,4,3
0000
(Others)
0000
0000
1001
0001
0
44.1kHz
0
0
44.1kHz ± 3%
0
0
1
Reserved
0
48kHz
10
1
0
48kHz ± 3%
0
32kHz
11
1
1
32kHz ± 3%
1
22.05kHz
00
0
0
22.05kHz ± 3%
1
24kHz
0
0
1
0
24kHz ± 3%
0
1
1
64kHz
64kHz ± 3%
0
88.2kHz
1000
00
0
0
1010
88.2kHz ± 3%
0
96kHz
1010
00
1
0
0010
96kHz ± 3%
1
176.4kHz
1100
00
0
0
1011
176.4kHz ± 3%
1
192kHz
1110
00
1
0
0011
192kHz ± 3%
Note 37: 少なくとも±3%の範囲については Table 14の通り判別されます。中間の周波数については、近い周波
数帯のどちらかの値を示します。192kHz の+3%あるいは 22.05kHzの-3%から大きく外れた場合には、
FS3-0 bitは、“0001”, “0101”, “0111”, “1001”のいずれかになります。
Note 38: 民生モードでは Byte3 Bit3-0 は FS3-0 bits にコピーされます。
Note 39. プロフェッショナルモードでは、Table 14に記載されている周波数以外は、FS3-0 bits = “0001”になり
ます。
Table 14. サンプリング周波数情報
MS0573-J-01
2010/09
- 26 -
[AK4115]
また、プリエンファシス情報をエンコードしてコントロールレジスタのPEM bitに出力します。これらの情報
はリセット時(CS12 bit = “0”の時)チャネル1の情報をエンコードしますが、コントロールレジスタのCS12 bit =
“1”でチャネル2に切り替えることもできます。
Byte 0
Bits 3-5
0
OFF
≠ 0X100
1
ON
0X100
Table 15. 民生モードのプリエンファシス情報
PEM
Pre-emphasis
Byte 0
Bits 2-4
0
OFF
≠110
1
ON
110
Table 16. プロモードのプリエンファシス情報
PEM
■
Pre-emphasis
ディエンファシスフィルタコントロール
IIRフィルタによる3周波数 (32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ (50/15μs特性)を内蔵し
ています。DEAU bit = “1”のとき、FS3-0 bits とプリエンファシスの情報から自動的にディエンファシスフィル
タをイネーブルします。リセット時はこのモードです。従って、パラレルコントロールモードでは、常時この
モードになっており、ディエンファシスフィルタはチャネル１のステータスビットでコントロールされます。
シリアルコントロールモード時、DEAU bit = “0”にするとDEM1-0 bitsでディエンファシスフィルタをコントロ
ールできます。ディエンファシスOFF時は内部のディエンファシスフィルタはバイパスされ、リカバリされた
データのまま出力されます。また、PEM bit = “0”時は常にバイパスされます。
PEM
1
1
1
1
0
FS3
0
0
0
FS2
0
0
0
FS1
0
1
1
FS0
0
0
1
Mode
44.1kHz
48kHz
32kHz
(Others)
OFF
x
x
x
x
OFF
Table 17. ディエンファシスオートコントロール(DEAU bit = “1”: Default)
PEM
DEM1
DEM0
Mode
1
0
0
44.1kHz
1
0
1
OFF
Default
1
1
0
48kHz
1
1
1
32kHz
0
x
x
OFF
Table 18. ディエンファシスマニュアルコントロール(DEAU bit = “0”)
MS0573-J-01
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- 27 -
[AK4115]
■
リセットとパワーダウン
AK4115は、PDN pinによる回路全体のパワーダウンと、PWN bit による一部パワーダウン、RSTN bit による
レジスタの初期化及びタイミングのリセットが可能です。パラレルコントロールモード時はPDN pinのみ有効
です。電源立ち上げ時は必ずPDN pin に一度 “L”を入力してリセットして下さい。
PDN pin:
“L”にするとアナログ、ディジタル全ての回路はパワーダウン及びリセット状態になります。全ての
レジスタは初期化され、クロックも停止します。また、レジスタのリード／ライトはできません。
RSTN bit (アドレス00HのD0):
“0”のときPWNとRSTN以外のレジスタを初期化します。データ処理系のタイミングも初期化されま
す。 “0”の間、クロックは出力されますがSDTO pin は “L”です。また、PWNとRSTN以外のレジス
タのライトはできません。リードは可能です。
PWN bit (アドレス00HのD1):
“0”のときクロックリカバリ回路をパワーダウン・初期化します。これによってPLLからのマスタク
ロックは供給されなくなります。X’talモードの場合にはクロックは出力されます。レジスタの値は
初期化されませんのでモード設定等は保持されます。また、レジスタへのリード／ライトは可能で
す。
■
バイフェーズ入力
シルアルモードでは8入力(RX7-0)、パラレルモードでは4入力(RX3-0)に対応します。各入力は不平衡モードに対応し
たアンプが内蔵されており、200mVppの信号も受信可能です。リカバリするチャネルは、IPS2-0で選択します。
IPS2 bit
IPS1 bit
IPS0 bit
INPUT Data
0
0
0
RX0
0
0
1
RX1
0
1
0
RX2
0
1
1
RX3
1
0
0
RX4
1
0
1
RX5
1
1
0
RX6
1
1
1
RX7
Table 19. リカバリデータ選択（シリアルモード時）
Default
IPS1 pin
IPS0 pin
INPUT Data
0
0
RX0
0
1
RX1
1
0
RX2
1
1
RX3
Table 20. リカバリデータ選択（パラレルモード時）
MS0573-J-01
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- 28 -
[AK4115]
■
バイフェーズ出力
AK4115 は TX0 と TX1 の 2 つのトランスミッタを持っています。TX0 は選択した RX 入力をスルーで出力します。TX0
から出力する信号は、OPS00, OPS01, OPS02 bit により、RX7-0 の中から選択します。パラレルモードでは、RX0 入力固
定です。
TX1 は、RX7-0 からのスルー出力のおよび DIT 出力(DIT: DAUX からのデータを IEC60958 フォーマットに変換する。)
をサポートしています。また、TX1 は RS422 のラインドライバ（差動出力）をサポートしています。RX7-0 からのスルー出
力は OPS10, OPS11, OPS12 bit により、選択することが可能です。DIT bit が “1”の時、TX1 は、DAUX データを送信
します。パラレルモードでは、DIT 出力に固定されています。
OPS02
0
0
0
0
1
1
1
1
DIT
0
0
0
0
0
0
0
0
1
OPS01
OPS00
Output Data
0
0
RX0
0
1
RX1
1
0
RX2
1
1
RX3
0
0
RX4
0
1
RX5
1
0
RX6
1
1
RX7
Table 21. TX0 出力データの選択
OPS12
OPS11
OPS10
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
x
x
x
Table 22. TX1 出力データの選択
MS0573-J-01
Output Data
RX0
RX1
RX2
RX3
RX4
RX5
RX6
RX7
DAUX
Default
Default
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- 29 -
[AK4115]
■
バイフェーズ信号入力回路
0.1uF
75Ω
Coax
RX
75Ω
AK4115
Figure 21. 民生入力回路 (Coaxial 入力)
Note: Coaxial 入力では、隣接する RX 入力パターンからカップリングするノイズ
レベルが 50mV を越える場合、誤動作する可能性があります。この場合、
デカップリングコンデンサを追加することで改善することが可能です。
Optical Receiver
Optical
Fiber
470
RX
O/E
AK4115
Figure 22. 民生入力回路 (光入力)
0.1uF
RXP
110Ω
Twisted
Pair
110Ω
0.1uF
RXN
AK4115
Table 23. プロフェッショナル入力回路（バランス入力）
Note. RXN pin を使用しない場合、グランドに対して AC カップリングして下さい。
シルアルモードの Coaxial 入力の場合、ＲＸの受信レベルは非常に小さいので、シリアルモードでは複数のＲＸ入力間
でクロストークを起こさないよう配線の間にシールドパターンを入れるなどして注意して下さい。パラレルモードでは 2
入力(RX3-0)のみ対応し、RX7-4 はモード設定ピンに切り替わります。これらのピンは通常のロジック入力で
はないため、 “H” または “L” に固定して使用して下さい。
MS0573-J-01
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- 30 -
[AK4115]
■
バイフェーズ信号出力回路
AK4115 は2つのTX出力バッファを内蔵しています。出力レベルは、TVDDの電圧に比例します。Figure 23, Figure 24,
Figure 25, Figure 26の中のT1は 1:1のトランスです。抵抗は、1%の精度のものを使用して下さい。
1. TX0 ラインドライバ
民生モードの時、TX0 の出力レベルは、R1, R2 の抵抗を接続することで、0.5V±20%を満足することができます。
R1
TX0
75Ω cable
R2
TVSS
TVDD R1
3.3V 240Ω
3.0V 220Ω
5.0V 430Ω
T1
R2
150Ω
150Ω
150Ω
Figure 23. TX0 外部抵抗ネットワーク 1
Note: パワーダウンモード(PDN pin = “L”)の時、TX0 pinからの電流が気になる場合は、Figure 24の様にACカッ
プル用のコンデンサを使用することにより抑えることができます。
0.1uF
R1
TX0
75Ω cable
R2
TVDD R1
3.3V 240Ω
3.0V 220Ω
5.0V 430Ω
TVSS
T1
R2
150Ω
150Ω
150Ω
Figure 24. TX0 外部抵抗ネットワーク (AC カップリング)
2. TX1 ラインドライバ
2-1. プロフェッショナルモード (TVDD = 4.5V ∼ 5.5V)
TVDD=5V±10%の場合、TX1はRS422のラインドライバを持っています。AES3では、ラインドライバと110Ω ± 20%の内
部インピーダンスでバランスすると記述しており、110Ω負荷に対して2∼7Vppのドライブ能力を要求しています。RS422ラ
インドライバの内部インピーダンスと直列に接続される75Ωの抵抗で実現できます。
75Ω
0.1uF
TXP1
110Ω cable
TXN1
T1
Figure 25. プロフェッショナルモード時の出力回路
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- 31 -
[AK4115]
2-2. 民生モード (TVDD = 2.7V ∼ 5.5V)
民生用途では、75Ω±20%の出力インピーダンスと 0.5V±20%のドライブ能力を要求しています。出力レベルは、R1 と
R2 の抵抗を接続することで、0.5V±20%を満足させることができます。出力はデバイスをリセットもしくはソフトウェアミュ
ートをすることによりグランドレベルにすることができます。
0.1uF
R1
TXP1
75Ω cable
R2
TXN1
TVDD R1
3.3V 270Ω
3.0V 240Ω
5.0V 430Ω
open
T1
R2
150Ω
150Ω
150Ω
Figure 26. 民生モード時の出力回路 (AC カップリングの場合)
■ PLL Loop Filter
FILT pinには、コンデンサ(C1) と抵抗(R) を直列に接続したものと、コンデンサ (C2)を並列にAVSSに対して接続しま
す。素子の許容値は温度の変動を含みます。FILT pinにはノイズがのらないよう注意して下さい。 Studio Syncモード
(PSEL = “1”)を使用しない場合は、FILT pinはオープンで構いません。
AK4115
FILT
R
C2
C1
AVSS
Figure 27. PLL Loop Filter
C1 [nF]
C2 [pF]
R [Ω]
24k ± 5%
10 ± 30%
100 ± 30%
Table 24. PLL Loop Filter の値
MS0573-J-01
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- 32 -
[AK4115]
■ Q-subcode buffers
CD などのアプリケーション様に Q-subcode のバッファを持っています。U ビット中に含まれる CD の Q-subcode のデ
ータを下記条件の下にレジスタに取り込みます。
1. Subcode の sync word (S0,S1)は最低 16 の “0” bit で構成される。
2. Start bit は “1”。
3. Q-W の 7 bit は start bit に連続してくる。
4. Start bit の間隔は 8-16 bits。
（Q-subcode をレジスタから読み出す際には、QINT を有効にして QINT bit が “0”の間に読み出す必要があり
ます。
）
S0
S1
S2
S3
:
S97
S0
S1
S2
S3
:
1
0
0
1
1
:
1
0
0
1
1
:
2
3
4
5
6
7
8
*
0
0
0
0
0
0
0
0…
0
0
0
0
0
0
0
0…
Q2 R2 S2
T2
U2 V2 W2 0…
Q3 R3 S3
T3
U3 V3 W3 0…
:
:
:
:
:
:
:
:
Q97 R97 S97 T97 U97 V97 W97 0…
0
0
0
0
0
0
0
0…
0
0
0
0
0
0
0
0…
Q2 R2 S2
T2
U2 V2 W2 0…
Q3 R3 S3
T3
U3 V3 W3 0…
:
:
:
:
:
:
:
:
↑
Q
Q2
Q3 Q4
CTRL
Q5
Q6
Q7 Q8
ADRS
(*) number of "0" : min=0; max=8.
Figure 28. U-bit の構成 (CD)
Q9
Q10 Q11 Q12 Q13 Q14 Q15 Q16 Q17 Q18 Q19 Q20 Q21 Q22 Q23 Q24 Q25
TRACK NUMBER
INDEX
Q26 Q27 Q28 Q29 Q30 Q31 Q32 Q33 Q34 Q35 Q36 Q37 Q38 Q39 Q40 Q41 Q42 Q43 Q44 Q45 Q46 Q47 Q48 Q49
MINUTE
SECOND
FRAME
Q50 Q51 Q52 Q53 Q54 Q55 Q56 Q57 Q58 Q59 Q60 Q61 Q62 Q63 Q64 Q65 Q66 Q67 Q68 Q69 Q70 Q71 Q72 Q73
ZERO
ABSOLUTE MINUTE
ABSOLUTE SECOND
Q74 Q75 Q76 Q77 Q78 Q79 Q80 Q81 Q82 Q83 Q84 Q85 Q86 Q87 Q88 Q89 Q90 Q91 Q92 Q93 Q94 Q95 Q96 Q97
ABSOLUTE FRAME
CRC
G(x)=x^16+x^12+x^5+1
Figure 29.Q-subcode
Addr
Register Name
40H
41H
42H
43H
44H
45H
46H
47H
48H
49H
Q-subcode Address / Control
Q-subcode Track
Q-subcode Index
Q-subcode Minute
Q-subcode Second
Q-subcode Frame
Q-subcode Zero
Q-subcode ABS Minute
Q-subcode ABS Second
Q-subcode ABS Frame
D7
D6
D4
D3
D2
D1
D0
Q9
Q8
···
···
Q17
Q16
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
Q81
Q80
···
···
Figure 30. Q-subcode register
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
···
Q3
Q11
···
···
···
···
···
···
···
Q75
Q2
Q10
···
···
···
···
···
···
···
Q74
MS0573-J-01
D5
2010/09
- 33 -
[AK4115]
■ RX
エラー発生時の処理 (PSEL = “0”)
INT0, INT1 pin が “H”になる要因には以下の 9 個の項目があります。なお、PLL が OFF になる場合 (Clock
Operation Mode 1), INT0, INT1 pin は “L”です。
1. UNLCK
: PLL がアンロック状態検出
正しいプリアンブルが受信できない、若しくはその間隔が正しくない場合にアンロックと
なり、 “1”になります。
2. PAR
: パリティエラーまたはバイフェーズエラー検出
パリティエラーまたはバイフェーズエラーが検出されると “1”になります。各サブフレー
ム毎に更新されます。
3. AUTO
: Non-Linear PCM または DTS-CD ビットストリーム検出
NPCM bit と DTSCD bit の OR を出力します。
4. V
: バリディティ検出
バリディティフラグを検出した時、“1”になります。各サブフレーム毎に更新されます。
5. AUDION
: 非 AUDIO 検出
チャネルステータスの情報をデコードします。各ブロック毎に更新されます。
6. STC
: サンプリング周波数及びプリエンファシス情報変化検出
FS3-0 or PEM bit のいずれかが変化すると 1 サブフレーム間、 “1”になります。
7. QINT
: U-bit Sync フラグ
U-bit 用バッファが更新されると 1 サブフレーム間、“1”になります。各 Sync サイクル毎
に更新されます。
8. CINT
: チャネルステータス Sync フラグ
チャネルステータス用バッファが変化すると 1 サブフレーム間、 “1”になります。各ブロ
ック毎に更新されます。
9. DAT
: DAT Start ID 検出
カテゴリーコードが DAT を示している時、“DAT Start ID”を検出すると“1”になります。
DCNT bit = “1”の場合、“3840x LRCK”以内に再度 “DAT Start ID”を検出しても“1”になりま
せん。 “3841x LRCK”以上経過後、再度“DAT Start ID”を検出すると、“1”になります。DCNT
bit = “0”の場合、DAT Start ID を検出するごとに “1”になります。
MS0573-J-01
2010/09
- 34 -
[AK4115]
1. パラレルモード
パラレルモードでは、UNLOCK, PARの要因のORがINT0 pin に、またAUTO, AUDIONのORが INT1に出力されます。
一度、INT0 pinが “H” になると、全ての要因 (UNLOCK及びParity)が正常に復帰してから、1024/fs間は “H”の状態
を保持します、各要因が起こった場合の各出力ポートの状態はTable 25 の通りです。
Event
Pin
UNLCK
PAR
AUTO
AUDION
INT0
INT1
SDTO
VOUT
1
x
x
x
“L”
“L”
“H”
Note 40 Previous Data
0
1
x
x
Output
Output
Output
0
0
x
x
“L”
x
x
1
x
“H”
Note 41
Note 42
Note 43
x
x
x
1
“L”
x
x
0
0
Note 40. AUTO or AUDION の要因により、INT1 pin から “L” or “H”を出力します。
Note 41. UNLCK or PAR の要因により、INT0 pin から “L” or “H”を出力します。
Note 42. UNLCK or PAR の要因により、SDTO pin から、“L”, “Previous Data” or “Normal Data”の
いずれかがを出力されます。
Note 43. UNLCK, PAR の要因により、VOUT pin から “L” or “Normal Output”が出力されます。
Table 25. パラレルモード時のエラーハンドリング (x: Don’t care)
2. シルアルモード
シリアルモードでは、上記1から9の要因のORが各INTピンに出力されます。但し、各要因はそれぞれのマスク
ビットでマスクでき、その要因はINT1-0 pinに反映されません（但し、07H, 08H(DAT bit)のレジスタには反映
されます。
）。INT0出力はマスクされていない全ての要因が正常動作に復帰した後、1024/fs (EFH1-0 bitsで変更
可)間は、“H”の状態を保持します。INT1出力は、正常復帰と同時に “L”になります。
アドレス07HのUNLCK, PAR, AUTO, AUDION, VRX bit からは上記要因がそのまま読み出されます。また STC,
QINT, CINT, DAT bitは上記要因が発生すると “1”に設定され、要因解除後もその値を保持し、レジスタを読み
出すまで“H”を保持します。
アンロック時はチャネルステータスビット、ユーザービット、Pc、Pd に関するレジスタは初期化されます。
初期状態ではINT0 pin はUNLCK, PARが有効に、また INT1 pin はAUTO, AUDIONが有効になっています。
Event
Pin
UNLCK
PAR
Others
SDTO
VOUT
TX
1
x
x
“L”
“L”
Output
0
1
x
Previous Data
Output
Output
x
x
x
Output
Output
Output
Table 26. シリアルモード時のエラーハンドリング (x: Don’t care)
MS0573-J-01
2010/09
- 35 -
[AK4115]
Error
(UNLOCK, PAR,..)
(Error)
INT0 pin
Hold Time (max: 4096/fs)
INT1 pin
Hold Time = 0
Register
(PAR,CINT,QINT)
Reset
Hold “1”
Register
(others)
Command
MCKO,BICK,LRCK
(UNLOCK)
READ 07,08H
Free Run
(fs: around 6kHz)
MCKO,BICK,LRCK
(except UNLOCK)
SDTO
(UNLOCK)
SDTO
(PAR error)
Previous Data
SDTO
(others)
VOUT pin
(UNLOCK)
VOUT pin
(except UNLOCK)
Normal Operation
Figure 31. INT0/1 pin タイミング
MS0573-J-01
2010/09
- 36 -
[AK4115]
PDN pin ="L" to "H"
Initialize
Read (07H, 08H)
INT0/1 pin ="H"
No
Yes
Release
Muting
Mute DA C output
Read (07H, 08H)
(Each Error Handling)
Read 07H, 08H
(Res ets registers)
No
INT0/1 pin ="H"
Yes
Figure 32. エラー処理シーケンス例 1
MS0573-J-01
2010/09
- 37 -
[AK4115]
PDN pin ="L" to "H"
Initialize
Read (07H, 08H)
No
INT1 pin ="H"
Yes
Read (07H, 08H)
and
Detect QSUB= “1”
(Read Q-buffer)
QCRC = “0”
No
New data
is invalid
Yes
INT1 pin ="L"
No
Yes
New data
is valid
Figure 33. エラー処理シーケンス例 (Q/CINT)
MS0573-J-01
2010/09
- 38 -
[AK4115]
■ ELRCK
エラー発生時の処理 (PSEL = “1”)
INT0, INT1 pin が “H”になる要因には以下の 2 個の項目があります。なお、PLL が OFF になる場合 (Clock
Operation Mode 1), INT0, INT1 pin は “L”です。
1.
UNLCK : PLL がアンロック状態検出
PLL がアンロックになると、“1”になります。
ELRCK が 4 回連続して位相差が 5%以内の場合、アンロックと判定し ELRCK が 128 回連
続して位相差が 2%以内の場合、ロックと判定します。
アンロック時、PLL は自走周波数で動作します。この時のサンプリング周波数は typ. 11kHz
です。
2.
FS3-0
: サンプリング周波数検出
FS3-0 bit は 128fs 毎に更新されます。FS3-0 bit が変更された場合、STC bit には反映されず、
INT0 pin, INT1 pin は “1fs”の間“H”を出力します。
このモードでは、INT0のホールド機能はありません。そのため、INT0とINT1はこれらの要因が解除された後、同時に
“L”になります。INT0 とINT1はこれらの2の要因を独立にマスクすることできます。
1. パラレルモード
パラレルモードでは、UNLCKの要因がINT0に、FS3-0 bitの要因がINT1に出力されますす。 INT0, INT1は全ての要
因が解除された後、 “L”になります。
2. シルアルモード
シルアルモードでは、上記2つの要因のORがINT0とINT1に出力されます。マスクされた要因は、INT0とINT1
に反映されません。
UNLCK
1
0
Event
Pin
Change of FS3-0 bits
SDTO
x
“L”
1
Output
Table 27. エラーハンドリング (x: Don’t care)
MS0573-J-01
TX
Output
Output
2010/09
- 39 -
[AK4115]
■
オーディオインタフェースフォーマット
1. LRCK, BICK, SDTO and DAUX
シルアルモードでは、8種類のデータフォーマット (Table 28) をDIF2-0 bitで選択することができます。パラレルモード
では、4種類のデータフォーマット(Table 29) をDIF1 pin, DIF0 pinで選択することができます。全モードともMSBファー
スト、2’s complementのデータフォーマットです。SDTOはBICKの立ち下がりで出力され、DAUXは立ち上がりでラ
ッチされます。Mode 0-5はマスタモードで、BICKは64fsです。Mode 6-7はMode 4-5のスレーブモードでBICK
はfs=48kHzのとき128fsまで対応します。20ビット以下のフォーマット(Mode 0-2)では、サブフレームのLSB側
が切り捨てられます(Figure 34)。
Parity Error, Bi-phase Error or Frame Length Errorがサブフレームで検出されると、SDTOからはエラーが “L”になる
までそのチャネルの前回の正常値が繰り返し出力されます。さらにPLLが同期外れを起こすと出力データは
“0”になります。DAUX入力のデータを出力する場合は、入力データと同じデータをフォーマットに変換して
SDTOから出力します。Clock Mode 1及び3とPLL unlock時のClock Mode 2では、出力データはDAUX pinを通し
て受信されます。
DAUXの入力フォーマットは Mode 5, 7以外では24 ビット、Left justifiedで、SDTOへはその時点で設定されたフォー
マットに変換されて出力されます。Mode 5, 7では入出力ともフォーマットはI2Sです。Mode 6-7はスレーブモード
である点を除いてMode 4-5と同じです。スレーブモードの場合、LRCKとBICKへはMCKO1/2 pin に同期した
信号を供給して下さい。
AES3 bitが “1”の時、SDTOは AES3モードになります。シリアルデータは、LSBファースト、2’s complementです。V, C,
U, B bit はオーディオデータの後に付加されます。プリアンブルのB-sync信号が検出されると、B bit は“1”になります
(Figure 39)。
DAUX をSDTO pin から出力する場合は、DIF0 bit により、受信フォーマットが異なります。 DIF0 bit = “0”の時は、
MSBファーストの24 bit, MSB justifiedで受け取ったオーディオデータのみを、LSBファーストの24bit, MSB justified に
変換してSDTO pin から出力します。この時、V, U, C, B bit は、 “0” です。 DIF0 bit = “1”の時は、AES3フォーマット
で受信し、同様のフォーマットでSDTO pin から出力します。Mode 8-9は、同期モード(ASYNC bit = “0”) 時のみ対応
します。
sub-frame of IEC958
0
3 4
preamble
7 8
11 12
27 28 29 30 31
Aux.
V U C P
LSB
MSB
MSB
LSB
23
0
AK4115 Audio Data (MSB First)
Figure 34. Bit configuration
MS0573-J-01
2010/09
- 40 -
[AK4115]
Mode
0
1
2
3
4
5
6
7
8
9
AES3
bit
0
0
0
0
0
0
0
0
1
1
Mode
4
5
6
7
DIF2
bit
0
0
0
0
1
1
1
1
0
0
DIF1 DIF0
bit
bit
0
0
0
1
1
0
1
1
0
0
0
1
1
0
1
1
0
0
0
1
Table 28.
DIF1
pin
0
0
1
1
DIF0
pin
0
1
0
1
LRCK
I/O
24bit, Left justified
16bit, Right justified
H/L
O
24bit, Left justified
18bit, Right justified
H/L
O
24bit, Left justified
20bit, Right justified
H/L
O
24bit, Left justified
24bit, Right justified
H/L
O
24bit, Left justified
24bit, Left justified
H/L
O
24bit, I2S
24bit, I2S
L/H
O
24bit, Left justified
24bit, Left justified
H/L
I
24bit, I2S
24bit, I2S
L/H
I
24bit, Left justified
AES3 Mode
H/L
O
AES3 Mode
AES3 Mode
H/L
O
シルアルモード時のオーディオデータフォーマット
DAUX
BICK
SDTO
LRCK
I/O
24bit, Left justified
24bit, Left justified
H/L
O
24bit, I2S
24bit, I2S
L/H
O
24bit, Left justified
24bit, Left justified
H/L
I
24bit, I2S
24bit, I2S
L/H
I
Table 29. パラレルモード時のオーディオデータフォーマット
DAUX
64fs
64fs
64fs
64fs
64fs
64fs
64-128fs
64-128fs
64fs
64fs
I/O
O
O
O
O
O
O
I
I
O
O
BICK
SDTO
64fs
64fs
64-128fs
64-128fs
I/O
O
O
I
I
2. EMCK, ELRCK, EBICK and DAUX
非同期モードでは、DAUX のオーディオデータフォーマットは、EDIF1-0 bit で選択することができます。マスタクロック
のソースは、MSEL bit によって X’tal or EMCK を選択することができます。パラレルモードでは、この機能は対応してい
ません。
Mode
EDIF1 bit
4
5
6
7
0
0
1
1
ELRCK
EBICK
I/O
I/O
24bit, Left justified
H/L
O
64fs
O
24bit, I2S
L/H
O
64fs
O
24bit, Left justified
H/L
I
64-128fs
I
24bit, I2S
L/H
I
64-128fs
I
非同期モード時のオーディオデータフォーマト
EDIF0 bit
0
1
0
1
Table 30.
DAUX
Default
非同期モードでは、X’tal/EMCKの周波数は、ECKS1-0 bitによって、128fs, 256fs or 512fs を選択することができます。
ECKS1
0
0
1
1
ECKS0
EMCK Frequency
0
512fs
1
256fs
0
128fs
1
N/A
Table 31. EMCK の周波数
MS0573-J-01
fs(max)
54kHz
108kHz
216kHz
-
Default
2010/09
- 41 -
Default
[AK4115]
LRCK(O)
0
1
2
15
16
17
31
0
1
2
15
16
17
31
0
1
BICK
(O:64fs)
15
14
1
0
15
14
1
0
SDTO(O)
15:MSB, 0:LSB
Rch Data
Lch Data
Figure 35. Mode 0 Timing
LRCK(O)
0
1
2
9
10
12
11
31
0
1
2
9
10
11
12
31
0
1
0
1
BICK
(O:64fs)
23
22
21
20
1
0
23
22
21
20
1
0
SDTO(O)
23:MSB, 0:LSB
Rch Data
Lch Data
Figure 36. Mode 3 Timing
LRCK
ELRCK
BICK
EBICK
(64fs)
0
1
23
SDTO(O)
DAUX(I)
2
21
22 21
22
2
24
23
1
31
0
0
1
2
23 22
21
3
22
2
23
1
24
31
0
23 22
23:MSB, 0:LSB
Rch Data
Lch Data
Figure 37. Mode 4, 6 Timing
Mode4 : LRCK, BICK, ELRCK, EBICK : Output
Mode6 : LRCK, BICK, ELRCK, EBICK: Input
LRCK
ELRCK
BICK
EBICK
(64fs)
SDTO(O)
DAUX(I)
0
1
2
23
22
22 21
24
23
2
1
25
31
0
1
2
23 22
0
21
22
3
23
2
1
24
25
0
31
0
1
23
23:MSB, 0:LSB
Rch Data
Lch Data
Figure 38. Mode 5, 7 Timing
MS0573-J-01
Mode5 : LRCK, BICK, ELRCK, EBICK : Output
Mode7 : LRCK, BICK, ELRCK, EBICK : Input
2010/09
- 42 -
[AK4115]
LRCK(O)
0
1
2
24
25
27
26
28
31
0
1
2
24
25
26
27
31
28
0
1
BICK(O)
(64fs)
SDTO(O)
DAUX(I)
0
1
2
23
V
U
C
0
B
1
2
23
V
U
C
B
0
1
23:MSB, 0:LSB
V: Validity, C: C-bit, U:U-bit, B:B sync
Rch Data
Lch Data
Figure 39. AES3 Mode
■
シリアルコントロールインタフェース
1. 4線シルアルコントロールモード (IIC pin = “L”)
4線式シリアルI/F (CSN, CCLK, CDTI, CDTO)で、I/F上のデータはChip address (2bits, C1-0は“00”に固定),
Read/Write (1bit), Register address (MSB first, 8bits)とControl Data (MSB first, 8bits)で構成されます。データ送信側
はCCLKの “↓”で各ビットを出力し、受信側は “↑”で取り込みます。データの書き込みはCSNの “↑”で有効に
なり、データの読み出しはCSNの “↑”で出力がHi-Zになります。CCLKのクロックスピードは5MHz (max)です。
PDN pin = “L”でレジスタの値はリセットされます。P/SN pinが変更された場合、PDN pin = “L”でリセットして
下さい。
CSN
0
1
7
8
2
3
4
5
6
0
0
0
0
0 R/W A7
9
10
11
12
13
14
15 16
A6
A5
A4
A3
A2
A1
A0 D7 D6 D5 D4 D3 D2 D1 D0
A6
A5
A4
A3
A2
A1
A0 D7 D6 D5 D4 D3 D2 D1 D0
17
18
19
20
21
22
23
CCLK
CDTI
WRITE
C1 C0
Hi-Z
CDTO
CDTI
READ
CDTO
C1 C0
0
0
0
0
0 R/W A7
Hi-Z
C1-C0:
R/W:
A7-A0:
D7-D0:
D7 D6 D5 D4 D3 D2 D1 D0
Hi-Z
Chip Address (Fixed to “00”)
READ/WRITE (0:READ, 1:WRITE)
Register Address
Control Data
Figure 40. 4 線シリアルコントロール I/F タイミング
MS0573-J-01
2010/09
- 43 -
[AK4115]
2. I2Cバスコントロールモード (IIC pin = “H”)
AK4115のI2Cバスモードは、高速モード(max : 400kHz)に対応しています。
2-1. データ転送について
バス上のICへのアクセスには、最初にスタート·コンディションを入力します。次に、1バイトで構成されるデ
バイスのアドレスを含んだスレーブ·アドレスを入力します。この時、バス上のICはこのアドレスと自分自身の
アドレスを比較し、アドレスが一致したICはアクノリッジを生成します。アドレスが一致したICは、この後
READ又はWRITEを実行します。命令終了時には、ストップ·コンディションを入力して下さい。
2-1-1. データの変更
SDAラインのデータ変更はSCLラインが “L”の間に行って下さい。クロックが “H”の間にはSDAラインの状態
は一定でなければなりません。データラインが “H”と “L”の間で状態を変更できるのはSCLラインのクロック
信号が “L”の時に限られます。SCLラインが “H”の時にSDAラインを変更するのは、スタート·コンディション、
ストップ·コンディションを入力するときのみです。
SCL
SDA
DATA LINE
STABLE :
DATA VALID
CHANGE
OF DATA
ALLOWED
Figure 41. データの変更
2-1-2. スタート･コンディションとストップ･コンディション
SCLラインが “H”の時にSDAラインを “H”から “L”にすると、スタート·コンディションが作られます。全て
の命令は、スタート·コンディションから始まります。SCLラインが “H”の時にSDAラインを “L”から “H”に
すると、ストップ·コンディションが作られます。全ての命令は、ストップ·コンディションにより終了します。
SCL
SDA
START CONDITION
STOP CONDITION
Figure 42. スタート·コンディションとストップ·コンディション
MS0573-J-01
2010/09
- 44 -
[AK4115]
2-1-3. アクノリッジ
データを送出しているICは、1バイトのデータを送出した後SDAラインを解放します(HIGHの状態にする)。デ
ータを受信したICは次のクロックでSDAラインを “L”にします。この動作はアクノリッジと呼ばれ、この動作
により正しくデータ転送が行われたことを確認することができます。AK4115はスタート·コンディションとス
レーブ·アドレスを受け取るとアクノリッジを生成します。またWRITE命令の場合には各バイトの受信を完了
する度にアクノリッジを生成します。READ命令の場合には、AK4115はアクノリッジ生成に続いて指定された
アドレスのデータを出力した後SDAラインを解放し、SDAラインをモニターします。マスタがストップ·コンデ
ィションを送らずアクノリッジを生成した場合、AK4115は次のアドレスのデータを出力します。アクノリッ
ジが生成されなかった場合、AK4115はデータ出力を終了します。
Clock pulse
for acknowledge
SCL FROM
MASTER
1
8
9
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
START
CONDITION
acknowledge
Figure 43. アクノリッジの生成
2-1-4. 第1バイト
スレーブアドレスを含む第1バイトはスタートコンディションの後に入力され、スレーブ·アドレスによりバス
上のICの中からアクセスするICが選ばれます。スレーブ·アドレスは上位7ビットで構成されます。上位5ビット
は、 “00100”であり、次の2ビットはアクセスするICを選ぶ為のアドレスビットであり、CAD1 pin, CAD0 pin
により設定されます。スレーブ·アドレスが入力されると、デバイスのアドレスが一致しているICはアクノリッ
ジを生成し、その後命令を実行します。第1バイトの8番目のビット(最下位ビット)はR/W bitです。R/W bit = “1”
のときREAD命令が実行され、R/W bit = “0”のときWRITE命令が実行されます。
0
0
1
0
0
CAD1
CAD0
R/W
(CAD1, CAD0はピンにより設定)
Figure 44. 第 1 バイトの構成
MS0573-J-01
2010/09
- 45 -
[AK4115]
2-2. WRITE命令
R/W bitが “0”の場合、AK4115はWRITE動作を行います。WRITE動作では、スレーブアドレス受信後、第2バ
イトを受信します。第2バイトは内部コントロールレジスタのアドレスを指定するバイトで、MSB first, 8-bitで
構成されています。
A7
A6
A5
A4
A3
A2
A1
A0
Figure 45. 第 2 バイトの構成
第3バイト以降がコントロールデータになります。コントロールデータは8 bit、MSB firstで構成されます。
D7
D6
D5
D4
D3
D2
D1
D0
Figure 46. 第 3 バイト以降の構成
AK4115は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後ストップ·コンデ
ィションを送らず更にデータを送ると、内部アドレスカウンタは自動的にインクリメントし、データは次のア
ドレスに格納されます。カウンタは49Hを越えるとロール·オーバし、次のデータはアドレス00Hから順に格納
されます。
S
T
A
R
T
SDA
Register
Address(n)
Slave
Address
S
T
Data(n+x) O
P
Data(n+1)
Data(n)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 47. WRITE 命令
MS0573-J-01
2010/09
- 46 -
[AK4115]
2-3. READ命令
R/W bitが “1”の場合、AK4115はREAD動作を行います。指定されたアドレスのデータが出力された後、マスタ
がストップ·コンディションを送らずアクノリッジを生成すると、
次のアドレスのデータを読み出すことができ
ます。アドレス：49Hのデータを読み出した後、さらに次のアドレスを読み出す場合にはアドレス：00Hのデ
ータが読み出されます。
AK4115はカレント·アドレス·リードとランダム·リードの二つのREAD命令を持っています。
2-3-1. カレント･アドレス･リード
AK4115は内部にアドレス·カウンタを持っており、カレント·アドレス·リードではこのカウンタで指定されたア
ドレスのデータを読み出します。
内部のアドレス·カウンタは最後にアクセスしたアドレスの次のアドレス値を
保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスがnであり、その後カレント·
アドレス·リードを行った場合、アドレス：n+1のデータが読み出されます。カレント·アドレス·リードでは、
AK4115はREAD命令のスレーブ·アドレス(R/W bit = “1”)の入力に対してアクノリッジを生成し、次のクロック
から内部のアドレス·カウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします。
1バイトのデータが出力された後､マスタがアクノリッジを生成せずストップ·コンディションを送ると、READ
動作は終了します。
S
T
A
R
T
SDA
Slave
Address
Data(n)
Data(n+1)
S
Data(n+x) T
O
P
Data(n+2)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
Figure 48. CURRENT ADDRESS READ 命令
2-3-2. ランダム･リード
ランダム·リードにより任意のアドレスのデータを読み出すことができます。ランダム·リードはREAD命令のス
レーブ·アドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があります。ランダム·
リードでは最初にスタート·コンディションを入力し、次にWRITE命令のスレーブ·アドレス(R/W bit = “0”)、読
み出すアドレスを順次入力します。AK4115がこのアドレス入力に対してアクノリッジを生成した後、再びス
タート·コンディション、READ命令のスレーブ·アドレス(R/W bit = “1”)を入力します。AK4115はこのスレーブ
·アドレスの入力に対してアクノリッジを生成し、指定されたアドレスのデータを出力し、内部アドレスカウン
タを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず、ストップ·コンデ
ィションを送ると、READ動作は終了します。
S
T
A
R
T
SDA
Slave
Address
S
T
A
R
T
Word
Address(n)
S
Slave
Address
Data(n)
S
Data(n+x) T
O
P
Data(n+1)
P
S
A
C
K
A
C
K
A
C
K
A
C
K
A
C
K
Figure 49. RANDOM READ 命令
MS0573-J-01
2010/09
- 47 -
[AK4115]
■
レジスタマップ
Addr
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
00H
CLK & Power Down Control
CS12
BCU
CM1
CM0
OCKS1
OCKS0
PWN
RSTN
01H
Format & De-em Control
AES3
DIF2
DIF1
DIF0
DEAU
DEM1
DEM0
ACKS
02H
Input/ Output Control 0
TX1E
OPS12
OPS11
OPS10
TX0E
OPS02
OPS01
OPS00
03H
Input/ Output Control 1
EFH1
EFH0
UDIT
BCU_IO
DIT
IPS2
IPS1
IPS0
04H
INT0 MASK
MQIT0
MAUT0
MCIT0
MULK0
MV0
MSTC0 MAUD0 MPAR0
05H
INT1 MASK
MQIT1
MAUT1
MCIT1
MULK1
MV1
MSTC1 MAUD1 MPAR1
06H
DAT Mask & DTS Detect
DIV
XMCK
FAST
DCNT
DTS16
DTS14
07H
Receiver Status 0
QINT
AUTO
CINT
UNLCK
VRX
STC
AUDION
PAR
08H
Receiver Status 1
FS3
FS2
FS1
FS0
PEM
DAT
DTSCD
NPCM
0
0
0
0
09H
Receiver Status 2
0
0
0AH
Clock Control
TX1NE
0
0BH
TX Control
MSEL
0CH
RX Channel Status Byte 0
•
23H
MDAT1 MDAT0
QCRC
CCRC
MCK2E MCK1E ASYNC WSYNC
XSEL
PSEL
ECKS1
ECKS0
EDIF1
EDIF0
CTRAN
CCRE
VTX
CR7
CR6
CR5
CR4
CR3
CR2
CR1
CR0
•
RX Channel Status Byte 23
•
CR191
•
CR190
•
CR189
•
CR188
•
CR187
•
CR186
•
CR185
•
CR184
24H
TX Channel Status Byte 0
CT7
CT6
CT5
CT4
CT3
CT2
CT1
CT0
•
3BH
•
TX Channel Status Byte 23
•
CT191
•
CT190
•
CT189
•
CT188
•
CT187
•
CT186
•
CT185
•
CT184
3CH
Burst Preamble Pc Byte 0
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
3DH
Burst Preamble Pc Byte 1
PC15
PC14
PC13
PC12
PC11
PC10
PC9
PC8
3EH
Burst Preamble Pd Byte 0
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
3FH
Burst Preamble Pd Byte 1
PD15
PD14
PD13
PD12
PD11
PD10
PD9
PD8
40H
Q-subcode Address / Control
Q9
Q8
Q7
Q6
Q5
Q4
Q3
Q2
41H
Q-subcode Track
Q17
Q16
Q15
Q14
Q13
Q12
Q11
Q10
42H
Q-subcode Index
Q25
Q24
Q23
Q22
Q21
Q20
Q19
Q18
43H
Q-subcode Minute
Q33
Q32
Q31
Q30
Q29
Q28
Q27
Q26
44H
Q-subcode Second
Q41
Q40
Q39
Q38
Q37
Q36
Q35
Q34
45H
Q-subcode Frame
Q49
Q48
Q47
Q46
Q45
Q44
Q43
Q42
46H
Q-subcode Zero
Q57
Q56
Q55
Q54
Q53
Q52
Q51
Q50
47H
Q-subcode ABS Minute
Q65
Q64
Q63
Q62
Q61
Q60
Q59
Q58
48H
Q-subcode ABS Second
Q73
Q72
Q71
Q70
Q69
Q68
Q67
Q66
49H
Q-subcode ABS Frame
Q81
Q80
Q79
Q78
Q77
Q76
Q75
Q74
4AH
Optional Control
0
0
0
0
0
0
CTX
0
注: PDN pinを “L” にすると、レジスタ値は初期化されます。
RSTN bit を “0” にすると、内部のタイミングがリセットされ、レジスタ値は初期化されます。
PWN bit を “0”にしてもレジスタへの書き込みは可能です。
4BHからFFHのアドレスには、データを書き込まないで下さい。
MS0573-J-01
2010/09
- 48 -
[AK4115]
■
詳細説明
Reset & Initialize
Addr
Register Name
00H CLK & Power Down Control
R/W
Default
D7
CS12
R/W
0
D6
BCU
R/W
1
D5
CM1
R/W
0
D4
CM0
R/W
0
D3
D2
OCKS1 OCKS0
R/W
R/W
0
0
D1
PWN
R/W
1
D0
RSTN
R/W
1
RSTN: タイミングリセットとレジスタ値の初期化
0: リセット& 初期化
1: 通常動作 (Default)
PWN: パワーダウン
0: パワーダウン
1: 通常動作 (Default)
OCKS1-0: マスタクロック周波数選択 (See Table 9)
CM1-0: マスタクロック動作モード選択 (See Table 1, Table 4)
BCU: BCU_IO bit = “1”の場合のブロックスタート(B) , C, U出力モードイネーブル
0: B pin, C pin, U pin は、“L”を出力
1: B pin, C pin, U pin はバイフェーズ信号からリカバリしたデータを出力。(Default)
BCU_IO bit が “0”の時、BCU bit の設定は無視されます。
CS12: チャネルステータス選択
0: Channel 1 (Default)
1: Channel 2
C-bit, AUDION, PEM, FS3-0, Pc, Pdに反映されるチャネルステータスを選択します。パラレ
ルモード時、ディエンファシスフィルタはchannel 1でコントロールされます。
Format & De-emphasis Control
Addr
Register Name
01H Format & De-em Control
R/W
Default
D7
AES3
R/W
0
D6
DIF2
R/W
1
D5
DIF1
R/W
1
D4
DIF0
R/W
0
D3
DEAU
R/W
1
D2
DEM1
R/W
0
D1
DEM0
R/W
1
D0
ACKS
R/W
0
ACKS: Master clock Auto Setting Mode
0: Disable (Default)
1: Enable
DEM1-0: 32, 44.1, 48kHz ディエンファシスコントロール (See Table 18)
DEAU: ディエンファシス自動検出
0: Disable
1: Enable (Default)
DIF2-0, AES3: オーディオデータフォーマットコントロール (See Table 28)
MS0573-J-01
2010/09
- 49 -
[AK4115]
Input/Output Control
Addr
Register Name
02H Input/ Output Control 0
R/W
Default
D7
TX1E
R/W
1
D6
D5
D4
OPS12 OPS11 OPS10
R/W
R/W
R/W
0
0
0
D3
TX0E
R/W
1
D2
D1
D0
OPS02 OPS01 OPS00
R/W
R/W
R/W
0
0
0
OPS02-00: TX0 pinのスルー出力データ選択 (See Table 21)
TX0E: TX0 pin 出力の設定
0: Disable. TX0 pin は “L”になります。
1: Enable (Default)
OPS12-10: TX1 pinのスルー出力データ選択(See Table 22)
TX1E: TXP1/N1 pin 出力の設定
0: Disable. TXP1 pin は “L”になります。TXN1 pin は “H”になります。
1: Enable (Default)
Addr
Register Name
03H Input/ Output Control 1
R/W
Default
D7
EFH1
R/W
0
D6
EFH0
R/W
1
D5
D4
UDIT BCU_IO
R/W
R/W
0
1
D3
DIT
R/W
1
D2
IPS2
R/W
0
D1
IPS1
R/W
0
D0
IPS0
R/W
0
IPS2-0: 入力リカバリデータ選択 (See Table 19)
DIT: TXP1/N1 pin のスルーデータ／トランスミットデータ
0: スルーデータ (RXデータ).
1: トランスミットデータ (DAUXデータ) (Default)
BCU_IO: B pin, C pin, U pinの入出力の選択
0: 入力
1: 出力 (Default)
UDIT: DIT用 U bit のコントロール
0: U bitは “0”固定。 (Default)
1: リカバーした U bitを出力 (U bitのループモード)
EFH1-0: INT0 pin ホールド時間選択
00: 512 LRCK
01: 1024 LRCK (Default)
10: 2048 LRCK
11: 4096 LRCK
MS0573-J-01
2010/09
- 50 -
[AK4115]
Mask Control for INT0
Addr
Register Name
04H INT0 MASK
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
MQIT0 MAUT0 MCIT0 MULK0 MVRX0 MSTC0 MAUD0 MPAR0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
0
1
1
1
0
MPAR0: Mask enable for PAR bit
0: Mask disable (Default)
1: Mask enable
MAUD0:Mask enable for AUDION bit
0: Mask disable
1: Mask enable (Default)
MSTC0: Mask enable for STC bit
0: Mask disable
1: Mask enable (Default)
MVRX0:Mask enable for VRX bit
0: Mask disable
1: Mask enable (Default)
MULK0:Mask enable for UNLCK bit
0: Mask disable (Default)
1: Mask enable
MCIT0: Mask enable for CINT bit
0: Mask disable
1: Mask enable (Default)
MAUT0:Mask enable for AUTO bit
0: Mask disable
1: Mask enable (Default)
MQIT0: Mask enable for QINT bit
0: Mask disable
1: Mask enable (Default)
マスクを “1”に設定すると、それに対応した要因はINT0 pinに反映されません。
MS0573-J-01
2010/09
- 51 -
[AK4115]
Mask Control for INT1
Addr
Register Name
05H INT1 MASK
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
MQIT1 MAUT1 MCIT1 MULK1 MVRX1 MSTC1 MAUD MPAR1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
1
1
1
1
0
1
MPAR1: Mask enable for PAR bit
0: Mask disable
1: Mask enable (Default)
MAUD1:Mask enable for AUDION bit
0: Mask disable (Default)
1: Mask enable
MSTC1: Mask enable for STC bit
0: Mask disable
1: Mask enable (Default)
MVRX1:Mask enable for VRX bit
0: Mask disable
1: Mask enable (Default)
MULK1:Mask enable for UNLCK bit
0: Mask disable
1: Mask enable (Default)
MCIT1: Mask enable for CINT bit
0: Mask disable
1: Mask enable (Default)
MAUT1:Mask enable for AUTO bit
0: Mask disable (Default)
1: Mask enable
MQIT1: Mask enable for QINT bit
0: Mask disable
1: Mask enable (Default)
マスクを “1”に設定すると、それに対応した要因はINT1 pinに反映されません。
MS0573-J-01
2010/09
- 52 -
[AK4115]
DAT Mask & DTS Detect
Addr
Register Name
06H DAT Mask & DTS Detect
R/W
Default
D7
DIV
R/W
0
D6
XMCK
R/W
0
D5
FAST
R/W
0
D4
DCNT
R/W
1
D3
DTS16
R/W
1
D2
D1
D0
DTS14 MDAT1 MDAT0
R/W
R/W
R/W
1
1
1
MDAT0: Mask enable for DAT bit
0: Mask disable
1: Mask enable (Default)
マスクを “1”に設定すると、それに対応した要因はINT0 pinに反映されません。
MDAT1: Mask enable for DAT bit
0: Mask disable
1: Mask enable (Default)
マスクを “1”に設定すると、それに対応した要因はINT1 pinに反映されません。
DTS14: DTS-CD 14bit Sync Word Detect
0: Disable
1: Enable (Default)
DTS16: DTS-CD 16bit Sync Word Detect
0: Disable
1: Enable (Default)
DCNT: DAT Start ID Counter
0: Disable
1: Enable (Default)
FAST: バイフェーズ信号リカバリー時のPLL Lock Timeの設定
0: ≤ (20ms + 384/fs) (Default)
1: ≤ (20ms + 1/fs)
XMCK: MCKO2出力の設定 (See Table 10)
0: CM1-0 bits, OCKS1-0 bits により設定 (Default)
1: X’tal モード固定
DIV: X’tal モード時のMCKO2分周比設定 (See Table 10)
0: x1 (Default)
1: x 1/2
MS0573-J-01
2010/09
- 53 -
[AK4115]
Receiver Status 0
Addr
Register Name
07H Receiver status 0
R/W
Default
D7
QINT
RD
0
D6
AUTO
RD
0
D5
CINT
RD
0
D4
UNLCK
RD
0
D3
VRX
RD
0
D2
STC
RD
0
D1
AUDION
RD
0
D0
PAR
RD
0
PAR: パリティエラーまたはバイフェーズエラー
0: No Error
1: Error
サブフレーム内でパリティエラーまたはバイフェーズエラーが検出されるとPAR bitが “1”
になります。
AUDION: Audio ビット出力
0: Audio
1: Non Audio
このビットはチャネルステータスをデコードして生成されます。
STC: サンプリング周波数、プリエンファシス情報変化検出
0: No detect
1: Detect
FS3-0 bits or PEM bitが変化するとSTC bitが “1”になります。
VRX: RX用チャネルステータスのバリディティ
0: Valid
1: Invalid
UNLCK: PLL Lock Status
0: Lock
1: Unlock
CINT: チャネルステータスバッファインタラプト
0: No change
1: Changed
Addr = 0CH(Channel Statusの最初のアドレス)から、24H（Channel Statusの最後のアドレス）
に格納されるC-bitが変更されると “1”になります。
AUTO: Non-PCMビットストリーム自動検出
0: No detect
1: Detect
QINT: Q-subcode Buffer Interrupt
0: No change
1: Changed
Addr = 40H(先頭)から、49H(最後)に格納されるQ-subcodeが変更されると “1”になります。
STC, QINT, CINT, PAR bitは、07HのアドレスをREADすると初期化されます。
MS0573-J-01
2010/09
- 54 -
[AK4115]
Receiver Status 1
Addr
Register Name
08H Receiver status 1
R/W
Default
D7
FS3
RD
0
D6
FS2
RD
0
D5
FS1
RD
0
D4
FS0
RD
1
D3
PEM
RD
0
D2
DAT
RD
0
D1
DTSCD
RD
0
D0
NPCM
RD
0
D1
QCRC
RD
0
D0
CCRC
RD
0
NPCM: Non-PCM ビットストリーム自動検出
0: No detect
1: Detect
DTSCD: DTS-CD ビットストリーム自動検出
0: No detect
1: Detect
DAT: DAT Start ID 検出
0: No detect
1: Detect
DAT bit は 08HをアドレスをREADすると初期化されます。
PEM: Pre-emphasis 検出
0: OFF
1: ON
このビットはチャネルステータスをデコードして生成されます。
FS3-0: サンプリング周波数検出 (See Table 14)
Receiver Status 1
Addr
Register Name
09H Receiver status 1
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
0
RD
0
CCRC: チャネルステータスのCRCC
0: No error
1: Error
プロフェッショナルモード時のみ有効です。また、CS12 bitで選択されたチャネルに対してのみ
有効です。
QCRC: Q-subcode のCRCC
0: No error
1: Error
MS0573-J-01
2010/09
- 55 -
[AK4115]
Mode Control
Addr
Register Name
0AH Mode Control
R/W
Default
D7
TX1NE
R/W
1
D6
0
RD
0
D5
D4
D3
D2
MCK2E MCK1E ASYNC WSYNC
R/W
R/W
R/W
R/W
1
1
0
0
D1
XSEL
R/W
0
D0
PSEL
R/W
0
D1
CCRE
R/W
1
D0
VTX
R/W
0
PSEL: PLL基準クロックの設定 (See Table 1)
XSEL: X’tal発振器の設定 (See Table 12)
WSYNC: バイフェーズ信号と ELRCK間の同期
0: Disable (Default)
1: Enable
ASYNC: DIT/DIRの同期／非同期モードの設定
0: 同期モード (Default)
1: 非同期モード
MCK1E: MCKO1出力の設定
0: Disable. “L”を出力
1: Enable (Default)
MCK2E: MCKO2出力の設定
0: Disable. “L”を出力
1: Enable (Default)
TX1NE: TXN1 pin 出力の設定
0: Disable. “L”を出力。Consumer mode時に、 “0”にしてください。
1: Enable (Default)
TX Control
Addr
Register Name
0BH TX Control
R/W
Default
D7
MSEL
RD
0
D6
ECKS1
RD
0
D5
ECKS0
R/W
1
D4
EDIF1
R/W
1
D3
EDIF0
R/W
0
D2
CTRAN
R/W
0
VTX: TX用チャネルステータスのバリディティ
0: Valid (Default)
1: Invalid
CCRE: プロフェッショナルモード時のCRCの設定
0: CRCデータは生成しない。
1: CRCデータを生成。民生モードでは、CRCデータは生成されません。(Default)
CTRAN: CR191-0 bitの転送
0: 転送終了 (Default)
1: 転送開始 or 転送中
CTRAN bitを “0”から“1”に変更すると、CR191-0 bitがCT191-0 bit に転送されます。転送さ
れたCT191-0 bit は、次のブロックスタート信号が検出された後から有効です。
EDIF1-0: 非同期モード時のオーディオインターフェスモードの設定 (See Table 30)
ECK1-0: EMCK入力周波数の設定 (See Table 31)
MSEL: 非同期モード時のTXのクロックの設定 (See Table 4)
MS0573-J-01
2010/09
- 56 -
[AK4115]
Receiver Channel Status
Addr
Register Name
0CH RX Channel Status Byte 0
•
•
23H RX Channel Status Byte 23
R/W
Default
D7
D6
D5
D4
D3
D2
D1
D0
CR7
CR6
CR5
CR4
CR3
CR2
CR1
CR0
•
•
•
•
•
•
•
•
CR191 CR190 CR189 CR188 CR187 CR186 CR185 CR184
RD
Not initialized
CR191-0: Receiver Channel Status Byte 23-0
Transmitter Channel Status
Addr
Register Name
24H TX Channel Status Byte 0
R/W
Default
25H TX Channel Status Byte 1
•
•
3BH TX Channel Status Byte 23
R/W
Default
D7
CT7
D6
CT6
D5
CT5
0
CT15
•
CT191
0
CT14
•
CT190
0
CT13
•
CT189
D4
CT4
D3
CT3
R/W
0
0
CT12
CT11
•
•
CT188 CT187
R/W
0
D2
CT2
D1
CT1
D0
CT0
1
CT10
•
CT186
0
CT9
•
CT185
0
CT8
•
CT184
D2
PC2
PC10
PD2
PD10
D1
PC1
PC9
PD1
PD9
D0
PC0
PC8
PD0
PD8
CT7-0: Transmitter Channel Status Byte 0
Default: “00000100”
CT191-8: Transmitter Channel Status Byte 23-1
Default: “00000000”
Burst Preamble Pc/Pd in non-PCM encoded Audio Bitstreams
Addr
3CH
3DH
3EH
3FH
Register Name
Burst Preamble Pc Byte 0
Burst Preamble Pc Byte 1
Burst Preamble Pd Byte 0
Burst Preamble Pd Byte 1
R/W
Default
D7
PC7
PC15
PD7
PD15
D6
PC6
PC14
PD6
PD14
D5
PC5
PC13
PD5
PD13
D4
PC4
PC12
PD4
PD12
D3
PC3
PC11
PD3
PD11
RD
Not initialized
PC15-0: Burst Preamble Pc Byte 0 and 1
PD15-0: Burst Preamble Pd Byte 0 and 1
MS0573-J-01
2010/09
- 57 -
[AK4115]
Q-subcode Buffer
Addr
40H
41H
42H
43H
44H
45H
46H
47H
48H
49H
Register Name
Q-subcode Address / Control
Q-subcode Track
Q-subcode Index
Q-subcode Minute
Q-subcode Second
Q-subcode Frame
Q-subcode Zero
Q-subcode ABS Minute
Q-subcode ABS Second
Q-subcode ABS Frame
R/W
Default
D7
Q9
Q17
Q25
Q33
Q41
Q49
Q57
Q65
Q73
Q81
D6
Q8
Q16
Q24
Q32
Q40
Q48
Q56
Q64
Q72
Q80
D5
Q7
Q15
Q23
Q31
Q39
Q47
Q55
Q63
Q71
Q79
D4
Q6
Q14
Q22
Q30
Q38
Q46
Q54
Q62
Q70
Q78
D3
Q5
Q13
Q21
Q29
Q37
Q45
Q53
Q61
Q69
Q77
D2
Q4
Q12
Q20
Q28
Q36
Q44
Q52
Q60
Q68
Q76
D1
Q3
Q11
Q19
Q27
Q35
Q43
Q51
Q59
Q67
Q75
D0
Q2
Q10
Q18
Q26
Q34
Q42
Q50
Q58
Q66
Q74
RD
Not initialized
Optional Control
Addr
Register Name
4AH Optional Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
0
RD
0
D1
CTX
R/W
0
D0
0
RD
0
CTX: AES3モード時のチャネルステータスビットの設定
0: DAUXのチャネルステータスビットの情報をTX1から出力。 (Default)
1: コントロールレジスタ（CT191-0 bit）の情報を TX1から出力。
MS0573-J-01
2010/09
- 58 -
[AK4115]
■ Non-PCMビットストリームにおけるバーストプリアンブル
sub-frame of IEC958
0
3 4
preamble
7 8
Aux.
11 12
27 28 29 30 31
LSB
MSB V U C P
16 bits of bitstream
0
Pa Pb Pc Pd
15
Burst_payload
stuffing
repetition time of the burst
Figure 50. IEC60958 のデータ構成
Preamble word
Pa
Pb
Pc
Pd
Length of field
Contents
16 bits
sync word 1
16 bits
sync word 2
16 bits
Burst info
16 bits
Length code
Table 32. バーストプリアンブルワード
Value
0xF872
0x4E1F
see Table 33
numbers of bits
Bits of Pc Value
Contents
0-4
data type
NULL data
≤4096
Dolby AC-3 data
1536
reserved
PAUSE
MPEG-1 Layer1 data
384
MPEG-1 Layer2 or 3 data or MPEG-2 without extension 1152
MPEG-2 data with extension
1152
MPEG-2 AAC ADTS
1024
MPEG-2, Layer1 Low sample rate
384
MPEG-2, Layer2 or 3 Low sample rate
1152
reserved
DTS type I
512
DTS type II
1024
DTS type III
2048
ATRAC
512
ATRAC2/3
1024
reserved
reserved, shall be set to “0”
error-flag indicating a valid burst_payload
error-flag indicating that the burst_payload may contain
errors
data type dependent info
bit stream number, shall be set to “0”
Table 33. バースト情報 Pc のフィールド
5, 6
7
8-12
13-15
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16-31
0
0
1
0
Repetition time of burst
in IEC60958 frames
MS0573-J-01
2010/09
- 59 -
[AK4115]
■ Non-PCMビットストリームタイミング
1) Non-PCM データプリアンブルが 4096 フレーム以内に来ない場合
PDN pin
Bit stream
Pa Pb Pc1 Pd1
Pa Pb Pc2 Pd2
Repetition time
Pa Pb Pc3 Pd3
>4096 frames
AUTO bit
Pc Register
“0”
Pd Register
“0”
Pc1
Pc2
Pd1
Pc3
Pd2
Pd3
Figure 51. タイミング例 1
2) Non-PCM ビットストリームが止まった場合 (MULK0 bit = “0”の場合)
INT0 hold time
INT0 pin
< PLL Lock time
Bit stream
Pa Pb Pc1 Pd1
Stop
Pa Pb Pcn Pdn
2~3 Syncs (B,M or W)
<Repetition time
AUTO bit
Pc Register
Pd Register
Pc0
Pc1
Pd0
Pcn
Pd1
Pdn
Figure 52. タイミング例 2
MS0573-J-01
2010/09
- 60 -
[AK4115]
システム設計
Figure 53 は、4-wire serial mode時のシステム接続例です。
3.3V
S/PDIF Sources
C1: 0.1μ
C2: 10μ
C2
+
C1
4.7μ
C1
C1
S/PDIF
Sources
59
58
57
56
55
54
RX4
RX3
AVSS
RX2
AVDD
RX1
AVSS
RXP0
RXN0
ACKS
53
52
51
50
49
R
60
AVSS
61
VCOM
62
P/SN
63
10kΩ
AVDD
64
AVDD
+
10n
100p
24kΩ
1 RX5
FILT 48
2 TEST(AVSS)
XTL1 47
3 RX6
XTL0 46
4 PDN
PSEL 45
5 RX7
IIC 44
C2 C1
3.3V
+
6 DVDD
BVSS 43
7 VIN
DVSS 42
8 DAUX
DVDD 41
C1 +
Top View
9 DVSS
C2
3.3V
CSN 40
10 MCKO1
CCLK 39
11 MCKO2
CDTI 38
uP
DSP1
12 OVDD
CDTO 37
13 OVSS
INT1 36
C1
INT0 35
14 BICK
VOUT
TVDD
TX0
TXP1
TXN1
TVSS
XTI1
XTO1
XTI2
XTO2
OVDD
OVSS
EBICK
EMCK 33
U
16 LRCK
C
ELRCK 34
B
15 SDTO
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
DSP2
C1
C1
+
+
uP
C
C2
C
C
C2
C
S/PDIF out
5V
3.3V
Figure 53. Typical Connection Diagram (4-wire serial mode)
Notes:
- XTL0 とXTL1 の設定は Table 13を参照下さい。
- “C” の値は水晶振動子に依存します。
- AVSS, BVSS, TVSS, OVSS, DVSS は、同じグランドに接続して下さい。
- ディジタル信号、特にクロック信号はクロックジッタへの影響を避けるため R pin と FILT pin からで
きるだけ離してください。
MS0573-J-01
2010/09
- 61 -
[AK4115]
パッケージ
64pin LQFP(Unit: mm)
12.0
Max 1.85
10.0
1.40
0.00~0.25
33
32
48
12.0
49
64
17
16
1
0.5
0.2±0.1
0.09~0.25
0.10 M
0°~10°
0.50±0.25
0.10
■
材質・メッキ仕様
パッケージ材質：
エポキシ系樹脂
リードフレーム材質：銅
リードフレーム処理：半田（無鉛）メッキ
MS0573-J-01
2010/09
- 62 -
[AK4115]
マーキング
AKM
AK4115VQ
XXXXXXX
1
XXXXXXX: Date code identifier
改訂履歴
Date (YY/MM/DD)
06/12/13
10/09/28
Revision
00
01
Reason
初版
誤記訂正
Page
Contents
7
仕様変更
56
62
■ 使用しないピンの処理
1. Serial Mode (P/SN pin = “L”)
CDTO pin の条件を追加
2. Parallel Mode (P/SN pin = “H”)
CDTO pin を削除
0AH, D5: MCK1E → MCK2E
パッケージ
パッケージ図の寸法を変更
MS0573-J-01
2010/09
- 63 -
[AK4115]
重要な注意事項
z
z
z
z
z
z
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従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社
特約店営業担当にご確認ください。
本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作例、応用
例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、ソフトウェアおよびこ
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応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお客様または第三者に生じた損害に対し、
弊社はその責任を負うものではありません。また、当該使用に起因する、工業所有権その他の第三者の所有する
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医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直接ま
たは間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意をお取りくださ
い。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責任を一
切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害等が
生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS0573-J-01
2010/09
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