集積回路 ５．アナログCMOS回路 松澤 昭 2004年 9月 2004年 ９月 新大 集積回路 1 集積回路 1. VLSIとは？ 2．VLSIの設計から製造まで 3. ＭＯＳトランジスタとCMOS論理回路 4．メモリー回路 5. アナログCMOS回路 6. 回路・レイアウト設計 7. 論理設計とテスト 8. アナログ・デジタル混載集積回路 9. スケーリング則と低消費電力化設計 10．システムLSIとVLSIの今後 2004年 ９月 新大 集積回路 2 CMOSアナログ回路 • • • • • • MOSトランジスタのアナログ使用 D/Aコンバータ A/Dコンバータ CMOS演算増幅器 その他のCMOSアナログ回路 基本アナログCMOS設計 2004年 ９月 新大 集積回路 3 反転増幅回路 Vin iin Rg Rf Vin Rg iin iin A + Vout iin R f Vout Rf Rg Vin Rf Vout Ac Vin Rg ・OPアンプの入力端の電圧が動かないので使い易い。 ・ただし、入力インピーダンスはRgであるので、比較的低い。 2004年 ９月 新大 集積回路 4 非反転増幅回路 Rg Vin + Vout Vin R R Vout f g A Rf Vout R f Rg A 1 Vin Rg Rg Rf Rg ・入力インピーダンスは高いのでバッファとして使える ・OPアンプの入力端電圧が大きく変化するので 低電圧動作のときは特に注意が必要 Vin + Rg Vout A Rf 0 スルーレイトと位相補償に注意 2004年 ９月 A 1 Vout Vin ユニティゲイン ・高入力インピーダンス ・低出力インピーダンス ・バッファとして利用する 新大 集積回路 5 加算・減算回路 Rf 減算回路 加算回路 V2 V1 R2 Rf i2 i1+i2 R1 i1 + A Vout i1 V2 R2 VB Vout V1 V2 R f R1 R2 i1 i1 R1 V1 Rg Rg R2 B Rg V2 V1 VB R1 Vout VB R f i1 2004年 ９月 + A Vout 新大 集積回路 Rf R1 V2 V1 6 積分回路 iin Vin R C iin A + Vout Vin dV dq d (CV ) dV C out i C R dt dt dt dt 1 Vout Vindt RC 2004年 ９月 新大 集積回路 7 動作電流を決める CMOS OPアンプ スルーレイト VDD M3 M4 M6 Cc 位相余裕 M1 M2 VIN(-) VIN(+) Vbias I1 M5 I2 I2 Sro ≤ CL I1 Sri ≤ Cc GBW = CL SP 2 M7 g m1 I1 = Cc Veff 1Cc 2I 2 gm 6 = = CL Veff 6C L S P 2 ≥3GBW 2 n _ in ノイズ (1/fノイズを除く） V 16kT Veff 1 16kT ≈ Δf = Δf 3gm 3I1 以上の式にVeff=0.2V程度を代入し、動作電流I1,I2が決定される。 2004年 ９月 新大 集積回路 8 アナログの基本動作 1) v to i conversion ΔI ds = gm ΔVgs 2) i to v conversion ΔVds rdsΔI ds D G V D ΔI ds 3) v to r conversion Gon 1 W V μCox V gs T Ron L ΔI ds G V S ΔVgs S dI gm ≡ ds dVgs Ids Vgs 2004年 ９月 Ids ΔVds gds = 1 dI ≡ ds rds dVds Vds 新大 集積回路 Ids gon = 1 dI ≡ ds ron dVds Vds 9 Vgs-Ids特性 これよりgmを求めてみる W/L=20um/2um Vgs-Ids 0.0035 0.003 0.0025 Ids [A] 0.002 Vgs-Ids 0.0015 0.001 0.0005 0 0 0.5 1 1.5 2 2.5 3 3.5 Vgs [V] 2004年 ９月 新大 集積回路 10 Vds-Ids特性(W/L=3.4u/0.34u) これよりrds, gdsを求めてみる Ids-Vds特性(W/L=3.4u/0.34u) 0.00035 0.0003 0.00025 0.0002 Ids Vgs=Vth+0.2 Vgs=Vth+0.4 Vgs=Vth+0.3 0.00015 0.0001 0.00005 0 0 0.5 1 2 1.5 2.5 3 3.5 Vds 2004年 ９月 新大 集積回路 11 Gmの基本特性 Gm is proportional to Ids and inversely proportional to Veff. Veff is proportional to square root of Ids and inversely proportional to square root of (W/L) ratio. Square law region μC OX W μC OX 2 Ids V gs V T 2n L 2n μC OX W dI gm ds Veff dVgs n L gm 2μC OX W Ids n L gm W L 2 Veff I ds Veff 2 Veff , gm 1 I ds Veff 2 2n 1 L Ids Cox W Veff is proportional to square root of drain current density. 2004年 ９月 新大 集積回路 12 アナログMOSトランジスタの使い方 D ・トランジスタの飽和領域条件を守る。 Vds>Veff=Vgs-VT ソース・ドレイン間電圧を下げ過ぎない ただし、まれにリニア領域で使うこともある。 （OTAなど） G リニア領域で用いる場合は Vds<Veff=Vgs-VT Vgs ・適切なVeffを設定する S Veff= 0.15V ～0.4V Ids gm Veff 2 通常、0.2V程度にしておけばあまり間違わない 2004年 ９月 新大 集積回路 13 トランジスタパラメータの決定方法 0) 電流は必要なgmから求める I ds gm = Veff 2 , I ds = gm Veff 2 （通常Veffは0.2V程度） １） W/Lは与えられた電流において必要なgmから決める Ids gm = L, W (Veff) I ds Veff 2 W 2n = L μCox gon μCox = n Veff 2n 1 L Ids Cox W （通常Veffは0.2V程度） 飽和領域 Ids 8n = 2 Veff μCox W L Veff リニア領域 gm 2 Ids W n = L μCox gon Veff 2 ） Lはrds, 周波数特性, ミスマッチ電圧, 1/fノイズから決める 2004年 ９月 新大 集積回路 14 Resistor string DAC Vref 111 110 101 R R R Resolution limit: 10b Good DNL Low speed Small glitch R 100 011 010 001 000 R R R Vout + large parasitic capacitance: 2N Digital value R Decoder 2004年 ９月 新大 集積回路 15 Folded resistor-string DAC Vref Resolution limit: 10-12b Good DNL Moderate area Low speed Small glitch D2 Decoder D1 # of junction capacitance on output node 2N 2 2N Vout + Decoder D3 D4 2004年 ９月 新大 集積回路 16 Current mode DAC Widely used for high speed DAC High speed, -- 400MHz Resolution – 14b Small DNL Small glitch Vout Graphics, communication, etc. Conventionally large area VDD Vout Row decoder Di=1 Di R Di Bias Current source Di=0 Current cell with switch 2004年 ９月 新大 集積回路 Column decoder 17 Current mode DAC Current source array supplies output current depended on the thermometer code. A1 A0 A2 Binary to thermometer conversion Current control ckt. D1 D2 D3 D4 D5 D6 D7 VDD vref + D2=1 D1=1 Bias Bias I ref vref Rref Bias Bias Rref R 2004年 ９月 D3=0 新大 集積回路 vout 18 Capacitor array DAC Capacitor array method is conventionally better than resistor array. Step 1: Sb=GND, Sa=short, All charges are discharging. Step 2: Connect Vref or GND according to Input data. Step 3: Open Sa, then Vout appears. 1) 2) 3) No steady current High accuracy Small temperature coefficient Sa Sb Switch ckt. Digital input 2004年 ９月 新大 集積回路 19 Capacitor array Step 1: Sb=GND, Sa=short, All charges are discharging. Step 2: Connect Vref or GND according to Input data. Step 3: Open Sa, then Vout appears. Cr Vref Vout Cg Sa Cr Vout Vref Cr Cg n 1 1 Cr Cg C i 1 n1 2C 2 i 1 2 Cr: Total capacitance of which capacitor is connected to Vref Cr: Total capacitance of which capacitor is connected to GND 2004年 ９月 新大 集積回路 20 Integrating ADC S2 S1, S2 Analog Input + vx + GND Digital out R Counter vref Comparator C Controller -vin S1 Clock Quadruple integrating ADC Measures self offset voltage And subtract it from converted data. Charging by input current ・S1 change ・Reset counter Charging by Reference current vx Count the clock number 0 T 2004年 ９月 新大 集積回路 Time 21 Successive-Approximation ADC Comparator vin ① S/H + Control logic Digital out Comparator input Binary search algorithm Successive-approximation Register ② D1 D2 DAC Reference voltage ② ① D1 D2 0 1 Multi clock cycles are needed. 0 0 0 Time 2004年 ９月 新大 集積回路 22 Successive-Approximation ADC Charge-Redistribution ADC Virtual ground Sampling mode S2 vx=0 16C + 8C + 4C + 2C + C + C vout + + Comparator S1 Reference voltage Sampled input signal vin 2004年 ９月 vref 新大 集積回路 23 Successive-Approximation ADC Charge-Redistribution ADC Hold mode S2 vx = -vin 16C + 8C + 4C + 2C + C vout + C + + S1 Sampled input signal Reference voltage vin 2004年 ９月 vref 新大 集積回路 24 Successive-Approximation ADC Charge-Redistribution ADC Bit cycling mode Determine the output bits from MSB to LSB v x vin 16C 8C + 4C + 2C + vref S2 2 C vout + C + + S1 Sampled input signal Reference voltage vin 2004年 ９月 vref 新大 集積回路 25 パイプライン型ADC DAPと呼ばれる単位回路を従属に接続する。 各DAPは入力信号をいったん標本化し、参照電圧と比較し、Mビットの変換を行う。 次に入力信号は内部DACで発生された参照電圧との差分を取られ、 この差分信号が増幅されて次の段に送られる。 通常Mは１もしくは1.5に設定されることが多い MSB側 vin LSB側 M-bit DAP DAP S/H DAP DAP DAP DAP DAP Digital Approximator (DAP) ADC (M bit) DAC (M bit) + ×2M Amplifier 2004年 ９月 新大 集積回路 26 1bit パイプラインADCの動作 信号を折れ返して転送することにより１ビットずつの変換を行う ２ビット目 １ビット目 +Vref +Vref -Vref +Vref 0 Ｘ２ 2004年 ９月 -Vref +Vref 0 1 -Vref Ｘ２Ｘ２ 新大 集積回路 1 0 1 -Vref 27 比較器とOPアンプのオフセット電圧の影響 オーバーレンジに より変換値が出ない。 オーバーレンジに より変換値が出ない。 １ビット目 １ビット目 +Vref +Vref 比較器の オフセット電圧 -Vref +Vref Ｘ２ -Vref Ｘ２ -Vref -Vref オーバーレンジに より変換値が出ない。 オーバーレンジに より変換値が出ない。 2004年 ９月 +Vref 新大 集積回路 28 1.5ビット冗長構成 A 比較器のオフセットで 切り替わり点はずれる Vout -Vref/4 +Vref B +Vref/4 利得が正確な場合 A点とB点は値として つながる 誤差は発生しない。 -Vref +Vref V sig 00 01 Vout +Vref 10 +Vref Vsig -Vref -Vref -Vref 2004年 ９月 新大 集積回路 29 Gain Stage -Vref +Vref 1bit/stageもしくは1.5bit/stageのパイプライン型ADCの回路 は同一容量を２個用いた回路が使用されることが多い ADC Cs=Cfに設定する Cs DAC OpAmp clk vout= clk Cf DAC (-Vref, 0,Vref) clk Cs OpAmp DAC Cf Cs OpAmp Cf clk clk Sampling phase 2004年 ９月 V V 2 vin - ref , 0 , - ref 2 2 Subtracting and amplifying phase 新大 集積回路 30 Islew, DC gain,GBW Vstep 出力電圧 [V] V Verr CL=5.9pF(@1stStage) ΔV CL: Load capacitance Islew CL･ ΔV=1V[p-p] Tls ΔV: Maximum voltage swing T/2 Tls 1st Stage Islew > 1.57mA Tss 時間[s] t T : Sampling period =1/40MHz/2=12.5ns Tls (30%) : Settling for large signal=3.75ns Tss(70%) : Settling for small signal =8.75ns Vstep :Setting voltage for large signal Verr :Settling error N : Resolution =12bit (@ 1stStage) M : Sub-ADC resolution =1.5bit β : Feedback Factor=1/3 2004年 ９月 11 Verr 1 1 2 -1 NM A Vstep 1 A･ β 2 1/3 1st Stage DC Gain > 76dB e Tss τ 1 2NM τ 1 2π･ GBW･ β 1 ln 11 2 GBW 2π･Tss･ β 1st Stage GBW > 416MHz 新大 集積回路 31 CMOS 演算増幅器の応用例 Vin Vin + 1 C2 Vo (a) Unity gain buffer 2004年 ９月 1 C1 Vo + (b) Switched-capacitor integrator 新大 集積回路 32 差動型スイッチドキャパシタ積分器 Vcmi VDAC+ Vi+ ViVDAC- 2d C1 1 2 -+ 1d 2d C2 C1 2 1 Vo+ +- Vo- C2 Vcmi 2004年 ９月 新大 集積回路 33 演算増幅器の基本構成 Unit gain stage Output Input V to I I to V Buffer Bias ckt 2004年 ９月 新大 集積回路 34 基本演算増幅器 Vdd M3 vin+ Vdd Vb M4 M1 M2 vout vin- M3 voutvin+ Iss vout+ M1 M2 vin- Iss (a) Single 2004年 ９月 M4 (b) Differential 新大 集積回路 35 カスコードによる出力抵抗の増大 カスコード回路 Iout 出力抵抗 M1 rds1 (a) Source grounded ckt. 2004年 ９月 Iout rout rout Vin スーパーカスコード回路 Iout Vb M2 Vin Vb rout + - M2 Vin M1 M1 gm 2 rds 2 rds1 TR2の固有利得 通常数10倍 (b) Cascode ckt. 新大 集積回路 G gm2 rds 2 rds1 更に増幅器の利得倍 (c) Super-cascode ckt. 36 カスコード型演算増幅器 Vdd Vdd M4 M3 Vb3 M4 M3 M7 M7 M8 Vb2 Vb2 vout M5 Vb1 M6 vin+ M1 M2 vout+ Vb1 vin- vin+ Iss voutM5 M1 M6 M2 vin- Iss (a) Single 2004年 ９月 M8 (b) Differential 新大 集積回路 37 スーパーカスコード回路を用いた演算増幅器 Vb Vdd M4 M3 A2 M7 M8 vout+ voutM6 M5 A1 vin+ M1 M2 vin- Iss 2004年 ９月 新大 集積回路 38 コモンモードフィードバック回路 Vdd Isd CM Level detection Isd vout- vout+ Vcmo Iss 2004年 ９月 + - 新大 集積回路 Vout Vout 2 Vref 39 フォールディッドカスコード型演算増幅器 Vdd M3 Vb1 Vdd Iss Vb2 M1 vin+ vin- M2 M7 M8 vout+ Vb3 voutM5 M6 Iss1 2004年 ９月 M4 新大 集積回路 Iss1 40 電源電圧不感型バイアス回路 Vdd (W/L)P M3 (W/L)P M5 Y M6 IREF m(W/L)P Iout Ib M1 (W/L)N M4 X M2 K(W/L) N Vgs1 Vgs 2 IbRs 2 Ib VTn 1 Cox (W / L) Rs 2 Ib VTn 2 IbRs CoxK (W / L) Vss 2 1 1 Ib 1 (a) 電圧不感型バイアス回路A Cox (W / L) Rs2 K 2004年 ９月 新大 集積回路 2 41 電流源回路のバイアス回路 カスコード回路のバイアス方法 (Wp/Lp)/4 Vb (Wp/Lp) M1 M10 M12 Vdd M13 (Wp/Lp) VT+2Veff 2VT+3Veff M15 M14 (Wp/Lp) (Wp/Lp) (W/L) VT+2Veff Iout VT+Veff M5 M4 (W/L)/4 M3 M2 (W/L) (W/L) M8 M9 (W/L) (W/L) M6 M7 (W/L) (W/L) Vss (a) 電流源回路 2004年 ９月 新大 集積回路 42 VDD vΦ1 v+ CA vout 出力電圧vout チョッパーコンパレータ Φ2 CA CP v- VTH VTH Φ1 CA インバータの入力電位 vTH 新大 集積回路 vin Φ2=1 ? vTH v v αは CA とインバータのゲート浮遊容量 CP とで決まる 入力電圧 CP v+ Φ1=1 VTH 2004年 ９月 Φ 1 =1のとき 正なら vout=0 負なら vout=VDD 43 アナログ乗算器 (記号) vout=vxvy vx 変調器として利用する vy 2004年 ９月 新大 集積回路 44 アナログ乗算器(1) VCM v x 2 VCM v x 2 R iD1+iD2 M1 + M3 vo- VCM M4 M2 + iD3+iD4 o GS V vy 2 VGSo vo+ R vy 2 vout vo vo R (iD1 iD2 iD3 iD4 ) 入力電位 (vx , vy)の関数 2004年 ９月 新大 集積回路 45 アナログ乗算器（１） o v y iD1 VGS VTHN 2 VCM v x 2 VCM v x 2 M1 iD1+iD2 iD 2 M3 VCM M4 M2 iD3+iD4 V o GS vy 2 V o GS vy 2 o v y VGS VTHN 2 o v y iD 3 VGS VTHN 2 iD 4 o v y VGS VTHN 2 v x 1 v x 2 2 2 2 v x 1 v x 2 2 2 v x 1 v x 2 2 2 2 2 2 v x 1 v x 2 2 2 vout R iD1 iD 2 iD 3 iD 4 vx R 2v y K m vx v y 2 MOSFETのリニア特性 2004年 ９月 1 2 I DS VGS VTHN VDS VDS 2 新大 集積回路 46
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