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モデルパラメータ抽出用
トランジスタＴＥＧ
東京工業大学大学院理工学研究科
電子物理工学専攻松澤・岡田研究室
○盛健次、菅原光俊、松澤昭
2013/3/4
2013/3/4
モデルパラメータ抽出用ＴＥＧ
Matsuzawa
Matsuzawa
Lab.
& of
Okada
Lab.
Tokyo Institute
Technology
1
目次
2
１．モデルパラメータ抽出用トランジスタTEG
1.1 背景
1.2 従来のTEG技術と我々のTEG技術
1.3 従来のモデルパラメータ抽出
1.4 新しいモデルパラメータ抽出
1.5 まとめ
質疑応答
2013/3/4
モデルパラメータ抽出用ＴＥＧ
Matsuzawa
Matsuzawa
Lab.
& Okada
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1.1 背景
3
（１）SPICEのレベル3モデルからBSIMモデル
に替わり、Ｌ依存、Ｗ依存パラメータが増え、
モデルパラメータ抽出が難しくなった。
（２）（１）のような工夫をしても、全ての領域で合
わせ込むのが難しくなり、Binningという手法
が用いられるようになった。
（３）BSIM3v3、BSIM4モデルのようにモデルパ
ラメータが増えることにより、設計者にとって
モデルパラメータはブラックボックス化した。
（４）RFモデルでは、寄生のR、Ｌ、C素子を外付
けしなければ、所望の周波数では合わない。
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モデルパラメータ抽出用ＴＥＧ
Matsuzawa
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& Okada
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1.2
従来のTEG技術と我々のTEG技術
1.2.1
1.2.2
1.2.3
1.2.4
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4
従来のDC TEG
我々の製造したDC TEG
従来の容量TEG
我々の製造した容量TEG
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Matsuzawa
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1.2.1 従来のDC TEG
5
トランジスタ
スイッチが
OFFの時
トランジスタ
スイッチが
ONの時
（LRDB）
図1: 一般的な配列構成
2013/3/4
図4: DUTが非選択の時、
DUTのゲートとソース節点を
接続する追加パスゲートを持つ
LRDB単位セル。
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1.2.2 我々の製造したDC TEG
AND33
アレー状のトランジスタ
と測定トランジスタを選
択するシフトレジスタ
6
トランスミッションゲート
（VGF、VGS、VGL、VSF、VSS、VBF、VBS）
トランスミッションゲート
（VDF、VDS、VDL）
測定トランジスタ
領域
参照用トランジスタ
UNIT_CELLのレイアウト図
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1.2.3 従来の容量TEG（１）
7
James C. Chen, Bruce W. McGaughy, Dennis Sylvester, and Chenming Hu
“An On-Chip, Attofarad Interconnect Charge-Based Capacitance Measurement (CBCM) Technique”
IEDM 1996
I  I '  I net
Open、Short補正容量測定
I net  C Vdd  f
充電
電圧
放電
電圧
I net
I net
C
Vdd  f
0.01fF～10aFの解像度
測定精度は、Pch Tr、Nch Tr
のミスマッチで決まる。
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1.2.3 従来の容量TEG（２）
8
Yao-Wen Chang, Hsing-Wen Chang, Tao-Cheng Lu, Ya-Chin King, Wenchi Ting, Yen-Hui Joseph Ku, and Chih-Yuan Lu
“Charge-Based Capacitance Measurement for Bias-Dependent Capacitance ”
IEEE ELECTRON DEVICE LETTERS, VOL. 27, NO. 5, MAY 2006
C
VDD
I1  
0
充電電圧
VDD
I2  
0
gg
 C par   dV  f
C par  dV  f
放電電圧
C gg 
d I 1  I 2  1

dV
f
図1。２段階測定でCIEF CBCMとバイアスセットアップによりMOSFET容量抽出の為に設計されたテストキー。
蓄積から反転まで最大限の範囲をカバーする為に、VCCは第１段でPAD上のGNDの代わりに適用されます。
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1.2.3 従来の容量TEG（３）
9
図2。異なった寸法を持つMOSFET
を正規化した時のゲート容量。
図3。 Wにより正規化された
Cgg W  Lgate 特性。
4個のデバイスは、
すべてW＝10μmに固定、
L＝10、1、0.7、0.6μm。
直線とY軸との交点は
デバイスの両側の
フリンジ容量 2  C F となる。
図の太い黒線は、
従来のC-V方法で測定された
W/L=360μm/80μmを持つ
MOSFETの正規化 C gg です。
図4。測定されたゲート/ドレイン、ソース/ドレインオーバラップ容量。
挿入図はMOSFETデバイスのオーバラップ容量の概念図を示す。
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1.2.4 我々の製造した容量TEG
10
提案する浮遊容量を分離して測定する回路
提案するテスト・ストラクチャの
全体レイアウト
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提案する容量マトリクス用CBCM法のレイアウト
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Matsuzawa
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1.3
従来のモデルパラメータ抽出
1.3.1 モデルパラメータ用のTEG領域
1.3.2 モデル式と各パラメータの抽出法
1.3.3 RD、RSの抽出方法
RD+RSを先に抽出する理由
1.3.4 WD、LDの抽出方法
1.3.5 VTOの抽出方法
1.3.6 UOの抽出方法
1.3.7 THETAの抽出方法
1.3.8 VMAXの抽出方法
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11
1.3.1 モデルパラメータ用のTEG領域
Ｗ
12
デジタル回路で使用する領域
BSIM3v3
アナログ回路で使用する領域
HiSIM
Wide
MOS11
middle
EKV
BSIM5
narrow
Ｌ
short
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middle
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large
Matsuzawa
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1.3.2 モデル式と各パラメータの抽出法
（２）ＷＤの抽出
I DS 
Weff
Leff
（５）ＵＯの抽出
0  COX
1



VGS  VTH  VDS  VDS
2



S


1    VGS  VTH 1 
VDS 


 Leff VMAX

垂直電界
水平電界
（６）ＴＨＥＴＡの抽出
（７）ＶＭＡＸの抽出

 （１）ＲＤ＋ＲＳの抽出
S
1    VGS  VTH 1 
VDS 
Leff
 Leff VMAX



 2 RCON  RD  RS
1
Weff


0  COX  VGS  VTH  VDS 
2


（２）ＬＤの抽出
Rout 
VDS
I DS
（４）ＶＴＯの抽出
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13
1.3.3 ＲＤ、ＲＳの抽出方法
Rout  2Rcon  RD  RS 
ROUT
14
Leff
KP Weff  VGS  VTH 
Rout－VDS特性
VGS:小
VGS:大
2・RCON+RD+RS
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VDS
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1.3.3 ＲＤ、ＲＳの抽出方法の意味
15
I-V特性とR-V特性の考え方
線形特性
飽和特性
I
I
＝
V
V
V
R
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I
＋
I-V特性
R-V特性
合成特性
R
R
＋
モデルパラメータ抽出用ＴＥＧ
＝
Matsuzawa
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RD+RSを先に抽出する理由
16
Influence of RDS in VTH
With series resistance
I ds' 
Weff
Leff
1


 eff  Cox  Vgs'  Vth'  Vds'  Vds'
2


Vds'
Rtot 
I ds
Rtot  Rds 
Leff
1


Weff  eff  Cox  Vgs'  Vth'  Vds' 
2


Intrinsic device
I ds 
Rtot 
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Weff
Leff
Vds

I ds
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1


 eff  Cox  Vgs  Vth  Vds  Vds
2


Leff
1


Weff  eff  Cox  Vgs  Vth  Vds 
2


Matsuzawa
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1.3.4 ＷＤ、ＬＤの抽出方法
I DS  KP 
W  2 WD
 VGS  VTH VDS'
Leff
IDS
Rout
17
L  2  LD
 2Rcon  RD  RS 
KP Weff  VGS  VTH 
Rout
Rout－L特性
IDS－W特性
VGS:大
VGS:大
2LD
2WD
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VGS:小
W
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VGS:小
2Rcon+RD+RS
L
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1.3.5 VTOの抽出方法（閾値電圧）
18
I DS  VGS 特性の線形領域（ VDS  VGS  VTH ）から、以下の様にVTH を決定する。
IDS
IDS－VGS特性
I DS    VGS  VTH  VDS
測定条件
VBS=0V
VDS=0.1V
I DS 1    VGS 1  VTH VDS
I DS 2    VGS 2  VTH VDS
I DS 1 VGS 1  VTH

I DS 2 VGS 2  VTH
IDS2=2μA
IDS1=1μA
VTH
VGS
VGS1 VGS2
VTH
I 
VGS 1   DS 1   VGS 2
 I DS 2 

I
1  DS 1
I DS 2
I DS 1  1A 、I DS 2  2A の時、VTH  2VGS 1  VGS 2
I DS  VGS 特性の飽和領域（ VDS  VGS  VTH ）から、以下の様に VTH を決定する。
IDS
I DS 
IDS－VGS特性
2
 VGS  VTH 
I DS 1 
測定条件
VBS=0V
VDS=0.1V
I DS 2 
IDS2=2μA

2

2
 VGS 1  VTH 
 VGS 2  VTH 
I DS 1 VGS 1  VTH

I DS 2 VGS 2  VTH
IDS1=1μA
VTH
VGS
VGS1 VGS2
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
VTH
 I

VGS 1   DS 1   VGS 2
 I DS 2 

I
1  DS 1
I DS 2
I DS 1  1A 、 I DS 2  2A の時、VTH  2VGS 1  VGS 2
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1.3.6 UOの抽出方法（移動度）
β
βmax
β－VGS特性
19
I DS

VDS  VGS
VBS=0V
VDS=0.05V,0.1V
Weff
VTO
VGS
Leff  max
UO 

Weff Cox
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I DS
  KP 

Leff VDS VGS
VGS  VTO の時、    maxより、
 max 
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Weff
Leff
 Cox UO
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1.3.7 THETAの抽出方法（垂直電界）
β
β－VGS特性
VBS=0V
VDS=0.05V,0.1V
β1
 2  KP 
β2
VGS1
 
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1  KP 
Weff
VGS 2
VGS2
VGS
 1 
   1
 2 
 
 VTO    1   VGS 1  VTO 
 2 
20

1

1
Leff 1    VGS 1  VTO 
Weff
Leff 1    VGS 2  VTO 
1 1    VGS 2  VTO 

 2 1    VGS 1  VTO 
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1.3.8 VMAXの抽出方法（水平電界）
μS－VGS特性
μS
 ref 
VBS=0V
VDS=0.05V,0.1V
μS1
 max
UO

Weff
Leff
21
 COX
I DS
UO
 S 
1    VGS  VTO 
VDS  VGS   ref
VGS1
VTO
VGS
1
S
S
Leff VMAX
1
μeff－VDS特性
μeff
 eff
VBS=0V
VGS=VGS1
μeff1
VDS
  eff 
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VDS
1


VDS  VGS   1  FBODY VDS    ref
2


VDS


 S Leff  VMAX
1
VMAX 
VDS1 VDSAT
I DS
VDS
 1
1 
Leff  



 eff  S 
モデルパラメータ抽出用ＴＥＧ

Eeff
 1
1 




 eff  S 
Matsuzawa
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1.4 新しいモデルパラメータ抽出
22
1.4.1 新しく考案したモデル式
1.4.2 チャネル抵抗とLDD抵抗の分離方法
LEVEL3モデルを用いた
チャネル抵抗とLDD抵抗の分離方法
1.4.3 ゲート容量の変調効果
1μm付近のRoutはゲート容量の影響？
1.4.4 Cgb-Vgb特性
Cgb-Vgbの測定結果を説明した文献
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1.4.1 新しく考案したモデル式
I DS 
Weff
Rout 
VDS
I DS
Leff
23

Leff  Weff  2  AG 
COX
1

 

 0  


V

V


V

 GS
TH
DS   VDS
Leff  Weff
2



1    VGS  VTH 
 
垂直電界

Leff  Weff
1 1    VGS  VTH 
1

 

1
Weff  0 
COX
Leff  Weff  2  AG  

V

V

V
 GS
TH
DS 
2


 RLDD  2 RCON  RD  RS
Leff
水平電界
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1.4.2 チャネル抵抗とLDD抵抗の分離方法
ゲートチャネル長の異なる２つのＬＤＭＯＳを用意し、
Ids-Vgs特性、Ids-Vds特性を同一グラフに描画する。
l2
l1
Ｗ
RC1
RD
RCON RLDD
RD
RLDD RCON
Ｗ
RCON
RC 2 RD
RLDD RLDD RCON
（b）
（a）
Ids
Ids
(b)TEG
(b)TEG
(a)TEG
(a)TEG
Vgs
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RD
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Vds
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24
LEVEL3モデルを用いたチャネル抵抗とLDD抵抗の分離方法 25

f VGS ,VDS'

1


KP Weff  VGS  VTH  VDS' 
2



1    VGS  VTH 
S

' 


L

2

LD


V
 1
DS 
VMAX

Rout1  
f VGS ,VDS'

ＬＤＤ抵抗
S

V
'
DS
2  RLDD  VMAX '
f VGS , VDS


水平電界は、ＬＤＤ
抵抗である。
2013/3/4
Rout 2
S

' 


L

2

LD


V
 2
DS 
VMAX



f VGS ,VDS'


チャネル抵抗
Rout1  Rout 2
RC1  L1  2  LD 
L1  L2
RC 2
Rout1  Rout 2
 L2  2  LD  
L1  L2
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1.4.3 ゲート容量の変調効果
26
応用物理での発表
Weff 
Leff Weff  2  AG 
1 2

 UO  


I ds 
 Cox 
V

V
V

Vds 
 gs
th
ds


Leff 
Leff Weff
2



応用物理では、垂直電界を削除したが、
その後、必要だと分かった。
Weff 
Leff Weff  2  AG 
Cox
1 2

 UO  


I ds 


V

V
V

Vds 
 gs
th ds


Leff  1    Vgs  Vth 
Leff Weff
2



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1μm付近のRoutはゲート容量の影響？
Rout
1μm
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Ｌ
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27
1.4.4 Cgb-Vgb特性
28
Nch Tr Cgb-Vgb ( Vds=0V～2. 0V, 0. 1V )
4E-11
Vds=0
Vds=0. 1
Vds=0. 2
Vds=0. 3
Vds=0. 4
Vds=0. 5
Vds=0. 6
Vds=0. 7
Vds=0. 8
Vds=0. 9
Vds=1. 0
Vds=1. 1
Vds=1. 2
Vds=1. 3
Vds=1. 4
Vds=1. 5
Vds=1. 6
Vds=1. 7
Vds=1. 8
Vds=1. 9
Vds=2. 0
3. 5E-11
3E-11
Cgb( F)
2. 5E-11
2E-11
1. 5E-11
1E-11
5E-12
0
-2
2013/3/4
-1. 5
-1
-0. 5
0
Vgb( V)
0. 5
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1
1. 5
2
Matsuzawa
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Cgb-Vgbの測定結果を説明した文献
29
A Simple Model for the Overlap Capacitance of a VLSI MOS Device
Region AB:
gate oxide capacitance +
parallel-plate overlap component +
the fringing components
Region CD:
parallel-plate overlap component +
the fringing components
Region DE:
inversion capacitace +
the fringing components
Cov 
2013/3/4
 ox  x p   ox d    2 si   x j     ox 

 ln 1   

 ln 1    sin 

tox

 tox 
  tox   2  si 
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1.5 まとめ
30
（１）モデルパラメータ抽出用にトランジスタをマ
トリックス状に並べて電流ー電圧特性を測定
するDC TEGは無かったので新しく製造した。
（２）モデルパラメータ抽出用にトランジスタをマ
トリックス状に並べてゲート容量を測定する容
量TEGは無かったので新しく製造した。
（３）（１）（２）のＴＥＧを使って、新しく考案したモ
デルパラメータ抽出を行う為の準備が整った。
今後、DC TEG、容量TEGを測定し、新しく考
案したモデルパラメータ抽出方法が如何に有
効であるかを確かめる。
2013/3/4
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質疑応答
31
ご清聴ありがとうございました。
質疑応答
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