Quartus II Version 5.1 Handbook, Volume 5: Altera

14. Avalon インタフェース対応
PLL コア
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
NII53002-6.0.0
コアの概要
Avalon® PLL（phase locked loop）コアは、アルテラの Stratix® および
Cyclone™ シリーズ FPGA の専用オンチップ PLL 回路にアクセスする手
段を提供します。PLL コアはアルテラの altpll メガファンクションの周
囲に配置されるコンポーネント・ラッパーです。PLLコアはSOPC Builder
に対応しており、SOPC Builder で生成されたシステムに容易に統合でき
ます。
コアは SOPC Builder システムのクロックを入力として取り込んで、そ
の基準クロックにロックされる PLL 出力クロックを生成します。
PLL コアは以下の機能をサポートしています。
アルテラの altpll メガファンクションで提供されるすべての PLL 機
能。正確な機能セットはデバイス・ファミリによって異なります。
■ Avalonレジスタを経由したステータス信号およびコントロール信号、
または SOPC Builder システム・モジュール上のトップレベル信号へ
のアクセス。
■
PLL 出力クロックは、以下の 2 つの方法で利用できます。
ユーザの SOPC Builder システムでのシステム・ワイド・クロックの
ソースとして
■ ユーザの SOPC Builder システム・モジュール上の出力信号として
■
Altpll メガファンクションについて詳しくは、
「altpll Megafunction User
Guide」を参照してください。
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14–1
機能の説明
機能の説明
図 14-1 に、PLL コアのブロック図とアルテラ FPGA 内の PLL 回路への
接続を示します。以下の項では、コアのコンポーネントについて説明し
ます。
図 14-1.PLL コアのブロック図
status
Avalon
Slave
Interface
altpll Megafunction
control
areset
locked
PLL Locked
pfdena
Registers
c0
PLL Reset
PFD Enable
pllena
PLL Enable
c1
PLL Clock
Outputs
e0
e1
Reference
Clock
inclk
PLL Core
altpll メガファンクション
PLL コアは altpll メガファンクション・インスタンス化および Avalon
スレーブ・インタフェースで構成されています。このインタフェースは
オプションで、コア内のステータス・レジスタおよびコントロール・レ
ジスタへのアクセスを提供します。altpll メガファンクションは、SOPC
Builder システム・クロックを基準として取り込んで、1 つまたは複数の
フェーズ・ロックされた出力クロックを生成します。
14–2
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Avalon インタフェース対応 PLL コア
クロック出力
ターゲットとなるデバイス・ファミリに応じて、altpll メガファンク
ションは 2 種類のタイプの出力クロックを供給します。
内部 (c) – SOPC Builder システム・モジュールの内部または外部のロ
ジックをドライブ可能なクロック出力。内部クロック出力は、トッ
プレベルの FPGA ピンにもマップできます。内部クロック出力はす
べてのデバイス・ファミリに用意されています。
■ 外部(e) – 専用FPGAピンのみをドライブ可能なクロック出力。
これら
はオンチップ・クロック・ソースとして使用することはできません。
外部クロック出力は一部のデバイス・ファミリには備わっていませ
ん。
■
ターゲット・デバイスで利用可能な正確な数およびタイプの出力クロッ
クを確認するには、
「altpll Megafunction User Guide」を参照してくだ
さい。
PLL ステータスおよびコントロール信号
altpll がどのようにパラメータ化されるかにより、ステータス信号とコ
ントロール信号の数は異なります。特定のステータス信号およびコント
ロール信号をトップレベルの SOPC Builder システム・モジュールにエ
クスポートするように選択できます。また、Avalon レジスタでこれら
の信号へのアクセスを提供することができます。レジスタにマップされ
ていないステータス信号またはコントロール信号は、トップレベルのモ
ジュールにエクスポートされます。
詳細については、「SOPC Builder でのコアのインスタンス化」を参照し
てください。
システム・リセットの考慮点
FPGA コンフィギュレーションでは、PLL コアは自動的にリセットされ
ます。PLL 専用リセット回路は、SOPC Builder システム・モジュール全
体に対するリセットを解放する前に、PLL がロックすることを保証しま
す。
PLL をリセットすると、SOPC Builder システム・モジュール全
体がリセットされます。
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14–3
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デバイスおよびツールのサポート
デバイス
およびツールの
サポート
PLL コアは、Quartus II ソフトウェア・バージョン 5.1 以降でサポート
されています。コアはアルテラの altpll メガファンクションでサポート
されるアルテラの FPGA ファミリをサポートしています。
詳細については、
「altpll Megafunction User Guide」を参照してください。
SOPC Builder
でのコアの
インスタンス化
この項では、SOPC Builder Avalon PLL コンフィギュレーションで利用
できるオプションについて説明します。
PLL コアには altpll メガファンクションのインスタンス化が含まれます。
PLL コアに対するコンフィギュレーション・ウィザードにより、altpll を
コンフィギュレーションし、選択された altpll のステータス信号および
コントロール信号への接続を指定します。PLL コアは、利用可能なコン
ポーネントの SOPC Builder リストの Other カテゴリに現れます。
以下のセクションでは、コンフィギュレーション・ウィザードでの設定
を説明します。
PLL Settings タブ
PLL Settings タブには、アルテラの altpll メガウィザードを起動するボ
タンがあります。メガウィザードを使用して、Altpll をパラメータ化し
ます。パラメータのセットは、ターゲット・デバイス・ファミリによっ
て異なります。
Altpllメガファンクションの使用について詳しくは、
「altpll Megafunction
User Guide」を参照してください。
Altpll をパラメータ化するまでは、Avalon PLL ウィザードの Finish を
クリックまたはPLLインタフェースをコンフィギュレーションしないで
ください。
Interface タブ
Interface タブは、オプションの最新の PLL ステータス信号およびコン
トロール信号のアクセス・モードをコンフィギュレーションします。
altpll にあるそれぞれの高機能信号には、以下のアクセス・モードを選
択することができます。
14–4
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Avalon インタフェース対応 PLL コア
Export - SOPC Builder システム・モジュールのトップレベルに信号
をエクスポートします。
■ Register - 信号をステータス・レジスタまたはコントロール・レジス
タの 1 ビットにマップします。
■
高機能信号はオプションです。altpll メガウィザードで、これらの
どれも作成しないことを選択した場合の PLL のデフォルト動作を
表 14–1 に示します。
表 14–1 に示す高機能信号に対してアクセス・モードを指定することがで
きます。この表にない altpll コア信号は、自動的に SOPC Builder システ
ム・モジュールのトップレベルにエクスポートされます。
表 14–1. altpll で追加できる信号
Avalon PLL
Wizard の名称
altpll
信号名
入力 /
出力
areset
ì¸óÕ
PLL Reset Input
PLL はデバイスのコンこの信号はSOPC Builderシステム・モジュー
フィギュレーション時ル全体をリセットし、PLL を初期設定に戻し
のみリセット
ます。
pllena
ì¸óÕ
PLL Enable Input
PLL をイネーブル
pfdena
ì¸óÕ
PFD Enable Input
P h a s e - F r e q u e n c y この信号はPLLのPhase-Frequency Detector
Detector をイネーブルをイネーブルし、基準クロックの変化にロッ
クできるようにします。
locked
èoóÕ
PLL Locked Output
-
基本動作
説明
この信号は PLL をイネーブルします。
pllena は常にエクスポートされます。
この信号は PLLが入力クロックにロックし
ているときにアサートされます。
areset をアサートすると、PLL だけでなく SOPC Builder シ
ステム・モジュール全体をリセットします。
Finish
Finish をクリックして、PLL を SOPC Builder システムに挿入します。
PLL クロック出力は、SOPC Builder System Contents タブのクロック設
定テーブルに表示されます。
PLL に外部出力クロックがある場合、それらは他のクロックと同
様にクロック設定テーブルに表示されますが、外部出力クロック
を使用して SOPC Builder システム内のコンポーネントをドライ
ブすることはできません。
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14–5
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ハードウェア・シミュレーションの考慮点
外部出力クロックの使用について詳しくは、「altpll Megafunction User
Guide」を参照してください。
SOPC Builder は自動的に、PLL の基準クロック入力をクロック設定テー
ブルで最初の使用可能なクロックに接続します。
複数の SOPC Builder システム・クロックが使用可能な場合は、
PLL が適切な基準クロックに接続されていることを確認します。
ハードウェア・
シミュレー
ションの考慮点
SOPC Builder で PLL コア用に生成される HDL ファイルは、合成とシ
ミュレーションのどちらにも適しています。PLL コアは標準 SOPC
Builder シミュレーション・フローをサポートするため、ハードウェア・
シミュレーションに対して特別な考慮は必要ありません。
レジスタの定
義とビット・
リスト
表 14–2 に PLL コアのレジスタ・マップを示します。デバイス・ドライバ
は、2 つのメモリ・マップド形式の 16 ビット・レジスタを介して、コア
に対する制御または通信を行います。
以下に示すステータス・ビットとコントロール・ビットは、altpll メガウィ
ザードで作成された場合にのみ存在し、PLL ウィザードの Interface タブ
で Register に設定されます。
表 14–2. PLL コア・レジスタ・マップ・レジスタ・マップ
オフ
セット
レジスタ名
R/W
0
status
R/O
1
control
R/W
ビットの説明
15
...
2
1
(1)
(1)
0
LOCKED
PFDENA
ARESET
表 14–2 の注：
書き込むと予約ビットはゼロに設定されます。
(1) Reserved.読み出した値は不定です。
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Avalon インタフェース対応 PLL コア
ステータス・レジスタ
エンベッデッド・ソフトウェアは、status レジスタを介して PLL ステー
タスにアクセスすることができます。status に書き込んでも影響はあり
ません。表 14–3 に各ビットの機能を説明します。
表 14–3. ステータス・レジスタ・ビット
ビット数
名称
リセット後の値
説明
0
LOCKED
1
altpllの locked 信号に接続します。
PLL の出力に有効なクロックが現
れると LOCKED ビットが High にな
ります。
-
Reserved.読み出した値は不定です。
1 .. 15
コントロール・レジスタ
エンベッデッド・ソフトウェアは、control レジスタを介して PLL を
制御することができます。ソフトウェアでコントロール・ビットのステー
タスを読み戻すこともできます。表14–4に各ビットの機能を説明します。
表 14–4. コントロール・レジスタ・ビット
ビット数
名称
リセット後の値
説明
0
ARESET
0
altpllの areset 信号に接続します。
このビットに 1 を書き込むと、
areset 信号を 1 クロック・サイ
クルの間アサートします。
1
PFDENA
1
altpllのpfdena信号に接続します。
-
Reserved. 読み出した値は不定で
す。書き込むと予約ビットはゼロに
設定されます。
2 .. 15
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14–7
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レジスタの定義とビット・リスト
14–8
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2006 年 5 月

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