Artix-7 FPGA デー タ シー ト :
DC 特性および AC ス イ ッ チ特性
Production 製品仕様
DS181 (v1.21) 2016 年 9 月 27 日
概要
Artix®-7 FPGA には、 -3、 -2、 -1、 -1LI、 -2L の ス ピー ド グ レー ド
があ り 、 -3 ス ピー ド グ レー ド のパフ ォーマ ン ス が最 も 高 く な っ
てい ます。 Artix-7 FPGA は主に 1.0V の コ ア電圧で動作 し ます。
-1LI お よ び -2L デバ イ ス は よ り 低い最大ス タ テ ィ ッ ク 消費電力で
ス ク リ ーニ ン グ評価 さ れ、 ダ イ ナ ミ ッ ク 消費電力が低い場合はそ
れぞれ -1 お よ び -2 デバ イ ス よ り も 低い コ ア電圧で動作で き ます。
-1LI デバ イ ス は、 0.95V の VCCINT と 0.95V の VCCBRAM でのみ動
作 し 、 ス ピー ド 仕様は -1 ス ピー ド グ レー ド と 同 じ です。 -2L デ
バ イ ス は 0.9V ま たは 1.0V いずれかの VCCINT 電圧で動作で き 、
0.9V を使用す る 場合の方が最大ス タ テ ィ ッ ク 消費電力が よ り 低
く な り ます。 1.0V の VCCINT で動作す る 場合、 -2L デバ イ ス の ス
ピー ド 仕様は -2 ス ピー ド グ レー ド と 同 じ です。 0.9V の VCCINT
で動作す る 場合は、 2L の ス タ テ ィ ッ ク 消費電力お よ びダ イ ナ
ミ ッ ク 消費電力は低減 し ます。
Artix-7 FPGA の DC 特性お よ び AC 特性は、 コ マーシ ャ ル、 拡張、
イ ン ダ ス ト リ アル、 エ ク ス パン ド (-1Q)、 ミ リ タ リ (-1M) グ レー
ド の温度範囲に対 し て指定 さ れてい ますが、 特記のない限 り 、 同
一ス ピー ド グ レー ド のパ ラ メ ー タ ーの値は、 動作温度範囲を除
いて コ マーシ ャ ル と イ ン ダ ス ト リ アルで同 じ です。 つま り 、 -1M
ス ピー ド グ レー ド ミ リ タ リ デバ イ ス と -1C ス ピー ド グ レー ド コ
マーシ ャ ル デバ イ ス の タ イ ミ ン グ特性は同 じ です。 ただ し 、 ス
ピー ド グ レー ド やデバ イ ス に よ っ ては、 イ ン ダ ス ト リ アル デバ
イ ス で入手で き ない場合があ り ます。 た と えば、 -1M は防衛グ
レー ド の Artix7Q フ ァ ミ リ でのみ、 -1Q は XA Artix-7 FPGA での
み入手可能です。
電源電圧お よ びジ ャ ン ク シ ョ ン温度の仕様はすべて、 ワース ト
ケース の値です。 こ こ に記載 さ れたパ ラ メ ー タ ーは、 頻繁に使用
さ れ る デザ イ ンや一般的なアプ リ ケーシ ョ ンに共通の も のです。
使用可能なデバ イ ス と パ ッ ケージの組み合わせは、 次のデー タ
シー ト に記載 さ れてい ます。
•
『7 シ リ ーズ FPGA 概要』 (DS180)
•
『防衛グ レー ド 7 シ リ ーズ FPGA 概要』 (DS185)
•
『XA Artix-7 FPGA 概要』 (DS197)
こ の Artix-7 FPGA デー タ シー ト を含む、 7 シ リ ーズ FPGA に関す
る すべての資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト
(japan.xilinx.com/documentation) か ら 入手で き ます。
DC 特性
表 1 : 絶対最大定格(1)
シ ンボル
説明
最小
最大
単位
FPGA ロ ジ ッ ク
VCCINT
内部電源電圧
–0.5
1.1
V
VCCAUX
補助電源電圧
–0.5
2.0
V
VCCBRAM
ブ ロ ッ ク RAM メ モ リ の電源電圧
–0.5
1.1
V
VCCO
HR I/O バン ク の出力 ド ラ イ バー電源電圧
–0.5
3.6
V
VREF
入力基準電圧
–0.5
2.0
V
–0.4
VCCO + 0.55
V
–0.4
2.625
V
–0.5
2.0
V
VIN(2)(3)(4)
VCCBATT
I/O 入力電圧
VREF、 お よ び TMDS_33 を除 く 差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V の と
キー メ モ リ 用のバ ッ ク ア ッ プ バ ッ テ リ 電源電圧
き )(5)
GTP ト ラ ン シーバー
VMGTAVCC
GTP ト ラ ン ス ミ ッ タ ーお よ びレ シーバー回路のアナ ロ グ電源電圧
–0.5
1.1
V
VMGTAVTT
GTP ト ラ ン ス ミ ッ タ ーお よ びレ シーバー終端回路のアナ ロ グ電源電圧
–0.5
1.32
V
© Copyright 2011-2016 Xilinx, Inc. Xilinx、 Xilinx のロ ゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 お よび こ の文書に含まれる その他の指定 さ れた ブ ラ ン ド は、
米国お よびその他各国のザイ リ ン ク ス社の商標です。 すべてのその他の商標は、 それぞれの保有者に帰属 し ます。
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本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 1 : 絶対最大定格(1) (続き)
シ ンボル
説明
最小
最大
単位
VMGTREFCLK
基準 ク ロ ッ ク の絶対入力電圧
–0.5
1.32
V
VIN
レ シーバー (RXP/RXN) お よ び ト ラ ン ス ミ ッ タ ー (TXP/TXN) の絶対入力電圧
–0.5
1.26
V
IDCIN-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 レ シーバー入力ピ ンの DC 入力電流
–
14
mA
IDCIN-MGTAVTT
RX 終端 = VMGTAVTT の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
12
mA
IDCIN-GND
RX 終端 = GND の と き 、 レ シーバー入力ピ ンの DC 入力電流
–
6.5
mA
IDCOUT-FLOAT
RX 終端 = フ ロ ーテ ィ ン グの と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
–
14
mA
IDCOUT-MGTAVTT
RX 終端 = VMGTAVTT の と き 、 ト ラ ン ス ミ ッ タ ー ピ ンの DC 出力電流
–
12
mA
XADC
VCCADC
GNDADC に対す る XADC 電源電圧
–0.5
2.0
V
VREFP
GNDADC に対す る XADC 基準入力
–0.5
2.0
V
ス ト レージ温度 (周囲)
–65
150
°C
Pb/Sn コ ン ポーネ ン ト の最大はんだ付け温度(6)
–
+220
°C
Pb フ リ ー コ ン ポーネ ン ト の最大はんだ付け温度(6)
–
+260
°C
–
+125
°C
温度
TSTG
TSOL
最大ジ ャ ン ク シ ョ
Tj
ン温度(6)
注記 :
1. こ の表の絶対最大定格を超え る 条件下では、 デバ イ ス が恒久的に破損す る 可能性があ り ます。 こ こ に示す値は最大定格値であ り 、 こ の条件お よ び
推奨動作条件以外の状態でデバ イ ス が動作す る こ と を示す も のではあ り ません。 ま た、 デバ イ ス を絶対最大定格の状態で長時間使用す る と 、 デバ
イ ス の信頼性が低下す る 可能性があ り ます。
2. よ り 低い絶対電圧値が常に適用 さ れます。
3. I/O の動作は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参照 し て く だ さ い。
4. 最大定格の制限は DC 信号に適用 さ れます。 最大のア ン ダーシ ュ ー ト /オーバーシ ュ ー ト AC 仕様については、 表 4 を参照 し て く だ さ い。
5. TMDS_33 仕様は、 表 9 を参照 し て く だ さ い。
6. はんだ付けのガ イ ド ラ イ ンお よ び温度条件は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) を参照 し て く だ さ い。
表 2 : 推奨動作条件(1)(2)
シ ンボル
説明
最小
標準
最大
単位
-3、 -2、 -2LE (1.0V)、 -1、 -1Q、 -1M デバ イ ス : 内部電源電圧
0.95
1.00
1.05
V
-1LI (0.95V) デバ イ ス : 内部電源電圧
0.92
0.95
0.98
V
-2LE (0.9V) デバ イ ス : 内部電源電圧
0.87
0.90
0.93
V
補助電源電圧
1.71
1.80
1.89
V
-3、 -2、 -2LE (1.0V)、 -2LE (0.9V)、 -1、 -1Q、 -1M デバ イ ス :
ブ ロ ッ ク RAM 電源電圧
0.95
1.00
1.05
V
-1LI (0.95V) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.92
0.95
0.98
V
HR I/O バン ク の電源電圧
1.14
–
3.465
V
FPGA ロ ジ ッ ク
VCCINT(3)
VCCAUX
VCCBRAM
(3)
VCCO(4)(5)
I/O 入力電圧
–0.20
–
VCCO + 0.20
V
VIN(6)
VREF、 お よ び TMDS_33 を除 く 差動 I/O 規格の I/O 入力電圧
(VCCO = 3.3V の と き )(7)
–0.20
–
2.625
V
IIN(8)
ク ラ ンプ ダ イ オー ド が順方向バ イ ア ス であ る と き の、 電源がオン あ る いは
オ フ のバン ク にあ る ピ ンの最大電流
–
–
10
mA
VCCBATT(9)
バ ッ テ リ 電圧
1.0
–
1.89
V
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 2 : 推奨動作条件(1)(2) (続き)
シ ンボル
説明
最小
標準
最大
単位
GTP ト ラ ン シーバー
VMGTAVCC(10)
GTP ト ラ ン ス ミ ッ タ ーお よ びレ シーバー回路のアナ ロ グ電源電圧
0.97
1.0
1.03
V
VMGTAVTT(10)
GTP ト ラ ン ス ミ ッ タ ーお よ びレ シーバー終端回路のアナ ロ グ電源電圧
1.17
1.2
1.23
V
VCCADC
GNDADC に対す る XADC 電源電圧
1.71
1.80
1.89
V
VREFP
外部の基準電源電圧
1.20
1.25
1.30
V
コ マーシ ャ ル (C) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
85
°C
拡張 (E) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
0
–
100
°C
イ ン ダ ス ト リ アル (I) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
–40
–
100
°C
エ ク ス パン ド (Q) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
–40
–
125
°C
ミ リ タ リ (M) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
–55
–
125
°C
XADC
温度
Tj
注記 :
1. すべての電圧はグ ラ ン ド を基準 と し てい ます。
2. 電源分配シ ス テ ムのデザ イ ンについては、 『7 シ リ ーズ FPGA PCB デザ イ ンお よ びピ ン配置ガ イ ド 』 (UG483) を参照 し て く だ さ い。
3. VCCINT お よ び VCCBRAM が統一電圧で動作す る 場合、 VCCINT と VCCBRAM は同 じ 電源に接続で き ます。
4. VCCO が 0V ま で降下 し て も 、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ は保持 さ れます。
5. 1.2V、 1.5V、 1.8V、 2.5V、 お よ び 3.3V ±5% の VCCO を含みます。
6. よ り 低い絶対電圧値が常に適用 さ れます。
7. TMDS_33 仕様は、 表 9 を参照 し て く だ さ い。
8. 各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
9. VCCBATT は、 ビ ッ ト ス ト リ ームの暗号化を使用す る 場合にのみ必要です。 バ ッ テ リ を使用 し ない場合、 VCCBATT を グ ラ ン ド ま たは VCCAUX に接続
し て く だ さ い。
10. 表の各電圧に、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ ド 』 (UG482) で説明 さ れてい る フ ィ ル タ ー回路が必要です。
表 3 : 推奨動作条件下での DC 特性
シ ンボル
説明
最小
標準(1)
最大
単位
VDRINT
デー タ を保持す る ための VCCINT 電圧 ( こ の電圧未満では、 コ ン フ ィ ギ ュ レー
シ ョ ン デー タ が失われ る 可能性があ る )
0.75
–
–
V
VDRI
デー タ を保持す る ための VCCAUX 電圧 ( こ の電圧未満では、 コ ン フ ィ ギ ュ レー
シ ョ ン デー タ が失われ る 可能性があ る )
1.5
–
–
V
IREF
各ピ ンの VREF リ ー ク 電流
–
–
15
µA
IL
各ピ ンの入力ま たは出力 リ ー ク 電流 (サンプル テ ス ト )
–
–
15
µA
CIN(2)
パ ッ ド のダ イ 入力の容量
–
–
8
pF
VIN = 0V、 VCCO = 3.3V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
90
–
330
µA
VIN = 0V、 VCCO = 2.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
68
–
250
µA
VIN = 0V、 VCCO = 1.8V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
34
–
220
µA
VIN = 0V、 VCCO = 1.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
23
–
150
µA
VIN = 0V、 VCCO = 1.2V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
12
–
120
µA
IRPD
VIN = 3.3V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
68
–
330
µA
ICCADC
アナ ロ グ電源電流、 パ ワーア ッ プ状態のアナ ロ グ回路
–
–
25
mA
IBATT(3)
バ ッ テ リ 電源の電流
–
–
150
nA
IRPU
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 3 : 推奨動作条件下での DC 特性 (続き)
最小
標準(1)
最大
単位
VCCO/2 (UNTUNED_SPLIT_40) に対す る プ ロ グ ラ ム可能な入力終端のテブナン
等価抵抗
28
40
55
Ω
VCCO/2 (UNTUNED_SPLIT_50) に対す る プ ロ グ ラ ム可能な入力終端のテブナン
等価抵抗
35
50
65
Ω
VCCO/2 (UNTUNED_SPLIT_60) に対す る プ ロ グ ラ ム可能な入力終端のテブナン
等価抵抗
44
60
83
Ω
n
温度ダ イ オー ド の理想係数
–
1.010
–
–
r
温度ダ イ オー ド の直列抵抗
–
2
–
Ω
シ ンボル
RIN_TERM(4)
説明
注記 :
1. 標準値は、 標準電圧お よ び 25°C の条件で指定 さ れてい ます。
2. こ こ で示 し た計測結果はパ ッ ド のダ イ 容量であ り 、 パ ッ ケージは含まれません。
3. 最大値は、 25°C の ワース ト ケース で指定 さ れてい ます。
4. VCCO/2 レベルへの終端抵抗です。
表 4 : HR I/O バン ク の AC 電圧オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の VIN 最大許容値(1)(2)
AC 電圧オーバーシ ュ ー ト
VCCO + 0.55
-55°C ～ 125°C の UI (%)
AC 電圧ア ン ダーシ ュ ー ト
-55°C ～ 125°C の UI (%)
–0.40
100
–0.45
61.7
–0.50
25.8
–0.55
11.0
100
VCCO + 0.60
46.6
–0.60
4.77
VCCO + 0.65
21.2
–0.65
2.10
VCCO + 0.70
9.75
–0.70
0.94
VCCO + 0.75
4.55
–0.75
0.43
VCCO + 0.80
2.15
–0.80
0.20
VCCO + 0.85
1.02
–0.85
0.09
VCCO + 0.90
0.49
–0.90
0.04
VCCO + 0.95
0.24
–0.95
0.02
注記 :
1. 各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
2. オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の ピー ク 電圧、 お よ び VCCO + 0.20V を超え る 時間ま たは GND – 0.20V を下回 る 時間が こ の表の値を超え ない よ
う に し て く だ さ い。
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表 5 : 標準静止電流
ス ピー ド グレー ド
シ ンボル
ICCINTQ
ICCOQ
説明
VCCINT 静止電流
VCCO 静止電流
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
1.0V
デバイ ス
0.95V
0.9V
単位
-3
-2
-2LE
-1
-1LI
-2LE
XC7A12T
48
48
48
48
43
38
mA
XC7A15T
95
95
95
95
58
66
mA
XC7A25T
48
48
48
48
43
38
mA
XC7A35T
95
95
95
95
58
66
mA
XC7A50T
95
95
95
95
58
66
mA
XC7A75T
155
155
155
155
96
108
mA
XC7A100T
155
155
155
155
96
108
mA
XC7A200T
328
328
328
328
203
232
mA
XA7A15T
N/A
95
N/A
95
N/A
N/A
mA
XA7A35T
N/A
95
N/A
95
N/A
N/A
mA
XA7A50T
N/A
95
N/A
95
N/A
N/A
mA
XA7A75T
N/A
155
N/A
155
N/A
N/A
mA
XA7A100T
N/A
155
N/A
155
N/A
N/A
mA
XQ7A50T
N/A
95
N/A
95
58
N/A
mA
XQ7A100T
N/A
155
N/A
155
96
N/A
mA
XQ7A200T
N/A
328
N/A
328
203
N/A
mA
XC7A12T
1
1
1
1
1
1
mA
XC7A15T
1
1
1
1
1
1
mA
XC7A25T
1
1
1
1
1
1
mA
XC7A35T
1
1
1
1
1
1
mA
XC7A50T
1
1
1
1
1
1
mA
XC7A75T
4
4
4
4
4
4
mA
XC7A100T
4
4
4
4
4
4
mA
XC7A200T
5
5
5
5
5
5
mA
XA7A15T
N/A
1
N/A
1
N/A
N/A
mA
XA7A35T
N/A
1
N/A
1
N/A
N/A
mA
XA7A50T
N/A
1
N/A
1
N/A
N/A
mA
XA7A75T
N/A
4
N/A
4
N/A
N/A
mA
XA7A100T
N/A
4
N/A
4
N/A
N/A
mA
XQ7A50T
N/A
1
N/A
1
1
N/A
mA
XQ7A100T
N/A
4
N/A
4
4
N/A
mA
XQ7A200T
N/A
5
N/A
5
5
N/A
mA
japan.xilinx.com
5
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 5 : 標準静止電流 (続き)
ス ピー ド グレー ド
シ ンボル
ICCAUXQ
説明
VCCAUX 静止電流
ICCBRAMQ VCCBRAM 静止電流
1.0V
デバイ ス
0.95V
0.9V
単位
-3
-2
-2LE
-1
-1LI
-2LE
XC7A12T
13
13
13
13
13
13
mA
XC7A15T
22
22
22
22
19
22
mA
XC7A25T
13
13
13
13
13
13
mA
XC7A35T
22
22
22
22
19
22
mA
XC7A50T
22
22
22
22
19
22
mA
XC7A75T
36
36
36
36
32
36
mA
XC7A100T
36
36
36
36
32
36
mA
XC7A200T
73
73
73
73
65
73
mA
XA7A15T
N/A
22
N/A
22
N/A
N/A
mA
XA7A35T
N/A
22
N/A
22
N/A
N/A
mA
XA7A50T
N/A
22
N/A
22
N/A
N/A
mA
XA7A75T
N/A
36
N/A
36
N/A
N/A
mA
XA7A100T
N/A
36
N/A
36
N/A
N/A
mA
XQ7A50T
N/A
22
N/A
22
19
N/A
mA
XQ7A100T
N/A
36
N/A
36
32
N/A
mA
XQ7A200T
N/A
73
N/A
73
65
N/A
mA
XC7A12T
1
1
1
1
1
1
mA
XC7A15T
2
2
2
2
1
2
mA
XC7A25T
1
1
1
1
1
1
mA
XC7A35T
2
2
2
2
1
2
mA
XC7A50T
2
2
2
2
1
2
mA
XC7A75T
4
4
4
4
2
4
mA
XC7A100T
4
4
4
4
2
4
mA
XC7A200T
11
11
11
11
6
11
mA
XA7A15T
N/A
2
N/A
2
N/A
N/A
mA
XA7A35T
N/A
2
N/A
2
N/A
N/A
mA
XA7A50T
N/A
2
N/A
2
N/A
N/A
mA
XA7A75T
N/A
4
N/A
4
N/A
N/A
mA
XA7A100T
N/A
4
N/A
4
N/A
N/A
mA
XQ7A50T
N/A
2
N/A
2
1
N/A
mA
XQ7A100T
N/A
4
N/A
4
2
N/A
mA
XQ7A200T
N/A
11
N/A
11
6
N/A
mA
注記 :
1. 標準値は、 シ ン グルエン ド SelectIO リ ソ ース の標準電圧お よ びジ ャ ン ク シ ョ ン温度 85°C (Tj) で指定 さ れてい ます。
2. こ れ ら の値は 「ブ ラ ン ク 」 の コ ン フ ィ ギ ュ レーシ ョ ン フ ァ イ ルを使用 し たデバ イ ス におけ る も ので、 出力電流の負荷、 ア ク テ ィ ブな入力プルア ッ
プ抵抗はあ り ません。 ま た、 すべての I/O ピ ンは ト ラ イ ス テー ト お よ びフ ロ ーテ ィ ン グ状態です。
3. 記載 さ れていない条件におけ る 静止電力消費を概算す る には、 Xilinx Power Estimator (XPE) ス プ レ ッ ド シー ト ツール (http://japan.xilinx.com/power よ
り ダ ウ ン ロ ー ド 可能) を使用 し て く だ さ い。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
電源投入/切断シーケ ン ス
電源投入時に流れ る 電流が最小 と な り 、 I/O が ト ラ イ ス テー ト と な る よ う に、 電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCO の順に投入
する こ と を推奨 し てい ます。 電源切断については逆が適用 さ れます。 VCCINT お よ び VCCBRAM の推奨電圧レベルが同一の場合、 こ れ ら
を同 じ 電源を使用 し て同時に立ち上げ る こ と がで き ます。 VCCAUX お よ び VCCO の推奨電圧レベルが同一の場合、 こ れ ら を同 じ 電源を
使用 し て同時に立ち上げ る こ と がで き ます。
HR I/O バン ク お よ びコ ン フ ィ ギ ュ レーシ ョ ン バン ク 0 で VCCO が 3.3V の場合、 次の条件が適用 さ れます。
•
VCCO と VCCAUX 間の電圧差は、デバ イ ス の信頼性レベルを維持す る ために電源投入/切断の各サ イ ク ルで TVCCO2VCCAUX 時間以上
2.625V を超過 し ない よ う に し ます。
•
TVCCO2VCCAUX 時間は電源投入 と 電源切断の間であればいずれの比率 も 割 り 当て る こ と がで き ます。
電源投入時に流れ る GTP ト ラ ン シーバーの電流が最小 と な る よ う に、 電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、 ま たは
VMGTAVCC、 VCCINT、 VMGTAVTT の順に投入す る こ と を推奨 し ます。 VMGTAVCC お よ び VCCINT は同時に立ち上げ る こ と がで き ます。 電
源切断については、 電流が最小 と な る よ う に逆が適用 さ れます。
こ れ ら のシーケ ン ス要件が満た さ れない場合、 電源投入お よ び電源切断中に VMGTAVTT か ら の電流が仕様 よ り も 大き く な る こ と があ り
ます。
•
VMGTAVCC よ り も 先に VMGTAVTT に電源が投入 さ れ、 かつ VMGTAVTT – VMGTAVCC > 150mV お よ び VMGTAVCC < 0.7V の場合、
VMGTAVCC の立ち上が り 中に VMGTAVTT の電流は各 ト ラ ン シーバーで 460mA 増加 し ます。 電流が流れ る 最長時間は、 0.3 x
TMGTAVCC (GND か ら VMGTAVCC の 90% ま での立ち上が り 時間) です。 電源切断については逆が適用 さ れます。
•
VCCINT よ り も 先に VMGTAVTT に電源が投入 さ れ、 かつ VMGTAVTT – VCCINT > 150mV お よ び VCCINT < 0.7V の場合、 VCCINT の立ち
上が り 中に VMGTAVTT の電流は各 ト ラ ン シーバーで 50mA 増加 し ます。 電流が流れ る 最長時間は、 0.3 x TVCCINT (GND か ら VCCINT
の 90% ま での立ち上が り 時間) です。 電源切断については逆が適用 さ れます。
記載 さ れてい る 以外に推奨 さ れ る 電源シーケ ン スはあ り ません。
表 6 に、 Artix-7 デバ イ ス の電源投入 と コ ン フ ィ ギ ュ レーシ ョ ンに最低限必要な電流値お よ び ICCQ を示 し ます。 表 5 お よ び表 6 に示す
最小電流を満たす と 、 4 つの電源すべてがパ ワーオン リ セ ッ ト し き い値を超えた後に、 デバ イ ス に電源が投入 さ れます。 FPGA は、
VCCINT が投入 さ れ る ま で コ ン フ ィ ギ ュ レーシ ョ ンで き ません。
初期化お よ び コ ン フ ィ ギ ュ レーシ ョ ン後に、 Xilinx Power Estimator (XPE) ツールを使用 し て こ れ ら の電源の ド レ イ ン電流を概算 し て く
だ さ い。
表 6 : Artix-7 デバイ スの電源投入時の電流
ICCINTMIN
ICCAUXMIN
ICCOMIN
ICCBRAMMIN
単位
XC7A12T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A15T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A25T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A35T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A50T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A75T
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A100T
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7A200T
ICCINTQ + 340
ICCAUXQ + 50
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 80
mA
XA7A15T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XA7A35T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XA7A50T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XA7A75T
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XA7A100T
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XQ7A50T
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
デバイ ス
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 6 : Artix-7 デバイ スの電源投入時の電流 (続き)
ICCINTMIN
ICCAUXMIN
ICCOMIN
ICCBRAMMIN
単位
XQ7A100T
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XQ7A200T
ICCINTQ + 340
ICCAUXQ + 50
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 80
mA
デバイ ス
表 7 : 電源の立ち上が り 時間
シ ンボル
説明
条件
最小
最大
単位
TVCCINT
GND か ら VCCINT の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCO
GND か ら VCCO の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCAUX
GND か ら VCCAUX の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCBRAM
GND か ら VCCBRAM の 90% ま での立ち上が り 時間
0.2
50
ms
TJ = 125°C(1)
–
300
100°C(1)
–
500
TJ = 85°C(1)
–
800
TVCCO2VCCAUX
VCCO – VCCAUX > 2.625V の場合の各パ ワ ー サ イ ク ルにおけ る 許
容時間
TJ =
ms
TMGTAVCC
GND か ら VMGTAVCC の 90% ま での立ち上が り 時間
0.2
50
ms
TMGTAVTT
GND か ら VMGTAVTT の 90% ま での立ち上が り 時間
0.2
50
ms
注記 :
1. VCCO が標準値の 3.3V で 240,000 パ ワー サ イ ク ル、 ま たは ワース ト ケース の 3.465V で 36,500 パ ワ ー サ イ ク ルに基づ く 値です。
DC 入力および出力レ ベル
VIL お よ び VIH の値は推奨入力電圧値です。 IOL お よ び IOH の値は、 VOL お よ び VOH のテ ス ト ポ イ ン ト におけ る 推奨動作条件で保証 さ
れてい ます。 テ ス ト は、 すべての規格で仕様が満た さ れてい る こ と が確認で き る よ う に一部の規格を選択 し 、 最小 VCCO お よ びそれぞ
れの VOL と VOH 電圧レベルで実施 し てい ます。 選択 さ れた以外の規格に対 し ては、 サンプル テ ス ト を実施 し てい ます。
表 8 : SelectIO の DC 入力および出力レ ベル(1)(2)
I/O 規格
VIL
VIH
VOL
VOH
IOL
IOH
V、 最小
V、 最大
V、 最小
V、 最大
V、 最大
V、 最小
HSTL_I
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
8.00
–8.00
HSTL_I_18
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
8.00
–8.00
HSTL_II
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.00
–16.00
HSTL_II_18
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.00
–16.00
HSUL_12
–0.300
VREF – 0.130
VREF + 0.130
VCCO + 0.300
20% VCCO
80% VCCO
0.10
–0.10
LVCMOS12
–0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.400
VCCO – 0.400
注記 3
注記 3
LVCMOS15
–0.300
35% VCCO
65% VCCO
VCCO + 0.300
25% VCCO
75% VCCO
注記 4
注記 4
LVCMOS18
–0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 5
注記 5
LVCMOS25
–0.300
0.7
1.700
VCCO + 0.300
0.400
VCCO – 0.400
注記 4
注記 4
LVCMOS33
–0.300
0.8
2.000
3.450
0.400
VCCO – 0.400
注記 4
注記 4
LVTTL
–0.300
0.8
2.000
3.450
0.400
2.400
注記 5
注記 5
MOBILE_DDR
–0.300
20% VCCO
80% VCCO
VCCO + 0.300
10% VCCO
90% VCCO
0.10
–0.10
PCI33_3
–0.400
30% VCCO
50% VCCO
VCCO + 0.500
10% VCCO
90% VCCO
1.50
–0.50
SSTL135
–0.300
VREF – 0.090
VREF + 0.090
13.00
–13.00
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VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150
mA、 最大 mA、 最小
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表 8 : SelectIO の DC 入力および出力レ ベル(1)(2) (続き)
VIL
I/O 規格
VIH
V、 最大
VOL
VOH
V、 最大
V、 最小
IOL
IOH
V、 最小
V、 最大
V、 最小
mA、 最大 mA、 最小
SSTL135_R
–0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150
8.90
–8.90
SSTL15
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175
13.00
–13.00
SSTL15_R
–0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175
8.90
–8.90
SSTL18_I
–0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470
8.00
–8.00
SSTL18_II
–0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600
13.40
–13.40
注記 :
1. 適切な仕様に基づいてテ ス ト を実施 し てい ます。
2. 3.3V お よ び 2.5V 規格は HR I/O バン ク でのみサポー ト さ れてい ます。
3. HR I/O バン ク では、 4、 8、 ま たは 12mA の駆動電流をサポー ト し てい ます。
4. HR I/O バン ク では、 4、 8、 12、 ま たは 16mA の駆動電流をサポー ト し てい ます。
5. HR I/O バン ク では、 4、 8、 12、 16、 ま たは 24mA の駆動電流をサポー ト し てい ます。
6. 特定の イ ン タ ーフ ェ イ ス におけ る DC 電圧レベルの詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) を参照 し て く だ さ い。
表 9 : 差動 SelectIO の DC 入力および出力レ ベル
VICM(1)
VID(2)
VOCM(3)
VOD(4)
I/O 規格
V、
最小
V、
標準
V、 最大
V、
最小
V、
標準
V、
最大
V、 最小
V、 標準
V、 最大
BLVDS_25
0.300
1.200
1.425
0.100
–
–
–
1.250
–
MINI_LVDS_25
0.300
1.200
VCCAUX
0.200
0.400
0.600
1.000
1.200
1.400
0.300
0.450
0.600
PPDS_25
0.200
0.900
VCCAUX
0.100
0.250
0.400
0.500
0.950
1.400
0.100
0.250
0.400
RSDS_25
0.300
0.900
1.500
0.100
0.350
0.600
1.000
1.200
1.400
0.100
0.350
0.600
TMDS_33
2.700
2.965
3.230
0.150
0.675
1.200
VCCO–0.405
0.400
0.600
0.800
VCCO–0.300 VCCO–0.190
V、
最小
V、
標準
V、
最大
注記 5
注記 :
1. VICM は入力同相電圧です。
2. VID は入力差動電圧 (Q – Q) です。
3. VOCM は出力同相電圧です。
4. VOD は出力差動電圧 (Q – Q) です。
5. BLVDS の VOD は ト ポ ロ ジお よ び負荷に よ っ て大 き く 異な り ます。
表 10 : 相補差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
VICM(1)
VID(2)
V、 最小 V、 標準 V、 最大 V、 最小 V、 最大
VOL(3)
VOH(4)
V、 最大
V、 最小
IOL
IOH
mA、 最大 mA、 最小
DIFF_HSTL_I
0.300
0.750
1.125
0.100
–
0.400
VCCO–0.400
8.00
–8.00
DIFF_HSTL_I_18
0.300
0.900
1.425
0.100
–
0.400
VCCO–0.400
8.00
–8.00
DIFF_HSTL_II
0.300
0.750
1.125
0.100
–
0.400
VCCO–0.400
16.00
–16.00
DIFF_HSTL_II_18
0.300
0.900
1.425
0.100
–
0.400
VCCO–0.400
16.00
–16.00
DIFF_HSUL_12
0.300
0.600
0.850
0.100
–
20% VCCO
80% VCCO
0.100
–0.100
DIFF_MOBILE_DDR
0.300
0.900
1.425
0.100
–
10% VCCO
90% VCCO
0.100
–0.100
DIFF_SSTL135
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
13.0
–13.0
DIFF_SSTL135_R
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
8.9
–8.9
DIFF_SSTL15
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
13.0
–13.0
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表 10 : 相補差動 SelectIO の DC 入力および出力レ ベル (続き)
I/O 規格
VICM(1)
VID(2)
V、 最小 V、 標準 V、 最大 V、 最小 V、 最大
VOL(3)
VOH(4)
V、 最大
V、 最小
IOL
IOH
mA、 最大 mA、 最小
DIFF_SSTL15_R
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
8.9
–8.9
DIFF_SSTL18_I
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.470
(VCCO/2) + 0.470
8.00
–8.00
DIFF_SSTL18_II
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.600
(VCCO/2) + 0.600
13.4
–13.4
注記 :
1. VICM は入力同相電圧です。
2. VID は入力差動電圧 (Q – Q) です。
3. VOL はシ ン グルエ ン ド 低出力電圧です。
4. VOH はシ ン グルエン ド 高出力電圧です。
LVDS DC 仕様 (LVDS_25)
表 11 : LVDS_25 DC 仕様(1)
シ ンボル
DC パラ メ ー タ ー
条件
最小
標準
最大
単位
2.375
2.500
2.625
V
VCCO
電源電圧
VOH
Q お よ び Q の最大出力電圧
Q 信号 と Q 信号間で RT = 100Ω
–
–
1.675
V
VOL
Q お よ び Q の最小出力電圧
Q 信号 と Q 信号間で RT = 100Ω
0.700
–
–
V
VODIFF
差動出力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
VOCM
出力同相電圧
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.425
V
VIDIFF
差動入力電圧 :
(Q – Q)、 Q = High
(Q – Q)、 Q = High
100
350
600
mV
VICM
入力同相電圧
0.300
1.200
1.500
V
注記 :
1. LVDS_25 の差動入力は、 出力の要求レベル と 異な る VCCO レベルのバン ク に配置で き ます。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー
ガ イ ド 』 (UG471) を参照 し て く だ さ い。
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Production 製品仕様
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10
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
AC ス イ ッ チ特性
こ のデー タ シー ト に記載のすべての値は、 表 12 に記載 さ れてい る ISE® Design Suite 14.7 お よ び Vivado® Design Suite 2016.3 の ス ピー ド
仕様に基づいてい ます。
表 12 : Artix-7 FPGA のデバイ ス別のス ピー ド 仕様
バージ ョ ン
標準 VCCINT
デバイ ス
ISE 14.7
Vivado 2016.3
(表 2)
N/A
1.15
1.0V
XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T
N/A
1.15
0.95V
XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T、
XC7A100T、 XC7A200T
N/A
1.10
0.9V
XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T
1.10
1.15
1.0V
XC7A100T、 XC7A200T
1.07
1.10
0.9V
XC7A100T、 XC7A200T
N/A
1.11
1.0V
XA7A15T、 XA7A35T、 XA7A50T、 XA7A75T
1.07
1.11
1.0V
XA7A100T
1.06
1.11
1.0V
XQ7A100T、 XQ7A200T
N/A
1.11
1.0V
XQ7A50T
ス イ ッ チ特性は ス ピー ド グ レー ド ご と に指定 さ れ、 Advance、 Preliminary、 Production のいずれかに該当 し ます。 それぞれの定義を次
に示 し ます。
Advance 製品仕様
シ ミ ュ レーシ ョ ンにのみ基づいてお り 、 通常、 デバ イ ス の設計仕様の決定直後に入手可能です。 こ の特性の ス ピー ド グ レー ド は比較
的安定 し てお り 、 余裕を持たせた設定ですが、 実際の遅延が大 き く な る こ と があ り ます。
Preliminary 製品仕様
ES (エン ジニア リ ン グ サンプル) シ リ コ ン特性評価に基づいてい ます。 デバ イ スお よ びス ピー ド グ レー ド は、 量産シ リ コ ンのパフ ォー
マ ン ス に よ り 近い も の と な り ます。 Advance と 比較す る と 、 実際の遅延の方が大き く な る 可能性は低 く な っ てい ます。
Production 製品仕様
特定のデバ イ ス フ ァ ミ リ の十分な量産を経た上で特性評価が行われ、 リ リ ース さ れてい ます。 ス ピー ド フ ァ イ ルには、 デバ イ ス の実
際の遅延に即 し た値が記載 さ れてい ます。 ま た、 以降の変更はカ ス タ マーに正式に通知 さ れます。 通常、 遅い ス ピー ド グ レー ド か ら
先に Production ス ピー ド フ ァ イ ルが提供 さ れます。
AC ス イ ッ チ特性のテ ス ト
内部 タ イ ミ ン グ パ ラ メ ー タ ーは、 内部テ ス ト パ タ ーンで計測 さ れて求め ら れてい ます。 すべての AC ス イ ッ チ特性は、 ワース ト ケー
ス の電源電圧お よ びジ ャ ン ク シ ョ ン温度条件での値です。
よ り 具体的な条件での正確で確定的な ワース ト ケース デー タ を得 る には、 ス タ テ ィ ッ ク タ イ ミ ン グ解析ツールを使用 し てシ ミ ュ レー
シ ョ ン ネ ッ ト リ ス ト にバ ッ ク ア ノ テー ト し た値を使用 し て く だ さ い。 特記のない限 り 、 こ れ ら の値はすべての Artix-7 FPGA に適用 さ
れます。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ス ピー ド グ レー ド
デバ イ ス はそれぞれ生産時期が異な る ため、 カ テ ゴ リ の移行は各デバ イ ス の製造プ ロ セ ス の ス テー タ ス に よ っ て決定 さ れます。 表 13
に、 Artix-7 デバ イ ス の ス テー タ ス を ス ピー ド グ レー ド に基づいて示 し ます。
表 13 : Artix-7 デバイ スのス ピー ド グ レー ド
ス ピー ド グ レー ド
デバイ ス
Advance
XC7A12T
Preliminary
Production
-3、 -2、 -1、 -1LI (0.95V)
XC7A15T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XC7A25T
-3、 -2、 -1、 -1LI (0.95V)
XC7A35T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XC7A50T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XC7A75T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XC7A100T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XC7A200T
-3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)
XA7A15T
-2I、 -1I、 -1Q
XA7A35T
-2I、 -1I、 -1Q
XA7A50T
-2I、 -1I、 -1Q
XA7A75T
-2I、 -1I、 -1Q
XA7A100T
-2I、 -1I、 -1Q
XQ7A50T
-2I、 -1I、 -1LI (0.95V)、 -1M
XQ7A100T
-2I、 -1I、 -1LI (0.95V)、 -1M
XQ7A200T
-2I、 -1I、 -1LI (0.95V)、 -1M
Production シ リ コ ンおよび ソ フ ト ウ ェ アのス テー タ ス
特定の フ ァ ミ リ (お よ びス ピー ド グ レー ド ) は、 それに正 し く 対応す る ス ピー ド 仕様 (Advance、 Preliminary、 Production) の リ リ ース前
に、 Production と し て リ リ ース さ れ る 場合があ り ます。 こ の よ う な不一致は、 その後に リ リ ース さ れ る ス ピー ド 仕様で修正 さ れます。
表 14 に示 さ れてい る Artix-7 デバ イ ス、 ス ピー ド グ レー ド 、 ソ フ ト ウ ェ ア ツール、 お よ びス ピー ド 仕様は、 Production で最小限必要に
な る リ リ ース で、 後続のツールお よ びス ピー ド 仕様すべて を使用で き ます。
表 14 : Artix-7 デバイ スの Production 仕様のツールおよびス ピー ド 仕様のバージ ョ ン
ス ピー ド グ レー ド
1.0V
デバイ ス
-3
-2
-2LE
XC7A12T
XC7A15T
Vivado 2014.4 v1.14
XC7A25T
-1
-1Q
-1M
N/A
N/A
N/A
N/A
N/A
N/A
0.95V
0.9V
-1LI
-2LE
Vivado
2014.4 v1.14
Vivado
2014.4 v1.10
XC7A35T
Vivado 2013.4 v1.11
N/A
N/A
Vivado
2014.4 v1.14
Vivado
2013.4 v1.08
XC7A50T
Vivado 2013.4 v1.11
N/A
N/A
Vivado
2014.4 v1.14
Vivado
2013.4 v1.08
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 14 : Artix-7 デバイ スの Production 仕様のツールおよびス ピー ド 仕様のバージ ョ ン (続き)
ス ピー ド グ レー ド
1.0V
デバイ ス
-3
-2
-2LE
-1
0.95V
0.9V
-1Q
-1M
-1LI
-2LE
Vivado
2013.3 v1.07
XC7A75T
Vivado 2013.3 v1.10
N/A
N/A
Vivado
2014.4 v1.14
XC7A100T
14.4/2012.4 デバ イ ス パ ッ ク v1.07 を含む
ISE 14.4 ま たは Vivado 2012.4
N/A
N/A
Vivado
2014.4 v1.14
14.4/2012.4 デバ イ ス パ ッ ク v1.07 を含む
ISE 14.4 ま たは Vivado 2012.4
N/A
XC7A200T
N/A
Vivado
2014.4 v1.14
ISE 14.5
ま たは Vivado
2013.1 v1.05
XA7A15T
N/A
Vivado
2014.4 v1.14
N/A
Vivado 2014.4 v1.14
N/A
N/A
N/A
XA7A35T
N/A
Vivado
2014.1 v1.09
N/A
Vivado 2014.1 v1.09
N/A
N/A
N/A
XA7A50T
N/A
Vivado
2014.1 v1.09
N/A
Vivado 2014.1 v1.09
N/A
N/A
N/A
XA7A75T
N/A
Vivado
2014.1 v1.09
N/A
Vivado 2014.1 v1.09
N/A
N/A
N/A
XA7A100T
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.05
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.05
ISE 14.6
ま たは Vivado
2013.2 v1.06
N/A
N/A
N/A
XQ7A50T
N/A
Vivado
2014.2 v1.08
N/A
Vivado
2014.2 v1.08
N/A
Vivado
2014.2 v1.08
Vivado
2015.4 v1.11
N/A
XQ7A100T
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.04
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.04
N/A
ISE 14.6
ま たは Vivado
2013.2 v1.05
Vivado
2015.4 v1.11
N/A
XQ7A200T
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.04
N/A
ISE 14.5
ま たは Vivado
2013.1 v1.04
N/A
ISE 14.6
ま たは Vivado
2013.2 v1.05
Vivado
2015.4 v1.11
N/A
注記 :
1. 空欄はデバ イ ス/ス ピー ド グ レー ド の ス テー タ ス が Advance ま たは Preliminary であ る こ と を示 し ます。
Vivado ツールでの適切な ス ピー ド グ レー ド お よび電圧の選択
Vivado ツールで、 使用す る デバ イ ス に適 し た ス ピー ド グ レー ド お よ び電圧を選択す る 必要があ り ます。
Vivado ツールで 1.0V ス ピー ド 仕様を選択す る 場合、 Artix-7、 XA Artix-7、 ま たは防衛グ レー ド Artix-7Q サブ フ ァ ミ リ を選んだ後に、
デバ イ ス名、 パ ッ ケージ名、 ス ピー ド グ レー ド で構成 さ れ る パーツ名を選択 し ます。 た と えば、 FGG676 パ ッ ケージで ス ピー ド グ
レー ド -3 (1.0V) の XC7A100T デバ イ ス を使用す る 際は xc7a100tfgg676-3 を選択 し 、FGG676 パ ッ ケージで ス ピー ド グ レー ド -2LE (1.0V)
の XC7A100T デバ イ ス を使用す る 際は xc7a100tfgg676-2L を選択 し ます。
同様に、 -1LI (0.95V) ス ピー ド 仕様を選択す る 場合は、 Artix-7 サブ フ ァ ミ リ を選んだ後に、 デバ イ ス名、 「i」、 パ ッ ケージ名、 ス ピー ド
グ レー ド で構成 さ れ る パーツ名を選択 し ます。 つま り 、 FGG676 パ ッ ケージで ス ピー ド グ レー ド -1LI (0.95V) の XC7A100T デバ イ ス を
使用する 際は xc7a100tifgg676-1L を選択 し ます。 -1LI (0.95V) ス ピー ド 仕様は ISE ツールでサポー ト さ れてい ません。
ま た、 -2LE (0.9V) ス ピー ド 仕様を選択す る 場合は、 Artix-7 Low Voltage サブ フ ァ ミ リ を選んだ後に、 デバ イ ス名、 「l」、 パ ッ ケージ名、
ス ピー ド グ レー ド で構成 さ れ る パーツ名を選択 し ます。 た と えば、 FGG676 パ ッ ケージで ス ピー ド グ レー ド -2LE (0.9V) の XC7A100T
デバ イ ス を使用す る 際は xc7a100tlfgg676-2L を選択 し ます。
ISE ツールでサポー ト さ れてい る デバ イ ス に対 し て ス ピー ド グ レー ド を選択する 場合 も 、 パーツ名の構成は同様です。 ISE ツールでサ
ポー ト さ れてい る 7 シ リ ーズ FPGA のサブセ ッ ト は、 表 14 に記載 さ れてい ます。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
パフ ォ ーマ ン ス特性
こ こ では、 Artix-7 デバ イ ス に イ ンプ リ メ ン ト さ れた一般的な フ ァ ン ク シ ョ ンお よ びデザ イ ンのパフ ォーマ ン ス特性を示 し ます。 こ こ
に記載す る 値は ワース ト ケース値であ り 、 完全に特性評価が行われてい ます。 ま た、 11 ページの 「AC ス イ ッ チ特性」 に記載 さ れてい
る ガ イ ド ラ イ ンに も 従っ てい ます。
表 15 : ネ ッ ト ワー ク ア プ リ ケーシ ョ ン イ ン タ ー フ ェ イ スのパフ ォ ーマ ン ス
ス ピー ド グレー ド
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1LI
-2LE
SDR LVDS ト ラ ン ス ミ ッ タ ー (OSERDES を使用、 DATA_WIDTH = 4 ～ 8)
680
680
600
600
600
Mb/s
DDR LVDS ト ラ ン ス ミ ッ タ ー (OSERDES を使用、 DATA_WIDTH = 4 ～ 14)
1250
1250
950
950
950
Mb/s
SDR LVDS レ シーバー (SFI-4.1)(1)
680
680
600
600
600
Mb/s
DDR LVDS レ シーバー (SPI-4.2)(1)
1250
1250
950
950
950
Mb/s
注記 :
1. LVDS レ シーバーの性能は通常、 ダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト (DPA) アルゴ リ ズ ム を使用 し てい る か ど う かに依存 し ます。
表 16 : メ モ リ イ ン タ ー フ ェ イ ス ジ ェ ネレー タ ーで利用可能な メ モ リ イ ン タ ー フ ェ イ ス IP の最大物理イ ン タ ー フ ェ イ ス (PHY) レー ト (1)(2)
ス ピー ド グ レー ド
1.0V
メ モ リ 規格
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
DDR3
1066
800
800
667
800
800
Mb/s
DDR3L
800
800
667
N/A
667
667
Mb/s
DDR2
800
800
667
533
667
667
Mb/s
DDR3
800
700
620
620
620
620
Mb/s
DDR3L
800
700
620
N/A
620
620
Mb/s
DDR2
800
700
620
533
620
620
Mb/s
LPDDR2
667
667
533
400
533
533
Mb/s
4:1 メ モ リ コ ン ト ロー ラ ー
2:1 メ モ リ コ ン ト ロー ラ ー
注記 :
1. VREF の ト ラ ッ キ ン グが必要です。 詳細は、 『Zynq-7000 AP SoC お よ び 7 シ リ ーズ デバ イ ス メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン v2.3 ユーザー
ガ イ ド 』 (UG586) を参照 し て く だ さ い。
2. 内部 VREF を使用す る 場合、 最大デー タ レー ト は 800Mb/s (400MHz) です。
IOB パ ッ ド 入力/出力/ ト ラ イ ス テー ト
表 17 に、 各 I/O 規格のパ ッ ド か ら のデー タ 入力遅延調整、 パ ッ ド ま でのデー タ 出力遅延、 お よ び ト ラ イ ス テー ト 遅延の値を示 し ます。
•
TIOPI は、 IOB パ ッ ド か ら 入力バ ッ フ ァ ーを通っ て IOB パ ッ ド の I ピ ンに達する ま での遅延です。 遅延値は、 SelectIO 入力バ ッ
フ ァ ーの機能に依存 し ます。
•
TIOOP は、 O ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達する ま での遅延です。 遅延値は、 SelectIO 出力バ ッ
フ ァ ーの機能に依存 し ます。
•
TIOTP は、 ト ラ イ ス テー ト が無効な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延で
す。 遅延値は、 出力バ ッ フ ァ ーの SelectIO の機能に依存 し ます。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の IN_TERM
終端がオンにな る ま での時間は常に TIOTP よ り も 高速です。
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14
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性
I/O 規格
TIOPI
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
0.95V 0.9V
0.95V 0.9V
0.95V 0.9V
単位
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
LVTTL_S4
1.26
1.34
1.41
1.53
1.41
1.58
3.80
3.93
4.18
4.18
4.18
4.41
3.82
3.96
4.20
4.20
4.20
4.05
ns
LVTTL_S8
1.26
1.34
1.41
1.53
1.41
1.58
3.54
3.66
3.92
3.92
3.92
4.15
3.56
3.69
3.93
3.93
3.93
3.78
ns
LVTTL_S12
1.26
1.34
1.41
1.53
1.41
1.58
3.52
3.65
3.90
3.90
3.90
4.13
3.54
3.68
3.91
3.91
3.91
3.77
ns
LVTTL_S16
1.26
1.34
1.41
1.53
1.41
1.58
3.07
3.19
3.45
3.45
3.45
3.68
3.09
3.22
3.46
3.46
3.46
3.31
ns
LVTTL_S24
1.26
1.34
1.41
1.53
1.41
1.58
3.29
3.41
3.67
3.67
3.67
3.90
3.31
3.44
3.68
3.68
3.68
3.53
ns
LVTTL_F4
1.26
1.34
1.41
1.53
1.41
1.58
3.26
3.38
3.64
3.64
3.64
3.86
3.28
3.41
3.65
3.65
3.65
3.50
ns
LVTTL_F8
1.26
1.34
1.41
1.53
1.41
1.58
2.74
2.87
3.12
3.12
3.12
3.35
2.76
2.90
3.13
3.13
3.13
2.99
ns
LVTTL_F12
1.26
1.34
1.41
1.53
1.41
1.58
2.73
2.85
3.10
3.10
3.10
3.33
2.74
2.88
3.12
3.12
3.12
2.97
ns
LVTTL_F16
1.26
1.34
1.41
1.53
1.41
1.58
2.56
2.68
2.93
2.93
2.93
3.16
2.57
2.71
2.95
2.95
2.95
2.80
ns
LVTTL_F24
1.26
1.34
1.41
1.53
1.41
1.58
2.52
2.65
2.90
3.23
2.90
3.22
2.54
2.68
2.91
3.24
2.91
2.86
ns
LVDS_25
0.73
0.81
0.88
0.89
0.88
0.90
1.29
1.41
1.67
1.67
1.67
1.86
1.31
1.44
1.68
1.68
1.68
1.50
ns
MINI_LVDS_25
0.73
0.81
0.88
0.89
0.88
0.90
1.27
1.40
1.65
1.65
1.65
1.88
1.29
1.43
1.66
1.66
1.66
1.52
ns
BLVDS_25
0.73
0.81
0.88
0.88
0.88
0.90
1.84
1.96
2.21
2.76
2.21
2.44
1.85
1.99
2.23
2.77
2.23
2.08
ns
RSDS_25
(Point to Point)
0.73
0.81
0.88
0.89
0.88
0.90
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2.01
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1.90
1.90
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ns
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
15
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
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1.0V
1.0V
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ns
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
16
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
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2.18
2.43
2.43
2.43
2.50
2.07
2.21
2.45
2.45
2.45
2.14
ns
LVCMOS15_S8
0.77
0.86
0.93
0.96
0.93
0.98
2.09
2.21
2.46
2.46
2.46
2.69
2.10
2.24
2.48
2.48
2.48
2.33
ns
LVCMOS15_S12
0.77
0.86
0.93
0.96
0.93
0.98
1.59
1.71
1.96
1.96
1.96
2.19
1.60
1.74
1.98
1.98
1.98
1.83
ns
LVCMOS15_S16
0.77
0.86
0.93
0.96
0.93
0.98
1.59
1.71
1.96
1.96
1.96
2.19
1.60
1.74
1.98
1.98
1.98
1.83
ns
LVCMOS15_F4
0.77
0.86
0.93
0.96
0.93
0.98
1.85
1.97
2.23
2.23
2.23
2.27
1.87
2.00
2.24
2.24
2.24
1.91
ns
LVCMOS15_F8
0.77
0.86
0.93
0.96
0.93
0.98
1.60
1.72
1.98
1.98
1.98
2.21
1.62
1.75
1.99
1.99
1.99
1.84
ns
LVCMOS15_F12
0.77
0.86
0.93
0.96
0.93
0.98
1.35
1.47
1.73
1.73
1.73
1.96
1.37
1.50
1.74
1.74
1.74
1.59
ns
LVCMOS15_F16
0.77
0.86
0.93
0.96
0.93
0.98
1.34
1.46
1.71
2.07
1.71
1.94
1.35
1.49
1.73
2.09
1.73
1.58
ns
LVCMOS12_S4
0.87
0.95
1.02
1.19
1.02
1.08
2.57
2.69
2.95
2.95
2.95
3.18
2.59
2.72
2.96
2.96
2.96
2.81
ns
LVCMOS12_S8
0.87
0.95
1.02
1.19
1.02
1.08
2.09
2.21
2.46
2.46
2.46
2.69
2.10
2.24
2.48
2.48
2.48
2.33
ns
LVCMOS12_S12
0.87
0.95
1.02
1.19
1.02
1.08
1.79
1.91
2.17
2.17
2.17
2.40
1.81
1.94
2.18
2.18
2.18
2.03
ns
LVCMOS12_F4
0.87
0.95
1.02
1.19
1.02
1.08
1.98
2.10
2.35
2.35
2.35
2.58
1.99
2.13
2.37
2.37
2.37
2.22
ns
LVCMOS12_F8
0.87
0.95
1.02
1.19
1.02
1.08
1.54
1.66
1.92
1.92
1.92
2.15
1.56
1.69
1.93
1.93
1.93
1.78
ns
LVCMOS12_F12
0.87
0.95
1.02
1.19
1.02
1.08
1.38
1.51
1.76
1.76
1.76
1.97
1.40
1.54
1.77
1.77
1.77
1.61
ns
SSTL135_S
0.67
0.75
0.82
0.88
0.82
0.87
1.35
1.47
1.73
1.73
1.73
1.93
1.37
1.50
1.74
1.74
1.74
1.56
ns
SSTL15_S
0.60
0.68
0.75
0.75
0.75
0.80
1.30
1.43
1.68
1.71
1.68
1.88
1.32
1.46
1.69
1.73
1.69
1.52
ns
SSTL18_I_S
0.67
0.75
0.82
0.86
0.82
0.87
1.67
1.79
2.04
2.04
2.04
2.24
1.68
1.82
2.06
2.06
2.06
1.88
ns
SSTL18_II_S
0.67
0.75
0.82
0.88
0.82
0.85
1.31
1.43
1.68
1.68
1.68
1.91
1.32
1.46
1.70
1.70
1.70
1.55
ns
DIFF_SSTL135
_S
0.68
0.76
0.83
0.88
0.83
0.87
1.35
1.47
1.73
1.73
1.73
1.93
1.37
1.50
1.74
1.74
1.74
1.56
ns
DIFF_SSTL15_S
0.68
0.76
0.83
0.88
0.83
0.87
1.30
1.43
1.68
1.71
1.68
1.88
1.32
1.46
1.69
1.73
1.69
1.52
ns
DIFF_SSTL18
_I_S
0.71
0.79
0.86
0.88
0.86
0.87
1.68
1.80
2.06
2.06
2.06
2.24
1.70
1.83
2.07
2.07
2.07
1.88
ns
DIFF_SSTL18
_II_S
0.71
0.79
0.86
0.88
0.86
0.87
1.38
1.51
1.76
1.76
1.76
1.94
1.40
1.54
1.77
1.77
1.77
1.58
ns
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
17
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TIOPI
I/O 規格
TIOOP
TIOTP
ス ピー ド グ レー ド
ス ピー ド グ レー ド
ス ピー ド グ レー ド
1.0V
1.0V
1.0V
0.95V 0.9V
0.95V 0.9V
0.95V 0.9V
単位
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
-3
-2/
-2LE
-1
-1Q/
-1M
-1LI
-2LE
SSTL135_F
0.67
0.75
0.82
0.88
0.82
0.87
1.12
1.24
1.49
1.49
1.49
1.71
1.13
1.27
1.51
1.51
1.51
1.34
ns
SSTL15_F
0.60
0.68
0.75
0.75
0.75
0.80
1.07
1.19
1.45
1.45
1.45
1.68
1.09
1.22
1.46
1.46
1.46
1.31
ns
SSTL18_I_F
0.67
0.75
0.82
0.86
0.82
0.87
1.12
1.24
1.49
1.53
1.49
1.72
1.13
1.27
1.51
1.54
1.51
1.36
ns
SSTL18_II_F
0.67
0.75
0.82
0.88
0.82
0.85
1.12
1.24
1.49
1.51
1.49
1.71
1.13
1.27
1.51
1.52
1.51
1.34
ns
DIFF_SSTL135
_F
0.68
0.76
0.83
0.88
0.83
0.87
1.12
1.24
1.49
1.49
1.49
1.71
1.13
1.27
1.51
1.51
1.51
1.34
ns
DIFF_SSTL15_F
0.68
0.76
0.83
0.88
0.83
0.87
1.07
1.19
1.45
1.45
1.45
1.68
1.09
1.22
1.46
1.46
1.46
1.31
ns
DIFF_SSTL18_
I_F
0.71
0.79
0.86
0.88
0.86
0.87
1.23
1.35
1.60
1.60
1.60
1.80
1.24
1.38
1.62
1.62
1.62
1.44
ns
DIFF_SSTL18_
II_F
0.71
0.79
0.86
0.88
0.86
0.87
1.21
1.33
1.59
1.59
1.59
1.79
1.23
1.36
1.60
1.60
1.60
1.42
ns
表 18 に、 TIOTPHZ お よ び TIOIBUFDISABLE の値を示 し ます。 TIOTPHZ は、 ハ イ イ ン ピーダ ン ス ス テー ト の よ う に ト ラ イ ス テー ト が有効
な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達する ま での遅延です。 TIOIBUFDISABLE は、 IBUFDISABLE
か ら O 出力ま での IOB 遅延です。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の内部 IN_TERM 終端がオ フ にな る ま での時間は
常に TIOTPHZ よ り も 高速です。
表 18 : IOB ト ラ イ ス テー ト 出力のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
TIOTPHZ
T 入力か ら パ ッ ド のハ イ イ ン ピーダ ン ス
2.06
2.19
2.37
2.37
2.37
2.03
ns
TIOIBUFDISABLE
IBUFDISABLE か ら O 出力ま での IBUF
タ ーンオン時間
2.11
2.30
2.60
2.60
2.60
2.17
ns
I/O 規格での調整計測方法
入力遅延の計測
表 19 に、 入力遅延の計測に使用す る テ ス ト セ ッ ト ア ッ プ パ ラ メ ー タ ーを示 し ます。
表 19 : 入力遅延の計測方法
説明
I/O 規格の属性
VL (1)
VH(1)
VMEAS
(3)(5)
VREF
(2)(4)
LVCMOS、 1.2V
LVCMOS12
0.1
1.1
0.6
–
LVCMOS、 1.5V
LVCMOS15
0.1
1.4
0.75
–
LVCMOS、 1.8V
LVCMOS18
0.1
1.7
0.9
–
LVCMOS、 2.5V
LVCMOS25
0.1
2.4
1.25
–
LVCMOS、 3.3V
LVCMOS33
0.1
3.2
1.65
–
LVTTL、 3.3V
LVTTL
0.1
3.2
1.65
–
MOBILE_DDR、 1.8V
MOBILE_DDR
0.1
1.7
0.9
–
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
18
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 19 : 入力遅延の計測方法 (続き)
説明
I/O 規格の属性
VL (1)
VH(1)
VMEAS
(3)(5)
VREF
(2)(4)
0.1
3.2
1.65
–
PCI33、 3.3V
PCI33_3
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、 ク ラ ス I、
1.2V
HSTL_I_12
VREF – 0.5
VREF + 0.5
VREF
0.60
HSTL、 ク ラ ス I お よ び II、 1.5V
HSTL_I、 HSTL_II
VREF – 0.65
VREF + 0.65
VREF
0.75
HSTL、 ク ラ ス I お よ び II、 1.8V
HSTL_I_18、 HSTL_II_18
VREF – 0.8
VREF + 0.8
VREF
0.90
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL (ス タ ブ終端 ト ラ ン シーバー ロ ジ ッ ク )、 1.2V
SSTL12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL、 1.35V
SSTL135、 SSTL135_R
VREF – 0.575
VREF + 0.575
VREF
0.675
SSTL、 1.5V
SSTL15、 SSTL15_R
VREF – 0.65
VREF + 0.65
VREF
0.75
SSTL、 ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
VREF – 0.8
VREF + 0.8
VREF
0.90
DIFF_MOBILE_DDR、 1.8V
DIFF_MOBILE_DDR
0.9 – 0.125
0.9 + 0.125
0(5)
–
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
0.6 – 0.125
0.6 + 0.125
0(5)
–
–
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、
DIFF_HSTL_II
0.75 – 0.125
0.75 + 0.125
0(5)
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSTL_I_18、
DIFF_HSTL_II_18
0.9 – 0.125
0.9 + 0.125
0(5)
–
DIFF_HSUL、 1.2V
DIFF_HSUL_12
0.6 – 0.125
0.6 + 0.125
0(5)
–
–
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、
DIFF_SSTL135_R
0.675 – 0.125
0.675 + 0.125
0(5)
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、
DIFF_SSTL15_R
0.75 – 0.125
0.75 + 0.125
0(5)
–
DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V
DIFF_SSTL18_I、
DIFF_SSTL18_II
0.9 – 0.125
0.9 + 0.125
0(5)
–
LVDS_25、 2.5V
LVDS_25
1.2 – 0.125
1.2 + 0.125
0(5)
–
BLVDS_25、 2.5V
BLVDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
–
MINI_LVDS_25、 2.5V
MINI_LVDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
–
PPDS_25
PPDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
–
–
–
RSDS_25
RSDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
TMDS_33
TMDS_33
3 – 0.125
3 + 0.125
0(5)
注記 :
1. 入力波形は VL と VH 間で切 り 替わ り ます。
2. 標準、 最小、 最大それぞれの VREF 値が計測 さ れます。 レ ポー ト さ れ る 遅延は、 こ れ ら 計測値の ワース ト ケース を反映 し ます。 記載 さ れてい る
VREF 値は標準値です。
3. 計測を開始す る 入力電圧レベルです。
4. IBIS モデルで使用 さ れ る 、 お よ び/ま たは図 1 に示す VREF/VMEAS パ ラ メ ー タ ー と は無関係の入力基準電圧です。
5. 記載 さ れてい る 値は差動入力電圧です。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
出力遅延の計測
出力遅延は、 短い出力 ト レース で計測 さ れます。 すべてのテ ス ト で標準の終端を使用 し ま し た。 ト レース の伝搬遅延は個別に特性評価
さ れ、 最終的な計測値か ら 差 し 引かれ る ため、 図 1 お よ び図 2 に示す一般的なテ ス ト セ ッ ト ア ッ プには含まれてい ません。
X-Ref Target - Figure 1
VREF
RREF
FPGA Output
VMEAS
(Voltage Level When Taking
Delay Measurement)
CREF
(Probe Capacitance)
DS181_04_090514
図 1 : シ ングルエ ン ド のテ ス ト セ ッ ト ア ッ プ
X-Ref Target - Figure 2
FPGA Output
+
RREF VMEAS
CREF
–
DS181_05_090514
図 2 : 差動のテ ス ト セ ッ ト ア ッ プ
VREF、 RREF、 CREF、 お よ び VMEAS パ ラ メ ー タ ーに よ っ て、 各 I/O 規格のテ ス ト 条件が完全に設定 さ れます。 アプ リ ケーシ ョ ンにおけ
る 伝搬遅延は、 次の手順に従っ て IBIS シ ミ ュ レーシ ョ ン を実行する と 最 も 正確に見積 も る こ と がで き ます。
1.
表 20 の値を用いて一般的なテ ス ト セ ッ ト ア ッ プに使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ レーシ ョ ン し ます。
2.
VMEAS ま での時間を記録 し ます。
3.
負荷を示すために適切な IBIS モデルま たは容量値を用いて実際の PCB ト レース と 負荷に通常使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ
レーシ ョ ン し ます。
4.
VMEAS ま での時間を記録 し ます。
5.
手順 2 と 手順 4 の結果を比較 し ます。 遅延の増加ま たは減少か ら PCB ト レース の実際の伝搬遅延がわか り ます。
表 20 : 出力遅延の計測方法
説明
I/O 規格の属性
RREF
(Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
LVCMOS、 1.2V
LVCMOS12
1M
0
0.6
0
LVCMOS、 1.5V
LVCMOS15
1M
0
0.75
0
LVCMOS、 1.8V
LVCMOS18
1M
0
0.9
0
LVCMOS、 2.5V
LVCMOS25
1M
0
1.25
0
LVCMOS、 3.3V
LVCMOS33
1M
0
1.65
0
LVTTL、 3.3V
LVTTL
1M
0
1.65
0
PCI33、 3.3V
PCI33_3
25
10
1.65
0
DS181 (v1.21) 2016 年 9 月 27 日
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20
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 20 : 出力遅延の計測方法 (続き)
説明
I/O 規格の属性
RREF
(Ω)
CREF(1)
(pF)
VMEAS
(V)
VREF
(V)
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、 ク ラ ス I、
1.2V
HSTL_I_12
50
0
VREF
0.6
HSTL、 ク ラ ス I、 1.5V
HSTL_I
50
0
VREF
0.75
HSTL、 ク ラ ス II、 1.5V
HSTL_II
25
0
VREF
0.75
HSTL、 ク ラ ス I、 1.8V
HSTL_I_18
50
0
VREF
0.9
HSTL、 ク ラ ス II、 1.8V
HSTL_II_18
25
0
VREF
0.9
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
50
0
VREF
0.6
SSTL12、 1.2V
SSTL12
50
0
VREF
0.6
SSTL135/SSTL135_R、 1.35V
SSTL135、 SSTL135_R
50
0
VREF
0.675
SSTL15/SSTL15_R、 1.5V
SSTL15、 SSTL15_R
50
0
VREF
0.75
SSTL (ス タ ブ直列終端 ロ ジ ッ ク )、
ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
50
0
VREF
0.9
DIFF_MOBILE_DDR、 1.8V
DIFF_MOBILE_DDR
50
0
VREF
0.9
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
50
0
VREF
0.6
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、 DIFF_HSTL_II
50
0
VREF
0.75
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSTL_I_18、 DIFF_HSTL_II_18
50
0
VREF
0.9
DIFF_HSUL_12、 1.2V
DIFF_HSUL_12
50
0
VREF
0.6
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、 DIFF_SSTL135_R
50
0
VREF
0.675
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、 DIFF_SSTL15_R
50
0
VREF
0.75
DIFF_SSTL18、 ク ラ ス I お よ び II、 1.8V
DIFF_SSTL18_I、 DIFF_SSTL18_II
50
0
VREF
0.9
LVDS、 2.5V
LVDS_25
100
0
0(2)
0
BLVDS (バ ス LVDS)、 2.5V
BLVDS_25
100
0
0(2)
0
mini-LVDS、 2.5V
MINI_LVDS_25
100
0
0(2)
0
0
PPDS_25
PPDS_25
100
0
0(2)
RSDS_25
RSDS_25
100
0
0(2)
0
TMDS_33
TMDS_33
50
0
0(2)
3.3
注記 :
1. CREF はプ ロ ーブの容量を示 し 、 通常は 0pF です。
2. 記載 さ れてい る 値は差動出力電圧です。
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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21
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力ロ ジ ッ クのス イ ッ チ特性
表 21 : ILOGIC のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
セ ッ ト ア ッ プ/ホール ド
TICE1CK/
TICKCE1
CE1 ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.48/0.02
0.54/0.02
0.76/0.02
0.76/0.02
0.76/0.02
0.50/–0.07
ns
TISRCK/
TICKSR
SR ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.60/0.01
0.70/0.01
1.13/0.01
1.13/0.01
1.13/0.01
0.88/–0.35
ns
TIDOCK/
TIOCKD
D ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド (遅延な し )
0.01/0.27
0.01/0.29
0.01/0.33
0.01/0.33
0.01/0.33
0.01/0.33
ns
TIDOCKD/
TIOCKDD
DDLY ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド (IDELAY を使用)
0.02/0.27
0.02/0.29
0.02/0.33
0.02/0.33
0.02/0.33
0.01/0.33
ns
TIDI
D ピ ンか ら O ピ ン ま での伝搬遅延
(遅延な し )
0.11
0.11
0.13
0.13
0.13
0.14
ns
TIDID
DDLY ピ ンか ら O ピ ン ま での伝搬
遅延 (IDELAY を使用)
0.11
0.12
0.14
0.14
0.14
0.15
ns
組み合わせ
シーケ ン シ ャル遅延
TIDLO
フ リ ッ プ フ ロ ッ プを ラ ッ チ と し て
使用す る 場合の D ピ ンか ら Q1 ピ ン
ま での遅延 (遅延な し )
0.41
0.44
0.51
0.51
0.51
0.54
ns
TIDLOD
フ リ ッ プ フ ロ ッ プを ラ ッ チ と し て
使用す る 場合の DDLY ピ ンか ら Q1
ピ ン ま での遅延 (IDELAY を使用)
0.41
0.44
0.51
0.51
0.51
0.55
ns
TICKQ
CLK か ら Q 出力ま での遅延
0.53
0.57
0.66
0.66
0.66
0.71
ns
TRQ_
SR ピ ンか ら OQ/TQ 出力ま での
遅延
0.96
1.08
1.32
1.32
1.32
1.32
ns
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら
Q 出力ま での遅延
7.60
7.60
10.51
10.51
10.51
11.39
ns
0.61
0.72
0.72
0.72
0.72
0.72
ns、
最小
ILOGIC
TGSRQ_
ILOGIC
セ ッ ト /リ セ ッ ト
TRPW_
最小パルス幅、 SR 入力
ILOGIC
表 22 : OLOGIC のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
セ ッ ト ア ッ プ/ホール ド
TODCK/
TOCKD
D1/D2 ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.67/–0.11
0.71/–0.11
0.84/–0.11
0.84/–0.06
0.84/–0.11
0.64/0.03
ns
TOOCECK/
TOCKOCE
OCE ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.32/0.58
0.34/0.58
0.51/0.58
0.51/0.58
0.51/0.58
0.28/0.01
ns
TOSRCK/
TOCKSR
SR ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.37/0.21
0.44/0.21
0.80/0.21
0.80/0.21
0.80/0.21
0.62/–0.25
ns
DS181 (v1.21) 2016 年 9 月 27 日
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 22 : OLOGIC のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
TOTCK/
TOCKT
T1/T2 ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.69/–0.14
0.73/–0.14
0.89/–0.14
0.89/–0.11
0.89/–0.14
0.66/0.02
ns
TOTCECK/
TOCKTCE
TCE ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.32/0.01
0.34/0.01
0.51/0.01
0.51/0.10
0.51/0.01
0.24/0.05
ns
D1 か ら OQ 出力ま たは T1 か ら
TQ 出力ま での遅延
0.83
0.96
1.16
1.16
1.16
1.36
ns
組み合わせ
TODQ
シーケ ン シ ャル遅延
TOCKQ
CLK か ら OQ/TQ 出力ま での遅延
0.47
0.49
0.56
0.56
0.56
0.63
ns
TRQ_OLOGIC
SR ピ ンか ら OQ/TQ 出力ま での遅延
0.72
0.80
0.95
0.95
0.95
1.12
ns
TGSRQ_OLOGIC
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら
Q 出力ま での遅延
7.60
7.60
10.51
10.51
10.51
11.39
ns
最小パルス幅、 SR 入力
0.64
0.74
0.74
0.74
0.74
0.74
ns、
最小
0.95V
0.9V
単位
セ ッ ト /リ セ ッ ト
TRPW_OLOGIC
入力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 23 : ISERDES のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
制御ラ イ ンのセ ッ ト ア ッ プ/ホール ド
TISCCK_BITSLIP/
TISCKC_BITSLIP
BITSLIP ピ ンの CLKDIV に対す
る セ ッ ト ア ッ プ/ホール ド
0.01/0.14
0.02/0.15
0.02/0.17
0.02/0.17
0.02/0.17
0.02/0.21
ns
TISCCK_CE/
TISCKC_CE(2)
CE ピ ン (CE1) の CLK に対す る
セ ッ ト ア ッ プ/ホール ド
0.45/–0.01
0.50/–0.01
0.72/–0.01
0.72/–0.01
0.72/–0.01
0.45/–0.11
ns
TISCCK_CE2/
TISCKC_CE2(2)
CE ピ ン (CE2) の CLKDIV に対
す る セ ッ ト ア ッ プ/ホール ド
–0.10/0.33
–0.10/0.36
–0.10/0.40
–0.10/0.40
–0.10/0.40
–0.17/0.40
ns
デー タ ラ イ ンのセ ッ ト ア ッ プ/ホール ド
TISDCK_D/
TISCKD_D
D ピ ンの CLK に対す る セ ッ ト
ア ッ プ/ホール ド
–0.02/0.12
–0.02/0.14
–0.02/0.17
–0.02/0.17
–0.02/0.17
–0.04/0.19
ns
TISDCK_DDLY/
TISCKD_DDLY
DDLY ピ ンの CLK に対す る セ ッ
ト ア ッ プ/ホール ド (IDELAY を
使用)(1)
–0.02/0.12
–0.02/0.14
–0.02/0.17
–0.02/0.17
–0.02/0.17
–0.03/0.19
ns
TISDCK_D_DDR/
TISCKD_D_DDR
DDR モー ド での、 D ピ ンの
CLK に対す る セ ッ ト ア ッ プ/
ホール ド
–0.02/0.12
–0.02/0.14
–0.02/0.17
–0.02/0.17
–0.02/0.17
–0.04/0.19
ns
TISDCK_DDLY_DDR/
TISCKD_DDLY_DDR
DDR モー ド での、 D ピ ンの
CLK に対す る セ ッ ト ア ッ プ/
ホール ド (IDELAY を使用)(1)
0.12/0.12
0.14/0.14
0.17/0.17
0.17/0.17
0.17/0.17
0.19/0.19
ns
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 23 : ISERDES のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
CLKDIV か ら Q ピ ンで出力 さ れ
る ま での遅延
0.53
0.54
0.66
0.66
0.66
0.67
ns
D 入力か ら DO 出力ピ ン ま での
遅延
0.11
0.11
0.13
0.13
0.13
0.14
ns
0.95V
0.9V
単位
シーケ ン シ ャル遅延
TISCKO_Q
伝搬遅延
TISDO_DO
注記 :
1. タ ッ プが 0 の場合の値です。
2. TISCCK_CE2 お よ び TISCKC_CE2 は、 タ イ ミ ン グ レ ポー ト では TISCCK_CE/TISCKC_CE と 表示 さ れます。
出力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 24 : OSERDES のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
セ ッ ト ア ッ プ/ホール ド
TOSDCK_D/
TOSCKD_D
D 入力の CLKDIV に対す る セ ッ ト
ア ッ プ/ホール ド
0.42/0.03
0.45/0.03
0.63/0.03
0.63/0.08
0.63/0.03
0.44/–0.02
ns
TOSDCK_T/
TOSCKD_T(1)
T 入力の CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.69/–0.13
0.73/–0.13
0.88/–0.13
0.88/–0.13
0.88/–0.13
0.66/–0.25
ns
TOSDCK_T2/
TOSCKD_T2(1)
T 入力の CLKDIV に対す る セ ッ ト
ア ッ プ/ホール ド
0.31/–0.13
0.34/–0.13
0.39/–0.13
0.39/–0.13
0.39/–0.13
0.46/–0.25
ns
TOSCCK_OCE/
TOSCKC_OCE
OCE 入力の CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.32/0.58
0.34/0.58
0.51/0.58
0.51/0.58
0.51/0.58
0.28/–0.04
ns
TOSCCK_S
SR ( リ セ ッ ト ) 入力の CLKDIV に
対す る セ ッ ト ア ッ プ
0.47
0.52
0.85
0.85
0.85
0.70
ns
TOSCCK_TCE/
TOSCKC_TCE
TCE 入力の CLK に対す る セ ッ ト
ア ッ プ/ホール ド
0.32/0.01
0.34/0.01
0.51/0.01
0.51/0.10
0.51/0.01
0.24/0.00
ns
シーケ ン シ ャル遅延
TOSCKO_OQ
CLK か ら OQ ま での Clock-to-Out
遅延
0.40
0.42
0.48
0.48
0.48
0.54
ns
TOSCKO_TQ
CLK か ら TQ ま での Clock-to-Out
遅延
0.47
0.49
0.56
0.56
0.56
0.63
ns
T 入力か ら TQ 出力ま での遅延
0.83
0.92
1.11
1.11
1.11
1.18
ns
組み合わせ
TOSDO_TTQ
注記 :
1. TOSDCK_T2 お よ び TOSCKD_T2 は、 タ イ ミ ン グ レ ポー ト では TOSDCK_T/TOSCKD_T と 表示 さ れます。
DS181 (v1.21) 2016 年 9 月 27 日
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24
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力遅延のス イ ッ チ特性
表 25 : 入力/出力遅延のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
3.67
3.67
3.67
3.67
3.67
3.67
µs
IDELAYCTRL
TDLYCCO_RDY
IDELAYCTRL の リ セ ッ ト か ら
レデ ィ
FIDELAYCTRL_REF
REFCLK 周波数 = 200.00(1)
200.00
200.00
200.00
200.00
200.00
200.00
MHz
REFCLK 周波数 = 300.00(1)
300.00
300.00
300.00
300.00
300.00
300.00
MHz
REFCLK 周波数 = 400.00(1)
400.00
400.00
N/A
N/A
N/A
N/A
MHz
±10
±10
±10
±10
±10
±10
MHz
59.28
59.28
59.28
59.28
59.28
59.28
ns
IDELAYCTRL_REF_
PRECISION
REFCLK 精度
TIDELAYCTRL_RPW
最小 リ セ ッ ト パルス幅
IDELAY
TIDELAYRESOLUTION
IDELAY チ ェーンの遅延精度
1/(32 x 2 x FREF)
ps
ク ロ ッ ク パ タ ーンの遅延チ ェ ー
ンにおけ る パ タ ーン依存周期
ジ ッ タ ー (2)
0
0
0
0
0
0
ps/
タ ップ
ラ ン ダ ム デー タ パ タ ーンの
遅延チ ェーンにおけ る パ タ ーン
依存周期ジ ッ タ ー (PRBS 23)(3)
±5
±5
±5
±5
±5
±5
ps/
タ ップ
ラ ン ダ ム デー タ パ タ ーンの
遅延チ ェーンにおけ る パ タ ーン
依存周期ジ ッ タ ー (PRBS 23)(4)
±9
±9
±9
±9
±9
±9
ps/
タ ップ
TIDELAY_CLK_MAX
IDELAY への CLK 入力の最大
周波数
680.00
680.00
600.00
600.00
600.00
520.00
MHz
TIDCCK_CE /
TIDCKC_CE
CE ピ ンの C に対す る セ ッ ト
ア ッ プ/ホール ド (IDELAY を
使用)
0.12/0.11
0.16/0.13
0.21/0.16
0.21/0.16
0.21/0.16
0.14/0.16
ns
TIDCCK_INC/
TIDCKC_INC
INC ピ ンの C に対す る セ ッ ト
ア ッ プ/ホール ド (IDELAY を
使用)
0.12/0.16
0.14/0.18
0.16/0.22
0.16/0.23
0.16/0.22
0.10/0.23
ns
TIDCCK_RST/
TIDCKC_RST
RST ピ ンの C に対す る セ ッ ト
ア ッ プ/ホール ド (IDELAY を
使用)
0.15/0.09
0.16/0.11
0.18/0.14
0.18/0.14
0.18/0.14
0.22/0.19
ns
TIDDO_IDATAIN
IDELAY の伝搬遅延
注記 5
注記 5
注記 5
注記 5
注記 5
注記 5
ps
TIDELAYPAT_JIT
注記 :
1. タ ッ プ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。
2. HIGH_PERFORMANCE モー ド が TRUE ま たは FALSE の場合です。
3. HIGH_PERFORMANCE モー ド が TRUE の場合です。
4. HIGH_PERFORMANCE モー ド が FALSE の場合です。
5. 遅延は IDELAY タ ッ プの設定に依存 し ます。 実際の値は、 タ イ ミ ン グ レ ポー ト を参照 し て く だ さ い。
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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25
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 26 : IO_FIFO のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
IO_FIFO の Clock-to-Out 遅延
TOFFCKO_DO
RDCLK か ら Q 出力ま での
遅延
0.55
0.60
0.68
0.68
0.68
0.81
ns
TCKO_FLAGS
ク ロ ッ ク か ら IO_FIFO フ ラ
グ ま での遅延
0.55
0.61
0.77
0.77
0.77
0.79
ns
セ ッ ト ア ッ プ/ホール ド
TCCK_D/TCKC_D
D 入力か ら WRCLK
0.47/0.02
0.51/0.02
0.58/0.02
0.58/0.18
0.58/0.02
0.76/0.09
ns
TIFFCCK_WREN/
TIFFCKC_WREN
WREN か ら WRCLK
0.42/–0.01
0.47/–0.01
0.53/–0.01
0.53/–0.01
0.53/–0.01
0.70/–0.05
ns
TOFFCCK_RDEN/
TOFFCKC_RDEN
RDEN か ら RDCLK
0.53/0.02
0.58/0.02
0.66/0.02
0.66/0.02
0.66/0.02
0.79/–0.02
ns
最小パルス幅
TPWH_IO_FIFO
RESET、 RDCLK、 WRCLK
1.62
2.15
2.15
2.15
2.15
2.15
ns
TPWL_IO_FIFO
RESET、 RDCLK、 WRCLK
1.62
2.15
2.15
2.15
2.15
2.15
ns
266.67
200.00
200.00
200.00
200.00
200.00
MHz
最大周波数
RDCLK お よ び WRCLK
FMAX
CLB のス イ ッ チ特性
表 27 : CLB のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
組み合わせ遅延
TILO
An – Dn LUT ア ド レ ス か ら A ま で
の遅延
0.10
0.11
0.13
0.13
0.13
0.15
ns、 最大
TILO_2
An – Dn LUT ア ド レ ス か ら
AMUX/CMUX ま での遅延
0.27
0.30
0.36
0.36
0.36
0.41
ns、 最大
TILO_3
An – Dn LUT ア ド レ ス か ら
BMUX_A ま での遅延
0.42
0.46
0.55
0.55
0.55
0.65
ns、 最大
TITO
An – Dn 入力か ら A – DQ 出力ま で
の遅延
0.94
1.05
1.27
1.27
1.27
1.51
ns、 最大
TAXA
AX 入力か ら AMUX 出力ま での
遅延
0.62
0.69
0.84
0.84
0.84
1.01
ns、 最大
TAXB
AX 入力か ら BMUX 出力ま での
遅延
0.58
0.66
0.83
0.83
0.83
0.98
ns、 最大
TAXC
AX 入力か ら CMUX 出力ま での
遅延
0.60
0.68
0.82
0.82
0.82
0.98
ns、 最大
TAXD
AX 入力か ら DMUX 出力ま での
遅延
0.68
0.75
0.90
0.90
0.90
1.08
ns、 最大
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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26
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 27 : CLB のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
TBXB
BX 入力か ら BMUX 出力ま での
遅延
0.51
0.57
0.69
0.69
0.69
0.82
ns、 最大
TBXD
BX 入力か ら DMUX 出力ま での
遅延
0.62
0.69
0.82
0.82
0.82
0.99
ns、 最大
TCXC
CX 入力か ら CMUX 出力ま での
遅延
0.42
0.48
0.58
0.58
0.58
0.69
ns、 最大
TCXD
CX 入力か ら DMUX 出力ま での
遅延
0.53
0.59
0.71
0.71
0.71
0.86
ns、 最大
TDXD
DX 入力か ら DMUX 出力ま での
遅延
0.52
0.58
0.70
0.70
0.70
0.84
ns、 最大
シーケ ン シ ャル遅延
TCKO
ク ロ ッ ク か ら AQ – DQ 出力ま での
遅延
0.40
0.44
0.53
0.53
0.53
0.62
ns、 最大
TSHCKO
ク ロ ッ ク か ら AMUX – DMUX
出力ま での遅延
0.47
0.53
0.66
0.66
0.66
0.73
ns、 最大
ク ロ ッ ク CLK 前後におけ る CLB フ リ ッ プ フ ロ ッ プのセ ッ ト ア ッ プ/ホール ド タ イ ム
TAS/TAH
A – D フ リ ッ プ フ ロ ッ プの
AN – DN 入力か ら CLK
0.07/0.12
0.09/0.14
0.11/0.18
0.11/0.28
0.11/0.18
0.11/0.22
ns、 最小
TDICK/
TCKDI
A – D フ リ ッ プ フ ロ ッ プの
AX – DX 入力か ら CLK
0.06/0.19
0.07/0.21
0.09/0.26
0.09/0.35
0.09/0.26
0.09/0.33
ns、 最小
MUX お よ び/ま たはキ ャ リ ー ロ
ジ ッ ク を介す る A – D フ リ ッ プ フ
ロ ッ プの AX – DX 入力か ら CLK
0.59/0.08
0.66/0.09
0.81/0.11
0.81/0.20
0.81/0.11
0.97/0.15
ns、 最小
TCECK_CLB/ A – D フ リ ッ プ フ ロ ッ プの CE 入力
TCKCE_CLB か ら CLK
0.15/0.00
0.17/0.00
0.21/0.01
0.21/0.13
0.21/0.01
0.34/–0.01
ns、 最小
A – D フ リ ッ プ フ ロ ッ プの SR 入力
か ら CLK
0.38/0.03
0.43/0.04
0.53/0.05
0.53/0.18
0.53/0.05
0.62/0.19
ns、 最小
TSRCK/
TCKSR
セ ッ ト /リ セ ッ ト
TSRMIN
SR 入力最小パルス幅
0.52
0.78
1.04
1.04
1.04
0.95
ns、 最小
TRQ
SR 入力か ら AQ – DQ フ リ ッ プ
フ ロ ッ プ ま での遅延
0.53
0.59
0.71
0.71
0.71
0.83
ns、 最大
TCEO
CE 入力か ら AQ – DQ フ リ ッ プ
フ ロ ッ プ ま での遅延
0.52
0.58
0.70
0.70
0.70
0.83
ns、 最大
FTOG
ト グル周波数 (エ ク ス ポー ト 制御用)
1412
1286
1098
1098
1098
1098
MHz
DS181 (v1.21) 2016 年 9 月 27 日
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
CLB 分散 RAM のス イ ッ チ特性 (SLICEM のみ)
表 28 : CLB 分散 RAM のス イ ッ チ特性
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
シーケ ン シ ャル遅延
TSHCKO
ク ロ ッ ク か ら A – B 出力ま での遅延
0.98
1.09
1.32
1.32
1.32
1.54
ns、 最大
TSHCKO_1
ク ロ ッ ク か ら AMUX – BMUX 出力
ま での遅延
1.37
1.53
1.86
1.86
1.86
2.18
ns、 最大
ク ロ ッ ク CLK 前後におけ る セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TDS_LRAM/
TDH_LRAM
A – D 入力か ら CLK
0.54/0.28
0.60/0.30
0.72/0.35
0.72/0.37
0.72/0.35
0.96/0.40
ns、 最小
TAS_LRAM/
TAH_LRAM
An 入力か ら ク ロ ッ ク
0.27/0.55
0.30/0.60
0.37/0.70
0.37/0.71
0.37/0.70
0.43/0.71
ns、 最小
MUX お よ び/ま たはキ ャ リ ー ロ ジ ッ
ク を介す る An 入力か ら ク ロ ッ ク
0.69/0.18
0.77/0.21
0.94/0.26
0.94/0.35
0.94/0.26
1.11/0.31
ns、 最小
TWS_LRAM/
TWH_LRAM
WE 入力か ら ク ロ ッ ク
0.38/0.10
0.43/0.12
0.53/0.17
0.53/0.17
0.53/0.17
0.62/0.13
ns、 最小
TCECK_LRAM/
TCKCE_LRAM
CE 入力か ら CLK
0.39/0.10
0.44/0.11
0.53/0.17
0.53/0.17
0.53/0.17
0.63/0.12
ns、 最小
ク ロ ッ ク CLK
TMPW_LRAM
最小パルス幅
1.05
1.13
1.25
1.25
1.25
1.61
ns、 最小
TMCP
最小 ク ロ ッ ク 周期
2.10
2.26
2.50
2.50
2.50
3.21
ns、 最小
注記 :
1. TSHCKO は CLK か ら XMUX 出力ま での遅延 も 表 し ます。 タ イ ミ ン グ レ ポー ト で、 CLK か ら XMUX ま でのパ ス を参照 し て く だ さ い。
CLB シ フ ト レ ジス タ のス イ ッ チ特性 (SLICEM のみ)
表 29 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
シーケ ン シ ャル遅延
TREG
ク ロ ッ ク か ら A – D 出力ま での
遅延
1.19
1.33
1.61
1.61
1.61
1.89
ns、 最大
TREG_MUX
ク ロ ッ ク か ら AMUX – DMUX
出力ま での遅延
1.58
1.77
2.15
2.15
2.15
2.53
ns、 最大
TREG_M31
ク ロ ッ ク か ら M31 出力を介 し た
DMUX
1.12
1.23
1.46
1.46
1.46
1.68
ns、 最大
ク ロ ッ ク CLK 前後におけ る セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TWS_SHFREG/
TWH_SHFREG
WE 入力
0.37/0.10
0.41/0.12
0.51/0.17
0.51/0.17
0.51/0.17
0.59/0.13
ns、 最小
TCECK_SHFREG/
TCKCE_SHFREG
CE 入力か ら CLK
0.37/0.10
0.42/0.11
0.52/0.17
0.52/0.17
0.52/0.17
0.60/0.12
ns、 最小
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 29 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
TDS_SHFREG/
TDH_SHFREG
1.0V
説明
A – D 入力か ら CLK
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
0.33/0.34
0.37/0.37
0.44/0.43
0.44/0.44
0.44/0.43
0.54/0.55
ns、 最小
0.77
0.86
0.98
0.98
0.98
1.22
ns、 最小
ク ロ ッ ク CLK
TMPW_SHFREG
最小パルス幅
ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
ク ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ
ジ ス タ な し )(2)(3)
1.85
2.13
2.46
2.46
2.46
2.87
ns、
最大
ク ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ
ジ ス タ あ り )(4)(5)
0.64
0.74
0.89
0.89
0.89
1.02
ns、
最大
ECC を使用 し た場合の ク
ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ
ジ ス タ な し )(2)(3)
2.77
3.04
3.84
3.84
3.84
5.30
ns、
最大
ECC を使用 し た場合の ク
ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ
ジ ス タ あ り )(4)(5)
0.73
0.81
0.94
0.94
0.94
1.11
ns、
最大
カ ス ケー ド 接続 し た場合
の ク ロ ッ ク CLK か ら
DOUT 出力ま での遅延
(出力レ ジ ス タ な し )(2)
2.61
2.88
3.30
3.30
3.30
3.76
ns、
最大
カ ス ケー ド 接続 し た場合
の ク ロ ッ ク CLK か ら
DOUT 出力ま での遅延
(出力レ ジ ス タ あ り )(4)
1.16
1.28
1.46
1.46
1.46
1.56
ns、
最大
TRCKO_FLAGS
ク ロ ッ ク CLK か ら FIFO
フ ラ グ出力ま での遅延(6)
0.76
0.87
1.05
1.05
1.05
1.14
ns、
最大
TRCKO_POINTERS
ク ロ ッ ク CLK か ら FIFO
ポ イ ン タ ー出力ま での
遅延(7)
0.94
1.02
1.15
1.15
1.15
1.30
ns、
最大
TRCKO_PARITY_ECC
エン コー ド 専用モー ド の
ECC を使用 し た場合の ク
ロ ッ ク CLK か ら
ECCPARITY ま での遅延
0.78
0.85
0.94
0.94
0.94
1.10
ns、
最大
ブ ロ ッ ク RAM および FIFO の Clock-to-Out 遅延
TRCKO_DO お よ び
TRCKO_DO_REG(1)
TRCKO_DO_ECC お よ び
TRCKO_DO_ECC_REG
TRCKO_DO_CASCOUT
および
TRCKO_DO_CASCOUT_REG
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
TRCKO_SDBIT_ECC お よ び ク ロ ッ ク CLK か ら
TRCKO_SDBIT_ECC_REG
BITERR 出力ま での遅延
(出力レ ジ ス タ な し )
2.56
2.81
3.55
3.55
3.55
4.90
ns、
最大
ク ロ ッ ク CLK か ら
BITERR 出力ま での遅延
(出力レ ジ ス タ あ り )
0.68
0.76
0.89
0.89
0.89
1.05
ns、
最大
ECC を使用 し た場合の
ク ロ ッ ク CLK か ら
RDADDR 出力ま での遅
延 (出力レ ジ ス タ な し )
0.75
0.88
1.07
1.07
1.07
1.15
ns、
最大
ECC を使用 し た場合の
ク ロ ッ ク CLK か ら
RDADDR 出力ま での遅
延 (出力レ ジ ス タ あ り )
0.84
0.93
1.08
1.08
1.08
1.29
ns、
最大
TRCKO_RDADDR_ECC
および
TRCKO_RDADDR_ECC_REG
ク ロ ッ ク CLK 前後における セ ッ ト ア ッ プ タ イ ムおよびホール ド タ イ ム
TRCCK_ADDRA/
TRCKC_ADDRA
ADDR 入力(8)
0.45/0.31
0.49/0.33
0.57/0.36
0.57/0.52
0.57/0.36
0.77/0.45
ns、
最小
TRDCK_DI_WF_NC/
TRCKD_DI_WF_NC
ブ ロ ッ ク RAM を
WRITE_FIRST ま たは
NO_CHANGE モー ド に
コ ン フ ィ ギ ュ レーシ ョ ン
し た場合のデー タ 入力
セ ッ ト ア ッ プ/ホール ド
タ イ ム (9)
0.58/0.60
0.65/0.63
0.74/0.67
0.74/0.67
0.74/0.67
0.92/0.76
ns、
最小
TRDCK_DI_RF/
TRCKD_DI_RF
ブ ロ ッ ク RAM を
READ_FIRST モー ド に
コ ン フ ィ ギ ュ レーシ ョ ン
す る 場合のデー タ 入力
セ ッ ト ア ッ プ/ホール ド
タ イ ム (9)
0.20/0.29
0.22/0.34
0.25/0.41
0.25/0.50
0.25/0.41
0.29/0.38
ns、
最小
TRDCK_DI_ECC/
TRCKD_DI_ECC
標準モー ド のブ ロ ッ ク
RAM ECC を使用 し た場
合の DIN 入力(9)
0.50/0.43
0.55/0.46
0.63/0.50
0.63/0.50
0.63/0.50
0.78/0.54
ns、
最小
TRDCK_DI_ECCW/
TRCKD_DI_ECCW
ブ ロ ッ ク RAM ECC エン
コ ー ド のみを使用 し た場
合の DIN 入力(9)
0.93/0.43
1.02/0.46
1.17/0.50
1.17/0.50
1.17/0.50
1.38/0.48
ns、
最小
TRDCK_DI_ECC_FIFO/
TRCKD_DI_ECC_FIFO
標準モー ド の FIFO ECC
を使用 し た場合の DIN
入力(9)
1.04/0.56
1.15/0.59
1.32/0.64
1.32/0.64
1.32/0.64
1.55/0.77
ns、
最小
TRCCK_INJECTBITERR/
TRCKC_INJECTBITERR
ECC モー ド でシ ン グル/
ダブル ビ ッ ト エ ラ ーを
挿入
0.58/0.35
0.64/0.37
0.74/0.40
0.74/0.52
0.74/0.40
0.92/0.48
ns、
最小
TRCCK_EN/TRCKC_EN
ブ ロ ッ ク RAM の イ ネー
ブル (EN) 入力
0.35/0.20
0.39/0.21
0.45/0.23
0.45/0.41
0.45/0.23
0.57/0.26
ns、
最小
TRCCK_REGCE/
TRCKC_REGCE
出力レ ジ ス タ の CE 入力
0.24/0.15
0.29/0.15
0.36/0.16
0.36/0.39
0.36/0.16
0.40/0.19
ns、
最小
TRCCK_RSTREG/
TRCKC_RSTREG
同期 RSTREG 入力
0.29/0.07
0.32/0.07
0.35/0.07
0.35/0.17
0.35/0.07
0.41/0.07
ns、
最小
DS181 (v1.21) 2016 年 9 月 27 日
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30
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
TRCCK_RSTRAM/
TRCKC_RSTRAM
同期 RSTRAM 入力
0.32/0.42
0.34/0.43
0.36/0.46
0.36/0.57
0.36/0.46
0.40/0.47
ns、
最小
TRCCK_WEA/
TRCKC_WEA
0.44/0.18
ラ イ ト イ ネーブル (WE)
入力 (ブ ロ ッ ク RAM のみ)
0.48/0.19
0.54/0.20
0.54/0.42
0.54/0.20
0.64/0.23
ns、
最小
TRCCK_WREN/
TRCKC_WREN
WREN FIFO 入力
0.46/0.30
0.46/0.35
0.47/0.43
0.47/0.43
0.47/0.43
0.77/0.44
ns、
最小
TRCCK_RDEN/
TRCKC_RDEN
RDEN FIFO 入力
0.42/0.30
0.43/0.35
0.43/0.43
0.43/0.62
0.43/0.43
0.71/0.50
ns、
最小
0.90
0.98
1.10
1.10
1.10
1.25
ns、
最大
2.07/–0.81
2.37/–0.81
2.37/–0.58
2.37/–0.81
2.44/–0.71
ns、
最大
リ セ ッ ト 遅延
TRCO_FLAGS
リ セ ッ ト RST か ら FIFO
フ ラ グ/ポ イ ン タ ーま での
遅延(10)
TRREC_RST/
TRREM_RST
1.87/–0.81
FIFO リ セ ッ ト リ カバ リ
お よ び削除 タ イ ミ ン グ (11)
最大周波数
FMAX_BRAM_WF_NC
SDP RF モー ド でない場
合のブ ロ ッ ク RAM (Write
First お よ び No Change
モー ド )
509.68
460.83
388.20
388.20
388.20
315.66
MHz
FMAX_BRAM_RF_
SDP RF モー ド の場合の
ブ ロ ッ ク RAM (Read First
お よ び Performance モー
ド )、ポー ト A と ポー ト B
間でア ド レ ス重複な し
509.68
460.83
388.20
388.20
388.20
315.66
MHz
SDP RF モー ド のブ ロ ッ ク
RAM (Read First、 Delayed
Write モー ド )、 ポー ト A
と ポー ト B 間でア ド レ ス
重複の可能性あ り
447.63
404.53
339.67
339.67
339.67
268.96
MHz
FMAX_CAS_WF_NC
カ ス ケー ド 接続の場合の
ブ ロ ッ ク RAM (Write
First、 No Change モー ド )、
RF モー ド ではない
467.07
418.59
345.78
345.78
345.78
273.30
MHz
FMAX_CAS_RF_
RF モー ド でカ ス ケー ド
接続 さ れてい る 場合のブ
ロ ッ ク RAM (Read First、
Performance モー ド )、 ア
ド レ ス重複の可能性はな
し /1 つのポー ト が無効
467.07
418.59
345.78
345.78
345.78
273.30
MHz
RF モー ド でカ ス ケー ド
接続 さ れてい る 場合、
ポー ト A と ポー ト B 間
でア ド レ ス重複の可能性
あり
405.35
362.19
297.35
297.35
297.35
226.60
MHz
PERFORMANCE
FMAX_BRAM_RF_
DELAYED_WRITE
PERFORMANCE
FMAX_CAS_RF_
DELAYED_WRITE
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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31
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
FMAX_FIFO
ECC を使用 し ない場合の
すべてのモー ド の FIFO
509.68
460.83
388.20
388.20
388.20
315.66
MHz
FMAX_ECC
ECC コ ン フ ィ ギ ュ レー
シ ョ ンのブ ロ ッ ク RAM
お よ び FIFO
410.34
365.10
297.53
297.53
297.53
215.38
MHz
注記 :
1. タ イ ミ ン グ レ ポー ト では、 すべてのパ ラ メ ー タ ーが TRCKO_DO と 表示 さ れます。
2. TRCKO_DOR には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOW、 TRCKO_DOPR、 お よ び TRCKO_DOPW が含まれます。
3. こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 0 に設定 さ れた同期 FIFO に も 適用 さ れます。
4. TRCKO_DO には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOP が含まれます。
5. こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 1 に設定 さ れたマルチ レー ト (非同期) FIFO お よ び同期 FIFO に も 適用 さ れます。
6. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含ま れます。
7. TRCKO_POINTERS には、 TRCKO_RDCOUNT お よ び TRCKO_WRCOUNT の両方が含ま れます。
8. ADDR のセ ッ ト ア ッ プお よ びホール ド タ イ ムは、 WE が無効の場合で も 、 EN がアサー ト さ れ る と き に満た さ れてい る 必要があ り ます。 満た さ れて
いない と 、 ブ ロ ッ ク RAM デー タ が破損す る 可能性があ り ます。
9. こ れ ら のパ ラ メ ー タ ーには、 A 入力 と B 入力、 お よ びそれ ら のパ リ テ ィ 入力が含ま れます。
10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、 お よ び WRCOUNT が含まれます。
11. RDEN お よ び WREN は、 リ セ ッ ト 前か ら 終了す る ま での間 Low に保持 し てお く 必要があ り ます。 FIFO の リ セ ッ ト は、 最 も 低速の ク ロ ッ ク
(WRCLK ま たは RDCLK) の少な く と も 立ち上が り エ ッ ジ 5 回分アサー ト す る 必要があ り ます。
DSP48E1 のス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
0.95V
0.9V
-1Q/-1M
-1LI
-2LE
単位
デー タ /制御ピ ンから 入力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_A_AREG/
TDSPCKD_A_AREG
A 入力か ら A レ ジ ス タ CLK
0.26/
0.12
0.30/
0.13
0.37/
0.14
0.37/
0.28
0.37/
0.14
0.45/
0.14
ns
TDSPDCK_B_BREG/
TDSPCKD_B_BREG
B 入力か ら B レ ジ ス タ CLK
0.33/
0.15
0.38/
0.16
0.45/
0.18
0.45/
0.25
0.45/
0.18
0.60/
0.19
ns
TDSPDCK_C_CREG/
TDSPCKD_C_CREG
C 入力か ら C レ ジ ス タ CLK
0.17/
0.17
0.20/
0.19
0.24/
0.21
0.24/
0.26
0.24/
0.21
0.34/
0.29
ns
TDSPDCK_D_DREG/
TDSPCKD_D_DREG
D 入力か ら D レ ジ ス タ CLK
0.25/
0.25
0.32/
0.27
0.42/
0.27
0.42/
0.42
0.42/
0.27
0.54/
0.23
ns
TDSPDCK_ACIN_AREG/
TDSPCKD_ACIN_AREG
ACIN 入力か ら A レ ジ ス タ CLK
0.23/
0.12
0.27/
0.13
0.32/
0.14
0.32/
0.17
0.32/
0.14
0.36/
0.14
ns
TDSPDCK_BCIN_BREG/
TDSPCKD_BCIN_BREG
BCIN 入力か ら B レ ジ ス タ CLK
0.25/
0.15
0.29/
0.16
0.36/
0.18
0.36/
0.18
0.36/
0.18
0.41/
0.19
ns
デー タ ピ ンから パイ プ ラ イ ン レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{A, B}_MREG_MULT/
TDSPCKD_{A, B}_MREG_MULT
{A、 B} 入力か ら M レ ジ ス タ
CLK (乗算器を使用)
2.40/
–0.01
2.76/
–0.01
3.29/
–0.01
3.29/
–0.01
3.29/
–0.01
4.31/
–0.07
ns
TDSPDCK_{A, D}_ADREG/
TDSPCKD_{A, D}_ADREG
{A、 D} 入力か ら AD レ ジ ス タ
CLK
1.29/
–0.02
1.48/
–0.02
1.76/
–0.02
1.76/
–0.02
1.76/
–0.02
2.29/
–0.27
ns
DS181 (v1.21) 2016 年 9 月 27 日
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32
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
0.95V
0.9V
-1Q/-1M
-1LI
-2LE
単位
デー タ /制御ピ ンから 出力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{A, B}_PREG_MULT/
TDSPCKD_{A, B} _PREG_MULT
{A、 B} 入力か ら P レ ジ ス タ
CLK (乗算器を使用)
4.02/
–0.28
4.60/
–0.28
5.48/
–0.28
5.48/
–0.28
5.48/
–0.28
6.95/
–0.48
ns
TDSPDCK_D_PREG_MULT/
TDSPCKD_D_PREG_MULT
D 入力か ら P レ ジ ス タ CLK
(乗算器を使用)
3.93/
–0.73
4.50/
–0.73
5.35/
–0.73
5.35/
–0.73
5.35/
–0.73
6.73/
–1.68
ns
TDSPDCK_{A, B} _PREG/
TDSPCKD_{A, B} _PREG
A ま たは B 入力か ら P レ ジ ス
タ CLK (乗算器は未使用)
1.73/
–0.28
1.98/
–0.28
2.35/
–0.28
2.35/
–0.28
2.35/
–0.28
2.80/
–0.48
ns
TDSPDCK_C_PREG/
TDSPCKD_C_PREG
C 入力か ら P レ ジ ス タ CLK
(乗算器は未使用)
1.54/
–0.26
1.76/
–0.26
2.10/
–0.26
2.10/
–0.26
2.10/
–0.26
2.54/
–0.45
ns
TDSPDCK_PCIN_PREG/
TDSPCKD_PCIN_PREG
PCIN 入力か ら P レ ジ ス タ CLK
1.32/
–0.15
1.51/
–0.15
1.80/
–0.15
1.80/
–0.15
1.80/
–0.15
2.13/
–0.25
ns
CE ピ ンのセ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{CEA;CEB}_{AREG;BREG}/
TDSPCKD_{CEA;CEB}_{AREG;BREG}
{CEA、 CEB} 入力か ら {A、 B}
レ ジ ス タ CLK
0.35/
0.06
0.42/
0.08
0.52/
0.11
0.52/
0.11
0.52/
0.11
0.64/
0.11
ns
TDSPDCK_CEC_CREG/
TDSPCKD_CEC_CREG
CEC 入力か ら C レ ジ ス タ CLK
0.28/
0.10
0.34/
0.11
0.42/
0.13
0.42/
0.13
0.42/
0.13
0.49/
0.16
ns
TDSPDCK_CED_DREG/
TDSPCKD_CED_DREG
CED 入力か ら D レ ジ ス タ CLK
0.36/
–0.03
0.43/
–0.03
0.52/
–0.03
0.52/
–0.03
0.52/
–0.03
0.68/
0.14
ns
TDSPDCK_CEM_MREG/
TDSPCKD_CEM_MREG
CEM 入力か ら M レ ジ ス タ CLK
0.17/
0.18
0.21/
0.20
0.27/
0.23
0.27/
0.23
0.27/
0.23
0.45/
0.29
ns
TDSPDCK_CEP_PREG/
TDSPCKD_CEP_PREG
CEP 入力か ら P レ ジ ス タ CLK
0.36/
0.01
0.43/
0.01
0.53/
0.01
0.53/
0.01
0.53/
0.01
0.63/
0.00
ns
{RSTA、 RSTB} 入力か ら
{A、 B} レ ジ ス タ CLK
0.41/
0.11
0.46/
0.13
0.55/
0.15
0.55/
0.24
0.55/
0.15
0.63/
0.40
ns
TDSPDCK_RSTC_CREG/
TDSPCKD_RSTC_CREG
RSTC 入力か ら C レ ジ ス タ CLK
0.07/
0.10
0.08/
0.11
0.09/
0.12
0.09/
0.25
0.09/
0.12
0.13/
0.11
ns
TDSPDCK_RSTD_DREG/
TDSPCKD_RSTD_DREG
RSTD 入力か ら D レ ジ ス タ CLK
0.44/
0.07
0.50/
0.08
0.59/
0.09
0.59/
0.09
0.59/
0.09
0.67/
0.08
ns
TDSPDCK_RSTM_MREG/
TDSPCKD_RSTM_MREG
RSTM 入力か ら M レ ジ ス タ
CLK
0.21/
0.22
0.23/
0.24
0.27/
0.28
0.27/
0.28
0.27/
0.28
0.28/
0.35
ns
TDSPDCK_RSTP_PREG/
TDSPCKD_RSTP_PREG
RSTP 入力か ら P レ ジ ス タ CLK
0.27/
0.01
0.30/
0.01
0.35/
0.01
0.35/
0.03
0.35/
0.01
0.43/
0.00
ns
RST ピ ンのセ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{RSTA; RSTB}_{AREG;
BREG}/TDSPCKD_{RSTA; RSTB}_{AREG;
BREG}
入力ピ ンか ら出力ピ ン ま での組み合わせ遅延
TDSPDO_A_CARRYOUT_MULT
A 入力か ら CARRYOUT 出力
(乗算器を使用)
3.79
4.35
5.18
5.18
5.18
6.61
ns
TDSPDO_D_P_MULT
D 入力か ら P 出力
(乗算器を使用)
3.72
4.26
5.07
5.07
5.07
6.41
ns
TDSPDO_B_P
B 入力か ら P 出力
(乗算器は未使用)
1.53
1.75
2.08
2.08
2.08
2.48
ns
TDSPDO_C_P
C 入力か ら P 出力
1.33
1.53
1.82
1.82
1.82
2.22
ns
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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33
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
入力ピ ンか ら カ スケー ド 接続 さ れた出力ピ ン ま での組み合わせ遅延
TDSPDO_{A; B}_{ACOUT; BCOUT}
{A、 B} 入力か ら {ACOUT、
BCOUT} 出力
0.55
0.63
0.74
0.74
0.74
0.87
ns
TDSPDO_{A, B}_CARRYCASCOUT_MULT
{A、 B} 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
4.06
4.65
5.54
5.54
5.54
7.03
ns
TDSPDO_D_CARRYCASCOUT_MULT
D 入力か ら CARRYCASCOUT
出力 (乗算器を使用)
3.97
4.54
5.40
5.40
5.40
6.81
ns
TDSPDO_{A, B}_CARRYCASCOUT
{A、 B} 入力か ら
CARRYCASCOUT 出力
(乗算器は未使用)
1.77
2.03
2.41
2.41
2.41
2.88
ns
TDSPDO_C_CARRYCASCOUT
C 入力か ら CARRYCASCOUT
出力
1.58
1.81
2.15
2.15
2.15
2.62
ns
カ スケー ド 接続 さ れた入力ピ ンか ら すべての出力ピ ン ま での組み合わせ遅延
TDSPDO_ACIN_P_MULT
ACIN 入力か ら P 出力
(乗算器を使用)
3.65
4.19
5.00
5.00
5.00
6.40
ns
TDSPDO_ACIN_P
ACIN 入力か ら P 出力
(乗算器は未使用)
1.37
1.57
1.88
1.88
1.88
2.44
ns
TDSPDO_ACIN_ACOUT
ACIN 入力か ら ACOUT 出力
ま での遅延
0.38
0.44
0.53
0.53
0.53
0.63
ns
TDSPDO_ACIN_CARRYCASCOUT_MULT
ACIN 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
3.90
4.47
5.33
5.33
5.33
6.79
ns
TDSPDO_ACIN_CARRYCASCOUT
ACIN 入力か ら
CARRYCASCOUT 出力
(乗算器は未使用)
1.61
1.85
2.21
2.21
2.21
2.84
ns
TDSPDO_PCIN_P
PCIN 入力か ら P 出力
1.11
1.28
1.52
1.52
1.52
1.82
ns
TDSPDO_PCIN_CARRYCASCOUT
PCIN 入力か ら
CARRYCASCOUT 出力
1.36
1.56
1.85
1.85
1.85
2.21
ns
出力レ ジス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Out
TDSPCKO_P_PREG
CLK PREG か ら P 出力
0.33
0.37
0.44
0.44
0.44
0.54
ns
TDSPCKO_CARRYCASCOUT_PREG
CLK PREG か ら
CARRYCASCOUT 出力
0.52
0.59
0.69
0.69
0.69
0.84
ns
パイ プ ラ イ ン レ ジ ス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Output
TDSPCKO_P_MREG
CLK MREG か ら P 出力
1.68
1.93
2.31
2.31
2.31
2.73
ns
TDSPCKO_CARRYCASCOUT_MREG
CLK MREG か ら
CARRYCASCOUT 出力
1.92
2.21
2.64
2.64
2.64
3.12
ns
TDSPCKO_P_ADREG_MULT
CLK ADREG 入力か ら P 出力
(乗算器を使用)
2.72
3.10
3.69
3.69
3.69
4.60
ns
TDSPCKO_CARRYCASCOUT_ADREG_
CLK ADREG 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
2.96
3.38
4.02
4.02
4.02
4.99
ns
MULT
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
34
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
入力レ ジス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Output
TDSPCKO_P_AREG_MULT
CLK AREG 入力か ら P 出力
(乗算器を使用)
3.94
4.51
5.37
5.37
5.37
6.84
ns
TDSPCKO_P_BREG
CLK BREG 入力か ら P 出力
(乗算器は未使用)
1.64
1.87
2.22
2.22
2.22
2.65
ns
TDSPCKO_P_CREG
CLK CREG 入力か ら P 出力
(乗算器は未使用)
1.69
1.93
2.30
2.30
2.30
2.81
ns
TDSPCKO_P_DREG_MULT
CLK DREG 入力か ら P 出力
(乗算器を使用)
3.91
4.48
5.32
5.32
5.32
6.77
ns
入力レ ジス タ ク ロ ッ ク から カ スケー ド 接続 さ れた出力ピ ン ま での Clock-to-Output
CLK (ACOUT、 BCOUT) 入力か
ら {A、 B} レ ジ ス タ 出力
0.64
0.73
0.87
0.87
0.87
1.02
ns
CLK (AREG、 BREG) か ら
CARRYCASCOUT 出力
(乗算器を使用)
4.19
4.79
5.70
5.70
5.70
7.24
ns
TDSPCKO_CARRYCASCOUT_ BREG
CLK BREG 入力か ら
CARRYCASCOUT 出力
(乗算器は未使用)
1.88
2.15
2.55
2.55
2.55
3.04
ns
TDSPCKO_CARRYCASCOUT_ DREG_MULT
CLK DREG 入力か ら
CARRYCASCOUT 出力
(乗算器を使用)
4.16
4.76
5.65
5.65
5.65
7.17
ns
TDSPCKO_CARRYCASCOUT_ CREG
CLK CREG か ら
CARRYCASCOUT 出力
1.94
2.21
2.63
2.63
2.63
3.20
ns
TDSPCKO_{ACOUT; BCOUT}_{AREG;
BREG}
TDSPCKO_CARRYCASCOUT_{AREG,
BREG}_MULT
最大周波数
FMAX
すべての レ ジ ス タ を使用
628.93
550.66
464.25
464.25
464.25
363.77
MHz
FMAX_PATDET
パ タ ーン検出器を使用
531.63
465.77
392.93
392.93
392.93
310.08
MHz
FMAX_MULT_NOMREG
2 つの レ ジ ス タ 付き 乗算器
(MREG な し )
349.28
305.62
257.47
257.47
257.47
210.44
MHz
FMAX_MULT_NOMREG_PATDET
2 つの レ ジ ス タ 付き 乗算器
(MREG な し 、 パ タ ーン検出
あ り)
317.26
277.62
233.92
233.92
233.92
191.28
MHz
FMAX_PREADD_MULT_NOADREG
ADREG な し
397.30
346.26
290.44
290.44
290.44
223.26
MHz
FMAX_PREADD_MULT_NOADREG_
ADREG な し
(パ タ ーン検出あ り )
397.30
346.26
290.44
290.44
290.44
223.26
MHz
FMAX_NOPIPELINEREG
パイプラ イ ン レジス タな し
(MREG、 ADREG)
260.01
227.01
190.69
190.69
190.69
150.13
MHz
FMAX_NOPIPELINEREG_PATDET
パイプラ イ ン レジス タな し
(MREG、 ADREG)
(パ タ ーン検出あ り )
241.72
211.15
177.43
177.43
177.43
140.10
MHz
PATDET
DS181 (v1.21) 2016 年 9 月 27 日
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35
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ク ロ ッ ク バ ッ フ ァ ーおよびネ ッ ト ワー ク
表 32 : グローバル ク ロ ッ クのス イ ッ チ特性 (BUFGCTRL を含む)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
単位
TBCCCK_CE/
TBCCKC_CE(1)
CE ピ ンのセ ッ ト ア ッ プ/ホール ド
0.12/0.39
0.13/0.40
0.16/0.41
0.16/0.83
0.16/0.41
0.31/0.67
ns
TBCCCK_S/
TBCCKC_S(1)
S ピ ンのセ ッ ト ア ッ プ/ホール ド
0.12/0.39
0.13/0.40
0.16/0.41
0.16/0.83
0.16/0.41
0.31/0.67
ns
TBCCKO_O(2)
I0/I1 か ら O ま での BUFGCTRL
遅延
0.08
0.09
0.10
0.10
0.10
0.14
ns
628.00
628.00
464.00
464.00
464.00
394.00
MHz
最大周波数
FMAX_BUFG
グ ロ ーバル ク ロ ッ ク ツ リ ー
(BUFG)
注記 :
1. TBCCCK_CE お よ び TBCCKC_CE は、 ク ロ ッ ク の切 り 替え時にグ ロ ーバル ク ロ ッ ク の動作でグ リ ッ チが発生 し ない よ う にす る ため、 仕様を満たす必要
があ り ます。 BUFGMUX プ リ ミ テ ィ ブではグ リ ッ チが発生 し ないため、 こ れ ら のパ ラ メ ー タ ーは適用 さ れません。 その他のグ ロ ーバル ク ロ ッ ク の
セ ッ ト ア ッ プお よ びホール ド タ イ ムはオプシ ョ ン です。 こ の要件を満たす必要があ る のは、 ク ロ ッ ク の切 り 替え時にサ イ ク ルご と にデバ イ ス動作
を シ ミ ュ レーシ ョ ン と 一致 さ せ る 必要があ る 場合のみです。
2. TBGCKO_O (I0 か ら O ま での BUFG 遅延) の値は、 TBCCKO_O の値 と 同 じ です。
表 33 : 入力/出力 ク ロ ッ クのス イ ッ チ特性 (BUFIO)
ス ピー ド グ レー ド
シ ンボル
TBIOCKO_O
1.0V
説明
I か ら O ま での Clock-to-Out 遅延
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
1.11
1.26
1.54
1.54
1.54
1.56
ns
680.00
680.00
600.00
600.00
600.00
600.00
MHz
0.95V
0.9V
単位
最大周波数
FMAX_BUFIO
I/O ク ロ ッ ク ツ リ ー (BUFIO)
表 34 : リ ージ ョ ナル ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFR)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
TBRCKO_O
I か ら O ま での Clock-to-Out 遅延
0.64
0.76
0.99
0.99
0.99
1.24
ns
TBRCKO_O_BYP
Divide Bypass 属性設定時の I か ら
O ま での Clock-to-Out 遅延
0.34
0.39
0.52
0.52
0.52
0.72
ns
TBRDO_O
CLR か ら O ま での伝搬遅延
0.81
0.85
1.09
1.09
1.09
0.96
ns
420.00
375.00
315.00
315.00
315.00
315.00
MHz
最大周波数
FMAX_BUFR(1)
リ ージ ョ ナル ク ロ ッ ク ツ リ ー
(BUFR)
注記 :
1. BUFR お よ び BUFMR への最大入力周波数は BUFIO FMAX 周波数です。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 35 : 水平ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFH)
ス ピー ド グレー ド
シ ンボル
1.0V
説明
TBHCKO_O
I か ら O ま での BUFH の遅延
TBHCCK_CE/
TBHCKC_CE
CE ピ ンのセ ッ ト ア ッ プ/ホール ド
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
0.10
0.11
0.13
0.13
0.13
0.16
ns
0.19/0.13
0.22/0.15
0.28/0.21
0.28/0.42
0.28/0.21
0.35/0.25
ns
628.00
628.00
464.00
464.00
464.00
394.00
MHz
最大周波数
FMAX_BUFH
水平 ク ロ ッ ク バ ッ フ ァ ー (BUFH)
表 36 : デ ュ ーテ ィ サイ クルのずれおよび ク ロ ッ ク ツ リ ーのスキ ュ ー
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
0.95V
0.9V
-3
-2/-2LE
-1
-1Q/-1M
-1LI
-2LE
0.25
単位
TDCD_CLK
グ ロ ーバル ク ロ ッ ク ツ リ ーの
デ ュ ーテ ィ サ イ ク ルのずれ(1)
すべて
0.20
0.20
0.20
N/A
0.20
TCKSKEW
グ ロ ーバル ク ロ ッ ク ツ リ ーの
ス キ ュ ー (2)
XC7A12T
0.26
0.26
0.26
N/A
0.26
XC7A15T
0.26
0.26
0.26
N/A
0.26
XC7A25T
0.26
0.26
0.26
N/A
0.26
XC7A35T
0.26
0.26
0.26
N/A
0.26
0.33
ns
XC7A50T
0.26
0.26
0.26
N/A
0.26
0.33
ns
XC7A75T
0.27
0.33
0.36
N/A
0.36
0.48
ns
XC7A100T
0.27
0.33
0.36
N/A
0.36
0.48
ns
XC7A200T
0.40
0.48
0.54
N/A
0.54
0.69
ns
XA7A15T
N/A
0.26
0.26
0.26
N/A
N/A
ns
XA7A35T
N/A
0.26
0.26
0.26
N/A
N/A
ns
XA7A50T
N/A
0.26
0.26
0.26
N/A
N/A
ns
XA7A75T
N/A
0.33
0.36
0.36
N/A
N/A
ns
XA7A100T
N/A
0.33
0.36
0.36
N/A
N/A
ns
XQ7A50T
N/A
0.26
0.26
0.26
0.26
N/A
ns
XQ7A100T
N/A
0.33
0.36
0.36
0.36
N/A
ns
XQ7A200T
N/A
0.48
0.54
0.54
0.54
N/A
ns
ns
ns
0.33
ns
ns
TDCD_BUFIO
I/O ク ロ ッ ク ツ リ ーのデ ュ ーテ ィ
サ イ ク ルのずれ
すべて
0.14
0.14
0.14
0.14
0.14
0.14
ns
TBUFIOSKEW
1 ク ロ ッ ク 領域内での I/O ク ロ ッ
ク ツ リ ー ス キ ュー
すべて
0.03
0.03
0.03
0.03
0.03
0.03
ns
TDCD_BUFR
リ ージ ョ ナル ク ロ ッ ク ツ リ ーの
デ ュ ーテ ィ サ イ ク ルのずれ
すべて
0.18
0.18
0.18
0.18
0.18
0.18
ns
注記 :
1. こ れ ら のパ ラ メ ー タ ーは、 I/O フ リ ッ プ フ ロ ッ プで計測 さ れ る デ ュ ーテ ィ サ イ ク ルのずれの ワ ース ト ケース です。 IBIS を使用する と 、 すべての I/O
規格の立ち上が り /立ち下が り 時間が非対称であ る ために生 じ る デ ュ ーテ ィ サ イ ク ルのずれを計測で き ます。
2. TCKSKEW 値は、 順次 I/O エ レ メ ン ト 間で計測 さ れ る ク ロ ッ ク ツ リ ー ス キ ュ ーの ワ ース ト ケース です。 I/O レ ジ ス タ が近接 し 、 入力が ク ロ ッ ク ツ
リ ーの同 じ 分岐ま たは近接す る 分岐にあ る 場合は、 ク ロ ッ ク ツ リ ー ス キ ュ ーが大幅に低減 さ れます。 特定のアプ リ ケーシ ョ ンの ク ロ ッ ク ス キ ュ ー
値を得 る には、 ザ イ リ ン ク ス の Timing Analyzer ツールを使用 し て く だ さ い。
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37
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
MMCM のス イ ッ チ特性
表 37 : MMCM のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1LI
-2LE
単位
MMCM_FINMAX
最大入力 ク ロ ッ ク 周波数
800.00
800.00
800.00
800.00
800.00
MHz
MMCM_FINMIN
最小入力 ク ロ ッ ク 周波数
10.00
10.00
10.00
10.00
10.00
MHz
MMCM_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
MMCM_FINDUTY
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
10 ～ 49MHz
25
25
25
25
25
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
50 ～ 199MHz
30
30
30
30
30
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
200 ～ 399MHz
35
35
35
35
35
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
400 ～ 499MHz
40
40
40
40
40
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
> 500MHz
45
45
45
45
45
%
MMCM_FMIN_PSCLK
最小可変位相シ フ ト ク ロ ッ ク 周波数
0.01
0.01
0.01
0.01
0.01
MHz
MMCM_FMAX_PSCLK
最大可変位相シ フ ト ク ロ ッ ク 周波数
550.00
500.00
450.00
450.00
450.00
MHz
MMCM_FVCOMIN
最小 MMCM VCO 周波数
600.00
600.00
600.00
600.00
600.00
MHz
MMCM_FVCOMAX
最大 MMCM VCO 周波数
1600.00
1440.00
1200.00
1200.00
1200.00
MHz
MMCM_FBANDWIDTH
標準 Low MMCM 帯域幅(1)
1.00
1.00
1.00
1.00
1.00
MHz
標準 High MMCM 帯域幅(1)
4.00
4.00
4.00
4.00
4.00
MHz
MMCM_TSTATPHAOFFSET
MMCM 出力の ス タ テ ィ ッ ク 位相オ フ
セ ッ ト (2)
0.12
0.12
0.12
0.12
0.12
ns
MMCM_TOUTJITTER
MMCM 出力ジ ッ タ ー
MMCM_TOUTDUTY
MMCM 出力 ク ロ ッ ク のデ ュ ーテ ィ
サ イ ク ル精度(4)
0.20
0.20
0.20
0.20
0.25
ns
MMCM_TLOCKMAX
MMCM 最大 ロ ッ ク 時間
100.00
100.00
100.00
100.00
100.00
µs
MMCM_FOUTMAX
MMCM 最大出力周波数
800.00
800.00
800.00
800.00
800.00
MHz
MMCM_FOUTMIN
MMCM 最小出力周波数(5)(6)
4.69
4.69
4.69
4.69
4.69
MHz
MMCM_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の変動
MMCM_RSTMINPULSE
最小 リ セ ッ ト パルス幅
MMCM_FPFDMAX
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
注記 3
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
5.00
5.00
5.00
5.00
5.00
ns
PFD (位相周波数検出器) での最大
周波数
550.00
500.00
450.00
450.00
450.00
MHz
MMCM_FPFDMIN
PFD (位相周波数検出器) での最小
周波数
10.00
10.00
10.00
10.00
10.00
MHz
MMCM_TFBDELAY
フ ィ ー ド バ ッ ク パス での最大遅延
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最大 3ns ま たは CLKIN の 1 サ イ ク ル
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 37 : MMCM のス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
0.95V
0.9V
-2/-2LE
-1
-1LI
-2LE
単位
MMCM ス イ ッ チ特性のセ ッ ト ア ッ プおよびホール ド
TMMCMDCK_PSEN/
TMMCMCKD_PSEN
位相シ フ ト イ ネーブルのセ ッ ト ア ッ プ/ 1.04/0.00
ホール ド
1.04/0.00
1.04/0.00
1.04/0.00
1.04/0.00
ns
TMMCMDCK_PSINCDEC/
TMMCMCKD_PSINCDEC
位相シ フ ト イ ン ク リ メ ン ト /デ ク リ メ
ン ト のセ ッ ト ア ッ プ/ホール ド
1.04/0.00
1.04/0.00
1.04/0.00
1.04/0.00
1.04/0.00
ns
TMMCMCKO_PSDONE
PSDONE の位相シ フ ト Clock-to-Out
0.59
0.68
0.81
0.81
0.78
ns
DCLK 前後の MMCM の DRP (ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TMMCMDCK_DADDR/
TMMCMCKD_DADDR
DADDR セ ッ ト ア ッ プ/ホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
TMMCMDCK_DI/
TMMCMCKD_DI
DI セ ッ ト ア ッ プ/ホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
TMMCMDCK_DEN/
TMMCMCKD_DEN
DEN セ ッ ト ア ッ プ/ホール ド
1.76/0.00
1.97/0.00
2.29/0.00
2.29/0.00
2.40/0.00
ns、 最小
TMMCMDCK_DWE/
TMMCMCKD_DWE
DWE セ ッ ト ア ッ プ/ホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
TMMCMCKO_DRDY
DRDY の CLK-to-Out
0.65
0.72
0.99
0.99
0.99
ns、 最大
FDCK
DCLK の周波数
200.00
200.00
200.00
200.00
100.00
MHz、
最大
注記 :
1. MMCM では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る か
に低い値のためです。
2. ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の MMCM 出力間で計測 さ れてい ます。
3. こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
詳細は、 http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照 し て く だ さ い。
4. グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
5. デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
6. CLKOUT4_CASCADE = TRUE の と き 、 MMCM_FOUTMIN は 0.036MHz です。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
PLL のス イ ッ チ仕様
表 38 : PLL の仕様
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1LI
-2LE
単位
PLL_FINMAX
最大入力 ク ロ ッ ク 周波数
800.00
800.00
800.00
800.00
800.00
MHz
PLL_FINMIN
最小入力 ク ロ ッ ク 周波数
19.00
19.00
19.00
19.00
19.00
MHz
PLL_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
PLL_FINDUTY
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
19 ～ 49MHz
25
25
25
25
25
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
50 ～ 199MHz
30
30
30
30
30
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
200 ～ 399MHz
35
35
35
35
35
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
400 ～ 499MHz
40
40
40
40
40
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 :
> 500MHz
45
45
45
45
45
%
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
PLL_FVCOMIN
最小 PLL VCO 周波数
800.00
800.00
800.00
800.00
800.00
MHz
PLL_FVCOMAX
最大 PLL VCO 周波数
2133.00
1866.00
1600.00
1600.00
1600.00
MHz
PLL_FBANDWIDTH
標準 Low PLL 帯域幅(1)
1.00
1.00
1.00
1.00
1.00
MHz
標準 High PLL 帯域幅(1)
4.00
4.00
4.00
4.00
4.00
MHz
PLL_TSTATPHAOFFSET
PLL 出力のス タ テ ィ ッ ク 位相オフセ ッ ト (2)
0.12
0.12
0.12
0.12
0.12
ns
PLL_TOUTJITTER
PLL 出力ジ ッ タ ー
PLL_TOUTDUTY
PLL 出力 ク ロ ッ ク のデ ュ ーテ ィ サ イ ク ル
精度(4)
PLL_TLOCKMAX
注記 3
0.20
0.20
0.20
0.20
0.25
ns
PLL 最大 ロ ッ ク 時間
100.00
100.00
100.00
100.00
100.00
µs
PLL_FOUTMAX
PLL 最大出力周波数
800.00
800.00
800.00
800.00
800.00
MHz
PLL_FOUTMIN
PLL 最小出力周波数(5)
6.25
6.25
6.25
6.25
6.25
MHz
PLL_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の変動
PLL_RSTMINPULSE
最小 リ セ ッ ト パルス幅
PLL_FPFDMAX
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
5.00
5.00
5.00
5.00
5.00
ns
PFD (位相周波数検出器) での最大周波数
550.00
500.00
450.00
450.00
450.00
MHz
PLL_FPFDMIN
PFD (位相周波数検出器) での最小周波数
19.00
19.00
19.00
19.00
19.00
MHz
PLL_TFBDELAY
フ ィ ー ド バ ッ ク パ ス での最大遅延
最大 3ns ま たは CLKIN の 1 サ イ ク ル
DCLK 前後の PLL の DRP (ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TPLLDCK_DADDR/
TPLLCKD_DADDR
D ア ド レ スのセ ッ ト ア ッ プおよびホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
TPLLDCK_DI/
TPLLCKD_DI
D 入力のセ ッ ト ア ッ プお よ びホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
TPLLDCK_DEN/
TPLLCKD_DEN
D イ ネーブルのセ ッ ト ア ッ プお よ び
ホール ド
1.76/0.00
1.97/0.00
2.29/0.00
2.29/0.00
2.40/0.00
ns、 最小
TPLLDCK_DWE/
TPLLCKD_DWE
D ラ イ ト イ ネーブルのセ ッ ト ア ッ プ
お よ びホール ド
1.25/0.15
1.40/0.15
1.63/0.15
1.63/0.15
1.43/0.00
ns、 最小
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 38 : PLL の仕様 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
TPLLCKO_DRDY
DRDY の CLK-to-Out
FDCK
DCLK の周波数
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1LI
-2LE
0.65
0.72
0.99
0.99
0.99
ns、 最大
200.00
200.00
200.00
200.00
100.00
MHz、
最大
注記 :
1. PLL では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る かに
低い値のためです。
2. ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の PLL 出力間で計測 さ れてい ます。
3. こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド か ら 取得で き ます。
詳細は、 http://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照 し て く だ さ い。
4. グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
5. デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
デバイ スの Pin-to-Pin 出力パラ メ ー タ ーのガ イ ド ラ イ ン
表 39 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク領域近辺)(1)
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOF
BUFG に最 も 近い ピ ン/バン ク の CC
ク ロ ッ ク 入力 と OUTFF 間 (MMCM/PLL
な し )、 ( ク ロ ッ ク 領域近辺)(2)
XC7A12T
4.97
5.55
6.44
N/A
6.44
ns
XC7A15T
5.10
5.70
6.61
N/A
6.61
XC7A25T
4.97
5.55
6.44
N/A
6.44
XC7A35T
5.10
5.70
6.61
N/A
6.61
7.56
ns
XC7A50T
5.10
5.70
6.61
N/A
6.61
7.56
ns
XC7A75T
5.14
5.74
6.72
N/A
6.72
7.62
ns
XC7A100T
5.14
5.74
6.72
N/A
6.72
7.62
ns
XC7A200T
5.47
6.11
7.16
N/A
7.16
8.08
ns
XA7A15T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A35T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A50T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A75T
N/A
5.74
6.72
6.72
N/A
N/A
ns
XA7A100T
N/A
5.74
6.72
6.72
N/A
N/A
ns
XQ7A50T
N/A
5.70
6.61
6.61
6.61
N/A
ns
XQ7A100T
N/A
5.74
6.72
6.72
6.72
N/A
ns
XQ7A200T
N/A
6.11
7.16
7.16
7.16
N/A
ns
7.56
ns
ns
注記 :
1. 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 40 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク領域から離れている)(1)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 CC ク ロ ッ ク 入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOFFAR
BUFG か ら 最 も 離れた ピ ン/バン ク の
CC ク ロ ッ ク 入力 と OUTFF 間
(MMCM/PLL な し )、 ( ク ロ ッ ク 領域
か ら 離れてい る )(2)
XC7A12T
4.97
5.55
6.44
N/A
6.44
ns
XC7A15T
5.10
5.70
6.61
N/A
6.61
XC7A25T
4.97
5.55
6.44
N/A
6.44
XC7A35T
5.10
5.70
6.61
N/A
6.61
7.57
ns
XC7A50T
5.10
5.70
6.61
N/A
6.61
7.57
ns
XC7A75T
5.38
6.01
7.02
N/A
7.02
7.94
ns
XC7A100T
5.38
6.01
7.02
N/A
7.02
7.94
ns
XC7A200T
6.17
6.89
8.05
N/A
8.05
9.03
ns
XA7A15T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A35T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A50T
N/A
5.70
6.61
6.61
N/A
N/A
ns
XA7A75T
N/A
6.01
7.02
7.02
N/A
N/A
ns
XA7A100T
N/A
6.01
7.02
7.02
N/A
N/A
ns
XQ7A50T
N/A
5.70
6.61
6.61
6.61
N/A
ns
XQ7A100T
N/A
6.01
7.02
7.02
7.02
N/A
ns
XQ7A200T
N/A
6.89
8.05
8.05
8.05
N/A
ns
7.57
ns
ns
注記 :
1. 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 41 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM あ り )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 CC ク ロ ッ ク 入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 MMCM あ り )
TICKOFMMCMCC
CC ク ロ ッ ク 入力 と OUTFF 間
(MMCM あ り )
XC7A12T
1.00
1.00
1.00
N/A
1.00
ns
XC7A15T
1.00
1.00
1.00
N/A
1.00
XC7A25T
1.00
1.00
1.00
N/A
1.00
XC7A35T
1.00
1.00
1.00
N/A
1.00
1.78
ns
XC7A50T
1.00
1.00
1.00
N/A
1.00
1.78
ns
XC7A75T
1.00
1.00
1.00
N/A
1.00
1.79
ns
XC7A100T
1.00
1.00
1.00
N/A
1.00
1.79
ns
XC7A200T
1.01
1.02
1.04
N/A
1.04
1.84
ns
XA7A15T
N/A
1.00
1.00
1.00
N/A
N/A
ns
XA7A35T
N/A
1.00
1.00
1.00
N/A
N/A
ns
XA7A50T
N/A
1.00
1.00
1.00
N/A
N/A
ns
XA7A75T
N/A
1.00
1.00
1.00
N/A
N/A
ns
XA7A100T
N/A
1.00
1.00
1.00
N/A
N/A
ns
XQ7A50T
N/A
1.00
1.00
1.00
1.00
N/A
ns
XQ7A100T
N/A
1.00
1.00
1.00
1.00
N/A
ns
XQ7A200T
N/A
1.02
1.04
1.04
1.04
N/A
ns
1.78
ns
ns
注記 :
1. 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. MMCM 出力ジ ッ タ ーは タ イ ミ ン グ算出に含ま れてい ます。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 42 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (PLL あ り )
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 CC ク ロ ッ ク 入力か ら出力ま での遅延 (出力 フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 PLL あ り )
TICKOFPLLCC
CC ク ロ ッ ク 入力 と OUTFF 間
(PLL あ り )
XC7A12T
0.83
0.83
0.83
N/A
0.83
ns
XC7A15T
0.82
0.82
0.82
N/A
0.82
XC7A25T
0.83
0.83
0.83
N/A
0.83
XC7A35T
0.82
0.82
0.82
N/A
0.82
1.39
ns
XC7A50T
0.82
0.82
0.82
N/A
0.82
1.39
ns
XC7A75T
0.82
0.82
0.82
N/A
0.82
1.40
ns
XC7A100T
0.82
0.82
0.82
N/A
0.82
1.40
ns
XC7A200T
0.81
0.81
0.81
N/A
0.81
1.45
ns
XA7A15T
N/A
0.82
0.82
0.82
N/A
N/A
ns
XA7A35T
N/A
0.82
0.82
0.82
N/A
N/A
ns
XA7A50T
N/A
0.82
0.82
0.82
N/A
N/A
ns
XA7A75T
N/A
0.82
0.82
0.82
N/A
N/A
ns
XA7A100T
N/A
0.82
0.82
0.82
N/A
N/A
ns
XQ7A50T
N/A
0.82
0.82
0.82
0.82
N/A
ns
XQ7A100T
N/A
0.82
0.82
0.82
0.82
N/A
ns
XQ7A200T
N/A
0.81
0.81
0.81
0.81
N/A
ns
1.39
ns
ns
注記 :
1. 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び CLB フ リ ッ プ フ
ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. PLL の出力ジ ッ タ ーは タ イ ミ ン グ算出に含ま れてい ます。
表 43 : BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
0.95V
0.9V
-1LI
-2LE
6.64
7.32
-1M/-1Q
単位
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 BUFIO あ り )
TICKOFCS
I/O ク ロ ッ ク の Clock-to-Out
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
5.01
5.61
6.64
6.64
ns
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44
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 入力パラ メ ー タ ーのガ イ ド ラ イ ン
すべてのデバ イ ス において機能テ ス ト が完全に実施 さ れてい ます。 特記のない限 り 、 数値の単位はナ ノ 秒です。
表 44 : グローバル ク ロ ッ ク 入力のセ ッ ト ア ッ プおよびホール ド (MMCM/PLL な し 、 ZHOLD_DELAY あ り 、 HR I/O バン ク)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 規格におけ る、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド タ イ ム(1)
TPSFD/
TPHFD
全体遅延 (レ ガシ遅延
ま たはデフ ォ ル ト 遅延)
グ ロ ーバル ク ロ ッ ク
入力お よ び IFF(2)
(MMCM/PLL な し 、
ZHOLD_DELAY あ り 、
HR I/O バン ク )
XC7A12T
2.48/–0.41
2.66/–0.41
3.11/–0.41
N/A
3.11/–0.41
ns
XC7A15T
2.47/–0.29
2.65/–0.29
3.10/–0.29
N/A
3.10/–0.29
XC7A25T
2.48/–0.41
2.66/–0.41
3.11/–0.41
N/A
3.11/–0.41
XC7A35T
2.47/–0.29
2.65/–0.29
3.10/–0.29
N/A
3.10/–0.29
5.10/–0.44
ns
XC7A50T
2.47/–0.29
2.65/–0.29
3.10/–0.29
N/A
3.10/–0.29
5.10/–0.44
ns
XC7A75T
2.69/–0.34
2.89/–0.34
3.34/–0.34
N/A
3.34/–0.34
5.66/–0.51
ns
XC7A100T
2.69/–0.34
2.89/–0.34
3.34/–0.34
N/A
3.34/–0.34
5.66/–0.51
ns
XC7A200T
3.03/–0.36
3.27/–0.36
3.79/–0.36
N/A
3.79/–0.36
6.66/–0.55
ns
XA7A15T
N/A
2.65/–0.29
3.10/–0.29
3.10/–0.29
N/A
N/A
ns
XA7A35T
N/A
2.65/–0.29
3.10/–0.29
3.10/–0.29
N/A
N/A
ns
XA7A50T
N/A
2.65/–0.29
3.10/–0.29
3.10/–0.29
N/A
N/A
ns
XA7A75T
N/A
2.89/–0.34
3.34/–0.34
3.34/–0.34
N/A
N/A
ns
XA7A100T
N/A
2.89/–0.34
3.34/–0.34
3.34/–0.34
N/A
N/A
ns
XQ7A50T
N/A
2.65/–0.29
3.10/–0.29
3.10/–0.29
3.10/–0.29
N/A
ns
XQ7A100T
N/A
2.89/–0.34
3.34/–0.34
3.34/–0.34
3.34/–0.34
N/A
ns
XQ7A200T
N/A
3.27/–0.36
3.79/–0.36
3.79/–0.36
3.79/–0.36
N/A
ns
5.10/–0.44
ns
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ ス
が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度が
最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
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45
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 45 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (MMCM あ り )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 規格における、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド タ イム(1)
TPSMMCMCC/
TPHMMCMCC
遅延のない CC ク
ロ ッ ク 入力 と IFF 間
(MMCM あ り )(2)
XC7A12T
2.37/–0.61
2.69/–0.61
3.21/–0.61
N/A
3.21/–0.61
ns
XC7A15T
2.46/–0.62
2.80/–0.62
3.35/–0.62
N/A
3.35/–0.62
XC7A25T
2.37/–0.61
2.69/–0.61
3.21/–0.61
N/A
3.21/–0.61
XC7A35T
2.46/–0.62
2.80/–0.62
3.35/–0.62
N/A
3.35/–0.62
2.14/–0.48
ns
XC7A50T
2.46/–0.62
2.80/–0.62
3.35/–0.62
N/A
3.35/–0.62
2.14/–0.48
ns
XC7A75T
2.47/–0.62
2.81/–0.62
3.36/–0.62
N/A
3.36/–0.62
2.15/–0.48
ns
XC7A100T
2.47/–0.62
2.81/–0.62
3.36/–0.62
N/A
3.36/–0.62
2.15/–0.48
ns
XC7A200T
2.59/–0.63
2.95/–0.63
3.52/–0.63
N/A
3.52/–0.63
2.32/–0.51
ns
XA7A15T
N/A
2.80/–0.62
3.35/–0.62
3.35/–0.62
N/A
N/A
ns
XA7A35T
N/A
2.80/–0.62
3.35/–0.62
3.35/–0.62
N/A
N/A
ns
XA7A50T
N/A
2.80/–0.62
3.35/–0.62
3.35/–0.62
N/A
N/A
ns
XA7A75T
N/A
2.81/–0.62
3.36/–0.62
3.36/–0.62
N/A
N/A
ns
XA7A100T
N/A
2.81/–0.62
3.36/–0.62
3.36/–0.62
N/A
N/A
ns
XQ7A50T
N/A
2.80/–0.62
3.35/–0.62
3.35/–0.62
3.35/–0.62
N/A
ns
XQ7A100T
N/A
2.81/–0.62
3.36/–0.62
3.36/–0.62
3.36/–0.62
N/A
ns
XQ7A200T
N/A
2.95/–0.63
3.52/–0.63
3.52/–0.63
3.52/–0.63
N/A
ns
2.14/–0.48
ns
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
3. 各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
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46
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 46 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (PLL あ り )
ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 規格における、 CC のク ロ ッ ク 入力信号に対する入力セ ッ ト ア ッ プおよびホール ド タ イム(1)
TPSPLLCC/
TPHPLLCC
遅延のない CC ク ロ ッ
ク 入力 と IFF(2) 間
(PLL あ り )
XC7A12T
2.68/–0.19
3.04/–0.19
3.63/–0.19
N/A
3.63/–0.19
ns
XC7A15T
2.77/–0.20
3.15/–0.20
3.77/–0.20
N/A
3.77/–0.20
XC7A25T
2.68/–0.19
3.04/–0.19
3.63/–0.19
N/A
3.63/–0.19
XC7A35T
2.77/–0.20
3.15/–0.20
3.77/–0.20
N/A
3.77/–0.20
2.46/–0.59
ns
XC7A50T
2.77/–0.20
3.15/–0.20
3.77/–0.20
N/A
3.77/–0.20
2.46/–0.59
ns
XC7A75T
2.78/–0.20
3.15/–0.20
3.78/–0.20
N/A
3.78/–0.20
2.47/–0.59
ns
XC7A100T
2.78/–0.20
3.15/–0.20
3.78/–0.20
N/A
3.78/–0.20
2.47/–0.59
ns
XC7A200T
2.91/–0.21
3.29/–0.21
3.94/–0.21
N/A
3.94/–0.21
2.64/–0.62
ns
XA7A15T
N/A
3.15/–0.20
3.77/–0.20
3.77/–0.20
N/A
N/A
ns
XA7A35T
N/A
3.15/–0.20
3.77/–0.20
3.77/–0.20
N/A
N/A
ns
XA7A50T
N/A
3.15/–0.20
3.77/–0.20
3.77/–0.20
N/A
N/A
ns
XA7A75T
N/A
3.15/–0.20
3.78/–0.20
3.78/–0.20
N/A
N/A
ns
XA7A100T
N/A
3.15/–0.20
3.78/–0.20
3.78/–0.20
N/A
N/A
ns
XQ7A50T
N/A
3.15/–0.20
3.77/–0.20
3.77/–0.20
3.77/–0.20
N/A
ns
XQ7A100T
N/A
3.15/–0.20
3.78/–0.20
3.78/–0.20
3.78/–0.20
N/A
ns
XQ7A200T
N/A
3.29/–0.21
3.94/–0.21
3.94/–0.21
3.94/–0.21
N/A
ns
2.46/–0.59
ns
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
3. 各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
表 47 : BUFIO を使用する場合の転送ク ロ ッ ク 入力ピ ンに対するデー タ 入力セ ッ ト ア ッ プおよびホール ド タ イム
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-3
-2/-2LE
-1
-1M/-1Q
0.95V
0.9V
-1LI
-2LE
単位
SSTL15 規格における、 BUFIO を使用する場合の転送 ク ロ ッ ク入力ピ ンに対する入力セ ッ ト ア ッ プおよびホール ド タ イ ム
TPSCS/TPHCS
I/O ク ロ ッ ク のセ ッ ト ア ッ プ
お よ びホール ド
–0.38/1.31
–0.38/1.46
–0.38/1.76
–0.38/1.76
–0.38/1.76
–0.16/1.89
ns
表 48 : サン プル ウ ィ ン ド ウ
ス ピー ド グ レー ド
シ ンボル
TSAMP
1.0V
説明
レ シーバー ピ ンでのサンプ リ ン グ
エ ラ ー (1)
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
0.95V
0.9V
-3
-2/-2LE
-1
-1M/-1Q
-1LI
-2LE
0.59
0.64
0.70
0.70
0.70
0.70
単位
ns
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47
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 48 : サン プル ウ ィ ン ド ウ (続き)
ス ピー ド グ レー ド
シ ンボル
TSAMP_BUFIO
1.0V
説明
BUFIO を使用す る 場合の レ シーバー
ピ ンでのサンプ リ ン グ エ ラ ー (2)
0.95V
0.9V
-3
-2/-2LE
-1
-1M/-1Q
-1LI
-2LE
0.35
0.40
0.46
0.46
0.46
0.46
単位
ns
注記 :
1. こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Artix-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価で
は、 DCM を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 計測には、 次が含まれます。
- CLK0 MMCM ジ ッ タ ー
- MMCM 精度 (位相オ フ セ ッ ト )
- MMCM 位相シ フ ト 精度
ただ し 、 パ ッ ケージ ま たは ク ロ ッ ク ツ リ ー ス キ ュ ーは含まれません。
2. こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Artix-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価で
は、 BUFIO ク ロ ッ ク ネ ッ ト ワ ー ク お よ び IDELAY を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 ただ し 、 パ ッ ケージ ま た
は ク ロ ッ ク ツ リ ー ス キ ュ ーは含ま れません。
その他のパ ッ ケージ パラ メ ー タ ーのガ イ ド ラ イ ン
こ こ では、 Artix-7 FPGA の ク ロ ッ ク ト ラ ン ス ミ ッ タ ーお よ びレ シーバーにおけ る デー タ 有効ウ ィ ン ド ウ の タ イ ミ ン グ算出に必要な値
を示 し ます。
表 49 : パ ッ ケージ スキ ュ ー
シ ンボル
TPKGSKEW
説明
パ ッ ケージ ス キ ュ ー (1)
デバイ ス
XC7A12T
XC7A15T
XC7A25T
パ ッ ケージ
値
CPG236
ps
CSG325
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
FTG256
98
ps
FGG484
97
CPG236
XC7A50T
XC7A75T
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
ps
ps
CSG325
XC7A35T
単位
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
FTG256
98
ps
FGG484
97
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
FTG256
98
ps
FGG484
97
ps
CSG324
113
ps
FTG256
120
ps
FGG484
144
ps
FGG676
153
ps
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48
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 49 : パ ッ ケージ スキ ュ ー (続き)
シ ンボル
TPKGSKEW
説明
パ ッ ケージ
ス キ ュ ー (1)
デバイ ス
XC7A100T
XC7A200T
XA7A15T
XA7A35T
XA7A50T
XA7A75T
XA7A100T
XQ7A50T
XQ7A100T
XQ7A200T
パ ッ ケージ
値
単位
CSG324
113
ps
FTG256
120
ps
FGG484
144
ps
FGG676
153
ps
SBG484/SBV484
111
ps
FBG484/FBV484
109
ps
FBG676/FBV676
121
ps
FFG1156/FFV1156
151
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
CPG236
48
ps
CSG324
104
ps
CSG325
142
ps
CSG324
113
ps
FGG484
144
ps
CSG324
113
ps
FGG484
144
ps
CS325
142
ps
FG484
97
ps
CS324
113
ps
FG484
144
ps
RS484
111
ps
RB484
109
ps
RB676
121
ps
注記 :
1. こ れ ら の値はパ ッ ケージにあ る 任意の 2 つの SelectIO リ ソ ース間の ワース ト ケース ス キ ュ ーで、 ダ イ パ ッ ド か ら ボールの最短遅延 と 最長遅延の差
を示 し ます。
2. こ れ ら のデバ イ ス と パ ッ ケージの組み合わせに関す る パ ッ ケージ遅延情報 も あ り 、 こ の情報を使用 し てパ ッ ケージの ス キ ュ ーを低減で き ます。
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49
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTP ト ラ ン シーバーの仕様
GTP ト ラ ン シーバーの DC 入力および出力レ ベル
表 50 に、 Artix-7 FPGA の GTP ト ラ ン シーバーの DC 出力仕様を示 し ます。 詳細は、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー
ガ イ ド 』 (UG482) を参照 し て く だ さ い。
表 50 : GTP ト ラ ン シーバーの DC 仕様
シ ンボル
DC パ ラ メ ー タ ー
差動出力電圧 (1)
DVPPOUT
Peak-to-Peak
VCMOUTDC
DC 出力同相電圧
ROUT
差動出力抵抗
VCMOUTAC
出力同相電圧 : AC カ ッ プ リ ン グ
TOSKEW
条件
最小
標準
最大
単位
ト ラ ン ス ミ ッ タ ーの出力範囲は最大
値に設定
1000
–
–
mV
式に基づ く
VMGTAVTT – DVPPOUT/4
–
100
mV
Ω
–
mV
1/2 VMGTAVTT
ト ラ ン ス ミ ッ タ ー差動出力間 (TXP お よ び TXN) の内部ペア ス キ ュ ー
(FF、 FB、 SB パ ッ ケージ)
–
–
10
ps
ト ラ ン ス ミ ッ タ ー差動出力間 (TXP お よ び TXN) の内部ペア ス キ ュ ー
(FG、 FT、 CS、 CP パ ッ ケージ)
–
–
12
ps
DVPPIN
Peak-to-Peak 差動入力電圧
外部 AC カ ッ プル
150
–
2000
mV
VIN
シ ン グルエン ド 入力電圧(2)
VMGTAVTT = 1.2V (DC カ ッ プ リ ン グ)
–200
–
VMGTAVTT
mV
VCMIN
入力同相電圧
VMGTAVTT = 1.2V (DC カ ッ プ リ ン グ)
–
2/3 VMGTAVTT
–
mV
RIN
差動入力抵抗
–
100
–
Ω
CEXT
外部 AC カ ッ プ リ ン グのキ ャ パシ タ の推奨値(3)
–
100
–
nF
注記 :
1. 出力幅お よ びプ リ エン フ ァ シ ス レベルは、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ ド 』 (UG482) で説明 し てい る 属性を使用 し てプ ロ グ
ラ ムで き 、 その結果は こ の表に示す値 よ り も 小 さ く で き る 可能性があ り ます。
2. グ ラ ン ド を基準電位 と す る ピ ン で計測 さ れた電圧です。
3. 特定のプ ロ ト コ ルお よ び規格に準拠す る ため、 必要に応 じ て こ れ ら の範囲外の値を使用す る 場合があ り ます。
X-Ref Target - Figure 3
+V
P
Single-Ended
Peak-to-Peak
Voltage
N
0
ds181_01_062014
図 3 : シ ングルエ ン ド の電圧幅
X-Ref Target - Figure 4
+V
Differential
Peak-to-Peak
Voltage
0
–V
P–N
ds181_02_062014
図 4 : 差動出力の電圧幅
DS181 (v1.21) 2016 年 9 月 27 日
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50
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
注記 : 図 4 に示す差動出力の電圧幅は、 シ ン グルエン ド 出力の電圧幅の 2 倍です。
表 51 に、 GTP ト ラ ン シーバーの ク ロ ッ ク 入力の DC 仕様を示 し ます。 詳細は、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ
ド 』 (UG482) を参照 し て く だ さ い。
表 51 : GTP ト ラ ン シーバーのク ロ ッ ク 入力の DC 仕様
シ ンボル
DC パ ラ メ ー タ ー
最小
標準
最大
単位
350
–
2000
mV
VIDIFF
Peak-to-Peak 差動入力電圧
RIN
差動入力抵抗
–
100
–
Ω
CEXT
外部 AC カ ッ プ リ ン グのキ ャ パシ タ 要件
–
100
–
nF
GTP ト ラ ン シーバーのス イ ッ チ特性
詳細は、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ ド 』 (UG482) を参照 し て く だ さ い。
表 52 : GTP ト ラ ン シーバーのパ フ ォ ーマ ン ス値
ス ピー ド グ レー ド
-3 (1.0V)
シ ンボル
出力分
周器
説明
-1 (1.0V)
-1LI (0.95V)
-1Q (1.0V)
-1M (1.0V)
-2 (1.0V)
-2LE (1.0V)
-2LE (0.9V)
単位
パ ッ ケージ タ イ プ
FF
FB
SB
FG
FT
CS
CP
FF
FB
SB
RB
RS
FG
FT
CS
CP
FF
FB
SB
RB
RS
FG
FT
CS
CP
FF
FB
SB
FG
FT
CS
CP
FGTPMAX
GTP ト ラ ン シーバーの最大デー タ
レー ト
6.6
6.25
6.6
6.25
3.75
3.75
3.75
3.75
Gb/s
FGTPMIN
GTP ト ラ ン シーバーの最小デー タ
レー ト
0.500
0.500
0.500
0.500
0.500
0.500
0.500
0.500
Gb/s
FGTPRANGE
FGTPPLLRANGE
PLL ラ イ ン レー ト 範囲
1
3.2–6.6
3.2–6.6
3.2–3.75
3.2–3.75
Gb/s
2
1.6–3.3
1.6–3.3
1.6–3.2
1.6–3.2
Gb/s
4
0.8–1.65
0.8–1.65
0.8–1.6
0.8–1.6
Gb/s
8
0.5–0.825
0.5–0.825
0.5–0.8
0.5–0.8
Gb/s
1.6–3.3
1.6–3.3
1.6–3.3
1.6–3.3
GHz
GTP ト ラ ン シーバーの PLL 周波数
範囲
表 53 : GTP ト ラ ン シーバーのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) のス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
FGTPDRPCLK
1.0V
説明
GTPDRPCLK 最大周波数
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
0.95V
0.9V
-3
-2/-2LE
-1
-1LI
-2LE
175
175
156
156
125
単位
MHz
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51
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 54 : GTP ト ラ ン シーバーの基準ク ロ ッ ク のス イ ッ チ特性
シ ンボル
説明
すべてのス ピー ド グ レー ド
条件
単位
最小
標準
最大
60
–
660
MHz
FGCLK
基準 ク ロ ッ ク の周波数範囲
TRCLK
基準 ク ロ ッ ク の立ち上が り 時間
20% ～ 80%
–
200
–
ps
TFCLK
基準 ク ロ ッ ク の立ち下が り 時間
80% ～ 20%
–
200
–
ps
TDCREF
基準 ク ロ ッ ク のデ ュ ーテ ィ サ イ ク ル
ト ラ ン シーバーの PLL のみ
40
–
60
%
X-Ref Target - Figure 5
TRCLK
80%
20%
TFCLK
ds181_03_062811
図 5 : 基準 ク ロ ッ クの タ イ ミ ング パラ メ ー タ ー
表 55 : GTP ト ラ ン シーバー PLL/ロ ッ ク タ イ ムの適用
シ ンボル
説明
すべてのス ピー ド グ レー ド
条件
TLOCK
PLL が最初に ロ ッ ク す る ま での時間
TDLOCK
ク ロ ッ ク リ カバ リ 位相の取得お よ び
適用時間
PLL が基準 ク ロ ッ ク に ロ ッ ク さ
れた後、 ク ロ ッ ク デー タ リ カバ
リ (CDR) が入力のデー タ に ロ ッ
ク さ れ る のに必要な時間
単位
最小
標準
最大
–
–
1
ms
–
50,000
2.3 x106
UI
表 56 : GTP ト ラ ン シーバーのユーザー ク ロ ッ クのス イ ッ チ特性(1)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
条件
0.95V
0.9V
-3
-2/-2LE
-1
-1LI
-2LE
単位
FTXOUT
TXOUTCLK 最大周波数
412.500
412.500
234.375
234.375
234.375
MHz
FRXOUT
RXOUTCLK 最大周波数
412.500
412.500
234.375
234.375
234.375
MHz
FTXIN
TXUSRCLK 最大周波数
16 ビ ッ ト デー タ パ ス
412.500
412.500
234.375
234.375
234.375
MHz
FRXIN
RXUSRCLK 最大周波数
16 ビ ッ ト デー タ パ ス
412.500
412.500
234.375
234.375
234.375
MHz
FTXIN2
TXUSRCLK2 最大周波数
16 ビ ッ ト デー タ パ ス
412.500
412.500
234.375
234.375
234.375
MHz
FRXIN2
RXUSRCLK2 最大周波数
16 ビ ッ ト デー タ パ ス
412.500
412.500
234.375
234.375
234.375
MHz
注記 :
1. ク ロ ッ ク は、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ ド 』 (UG482) に記載の方法で イ ンプ リ メ ン ト す る 必要があ り ます。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 57 : GTP ト ラ ン シーバーの ト ラ ン ス ミ ッ タ ーのス イ ッ チ特性
シ ンボル
説明
条件
最小
標準
最大
単位
0.500
–
FGTPMAX
Gb/s
50
–
ps
FGTPTX
シ リ アル デー タ レー ト 範囲
TRTX
TX 立ち上が り 時間
20% ～ 80%
–
TFTX
TX 立ち下が り 時間
80% ～ 20%
–
50
–
ps
TLLSKEW
TX Lane-to-Lane ス キ ュ ー (1)
–
–
500
ps
VTXOOBVDPP
電気的ア イ ド ルの振幅
–
–
20
mV
TTXOOBTRANSITION
電気的ア イ ド ルの送信時間
–
–
140
ns
TJ6.6
総ジ ッ タ ー (2)(3)
–
–
0.30
UI
DJ6.6
確定的なジ ッ タ ー (2)(3)
–
–
0.15
UI
TJ5.0
総ジ ッ タ ー (2)(3)
–
–
0.30
UI
DJ5.0
確定的なジ ッ タ ー (2)(3)
–
–
0.15
UI
TJ4.25
総ジ ッ
タ ー (2)(3)
–
–
0.30
UI
DJ4.25
確定的なジ ッ タ ー (2)(3)
–
–
0.15
UI
TJ3.75
総ジ ッ タ ー (2)(3)
–
–
0.30
UI
DJ3.75
確定的なジ ッ タ ー (2)(3)
–
–
0.15
UI
TJ3.2
総ジ ッ タ ー (2)(3)
–
–
0.2
UI
DJ3.2
確定的なジ ッ タ ー (2)(3)
–
–
0.1
UI
TJ3.2L
総ジ ッ
タ ー (2)(3)
–
–
0.32
UI
DJ3.2L
確定的なジ ッ タ ー (2)(3)
–
–
0.16
UI
TJ2.5
総ジ ッ タ ー (2)(3)
–
–
0.20
UI
–
–
0.08
UI
–
–
0.15
UI
–
–
0.06
UI
DJ2.5
確定的なジ ッ
総ジ ッ
DJ1.25
確定的なジ ッ タ ー (2)(3)
TJ500
タ ー (2)(3)
総ジ ッ
5.0Gb/s
4.25Gb/s
3.75Gb/s
3.20Gb/s(4)
3.20Gb/s(5)
2.5Gb/s(6)
タ ー (2)(3)
TJ1.25
DJ500
6.6Gb/s
タ ー (2)(3)
確定的なジ ッ
1.25Gb/s(7)
500Mb/s
タ ー (2)(3)
–
–
0.1
UI
–
–
0.03
UI
注記 :
1. 最大 4 個の連続 し た ト ラ ン ス ミ ッ タ ー (1 つの GTP ク ワ ッ ド にあ る ト ラ ン シーバーすべて) を有効に し て TX 位相ア ラ イ メ ン ト を設定 し 、 同 じ
REFCLK 入力を使用 し た場合の値です。
2. PLL[0/1]_FBDIV = 2 かつ内部デー タ 幅が 20 ビ ッ ト の場合の値です。 こ れ ら の値は、 プ ロ ト コ ル特定の準拠の確定のための値ではあ り ません。
3. すべてのジ ッ タ ー値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいてい ます。
4. PLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
5. PLL 周波数 1.6GHz、 TXOUT_DIV = 1 を使用 し た場合の値です。
6. PLL 周波数 2.5GHz、 TXOUT_DIV = 2 を使用 し た場合の値です。
7. PLL 周波数 2.5GHz、 TXOUT_DIV = 4 を使用 し た場合の値です。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 58 : GTP ト ラ ン シーバーのレ シーバーのス イ ッ チ特性
シ ンボル
説明
RX オーバーサンプ ラ ーが
無効時
最小
標準
最大
単位
0.500
–
FGTPMAX
Gb/s
FGTPRX
シ リ アル デー タ レー ト
TRXELECIDLE
RXELECIDLE がデー タ 損失ま たは復元に応答する ための時間
–
10
–
ns
RXOOBVDPP
OOB 検出 し き い値 Peak-to-Peak
60
–
150
mV
RXSST
レ シーバー スペ ク ト ラ ム拡散の
ト ラ ッ キ ン グ (1)
–5000
–
5000
ppm
RXRL
ラ ン レ ン グ ス (CID)
–
–
512
UI
RXPPMTOL
デー タ /REFCLK PPM オ フ セ ッ ト 耐性
-1250
–
1250
ppm
JT_SJ6.6
正弦波ジ ッ タ ー (3)
6.6Gb/s
0.44
–
–
UI
JT_SJ5.0
正弦波ジ ッ タ ー (3)
5.0Gb/s
0.44
–
–
UI
JT_SJ4.25
正弦波ジ ッ タ ー (3)
4.25Gb/s
0.44
–
–
UI
JT_SJ3.75
正弦波ジ ッ タ ー (3)
3.75Gb/s
0.44
–
–
UI
JT_SJ3.2
正弦波ジ ッ タ ー (3)
3.2Gb/s(4)
0.45
–
–
UI
JT_SJ3.2L
正弦波ジ ッ タ ー (3)
3.2Gb/s(5)
0.45
–
–
UI
JT_SJ2.5
正弦波ジ ッ タ ー (3)
2.5Gb/s(6)
0.5
–
–
UI
JT_SJ1.25
正弦波ジ ッ タ ー (3)
1.25Gb/s(7)
0.5
–
–
UI
JT_SJ500
正弦波ジ ッ タ ー (3)
500Mb/s
0.4
–
–
UI
3.2Gb/s
0.70
–
–
UI
6.6Gb/s
0.70
–
–
UI
3.2Gb/s
0.1
–
–
UI
6.6Gb/s
0.1
–
–
UI
33kHz で変調
SJ ジ ッ タ ー耐性(2)
負荷がある場合の SJ ジ ッ タ ー耐性(2)
JT_TJSE3.2
JT_TJSE6.6
JT_SJSE3.2
JT_SJSE6.6
負荷があ る 場合の総ジ ッ タ ー (8)
負荷があ る 場合の正弦波
ジ ッ タ ー (8)
注記 :
1. RXOUT_DIV = 1、 2、 お よ び 4 を使用す る 場合の値です。
2. すべてのジ ッ タ ー値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいてい ます。
3. 挿入 し た正弦波ジ ッ タ ーの周波数は 10MHz です。
4. PLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
5. PLL 周波数 1.6GHz、 RXOUT_DIV = 1 を使用 し た場合の値です。
6. PLL 周波数 2.5GHz、 RXOUT_DIV = 2 を使用 し た場合の値です。
7. PLL 周波数 2.5GHz、 RXOUT_DIV = 4 を使用 し た場合の値です。
8. 複合ジ ッ タ ーです。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
GTP ト ラ ン シーバー プ ロ ト コルのジ ッ タ ー特性
表 59 ～表 63 に、 『7 シ リ ーズ FPGA GTP ト ラ ン シーバー ユーザー ガ イ ド 』 (UG482) に記載の、 プ ロ ト コ ル特定の特性を最適に使用す
る ために推奨す る 設定値を示 し ます。
表 59 : ギガ ビ ッ ト イ ーサネ ッ ト プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
1250
–
0.24
UI
1250
0.749
–
UI
ラ イ ン レー ト (Mb/s)
最小
最大
単位
3125
–
0.35
UI
3125
0.65
–
UI
ギガ ビ ッ ト イ ーサネ ッ ト ト ラ ン ス ミ ッ タ ーのジ ッ タ ー生成
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー (T_TJ)
ギガ ビ ッ ト イ ーサネ ッ ト レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの総ジ ッ タ ー許容値
表 60 : XAUI プ ロ ト コルの特性
説明
XAUI ト ラ ン ス ミ ッ タ ーのジ ッ タ ー生成
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー (T_TJ)
XAUI レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの総ジ ッ タ ー許容値
表 61 : PCI Express プ ロ ト コ ルの特性(1)
規格
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
PCI Express ト ラ ン ス ミ ッ タ ーのジ ッ タ ー生成
PCI Express Gen 1
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー
2500
–
0.25
UI
PCI Express Gen 2
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー
5000
–
0.25
UI
2500
0.65
–
UI
0.40
–
UI
0.30
–
UI
PCI Express レ シーバーの高周波ジ ッ タ ー許容値
PCI Express Gen 1
PCI Express Gen 2(2)
レ シーバーの総ジ ッ タ ー許容値
レ シーバーに内在す る タ イ ミ ン グ エ ラ ー
5000
レ シーバーに内在す る 確定的な タ イ ミ ン グ エ ラ ー
注記 :
1. Card Electromechanical (CEM) に基づいて テ ス ト さ れてい ます。
2. 一般的な REFCLK を使用 し た場合の値です。
表 62 : CEI-6G プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
イ ン ターフ ェ イス
最小
最大
単位
CEI-6G ト ラ ン ス ミ ッ タ ーのジ ッ タ ー生成
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー (1)
4976-6375
CEI-6G-SR
–
0.3
UI
4976-6375
CEI-6G-SR
0.6
–
UI
CEI-6G レ シーバーの高周波ジ ッ タ ー許容値
レ シーバーの総ジ ッ タ ー許容値(1)
注記 :
1. 390.625MHz の基準 ク ロ ッ ク を使用 し 、 最 も 一般的な 6250Mb/s の ラ イ ン レー ト でテ ス ト さ れてい ます。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 63 : CPRI プ ロ ト コ ルの特性
説明
ラ イ ン レー ト (Mb/s)
最小
最大
単位
614.4
–
0.35
UI
1228.8
–
0.35
UI
2457.6
–
0.35
UI
3072.0
–
0.35
UI
4915.2
–
0.3
UI
6144.0
–
0.3
UI
614.4
0.65
–
UI
1228.8
0.65
–
UI
2457.6
0.65
–
UI
3072.0
0.65
–
UI
4915.2(1)
0.60
–
UI
6144.0(1)
0.60
–
UI
CPRI ト ラ ン ス ミ ッ タ ーのジ ッ タ ー生成
ト ラ ン ス ミ ッ タ ーの総ジ ッ タ ー
CPRI レ シーバーの周波数ジ ッ タ ー許容値
レ シーバーの総ジ ッ タ ー許容値
注記 :
1. CEI-6G-SR に基づいてテ ス ト を実施 し てい ます。
PCI Express デザイ ン用統合イ ン タ ー フ ェ イ ス ブ ロ ッ ク の
ス イ ッ チ特性
PCI Express デザ イ ンの ソ リ ュ ーシ ョ ンに関す る 資料お よ び詳細は、 japan.xilinx.com/products/technology/pci-express.html を参照 し て く だ
さ い。
表 64 : PCI Express デザイ ンの最大パ フ ォ ーマ ン ス
ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
0.9V
-3
-2/-2LE
-1
-1LI
-2LE
単位
FPIPECLK
パ イ プ ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
FUSERCLK
ユーザー ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
FUSERCLK2
ユーザー ク ロ ッ ク 2 の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
FDRPCLK
DRP ク ロ ッ ク の最大周波数
250.00
250.00
250.00
250.00
250.00
MHz
注記 :
1. サポー ト さ れ る 特定の コ ア コ ン フ ィ ギ ュ レーシ ョ ンの詳細は、 『7 Series FPGAs Integrated Block for PCI Express 製品ガ イ ド 』 (PG054) を参照 し て く だ
さ い。
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
XADC の仕様
表 65 : XADC の仕様
パラ メ ー タ ー
シ ンボル
コ メ ン ト /条件
最小
標準
最大
単位
VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 –55°C ≤ Tj ≤ 125°C、 標準値 Tj= +40°C
ADC の精度(1)
精度
積分非直線性(2)
INL
12
–
–
ビッ ト
–40°C ≤ Tj ≤ 100°C
–
–
±2
LSB
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±3
LSB
差動非直線性
DNL
コ ー ド の欠落な し 、 単調であ る こ と を保証
–
–
±1
LSB
オフセ ッ ト エ ラー
単極
–40°C ≤ Tj ≤ 100°C
–
–
±8
LSB
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±12
LSB
-55°C ≤ Tj ≤ 125°C
–
–
±4
LSB
ゲイ ン エラー
–
–
±0.5
%
オ フ セ ッ ト の一致
–
–
4
LSB
ゲ イ ンの一致
–
–
0.3
%
サンプル レー ト
–
–
1
MS/s
FSAMPLE = 500KS/s、 FIN = 20kHz
60
–
–
dB
外部基準電圧 1.25V
–
–
2
LSB
オンチ ッ プ基準電圧
–
3
–
LSB
FSAMPLE = 500KS/s、 FIN = 20kHz
70
–
–
dB
単極動作
0
–
1
V
双極動作
–0.5
–
+0.5
V
単極同相範囲 (FS 入力)
0
–
+0.5
V
双極同相範囲 (FS 入力)
+0.5
–
+0.6
V
こ れ ら の範囲内に設定 さ れた アナ ロ グ チ ャ
ネルは隣接する チ ャ ネルの計測値に影響を
与え ない
–0.1
–
VCCADC
V
250
–
–
kHz
–40°C ≤ Tj ≤ 100°C
–
–
±4
°C
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±6
°C
–40°C ≤ Tj ≤ 100°C
–
–
±1
%
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±2
%
双極
信号対 ノ イ ズ比(2)
SNR
RMS コ ー ド ノ イ ズ
高調波の総ひずみ(2)
THD
アナログ入力(3)
ADC 入力範囲
外部チ ャ ネル入力の範囲 (最大)
補助チ ャ ネルの フル精度帯域幅 FRBW
オン チ ッ プ セ ンサー
温度セ ンサー エ ラ ー
電源セ ンサー エ ラ ー
変換レー ト (4)
変換時間 - 継続
tCONV
ADCCLK サ イ ク ル数
26
–
32
サイ クル
変換時間 - イ ベン ト
tCONV
CLK サ イ ク ル数
–
–
21
サイ クル
DRP ク ロ ッ ク 周波数
DCLK
DRP ク ロ ッ ク 周波数
8
–
250
MHz
ADC ク ロ ッ ク 周波数
ADCCLK
DCLK か ら の派生 ク ロ ッ ク
1
–
26
MHz
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 65 : XADC の仕様 (続き)
パラ メ ー タ ー
シ ンボル
コ メ ン ト /条件
最小
標準
最大
単位
40
–
60
%
1.20
1.25
1.30
V
VREFP ピ ン を AGND に接続、
–40°C ≤ Tj ≤ 100°C
1.2375
1.25
1.2625
V
グ ラ ン ド VREFP ピ ンか ら AGND、
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
1.225
1.25
1.275
V
DCLK デ ュ ーテ ィ サ イ ク ル
XADC の基準電圧(5)
外部基準電圧
VREFP
オンチ ッ プ基準電圧
外部の基準電源電圧
注記 :
1. オ フ セ ッ ト エ ラ ーお よ びゲ イ ン エ ラ ーは、 XADC の自動ゲ イ ン キ ャ リ ブ レーシ ョ ン機能を有効にす る と 解除 さ れます。 こ の機能が有効な場合に指
定 さ れてい る 値です。
2. ビ ッ ス ト リ ーム オプシ ョ ンの XADCEnhancedLinearity が ON の場合に対 し てのみ指定 さ れてい る 値です。
3. 詳細は、『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ー ユーザー ガ イ
ド 』 (UG480) の第 2 章 「アナ ロ グ-デジ タ ル コ ンバー タ ー (ADC)」 を参照 し て く だ さ い。
4. 詳細は、『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ー ユーザー ガ イ
ド 』 (UG480) の第 5 章 「XADC の タ イ ミ ン グ」 を参照 し て く だ さ い。
5. 基準電圧が VREFP = 1.25V お よ び VREFN = 0V の標準電圧以外の場合、 理想的な伝達関数か ら のずれが生 じ ます。 ま た、 内部セ ンサーの温度や電源
な ど の計測値に も 影響を与え ます。 外付け レ シオ メ ト リ ッ ク タ イ プのアプ リ ケーシ ョ ンでは、 電源電圧お よ び基準電圧の変動は ±4% ま で許容 さ れ
ます。
コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
表 66 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1LI
-2LE
プロ グ ラ ム レ イ テンシ
5.00
5.00
5.00
5.00
5.00
ms、 最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 50ms)
10/50
10/50
10/50
10/50
10/50
ms、
最小/最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 1ms)
10/35
10/35
10/35
10/35
10/35
ms、
最小/最大
プ ロ グ ラ ム パルス幅
250.00
250.00
250.00
250.00
250.00
ns、 最小
電源投入 タ イ ミ ング特性
TPL(1)
(1)
TPOR
TPROGRAM
CCLK 出力 (マス タ ー モー ド )
TICCK
マ ス タ ー CCLK 出力の遅延
150.00
150.00
150.00
150.00
150.00
ns、 最小
TMCCKL
マ ス タ ー CCLK ク ロ ッ ク の Low 時間のデ ュ ー
テ ィ サイ クル
40/60
40/60
40/60
40/60
40/60
%、
最小/最大
TMCCKH
マ ス タ ー CCLK ク ロ ッ ク の High 時間のデ ュ ー
テ ィ サイ クル
40/60
40/60
40/60
40/60
40/60
%、
最小/最大
FMCCK
マ ス タ ー CCLK の周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
x16 で AES 暗号化を使用 し た場合のマ ス タ ー
CCLK の周波数
50.00
50.00
50.00
50.00
35.00
MHz、 最大
コ ン フ ィ ギ ュ レーシ ョ ン開始時のマ ス タ ー
CCLK の周波数
3.00
3.00
3.00
3.00
3.00
MHz、 標準
FMCCK_START
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58
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 66 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
FMCCKTOL
1.0V
説明
標準 CCLK に対す る 周波数偏差
(マ ス タ ー モー ド )
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1LI
-2LE
±50
±50
±50
±50
±50
%、 最大
CCLK 入力 (ス レーブ モー ド )
TSCCKL
ス レーブ CCLK ク ロ ッ ク の最小 Low 時間
2.50
2.50
2.50
2.50
2.50
ns、 最小
TSCCKH
ス レーブ CCLK ク ロ ッ ク の最小 High 時間
2.50
2.50
2.50
2.50
2.50
ns、 最小
FSCCK
ス レーブ CCLK の周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
EMCCLK 入力 (マス タ ー モー ド )
TEMCCKL
外部マ ス タ ー CCLK の Low 時間
2.50
2.50
2.50
2.50
2.50
ns、 最小
TEMCCKH
外部マ ス タ ー CCLK の High 時間
2.50
2.50
2.50
2.50
2.50
ns、 最小
FEMCCK
外部マ ス タ ー CCLK の周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
100.00
100.00
100.00
100.00
70.00
MHz、 最大
4.00/0.00
4.00/0.00
4.00/0.00
4.00/0.00
5.00/0.00
ns、 最小
8.00
8.00
8.00
8.00
9.00
ns、 最大
内部コ ン フ ィ ギ ュ レーシ ョ ン ア ク セス ポー ト
FICAPCK
内部 コ ン フ ィ ギ ュ レーシ ョ ン ア ク セ ス ポー ト
(ICAPE2) の ク ロ ッ ク 周波数
マス タ ー /ス レーブ シ リ アル モー ド プ ログ ラ ム ス イ ッ チ
TDCCK/
TCCKD
DIN のセ ッ ト ア ッ プ/ホール ド
TCCO
DOUT の Clock-to-Out
SelectMAP モー ド プ ログ ラ ム ス イ ッ チ
TSMDCCK/
TSMCCKD
D[31:00] のセ ッ ト ア ッ プ/ホール ド
4.00/0.00
4.00/0.00
4.00/0.00
4.00/0.00
4.50/0.00
ns、 最小
TSMCSCCK/
TSMCCKCS
CSI_B のセ ッ ト ア ッ プ/ホール ド
4.00/0.00
4.00/0.00
4.00/0.00
4.00/0.00
5.00/0.00
ns、 最小
TSMWCCK/
TSMCCKW
RDWR_B のセ ッ ト ア ッ プ/ホール ド
10.00/0.00 10.00/0.00 10.00/0.00 10.00/0.00 12.00/0.00
ns、 最小
TSMCKCSO
CSO_B の Clock-to-Out (330Ω のプルア ッ プ
抵抗が必要)
7.00
7.00
7.00
7.00
8.00
ns、 最大
TSMCO
リ ー ド バ ッ ク での D[31:00] の Clock-to-Out
8.00
8.00
8.00
8.00
10.00
ns、 最大
FRBCCK
リ ー ド バ ッ ク 周波数
100.00
100.00
100.00
100.00
70.00
MHz、 最大
3.00/2.00
3.00/2.00
3.00/2.00
3.00/2.00
3.00/2.00
ns、 最小
バウン ダ リ スキ ャ ン ポー ト の タ イ ミ ング仕様
TTAPTCK/
TTCKTAP
TMS お よ び TDI のセ ッ ト ア ッ プ/ホール ド
TTCKTDO
TCK 立ち下が り エ ッ ジか ら TDO 出力
7.00
7.00
7.00
7.00
8.50
ns、 最大
FTCK
TCK の周波数
66.00
66.00
66.00
66.00
50.00
MHz、 最大
8.50
8.50
8.50
8.50
10.00
ns、 最大
4.00/0.00
4.00/0.00
4.00/0.00
4.00/0.00
4.50/0.00
ns、 最小
BPI フ ラ ッ シ ュ マス タ ー モー ド プ ロ グ ラ ム ス イ ッ チ
TBPICCO(2)
A[28:00]、 RS[1:0]、 FCS_B、 FOE_B、 FWE_B、
ADV_B Clock-to-Out
TBPIDCC/
TBPICCD
D[15:00] のセ ッ ト ア ッ プ/ホール ド
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 66 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き)
ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
0.9V
単位
-3
-2/-2LE
-1
-1LI
-2LE
3.00/0.00
3.00/0.00
3.00/0.00
3.00/0.00
3.00/0.00
ns、 最小
SPI フ ラ ッ シ ュ マス タ ー モー ド プ ログ ラ ム ス イ ッ チ
TSPIDCC/
TSPICCD
D[3:00] のセ ッ ト ア ッ プ/ホール ド
TSPICCM
MOSI の Clock-to-Out
8.00
8.00
8.00
8.00
9.00
ns、 最大
TSPICCFC
FCS_B の Clock-to-Out
8.00
8.00
8.00
8.00
9.00
ns、 最大
0.50/6.00
0.50/6.70
0.50/7.50
0.50/7.50
0.50/7.50
ns、
最小/最大
65.00
65.00
65.00
65.00
65.00
MHz、 標準
±50
±50
±50
±50
±50
%、 最大
100.00
100.00
100.00
100.00
70.00
MHz、 最大
OSERDES ポー ト
TUSRCCLKO
STARTUPE2 USRCCLKO 入力か ら CCLK 出力
FCFGMCLK
STARTUPE2 CFGMCLK 出力周波数
FCFGMCLKTOL STARTUPE2 CFGMCLK 出力周波数偏差
デバイ ス DNA ア ク セス ポー ト
FDNACK
DNA ア ク セ ス ポー ト (DNA_PORT)
注記 :
1. コ ン フ ィ ギ ュ レーシ ョ ン で よ り 長い遅延をサポー ト す る には、 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470) に記載のデザ
イ ン ソ リ ュ ーシ ョ ン を使用 し て く だ さ い。
2. コ ン フ ィ ギ ュ レーシ ョ ン中のみ、 I/O の弱いプルア ッ プ/プルダ ウ ン抵抗値に よ っ て最後のエ ッ ジが決定 さ れます。
eFUSE プ ログ ラ ム条件
表 67 に、 eFUSE 特有のプ ロ グ ラ ム条件を示 し ます。 詳細は、 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470) を
参照 し て く だ さ い。
表 67 : eFUSE プ ログ ラ ム条件(1)
シ ンボル
説明
最小
標準
最大
単位
IFS
VCCAUX 電源電流
–
–
115
mA
Tj
温度範囲
15
–
125
°C
注記 :
1. eFUSE プ ロ グ ラ ム中は FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し ないで く だ さ い。
DS181 (v1.21) 2016 年 9 月 27 日
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2011 年 9 月 26 日
1.0
説明
初版
2011 年 11 月 7 日
1.1
表 11 の VOCM の仕様を変更。表 13 お よ び表 14 を含む文書全体で、ISE 13.3 v1.02 ス ピー ド 仕様に
基づいて 「AC ス イ ッ チ特性」 を更新。 表 37 の一部仕様のシ ン ボル名に MMCM を付け加えて
MMCM_TFBDELAY を追加 し 、 表 38 のシ ン ボル名に PLL を追加。 表 39 ～表 46 で SSTL15 規格の
Pin-to-Pin の説明を更新。 表 46 の単位を更新。
2012 年 2 月 13 日
1.2
デー タ シー ト 全体に記載 さ れてい る デバ イ ス リ ス ト で、 Artix-7 フ ァ ミ リ を更新。 ISE 13.4 v1.03
(-3、 -2、 -1) お よ び v1.00 (2L) の ス ピー ド 仕様に基づいて 「AC ス イ ッ チ特性」 セ ク シ ョ ン を更新。
1 ページの概要の説明を更新。 表 2 の 3.3V HR I/O バン ク の VCCO、 Tj を更新。 表 5 の注記を更新。
表 7 に MGTAVCC お よ び MGTAVTT 電源の立ち上が り 時間を追加。 表 8 を再編成 し 、
Mobile_DDR、 HSTL_I_18、 HSTL_II_18、 HSUL_12、 SSTL135_R、 SSTL15_R、 SSTL12 を追加、
DIFF_SSTL135、 DIFF_SSTL18_I、 DIFF_SSTL18_II、 DIFF_HSTL_I、 DIFF_HSTL_II を削除。 表 9
お よ び表 10 を追加。 表 11 の仕様を更新。 表 50 の VIN を更新。 「eFUSE プ ロ グ ラ ム条件」 セ ク
シ ョ ン を更新 し て耐性値の表を削除。 「IO_FIFO の ス イ ッ チ特性」 の表を追加。 表 56 の FTXIN お
よ び FRXIN を更新。 表 65 の ICCADC を変更 し て注記 1 を更新。 表 15 の DDR LVDS ト ラ ン ス ミ ッ
タ ーのデー タ 幅を変更。 表 27 は適用 さ れないため削除。 表 66 の仕様を更新。 表 36 の注記 1 を
更新。
2012 年 6 月 1 日
1.3
表 43 と 表 47 の追加に加えてデー タ シー ト を再編成。
表 1 の TSOL を更新。 表 3 の IBATT を更新 し て RIN_TERM を追加。 GTP ト ラ ン シーバーについて
「電源投入/切断シーケ ン ス」 セ ク シ ョ ン を更新。 表 8 で、 SSTL135 お よ び SSTL135_R を含む多数
のパ ラ メ ー タ ーを更新。 表 10 の VOX 列を削除 し て DIFF_HSUL_12 を追加。 表 11 の VOL を更新。
表 15 を更新 し て注記 2 お よ び 3 を追加。 表 16 を更新。
文書全体で、 ISE 14.1 v1.03 (-3、 -2、 -2L (1.0V)、 -1) お よ び v1.01 (2L (0.9V)) の ス ピー ド 仕様に基づ
いて 「AC ス イ ッ チ特性」 セ ク シ ョ ン を更新。
表 30 に注記 10 と 注記 11 を含めて 「 リ セ ッ ト 遅延」 セ ク シ ョ ン を更新。 表 56 の FTXOUT を FGLK
に置 き 換え。 表 65 の XADC の仕様の大半を更新 し て注記 2 を追加。 「DCLK 前後の MMCM の
DRP (ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )」セ ク シ ョ ン を表 66 か ら 表 37 お よ び表 38
へ移動。
2012 年 9 月 20 日
1.4
表 1 の説明、 VIN と 注記 2 を変更 し て注記 4 を追加。 表 2 で、 説明お よ び注記を変更。 表 3 のパ
ラ メ ー タ ーを更新。 表 4 を追加。 「電源投入/切断シーケ ン ス」 セ ク シ ョ ン を更新。 表 8、 表 9、
表 10 の規格お よ び仕様を更新。 デー タ シー ト か ら XC7A350T デバ イ ス を削除。
「AC ス イ ッ チ特性」 セ ク シ ョ ン を ISE 14.2 ス ピー ド 仕様に基づいて更新。 「IOB パ ッ ド 入力/出力/
ト ラ イ ス テー ト 」 の説明を更新、 表 18 に TIOIBUFDISABLE を追加。 表 27 か ら 多数の組み合わせ遅
延の仕様 と TCINCK/TCKCIN を削除。 表 37 お よ び表 38 で、 FPFDMAX の条件を変更。 「GTP ト ラ ン
シーバーの仕様」 セ ク シ ョ ン を更新、 「GTP ト ラ ン シーバー DC 特性」 セ ク シ ョ ン を 「DC 特性」
セ ク シ ョ ンに移動 し 、 「GTP ト ラ ン シーバー プ ロ ト コ ルのジ ッ タ ー特性」 セ ク シ ョ ン を追加。
表 65 の注記 1 を更新。 表 66 の TPOR を更新。
DS181 (v1.21) 2016 年 9 月 27 日
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Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2013 年 2 月 1 日
1.5
文書全体で、 ISE 14.4/Vivado 2012.4 の 14.4/2012.4 デバ イ ス パ ッ ク に含まれ る v1.07 (-3、 -2、 -2L
(1.0V)、 -1) お よ び v1.05 (2L (0.9V)) の ス ピー ド 仕様に基づいて 「AC ス イ ッ チ特性」 セ ク シ ョ ン を
更新。 表 13 お よ び表 14 の -3、 -2、 -2L (1.0V)、 -1 ス ピー ド グ レー ド を Production 仕様に変更。
表 1 の IDCIN お よ び IDCOUT を更新 し 、 注記 5 を追加。 表 2 に注記 2 を追加。 表 5 を更新。 表 6 に
最小電流の仕様を追加。 表 8 か ら SSTL12 お よ び HSTL_I_12 を削除。 表 10 か ら DIFF_SSTL12 を
削除。 表 13 を更新。 表 16 に、 「2:1 メ モ リ コ ン ト ロ ー ラ ー」 セ ク シ ョ ン を追加。 表 34 の注記 1 を
更新。 表 36 を更新。 表 49 の注記 1 お よ び注記 2 を更新。
表 50 の DVPPIN を更新。表 51 の VIDIFF を更新。表 54 か ら TLOCK お よ び TPHASE を削除 し 、FGCLK
を更新。 表 55 の TDLOCK を更新。 表 56 を更新。 表 57 の TRTX、 TFTX、 VTXOOBVDPP、 お よ び注
記 1 ～注記 7 を更新。 表 58 の RXSST、 RXPPMTOL、 お よ び注記 4 ～注記 7 を更新。 表 63 の内容を
更新 し 、 注記 1 を追加。
表 65 の外部チ ャ ネルの入力範囲を更新。 表 66 の FMCCK を更新 し 、 「内部 コ ン フ ィ ギ ュ レーシ ョ
ン ア ク セ ス ポー ト 」 セ ク シ ョ ン を追加。
2013 年 4 月 17 日
1.6
文書全体で、 ISE 14.5/Vivado 2013.1 v1.07 (-3、 -2、 -2L (1.0V)、 -1) お よ び v1.05 (2L (0.9V)) の ス ピー
ド 仕様に基づいて 「AC ス イ ッ チ特性」 セ ク シ ョ ン を更新。 表 13 お よ び表 14 の -2L (0.9V) ス ピー
ド グ レー ド を Production 仕様に変更。
表 1 の VIN (I/O 入力電圧) の値を表 4 と 一致する よ う に更新 し 、注記 4 と 以前の注記 5 を 1 つに し
て新たに注記 5 を追加。 表 2 の VIN の説明を更新 し 、 注記 10 を削除 し て注記 7 を追加。 表 4 の最
初の 3 行を更新。 表 1 お よ び表 4 の記載 と 一致する よ う 表 8 の PCI33_3 最小電圧を更新。 表 11 に
注記 1 を追加。 表 14 か ら 注記 1 を削除。 表 16 の タ イ ト ルを変更。 デー タ シー ト 全体 (表 28、
表 29、 表 44) か ら 「ホール ド タ イ ムが 0 と は、 ホール ド タ イ ムがないか負であ る こ と を意味す
る 」 と い う 注記を削除。
2013 年 9 月 4 日
1.7
新 し い Artix-7 デバ イ ス (XC7A35T、 XC7A50T、 お よ び XC7A75T) を追加。 表 1 の IDCIN お よ び
IDCOUT の値を フ ロ ーテ ィ ン グ、 VMGTAVTT、 ま たは GND 別に記載。 表 14 に注記 1 を追加。 表 50
お よ び表 52 に CPG パ ッ ケージ を追加。
2013 年 11 月 27 日
1.8
Artix-7 デバ イ ス にオー ト モーテ ィ ブお よ びエ ク スパン ド 温度仕様を追加。文書全体に -2M お よ び
-1Q ス ピー ド グ レー ド を追加。 「概要」 に 『7 シ リ ーズ FPGA 概要』、 『防衛グ レー ド 7 シ リ ーズ
FPGA 概要』、 『XA Artix-7 FPGA 概要』 を参考資料 と し て記載。 表 2 に、 エ ク スパン ド (Q) お よ び
ミ リ タ リ (M) デバ イ ス のジ ャ ン ク シ ョ ン温度範囲を追加 し 、 注記 3 を更新。 表 3 の RIN_TERM の説
明か ら コ マーシ ャ ル (C)、 イ ン ダ ス ト リ アル (I)、 拡張 (E) の記載を削除。 表 4 の温度範囲を更新。
表 6 か ら 注記を削除。 表 7 の TVCCO2VCCAUX の条件に TJ = 125°C を追加。 「AC ス イ ッ チ特性」 の
最初の段落を更新 し 、 表 12 を追加。 その他の表に -1Q/-1M ス ピー ド グ レー ド を追加。 表 52 に
RB パ ッ ケージ と RS パ ッ ケージ を追加 し 、 FGTPMAX を更新。 表 65 の ADC の精度、 オンチ ッ プ セ
ンサー、 XADC 基準電圧の各セ ク シ ョ ン と 注記を更新。 表 66 に TUSRCCLKO お よ び FDNACK を
追加。
2014 年 1 月 7 日
1.9
表 13 のすべての XC7A75T ス ピー ド グ レー ド を Advance か ら Production に変更、 すべての
XQ7A50T ス ピー ド グ レー ド を Preliminary か ら Advance に変更。 表 14 の Production XC7A75T ス
ピー ド グ レー ド について、 「Vivado ツール 2013.3」 の記載を追加。
2014 年 1 月 23 日
1.10
ISE 14.7 お よ び Vivado 2013.4 に基づいて 「AC ス イ ッ チ特性」 を更新。 表 2 の注記 5 を更新。 表 3
か ら VIN = 1.8V の と き のパ ッ ド プルア ッ プ (IRPD) の値を削除。 表 4 に注記 2 を追加。 表 12、
表 13、 お よ び表 14 か ら XQ7A50T を削除。 表 13 で、 XA Artix-7 FPGA お よ び防衛グ レー ド Artix7Q フ ァ ミ リ の ス ピー ド グ レー ド を -2 か ら -2I へ、 -1 か ら -1I へ変更 し 、 XA7A100T の全ス ピー ド
グ レー ド と XQ7A100T の -1I お よ び -2I ス ピー ド グ レー ド を Preliminary か ら Production に変更。
表 14 で、 XA7A100T お よ び XQ7A100T の Production 仕様の ソ フ ト ウ ェ ア を更新。 表 17 に、
HSUL_12_F、 DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、 DIFF_MOBILE_DDR_S、 お
よ び DIFF_MOBILE_DDR_F を追加。 「デバ イ ス の Pin-to-Pin 出力パ ラ メ ー タ ーのガ イ ド ラ イ ン」
の見出 し 下の注記を削除。
2014 年 3 月 4 日
1.11
表 4 の注記 2 を更新。表 13 で、XQ7A100T の -1M ス ピー ド グ レー ド を Preliminary か ら Production
へ変更。 表 14 に、 XQ7A100T の -1M ス ピー ド グ レー ド を追加。
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
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62
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2014 年 3 月 28 日
1.12
表 5 に、 XC7A35T、 XC7A50T、 XA7A35T、 XA7A50T、 お よ び XQ7A50T デバ イ ス の ICCINTQ、
ICCOQ、 ICCAUXQ、 ICCBRAMQ の値を追加。 表 6 に、 XC7A35T、 XC7A50T、 XA7A35T、 XA7A50T、
お よ び XQ7A50T デバ イ ス の電源投入時の電流値を追加。 表 12 に、 XC7A35T、 XC7A50T、 お よ
び XC7A75T デバ イ ス の列を追加。 表 13 に、 XC7A35T お よ び XC7A50T デバ イ ス の ス ピー ド グ
レー ド を Advance か ら Production へ移行 し 、 XQ7A50T を追加。 表 14 に、 XQ7A50T を追加 し 、
XC7A35T お よ び XC7A50T -3、 -2、 -2L (1.0V)、 -1、 お よ び -2L (0.9V) ス ピー ド グ レー ド 向け
Production 仕様の ソ フ ト ウ ェ ア を追加。 表 25 の FIDELAYCTRL_REF について、 300MHz の REFCLK
周波数を更新、 400MHz の REFCLK 周波数を追加、 注記 1 を更新。 表 36 に、 XC7A35T お よ び
XC7A50T デバ イ ス の TCKSKEW デー タ を追加。表 39 で、XC7A35T お よ び XC7A50T デバ イ ス の -1
と -2L (0.9V) ス ピー ド グ レー ド の TICKOF デー タ を更新。 表 40 で、 XC7A35T お よ び XC7A50T デ
バ イ ス の -1 と and -2L (0.9V) ス ピー ド グ レー ド の TICKOFFAR デー タ を更新。 表 41 に、 XC7A35T
お よ び XC7A50T デバ イ ス の -2L (0.9V) ス ピー ド グ レー ド の TICKOFMMCMCC デー タ を追加。 表 42
に、 XC7A35T お よ び XC7A50T デバ イ ス の -2L (0.9V) ス ピー ド グ レー ド の TICKOFPLLCC を追加。
表 44 で、 XC7A35T お よ び XC7A50T デバ イ ス の -2/-2L、 -1、 -2L (0.9V) ス ピー ド グ レー ド の
TPSFD/TPHFD デー タ を更新。 表 45 で、 XC7A35T お よ び XC7A50T デバ イ ス の -1 と -2L (0.9V) ス
ピー ド グ レー ド の TPSMMCMCC/TPHMMCMCC デー タ を更新。 表 46 で、 XC7A35T お よ び XC7A50T
デバ イ ス の -1 と -2L (0.9V) ス ピー ド グ レー ド の TPSPLLCC/TPHPLLCC デー タ を更新。 表 49 に、
XC7A35T、 XC7A50T、 XA7A35T、 XA7A50T、 お よ び XQ7A50T デバ イ ス のパ ッ ケージ ス キ ュ ー
の値を追加。
2014 年 5 月 13 日
1.13
「AC ス イ ッ チ特性」 を Vivado 2014.1 の情報に更新。表 12 のバージ ョ ン を Vivado 2014.1 に更新 し 、
行を統合。 表 13 で、 XA7A75T の全ス ピー ド グ レー ド を Advance か ら Preliminary に変更 し 、
XQ7A200T の全ス ピー ド グ レー ド を Preliminary か ら Production に変更。表 14 で、XQ7A200T デバ
イ ス の -2、 -1、 -1M ス ピー ド グ レー ド に Production 仕様の ソ フ ト ウ ェ ア を追加。 表 39、 表 40、
表 41、 表 42、 表 44、 表 45、 表 46 で、 XA7A35T、 XA7A50T、 XA7A75T、 お よ び XQ7A50T の タ
イ ミ ン グ デー タ を追加。
2014 年 7 月 1 日
1.14
カ ス タ マー通知 『7 シ リ ーズ FPGA お よ び Zynq-7000 AP SoC デー タ シー ト のア ッ プデー ト : I/O ア
ン ダーシ ュ ー ト 電圧』 (XCN14014) の情報に合わせて表 4 の注記 2 を更新。 訳出不要 「電源投入/切
断シーケ ン ス」 で、 「記載 さ れてい る 以外に推奨 さ れ る 電源シーケ ン ス はあ り ません。」 の 1 文を
追加。 「AC ス イ ッ チ特性」 を Vivado 2014.2 の情報に更新。 表 12 で、 XQ7A50T の行を追加。 表 13
で、 XQ7A50T の ス ピー ド グ レー ド を Advance か ら Production へ変更。 表 14 で、 XQ7A50T デバ イ
ス の -2、 -1、 -1M ス ピー ド グ レー ド に Production 仕様の ソ フ ト ウ ェ ア を追加。 表 36 で、
XA7A35T、 XA7A50T、 XQ7A50T デバ イ ス の TCKSKEW 値を追加。 表 39 で、 TICKOF の説明を更新
し 、 注記 2 を追加。 表 40 で、 TICKOFFAR の説明を更新 し 、 注記 2 を追加。 表 50 で、 DVPPOUT の
値について 「最大」 列の 1000mV を 「最小」 列に移動、 VIN の 「DC パ ラ メ ー タ ー」 列での説明を
更新、 注記 2 を追加。 図 3 お よ び図 4 の中で、 「Peak-to-Peak」 と い う 記載を追加。 図 4 の後に注
記を追加。 表 64 に注記 1 を追加。 表 66 で、 「USRCCLK 出力」 を 「STARTUPE2 ポー ト 」 に変更、
FCFGMCLK お よ び FCFGMCLKTOL を追加。
2014 年 9 月 23 日
1.15
文書全体で HR I/O バン ク のデ ィ ス ク リ プ タ ー 「3.3V」 を削除。 表 5 の注記 3 を更新。 表 13 で、
XA7A35T と XA7A50TXA7A75T の全ス ピー ド グ レー ド を Advance か ら Production に変更 し 、
XA7A75T の全ス ピー ド グ レー ド を Preliminary か ら Production に変更。 表 14 の XA7A35T、
XA7A50T、 お よ び XA7A75T の -2、 -1、 -1Q ス ピー ド グ レー ド に Production 仕様の ソ フ ト ウ ェ ア
を追加、 注記 2 を削除。 「I/O 規格での調整計測方法」 を追加。
2014 年 10 月 9 日
1.16
XC7A15T お よ び XA7A15T デバ イ ス を追加。 文書全体に -1LI ス ピー ド グ レー ド を追加。 「概要」
を更新。 表 2 の VCCINT と VCCBRAM の説明に -1LI (0.95V) を追加。 表 14 で、 注記 1 を更新、 注
記 2 を追加。
2014 年 11 月 19 日
1.17
文書全体で -2L ス ピー ド グ レー ド を -2LE に置 き 換え。 の VCCINT と VCCBRAM の説明を更新。
表 2。 Vivado 2014.4 に基づいて 「AC ス イ ッ チ特性」 を更新。 表 12 で、 Vivado ツール バージ ョ ン
を更新、 VCCINT = 0.95V の行を追加。 表 13 で、 すべてのデバ イ ス の ス ピー ド グ レー ド を Advance
か ら Production へ変更。 表 14 で、 ス ピー ド グ レー ド -1LI (0.95V) の コ マーシ ャ ル デバ イ スお よ び
該当す る ス ピー ド グ レー ド の XC7A15T と XA7A15T デバ イ ス に Vivado 2014.4 ツール バージ ョ ン
を追加、 表の注記を削除。 「Vivado ツールでの適切な ス ピー ド グ レー ド お よ び電圧の選択」 を追
加。 表 16 で、 LPDDR2 の行を 「2:1 メ モ リ コ ン ト ロ ー ラ ー」 セ ク シ ョ ンに移動。 表 52 の ス ピー
ド グ レー ド の見出 し を更新。
2015 年 3 月 18 日
1.18
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
表 11 で、 VICM の最大値を 1.425V か ら 1.500V に変更。 表 19 お よ び表 20 か ら LVDS 1.8V 規格を
削除。 表 65 か ら サンプル レー ト の最小値を削除。
japan.xilinx.com
63
Artix-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
日付
バージ ョ ン
説明
2015 年 9 月 24 日
1.19
「概要」 の第 1 段落を更新。 表 5 で、 -1LI ス ピー ド グ レー ド の Artix-7Q デバ イ ス に対 し て静止電
流を指定。 表 14 で、 -1LI ス ピー ド グ レー ド の Artix-7Q デバ イ ス のセルにあ る 記載を 「N/A」 か ら
空欄に変更、 注記 1 を追加。 表 19 お よ び表 20 か ら DIFF_SSTL12 規格を削除。 表 36、 表 39、
表 40、 表 41、 表 42、 表 44、 表 45、 お よ び表 46 で、 -1LI ス ピー ド グ レー ド の Artix-7Q デバ イ ス
のセルにあ る 記載を 「N/A」 か ら 空欄に変更。 表 49 に、 SBV484、 FBV484、 FBV676、 お よ び
FFV1156 パ ッ ケージ を追加。 表 50 お よ び表 52 に記載のパ ッ ケージ タ イ プか ら 、 鉛フ リ ーを示す
接尾辞 「G」 を削除。
2015 年 11 月 24 日
1.20
「AC ス イ ッ チ特性」 を Vivado 2015.4 の情報に更新。 表 13 で、 XQ7A50T、 XQ7A100T、
XQ7A200T -1LI (0.95V) ス ピー ド グ レー ド を Production に追加。 表 14 で、 注記を削除 し 、
XQ7A50T、 XQ7A100T、 XQ7A200T -1LI (0.95V) ス ピー ド グ レー ド にツール バージ ョ ン Vivado
2015.4 を追加。 表 36 で、 -1LI (0.95V) ス ピー ド グ レー ド の XQ7A50T、 XQ7A100T、 XQ7A200T デ
バ イ ス について TCKSKEW 値を追加。
XQ7A50T、 Q7A100T、 XQ7A200T -1LI (0.95V) ス ピー ド グ レー ド デバ イ ス の Pin-to-Pin 出力パ ラ
メ ー タ ー (表 39 ～表 42) お よ び入力パ ラ メ ー タ ー (表 44 ～表 46) の表を更新。
2016 年 9 月 27 日
1.21
XC7A12T お よ び XC7A25T デバ イ ス を追加。 Vivado 2016.3 に基づいて 「AC ス イ ッ チ特性」 を更
新。 表 19 で、 LVCMOS 3.3V、 LVTTL 3.3V、 お よ び PCI33 3.3V の VMEAS 値を更新。
注記 1 を削除。 表 20 か ら 、 LVDCI_15、 HSLVDCI_15、 LVDCI_15、 お よ び HSLVDCI_18 I/O 規格
を削除。
法的通知
本通知に基づいて貴殿ま たは貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同 じ ) に開示 さ れ る 情報
(以下 「本情報」 と いい ます) は、 ザ イ リ ン ク ス の製品を選択お よ び使用す る こ と のためにのみ提供 さ れます。 適用 さ れ る 法律が許容す る 最大限の範囲
で、 (1) 本情報は 「現状有姿」、 お よ びすべて受領者の責任で (with all faults) と い う 状態で提供 さ れ、 ザ イ リ ン ク ス は、 本通知を も っ て、 明示、 黙示、 法
定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますが こ れ ら に限 ら れません)、 すべての保証お よ び条件を負わない (否認す る ) も の と し ま
す。 ま た、 (2) ザ イ リ ン ク ス は、 本情報 (貴殿ま たは貴社に よ る 本情報の使用を含む) に関係 し 、 起因 し 、 関連す る 、 いかな る 種類 ・ 性質の損失ま たは損
害について も 、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかな る 責任の法理に よ る かを問わない) も の と し 、 当該損失ま た
は損害には、 直接、 間接、 特別、 付随的、 結果的な損失ま たは損害 (第三者が起 こ し た行為の結果被っ た、 デー タ 、 利益、 業務上の信用の損失、 その
他あ ら ゆ る 種類の損失や損害を含みます) が含ま れ る も の と し 、 それは、 た と え当該損害や損失が合理的に予見可能であ っ た り 、 ザ イ リ ン ク ス がそれ
ら の可能性について助言を受けていた場合であ っ た と し て も 同様です。 ザ イ リ ン ク ス は、 本情報に含ま れ る いかな る 誤 り も 訂正す る 義務を負わず、 本
情報ま たは製品仕様のア ッ プデー ト を貴殿ま たは貴社に知 ら せ る 義務 も 負い ません。 事前の書面に よ る 同意のない限 り 、 貴殿ま たは貴社は本情報を再
生産、 変更、 頒布、 ま たは公に展示 し てはな り ません。 一定の製品は、 ザ イ リ ン ク ス の限定的保証の諸条件に従 う こ と と な る ので、
http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売条件を参照 し て く だ さ い。 IP コ アは、 ザ イ リ ン ク ス が貴殿ま たは貴社に付与 し た ラ イ
セ ン ス に含ま れ る 保証 と 補助的条件に従 う こ と にな り ます。 ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て、 ま たは、 フ ェ イ ルセーフ の動作を要求す
る アプ リ ケーシ ョ ンに使用す る ために、 設計 さ れた り 意図 さ れた り し てい ません。 その よ う な重大な アプ リ ケーシ ョ ンにザ イ リ ン ク ス の製品を使用す
る 場合の リ ス ク と 責任は、 貴殿ま たは貴社が単独で負 う も のです。 http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売条件を参照 し て く
だ さ い。
自動車用のア プ リ ケーシ ョ ンの免責条項
オー ト モーテ ィ ブ製品 (製品番号に 「XA」 が含ま れ る ) は、 ISO 26262 自動車用機能安全規格に従っ た安全 コ ン セプ ト ま たは余剰性の機能 ( 「セーフ
テ ィ 設計」 ) がない限 り 、 エアバ ッ グの展開におけ る 使用ま たは車両の制御に影響す る アプ リ ケーシ ョ ン ( 「セーフ テ ィ アプ リ ケーシ ョ ン」 ) におけ る
使用は保証 さ れてい ません。 顧客は、 製品を組み込むすべてのシ ス テ ムについて、 その使用前ま たは提供前に安全を目的 と し て十分なテ ス ト を行 う も
の と し ます。 セーフ テ ィ 設計な し にセーフ テ ィ アプ リ ケーシ ョ ンで製品を使用す る リ ス ク はすべて顧客が負い、 製品の責任の制限を規定す る 適用法令
お よ び規則にのみ従 う も の と し ます。
こ の資料に関する フ ィ ー ド バ ッ ク お よ び リ ン ク な ど の問題につ き ま し ては、 [email protected] ま で、 ま たは各ページの右下にあ る [フ ィ ー
ド バ ッ ク 送信] ボ タ ン を ク リ ッ ク す る と 表示 さ れ る フ ォ ームか ら お知 ら せ く だ さ い。 いただ き ま し た ご意見を参考に早急に対応 さ せていただ き ます。
なお、 こ の メ ール ア ド レ スへのお問い合わせは受け付けてお り ません。 あ ら か じ めご了承 く だ さ い。
DS181 (v1.21) 2016 年 9 月 27 日
Production 製品仕様
japan.xilinx.com
64

IXDT-MV2

ザイリンクス、All Programmable Artix

Press Release

FPGA 技術交流会 開催のお知らせ

「PCI Express 光モジュールボード」の発表

FPGA／ASICの新検証方式開発

物理の実験・計測に FPGA を導入しませんか？

非ノイマン型計算機へ向けたデバイス技術に関する調査

職務経歴書