Spartan-7 FPGA デー タ シー ト :
DC 特性および AC ス イ ッ チ特性
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
概要
Spartan®-7 FPGA には、 -2、 -1、 -1L の ス ピー ド グ レー ド があ り 、 -2 ス ピー ド グ レー ド のパフ ォーマ ン ス が最 も 高 く な っ てい ます。
Spartan-7 FPGA は主に 1.0V の コ ア電圧で動作 し ます。 -1L デバ イ ス は よ り 低い最大ス タ テ ィ ッ ク 消費電力で ス ク リ ーニ ン グ評価 さ れ、
ダ イ ナ ミ ッ ク 消費電力が低い場合は -1 デバ イ ス よ り も 低い コ ア電圧で動作で き ます。 -1L デバ イ ス は、 0.95V の VCCINT と 0.95V の
VCCBRAM でのみ動作 し 、 ス ピー ド 仕様は -1 ス ピー ド グ レー ド と 同 じ です。
Spartan-7 FPGA の DC 特性お よ び AC 特性は、 コ マーシ ャ ルお よ び イ ン ダ ス ト リ アル グ レー ド の温度範囲に対 し て指定 さ れてい ます
が、 特記のない限 り 、 同一ス ピー ド グ レー ド のパ ラ メ ー タ ーの値は、 動作温度範囲を除いて コ マーシ ャ ル と イ ン ダ ス ト リ アルで同 じ
です。 つま り 、 -1I イ ン ダ ス ト リ アル ス ピー ド グ レー ド デバ イ ス と -1C コ マーシ ャ ル ス ピー ド グ レー ド デバ イ ス の タ イ ミ ン グ特性は
同 じ です。 ただ し 、 ス ピー ド グ レー ド やデバ イ ス に よ っ ては、 イ ン ダ ス ト リ アル デバ イ ス で入手で き ない場合があ り ます。 た と えば、
-1L ス ピー ド グ レー ド は イ ン ダ ス ト リ アル (I) 温度範囲で し か入手で き ません。
電源電圧お よ びジ ャ ン ク シ ョ ン温度の仕様はすべて、 ワース ト ケース の値です。 こ こ に記載 さ れたパ ラ メ ー タ ーは、 頻繁に使用 さ れ
る デザ イ ンや一般的な アプ リ ケーシ ョ ンに共通の も のです。
使用可能なデバ イ ス と パ ッ ケージの組み合わせは、 『7 シ リ ーズ FPGA 概要』 (DS180) [参照 1] に記載 さ れてい ます。
こ の Spartan-7 FPGA デー タ シー ト を含む、 7 シ リ ーズ FPGA に関する すべての資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト
(japan.xilinx.com/documentation) か ら 入手で き ます。
DC 特性
表 1 : 絶対最大定格(1)
シ ンボル
説明
最小
最大
単位
FPGA ロ ジ ッ ク
VCCINT
内部電源電圧
-0.5
1.1
V
VCCAUX
補助電源電圧
-0.5
2.0
V
VCCBRAM
ブ ロ ッ ク RAM メ モ リ の電源電圧
-0.5
1.1
V
VCCO
HR I/O バン ク の出力 ド ラ イ バー電源電圧
-0.5
3.6
V
VREF
入力基準電圧
-0.5
2.0
V
I/O 入力電圧
-0.4
VCCO + 0.55
V
VREF、お よ び TMDS_33(5) を除 く 差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V の と き )
-0.4
2.625
V
キー メ モ リ 用のバ ッ ク ア ッ プ バ ッ テ リ 電源電圧
-0.5
2.0
V
VCCADC
GNDADC に対す る XADC 電源電圧
-0.5
2.0
V
VREFP
GNDADC に対す る XADC 基準入力
-0.5
2.0
V
ス ト レージ温度 (周囲)
-65
150
°C
VIN(2)(3)(4)
VCCBATT
XADC
温度
TSTG
本資料は表記のバージ ョ ンの英語版を翻訳 し た も ので、 内容に相違が生 じ る場合には原文を優先 し ます。 資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。 日
本語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 1 : 絶対最大定格(1) (続き)
シ ンボル
TSOL
説明
Pb/Sn コ ン ポーネ ン
ト の最大はんだ付け温度(6)
Pb フ リ ー コ ン ポーネ ン
ト の最大はんだ付け温度(6)
最大ジ ャ ン ク シ ョ ン温度(6)
Tj
最小
最大
単位
–
+220
°C
–
+260
°C
–
+125
°C
注記 :
1. こ の表の絶対最大定格を超え る 条件下では、 デバ イ ス が恒久的に破損す る 可能性があ り ます。 こ こ に示す値は最大定格値であ り 、 こ の条件お よ び
推奨動作条件以外の状態でデバ イ ス が動作す る こ と を示す も のではあ り ません。 ま た、 デバ イ ス を絶対最大定格の状態で長時間使用す る と 、 デバ
イ ス の信頼性が低下す る 可能性があ り ます。
2. よ り 低い絶対電圧値が常に適用 さ れます。
3. I/O の動作は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) [参照 2] を参照 し て く だ さ い。
4. 最大定格の制限は DC 信号に適用 さ れます。 最大のア ン ダーシ ュ ー ト /オーバーシ ュ ー ト AC 仕様については、 表 4 を参照 し て く だ さ い。
5. TMDS_33 仕様は、 表 9 を参照 し て く だ さ い。
6. はんだ付けのガ イ ド ラ イ ンお よ び温度条件は、 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) [参照 3] を参照 し て く だ さ い。
表 2 : 推奨動作条件(1)(2)
シ ンボル
説明
最小
標準
最大
単位
-2、 -1 (1.0V) デバ イ ス : 内部電源電圧
0.95
1.00
1.05
V
-1L (0.95V) デバ イ ス : 内部電源電圧
0.92
0.95
0.98
V
補助電源電圧
1.71
1.80
1.89
V
-2、 -1 (1.0V) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.95
1.00
1.05
V
-1L (0.95V) デバ イ ス : ブ ロ ッ ク RAM 電源電圧
0.92
0.95
0.98
V
HR I/O バン ク の電源電圧
1.14
–
3.465
V
FPGA ロ ジ ッ ク
VCCINT(3)
VCCAUX
VCCBRAM(3)
VCCO(4)(5)
I/O 入力電圧
-0.20
–
VCCO + 0.20
V
VIN(6)
VREF、 お よ び TMDS_33(7) を除 く 差動 I/O 規格の I/O 入力電圧
(VCCO = 3.3V の と き )
-0.20
–
2.625
V
IIN(8)
ク ラ ンプ ダ イ オー ド が順方向バ イ ア ス であ る と き の、 電源がオン あ る
いはオ フ のバン ク にあ る ピ ンの最大電流
–
–
10
mA
VCCBATT(9)
バ ッ テ リ 電圧
1.0
–
1.89
V
VCCADC
GNDADC に対す る XADC 電源電圧
1.71
1.80
1.89
V
VREFP
外部の基準電源電圧
1.20
1.25
1.30
V
0
–
85
°C
-40
–
100
°C
XADC
温度
Tj
コ マーシ ャ ル (C) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
イ ン ダ ス ト リ アル (I) 温度仕様デバ イ ス のジ ャ ン ク シ ョ ン温度範囲
注記 :
1. すべての電圧はグ ラ ン ド を基準 と し てい ます。
2. 電源分配シ ス テ ムのデザ イ ンについては、 『7 シ リ ーズ FPGA PCB デザ イ ン ガ イ ド 』 (UG483) [参照 4] を参照 し て く だ さ い。
3. VCCINT お よ び VCCBRAM が統一電圧で動作す る 場合、 VCCINT と VCCBRAM は同 じ 電源に接続で き ます。
4. VCCO が 0V ま で降下 し て も 、 コ ン フ ィ ギ ュ レーシ ョ ン デー タ は保持 さ れます。
5. 1.2V、 1.5V、 1.8V、 2.5V、 お よ び 3.3V ±5% の VCCO を含みます。
6. よ り 低い絶対電圧値が常に適用 さ れます。
7. TMDS_33 仕様は、 表 9 を参照 し て く だ さ い。
8. 各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
9. VCCBATT は、 ビ ッ ト ス ト リ ームの暗号化を使用す る 場合にのみ必要です。 バ ッ テ リ を使用 し ない場合、 VCCBATT を グ ラ ン ド ま たは VCCAUX に接続
し て く だ さ い。
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表 3 : 推奨動作条件下での DC 特性
シ ンボル
説明
最小
標準(1)
最大
単位
VDRINT
デー タ を保持す る ための VCCINT 電圧 ( こ の電圧未満では、 コ ン フ ィ
ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
0.75
–
–
V
VDRI
デー タ を保持す る ための VCCAUX 電圧 ( こ の電圧未満では、 コ ン フ ィ
ギ ュ レーシ ョ ン デー タ が失われ る 可能性があ る )
1.5
–
–
V
IREF
各ピ ンの VREF リ ー ク 電流
–
–
15
µA
IL
各ピ ンの入力ま たは出力 リ ー ク 電流 (サンプル テ ス ト )
–
–
15
µA
CIN(2)
パ ッ ド のダ イ 入力の容量
–
–
8
pF
VIN = 0V、 VCCO = 3.3V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
90
–
330
µA
VIN = 0V、 VCCO = 2.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
68
–
250
µA
VIN = 0V、 VCCO = 1.8V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
34
–
220
µA
VIN = 0V、 VCCO = 1.5V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
23
–
150
µA
VIN = 0V、 VCCO = 1.2V の場合のパ ッ ド プルア ッ プ (選択 し た場合)
12
–
120
µA
IRPD
VIN = 3.3V の場合のパ ッ ド プルダ ウ ン (選択 し た場合)
68
–
330
µA
ICCADC
アナ ロ グ電源電流、 パ ワーア ッ プ状態のアナ ロ グ回路
–
–
25
mA
IBATT(3)
バ ッ テ リ 電源の電流
–
–
150
nA
VCCO/2 (UNTUNED_SPLIT_40) に対する プ ロ グ ラ ム可能な入力終端の
テブナン等価抵抗
28
40
55
Ω
VCCO/2 (UNTUNED_SPLIT_50) に対する プ ロ グ ラ ム可能な入力終端の
テブナン等価抵抗
35
50
65
Ω
VCCO/2 (UNTUNED_SPLIT_60) に対する プ ロ グ ラ ム可能な入力終端の
テブナン等価抵抗
44
60
83
Ω
n
温度ダ イ オー ド の理想係数
–
1.010
–
–
r
温度ダ イ オー ド の直列抵抗
–
2
–
Ω
IRPU
RIN_TERM(4)
注記 :
1. 標準値は、 標準電圧お よ び 25℃ の条件で指定 さ れてい ます。
2. こ こ で示 し た計測結果はパ ッ ド のダ イ 容量であ り 、 パ ッ ケージは含まれません。
3. 最大値は、 25℃ の ワース ト ケース で指定 さ れてい ます。
4. VCCO/2 レベルへの終端抵抗です。
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表 4 : HR I/O バン ク の AC 電圧オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の VIN 最大許容値(1)(2)
AC 電圧オーバーシ ュ ー ト
-40°C ～ 100°C の UI (%)
VCCO + 0.55
AC 電圧ア ン ダーシ ュ ー ト
-40°C ～ 100°C の UI (%)
-0.40
100
-0.45
61.7
-0.50
25.8
-0.55
11.0
100
VCCO + 0.60
46.6
-0.60
4.77
VCCO + 0.65
21.2
-0.65
2.10
VCCO + 0.70
9.75
-0.70
0.94
VCCO + 0.75
4.55
-0.75
0.43
VCCO + 0.80
2.15
-0.80
0.20
VCCO + 0.85
1.02
-0.85
0.09
VCCO + 0.90
0.49
-0.90
0.04
VCCO + 0.95
0.24
-0.95
0.02
注記 :
1. 各バン ク の合計が 200mA を超え ない よ う に し て く だ さ い。
2. オーバーシ ュ ー ト /ア ン ダーシ ュ ー ト の ピー ク 電圧、お よ び VCCO + 0.20V を超え る 時間ま たは GND – 0.20V を下回 る 時間が こ の表の値を超え ない よ
う に し て く だ さ い。
表 5 : 標準静止電流(1)(2)(3)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-2C/-2I
ICCINTQ
ICCOQ
ICCAUXQ
VCCINT 静止電流
VCCO 静止電流
VCCAUX 静止電流
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0.95V
-1C/-1I
単位
-1LI
XC7S6
mA
XC7S15
mA
XC7S25
48
48
43
mA
XC7S50
95
95
58
mA
XC7S75
mA
XC7S100
mA
XC7S6
mA
XC7S15
mA
XC7S25
1
1
1
mA
XC7S50
1
1
1
mA
XC7S75
mA
XC7S100
mA
XC7S6
mA
XC7S15
mA
XC7S25
14
14
14
mA
XC7S50
22
22
19
mA
XC7S75
mA
XC7S100
mA
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表 5 : 標準静止電流(1)(2)(3) (続き)
ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-2C/-2I
ICCBRAMQ
VCCBRAM 静止電流
0.95V
-1C/-1I
単位
-1LI
XC7S6
mA
XC7S15
mA
XC7S25
2
2
1
mA
XC7S50
2
2
1
mA
XC7S75
mA
XC7S100
mA
注記 :
1. 標準値は、 シ ン グルエン ド SelectIO™ リ ソ ース の標準電圧お よ びジ ャ ン ク シ ョ ン温度 85℃ (Tj) で指定 さ れてい ます。
2. こ れ ら の値は 「ブ ラ ン ク 」 の コ ン フ ィ ギ ュ レーシ ョ ン フ ァ イ ルを使用 し たデバ イ ス におけ る も ので、 出力電流の負荷、 ア ク テ ィ ブな入力プルア ッ
プ抵抗はあ り ません。 ま た、 すべての I/O ピ ンは ト ラ イ ス テー ト お よ びフ ロ ーテ ィ ン グ状態です。
3. 記載 さ れていない条件におけ る ス タ テ ィ ッ ク 消費電力を概算する には、 Xilinx Power Estimator ス プ レ ッ ド シー ト ツール [参照 5] を使用 し て く だ さ い。
電源投入/切断シーケ ン ス
電源投入時に流れ る 電流が最小 と な り 、 I/O が ト ラ イ ス テー ト と な る よ う に、 電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCO の順に投入
する こ と を推奨 し てい ます。 電源切断については逆が適用 さ れます。 VCCINT お よ び VCCBRAM の推奨電圧レベルが同一の場合、 こ れ ら
を同 じ 電源を使用 し て同時に立ち上げ る こ と がで き ます。 VCCAUX お よ び VCCO の推奨電圧レベルが同一の場合、 こ れ ら を同 じ 電源を
使用 し て同時に立ち上げ る こ と がで き ます。
HR I/O バン ク お よ びコ ン フ ィ ギ ュ レーシ ョ ン バン ク 0 で VCCO が 3.3V の場合、 次の条件が適用 さ れます。
•
VCCO と VCCAUX 間の電圧差は、デバ イ ス の信頼性レベルを維持す る ために電源投入/切断の各サ イ ク ルで TVCCO2VCCAUX 時間以上
2.625V を超過 し ない よ う に し ます。
•
TVCCO2VCCAUX 時間は電源投入 と 電源切断の間であればいずれの比率 も 割 り 当て る こ と がで き ます。
こ のセ ク シ ョ ンに記載 さ れてい る 以外に推奨 さ れ る 電源シーケ ン スはあ り ません。
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表 6 に、 Spartan-7 デバ イ ス の電源投入 と コ ン フ ィ ギ ュ レーシ ョ ンに最低限必要な電流値お よ び ICCQ を示 し ます。 表 5 お よ び表 6 に示
す最小電流を満たす と 、 4 つの電源すべてがパ ワーオン リ セ ッ ト し き い値を超えた後に、 デバ イ ス に電源が投入 さ れます。 FPGA は、
VCCINT が投入 さ れ る ま で コ ン フ ィ ギ ュ レーシ ョ ンで き ません。 初期化お よ び コ ン フ ィ ギ ュ レーシ ョ ン後に、 Xilinx Power Estimator ス プ
レ ッ ド シー ト ツール [参照 5] を使用 し て こ れ ら の電源の ド レ イ ン電流を概算 し て く だ さ い。
表 6 : Spartan-7 デバイ スの電源投入時の電流
ICCINTMIN
ICCAUXMIN
ICCOMIN
ICCBRAMMIN
単位
XC7S6
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7S15
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7S25
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7S50
ICCINTQ + 120
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7S75
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
XC7S100
ICCINTQ + 170
ICCAUXQ + 40
各バン ク で ICCOQ + 40mA
ICCBRAMQ + 60
mA
最小
最大
単位
デバイ ス
表 7 : 電源の立ち上が り 時間
シ ンボル
説明
条件
TVCCINT
GND か ら VCCINT の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCO
GND か ら VCCO の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCAUX
GND か ら VCCAUX の 90% ま での立ち上が り 時間
0.2
50
ms
TVCCBRAM
GND か ら VCCBRAM の 90% ま での立ち上が り 時間
0.2
50
ms
TJ = 125℃(1)
–
300
ms
TJ = 100°C(1)
–
500
ms
TJ = 85°C(1)
–
800
ms
TVCCO2VCCAUX
VCCO – VCCAUX > 2.625V の場合の各パ ワー サ イ ク ルにおけ る 許容時間
注記 :
1. VCCO が標準値の 3.3V で 240,000 パ ワー サ イ ク ル、 ま たは ワース ト ケース の 3.465V で 36,500 パ ワ ー サ イ ク ルに基づ く 値です。
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DC 入力および出力レ ベル
VIL お よ び VIH の値は推奨入力電圧値です。 IOL お よ び IOH の値は、 VOL お よ び VOH のテ ス ト ポ イ ン ト におけ る 推奨動作条件で保証 さ
れてい ます。 テ ス ト は、 すべての規格で仕様が満た さ れてい る こ と が確認で き る よ う に一部の規格を選択 し 、 最小 VCCO お よ びそれぞ
れの VOL と VOH 電圧レベルで実施 し てい ます。 選択 さ れた以外の規格に対 し ては、 サンプル テ ス ト を実施 し てい ます。
表 8 : SelectIO DC 入力および出力レ ベル(1)(2)(3)
I/O 規格
VIH
VIL
VOL
VOH
IOL
IOH
V、 最小
V、 最大
V、 最小
V、 最大
V、 最大
V、 最小
HSTL_I
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
mA、 最大 mA、 最小
8.00
-8.00
HSTL_I_18
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
8.00
-8.00
HSTL_II
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.00
-16.00
HSTL_II_18
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
0.400
VCCO – 0.400
16.00
-16.00
HSUL_12
-0.300
VREF – 0.130
VREF + 0.130
VCCO + 0.300
20% VCCO
80% VCCO
0.10
-0.10
LVCMOS12
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.400
VCCO – 0.400
注記 4
注記 4
LVCMOS15
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
25% VCCO
75% VCCO
注記 5
注記 5
LVCMOS18
-0.300
35% VCCO
65% VCCO
VCCO + 0.300
0.450
VCCO – 0.450
注記 6
注記 6
LVCMOS25
-0.300
0.7
1.700
VCCO + 0.300
0.400
VCCO – 0.400
注記 5
注記 5
LVCMOS33
-0.300
0.8
2.000
3.450
0.400
VCCO – 0.400
注記 5
注記 5
LVTTL
-0.300
0.8
2.000
3.450
0.400
2.400
注記 6
注記 6
MOBILE_DDR
-0.300
20% VCCO
80% VCCO
VCCO + 0.300
10% VCCO
90% VCCO
0.10
-0.10
PCI33_3
-0.400
30% VCCO
50% VCCO
VCCO + 0.500
10% VCCO
90% VCCO
1.50
-0.50
SSTL135
-0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
13.00
-13.00
SSTL135_R
-0.300
VREF – 0.090
VREF + 0.090
VCCO + 0.300
VCCO/2 – 0.150
VCCO/2 + 0.150
8.90
-8.90
SSTL15
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.175
VCCO/2 + 0.175
13.00
-13.00
SSTL15_R
-0.300
VREF – 0.100
VREF + 0.100
VCCO + 0.300
VCCO/2 – 0.175
VCCO/2 + 0.175
8.90
-8.90
SSTL18_I
-0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300
VCCO/2 – 0.470
VCCO/2 + 0.470
8.00
-8.00
SSTL18_II
-0.300
VREF – 0.125
VREF + 0.125
VCCO + 0.300
VCCO/2 – 0.600
VCCO/2 + 0.600
13.40
-13.40
注記 :
1. 適切な仕様に基づいてテ ス ト を実施 し てい ます。
2. 3.3V お よ び 2.5V 規格は HR I/O バン ク でのみサポー ト さ れてい ます。
3. 特定の イ ン タ ーフ ェ イ ス におけ る DC 電圧レベルの詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471) [参照 2] を参照 し て く だ
さ い。
4. HR I/O バン ク では、 4、 8、 ま たは 12mA の駆動電流をサポー ト し てい ます。
5. HR I/O バン ク では、 4、 8、 12、 ま たは 16mA の駆動電流をサポー ト し てい ます。
6. HR I/O バン ク では、 4、 8、 12、 16、 ま たは 24mA の駆動電流をサポー ト し てい ます。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 9 : 差動 SelectIO の DC 入力および出力レ ベル
VICM(1)
I/O 規格
VID(2)
VOCM(3)
VOD(4)
V、
最小
V、
標準
V、
最大
V、
最小
V、
標準
V、
最大
V、 最小
V、 標準
V、 最大
V、
最小
V、
標準
V、
最大
BLVDS_25
0.300
1.200
1.425
0.100
–
–
–
1.250
–
MINI_LVDS_25
0.300
1.200 VCCAUX 0.200
0.400
0.600
1.000
1.200
1.400
0.300
0.450
0.600
PPDS_25
0.200
0.900 VCCAUX 0.100
0.250
0.400
0.500
0.950
1.400
0.100
0.250
0.400
RSDS_25
0.300
0.900
1.500
0.100
0.350
0.600
1.000
1.200
1.400
0.100
0.350
0.600
TMDS_33
2.700
2.965
3.230
0.150
0.675
1.200
VCCO – 0.405
VCCO – 0.300
VCCO – 0.190
0.400
0.600
0.800
注記 5
注記 :
1. VICM は入力同相電圧です。
2. VID は入力差動電圧 (Q – Q) です。
3. VOCM は出力同相電圧です。
4. VOD は出力差動電圧 (Q – Q) です。
5. BLVDS の VOD は ト ポ ロ ジお よ び負荷に よ っ て大 き く 異な り ます。
表 10 : 相補差動 SelectIO の DC 入力および出力レ ベル
I/O 規格
VICM(1)
VID(2)
V、 最小 V、 標準 V、 最大 V、 最小 V、 最大
VOL(3)
VOH(4)
V、 最大
V、 最小
IOL
IOH
mA、 最大 mA、 最小
DIFF_HSTL_I
0.300
0.750
1.125
0.100
–
0.400
VCCO – 0.400
8.00
-8.00
DIFF_HSTL_I_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
8.00
-8.00
DIFF_HSTL_II
0.300
0.750
1.125
0.100
–
0.400
VCCO – 0.400
16.00
-16.00
DIFF_HSTL_II_18
0.300
0.900
1.425
0.100
–
0.400
VCCO – 0.400
16.00
-16.00
DIFF_HSUL_12
0.300
0.600
0.850
0.100
–
20% VCCO
80% VCCO
0.100
-0.100
DIFF_MOBILE_DDR
0.300
0.900
1.425
0.100
–
10% VCCO
90% VCCO
0.100
-0.100
DIFF_SSTL135
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
13.0
-13.0
DIFF_SSTL135_R
0.300
0.675
1.000
0.100
–
(VCCO/2) – 0.150
(VCCO/2) + 0.150
8.9
-8.9
DIFF_SSTL15
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
13.0
-13.0
DIFF_SSTL15_R
0.300
0.750
1.125
0.100
–
(VCCO/2) – 0.175
(VCCO/2) + 0.175
8.9
-8.9
DIFF_SSTL18_I
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.470
(VCCO/2) + 0.470
8.00
-8.00
DIFF_SSTL18_II
0.300
0.900
1.425
0.100
–
(VCCO/2) – 0.600
(VCCO/2) + 0.600
13.4
-13.4
注記 :
1. VICM は入力同相電圧です。
2. VID は入力差動電圧 (Q – Q) です。
3. VOL はシ ン グルエ ン ド 低出力電圧です。
4. VOH はシ ン グルエン ド 高出力電圧です。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
LVDS DC 仕様 (LVDS_25)
表 11 : LVDS_25 DC 仕様(1)
シ ンボル
DC パ ラ メ ー タ ー
VCCO
電源電圧
VOH
Q お よ び Q の最大出力電圧
VOL
Q お よ び Q の最小出力電圧
条件
最小
標準
最大
単位
2.375
2.500
2.625
V
Q 信号 と Q 信号間で RT = 100Ω
–
–
1.675
V
Q 信号 と Q 信号間で RT = 100Ω
0.700
–
–
V
Q 信号 と Q 信号間で RT = 100Ω
247
350
600
mV
Q 信号 と Q 信号間で RT = 100Ω
1.000
1.250
1.425
V
100
350
600
mV
0.300
1.200
1.500
V
差動出力電圧 :
VODIFF
(Q – Q)、 Q = High
(Q – Q)、 Q = High
VOCM
出力同相電圧
差動入力電圧 :
VIDIFF
(Q – Q)、 Q = High
(Q – Q)、 Q = High
VICM
入力同相電圧
注記 :
1. LVDS_25 の差動入力は、 出力の要求レベル と 異な る VCCO レベルのバン ク に配置で き ます。 詳細は、 『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー
ガ イ ド 』 (UG471) [参照 2] を参照 し て く だ さ い。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
AC ス イ ッ チ特性
こ のデー タ シー ト に記載のすべての値は、 表 12 に示 さ れてい る Vivado® Design Suite の ス ピー ド 仕様に基づいてい ます。
表 12 : デバイ ス別のス ピー ド 仕様
2016.3
1.15
デバイ ス
XC7S6、 XC7S15、 XC7S25、 XC7S50、 XC7S75、 XC7S100
ス イ ッ チ特性は ス ピー ド グ レー ド ご と に指定 さ れ、 Advance、 Preliminary、 Production のいずれかに該当 し ます。 それぞれの定義を次
に示 し ます。
Advance 製品仕様
シ ミ ュ レーシ ョ ンにのみ基づいてお り 、 通常、 デバ イ ス の設計仕様の決定直後に入手可能です。 こ の特性の ス ピー ド グ レー ド は比較
的安定 し てお り 、 余裕を持たせた設定ですが、 実際の遅延が大 き く な る こ と があ り ます。
Preliminary 製品仕様
ES (エン ジニア リ ン グ サンプル) シ リ コ ン特性評価に基づいてい ます。 デバ イ スお よ びス ピー ド グ レー ド は、 量産シ リ コ ンのパフ ォー
マ ン ス に よ り 近い も の と な り ます。 Advance と 比較す る と 、 実際の遅延の方が大き く な る 可能性は低 く な っ てい ます。
Production 製品仕様
特定のデバ イ ス フ ァ ミ リ の十分な量産を経た上で特性評価が行われ、 リ リ ース さ れてい ます。 ス ピー ド フ ァ イ ルには、 デバ イ ス の実
際の遅延に即 し た値が記載 さ れてい ます。 ま た、 以降の変更はカ ス タ マーに正式に通知 さ れます。 通常、 遅い ス ピー ド グ レー ド か ら
先に Production ス ピー ド フ ァ イ ルが提供 さ れます。
AC ス イ ッ チ特性のテ ス ト
内部 タ イ ミ ン グ パ ラ メ ー タ ーは、 内部テ ス ト パ タ ーンで計測 さ れて求め ら れてい ます。 すべての AC ス イ ッ チ特性は、 ワース ト ケー
ス の電源電圧お よ びジ ャ ン ク シ ョ ン温度条件での値です。
よ り 具体的な条件での正確で確定的な ワース ト ケース デー タ を得 る には、 ス タ テ ィ ッ ク タ イ ミ ン グ解析ツールを使用 し てシ ミ ュ レー
シ ョ ン ネ ッ ト リ ス ト にバ ッ ク ア ノ テー ト し た値を使用 し て く だ さ い。 特記のない限 り 、 こ れ ら の値はすべての Spartan-7 FPGA に適用
さ れます。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ス ピー ド グ レー ド
デバ イ ス はそれぞれ生産時期が異な る ため、 カ テ ゴ リ の移行は各デバ イ ス の製造プ ロ セ ス の ス テー タ ス に よ っ て決定 さ れます。 表 13
に、 Spartan-7 デバ イ ス の ス テー タ ス を ス ピー ド グ レー ド に基づいて示 し ます。
表 13 : Spartan-7 デバイ スのス ピー ド グ レー ド
ス ピー ド グレー ド 、 温度範囲、 および VCCINT 動作電圧
デバイ ス
Advance
Preliminary
XC7S6
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
XC7S15
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
XC7S25
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
XC7S50
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
XC7S75
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
XC7S100
-2C (1.0V)、 -2I (1.0V)、 -1C (1.0V)、
-1I (1.0V)、 お よ び -1LI (0.95V)(1)
Production
注記 :
1. VCCINT = 0.95V の場合の、 消費電力が最 も 低い -1LI デバ イ ス は、 Vivado Design Suite では -1LV と 示 さ れます。
Production シ リ コ ンおよび ソ フ ト ウ ェ アのス テー タ ス
特定の フ ァ ミ リ (お よ びス ピー ド グ レー ド ) は、 それに正 し く 対応す る ス ピー ド 仕様 (Advance、 Preliminary、 Production) の リ リ ース前
に、 Production と し て リ リ ース さ れ る 場合があ り ます。 こ の よ う な不一致は、 その後に リ リ ース さ れ る ス ピー ド 仕様で修正 さ れます。
表 14 に示 さ れてい る Spartan-7 デバ イ ス、 ス ピー ド グ レー ド 、 ソ フ ト ウ ェ ア ツール、 お よ びス ピー ド 仕様は、 Production で最小限必要
にな る リ リ ース で、 後続のツールお よ びス ピー ド 仕様すべて を使用で き ます。
表 14 : Spartan-7 デバイ スの Production 仕様のソ フ ト ウ ェ アおよびス ピー ド 仕様のバージ ョ ン
VCCINT 動作電圧、 ス ピー ド グレー ド 、 温度範囲
1.0V
デバイ ス
-2C/-2I
0.95V
-1C/-1I
-1LI
XC7S6
XC7S15
XC7S25
XC7S50
XC7S75
XC7S100
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パフ ォ ーマ ン ス特性
こ こ では、 Spartan-7 FPGA に イ ンプ リ メ ン ト さ れた一般的な フ ァ ン ク シ ョ ンお よ びデザ イ ンのパフ ォーマ ン ス特性を示 し ます。 ま た、
10 ページの 「AC ス イ ッ チ特性」 に記載 さ れてい る ガ イ ド ラ イ ンに も 従っ てい ます。
表 15 : ネ ッ ト ワー ク ア プ リ ケーシ ョ ン イ ン タ ー フ ェ イ スのパフ ォ ーマ ン ス
VCCINT 動作電圧、 ス ピー ド グレー ド 、
温度範囲
説明
1.0V
0.95V
単位
-2C/-2I
-1C/-1I
-1LI
SDR LVDS ト ラ ン ス ミ ッ タ ー (OSERDES を使用、 DATA_WIDTH = 4 ～ 8)
680
600
600
Mb/s
DDR LVDS ト ラ ン ス ミ ッ タ ー (OSERDES を使用、 DATA_WIDTH = 4 ～ 14)
1250
950
950
Mb/s
SDR LVDS レ シーバー (SFI-4.1)(1)
680
600
600
Mb/s
DDR LVDS レ シーバー (SPI-4.2)(1)
1250
950
950
Mb/s
注記 :
1. LVDS レ シーバーの性能は通常、 ダ イ ナ ミ ッ ク 位相ア ラ イ メ ン ト (DPA) アルゴ リ ズ ム を使用 し てい る か ど う かに依存 し ます。
表 16 : メ モ リ イ ン タ ー フ ェ イ ス ジ ェ ネ レー タ ーで利用可能な メ モ リ イ ン タ ー フ ェ イ ス IP の最大物理イ ン タ ー フ ェ イ ス (PHY) レー ト (1)
VCCINT 動作電圧、 ス ピー ド グ レー ド 、 温度範囲
1.0V
メ モ リ 規格
0.95V
単位
-2C/-2I
-1C/-1I
-1LI
DDR3
800
667
667
Mb/s
DDR3L
800
667
667
Mb/s
DDR2
800
667
667
Mb/s
DDR3
800
667
667
Mb/s
DDR3L
800
667
667
Mb/s
DDR2
800
667
667
Mb/s
LPDDR2
667
533
533
Mb/s
4:1 メ モ リ コ ン ト ロー ラ ー
2:1 メ モ リ コ ン ト ロー ラ ー
注記 :
1. VREF の ト ラ ッ キ ン グが必要です。 詳細は、 『Zynq-7000 AP SoC お よ び 7 シ リ ーズ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン ユーザー ガ イ ド 』
(UG586) [参照 6] を参照 し て く だ さ い。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
IOB パ ッ ド 入力/出力/ ト ラ イ ス テー ト
表 17 に、 各 I/O 規格のパ ッ ド か ら のデー タ 入力遅延調整、 パ ッ ド ま でのデー タ 出力遅延、 お よ び ト ラ イ ス テー ト 遅延の値を示 し ます。
•
TIOPI は、 IOB パ ッ ド か ら 入力バ ッ フ ァ ーを通っ て IOB パ ッ ド の I ピ ンに達する ま での遅延です。 遅延値は、 SelectIO 入力バ ッ
フ ァ ーの機能に依存 し ます。
•
TIOOP は、 O ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達する ま での遅延です。 遅延値は、 SelectIO 出力バ ッ
フ ァ ーの機能に依存 し ます。
•
TIOTP は、 ト ラ イ ス テー ト が無効な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達す る ま での遅延で
す。 遅延値は、 出力バ ッ フ ァ ーの SelectIO の機能に依存 し ます。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の IN_TERM
終端がオンにな る ま での時間は常に TIOTP よ り も 高速です。
表 17 : IOB High Range (HR) のス イ ッ チ特性
TIOPI
TIOOP
TIOTP
VCCINT 動作範囲、 ス ピー ド グレー ド
I/O 規格
1.0V
0.95V
1.0V
0.95V
1.0V
0.95V
単位
-2
-1
-1L
-2
-1
-1L
-2
-1
-1L
LVTTL_S4
1.34
1.41
1.41
3.93
4.18
4.18
3.96
4.20
4.20
ns
LVTTL_S8
1.34
1.41
1.41
3.66
3.92
3.92
3.69
3.93
3.93
ns
LVTTL_S12
1.34
1.41
1.41
3.65
3.90
3.90
3.68
3.91
3.91
ns
LVTTL_S16
1.34
1.41
1.41
3.19
3.45
3.45
3.22
3.46
3.46
ns
LVTTL_S24
1.34
1.41
1.41
3.41
3.67
3.67
3.44
3.68
3.68
ns
LVTTL_F4
1.34
1.41
1.41
3.38
3.64
3.64
3.41
3.65
3.65
ns
LVTTL_F8
1.34
1.41
1.41
2.87
3.12
3.12
2.90
3.13
3.13
ns
LVTTL_F12
1.34
1.41
1.41
2.85
3.10
3.10
2.88
3.12
3.12
ns
LVTTL_F16
1.34
1.41
1.41
2.68
2.93
2.93
2.71
2.95
2.95
ns
LVTTL_F24
1.34
1.41
1.41
2.65
2.90
2.90
2.68
2.91
2.91
ns
LVDS_25
0.81
0.88
0.88
1.41
1.67
1.67
1.44
1.68
1.68
ns
MINI_LVDS_25
0.81
0.88
0.88
1.40
1.65
1.65
1.43
1.66
1.66
ns
BLVDS_25
0.81
0.88
0.88
1.96
2.21
2.21
1.99
2.23
2.23
ns
RSDS_25 (Point to Point)
0.81
0.88
0.88
1.40
1.65
1.65
1.43
1.66
1.66
ns
PPDS_25
0.81
0.88
0.88
1.41
1.67
1.67
1.44
1.68
1.68
ns
TMDS_33
0.81
0.88
0.88
1.54
1.79
1.79
1.57
1.80
1.80
ns
PCI33_3
1.32
1.39
1.39
3.22
3.48
3.48
3.25
3.49
3.49
ns
HSUL_12_S
0.75
0.82
0.82
1.93
2.18
2.18
1.96
2.20
2.20
ns
HSUL_12_F
0.75
0.82
0.82
1.41
1.67
1.67
1.44
1.68
1.68
ns
DIFF_HSUL_12_S
0.76
0.83
0.83
1.93
2.18
2.18
1.96
2.20
2.20
ns
DIFF_HSUL_12_F
0.76
0.83
0.83
1.41
1.67
1.67
1.44
1.68
1.68
ns
MOBILE_DDR_S
0.84
0.91
0.91
1.80
2.06
2.06
1.83
2.07
2.07
ns
MOBILE_DDR_F
0.84
0.91
0.91
1.51
1.76
1.76
1.54
1.77
1.77
ns
DIFF_MOBILE_DDR_S
0.78
0.85
0.85
1.82
2.07
2.07
1.85
2.09
2.09
ns
DIFF_MOBILE_DDR_F
0.78
0.85
0.85
1.57
1.82
1.82
1.60
1.84
1.84
ns
HSTL_I_S
0.75
0.82
0.82
1.74
1.99
1.99
1.77
2.01
2.01
ns
HSTL_II_S
0.73
0.80
0.80
1.54
1.79
1.79
1.57
1.80
1.80
ns
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
japan.xilinx.com
13
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TIOOP
TIOPI
TIOTP
VCCINT 動作範囲、 ス ピー ド グレー ド
I/O 規格
1.0V
0.95V
1.0V
0.95V
1.0V
0.95V
単位
-2
-1
-1L
-2
-1
-1L
-2
-1
-1L
HSTL_I_18_S
0.75
0.82
0.82
1.41
1.67
1.67
1.44
1.68
1.68
ns
HSTL_II_18_S
0.75
0.81
0.81
1.54
1.79
1.79
1.57
1.80
1.80
ns
DIFF_HSTL_I_S
0.76
0.83
0.83
1.71
1.96
1.96
1.74
1.98
1.98
ns
DIFF_HSTL_II_S
0.76
0.83
0.83
1.63
1.88
1.88
1.66
1.90
1.90
ns
DIFF_HSTL_I_18_S
0.79
0.86
0.86
1.51
1.76
1.76
1.54
1.77
1.77
ns
DIFF_HSTL_II_18_S
0.78
0.85
0.85
1.58
1.84
1.84
1.61
1.85
1.85
ns
HSTL_I_F
0.75
0.82
0.82
1.22
1.48
1.48
1.25
1.49
1.49
ns
HSTL_II_F
0.73
0.80
0.80
1.24
1.49
1.49
1.27
1.51
1.51
ns
HSTL_I_18_F
0.75
0.82
0.82
1.26
1.51
1.51
1.29
1.52
1.52
ns
HSTL_II_18_F
0.75
0.81
0.81
1.24
1.49
1.49
1.27
1.51
1.51
ns
DIFF_HSTL_I_F
0.76
0.83
0.83
1.30
1.56
1.56
1.33
1.57
1.57
ns
DIFF_HSTL_II_F
0.76
0.83
0.83
1.33
1.59
1.59
1.36
1.60
1.60
ns
DIFF_HSTL_I_18_F
0.79
0.86
0.86
1.33
1.59
1.59
1.36
1.60
1.60
ns
DIFF_HSTL_II_18_F
0.78
0.85
0.85
1.33
1.59
1.59
1.36
1.60
1.60
ns
LVCMOS33_S4
1.34
1.41
1.41
3.93
4.18
4.18
3.96
4.20
4.20
ns
LVCMOS33_S8
1.34
1.41
1.41
3.65
3.90
3.90
3.68
3.91
3.91
ns
LVCMOS33_S12
1.34
1.41
1.41
3.21
3.46
3.46
3.24
3.48
3.48
ns
LVCMOS33_S16
1.34
1.41
1.41
3.52
3.77
3.77
3.55
3.79
3.79
ns
LVCMOS33_F4
1.34
1.41
1.41
3.38
3.64
3.64
3.41
3.65
3.65
ns
LVCMOS33_F8
1.34
1.41
1.41
2.87
3.12
3.12
2.90
3.13
3.13
ns
LVCMOS33_F12
1.34
1.41
1.41
2.68
2.93
2.93
2.71
2.95
2.95
ns
LVCMOS33_F16
1.34
1.41
1.41
2.68
2.93
2.93
2.71
2.95
2.95
ns
LVCMOS25_S4
1.20
1.27
1.27
3.26
3.51
3.51
3.29
3.52
3.52
ns
LVCMOS25_S8
1.20
1.27
1.27
3.01
3.26
3.26
3.04
3.27
3.27
ns
LVCMOS25_S12
1.20
1.27
1.27
2.60
2.85
2.85
2.63
2.87
2.87
ns
LVCMOS25_S16
1.20
1.27
1.27
2.94
3.20
3.20
2.97
3.21
3.21
ns
LVCMOS25_F4
1.20
1.27
1.27
2.87
3.12
3.12
2.90
3.13
3.13
ns
LVCMOS25_F8
1.20
1.27
1.27
2.30
2.56
2.56
2.33
2.57
2.57
ns
LVCMOS25_F12
1.20
1.27
1.27
2.29
2.54
2.54
2.32
2.55
2.55
ns
LVCMOS25_F16
1.20
1.27
1.27
2.13
2.39
2.39
2.16
2.40
2.40
ns
LVCMOS18_S4
0.83
0.89
0.89
1.74
1.99
1.99
1.77
2.01
2.01
ns
LVCMOS18_S8
0.83
0.89
0.89
2.30
2.56
2.56
2.33
2.57
2.57
ns
LVCMOS18_S12
0.83
0.89
0.89
2.30
2.56
2.56
2.33
2.57
2.57
ns
LVCMOS18_S16
0.83
0.89
0.89
1.65
1.90
1.90
1.68
1.91
1.91
ns
LVCMOS18_S24
0.83
0.89
0.89
1.72
1.98
1.98
1.75
1.99
1.99
ns
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
japan.xilinx.com
14
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 17 : IOB High Range (HR) のス イ ッ チ特性 (続き)
TIOOP
TIOPI
TIOTP
VCCINT 動作範囲、 ス ピー ド グレー ド
I/O 規格
1.0V
0.95V
1.0V
0.95V
1.0V
0.95V
単位
-2
-1
-1L
-2
-1
-1L
-2
-1
-1L
LVCMOS18_F4
0.83
0.89
0.89
1.57
1.82
1.82
1.60
1.84
1.84
ns
LVCMOS18_F8
0.83
0.89
0.89
1.80
2.06
2.06
1.83
2.07
2.07
ns
LVCMOS18_F12
0.83
0.89
0.89
1.80
2.06
2.06
1.83
2.07
2.07
ns
LVCMOS18_F16
0.83
0.89
0.89
1.52
1.77
1.77
1.55
1.79
1.79
ns
LVCMOS18_F24
0.83
0.89
0.89
1.46
1.71
1.71
1.49
1.73
1.73
ns
LVCMOS15_S4
0.86
0.93
0.93
2.18
2.43
2.43
2.21
2.45
2.45
ns
LVCMOS15_S8
0.86
0.93
0.93
2.21
2.46
2.46
2.24
2.48
2.48
ns
LVCMOS15_S12
0.86
0.93
0.93
1.71
1.96
1.96
1.74
1.98
1.98
ns
LVCMOS15_S16
0.86
0.93
0.93
1.71
1.96
1.96
1.74
1.98
1.98
ns
LVCMOS15_F4
0.86
0.93
0.93
1.97
2.23
2.23
2.00
2.24
2.24
ns
LVCMOS15_F8
0.86
0.93
0.93
1.72
1.98
1.98
1.75
1.99
1.99
ns
LVCMOS15_F12
0.86
0.93
0.93
1.47
1.73
1.73
1.50
1.74
1.74
ns
LVCMOS15_F16
0.86
0.93
0.93
1.46
1.71
1.71
1.49
1.73
1.73
ns
LVCMOS12_S4
0.95
1.02
1.02
2.69
2.95
2.95
2.72
2.96
2.96
ns
LVCMOS12_S8
0.95
1.02
1.02
2.21
2.46
2.46
2.24
2.48
2.48
ns
LVCMOS12_S12
0.95
1.02
1.02
1.91
2.17
2.17
1.94
2.18
2.18
ns
LVCMOS12_F4
0.95
1.02
1.02
2.10
2.35
2.35
2.13
2.37
2.37
ns
LVCMOS12_F8
0.95
1.02
1.02
1.66
1.92
1.92
1.69
1.93
1.93
ns
LVCMOS12_F12
0.95
1.02
1.02
1.51
1.76
1.76
1.54
1.77
1.77
ns
SSTL135_S
0.75
0.82
0.82
1.47
1.73
1.73
1.50
1.74
1.74
ns
SSTL15_S
0.68
0.75
0.75
1.43
1.68
1.68
1.46
1.69
1.69
ns
SSTL18_I_S
0.75
0.82
0.82
1.79
2.04
2.04
1.82
2.06
2.06
ns
SSTL18_II_S
0.75
0.82
0.82
1.43
1.68
1.68
1.46
1.70
1.70
ns
DIFF_SSTL135_S
0.76
0.83
0.83
1.47
1.73
1.73
1.50
1.74
1.74
ns
DIFF_SSTL15_S
0.76
0.83
0.83
1.43
1.68
1.68
1.46
1.69
1.69
ns
DIFF_SSTL18_I_S
0.79
0.86
0.86
1.80
2.06
2.06
1.83
2.07
2.07
ns
DIFF_SSTL18_II_S
0.79
0.86
0.86
1.51
1.76
1.76
1.54
1.77
1.77
ns
SSTL135_F
0.75
0.82
0.82
1.24
1.49
1.49
1.27
1.51
1.51
ns
SSTL15_F
0.68
0.75
0.75
1.19
1.45
1.45
1.22
1.46
1.46
ns
SSTL18_I_F
0.75
0.82
0.82
1.24
1.49
1.49
1.27
1.51
1.51
ns
SSTL18_II_F
0.75
0.82
0.82
1.24
1.49
1.49
1.27
1.51
1.51
ns
DIFF_SSTL135_F
0.76
0.83
0.83
1.24
1.49
1.49
1.27
1.51
1.51
ns
DIFF_SSTL15_F
0.76
0.83
0.83
1.19
1.45
1.45
1.22
1.46
1.46
ns
DIFF_SSTL18_I_F
0.79
0.86
0.86
1.35
1.60
1.60
1.38
1.62
1.62
ns
DIFF_SSTL18_II_F
0.79
0.86
0.86
1.33
1.59
1.59
1.36
1.60
1.60
ns
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
japan.xilinx.com
15
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 18 に、 TIOTPHZ お よ び TIOIBUFDISABLE の値を示 し ます。 TIOTPHZ は、 ハ イ イ ン ピーダ ン ス ス テー ト の よ う に ト ラ イ ス テー ト が有効
な場合の、 T ピ ンか ら IOB パ ッ ド の出力バ ッ フ ァ ーを通っ て IOB パ ッ ド に達する ま での遅延です。 TIOIBUFDISABLE は、 IBUFDISABLE
か ら O 出力ま での IOB 遅延です。 HR I/O バン ク では、 INTERMDISABLE ピ ン使用時の内部 IN_TERM 終端がオ フ にな る ま での時間は
常に TIOTPHZ よ り も 高速です。
表 18 : IOB ト ラ イ ス テー ト 出力のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TIOTPHZ
T 入力か ら パ ッ ド のハ イ イ ン ピーダ ン ス
2.19
2.37
2.37
ns
TIOIBUFDISABLE
IBUFDISABLE か ら O 出力ま での IBUF タ ーンオン時間
2.30
2.60
2.60
ns
I/O 規格での調整計測方法
入力遅延の計測
表 19 に、 入力遅延の計測に使用す る テ ス ト セ ッ ト ア ッ プ パ ラ メ ー タ ーを示 し ます。
表 19 : 入力遅延の計測方法
説明
I/O 規格の属性
VL(1)
VH(1)
VMEAS(3)(5)
VREF(2)(4)
LVCMOS、 1.2V
LVCMOS12
0.1
1.1
0.6
–
LVCMOS、 1.5V
LVCMOS15
0.1
1.4
0.75
–
LVCMOS、 1.8V
LVCMOS18
0.1
1.7
0.9
–
LVCMOS、 2.5V
LVCMOS25
0.1
2.4
1.25
–
LVCMOS、 3.3V
LVCMOS33
0.1
3.2
1.65
–
LVTTL、 3.3V
LVTTL
0.1
3.2
1.65
–
MOBILE_DDR、 1.8V
MOBILE_DDR
0.1
1.7
0.9
–
PCI33、 3.3V
PCI33_3
0.1
3.2
1.65
–
HSTL (高速 ト ラ ン シーバー ロ ジ ッ
ク )、 ク ラ ス I、 1.2V
HSTL_I_12
VREF – 0.5
VREF + 0.5
VREF
0.60
HSTL、 ク ラ ス I お よ び II、 1.5V
HSTL_I、 HSTL_II
VREF – 0.65
VREF + 0.65
VREF
0.75
HSTL、 ク ラ ス I お よ び II、 1.8V
HSTL_I_18、 HSTL_II_18
VREF – 0.8
VREF + 0.8
VREF
0.90
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL (ス タ ブ終端 ト ラ ン シーバー
ロ ジ ッ ク )、 1.2V
SSTL12
VREF – 0.5
VREF + 0.5
VREF
0.60
SSTL、 1.35V
SSTL135、 SSTL135_R
VREF – 0.575
VREF + 0.575
VREF
0.675
SSTL、 1.5V
SSTL15、 SSTL15_R
VREF – 0.65
VREF + 0.65
VREF
0.75
SSTL、 ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
VREF – 0.8
VREF + 0.8
VREF
0.90
–
DIFF_MOBILE_DDR、 1.8V
DIFF_MOBILE_DDR
0.9 – 0.125
0.9 + 0.125
0(5)
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
0.6 – 0.125
0.6 + 0.125
0(5)
–
DIFF_HSTL、 ク ラ ス I お よ び II、
1.5V
DIFF_HSTL_I、
DIFF_HSTL_II
0.75 – 0.125
0.75 + 0.125
0(5)
–
DIFF_HSTL、 ク ラ ス I お よ び II、
1.8V
DIFF_HSTL_I_18、
DIFF_HSTL_II_18
0.9 – 0.125
0.9 + 0.125
0(5)
–
DIFF_HSUL、 1.2V
DIFF_HSUL_12
0.6 – 0.125
0.6 + 0.125
0(5)
–
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
japan.xilinx.com
16
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 19 : 入力遅延の計測方法 (続き)
説明
I/O 規格の属性
VL(1)
VH(1)
VMEAS(3)(5)
VREF(2)(4)
DIFF_SSTL135/
DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、
DIFF_SSTL135_R
0.675 – 0.125
0.675 + 0.125
0(5)
–
DIFF_SSTL15/
DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、
DIFF_SSTL15_R
0.75 – 0.125
0.75 + 0.125
0(5)
–
DIFF_SSTL18_I/
DIFF_SSTL18_II、 1.8V
DIFF_SSTL18_I、
DIFF_SSTL18_II
0.9 – 0.125
0.9 + 0.125
0(5)
–
LVDS_25、 2.5V
LVDS_25
1.2 – 0.125
1.2 + 0.125
0(5)
–
1.25 + 0.125
0(5)
–
–
BLVDS_25、 2.5V
BLVDS_25
1.25 – 0.125
MINI_LVDS_25、 2.5V
MINI_LVDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
PPDS_25
PPDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
–
RSDS_25
RSDS_25
1.25 – 0.125
1.25 + 0.125
0(5)
–
TMDS_33
TMDS_33
3 – 0.125
3 + 0.125
0(5)
–
注記 :
1. 入力波形は VL と VH 間で切 り 替わ り ます。
2. 標準、 最小、 最大それぞれの VREF 値が計測 さ れます。 レ ポー ト さ れ る 遅延は、 こ れ ら 計測値の ワース ト ケース を反映 し ます。 記載 さ れてい る
VREF 値は標準値です。
3. 計測を開始す る 入力電圧レベルです。
4. IBIS モデルで使用 さ れ る 、 お よ び/ま たは図 1 に示す VREF/VMEAS パ ラ メ ー タ ー と は無関係の入力基準電圧です。
5. 記載 さ れてい る 値は差動入力電圧です。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
出力遅延の計測
出力遅延は、 短い出力 ト レース で計測 さ れます。 すべてのテ ス ト で標準の終端を使用 し ま し た。 ト レース の伝搬遅延は個別に特性評価
さ れ、 最終的な計測値か ら 差 し 引かれ る ため、 図 1 お よ び図 2 に示す一般的なテ ス ト セ ッ ト ア ッ プには含まれてい ません。
X-Ref Target - Figure 1-1
VREF
RREF
Output
VMEAS (voltage level when taking delay measurement)
CREF (probe capacitance)
X16654-092616
図 1 : シ ングルエ ン ド のテ ス ト セ ッ ト ア ッ プ
X-Ref Target - Figure 1-1
Output
+
CREF
RREF
VMEAS
–
X16640-092616
図 2 : 差動のテ ス ト セ ッ ト ア ッ プ
VREF、 RREF、 CREF、 お よ び VMEAS パ ラ メ ー タ ーに よ っ て、 各 I/O 規格のテ ス ト 条件が完全に設定 さ れます。 アプ リ ケーシ ョ ンにおけ
る 伝搬遅延は、 次の手順に従っ て IBIS シ ミ ュ レーシ ョ ン を実行する と 最 も 正確に見積 も る こ と がで き ます。
1.
表 20 の値を用いて一般的なテ ス ト セ ッ ト ア ッ プに使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ レーシ ョ ン し ます。
2.
VMEAS ま での時間を記録 し ます。
3.
負荷を示すために適切な IBIS モデルま たは容量値を用いて実際の PCB ト レース と 負荷に通常使用 さ れ る 出力 ド ラ イ バーを シ ミ ュ
レーシ ョ ン し ます。
4.
VMEAS ま での時間を記録 し ます。
5.
手順 2 と 手順 4 の結果を比較 し ます。 遅延の増加ま たは減少か ら PCB ト レース の実際の伝搬遅延がわか り ます。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 20 : 出力遅延の計測方法
説明
I/O 規格の属性
RREF (Ω) CREF(1) (pF) VMEAS (V) VREF (V)
LVCMOS、 1.2V
LVCMOS12
1M
0
0.6
0
LVCMOS、 1.5V
LVCMOS15
1M
0
0.75
0
LVCMOS、 1.8V
LVCMOS18
1M
0
0.9
0
LVCMOS、 2.5V
LVCMOS25
1M
0
1.25
0
LVCMOS、 3.3V
LVCMOS33
1M
0
1.65
0
LVTTL、 3.3V
LVTTL
1M
0
1.65
0
PCI33、 3.3V
PCI33_3
25
10
1.65
0
HSTL (高速 ト ラ ン シーバー ロ ジ ッ ク )、 ク ラ ス I、 1.2V
HSTL_I_12
50
0
VREF
0.6
HSTL、 ク ラ ス I、 1.5V
HSTL_I
50
0
VREF
0.75
HSTL、 ク ラ ス II、 1.5V
HSTL_II
25
0
VREF
0.75
HSTL、 ク ラ ス I、 1.8V
HSTL_I_18
50
0
VREF
0.9
HSTL、 ク ラ ス II、 1.8V
HSTL_II_18
25
0
VREF
0.9
HSUL (高速非終端 ロ ジ ッ ク )、 1.2V
HSUL_12
50
0
VREF
0.6
SSTL12、 1.2V
SSTL12
50
0
VREF
0.6
SSTL135/SSTL135_R、 1.35V
SSTL135、 SSTL135_R
50
0
VREF
0.675
SSTL15/SSTL15_R、 1.5V
SSTL15、 SSTL15_R
50
0
VREF
0.75
SSTL (ス タ ブ直列終端 ロ ジ ッ ク )、
ク ラ ス I お よ び II、 1.8V
SSTL18_I、 SSTL18_II
50
0
VREF
0.9
DIFF_MOBILE_DDR、 1.8V
DIFF_MOBILE_DDR
50
0
VREF
0.9
DIFF_HSTL、 ク ラ ス I、 1.2V
DIFF_HSTL_I_12
50
0
VREF
0.6
DIFF_HSTL、 ク ラ ス I お よ び II、 1.5V
DIFF_HSTL_I、 DIFF_HSTL_II
50
0
VREF
0.75
DIFF_HSTL、 ク ラ ス I お よ び II、 1.8V
DIFF_HSTL_I_18、 DIFF_HSTL_II_18
50
0
VREF
0.9
DIFF_HSUL_12、 1.2V
DIFF_HSUL_12
50
0
VREF
0.6
DIFF_SSTL135/DIFF_SSTL135_R、 1.35V
DIFF_SSTL135、 DIFF_SSTL135_R
50
0
VREF
0.675
DIFF_SSTL15/DIFF_SSTL15_R、 1.5V
DIFF_SSTL15、 DIFF_SSTL15_R
50
0
VREF
0.75
DIFF_SSTL18、 ク ラ ス I お よ び II、 1.8V
DIFF_SSTL18_I、 DIFF_SSTL18_II
50
0
VREF
0.9
0
LVDS、 2.5V
LVDS_25
100
0
0(2)
BLVDS (バ ス LVDS)、 2.5V
BLVDS_25
100
0
0(2)
0
mini-LVDS、 2.5V
MINI_LVDS_25
100
0
0(2)
0
0
0(2)
0
0
3.3
PPDS_25
PPDS_25
100
RSDS_25
RSDS_25
100
0
0(2)
TMDS_33
TMDS_33
50
0
0(2)
注記 :
1. CREF はプ ロ ーブの容量を示 し 、 通常は 0pF です。
2. 記載 さ れてい る 値は差動出力電圧です。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力ロ ジ ッ クのス イ ッ チ特性
表 21 : ILOGIC のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
セ ッ ト ア ッ プ/ホール ド
TICE1CK/TICKCE1
CE1 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.54/0.02
0.76/0.02
0.76/0.02
ns
TISRCK/TICKSR
SR ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.70/0.01
1.13/0.01
1.13/0.01
ns
TIDOCK/TIOCKD
D ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド (遅延な し )
0.01/0.29
0.01/0.33
0.01/0.33
ns
TIDOCKD/TIOCKDD
DDLY ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
(IDELAY を使用)
0.02/0.29
0.02/0.33
0.02/0.33
ns
組み合わせ
TIDI
D ピ ンか ら O ピ ン ま での伝搬遅延 (遅延な し )
0.11
0.13
0.13
ns
TIDID
DDLY ピ ンか ら O ピ ン ま での伝搬遅延 (IDELAY を使用)
0.12
0.14
0.14
ns
TIDLO
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用する 場合の
D ピ ンか ら Q1 ピ ン ま での遅延 (遅延な し )
0.44
0.51
0.51
ns
TIDLOD
フ リ ッ プ フ ロ ッ プ を ラ ッ チ と し て使用する 場合の
DDLY ピ ンか ら Q1 ピ ン ま での遅延 (IDELAY を使用)
0.44
0.51
0.51
ns
TICKQ
CLK か ら Q 出力ま での遅延
0.57
0.66
0.66
ns
TRQ_ILOGIC
SR ピ ンか ら OQ/TQ 出力ま での遅延
1.08
1.32
1.32
ns
TGSRQ_ILOGIC
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら Q 出力ま での遅延
7.60
10.51
10.51
ns
最小パルス幅、 SR 入力
0.72
0.72
0.72
ns、 最小
シーケ ン シ ャル遅延
セ ッ ト /リ セ ッ ト
TRPW_ILOGIC
表 22 : OLOGIC のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
セ ッ ト ア ッ プ/ホール ド
TODCK/TOCKD
D1/D2 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.71/-0.11
0.84/-0.11
0.84/-0.11
ns
TOOCECK/TOCKOCE
OCE ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.34/0.58
0.51/0.58
0.51/0.58
ns
TOSRCK/TOCKSR
SR ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.44/0.21
0.80/0.21
0.80/0.21
ns
TOTCK/TOCKT
T1/T2 ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.73/-0.14
0.89/-0.14
0.89/-0.14
ns
TOTCECK/TOCKTCE
TCE ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.34/0.01
0.51/0.01
0.51/0.01
ns
D1 か ら OQ 出力ま たは T1 か ら TQ 出力ま での遅延
0.96
1.16
1.16
ns
TOCKQ
CLK か ら OQ/TQ 出力ま での遅延
0.49
0.56
0.56
ns
TRQ_OLOGIC
SR ピ ンか ら OQ/TQ 出力ま での遅延
0.80
0.95
0.95
ns
TGSRQ_OLOGIC
グ ロ ーバル セ ッ ト / リ セ ッ ト か ら Q 出力ま での遅延
7.60
10.51
10.51
ns
最小パルス幅、 SR 入力
0.74
0.74
0.74
ns、 最小
組み合わせ
TODQ
シーケ ン シ ャル遅延
セ ッ ト /リ セ ッ ト
TRPW_OLOGIC
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 23 : ISERDES のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
BITSLIP ピ ンの CLKDIV に対す る セ ッ ト ア ッ プ/ホール ド
0.02/0.15
0.02/0.17
0.02/0.17
ns
TISCCK_CE/TISCKC_CE
CE (CE1) ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.50/-0.01
0.72/-0.01
0.72/-0.01
ns
TISCCK_CE2/TISCKC_CE2
CE (CE2) ピ ンの CLKDIV に対す る セ ッ ト ア ッ プ/ホール ド
-0.10/0.36
-0.10/0.40
-0.10/0.40
ns
制御ラ イ ンのセ ッ ト ア ッ プ/ホール ド
TISCCK_BITSLIP/
TISCKC_BITSLIP
デー タ ラ イ ンのセ ッ ト ア ッ プ/ホール ド
TISDCK_D/TISCKD_D
D ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
-0.02/0.14
-0.02/0.17
-0.02/0.17
ns
TISDCK_DDLY/
DDLY ピ ンの CLK に対す る セ ッ ト ア ッ プ/ホール ド
(IDELAY を使用)(1)
-0.02/0.14
-0.02/0.17
-0.02/0.17
ns
DDR モー ド での、 D ピ ンの CLK に対す る セ ッ ト ア ッ プ/
ホール ド
-0.02/0.14
-0.02/0.17
-0.02/0.17
ns
DDR モー ド での、 D ピ ンの CLK に対す る セ ッ ト ア ッ プ/
ホール ド (IDELAY を使用)(1)
0.14/0.14
0.17/0.17
0.17/0.17
ns
CLKDIV か ら Q ピ ンで出力 さ れ る ま での遅延
0.54
0.66
0.66
ns
D 入力か ら DO 出力ピ ン ま での遅延
0.11
0.13
0.13
ns
TISCKD_DDLY
TISDCK_D_DDR/
TISCKD_D_DDR
TISDCK_DDLY_DDR/
TISCKD_DDLY_DDR
シーケ ン シ ャル遅延
TISCKO_Q
伝搬遅延
TISDO_DO
注記 :
1. タ ッ プが 0 の場合の値です。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
出力シ リ ア ラ イザー /デシ リ ア ラ イザーのス イ ッ チ特性
表 24 : OSERDES のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
セ ッ ト ア ッ プ/ホール ド
TOSDCK_D/TOSCKD_D
D 入力の CLKDIV に対す る セ ッ ト ア ッ プ/ホール ド
0.45/0.03
0.63/0.03
0.63/0.03
ns
TOSDCK_T/TOSCKD_T
T 入力の CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.73/-0.13
0.88/-0.13
0.88/-0.13
ns
T 入力の CLKDIV に対す る セ ッ ト ア ッ プ/ホール ド
0.34/-0.13
0.39/-0.13
0.39/-0.13
ns
OCE 入力の CLK に対す る セ ッ ト ア ッ プ/ホール ド
0.34/0.58
0.51/0.58
0.51/0.58
ns
0.52
0.85
0.85
ns
0.34/0.01
0.51/0.01
0.51/0.01
ns
TOSDCK_T2/
TOSCKD_T2
TOSCCK_OCE/
TOSCKC_OCE
TOSCCK_S
TOSCCK_TCE/
TOSCKC_TCE
SR ( リ セ ッ ト ) 入力の CLKDIV に対する セ ッ ト ア ッ プ
TCE 入力の CLK に対す る セ ッ ト ア ッ プ/ホール ド
シーケ ン シ ャル遅延
TOSCKO_OQ
CLK か ら OQ ま での Clock-to-Out 遅延
0.42
0.48
0.48
ns
TOSCKO_TQ
CLK か ら TQ ま での Clock-to-Out 遅延
0.49
0.56
0.56
ns
T 入力か ら TQ 出力ま での遅延
0.92
1.11
1.11
ns
組み合わせ
TOSDO_TTQ
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
入力/出力遅延のス イ ッ チ特性
表 25 : 入力/出力遅延のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
3.67
3.67
3.67
µs
REFCLK 周波数 = 200.00(1)
200.00
200.00
200.00
MHz
REFCLK 周波数 =
300.00(1)
300.00
300.00
300.00
MHz
REFCLK 周波数 = 400.00(1)
400.00
N/A
N/A
MHz
±10
±10
±10
MHz
59.28
59.28
59.28
ns
IDELAYCTRL
TDLYCCO_RDY
FIDELAYCTRL_REF
IDELAYCTRL の リ セ ッ ト か ら レデ ィ
IDELAYCTRL_REF_
PRECISION
REFCLK 精度
TIDELAYCTRL_RPW
最小 リ セ ッ ト パルス幅
IDELAY
TIDELAYRESOLUTION
TIDELAYPAT_JIT
IDELAY チ ェーンの遅延精度
1/(32 x 2 x FREF)
ps
ク ロ ッ ク パ タ ーンの遅延チ ェ ーンにおけ る パ タ ーン依存
周期ジ ッ タ ー (2)
0
0
0
ps/
タ ップ
ラ ン ダ ム デー タ パ タ ーンの遅延チ ェ ーンにおけ る パ タ ー
ン依存周期ジ ッ タ ー (PRBS 23)(3)
±5
±5
±5
ps/
タ ップ
ラ ン ダ ム デー タ パ タ ーンの遅延チ ェ ーンにおけ る パ タ ー
ン依存周期ジ ッ タ ー (PRBS 23)(4)
±9
±9
±9
ps/
タ ップ
680.00
600.00
600.00
MHz
TIDELAY_CLK_MAX
IDELAY への CLK 入力の最大周波数
TIDCCK_CE/TIDCKC_CE
CE ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド
(IDELAY を使用)
0.16/0.13
0.21/0.16
0.21/0.16
ns
TIDCCK_INC/TIDCKC_INC
INC ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド
(IDELAY を使用)
0.14/0.18
0.16/0.22
0.16/0.22
ns
TIDCCK_RST/TIDCKC_RST
RST ピ ンの C に対す る セ ッ ト ア ッ プ/ホール ド
(IDELAY を使用)
0.16/0.11
0.18/0.14
0.18/0.14
ns
TIDDO_IDATAIN
IDELAY の伝搬遅延
注記 5
注記 5
注記 5
ps
注記 :
1. タ ッ プ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。
2. HIGH_PERFORMANCE モー ド が TRUE ま たは FALSE の場合です。
3. HIGH_PERFORMANCE モー ド が TRUE の場合です。
4. HIGH_PERFORMANCE モー ド が FALSE の場合です。
5. 遅延は IDELAY タ ッ プの設定に依存 し ます。 実際の値は、 タ イ ミ ン グ レ ポー ト を参照 し て く だ さ い。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 26 : IO_FIFO のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
IO_FIFO の Clock-to-Out 遅延
TOFFCKO_DO
RDCLK か ら Q 出力ま での遅延
0.60
0.68
0.68
ns
TCKO_FLAGS
ク ロ ッ ク か ら IO_FIFO フ ラ グ ま での遅延
0.61
0.77
0.77
ns
D 入力か ら WRCLK
0.51/0.02
0.58/0.02
0.58/0.02
ns
WREN か ら WRCLK
0.47/-0.01
0.53/-0.01
0.53/-0.01
ns
RDEN か ら RDCLK
0.58/0.02
0.66/0.02
0.66/0.02
ns
セ ッ ト ア ッ プ/ホール ド
TCCK_D/TCKC_D
TIFFCCK_WREN/TIFFCKC
_WREN
TOFFCCK_RDEN/TOFFCK
C_RDEN
最小パルス幅
TPWH_IO_FIFO
RESET、 RDCLK、 WRCLK
2.15
2.15
2.15
ns
TPWL_IO_FIFO
RESET、 RDCLK、 WRCLK
2.15
2.15
2.15
ns
200.00
200.00
200.00
MHz
最大周波数
FMAX
RDCLK お よ び WRCLK
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
CLB のス イ ッ チ特性
表 27 : CLB のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
組み合わせ遅延
TILO
An – Dn LUT ア ド レ ス か ら A ま での遅延
0.11
0.13
0.13
ns、 最大
TILO_2
An – Dn LUT ア ド レ ス か ら AMUX/CMUX ま での遅延
0.30
0.36
0.36
ns、 最大
TILO_3
An – Dn LUT ア ド レ ス か ら BMUX_A ま での遅延
0.46
0.55
0.55
ns、 最大
TITO
An – Dn 入力か ら A – DQ 出力ま での遅延
1.05
1.27
1.27
ns、 最大
TAXA
AX 入力か ら AMUX 出力ま での遅延
0.69
0.84
0.84
ns、 最大
TAXB
AX 入力か ら BMUX 出力ま での遅延
0.66
0.83
0.83
ns、 最大
TAXC
AX 入力か ら CMUX 出力ま での遅延
0.68
0.82
0.82
ns、 最大
TAXD
AX 入力か ら DMUX 出力ま での遅延
0.75
0.90
0.90
ns、 最大
TBXB
BX 入力か ら BMUX 出力ま での遅延
0.57
0.69
0.69
ns、 最大
TBXD
BX 入力か ら DMUX 出力ま での遅延
0.69
0.82
0.82
ns、 最大
TCXC
CX 入力か ら CMUX 出力ま での遅延
0.48
0.58
0.58
ns、 最大
TCXD
CX 入力か ら DMUX 出力ま での遅延
0.59
0.71
0.71
ns、 最大
TDXD
DX 入力か ら DMUX 出力ま での遅延
0.58
0.70
0.70
ns、 最大
シーケ ン シ ャル遅延
TCKO
ク ロ ッ ク か ら AQ – DQ 出力ま での遅延
0.44
0.53
0.53
ns、 最大
TSHCKO
ク ロ ッ ク か ら AMUX – DMUX 出力ま での遅延
0.53
0.66
0.66
ns、 最大
A – D フ リ ッ プ フ ロ ッ プの AN – DN 入力か ら CLK
0.09/0.14
0.11/0.18
0.11/0.18
ns、 最小
A – D フ リ ッ プ フ ロ ッ プの AX – DX 入力か ら CLK
0.07/0.21
0.09/0.26
0.09/0.26
ns、 最小
MUX お よ び/ま たはキ ャ リ ー ロ ジ ッ ク を介する A – D フ
リ ッ プ フ ロ ッ プの AX – DX 入力か ら CLK
0.66/0.09
0.81/0.11
0.81/0.11
ns、 最小
TCECK_CLB/
TCKCE_CLB
A – D フ リ ッ プ フ ロ ッ プの CE 入力か ら CLK
0.17/0.00
0.21/0.01
0.21/0.01
ns、 最小
TSRCK/TCKSR
A – D フ リ ッ プ フ ロ ッ プの SR 入力か ら CLK
0.43/0.04
0.53/0.05
0.53/0.05
ns、 最小
ク ロ ッ ク CLK 前後におけ る CLB フ リ ッ プ フ ロ ッ プのセ ッ ト ア ッ プ/ホール ド タ イ ム
TAS/TAH
TDICK/TCKDI
セ ッ ト /リ セ ッ ト
TSRMIN
SR 入力最小パルス幅
0.78
1.04
1.04
ns、 最小
TRQ
SR 入力か ら AQ – DQ フ リ ッ プ フ ロ ッ プ ま での遅延
0.59
0.71
0.71
ns、 最大
TCEO
CE 入力か ら AQ – DQ フ リ ッ プ フ ロ ッ プ ま での遅延
0.58
0.70
0.70
ns、 最大
FTOG
ト グル周波数 (エ ク ス ポー ト 制御用)
1286
1098
1098
MHz
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
japan.xilinx.com
25
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
CLB 分散 RAM のス イ ッ チ特性 (SLICEM のみ)
表 28 : CLB 分散 RAM のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
シーケ ン シ ャル遅延
TSHCKO
ク ロ ッ ク か ら A – B 出力ま での遅延
1.09
1.32
1.32
ns、 最大
TSHCKO_1
ク ロ ッ ク か ら AMUX – BMUX 出力ま での遅延
1.53
1.86
1.86
ns、 最大
A – D 入力か ら CLK
0.60/0.30
0.72/0.35
0.72/0.35
ns、 最小
An 入力か ら ク ロ ッ ク
0.30/0.60
0.37/0.70
0.37/0.70
ns、 最小
TAS_LRAM/TAH_LRAM
MUX お よ び/ま たはキ ャ リ ー ロ ジ ッ ク を介する An
入力か ら ク ロ ッ ク
0.77/0.21
0.94/0.26
0.94/0.26
ns、 最小
TWS_LRAM/TWH_LRAM
WE 入力か ら ク ロ ッ ク
0.43/0.12
0.53/0.17
0.53/0.17
ns、 最小
TCECK_LRAM/TCKCE_LRAM
CE 入力か ら CLK
0.44/0.11
0.53/0.17
0.53/0.17
ns、 最小
ク ロ ッ ク CLK 前後におけ る セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TDS_LRAM/TDH_LRAM
ク ロ ッ ク CLK
TMPW_LRAM
最小パルス幅
1.13
1.25
1.25
ns、 最小
TMCP
最小 ク ロ ッ ク 周期
2.26
2.50
2.50
ns、 最小
注記 :
1. TSHCKO は CLK か ら XMUX 出力ま での遅延 も 表 し ます。 タ イ ミ ン グ レ ポー ト で、 CLK か ら XMUX ま でのパ ス を参照 し て く だ さ い。
CLB シ フ ト レ ジス タ のス イ ッ チ特性 (SLICEM のみ)
表 29 : CLB シ フ ト レ ジ ス タ のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
シーケ ン シ ャル遅延
TREG
ク ロ ッ ク か ら A – D 出力ま での遅延
1.33
1.61
1.61
ns、 最大
TREG_MUX
ク ロ ッ ク か ら AMUX – DMUX 出力ま での遅延
1.77
2.15
2.15
ns、 最大
TREG_M31
ク ロ ッ ク か ら M31 出力を介 し た DMUX
1.23
1.46
1.46
ns、 最大
ク ロ ッ ク CLK 前後におけ る セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TWS_SHFREG/TWH_SHFREG
WE 入力
0.41/0.12
0.51/0.17
0.51/0.17
ns、 最小
TCECK_SHFREG/TCKCE_SHFREG
CE 入力か ら CLK
0.42/0.11
0.52/0.17
0.52/0.17
ns、 最小
TDS_SHFREG/TDH_SHFREG
A – D 入力か ら CLK
0.37/0.37
0.44/0.43
0.44/0.43
ns、 最小
0.86
0.98
0.98
ns、 最小
ク ロ ッ ク CLK
TMPW_SHFREG
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
最小パルス幅
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
ク ロ ッ ク CLK か ら DOUT 出力ま での遅延
(出力レ ジ ス タ な し )(1)(2)
2.13
2.46
2.46
ns、 最大
ク ロ ッ ク CLK か ら DOUT 出力ま での遅延
(出力レ ジ ス タ あ り )(3)(4)
0.74
0.89
0.89
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク CLK か ら DOUT 出
力ま での遅延 (出力レ ジ ス タ な し )(1)(2)
3.04
3.84
3.84
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク CLK か ら DOUT 出
力ま での遅延 (出力レ ジ ス タ あ り )(3)(4)
0.81
0.94
0.94
ns、 最大
カ ス ケー ド 接続 し た場合の ク ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ ジ ス タ な し )(1)
2.88
3.30
3.30
ns、 最大
カ ス ケー ド 接続 し た場合の ク ロ ッ ク CLK か ら DOUT
出力ま での遅延 (出力レ ジ ス タ あ り )(3)
1.28
1.46
1.46
ns、 最大
ク ロ ッ ク CLK か ら FIFO フ ラ グ出力ま での遅延(5)
0.87
1.05
1.05
ns、 最大
1.02
1.15
1.15
ns、 最大
ブ ロ ッ ク RAM および FIFO の Clock-to-Out 遅延
TRCKO_DO お よ び
TRCKO_DO_REG
TRCKO_DO_ECC お よ び
TRCKO_DO_ECC_REG
TRCKO_DO_CASCOUT
および
TRCKO_DO_CASCOUT_REG
TRCKO_FLAGS
TRCKO_POINTERS
ク ロ ッ ク CLK か ら
TRCKO_PARITY_ECC
エン コ ー ド 専用モー ド の ECC を使用 し た場合の ク
ロ ッ ク CLK か ら ECCPARITY ま での遅延
0.85
0.94
0.94
ns、 最大
ク ロ ッ ク CLK か ら BITERR 出力ま での遅延
(出力レ ジ ス タ な し )
2.81
3.55
3.55
ns、 最大
ク ロ ッ ク CLK か ら BITERR 出力ま での遅延
(出力レ ジ ス タ あ り )
0.76
0.89
0.89
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク CLK か ら RDADDR
出力ま での遅延 (出力レ ジ ス タ な し )
0.88
1.07
1.07
ns、 最大
ECC を使用 し た場合の ク ロ ッ ク CLK か ら RDADDR
出力ま での遅延 (出力レ ジ ス タ あ り )
0.93
1.08
1.08
ns、 最大
TRCKO_SDBIT_ECC お よ び
TRCKO_SDBIT_ECC_REG
TRCKO_RDADDR_ECC お よ び
TRCKO_RDADDR_ECC_REG
FIFO ポ イ ン ター出力までの遅延(6)
ク ロ ッ ク CLK 前後におけ る セ ッ ト ア ッ プ タ イ ムお よびホール ド タ イ ム
TRCCK_ADDRA/
TRCKC_ADDRA
ADDR 入力(7)
0.49/0.33
0.57/0.36
0.57/0.36
ns、 最小
TRDCK_DI_WF_NC/
TRCKD_DI_WF_NC
ブ ロ ッ ク RAM を WRITE_FIRST ま たは
NO_CHANGE モー ド に コ ン フ ィ ギ ュ レーシ ョ ン し た
場合のデー タ 入力セ ッ ト ア ッ プ/ホール ド タ イ ム (8)
0.65/0.63
0.74/0.67
0.74/0.67
ns、 最小
TRDCK_DI_RF/TRCKD_DI_RF
ブ ロ ッ ク RAM を READ_FIRST モー ド に コ ン フ ィ
ギ ュ レーシ ョ ンす る 場合のデー タ 入力セ ッ ト ア ッ プ/
ホール ド タ イ ム (8)
0.22/0.34
0.25/0.41
0.25/0.41
ns、 最小
TRDCK_DI_ECC/
TRCKD_DI_ECC
標準モー ド のブ ロ ッ ク RAM ECC を使用 し た場合の
DIN 入力(8)
0.55/0.46
0.63/0.50
0.63/0.50
ns、 最小
TRDCK_DI_ECCW/
TRCKD_DI_ECCW
ブ ロ ッ ク RAM ECC エン コ ー ド のみを使用 し た場合
の DIN 入力(8)
1.02/0.46
1.17/0.50
1.17/0.50
ns、 最小
TRDCK_DI_ECC_FIFO/
TRCKD_DI_ECC_FIFO
標準モー ド の FIFO ECC を使用し た場合の DIN 入力(8)
1.15/0.59
1.32/0.64
1.32/0.64
ns、 最小
TRCCK_INJECTBITERR/
TRCKC_INJECTBITERR
ECC モー ド でシ ン グル/ダブル ビ ッ ト エ ラ ーを挿入
0.64/0.37
0.74/0.40
0.74/0.40
ns、 最小
TRCCK_EN/TRCKC_EN
ブ ロ ッ ク RAM の イ ネーブル (EN) 入力
0.39/0.21
0.45/0.23
0.45/0.23
ns、 最小
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 30 : ブ ロ ッ ク RAM および FIFO のス イ ッ チ特性 (続き)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TRCCK_REGCE/
TRCKC_REGCE
出力レ ジ ス タ の CE 入力
0.29/0.15
0.36/0.16
0.36/0.16
ns、 最小
TRCCK_RSTREG/
TRCKC_RSTREG
同期 RSTREG 入力
0.32/0.07
0.35/0.07
0.35/0.07
ns、 最小
TRCCK_RSTRAM/
TRCKC_RSTRAM
同期 RSTRAM 入力
0.34/0.43
0.36/0.46
0.36/0.46
ns、 最小
TRCCK_WEA/TRCKC_WEA
ラ イ ト イ ネーブル (WE) 入力 (ブ ロ ッ ク RAM のみ)
0.48/0.19
0.54/0.20
0.54/0.20
ns、 最小
TRCCK_WREN/TRCKC_WREN
WREN FIFO 入力
0.46/0.35
0.47/0.43
0.47/0.43
ns、 最小
TRCCK_RDEN/TRCKC_RDEN
RDEN FIFO 入力
0.43/0.35
0.43/0.43
0.43/0.43
ns、 最小
リ セ ッ ト 遅延
TRCO_FLAGS
リ セ ッ ト RST か ら FIFO フ ラ グ/ポ イ ン タ ーま での
遅延(9)
0.98
1.10
1.10
ns、 最大
TRREC_RST/TRREM_RST
FIFO リ セ ッ ト リ カバ リ お よ び削除 タ イ ミ ン グ (10)
2.07/-0.81
2.37/-0.81
2.37/-0.81
ns、 最大
SDP RF モー ド でない場合のブ ロ ッ ク RAM (Write
First お よ び No Change モー ド )
460.83
388.20
388.20
MHz
SDP RF モー ド の場合のブ ロ ッ ク RAM (Read First お
よ び Performance モー ド )、 ポー ト A と ポー ト B 間で
ア ド レ ス重複な し
460.83
388.20
388.20
MHz
SDP RF モー ド のブ ロ ッ ク RAM (Read First, Delayed
Write モー ド )、 ポー ト A と ポー ト B 間でア ド レ ス重
複の可能性あ り
404.53
339.67
339.67
MHz
FMAX_CAS_WF_NC
カ ス ケー ド 接続の場合のブ ロ ッ ク RAM (Write First、
No Change モー ド )、 RF モー ド ではない
418.59
345.78
345.78
MHz
FMAX_CAS_RF_PERFORMANCE
RF モー ド でカ ス ケー ド 接続 さ れてい る 場合の
ブ ロ ッ ク RAM (Read First、 Performance モー ド )、
ア ド レ ス重複の可能性はな し /1 つのポー ト が無効
418.59
345.78
345.78
MHz
FMAX_CAS_RF_DELAYED_WRITE
RF モー ド でカ ス ケー ド 接続 さ れてい る 場合、 ポー
ト A と ポー ト B 間でア ド レ ス重複の可能性あ り
362.19
297.35
297.35
MHz
FMAX_FIFO
ECC を使用 し ない場合のすべてのモー ド の FIFO
460.83
388.20
388.20
MHz
FMAX_ECC
ECC コ ン フ ィ ギ ュ レーシ ョ ンのブ ロ ッ ク RAM お よ
び FIFO
365.10
297.53
297.53
MHz
最大周波数
FMAX_BRAM_WF_NC
FMAX_BRAM_RF_
PERFORMANCE
FMAX_BRAM_RF_
DELAYED_WRITE
注記 :
1. TRCKO_DOR には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOW、 TRCKO_DOPR、 お よ び TRCKO_DOPW が含ま れます。
2. こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 0 に設定 さ れた同期 FIFO に も 適用 さ れます。
3. TRCKO_DO には B ポー ト に相当す る タ イ ミ ン グ パ ラ メ ー タ ーのほかに、 TRCKO_DOP が含ま れます。
4. こ れ ら のパ ラ メ ー タ ーは、 DO_REG = 1 に設定 さ れたマルチ レー ト (非同期) FIFO お よ び同期 FIFO に も 適用 さ れます。
5. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含ま れます。
6. TRCKO_POINTERS には、 TRCKO_RDCOUNT お よ び TRCKO_WRCOUNT の両方が含まれます。
7. ADDR のセ ッ ト ア ッ プお よ びホール ド タ イ ムは、 WE が無効の場合で も 、 EN がアサー ト さ れ る と き に満た さ れてい る 必要があ り ます。 満た さ れて
いない と 、 ブ ロ ッ ク RAM デー タ が破損す る 可能性があ り ます。
8. こ れ ら のパ ラ メ ー タ ーには、 A 入力 と B 入力、 お よ びそれ ら のパ リ テ ィ 入力が含ま れます。
9. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、 お よ び WRCOUNT が含ま れます。
10. RDEN お よ び WREN は、 リ セ ッ ト 前か ら 終了す る ま での間 Low に保持 し てお く 必要があ り ます。 FIFO の リ セ ッ ト は、 最 も 低速の ク ロ ッ ク
(WRCLK ま たは RDCLK) の少な く と も 立ち上が り エ ッ ジ 5 回分アサー ト す る 必要があ り ます。
DS189 (v1.0) 2016 年 9 月 27 日
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28
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
DSP48E1 のス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性
VCCINT 動作範囲、 スピー ド グレー ド
シ ンボル
1.0V
説明
-2
0.95V
-1
-1L
単位
デー タ /制御ピ ンから 入力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_A_AREG/TDSPCKD_A_AREG
A 入力か ら A レ ジ ス タ CLK
0.30/0.13
0.37/0.14
0.37/0.14
ns
TDSPDCK_B_BREG/TDSPCKD_B_BREG
B 入力か ら B レ ジ ス タ CLK
0.38/0.16
0.45/0.18
0.45/0.18
ns
TDSPDCK_C_CREG/TDSPCKD_C_CREG
C 入力か ら C レ ジ ス タ CLK
0.20/0.19
0.24/0.21
0.24/0.21
ns
TDSPDCK_D_DREG/TDSPCKD_D_DREG
D 入力か ら D レ ジ ス タ CLK
0.32/0.27
0.42/0.27
0.42/0.27
ns
TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG
ACIN 入力か ら A レ ジ ス タ CLK
0.27/0.13
0.32/0.14
0.32/0.14
ns
TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG
BCIN 入力か ら B レ ジ ス タ CLK
0.29/0.16
0.36/0.18
0.36/0.18
ns
デー タ ピ ンから パイ プ ラ イ ン レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{A, B}_MREG_MULT/
TDSPCKD_{A, B}_MREG_MULT
{A、 B} 入力か ら M レ ジ ス タ CLK
(乗算器を使用)
2.76/-0.01
3.29/-0.01
3.29/-0.01
ns
TDSPDCK_{A, D}_ADREG/
TDSPCKD_{A, D}_ADREG
{A、 D} 入力か ら AD レ ジ ス タ CLK
1.48/-0.02
1.76/-0.02
1.76/-0.02
ns
デー タ /制御ピ ンから 出力レ ジ ス タ ク ロ ッ ク に対する セ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{A, B}_PREG_MULT/
TDSPCKD_{A, B} _PREG_MULT
{A、 B} 入力か ら P レ ジ ス タ CLK
(乗算器を使用)
4.60/-0.28
5.48/-0.28
5.48/-0.28
ns
TDSPDCK_D_PREG_MULT/
TDSPCKD_D_PREG_MULT
D 入力か ら P レ ジ ス タ CLK (乗算器を使用)
4.50/-0.73
5.35/-0.73
5.35/-0.73
ns
TDSPDCK_{A, B} _PREG/
TDSPCKD_{A, B} _PREG
A ま たは B 入力か ら P レ ジ ス タ CLK
(乗算器は未使用)
1.98/-0.28
2.35/-0.28
2.35/-0.28
ns
TDSPDCK_C_PREG/TDSPCKD_C_PREG
C 入力か ら P レ ジ ス タ CLK (乗算器は未使用)
1.76/-0.26
2.10/-0.26
2.10/-0.26
ns
TDSPDCK_PCIN_PREG/TDSPCKD_PCIN_PREG
PCIN 入力か ら P レ ジ ス タ CLK
1.51/-0.15
1.80/-0.15
1.80/-0.15
ns
CE ピ ンのセ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{CEA;CEB}_{AREG;BREG}/
TDSPCKD_{CEA;CEB}_{AREG;BREG}
{CEA、 CEB} 入力か ら {A、 B} レ ジ ス タ CLK
0.42/0.08
0.52/0.11
0.52/0.11
ns
TDSPDCK_CEC_CREG/TDSPCKD_CEC_CREG
CEC 入力か ら C レ ジ ス タ CLK
0.34/0.11
0.42/0.13
0.42/0.13
ns
TDSPDCK_CED_DREG/TDSPCKD_CED_DREG
CED 入力か ら D レ ジ ス タ CLK
0.43/-0.03
0.52/-0.03
0.52/-0.03
ns
TDSPDCK_CEM_MREG/TDSPCKD_CEM_MREG
CEM 入力か ら M レ ジ ス タ CLK
0.21/0.20
0.27/0.23
0.27/0.23
ns
TDSPDCK_CEP_PREG/TDSPCKD_CEP_PREG
CEP 入力か ら P レ ジ ス タ CLK
0.43/0.01
0.53/0.01
0.53/0.01
ns
RST ピ ンのセ ッ ト ア ッ プ タ イムおよびホール ド タ イム
TDSPDCK_{RSTA; RSTB}_{AREG; BREG}/
TDSPCKD_{RSTA; RSTB}_{AREG; BREG}
{RSTA、 RSTB} 入力か ら {A、 B} レ ジ ス タ CLK
0.46/0.13
0.55/0.15
0.55/0.15
ns
TDSPDCK_RSTC_CREG/TDSPCKD_RSTC_CREG
RSTC 入力か ら C レ ジ ス タ CLK
0.08/0.11
0.09/0.12
0.09/0.12
ns
TDSPDCK_RSTD_DREG/TDSPCKD_RSTD_DREG
RSTD 入力か ら D レ ジ ス タ CLK
0.50/0.08
0.59/0.09
0.59/0.09
ns
TDSPDCK_RSTM_MREG/TDSPCKD_RSTM_MREG
RSTM 入力か ら M レ ジ ス タ CLK
0.23/0.24
0.27/0.28
0.27/0.28
ns
TDSPDCK_RSTP_PREG/TDSPCKD_RSTP_PREG
RSTP 入力か ら P レ ジ ス タ CLK
0.30/0.01
0.35/0.01
0.35/0.01
ns
4.35
5.18
5.18
ns
入力ピ ンか ら出力ピ ン ま での組み合わせ遅延
TDSPDO_A_CARRYOUT_MULT
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
A 入力か ら CARRYOUT 出力 (乗算器を使用)
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29
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性 (続き)
VCCINT 動作範囲、 スピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TDSPDO_D_P_MULT
D 入力か ら P 出力 (乗算器を使用)
4.26
5.07
5.07
ns
TDSPDO_B_P
B 入力か ら P 出力 (乗算器は未使用)
1.75
2.08
2.08
ns
TDSPDO_C_P
C 入力か ら P 出力
1.53
1.82
1.82
ns
入力ピ ンか ら カ スケー ド 接続 さ れた出力ピ ン ま での組み合わせ遅延
TDSPDO_{A; B}_{ACOUT; BCOUT}
{A、 B} 入力か ら {ACOUT、 BCOUT} 出力
0.63
0.74
0.74
ns
TDSPDO_{A, B}_CARRYCASCOUT_MULT
{A、 B} 入力か ら CARRYCASCOUT 出力
(乗算器を使用)
4.65
5.54
5.54
ns
TDSPDO_D_CARRYCASCOUT_MULT
D 入力か ら CARRYCASCOUT 出力
(乗算器を使用)
4.54
5.40
5.40
ns
TDSPDO_{A, B}_CARRYCASCOUT
{A、 B} 入力か ら CARRYCASCOUT 出力
(乗算器は未使用)
2.03
2.41
2.41
ns
TDSPDO_C_CARRYCASCOUT
C 入力か ら CARRYCASCOUT 出力
1.81
2.15
2.15
ns
カ スケー ド 接続 さ れた入力ピ ンか ら すべての出力ピ ン ま での組み合わせ遅延
TDSPDO_ACIN_P_MULT
ACIN 入力か ら P 出力 (乗算器を使用)
4.19
5.00
5.00
ns
TDSPDO_ACIN_P
ACIN 入力か ら P 出力 (乗算器は未使用)
1.57
1.88
1.88
ns
TDSPDO_ACIN_ACOUT
ACIN 入力か ら ACOUT 出力ま での遅延
0.44
0.53
0.53
ns
TDSPDO_ACIN_CARRYCASCOUT_MULT
ACIN 入力か ら CARRYCASCOUT 出力
(乗算器を使用)
4.47
5.33
5.33
ns
TDSPDO_ACIN_CARRYCASCOUT
ACIN 入力か ら CARRYCASCOUT 出力
(乗算器は未使用)
1.85
2.21
2.21
ns
TDSPDO_PCIN_P
PCIN 入力か ら P 出力
1.28
1.52
1.52
ns
TDSPDO_PCIN_CARRYCASCOUT
PCIN 入力か ら CARRYCASCOUT 出力
1.56
1.85
1.85
ns
出力レ ジス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Out
TDSPCKO_P_PREG
CLK PREG か ら P 出力
0.37
0.44
0.44
ns
TDSPCKO_CARRYCASCOUT_PREG
CLK PREG か ら CARRYCASCOUT 出力
0.59
0.69
0.69
ns
パイ プ ラ イ ン レ ジ ス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Output
TDSPCKO_P_MREG
CLK MREG か ら P 出力
1.93
2.31
2.31
ns
TDSPCKO_CARRYCASCOUT_MREG
CLK MREG か ら CARRYCASCOUT 出力
2.21
2.64
2.64
ns
TDSPCKO_P_ADREG_MULT
CLK ADREG 入力か ら P 出力 (乗算器を使用)
3.10
3.69
3.69
ns
TDSPCKO_CARRYCASCOUT_ADREG_MULT
CLK ADREG 入力か ら CARRYCASCOUT 出力
(乗算器を使用)
3.38
4.02
4.02
ns
入力レ ジス タ ク ロ ッ ク から 出力ピ ン ま での Clock-to-Output
TDSPCKO_P_AREG_MULT
CLK AREG 入力か ら P 出力 (乗算器を使用)
4.51
5.37
5.37
ns
TDSPCKO_P_BREG
CLK BREG 入力か ら P 出力 (乗算器は未使用)
1.87
2.22
2.22
ns
TDSPCKO_P_CREG
CLK CREG 入力か ら P 出力 (乗算器は未使用)
1.93
2.30
2.30
ns
TDSPCKO_P_DREG_MULT
CLK DREG 入力か ら P 出力 (乗算器を使用)
4.48
5.32
5.32
ns
入力レ ジス タ ク ロ ッ ク から カ スケー ド 接続 さ れた出力ピ ン ま での Clock-to-Output
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30
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 31 : DSP48E1 のス イ ッ チ特性 (続き)
VCCINT 動作範囲、 スピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TDSPCKO_{ACOUT; BCOUT}_{AREG; BREG}
CLK (ACOUT、 BCOUT) 入力か ら {A、 B} レ ジ
ス タ 出力
0.73
0.87
0.87
ns
TDSPCKO_CARRYCASCOUT_{AREG, BREG}_MULT
CLK (AREG、 BREG) か ら CARRYCASCOUT 出
力 (乗算器を使用)
4.79
5.70
5.70
ns
TDSPCKO_CARRYCASCOUT_ BREG
CLK BREG 入力か ら CARRYCASCOUT 出力
(乗算器は未使用)
2.15
2.55
2.55
ns
TDSPCKO_CARRYCASCOUT_ DREG_MULT
CLK DREG 入力か ら CARRYCASCOUT 出力
(乗算器を使用)
4.76
5.65
5.65
ns
TDSPCKO_CARRYCASCOUT_ CREG
CLK CREG か ら CARRYCASCOUT 出力
2.21
2.63
2.63
ns
最大周波数
FMAX
すべての レ ジ ス タ を使用
550.66
464.25
464.25
MHz
FMAX_PATDET
パ タ ーン検出器を使用
465.77
392.93
392.93
MHz
FMAX_MULT_NOMREG
2 つの レ ジ ス タ 付 き 乗算器 (MREG な し )
305.62
257.47
257.47
MHz
FMAX_MULT_NOMREG_PATDET
2 つの レ ジ ス タ 付 き 乗算器 (MREG な し 、
パ タ ーン検出あ り )
277.62
233.92
233.92
MHz
FMAX_PREADD_MULT_NOADREG
ADREG な し
346.26
290.44
290.44
MHz
FMAX_PREADD_MULT_NOADREG_PATDET
ADREG な し (パ タ ーン検出あ り )
346.26
290.44
290.44
MHz
FMAX_NOPIPELINEREG
パ イ プ ラ イ ン レ ジ ス タ な し (MREG、 ADREG)
227.01
190.69
190.69
MHz
FMAX_NOPIPELINEREG_PATDET
パ イ プ ラ イ ン レ ジ ス タ な し (MREG、 ADREG)
(パ タ ーン検出あ り )
211.15
177.43
177.43
MHz
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31
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
ク ロ ッ ク バ ッ フ ァ ーおよびネ ッ ト ワー ク
表 32 : グローバル ク ロ ッ クのス イ ッ チ特性 (BUFGCTRL を含む)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
CE ピ ンのセ ッ ト ア ッ プ/ホール ド
0.13/0.40
0.16/0.41
0.16/0.41
ns
TBCCCK_S/TBCCKC_S(1)
S ピ ンのセ ッ ト ア ッ プ/ホール ド
0.13/0.40
0.16/0.41
0.16/0.41
ns
TBCCKO_O(2)
I0/I1 か ら O ま での BUFGCTRL 遅延
0.09
0.10
0.10
ns
グ ロ ーバル ク ロ ッ ク ツ リ ー (BUFG)
628.00
464.00
464.00
MHz
TBCCCK_CE/TBCCKC_CE
(1)
最大周波数
FMAX_BUFG
注記 :
1. TBCCCK_CE お よ び TBCCKC_CE は、 ク ロ ッ ク の切 り 替え時にグ ロ ーバル ク ロ ッ ク の動作でグ リ ッ チが発生 し ない よ う にす る ため、 仕様を満たす必要
があ り ます。 BUFGMUX プ リ ミ テ ィ ブではグ リ ッ チが発生 し ないため、 こ れ ら のパ ラ メ ー タ ーは適用 さ れません。 その他のグ ロ ーバル ク ロ ッ ク の
セ ッ ト ア ッ プお よ びホール ド タ イ ムはオプシ ョ ン です。 こ の要件を満たす必要があ る のは、 ク ロ ッ ク の切 り 替え時にサ イ ク ルご と にデバ イ ス動作
を シ ミ ュ レーシ ョ ン と 一致 さ せ る 必要があ る 場合のみです。
2. TBGCKO_O (I0 か ら O ま での BUFG 遅延) の値は、 TBCCKO_O の値 と 同 じ です。
表 33 : 入力/出力 ク ロ ッ クのス イ ッ チ特性 (BUFIO)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
TBIOCKO_O
1.0V
説明
I か ら O ま での Clock-to-Out 遅延
0.95V
単位
-2
-1
-1L
1.26
1.54
1.54
ns
680.00
600.00
600.00
MHz
最大周波数
FMAX_BUFIO
I/O ク ロ ッ ク ツ リ ー (BUFIO)
表 34 : リ ージ ョ ナル ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFR)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TBRCKO_O
I か ら O ま での Clock-to-Out 遅延
0.76
0.99
0.99
ns
TBRCKO_O_BYP
Divide Bypass 属性設定時の I か ら O ま での Clock-to-Out 遅延
0.39
0.52
0.52
ns
TBRDO_O
CLR か ら O ま での伝搬遅延
0.85
1.09
1.09
ns
375.00
315.00
315.00
MHz
最大周波数
FMAX_BUFR(1)
リ ージ ョ ナル ク ロ ッ ク ツ リ ー (BUFR)
注記 :
1. BUFR お よ び BUFMR への最大入力周波数は BUFIO FMAX 周波数です。
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32
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 35 : 水平ク ロ ッ ク バ ッ フ ァ ーのス イ ッ チ特性 (BUFH)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
0.11
0.13
0.13
ns
TBHCKO_O
I か ら O ま での BUFH の遅延
TBHCCK_CE/TBHCKC_CE
CE ピ ンのセ ッ ト ア ッ プ/ホール ド
0.22/0.15
0.28/0.21
0.28/0.21
ns
水平 ク ロ ッ ク バ ッ フ ァ ー (BUFH)
628.00
464.00
464.00
MHz
最大周波数
FMAX_BUFH
表 36 : デ ュ ーテ ィ サイ クルのずれおよび ク ロ ッ ク ツ リ ーのスキ ュ ー
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
TDCD_CLK
TCKSKEW
説明
1.0V
デバイ ス
0.95V
単位
-2
-1
-1L
グ ロ ーバル ク ロ ッ ク ツ リ ーのデ ュ ーテ ィ サ イ ク ルのずれ(1) すべて
0.20
0.20
0.20
ns
XC7S6
0.05
0.06
0.06
ns
XC7S15
0.05
0.06
0.06
ns
XC7S25
0.26
0.26
0.26
ns
XC7S50
0.26
0.26
0.26
ns
XC7S75
0.33
0.36
0.36
ns
XC7S100
0.33
0.36
0.36
ns
グ ロ ーバル ク ロ ッ ク ツ リ ーの ス キ ュ ー (2)
TDCD_BUFIO
I/O ク ロ ッ ク ツ リ ーのデ ュ ーテ ィ サ イ ク ルのずれ
すべて
0.14
0.14
0.14
ns
TBUFIOSKEW
1 ク ロ ッ ク 領域内での I/O ク ロ ッ ク ツ リ ー ス キ ュ ー
すべて
0.03
0.03
0.03
ns
TDCD_BUFR
リ ージ ョ ナル ク ロ ッ ク ツ リ ーのデ ュ ーテ ィ サ イ ク ルの
ずれ
すべて
0.18
0.18
0.18
ns
注記 :
1. こ れ ら のパ ラ メ ー タ ーは、 I/O フ リ ッ プ フ ロ ッ プで計測 さ れ る デ ュ ーテ ィ サ イ ク ルのずれの ワ ース ト ケース です。 IBIS を使用す る と 、 すべての I/O
規格の立ち上が り /立ち下が り 時間が非対称であ る ために生 じ る デ ュ ーテ ィ サ イ ク ルのずれを計測で き ます。
2. TCKSKEW 値は、 順次 I/O エ レ メ ン ト 間で計測 さ れ る ク ロ ッ ク ツ リ ー ス キ ュ ーの ワ ース ト ケース です。 I/O レ ジ ス タ が近接 し 、 入力が ク ロ ッ ク ツ
リ ーの同 じ 分岐ま たは近接す る 分岐にあ る 場合は、 ク ロ ッ ク ツ リ ー ス キ ュ ーが大幅に低減 さ れます。 特定のアプ リ ケーシ ョ ンの ク ロ ッ ク ス
キ ュ ー値を得 る には、 ザ イ リ ン ク ス の タ イ ミ ン グ解析ツールを使用 し て く だ さ い。
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33
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
MMCM のス イ ッ チ特性
表 37 : MMCM のス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
MMCM_FINMAX
最大入力 ク ロ ッ ク 周波数
800.00
800.00
800.00
MHz
MMCM_FINMIN
最小入力 ク ロ ッ ク 周波数
10.00
10.00
10.00
MHz
MMCM_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
MMCM_FINDUTY
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 10 ～ 49MHz
25
25
25
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 50 ～ 199MHz
30
30
30
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 200 ～ 399MHz
35
35
35
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 400 ～ 499MHz
40
40
40
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : > 500MHz
45
45
45
%
MMCM_FMIN_PSCLK
最小可変位相シ フ ト ク ロ ッ ク 周波数
0.01
0.01
0.01
MHz
MMCM_FMAX_PSCLK
最大可変位相シ フ ト ク ロ ッ ク 周波数
500.00
450.00
450.00
MHz
MMCM_FVCOMIN
最小 MMCM VCO 周波数
600.00
600.00
600.00
MHz
MMCM_FVCOMAX
最大 MMCM VCO 周波数
1440.00
1200.00
1200.00
MHz
標準 Low MMCM 帯域幅(1)
1.00
1.00
1.00
MHz
標準 High MMCM 帯域幅(1)
4.00
4.00
4.00
MHz
MMCM_TSTATPHAOFFSET
MMCM 出力の ス タ テ ィ ッ ク 位相オ フ セ ッ ト (2)
0.12
0.12
0.12
ns
MMCM_TOUTJITTER
MMCM 出力ジ ッ タ ー
MMCM_TOUTDUTY
MMCM 出力 ク ロ ッ ク のデ ュ ーテ ィ サ イ ク ル精度(4)
MMCM_TLOCKMAX
MMCM_FBANDWIDTH
注記 3
0.20
0.20
0.20
ns
MMCM 最大 ロ ッ ク 時間
100.00
100.00
100.00
µs
MMCM_FOUTMAX
MMCM 最大出力周波数
800.00
800.00
800.00
MHz
MMCM_FOUTMIN
MMCM 最小出力周波数(5)(6)
4.69
4.69
4.69
MHz
MMCM_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の変動
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
MMCM_RSTMINPULSE
最小 リ セ ッ ト パルス幅
5.00
5.00
5.00
ns
MMCM_FPFDMAX
PFD (位相周波数検出器) での最大周波数
500.00
450.00
450.00
MHz
MMCM_FPFDMIN
PFD (位相周波数検出器) での最小周波数
10.00
10.00
10.00
MHz
MMCM_TFBDELAY
フ ィ ー ド バ ッ ク パ ス での最大遅延
最大 3ns ま たは CLKIN の 1 サ イ ク ル
MMCM ス イ ッ チ特性のセ ッ ト ア ッ プおよびホール ド
TMMCMDCK_PSEN/
TMMCMCKD_PSEN
位相シ フ ト イ ネーブルのセ ッ ト ア ッ プ/ホール ド
1.04/0.00
1.04/0.00
1.04/0.00
ns
TMMCMDCK_PSINCDEC/
TMMCMCKD_PSINCDEC
位相シ フ ト イ ン ク リ メ ン ト /デ ク リ メ ン ト の
セ ッ ト ア ッ プ/ホール ド
1.04/0.00
1.04/0.00
1.04/0.00
ns
TMMCMCKO_PSDONE
PSDONE の位相シ フ ト Clock-to-Out
0.68
0.81
0.81
ns
DCLK 前後の MMCM の DRP (ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TMMCMDCK_DADDR/
TMMCMCKD_DADDR
DADDR セ ッ ト ア ッ プ/ホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
TMMCMDCK_DI/TMMCMCKD_DI
DI セ ッ ト ア ッ プ/ホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
DS189 (v1.0) 2016 年 9 月 27 日
Advance 製品仕様
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34
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 37 : MMCM のス イ ッ チ特性 (続き)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TMMCMDCK_DEN/
TMMCMCKD_DEN
DEN セ ッ ト ア ッ プ/ホール ド
1.97/0.00
2.29/0.00
2.29/0.00
ns、 最小
TMMCMDCK_DWE/
TMMCMCKD_DWE
DWE セ ッ ト ア ッ プ/ホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
TMMCMCKO_DRDY
DRDY の CLK-to-Out
0.72
0.99
0.99
ns、 最大
FDCK
DCLK の周波数
200.00
200.00
200.00
MHz、 最大
注記 :
1. MMCM では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る か
に低い値のためです。
2. ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の MMCM 出力間で計測 さ れてい ます。
3. こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド [参照 7] か ら 取得で き ます。
4. グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
5. デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
6. CLKOUT4_CASCADE = TRUE の と き 、 MMCM_FOUTMIN は 0.036MHz です。
PLL のス イ ッ チ仕様
表 38 : PLL の仕様
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
PLL_FINMAX
最大入力 ク ロ ッ ク 周波数
800.00
800.00
800.00
MHz
PLL_FINMIN
最小入力 ク ロ ッ ク 周波数
19.00
19.00
19.00
MHz
PLL_FINJITTER
最大入力 ク ロ ッ ク 周期ジ ッ タ ー
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 19 ～ 49MHz
25
25
25
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 50 ～ 199MHz
30
30
30
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 200 ～ 399MHz
35
35
35
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : 400 ～ 499MHz
40
40
40
%
入力デ ュ ーテ ィ サ イ ク ル許容範囲 : >500MHz
45
45
45
%
PLL_FINDUTY
PLL_FVCOMIN
最小 PLL VCO 周波数
800.00
800.00
800.00
MHz
PLL_FVCOMAX
最大 PLL VCO 周波数
1866.00
1600.00
1600.00
MHz
標準 Low PLL 帯域幅
1.00
1.00
1.00
MHz
4.00
4.00
4.00
MHz
0.12
0.12
0.12
ns
PLL_FBANDWIDTH
標準 High PLL
帯域幅(1)
PLL_TSTATPHAOFFSET
PLL 出力の ス タ テ ィ ッ ク 位相オ フ セ ッ ト (2)
PLL_TOUTJITTER
PLL 出力ジ ッ タ ー
注記 3
PLL_TOUTDUTY
PLL 出力 ク ロ ッ ク のデ ュ ーテ ィ サ イ
PLL_TLOCKMAX
ク ル精度(4)
0.20
0.20
0.20
ns
PLL 最大 ロ ッ ク 時間
100.00
100.00
100.00
µs
PLL_FOUTMAX
PLL 最大出力周波数
800.00
800.00
800.00
MHz
PLL_FOUTMIN
PLL 最小出力周波数(5)
6.25
6.25
6.25
MHz
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 38 : PLL の仕様
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
-2
PLL_TEXTFDVAR
外部 ク ロ ッ ク フ ィ ー ド バ ッ ク の変動
PLL_RSTMINPULSE
最小 リ セ ッ ト パルス幅
PLL_FPFDMAX
0.95V
-1
単位
-1L
ク ロ ッ ク 入力周期の 20% 以内ま たは最大 1ns
5.00
5.00
5.00
ns
PFD (位相周波数検出器) での最大周波数
500.00
450.00
450.00
MHz
PLL_FPFDMIN
PFD (位相周波数検出器) での最小周波数
19.00
19.00
19.00
MHz
PLL_TFBDELAY
フ ィ ー ド バ ッ ク パ ス での最大遅延
最大 3ns ま たは CLKIN の 1 サ イ ク ル
DCLK 前後の PLL の DRP (ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト )
TPLLDCK_DADDR/
TPLLCKD_DADDR
D ア ド レ ス のセ ッ ト ア ッ プお よ びホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
TPLLDCK_DI/TPLLCKD_DI
D 入力のセ ッ ト ア ッ プお よ びホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
D イ ネーブルのセ ッ ト ア ッ プお よ びホール ド
1.97/0.00
2.29/0.00
2.29/0.00
ns、 最小
TPLLDCK_DWE/
TPLLCKD_DWE
D ラ イ ト イ ネーブルのセ ッ ト ア ッ プおよびホール ド
1.40/0.15
1.63/0.15
1.63/0.15
ns、 最小
TPLLCKO_DRDY
DRDY の CLK-to-Out
0.72
0.99
0.99
ns、 最大
FDCK
DCLK の周波数
200.00
200.00
200.00
MHz、 最大
TPLLDCK_DEN/
TPLLCKD_DEN
注記 :
1. PLL では通常の拡散スペ ク ト ラ ム入力 ク ロ ッ ク が フ ィ ル タ ー さ れません。 こ れは、 通常 こ れ ら の入力が帯域幅フ ィ ル タ ーの周波数 よ り も は る かに
低い値のためです。
2. ス タ テ ィ ッ ク オ フ セ ッ ト は、 同一の位相を持つ任意の PLL 出力間で計測 さ れてい ます。
3. こ のパ ラ メ ー タ ーの値は、 ク ロ ッ キ ン グ ウ ィ ザー ド [参照 7] か ら 取得で き ます。
4. グ ロ ーバル ク ロ ッ ク バ ッ フ ァ ーを含みます。
5. デ ュ ーテ ィ サ イ ク ルが 50% の場合に FVCO/128 と し て算出 し た値です。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 出力パラ メ ー タ ーのガ イ ド ラ イ ン
表 39 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク領域近辺)(1)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-2
0.95V
-1
単位
-1L
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOF
BUFG に最 も 近い ピ ン/バン ク の CC ク ロ ッ ク 入力 と
OUTFF 間 (MMCM/PLL な し )、 ( ク ロ ッ ク 領域近辺)(2)
XC7S6
5.55
6.50
6.50
ns
XC7S15
5.55
6.50
6.50
ns
XC7S25
5.55
6.44
6.44
ns
XC7S50
5.71
6.62
6.62
ns
XC7S75
5.73
6.71
6.71
ns
XC7S100
5.73
6.71
6.71
ns
注記 :
1. こ の表には、 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び
CLB フ リ ッ プ フ ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) [参照 3] の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
表 40 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM/PLL な し )、 (ク ロ ッ ク領域から離れている)(1)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-2
0.95V
-1
単位
-1L
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 12mA、 スルー レー ト = Fast、 MMCM/PLL な し )
TICKOFFAR
BUFG か ら 最 も 離れた ピ ン/バン ク の CC ク ロ ッ ク 入力
と OUTFF 間 (MMCM/PLL な し )、 ( ク ロ ッ ク 領域か ら
離れてい る )(2)
XC7S6
5.55
6.50
6.50
ns
XC7S15
5.55
6.50
6.50
ns
XC7S25
5.55
6.44
6.44
ns
XC7S50
5.71
6.62
6.62
ns
XC7S75
6.01
7.02
7.02
ns
XC7S100
6.01
7.02
7.02
ns
注記 :
1. こ の表には、 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び
CLB フ リ ッ プ フ ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. 『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) [参照 3] の 「ダ イ レベルでのバン ク 番号の概要」 を参照 し て く だ さ い。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 41 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (MMCM あ り )(1)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-2
0.95V
-1
単位
-1L
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 MMCM あ り )
TICKOFMMCMCC
CC ク ロ ッ ク 入力 と OUTFF 間 (MMCM あ り )(2)
XC7S6
1.03
1.03
1.03
ns
XC7S15
1.03
1.03
1.03
ns
XC7S25
1.00
1.00
1.00
ns
XC7S50
1.00
1.00
1.00
ns
XC7S75
1.00
1.00
1.00
ns
XC7S100
1.00
1.00
1.00
ns
注記 :
1. こ の表には、 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び
CLB フ リ ッ プ フ ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. MMCM 出力ジ ッ タ ーは タ イ ミ ン グ算出に含まれてい ます。
表 42 : CC (ク ロ ッ ク兼用) ク ロ ッ ク 入力から 出力ま での遅延 (PLL あ り )(1)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
-2
0.95V
-1
単位
-1L
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 PLL あ り )
TICKOFPLLCC
CC ク ロ ッ ク 入力 と OUTFF 間 (PLL あ り )(2)
XC7S6
0.85
0.85
0.85
ns
XC7S15
0.85
0.85
0.85
ns
XC7S25
0.83
0.83
0.83
ns
XC7S50
0.83
0.83
0.83
ns
XC7S75
0.83
0.83
0.83
ns
XC7S100
0.83
0.83
0.83
ns
注記 :
1. こ の表には、 1 つのグ ロ ーバル ク ロ ッ ク 入力で、 ア ク セ ス可能な カ ラ ムにあ る 垂直 ク ロ ッ ク ラ イ ンが 1 本駆動 さ れ、 ア ク セ ス可能な IOB お よ び
CLB フ リ ッ プ フ ロ ッ プの ク ロ ッ ク がすべて、 そのグ ロ ーバル ク ロ ッ ク ネ ッ ト で駆動 さ れてい る 場合の値を示 し てい ます。
2. PLL の出力ジ ッ タ ーは タ イ ミ ン グ算出に含まれてい ます。
表 43 : BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
-2
0.95V
-1
単位
-1L
SSTL15 CC ク ロ ッ ク 入力から 出力ま での遅延 (出力フ リ ッ プ フ ロ ッ プ使用、 スルー レー ト = Fast、 BUFIO あ り )
TICKOFCS
I/O ク ロ ッ ク の Clock-to-Out
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5.61
6.64
6.64
ns
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
デバイ スの Pin-to-Pin 入力パラ メ ー タ ーのガ イ ド ラ イ ン
すべてのデバ イ ス において機能テ ス ト が完全に実施 さ れてい ます。 特記のない限 り 、 数値の単位はナ ノ 秒です。
表 44 : グローバル ク ロ ッ ク 入力のセ ッ ト ア ッ プおよびホール ド (MMCM/PLL な し 、 ZHOLD_DELAY あ り 、 HR I/O バン ク)
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
0.95V
-2
-1
-1L
単位
SSTL15 規格における、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド タ イム(1)
TPSFD/TPHFD
全体遅延 (レ ガシ遅延ま たはデフ ォ ル ト 遅延)
グ ロ ーバル ク ロ ッ ク 入力お よ び IFF(2)
(MMCM/PLL な し 、 ZHOLD_DELAY あ り 、
HR I/O バン ク )
XC7S6
2.76/-0.43
3.17/-0.43
3.17/-0.43
ns
XC7S15
2.76/-0.43
3.17/-0.43
3.17/-0.43
ns
XC7S25
2.66/-0.41
3.11/-0.41
3.11/-0.41
ns
XC7S50
2.66/-0.41
3.11/-0.41
3.11/-0.41
ns
XC7S75
2.91/-0.37
3.36/-0.37
3.36/-0.37
ns
XC7S100
2.91/-0.37
3.36/-0.37
3.36/-0.37
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
表 45 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (MMCM あ り )
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
説明
1.0V
デバイ ス
-2
0.95V
-1
単位
-1L
SSTL15 規格における、 グローバル ク ロ ッ ク入力信号に対する入力セ ッ ト ア ッ プ/ホール ド タ イム(1)(2)
TPSMMCMCC/
TPHMMCMCC
遅延のない CC ク ロ ッ ク 入力 と IFF(3) 間
(MMCM あ り )
XC7S6
2.73/-0.59
3.27/-0.59
3.27/-0.59
ns
XC7S15
2.73/-0.59
3.27/-0.59
3.27/-0.59
ns
XC7S25
2.69/-0.61
3.21/-0.61
3.21/-0.61
ns
XC7S50
2.80/-0.62
3.35/-0.62
3.35/-0.62
ns
XC7S75
2.81/-0.62
3.36/-0.62
3.36/-0.62
ns
XC7S100
2.81/-0.62
3.36/-0.62
3.36/-0.62
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワ ース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ
ス が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度
が最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. 各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
3. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 46 : CC の ク ロ ッ ク入力のセ ッ ト ア ッ プおよびホール ド (PLL あ り )
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
説明
1.0V
デバイ ス
0.95V
-2
-1
-1L
単位
SSTL15 規格における、 CC のク ロ ッ ク 入力信号に対する入力セ ッ ト ア ッ プおよびホール ド タ イム(1)(2)
TPSPLLCC/
TPHPLLCC
遅延のない CC ク ロ ッ ク 入力 と IFF(3) 間
(PLL あ り )
XC7S6
3.07/-0.17
3.69/-0.17
3.69/-0.17
ns
XC7S15
3.07/-0.17
3.69/-0.17
3.69/-0.17
ns
XC7S25
3.04/-0.19
3.63/-0.19
3.63/-0.19
ns
XC7S50
3.15/-0.19
3.77/-0.19
3.77/-0.19
ns
XC7S75
3.15/-0.19
3.78/-0.19
3.78/-0.19
ns
XC7S100
3.15/-0.19
3.78/-0.19
3.78/-0.19
ns
注記 :
1. セ ッ ト ア ッ プお よ びホール ド タ イ ムは、 ワース ト ケース の条件下 (プ ロ セ ス、 電圧、 温度) で計測 さ れてい ます。 セ ッ ト ア ッ プ タ イ ムは、 プ ロ セ ス
が最 も 低速で温度が最 も 高 く 、 電圧が最 も 低い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て、 ホール ド タ イ ムは、 プ ロ セ ス が最 も 高速で温度が
最 も 低 く 、 電圧が最 も 高い条件下のグ ロ ーバル ク ロ ッ ク 入力信号に対 し て計測 さ れてい ます。
2. 各信号規格の使用に よ っ て発生す る デ ュ ーテ ィ サ イ ク ルのずれは、 IBIS を使用 し て確認 し て く だ さ い。
3. IFF は入力フ リ ッ プ フ ロ ッ プ ま たは ラ ッ チです。
表 47 : BUFIO を使用する場合の転送ク ロ ッ ク 入力ピ ンに対するデー タ 入力セ ッ ト ア ッ プおよびホール ド タ イム
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
-2
0.95V
-1
単位
-1L
SSTL15 規格における、 BUFIO を使用する場合の転送 ク ロ ッ ク入力ピ ンに対する入力セ ッ ト ア ッ プおよびホール ド タ イ ム
TPSCS/TPHCS
I/O ク ロ ッ ク のセ ッ ト ア ッ プお よ びホール ド
-0.38/1.46
-0.38/1.73
-0.38/1.76
ns
表 48 : サン プル ウ ィ ン ド ウ
VCCINT 動作範囲、 ス ピー ド グ レー ド
シ ンボル
1.0V
説明
エ ラ ー (1)
TSAMP
レ シーバー ピ ンでのサンプ リ ン グ
TSAMP_BUFIO
BUFIO を使用す る 場合の レ シーバー ピ ンでの
サンプ リ ン グ エ ラ ー (2)
0.95V
単位
-2
-1
-1L
0.64
0.70
0.70
ns
0.40
0.46
0.46
ns
注記 :
1. こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Spartan-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価で
は、 DCM を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 計測には、 次が含まれます。
- CLK0 MMCM ジ ッ タ ー
- MMCM 精度 (位相オ フ セ ッ ト )
- MMCM 位相シ フ ト 精度
ただ し 、 パ ッ ケージ ま たは ク ロ ッ ク ツ リ ー ス キ ュ ーは含まれません。
2. こ のパ ラ メ ー タ ーは、 さ ま ざ ま な電圧、 温度、 プ ロ セ ス での Spartan-7 FPGA DDR 入力レ ジ ス タ の総サンプ リ ン グ エ ラ ー数を示 し ます。 特性評価で
は、 BUFIO ク ロ ッ ク ネ ッ ト ワ ー ク お よ び IDELAY を使用 し て DDR 入力レ ジ ス タ の動作エ ッ ジ を キ ャ プチ ャ し てい ます。 ただ し 、 パ ッ ケージ ま た
は ク ロ ッ ク ツ リ ー ス キ ュ ーは含ま れません。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
その他のパ ッ ケージ パラ メ ー タ ーのガ イ ド ラ イ ン
こ こ では、 Spartan-7 FPGA の ク ロ ッ ク ト ラ ン ス ミ ッ タ ーお よ びレ シーバーにおけ る デー タ 有効ウ ィ ン ド ウ の タ イ ミ ン グ算出に必要な
値を示 し ます。
表 49 : パ ッ ケージ スキ ュ ー (1)
シ ンボル
説明
デバイ ス
XC7S6
XC7S15
TPKGSKEW
パ ッ ケージ ス キ ュ ー (2)
XC7S25
パ ッ ケージ
値
単位
CPGA196
ps
CSGA225
ps
TQGA144
ps
CPGA196
ps
CSGA225
ps
TQGA144
ps
CSGA225
ps
CSGA324
ps
TQGA144
ps
CSGA324
ps
FGGA484
ps
FGGA484
ps
FGGA676
ps
FGGA484
ps
FGGA676
ps
XC7S50
XC7S75
XC7S100
注記 :
1. こ れ ら のデバ イ ス と パ ッ ケージの組み合わせに関す る パ ッ ケージ遅延情報 も あ り 、 こ の情報を使用 し てパ ッ ケージの ス キ ュ ーを低減で き ます。
2. こ れ ら の値はパ ッ ケージにあ る 任意の 2 つの SelectIO リ ソ ース間の ワース ト ケース ス キ ュ ーで、 ダ イ パ ッ ド か ら ボールの最短遅延 と 最長遅延の差
を示 し ます。
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41
Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
XADC の仕様
『7 シ リ ーズ FPGA 概要』 (DS180) [参照 1] に、 7 シ リ ーズ XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ーを含むデバ
イ ス が リ ス ト さ れてい ます。
表 50 : XADC の仕様
パラ メ ー タ ー
シ ンボル
コ メ ン ト /条件
最小
標準
最大
単位
12
–
–
ビッ ト
–40°C ≤ Tj ≤ 100°C
–
–
±2
LSB
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±3
LSB
コ ー ド の欠落な し 、 単調であ る こ と を保証
–
–
±1
LSB
–40°C ≤ Tj ≤ 100°C
–
–
±8
LSB
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±12
LSB
-55°C ≤ Tj ≤ 125°C
–
–
±4
LSB
ゲイ ン エラー
–
–
±0.5
%
オ フ セ ッ ト の一致
–
–
4
LSB
ゲ イ ンの一致
–
–
0.3
%
サンプル レー ト
–
–
1
MS/s
FSAMPLE = 500KS/s、 FIN = 20kHz
60
–
–
dB
外部基準電圧 1.25V
–
–
2
LSB
オンチ ッ プ基準電圧
–
3
–
LSB
FSAMPLE = 500KS/s、 FIN = 20kHz
70
–
–
dB
単極動作
0
–
1
V
双極動作
-0.5
–
+0.5
V
単極同相範囲 (FS 入力)
0
–
+0.5
V
双極同相範囲 (FS 入力)
+0.5
–
+0.6
V
こ れ ら の範囲内に設定 さ れた アナ ロ グ チ ャ ネル
は隣接す る チ ャ ネルの計測値に影響を与え ない
-0.1
–
VCCADC
V
補助チ ャ ネルの フル精度帯域幅
250
–
–
kHz
–40°C ≤ Tj ≤ 100°C
–
–
±4
°C
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±6
°C
–40°C ≤ Tj ≤ 100°C
–
–
±1
%
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
–
–
±2
%
VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 –55°C ≤ Tj ≤ 125°C。 Tj = +40°C での標準値。
ADC の精度(1)
精度
積分非直線性(2)
INL
差動非直線性
DNL
オフセ ッ ト エ ラー
単極
双極
信号対 ノ イ ズ比(2)
SNR
RMS コ ー ド ノ イ ズ
高調波の総ひずみ(2)
THD
アナログ入力(3)
ADC 入力範囲
外部チ ャ ネル入力の範囲 (最大)
フル精度帯域幅
FRBW
オン チ ッ プ セ ンサー
温度セ ンサー エ ラ ー
電源セ ンサー エ ラ ー
変換レー ト (4)
変換時間 : 連続
tCONV
ADCCLK サ イ ク ル数
26
–
32
サイ クル
変換時間 : イ ベン ト
tCONV
CLK サ イ ク ル数
–
–
21
サイ クル
DRP ク ロ ッ ク 周波数
DCLK
DRP ク ロ ッ ク 周波数
8
–
250
MHz
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 50 : XADC の仕様 (続き)
パラ メ ー タ ー
ADC ク ロ ッ ク 周波数
シ ンボル
ADCCLK
コ メ ン ト /条件
最小
標準
最大
単位
1
–
26
MHz
40
–
60
%
1.20
1.25
1.30
V
VREFP ピ ン を AGND に接続、
–40°C ≤ Tj ≤ 100°C
1.2375
1.25
1.2625
V
VREFP ピ ン を AGND に接続、
–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C
1.225
1.25
1.275
V
DCLK か ら の派生 ク ロ ッ ク
DCLK デ ュ ーテ ィ サ イ ク ル
XADC の基準電圧(5)
外部基準電圧
オンチ ッ プ基準電圧
VREFP
外部の基準電源電圧
注記 :
1. オ フ セ ッ ト エ ラ ーお よ びゲ イ ン エ ラ ーは、 XADC の自動ゲ イ ン キ ャ リ ブ レーシ ョ ン機能を有効にす る と 解除 さ れます。 こ の機能が有効な場合に
指定 さ れてい る 値です。
2. ビ ッ ス ト リ ーム オプシ ョ ンの XADCEnhancedLinearity が ON の場合に対 し てのみ指定 さ れてい る 値です。
3. 詳細は、『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ー ユーザー ガ イ
ド 』 (UG480) [参照 8] の第 2 章 「アナ ロ グ-デジ タ ル コ ンバー タ ー (ADC)」 を参照 し て く だ さ い。
4. 詳細は、『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ー ユーザー ガ イ
ド 』 (UG480) [参照 8] の第 5 章 「XADC の タ イ ミ ン グ」 を参照 し て く だ さ い。
5. 基準電圧が VREFP = 1.25V お よ び VREFN = 0V の標準電圧以外の場合、 理想的な伝達関数か ら のずれが生 じ ます。 ま た、 内部セ ンサーの温度や電源
な ど の計測値に も 影響を与え ます。 外付け レ シオ メ ト リ ッ ク タ イ プのアプ リ ケーシ ョ ンでは、 電源電圧お よ び基準電圧の変動は ±4% ま で許容 さ れ
ます。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
表 51 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
単位
-2
-1
-1L
プロ グ ラ ム レ イ テンシ
5.00
5.00
5.00
ms、 最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 50ms)
10/50
10/50
10/50
ms、 最小/最大
パ ワーオン リ セ ッ ト (立ち上が り 時間 1ms)
10/35
10/35
10/35
ms、 最小/最大
プ ロ グ ラ ム パルス幅
250.00
250.00
250.00
ns、 最小
電源投入 タ イ ミ ング特性
TPL(1)
TPOR(1)
TPROGRAM
CCLK 出力 (マス タ ー モー ド )
TICCK
マ ス タ ー CCLK 出力の遅延
150.00
150.00
150.00
ns、 最小
TMCCKL
マス ター CCLK ク ロ ッ ク の Low 時間のデューテ ィ サイ クル
40/60
40/60
40/60
%、 最小/最大
TMCCKH
マス ター CCLK ク ロ ッ ク の High 時間のデューテ ィ サイ クル
40/60
40/60
40/60
%、 最小/最大
100.00
100.00
MHz、 最大
マ ス タ ー CCLK の周波数
100.00
FMCCK
x16 で AES 暗号化を使用 し た場合のマ ス タ ー CCLK の
周波数(2)
50.00
50.00
50.00
MHz、 最大
FMCCK_START
コ ン フ ィ ギ ュ レーシ ョ ン開始時のマ ス タ ー CCLK の周波数
3.00
3.00
3.00
MHz、 標準
FMCCKTOL
標準 CCLK に対す る 周波数偏差 (マ ス タ ー モー ド )
±50
±50
±50
%、 最大
CCLK 入力 (ス レーブ モー ド )
TSCCKL
ス レーブ CCLK ク ロ ッ ク の最小 Low 時間
2.50
2.50
2.50
ns、 最小
TSCCKH
ス レーブ CCLK ク ロ ッ ク の最小 High 時間
2.50
2.50
2.50
ns、 最小
FSCCK
ス レーブ CCLK の周波数
100.00
100.00
100.00
MHz、 最大
EMCCLK 入力 (マス タ ー モー ド )
TEMCCKL
外部マ ス タ ー CCLK の Low 時間
2.50
2.50
2.50
ns、 最小
TEMCCKH
外部マ ス タ ー CCLK の High 時間
2.50
2.50
2.50
ns、 最小
FEMCCK
外部マ ス タ ー CCLK の周波数
100.00
100.00
100.00
MHz、 最大
100.00
100.00
100.00
MHz、 最大
4.00/0.00
4.00/0.00
4.00/0.00
ns、 最小
8.00
8.00
8.00
ns、 最大
内部コ ン フ ィ ギ ュ レーシ ョ ン ア ク セス ポー ト
FICAPCK
内部 コ ン フ ィ ギ ュ レーシ ョ ン ア ク セ ス ポー ト (ICAPE2) の
ク ロ ッ ク 周波数
マス タ ー /ス レーブ シ リ アル モー ド プ ログ ラ ム ス イ ッ チ
TDCCK/TCCKD
DIN セ ッ ト ア ッ プ/ホール ド
TCCO
DOUT の Clock-to-Out
SelectMAP モー ド プ ログ ラ ム ス イ ッ チ
TSMDCCK/
TSMCCKD
D[31:00] のセ ッ ト ア ッ プ/ホール ド
4.00/0.00
4.00/0.00
4.00/0.00
ns、 最小
TSMCSCCK/
TSMCCKCS
CSI_B のセ ッ ト ア ッ プ/ホール ド
4.00/0.00
4.00/0.00
4.00/0.00
ns、 最小
TSMWCCK/
TSMCCKW
RDWR_B のセ ッ ト ア ッ プ/ホール ド
10.00/0.00
10.00/0.00
10.00/0.00
ns、 最小
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
表 51 : コ ン フ ィ ギ ュ レーシ ョ ンのス イ ッ チ特性 (続き)
VCCINT 動作範囲、 ス ピー ド グレー ド
シ ンボル
1.0V
説明
0.95V
-2
-1
-1L
単位
TSMCKCSO
CSO_B の Clock-to-Out (330Ω のプルア ッ プ抵抗が必要)
7.00
7.00
7.00
ns、 最大
TSMCO
リ ー ド バ ッ ク での D[31:00] の Clock-to-Out
8.00
8.00
8.00
ns、 最大
FRBCCK
リ ー ド バ ッ ク 周波数
100.00
100.00
100.00
MHz、 最大
3.00/2.00
3.00/2.00
3.00/2.00
ns、 最小
バウン ダ リ スキ ャ ン ポー ト の タ イ ミ ング仕様
TTAPTCK/
TTCKTAP
TMS お よ び TDI のセ ッ ト ア ッ プ/ホール ド
TTCKTDO
TCK 立ち下が り エ ッ ジか ら TDO 出力
7.00
7.00
7.00
ns、 最大
FTCK
TCK の周波数
66.00
66.00
66.00
MHz、 最大
3.00/0.00
3.00/0.00
3.00/0.00
ns、 最小
SPI フ ラ ッ シ ュ マス タ ー モー ド プ ログ ラ ム ス イ ッ チ
TSPIDCC/
TSPICCD
D[3:00] のセ ッ ト ア ッ プ/ホール ド
TSPICCM
MOSI の Clock-to-Out
8.00
8.00
8.00
ns、 最大
TSPICCFC
FCS_B の Clock-to-Out
8.00
8.00
8.00
ns、 最大
0.50/6.70
0.50/7.50
0.50/7.50
ns、 最小/最大
65.00
65.00
65.00
MHz、 標準
±50
±50
±50
%、 最大
100.00
100.00
100.00
MHz、 最大
OSERDES ポー ト
TUSRCCLKO
STARTUPE2 USRCCLKO 入力か ら CCLK 出力
FCFGMCLK
STARTUPE2 CFGMCLK 出力周波数
FCFGMCLKTOL
STARTUPE2 CFGMCLK 出力周波数偏差
デバイ ス DNA ア ク セス ポー ト
FDNACK
DNA ア ク セ ス ポー ト (DNA_PORT)
注記 :
1. コ ン フ ィ ギ ュ レーシ ョ ン で よ り 長い遅延をサポー ト す る には、『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470) [参照 9] に記載
のデザ イ ン ソ リ ュ ーシ ョ ン を使用 し て く だ さ い。
2. 『7 シ リ ーズ FPGA 概要』 (DS180) [参照 1] に、 ビ ッ ト ス ト リ ーム暗号化をサポー ト す る デバ イ ス が リ ス ト さ れてい ます。
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
eFUSE プ ログ ラ ム条件
表 52 に、 eFUSE 特有のプ ロ グ ラ ム条件を示 し ます。 詳細は、 『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470)
[参照 9] を参照 し て く だ さ い。
表 52 : eFUSE プ ログ ラ ム条件(1)
シ ンボル
IFS
Tj
説明
最小
標準
最大
単位
VCCAUX 電源電流
–
–
115
mA
温度範囲
15
–
125
°C
注記 :
1. eFUSE プ ロ グ ラ ム中は FPGA を コ ン フ ィ ギ ュ レーシ ョ ン し ないで く だ さ い。
参考資料
1.
『7 シ リ ーズ FPGA 概要』 (DS180 : 英語版、 日本語版)
2.
『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザー ガ イ ド 』 (UG471 : 英語版、 日本語版)
3.
『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475 : 英語版、 日本語版)
4.
『7 シ リ ーズ FPGA PCB デザ イ ン ガ イ ド 』 (UG483 : 英語版、 日本語版)
5.
Xilinx Power Estimator ス プ レ ッ ド シー ト ツール (XPE)
6.
『Zynq-7000 AP SoC お よ び 7 シ リ ーズ FPGA メ モ リ イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン ユーザー ガ イ ド 』
(UG586 : 英語版、 日本語版)
7.
Vivado ソ フ ト ウ ェ ア ツールに含まれ る Clocking Wizard を参照 し て く だ さ い。
8.
『7 シ リ ーズ FPGA お よ び Zynq-7000 All Programmable SoC XADC デ ュ アル 12 ビ ッ ト 1MSPS アナ ロ グ-デジ タ ル コ ンバー タ ー ユー
ザー ガ イ ド 』 (UG480 : 英語版、 日本語版)
9.
『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ン ユーザー ガ イ ド 』 (UG470 : 英語版、 日本語版)
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Spartan-7 FPGA デー タ シー ト : DC 特性および AC ス イ ッ チ特性
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2016 年 9 月 27 日
1.0
内容
初版。
法的通知
本通知に基づいて貴殿ま たは貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同 じ ) に開示 さ れ る 情報 (
以下 「本情報」 と いい ます) は、 ザ イ リ ン ク ス の製品を選択お よ び使用す る こ と のためにのみ提供 さ れます。 適用 さ れ る 法律が許容する 最大限の範囲
で、 (1) 本情報は 「現状有姿」、 お よ び全て受領者の責任で (with all faults) と い う 状態で提供 さ れ、 ザ イ リ ン ク ス は、 本通知を も っ て、 明示、 黙示、 法定
を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますが こ れ ら に限 ら れません)、 全ての保証お よ び条件を負わない (否認す る ) も の と し ます。
ま た、 (2) ザ イ リ ン ク ス は、 本情報 (貴殿ま たは貴社に よ る 本情報の使用を含む) に関係 し 、 起因 し 、 関連す る 、 いかな る 種類 ・ 性質の損失ま たは損害に
ついて も 、 責任を負わない (契約上、 不法行為上 (過失の場合を含む)、 その他のいかな る 責任の法理に よ る かを問わない) も の と し 、 当該損失ま たは損
害には、 直接、 間接、 特別、 付随的、 結果的な損失ま たは損害 (第三者が起 こ し た行為の結果被っ た、 デー タ 、 利益、 業務上の信用の損失、 その他あ
ら ゆ る 種類の損失や損害を含みます) が含ま れ る も の と し 、 それは、 た と え当該損害や損失が合理的に予見可能であ っ た り 、 ザ イ リ ン ク ス がそれ ら の
可能性について助言を受けていた場合であ っ た と し て も 同様です。 ザ イ リ ン ク ス は、 本情報に含ま れ る いかな る 誤 り も 訂正す る 義務を負わず、 本情報
ま たは製品仕様のア ッ プデー ト を貴殿ま たは貴社に知 ら せ る 義務 も 負い ません。 事前の書面に よ る 同意のない限 り 、 貴殿ま たは貴社は本情報を再生産、
変更、 頒布、 ま たは公に展示 し てはな り ません。 一定の製品は、 ザ イ リ ン ク ス の限定的保証の諸条件に従 う こ と と な る ので、
http://japan.xilinx.com/legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売条件を参照 し て く だ さ い。 IP コ アは、 ザ イ リ ン ク ス が貴殿ま たは貴社に付与 し た ラ イ
セ ン ス に含ま れ る 保証 と 補助的条件に従 う こ と にな り ます。 ザ イ リ ン ク ス の製品は、 フ ェ イ ルセーフ と し て、 ま たは、 フ ェ イ ルセーフ の動作を要求す
る アプ リ ケーシ ョ ンに使用す る ために、 設計 さ れた り 意図 さ れた り し てい ません。 その よ う な重大な アプ リ ケーシ ョ ンにザ イ リ ン ク ス の製品を使用す
る 場合の リ ス ク と 責任は、 貴殿ま たは貴社が単独で負 う も のです。 http://japan.xilinx.com/ legal.htm#tos で見 ら れ る ザ イ リ ン ク ス の販売条件を参照 し て く
だ さ い。
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テ ィ 設計」 ) がない限 り 、 エアバ ッ グの展開におけ る 使用ま たは車両の制御に影響す る アプ リ ケーシ ョ ン ( 「セーフ テ ィ アプ リ ケーシ ョ ン」 ) におけ る
使用は保証 さ れてい ません。 顧客は、 製品を組み込むすべてのシ ス テ ムについて、 その使用前ま たは提供前に安全を目的 と し て十分なテ ス ト を行 う も
の と し ます。 セーフ テ ィ 設計な し にセーフ テ ィ アプ リ ケーシ ョ ンで製品を使用す る リ ス ク はすべて顧客が負い、 製品責任の制限を規定す る 適用法令お
よ び規則にのみ従 う も の と し ます。
こ の資料に関する フ ィ ー ド バ ッ ク お よ び リ ン ク な ど の問題につ き ま し ては、 [email protected] ま で、 ま たは各ページの右下にあ る [フ ィ ー
ド バ ッ ク 送信] ボ タ ン を ク リ ッ ク す る と 表示 さ れ る フ ォ ームか ら お知 ら せ く だ さ い。 フ ィ ー ド バ ッ ク は日本語で入力可能です。 いただ き ま し た ご意見
を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ール ア ド レ スへのお問い合わせは受け付け てお り ません。 あ ら か じ めご了承 く だ さ い。
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FPGA 技術交流会 開催のお知らせ

FPGA／ASICの新検証方式開発

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磁気トルカ較正試験結果 - 有限会社QPS研究所

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PS/2コントローラでキーボードやマウスを接続する

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