電気回路の構成 - 松澤・岡田研究室

ADCおよびRF-CMOS技術の最新動向
その１
東京工業大学
大学院理工学研究科
松澤昭
2008.0805
A_Matsuzawa_Titech
1
内容
• CMOS微細化とアナログ性能
– 微細化とアナログ性能
– ミスマッチとデジタル補償技術
• A/D変換器
–
–
–
–
2008.0805
パイプライン型ADC
直並列型ADC
逐次比較型ADC
ΔΣ型ADC
研究室ホームページ
http://www.ssc.pe.titech.ac.jp
に関連資料が掲載されています。
A_Matsuzawa_Titech
2
CMOS微細化とアナログ性能
A. Matsuzawa, “ Design Challenges of Analog-to Digital Converters in Nanoscale
CMOS,” IEICE, Tran. Electron., Vol. E90-C, No. 4, pp. 779-785, April 2007.
2008.0805
A_Matsuzawa_Titech
3
デジタル回路におけるスケーリング則
デジタル回路においてはデバイスの各パラメータを一定比率で縮小することにより
回路の速度が向上し、低電力・低コストが達成される。
L
W
tox
Scaling
2008.0805
デバイスと回路のパラメータ
Scaling Factor
寸法： L, W, Tox
1/S
不純物濃度
S
電圧
1/S
電界
1
電流
1/S
回路遅延時間
1/S
消費電力（デバイス１つあたり）
1/S2
S 2
動作電圧も1/Sにする
微細化・低電圧化により、
・高密度化(低コスト）
・高速化
・低消費電力
が同時に達成される
A_Matsuzawa_Titech
4
fTと動作電圧の予測
微細化によりCMOSのfTは200GHzを超え、60GHzのミリ波応用まで可能にしている
電源電圧は1V近辺であり、大幅には下がらない
200
1000
Design rule
150
fT
vs
fT 
2L
100
vs: キャリアの飽和速度
L: チャネル長
100
10
Operating
Voltage
50
0
1995
2008.0805
1
2000
2005
Year
2010
A_Matsuzawa_Titech
0.1
2015
5
アナログ回路の特性
容量負荷のOPアンプを標準的なアナログ回路として特性を記述し、
スケーリングの効果を検討する
Vdd
2Veff
利得： G  gmrds 
Vsig_max
gm
利得帯域幅積： GBW 
2C L
n
Vin+
Vin-
vout+
vout-
Vdd-4Veff
第２ポール： f p 2 
安定条件：
CL
2Veff
gm
C gs
GBW 
f p2
3
2
SNR： SNR  CLVsig
消費電力：
2008.0805
n: 増幅段数
A_Matsuzawa_Titech
Pd  Vdd I ds
6
アナログCMOS回路のスケーリング
1) トランスコンダクタンス: gm
2I ds
gm 
Veff
gmは電流により決定され、不変である。
2) ドレイン抵抗:rds
VA
,
I ds
デザインルールをパラメータとするときのVdsに対するVA
7
6
VA  L
また低電圧にすることで低下する
rds
2008.0805
1

s
VA 
5
V A [V ]
rds 
Veff=Vgs-VT: アナログ回路では一定にする
通常 0.2V～0.15V程度
G
4
I ds
g ds
350nm
g m 2V A

g ds Veff
180nm
250nm
3
130nm
2
90nm
1
0
0
0.1
S: スケーリングファクター
通常 1.4
A_Matsuzawa_Titech
0.2
0.3
0.4
0.5
0.6
0.7
V ds[V ]
90m
0.13μ
0.18μ
0.25μ
0.35μ
7
アナログCMOS回路のスケーリング
３) 利得
G  gmrds 
n
G
1
sn
利得は微細化により急速に減少する
４) 寄生容量
1 1
1
C p  C ox LW  s   2  2
s s
s
gm
2C L
gm
GBW 
 s2
2C p
GBW 
５）利得帯域幅積：
６）第２ポール：
f p2
W
1

L
C ox
負荷容量が変わらなければ一定
寄生容量で決まるときは急上昇
gm
gm
fT
1




 s2
1 1
2
C gs Cox LW
s  2
s s
遮断周波数および第２ポールは微細化により急上昇する
→回路はより安定する方向になる
2008.0805
A_Matsuzawa_Titech
8
アナログCMOS回路のスケーリング
７）SNR：
SNR 
CL 
８) 消費電力：
2
C LVsig
a) 一定の信号振幅が確保できればCLは一定
kT
2
Vsig
SNR
s
2
b) 微細化による電源電圧の減少により信号振幅を
下げざるを得ない場合はCLは上昇
Pd  Vdd I ds
低SNRの場合
1
s
1
P

Cpで決まるときは d
s3
a) gmおよびCLが一定とすると Pd 
低電圧化に伴い消費電力は下がる
高SNRの場合
b) 低信号振幅により容量を上げざるを得ない場合
I ds  gm  GBW  C L  s 2
Pd  s
低電圧化に伴い消費電力は上がる
2008.0805
A_Matsuzawa_Titech
9
パイプライン型ADCの分解能と容量
ADCの分解能が高くなる（高SNRになる）と必要な容量は大きくなる
また、信号振幅が下がるとますます大きくなる
1 10
3
Vref=0.5V
f1( x )
Capacitance (pF)
100
f2( x  1)
f2( x  0.5)
f2( x  2)
Vref=1.0V
Mismatch limited
10
Vref=2.0V
1
0.1
Thermal noise limited
0.01
1 10 3
8
9
10
11
x
12
13
14
Resolution (bit)
2008.0805
A_Matsuzawa_Titech
10
Speed and power
Conversion speed has saturated at 200 MHz
Smaller mW/MHz is needed for low power operation.
0.3mW/MHz for 10bit and 1mW/MHz for 12bit are the bottom lines.
H ig h Sp eed A D C
[Sam p lin g F req. V S P ow er] JSSC ,ISSC C ,VLSI
12b 10b ,C IC C ,ESSC C
10000
& Products
(≧1 0 Bit,≧
11995-2006
0 M Sps)
Pow er[m W ]
1000
12bit : 1mW / MHz
10bit : 0.3 mW / MHz
100
10
1 2 Bit(Paper)
1 0 Bit(Paper)
1 2 Bit Products
1 0 Bit Products.
200MHz
ISSCC 2007
1
1
10
100
1000
10000
Sam pling Freq.[M Sps]
2008.0805
A_Matsuzawa_Titech
11
Pipelined ADC
Folding I/O characteristics makes higher resolution along with pipeline stages.
Sample & Hold
1st stage
2nd stage
Cf
Cf
- +
- +
- +
Op amp
Op amp
Op amp
+ -
+ -
+ -
Cs
Amplify (Hold)
Cs Amplify
Sample
Hold
Sample
Amplify
DAC
DAC
CMP
CMP
Transfer characteristics
1st stage
Sample
Amp.
Sample
1st Stage
Amp.
2nd Stage
+Vref
-Vref
2nd
Stage
Sample
+Vref
0
Amp. Sample Amp.
Ｘ２
2008.0805
+Vref
-Vref
0
1
-Vref
A_Matsuzawa_Titech
+Vref
Ｘ２
1
0
1
-Vref
12
Technology scaling for analog
Technology scaling can reduce parasitic capacitances.
However signal capacitance will increase to keep the same SNR at
lower voltage operation.
Parasitic capacitance  smaller
Operating voltage  lower
Signal swing  lower
Vdd
Vsig : l arg e
Technology
scaling
M5
Vbp1
Vbp1
Vbp2
Voutp
Vinn
Vinp
Voutn
Voutp
Vinn
Vbn2
Vbn1
Vsig : small
Vbp1
Vbp2
Vinp
Signal
Cap.
Voutn
Vbn2
Parasitic
Cap.
Parasitic
Cap.
Parasitic
Cap.
2008.0805
Vdd
M5
Vbp1
Signal
Cap.
Parasitic
Cap.
Parasitic
Cap.
Signal capacitance larger
Voltage gain lower
A_Matsuzawa_Titech
Vbn1
Parasitic
Cap.
13
Performance model for pipelined ADC
We have developed the performance model for pipeline ADC that can treat
technology scaling.
Cf
A. Matsuzawa, “Analog IC Technologies for Future
Wireless Systems,” IEICE, Tan on Electronics, Vol. E89C, No.4, pp. 446-454, April, 2006.
OpAmp
1
Cs
Cpi
gm
s
1
ωp 2
GBW_ close 
Cpo
RL
COL
β
g m : Transconduc tan ce of input stage
Cf
C f  Cs  C pi
C L  C po  CoL 
C s ,C f : Signal capacitan ce for feedbackloop
C pi ,C po : input & putput paraciticcapacitan ce
C oL : Load capacitan ce
CoL 
R L : Output resis tan ce
ωp 2 :Second pole of OpAmp
GBW_ close 
2008.0805
gm
I ds
1

C  C   C  πCoVeff
2πCo 
 2  pi 1  po   1  pi 
Co 
Co   Co 

gm
β
2πC L
Cs  C f
2
C f Cs  C pi 
C f  Cs  C pi
Co  Cs  C f  CoL
1
  pi I ds   po I ds    pi I ds 
 2 
1 
  1 

C
C
C
o
o
o


 

A_Matsuzawa_Titech
14
Scaling and analog device and circuit parameters
D I
ds
C gd
Gate width and capacitances decrease with technology scaling.
Cdb
G
(a)WN,WP[μm/mA],VA_N, VA_P[V]
B
C gs
Veff=0.175V
Csb
W 
Cdb
Cap. [fF/mA],fT[GHz]
W[μm/mA]
1000
S
DR
2L
μCoxVeff
2
I ds Cgs
W
Cgd
100
(b)Cpi_N, Cpi_P,Cpo[fF/mA],ωp2_N,ωp2_P[GHz]
DR
10
1/S 2
1
0.1
0.2
fT
S: Scaling factor
0.3
0.4
0.5
L[μm]
2008.0805
A_Matsuzawa_Titech
15
Determination of signal capacitance
Larger resolution requires larger signal capacitance.
Furthermore, Voltage lowering increases signal capacitance more.
C o  1.66  10
Vdd
19
2V
eff
Vin-
+
Gain
Boost
amp.
vout-




2
1000
Output
signal
range
Vdd-4Veff
14bit
100
Co[pF]
Vin+
vout
2

 Vsig

N
2Veff
10
12bit
1
10bit
0.1
8bit
0.01
90nm
0.13μm
0.18μm
0.25μm
0.35μm
Vdd
1.2V
1.5V
1.8V
2.5V
3.3V
Vsig_pp
1.0V
1.6V
2.2V
3.6V
5.2V
2008.0805
0.001
0.05
A_Matsuzawa_Titech
0.1
0.5
DR[μm]
16
Performance curve
Performance exhibits convex curve.
There is the peak conversion frequency and the optimum current.
Current increase results in increase of parasitic capacitances and decrease of
conversion frequency in the higher current region.
GBW_ close 
10000Co
 50 fF
②
I ds
1
 I 
 I  
 I 
πCoVeff 
 2  pi ds 1  po ds   1  pi ds 
Co 
Co  
Co 

①Co≫Cpo,Cpi
GBW_ close 
1000
I ds
1
・ •（  I ds）
πCoVeff 3
fc[M H z]
②Cpi<Co＜Cpo
1
1
・
（ Cons tan t）
πCoVeff 3 αo
③Co＜Cpo、Co＜Cpi
GBW_ close 
100
10
0.01
10
1
0.1
GBW_ close 
1
1
1
・
•（ 
）
πCoVeff 3 αiαo I ds
I ds
Ids[m A ]
90nm
2008.0805
0.13μm
0.18μm
0.25μm
0.35μm
A_Matsuzawa_Titech
17
Performance summary
Scaled CMOS is effective for just low resolution ADC.
Scaled CMOS is not effective
for high resolution ADC.
10000
10000
1000
fc[M H z]
fc[M H z]
1000
100
10
10
８bit
1
0.01
0.1
100
1
10bit
1
0.01
10
0.1
Ids[m A ]
0.13μm
0.18μm
0.25μm
0.35μm
90nm
1000
100
100
10
fc[M H z]
fc[M H z]
90nm
10
10
0.13μm
0.18μm
0.25μm
0.35μm
1
0.1
1
12bit
12bit
0.1
0.01
0.1
14bit
1
10
0.01
0.01
0.1
90nm
0.13μm
0.18μm
1
10
Ids[m A ]
Ids[m A ]
2008.0805
1
Ids[m A ]
0.25μm
0.35μm
90nm
A_Matsuzawa_Titech
0.13μm
0.18μm
0.25μm
0.35μm
18
動作エネルギー
1MHzあたりの消費電力を推定すると、寄生容量の効果が現れるまでは消費
電力と変換周波数は比例し、電流が増加すると、電流増大によるサイズ増大
で寄生容量効果が現れ、動作エネルギーは増大する。
100
90nm
0.13μm
0.18μm
0.25μm
0.35μm
Pd/fc [mW/MHz]
10
1
0.1
0.01
0.001
0.01
0.1
1
10
I ds [mA]
2008.0805
A_Matsuzawa_Titech
19
Optimization of Veff
Optimum Veff is a function of resolution, current, and design rule.
The lower Veff is recommended for scaled CMOS technology.
10 bit
12 bit, 0.18um CMOS
Red: 90nm
fc [MHz]
fc [MHz]
Blue: 0.18um
Veff [V]
2008.0805
Ids [mA]
Veff [V]
A_Matsuzawa_Titech
20
Optimization of OpAmp in Pipelined ADC
90nm CMOS, near sub-threshold operation, and SC level-shift
have realized 10bit 80MHz ADC with 0.8V operation and small power of 6.5mW
M. Yoshioka, M. Kudo, T. Mori, and S.
Tsukamoto
“A 0.8V 10b 80MS/s 6.5mW Pipelined ADC
with Regulated Overdrive Voltage Biasing,”
ISSCC, Dig. Tech. paper, pp. 452-453, 2007.
2008.0805
A_Matsuzawa_Titech
21
Results
Resolution
Conversion Rate
Active Area
Input Range
Supply Voltage
SNDR
Total Power
Consumption
INL
DNL
2008.0805
1P10M 90nm CMOS
with MIM Capacitors
10bit
80MS/s
1.18mm x 0.54mm
1.2Vp-p Differential
0.8V
1.2V
55.0dB @2MHz 56.9dB @2MHz
51.4dB @41MHz 55.6dB @41MHz
6.5mW
13.3mW
< 1.0LSB
< 0.8LSB
< 0.5LSB
< 0.4LSB
Fclk=80MS/s, Fin=11MHz
Ta=273K
SNDR [dB]
Technology
0.08mW/MHz
60
SNDR [dB]
FoM=0.2pJ/step
60 0.6
Ta=373K
50
40
Slow/Slow
30
0.7
0.8
0.9
1
1.1
1.2
1.3
50
40
Fast/Fast
30
0.6
A_Matsuzawa_Titech
0.7
0.8
0.9
1
1.1
Supply Voltage [V]
1.2
1.3
22
誤差補正技術
2008.0805
A_Matsuzawa_Titech
23
MOSのVTばらつきと1/fノイズ
MOSのVTばらつき係数は飽和する
2008.0805
1/fノイズ係数は穏やかに減少
A_Matsuzawa_Titech
24
ウエファー内でのVT 変動
小さなトランジスタのVTばらつきはランダムであるが、
大きなデバイスでは面内傾斜が見えてくる
Vt
W /L=40/4
V tn
W /L=3.8/0.38
0.60
0.72
10
0.59
10
0.71
9
0.58
9
0.70
8
0.57
8
0.69
0.56
7
0.55
6
0.54
0.68
7
0.67
6
0.66
2
5
3
4
2
5
3
5
4
4
6
5
7
7
3
9
8
10
Vt =575±18mV
2008.0805
4
6
8
3
9
Vt =686±7mV
A_Matsuzawa_Titech
10
25
VT ミスマッチ
VTミスマッチを小さくするには大きなゲート面積が必要、しかし性能劣化を招く
0.13um: Morifuji, et al., IEDM 2000
0.4um : My data
100
100
VT 
2
10
VT( LW) 10
VT ( mV )
VT 
0
VT( LW)
1
VT( LW)
2 11
2
TOX

LW
Tox
LW
0.4um Nch
0.13um Nch Boron, w. Halo
0.1
0.1
2008.0805
0.13um Nch In w/o Halo*
11
10
10
LW
100
100
LW ( m 2 )

3
1 10
1000
A_Matsuzawa_Titech
26
Influence of VT mismatch in current staring DAC
Higher resolution DAC requires smaller current mismatch
which is mainly caused by VT mismatch.
I  i1
I  i0
I  i 2
I  i2 N 1
Van den Bosch,.. Kluwer 2004
( I )
I

1
2C 2 N
N: resolution
Current mismatch (%)
10
0.1
10%
INL yield
50%
90%
sigma( 3.0  N)
sigma( 2  N)
sigma( 1.3  N)
99.7%
0.01
1
sigma( 0.8  N)
C: Constant determined by INL yield
2
1
 (I ) 

  N
2
 I 
2008.0805
0.13
1 10
6
6
88
A_Matsuzawa_Titech
10
12
10
12
N
Resolution (bit)
14
14
27
高精度アナログ回路の課題
高精度アナログ回路ではデバイスの面積が大きくなる。したがってコスト増の他、
容量の増大により周波数特性劣化と消費電力増大を招く。
Large
Power
Large capacitance
dissipation
High
precision
circuits
Small
mismatch
Large
Gate size
Expensive
cost
Large area
Low
Large capacitance
cutoff
frequency
2008.0805
A_Matsuzawa_Titech
28
デジタル補正を用いた DAC
CAL-ADC measures non-linearity of DAC
and compensates it’s non-linearity by CAL-DAC with logic
14bit 100MHz DAC
External ADC
Compensation circuits
Y. Cong and R. L. Geiger,
Iowa state university, ISSCC 2003
2008.0805
A_Matsuzawa_Titech
29
デジタル補正の効果
デジタル補正により、小さなデバイスを用いても高精度化が可能となった
従来と比べ、面積は1/50, 消費電力は1/20になった。
しかしこの方法は外部に高精度ADCが必要なため、非現実的である。
14bit DAC
INL
14b 100MS/s DAC
Before
1.5V, 17mW, 0.1mm2, 0.13um
SFDR=82dB at 0.9MHz, 62dB at 42.5MHz
Area: 1/50
+/- 5 LSB
Pd: 1/20
After
2008.0805
+/- 9 LSB
DNL
+/- 0.4 LSB
A_Matsuzawa_Titech
+/- 0.35 LSB
30
A 14-bit 100-MS/s Digitally Calibrated BinaryWeighted Current-Steering CMOS DAC without
Calibration ADC
Yusuke Ikeda, Matthias Frey,
and Akira Matsuzawa
Tokyo Institute of Technology, Japan
2008.0805
A_Matsuzawa_Titech
31
Motivation
The relation between the area and the performance
Target
Resolution  Log(Area)
Bandwidth
Resolution
Calibration
1
1
Bandwidth  
C Area
Area
•To realize a high speed and a high resolution DAC,
It is necessary to utilize the calibration technique.
•Keep the total area small.
2008.0805
A_Matsuzawa_Titech
32
デジタル補正を用いた DAC
当研究室が提案したDACは比較器で補正するもので、ADCが不要である。
INL
ΔI
CALLOGIC
MEMORY
INL(LSB)
CurrentMirror
ARRAY
After
+/- 6 LSB
+/- 0.5 LSB
8
0.3
6
0.2
4
0.1
2
INL(LSB)
6bit+1bit
VDD
Before
14b DAC
Comparator
0
-2
-4
-0.4
5000
10000
-0.5
0
15000
code
Output
8
SUB
SWITCH
3+1
6+1
DNL
6
0.3
+/- 6 LSB
LSB
ARRAY
6bit+1bit
CAL
ARRAY
8bit
～
～
IMSB5 IMSB0 ICMSB0
28 I
213I 28I
MSBDAC
ILSB7
ILSB0
27 I
20 I
LSBDAC
3bit+1bit
～
SUB
ARRAY
2
6bit+1bit
～
ICAL2 ICAL0 ICCAL0 ISUB2 ISUB0 ICSUB0
2-1I 2-3I 2-3I 22I 2-3I 2-3I
SUBDAC
CALDAC
MAINDAC
A_Matsuzawa_Titech
0
-0.1
-0.2
-2
-4
0
15000
0.1
0
MSB
ARRAY
10000
+/- 0.25 LSB
0.2
4
DNL(LSB)
6+1
CAL
SWITCH
DNL(LSB)
LSB
SWITCH
5000
code
8
MSB
SWITCH
2008.0805
-0.2
-0.3
-6
-8
0
0
-0.1
-0.3
5000
10000
code
15000
-0.4
0
5000
10000
15000
code
Y. Ikeda, A. Matsuzawa,
"Digital Calibration Method for
Binary-Weighted Current-Steering
D/A-Converters without Calibration
ADC", IEICE TRANS. ELECTRON, vol.
E90-C, No.6, pp.1172-1180, June. 2007
33
Error compensation by comparator
Example
Nature of binary weighted values
1

2m
i
2
n 1
1
m n
1
1
1
1
1
1
1





 m i 24
25 26 27 28 28
2 I
2
1) Measure LSB value by CAL DAC with certain accuracy.
I 13
3) Compensate the errors by digitally
I 12
RL
N m
I 'o
Io
Io



2m n 1 2m n 2N
I'
Io
Io
 13o  14
 14
2
2
2
I'
Io
Io
Io
 12o  13
 14
 14
2
2
2
2
I m 
2) Measure the error of each current source
by comparator with binary search .
o
N
Comparator
Logic
Vout

Io
2

Io
4

Io
I
 oN
N 1
2
2

Io
I
 N oj  2
N  j 1
2
2

I
o
N  j i
2

I
o
N  j i
2
Cal DAC
Data in
Main DAC
2008.0805
A_Matsuzawa_Titech
34
MSB calibration
11-step
SAR process
1:1+m
ΔI
ICAL+
A B
B A
CALLOGIC 11+1bit
MEMORY
ICAL- ISUB+
I
SUB-
LSB,
CALDAC
ICMSB0
IMSB0
8
(=28I+δ1) (=2 I+δ0)
SUBDAC
A: -δ0
B: +δ0
ICALA  ICALB
1  
2
•Comparing IMSB0 with ICMSB0 calibrated by SUBDAC
•Current mirror mismatch and comparator offset are canceled by
change the switch position.
2008.0805
A_Matsuzawa_Titech
35
The conversion operation
In[13:0]
[13]
In[13:8]
In[7:0]
[12]
[11]
[10]
[9]
[8]
δ6 δ5 δ4 δ3 δ2 δ1
MSB MEM
Adder
MSB
DAC
MSB
DMY δ0
MEM
MSB SUB
DMY DAC
MSB Dummy
Calibration
2008.0805
LSB
DAC
CAL
DAC
MSB Calibration
A_Matsuzawa_Titech
36
Layout (0.18um CMOS)
800um
Logic
&
Memory
Current Sources Latch
&
&
Current mirrors Switch
Comparaor
Output
circuits
900um
2008.0805
A_Matsuzawa_Titech
37
The Simulation Results
Before Calibration
88
INL>6LSB
2
00
INL(LSB)
0.1
00
-4-4
-0.3
-0.4
-0.4
-0.5
5000
10000
15000
5000
10000
15000
00
code
4
0.2 DNL>0.3LSB
0.2
0.1
DNL(LSB)
4
02
00
-0.1
0
-0.2
-0.2
-2
-0.3
-4
-8-40
0
5000
10000
15000
5000
10000
15000
code
0.3
DNL>6LSB
DNL(LSB)
DNL (LSB)
-8-80
0
88
6
-0.1
-0.2
-0.2
-2
-6
2008.0805
0.2 INL<0.5LSB
0.2
44
INL(LSB)
INL (LSB)
6
After Calibration
0.3
-0.4
-0.4
5000
10000
15000
5000
10000
15000 00
code
5000
10000
15000
5000
10000
15000
code
A_Matsuzawa_Titech
38
The Measurement Results
Before Calibration
SFDR 69dBc
@100MSps
6kHz Signal
SFDR
14dBUP
After Calibration
SFDR 83dBc
2008.0805
A_Matsuzawa_Titech
39
The Performance Summary
Tecnology
Resolution
Update Rate
Full-Scale Current
Supply Voltage
0.18 um CMOS
14 bit
100 MSps
11.5 mA
1.8 V
SFDR (Before Calibration)
69.2 dBc @fsig=6kHz
SFDR (After Calibration)
Power Consumption
Active Area
2008.0805
83.4 dBc @fsig=6kHz
46.6 dBc @fsig=30MHz
79.2 mW (analog)
5 mW (digital)
0.74 mm 2
A_Matsuzawa_Titech
40
The Comparison of other DACs
Update Rate/Power (MSps/mW)
3.5
2008.0805
ISSCC'04
3
2.5
ISSCC'04
ISCAS'06
VLSI'06
This Work
2
1.5
1
ISSCC'06
0.5
JSSCC'00 JSSCC'99
JSSCC'00
0
0
5
10
Active Area (mW)
(mm2)
A_Matsuzawa_Titech
15
41
Comparator and offset suppression
Store the offset voltage in capacitor and subtract it from the signal
Offset suppression
Voff at sigma reaches 30mV
in CMOS comparator
(a) Low gain type (feed forward method)
S1
+
vin
S2
(b)
G
+
S3
-
High gain type (feedback method)
S3
S1
vin
-
Co
Va  Vos ( A )  Vo  Va
Ci
S2
Va
+
G
vo

Vo  Va
Vo

A
Vos
1 A
Basic CMOS comparator
2008.0805
A_Matsuzawa_Titech
42
Digital Comparator offset compensation
Offset voltage of latched comparator can’t be compensated by previous method.
Because it has no bias point. In this case, digital method should be applied.
Input terminals are shorted and the output signal controls
applied voltage to the differential pair in CAL circuits
so that the frequency of occurrence in differential output signals become equal.
Comp_out
Logic
Latched CMP
I
Vmax
 I
CCAL
Cs
V
Vmin
Vmax
Vmin
Vcom
Vin+
Vin- Vcom
“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC”
Pedro M. Figueiredo, et al., ISSCC 2006
2008.0805
CCAL
CAL circuits
A_Matsuzawa_Titech
Cs
CCAL=10 Cs
43
Capacitor mismatch in pipelined ADC
Capacitor mismatch in pipelined ADC determines the conversion accuracy.
For the higher resolution, the larger capacitance is needed.
1
S2f
Vin
G
S1s Cs S2s
VDAC
Comp
DAC
Vo
Mismatch (%)
S1f Cf
Vo  2Vin  VDAC
12 bit
14 bit
0.01
0.001
0.1

C s  C s

Vo  Vin 1 

V
 C f  C f DAC


 C
C f 
Vin  VDAC 
Vo   s 
 C
C f 
 s
2008.0805
10 bit
0.1
1
10
100
Capacitance (pF)
C
1
 N
C
2
A_Matsuzawa_Titech
C
2  10 4
() 
C
C ( pF )
44
Capacitor mismatch compensation
Capacitor mismatch causes the large conversion value differences
at the input voltage where the comparator changes the DAC voltage.
Compensation method:
1) Select input signal to +/- Vref/4
2) Convert this value with VDAC=0 and +/- Vref and obtain
3) Add or subtract this
1, 2to or from the output values
1and  2 .
ACTUAL
DOUT
CAL
+/- Vref/4
S1f Cf
IDEAL
S2f
10
Scal
Vo
G
Vin
S1s Cs S2s
VDAC
Comp
Logic
δ2
01
-Vref
Vref
-Vref/4
Vref/4
DAC
δ1
VIN
00
S. Y. Chung and T. L. Sculley,” A Digitally Self-Calibrating
14-bit 10MHz CMOS Pipelined A/D Converter.” IEEE, JSC,
Vol. 37, No.6, pp. 674-683, June 2002.
2008.0805
A_Matsuzawa_Titech
45
1/fノイズ
1/f noise degrades SNR of base-band signal seriously.
The 1/f noise from MOS is one or two order of magnitude higher than bipolar.
The larger gate area is needed to reduction this noise.
S VG 
K
1

C oxWL f
Gate Oxide
Gate Oxide
Trap
Trap
Si
Drain current
Si
time
2008.0805
A_Matsuzawa_Titech
46
Chopper amplifier
Chopper technique is often to be used to reduce the effect of 1/f noise.
Signal
+Vn
+
+
G
Vin
-Vn
Signal
Φs
-
Vout
-
Signal + Noise
Chopped noise
Signal is reconstructed
Noise is filtered out
Φs
C. C. Enz, E. A. Vittoz, and F. Krummenacher,
IEEE Journal of Solid-State Circuits,
Signal Vol. 22, No. 3, pp. 335-342, June 1987
Chopper freq.=1KHz
1/f noise
W/O chopper
W/ chopper
Signal
Chopper freq.
LPF
1/f noise
2008.0805
2
S Nout ( f )   

A_Matsuzawa_Titech
2


n  
n :odd
1
2
G ( f  nf s ) S Nin  f  nf s 
2
n
47
CT filter tuning
RC or gmC circuits can realize active filter circuits,
However, frequency characteristics and Q of the filter are strongly affected by
Absolute value of R, C, gm and PVT fluctuation.
Then, the filter tuning circuit is vital.
Filter circuit can be used as oscillator, if the Q become infinity.
Filter
Ref clock
PLL
Dummy
Oscillator
Peak
Detector
frequency tuning
Q tuning
gm cont.
go cont.
gm
go
2008.0805
gm
go
A_Matsuzawa_Titech
48
Digital calibration in mixed signal SoC
To keep high production yield and stable operation against PVT fluctuation,
mixed signal SoC has many digital self calibration circuits.
MCU controls many analog parameters.
PRML circuit for DVD recorder
[RF input] [Analog Filter output]
VGA
5th order
Gm-C Filter
7bit
ADC
digital
control
…
Analog Buffers
Pick up
Outputs
Offset
Adjust
DAC
DAC
Offset
Control
Digital
Calibration Gain
LMS
Level
Detector
FIR
Filter
Viterbi
Detector
[FIR output]
Frequency
&
Phase
Comparator
Wobble
Detect
Servo
Pre-Processor
Loop
Filters
DACs
Control
Defect
Detect
Wobble
Filter
VCO
1/N
Clock
System Control
Clocks
...
Servo Error Signals
2008.0805
Extracted
Data
Extracted
Clock
Defect
A_Matsuzawa_Titech
49
Issues of analog compensation techniques
• Basically use discrete-time technology
– Difficult to apply Continuous-Time circuits.
– Needed clock causes another noise.
• Some need calibration period
– At power on
• Needs not short time to wait the system becomes stable.
• Some different situation at the power on.
– Idling time on the job
• Can get sufficient time for calibration?
• Too much system depended.
• Calibration on the job
– Conventionally needs extra circuits.
Cost and power consumption increase.
– Needs many calibration time, if statistical methods are used.
2008.0805
A_Matsuzawa_Titech
50
Conclusion
•
Analog circuits require compensation technique
– Mismatch is inversely proportional to the square root of area.
1
 C   R 
VT ,Vn _ 1/ f , 
, 

S
 C   R 
– Control of absolute vale of device parameters is difficult.
– Also, device parameters are affected PVT fluctuation easily.
– If not use of compensation techniques
• Large area, large power consumption, poor frequency performance.
•
Compensation techniques are very effective to improve precision of circuits,
production yield, and durability to PVT fluctuations
•
However, they have many issues
– Basically DT method are used and difficult to apply CT circuits.
– Need calibration periods
2008.0805
A_Matsuzawa_Titech
51
微細プロセスを用いたアナログ回路の開発戦略
課題
2008.0805
解決技術
具体回路
OPアンプ性能の劣化
容量を用いた演算
逐次比較型ADC
低ダイナミックレンジ
オペアンプレス
直並列型ADC
ばらつきの増大
ΣΔ変調の応用
ΣΔ型ADC
一発動作
デジタル補正
コンパレータなど
面積単価の上昇
インダクタレス
LNA, Mixer
A_Matsuzawa_Titech
52
今までのまとめ
• CMOSの微細化
– 高周波化→60GHz応用が可能に
– OPアンプ性能が課題に
• 低利得
• 低振幅
– 低電圧・低振幅化→SNR確保のため容量増大
• 低SNR・低分解能については高速化・低電力化を促進
• 高SNR・高分解能については高速化・低電力化が困難
– アナログ部の面積とコスト抑制が不可欠
– ばらつきの抑制が課題
• 高精度化はコア面積増大と性能劣化をもたらす
– デジタル補償技術が不可欠
• DAC, ADC
• イメージ信号抑制
2008.0805
A_Matsuzawa_Titech
53
A/D変換器
・パイプライン型ADC
・直並列型ADC
・逐次比較型ADC
・ΔΣ型ADC
ADCはOPアンプを用いない方式が検討されはじめている
2008.0805
A_Matsuzawa_Titech
54
パイプライン型ADC
現在の高速・高精度ADCの主流
パイプライン型ADCは・標本化
をパイプライン的に行う
・電圧比較（ADC)
・比較結果に応じたDAC電圧設定
・(信号-DAC電圧）の増幅（通常２倍）
Sample & Hold
1st stage
2nd stage
Cf
Cf
- +
- +
- +
Op amp
Op amp
Op amp
+ -
+ -
+ -
Cs
Amplify (Hold)
Cs Amplify
Sample
DAC
DAC
CMP
CMP
1st out
2008.0805
2nd out
A_Matsuzawa_Titech
55
OPアンプから比較器+電流源へ
パイプライン型ADCは高利得のOPアンプが必要だが、微細化・低電圧化に伴い実現が困難に
G (dB )  6N  10
分解能14ビットでは94dB以上の利得が必要
N:分解能
増幅回路１段あたり20dB程度、４段が上限なので12ビット以上は困難に
→OPアンプをやめて、その機能を比較器と電流源に置き換える
OPアンプの負帰還回路は
入力が仮想接地になる。
出力はVxがVCM漸近するように
決まる。
従来のOPアンプ回路
Comparator-Based Switched-Capacitor
2008.0805
A_Matsuzawa_Titech
コンパレータのディレイが無いと
仮定すれば、Vx=VCMとなる時点で
出力が決定される。
OPアンプの負帰還回路と同様な
動作が可能。
56
ADCへの応用
比較器と大・小２つの電流源を用いることで
比較器の動作遅延による誤差を少なくなるようにしている。
C2を比較器の入力に接続
比較器が動作し、I1が流れる
ゼロクロス
I2に切り替える
Vo
電流源により充電される
サンプリングした信号が
C2に蓄積されている
ゼロクロス
最終信号
Vo(n-1)
Vo(n)
C1
E1
Vx
C2
+
I1 大きな電流
Vo
_
AGND
動作遅延
Vx
E2
I2小さな電流
T. Sepke, J. K. Fiorenza, C. G. Sodini, P. Holloway,
and H. Lee, “Comparator-Based Switched-Capacitor
Circuits For Scaled CMOS Technologies,” IEEE,
ISSCC 2006, Dig. of Tech. Papers, pp. 574-575, Feb.
2006.
2008.0805
t
AGND
Vxo
t
A_Matsuzawa_Titech
57
構成と試作結果
分解能10bitのパイプライン型ADCを設計・試作。
8MHz動作時の消費電力は2.5mW, FoM=0.3pJ/b
FoMは低いが、驚くほど低くはない
全体構成 1.5bit冗長型
分解能10bit
2008.0805
A_Matsuzawa_Titech
58
ダイナミック型比較器の採用
貫通電流が流れない比較器の採用で更に低電力化を図る
Vx<VTにおいてはM2はオフ、M1はオンとなり、
C1は電流源で充電され、出力電圧はCLに蓄えられる。
Vx>VTにおいてはM2はオン、M1はオフとなり、
CLへの出力電圧の蓄積は停止する。
2008.0805
A_Matsuzawa_Titech
59
得られた性能
8bit ADCを設計・試作。 200MHzにて有効ビット6.4bit Pd=9mW
FoMは0.5pJ/stepが得られた。
L. Brooks and H. Lee, “A ZeroCrossing-Based 8b 200MS/s
Pipelined,” IEEE, ISSCC 2007,
Dig. of Tech. Papers, pp. 460-461,
Feb. 2007.
2008.0805
A_Matsuzawa_Titech
60
直並列型ADC
直並列型ADCはOPアンプを用いないので低電力だが比較器の高精度化が不可欠である
1.Y. Shimizu, S. Murayama, K. Kudoh, H. Yatsuda, and
A. Ogawa, “A 30mw 12b 40MS/s Subranging ADC with
a High-Gain Offset-Canceling Positive-Feedback
Amplifier in 90nm Digital CMOS,” IEEE, ISSCC 2006,
Dig. of Tech. Papers, pp. 222-225, Feb. 2006.
2008.0805
A_Matsuzawa_Titech
61
正帰還を用いた比較器
従来の回路では15倍の利得しか得られないが
正帰還により200倍まで向上
→オフセット電圧が減少
Reset時
Vdd
Va
Va
S2
Vin+
S2
VinS1
S1
S3
C1
VoVo+ Amp時
S3
C1
C2
2008.0805
S1が開、S2, S3が閉。
T3,T4がダイオード接続され、
C1,C2にオフセット電圧がストアされる。
C2
Vss
S1が閉、S2,S3が開。
C2によりDCシフトされながら、
T1,T3及びT2,T4をドライブできる。
更にC1により正帰還がかかり利得が上がる。
A_Matsuzawa_Titech
62
評価結果
10.5から11.0の高い有効ビットを実現。
40MHz動作時に30mWの消費電力
90nm CMOS 1V動作
0.4pJ/step
高分解能の割には低電力
2008.0805
A_Matsuzawa_Titech
63
逐次比較型(SA型)ADCの革新
(低 FoM ADC アーキテクチャ)
2008.0805
A_Matsuzawa_Titech
64
逐次比較型 ADC
バイナリーサーチのアルゴリズムを用いたものが逐次比較型ADCである。
・比較的高精度 16bit程度
・低消費電力（OPアンプを使用しない）
・低速（マルチサイクル）
OPアンプを用いないので元々低電力であるが
高速化・高精度化が必要
Binary weighted Capacitor array
Comparator
+
C
C
2
C
8
C
4
C
16
C
16
_
Vin
VDAC
1
1
V + V
2 FS 4 FS
1
VFS+ 1 VFS + 1 VFS
2
8
16
1
VFS+ 1 VFS
2
8
1
V
2 FS
CMPin
b1=1
Vin
2008.0805
Vref
A_Matsuzawa_Titech
b1=1
b2=0
b1= b3= 1 b1= b3= b4= 1
b2=0
b2=0
65
SA ADCの性能
SA ADCは高分解能から高速まですべての領域で開発が進められている。
FoMは３年間で1/200まで低下した。
FoM 
消費電力
変換周波数  実効変換ステップ
３年間で FoMは 1/200に減少
Courtesy Y. Kuramochi
FoM
SAR ADC Power vs Sampling Freq.
1000
10000
FoM[fJ/conv.step]
Power[mW]
1000
100
14bit
12bit
10-9bit
7-5bit
10
1
0.1
0.01
100
1/200
10
1
ISSCC2008
0.001
0.1
1
10
100
1000
10000 100000
Sampling Freq.[MSps]
2008.0805
0.1
2005
A_Matsuzawa_Titech
2006
2007
2008
Year
2009
2010
66
65fJ/conv. を達成した逐次比較型ADC
あらかじめ参照電圧を重み付けされた容量に保存しておき
VQP, VQN間を比較して極性を変えながら接続することで逐次比較を実現する。
参照電圧の逐次印加が不要なのでセットリングが速く、バッファが要らないので低電力
VTP
INp
VQP
M=2
CTP
N-1
4
2
1
J. Craninckx and G. Van der Plas,
“A 65fJ/Conversion-Step 0-to-0.7mW 9b ChargeSharing SAR ADC in 90nm Digital CMOS,” IEEE
ISSCC 20007, Dig. of Tech. Papers, pp.246-247,
Feb. 2007.
Q REF   2i CU  VDD
CSP
i
CU
CTN
CSN
cn
INn
CLK
VTN
Track
cp
VQN
Sample
Reset
cp[0..N-2]
cn[0..N-2]
SAR Controller
Precharge
Comp
Result
B[0..N-1]
2008.0805
A_Matsuzawa_Titech
67
逐次変換の方法
差動入力信号をCsp, Csnに保存し、VQP, VQN間を比較してMSBを決定する。
MSBの状態に応じて容量128Cuの接続極性を切り替えてCsp, Csnに接続
減少した差動電位を比較してMSB-1 bitを決定、以下繰り返す
VQP
VQP
c0n
c0p
CSN
128CU
128CU
c0p
VQN
c1n
CSP
Precharge
CSP
c0n
c1p
CSN
64CU
c1p
VQN
c1n
Precharge
1.
2.
3.
Track
Sample
Precharge
Track
Sample
Precharge
Compare
Compare
c0n
c1p
c0n
c0p
VQn
VQn
VQp
VQp
Q
2008.0805
CS
 VIN  128  CU  VDD
2
A_Matsuzawa_Titech
CS
 VIN
2
 128  CU  VDD
Q
 64  C U  VDD
 ...
68
評価結果
FoM=65fJ/stepの驚異的な低FoMを達成
9
変換周波数20MHzで
ナイキスト周波数まで
7.8bit の有効ビットを達成
ENOB
8
7
Fs = 50MS/s
P = 725µW
6
1k
ISSCC06
Paper #
3.1
3.4
12.1
12.3
12.4
12.5
12.7
31.1
31.5
This work
2008.0805
10k
20MHzで0.3mW
FoM=65fJ/stepの驚異的な低FoMを達成
100k
1M
Input frequency [Hz]
Arch.
CT

PL
Subr.
PL-CBSC
SAR
PL
Flash
SAR
CS-SAR
Fs
[MS/s]
40
4.4
100
50
7.9
0.1
50
1250
300
20
ENOB
12
12.6
9.4
10.4
8.7
10.5
9.2
3.7
5.3
7.8
10M
P
[mW]
50
13.8
39
30
2.5
0.025
15
2.5
2.65
0.29
90nm CMOS 1V動作
FoM
[fJ]
300
500
570
440
760
170
510
160
220
65
A_Matsuzawa_Titech
FoM includes
Ref. Clock Dec.
Yes
Yes
No
No
No
No
No
Yes
Yes
Yes
69
世界最小の FoMを達成した ADC
断熱充電技術により驚異的な FoM= 4.4fJ/Conv-step. を達成した
M. van Elzakker, Ed van Tujil, P. Geraedts,
D. Schinkel, E. Klumperink, B. Nauta, “A
1.9uW 4.4fJ/Conversion-step 10b 1MS/s
Charge-Redistribution ADC,” IEEE ISSCC
2008, Dig. of Tech. Papers, pp.244-245,
Feb. 2008.
Multi-step charging can reduce energy more
2
E diss
Simple SA architecture
1
1
V 
 n   Ceq   b  
 Ceq  Vb2
2
n2
 n 
CMSB
Vin
Multi-step charging (断熱充電)
CMSB /2
n/n Vb
Vhalf
VDAC
CMSB /4
Ceq
2/n Vb
Comparator
+
+
Register
+
1/n Vb
-
-
-
Vin
C1
Vout
C2
Output
2008.0805
A_Matsuzawa_Titech
70
得られた性能
驚異的な FoM, 4.4fJ/conv-step. を達成した。
SNR (dB)
THD (dB)
DNL (LSB)
INL (LSB)
SNDR (dB)
ENOB (bit)
Econversion (pJ/conversion)
Figure Of Merit
(fJ / conversion-step)
FOM (fJ / conversion-step)
1.9uW, 10bit, 1MSps @ 90nm CMOS
Average
55.6
-61.1
0.49
2.24
54.4
8.75
1.9
Standard
1000deviation
0.58
1.95
100
0.06
0.18
10
0.47
0.08
4.42
0.24
This work
1
ISSCC 2007
2008.0805
現在の平均的なFoM
A_Matsuzawa_Titech
ISSCC 2008
71
SA-ADCを並列動作:24GS/sの超高速ADC
P. Schvan, et. al., “A 24GS/s 6b ADC in 90nm
CMOS,” IEEE ISSCC 2008, Dig. of Tech.
Papers, pp.544-545, Feb. 2008.
6
1:8 demux
48
170MHz
sync.
2
sub-ADC (9)
6
1:8 demux
48
8
2
multi-phase
clock generator
2
sub-ADC (8)
2
sub-ADC (1)
gain cntrl
DAC array
6
6
Clock
1:8 demux
1:8 demux
48
Memory array
T/H array (9-16)
sub-ADC (16)
8
offset cntrl
DAC array
2008.0805
2
2
T/H array (1-8)
1.2Vp-p
diff.
power splitter
2
# of ADCs  16  10  160 One ADC: 150MS/s
1V
2.5V
Input
160 6b SA ADCs realize 24GS/s conversion
SFI-4
48
timing cntrl
DAC array
A_Matsuzawa_Titech
72
得られた性能
Packaged ADC performance
Ramp generator
Resolution
6 bits
Conversion
rate
0.1 - 24GS/s
Comparators
24GS/sの超高速動作はすばらしいが、
FoM=3pJ/convは低くない
1pJ/conv.程度が欲しい。
sub-ADC
並列動作のオーバーヘッドが大きい
40dB @ 8GHz
35dB @ 12GHz
Power
1.2W @ 1V and 2.5V
ADC core
4 x 4 mm2
Process
90nm CMOS
2008.0805
[Lee’03]
[Poulton’03]
P
FoM =
2Fin
30
[Schvan’06]
2ENOB
20
[Nosaka’04]
10
demuxes
SFDR
FoM, pJ/conv.
Input range
1.2Vp-p diff.
T/H array
ENOB
50
amplifiers
average cal / Lim.
4.2/4.8,
Fin= 8GHz
Clock gen. Encoder
40
cal each freq 3.5/4.1, Fin= 12GHz
This work
[Harwood’07]
0
0
5
10
15
20
25
30
Sampling rate, GS/s
A_Matsuzawa_Titech
73
A 0.026mm2 Capacitance-to-Digital Converter for Biotelemetry
Applications Using a Charge Redistribution Technique
Kota Tanaka, Yasuhide Kuramochi,
Takashi Kurashina, Kenichi Okada,
and Akira Matsuzawa
Tokyo Institute of Technology, Japan
2008.0805
A_Matsuzawa_Titech
74
Proposed circuit
Vcm
Vx
SAR Logic
Vy Cs
C
8C
C
Off-Chip
32C CRN
CR1
Cx
Capacitive
Sensor
VDD
kVDD
Capacitive sensor attachable,
but sensors have a problem.
2008.0805
A_Matsuzawa_Titech
75
Chip photo
Digital
Analog
185m
Clock
Capacitor
array
185m
Small area (0.026mm2)
2008.0805
A_Matsuzawa_Titech
76
Measurement results (1)
Small area and low power consumption
Resolution
Supply Voltage
Sampling Rate
SNR
ENOB
Current
Consumption
Minimum DNL
Maximum DNL
Minimum INL
Maximum INL
Area
Ex)  CDC
2008.0805
8 Bit
1.4 V
262 kHz
43.22 dB
6.83 Bit
169 A
236.6W
360 A (when using internal clock )
-0.97 LSB
0.79 LSB
-1.27 LSB
0.99 LSB
0.026 mm2
0.034 mm2 (when including clock)
4.2mW [6]
30mW, 20aF, 20bits, 4mm2 [7]
A_Matsuzawa_Titech
77
A 0.05-mm2 110-µW 10-b Self-Calibrating Successive
Approximation ADC Core in 0.18-µm CMOS
Yasuhide Kuramochi1,2, Akira Matsuzawa2,
and Masayuki Kawabata1
1 Advantest Laboratories Ltd., Miyagi, Japan
2 Tokyo Institute of Technology , Tokyo, Japan
Matsuzawa
Matsuzawa
Lab.
& Okada
Lab
Tokyo Institute
of Technology
2008.0805
A_Matsuzawa_Titech
78
Proposed ADC Core Circuitry
VREFP
VREFN
VINP
Extremely
small
Main DAC
COMP
OUT
VINN
VCM
VREFN
VREFP
Calibration Control
System
2008.0805
A_Matsuzawa_Titech
Calibration
System
79
Measurements of Cap. Errors
VREFP
Ck
k-1
Cm+Cdum=Ck
m=1
Cdum
C1
Ck-1
Ck_err
C(k+1~N)
CCAL
VREFN
Voffset
VCM
SAR
• Measurement sequence :
1. Measurement of the offset
2. Measurement of the upper 5-bit
• CAL SAR search for ΔCk_err – CCAL=0
2008.0805
A_Matsuzawa_Titech
80
Chip Micrograph
• 0.18µm CMOS, 1-poly, 6-metal Layers, MIM
Capacitor
• Control logics are composed of an off chip
FPGA
550µm
Main DAC
Cal DAC
95µm
Comparator
2008.0805
A_Matsuzawa_Titech
81
Measured Spectrum
• Fsample 1MS/s, Fin 1kHz, 1.8V Supply
[dB]
0
Calibration Off
SFDR=48.2dB
40
80
[dB]
0
Calibration On
SFDR=72.3dB
40
25.1dB
80
0
2008.0805
1
2
3
Frequency [kHz]
A_Matsuzawa_Titech
4
5
82
Dynamic Performance
SNDR [dB]
60
SFDR [dB]
• Fsample 1MS/s, 1.8V Supply
80
9.0dB
40
60
Calibration Off
Calibration On
23.3dB
Calibration Off
40
1k
2008.0805
Calibration On
10k
100k
Input frequency [Hz]
A_Matsuzawa_Titech
1M
83
ADC Performance Summary 1
Technology
Resolution
Active Area
Sampling Rate
SNDR@nyquist
SFDR@nyquist
Full Scale Voltage
Power Supply
Power Consumption
2008.0805
0.18µm, 1poly, 6metal CMOS
10bit
95µm x 550µm=0.05mm2
1MSps (12MHz clock)
51.1dB
69.8dB
2.2Vppd
1.8V
110µW(Analog)
A_Matsuzawa_Titech
84
ADC Performance Summary 2
FoM [J/conv. step]
10p
1p
This work
(Estimation
with Digital)
*MSps ADC
100f This work
(0.18µm)
[2] (90nm)
[1] (90nm)
10f Good
0.01
0.1
Area
[mm2]
1
10
[1] J. Craninckx, et. al., “A 65fJ/Conversion-Step, 0-to-50MS/s 0-to-0.7mW 9bit Charge-Sharing
SAR ADC in 90nm Digital CMOS”, ISSCC 2007
[2] Y. Jeon, et. al., “A 4.7mW 0.32mm2 10b 30MS/s Pipelined ADC Without a Front-End S/H in
90nm CMOS”, ISSCC 2007
2008.0805
A_Matsuzawa_Titech
85
Conclusions
• A 0.05-mm2 110-µW 10-b SAR ADC core:
- 0.18µm CMOS
- Minimizing total capacitance based on SNR
- Minimizing the area of lower bit DAC with series
connection of binary DAC
- Main DAC with low accuracy small capacitors
calibrated by CAL DAC, SNDR:9.0dB,
SFDR:23.3dB improvement
2008.0805
A_Matsuzawa_Titech
86
パイプライン型ADCの逆襲
2008.0805
A_Matsuzawa_Titech
87
高利得・フル振幅への改良
CLS can realize higher gain and rail to rail operation.
B. R. Gregoire, Un-Ku Moon, ”An Over-60dB
True Rail to Rail Performance Using Correlated
Level Shifting and an Opamp with 30dB Loop
Gain,” IEEE ISSCC 2008, Dig. of Tech. Papers,
pp.540-541, Feb. 2008.
0.9V
Bias
CLS
Out
0.0V
b=1/2
2008.0805
A_Matsuzawa_Titech
88
Correlated Level Shifting
２回増幅することで増幅度を上げ、振幅を大きくする。
ENOB=10,Fs=20MS/s, 7.5mW, FoM=375fJ/conv.-step
f1
f2
− V0 +
+
A
−
f3
+
VOP
−
CLS
+
VOUT
−
2VIN
1  A/2
2VIN
VOP
V
V0
C
VIN
2008.0805
+
C
VIN −
− VIN +
V0/A
2VIN-V0/A
V/A
2VIN-V/A
A_Matsuzawa_Titech
2VIN
1  A/2
VOUT
2VIN
1  A/22
2VIN
V0
V0
89
演算増幅器の最適化
90nm CMOS, near sub-threshold operation, and SC level-shift
have realized 10bit 80MHz ADC with 0.8V operation and small power of 6.5mW
M. Yoshioka, M. Kudo, T. Mori, and S.
Tsukamoto
“A 0.8V 10b 80MS/s 6.5mW Pipelined
ADC with Regulated Overdrive Voltage
Biasing,” ISSCC, Dig. Tech. paper, pp.
452-453, 2007.
2008.0805
A_Matsuzawa_Titech
90
得られた結果
200fJ/conv. の良好な値を達成。
Resolution
Conversion Rate
Active Area
Input Range
Supply Voltage
SNDR
Total Power
Consumption
INL
DNL
2008.0805
1P10M 90nm CMOS
with MIM Capacitors
10bit
80MS/s
1.18mm x 0.54mm
1.2Vp-p Differential
0.8V
1.2V
55.0dB @2MHz 56.9dB @2MHz
51.4dB @41MHz 55.6dB @41MHz
6.5mW
13.3mW
< 1.0LSB
< 0.8LSB
< 0.5LSB
< 0.4LSB
Fclk=80MS/s, Fin=11MHz
Ta=273K
SNDR [dB]
Technology
80uW/MHz
60
SNDR [dB]
FoM=200fJ/step
60 0.6
Ta=373K
50
40
Slow/Slow
30
0.7
0.8
0.9
1
1.1
1.2
1.3
50
40
Fast/Fast
30
0.6
A_Matsuzawa_Titech
0.7
0.8
0.9
1
1.1
Supply Voltage [V]
1.2
1.3
91
Veffの最適化
Veff=Vgs-VTを最適化することで性能を上げることができる。
微細な素子ではVeffを下げた方が良い。 M. Miyahara, A. Matsuzawa, "A Performance Model for the
Design of Pipelined ADCs with Consideration of
Overdrive Voltage and Slewing", IEICE TRANS.
ELECTRON, vol. E91-A, No.2, pp.469-475, Feb. 2008.
10 bit
12 bit, 0.18um CMOS
Red: 90nm
fc [MHz]
fc [MHz]
Blue: 0.18um
Veff [V]
2008.0805
Ids [mA]
Veff [V]
A_Matsuzawa_Titech
92
MOSデイスの最適化
ショートチャネル効果の対策のために用いられるハロー注入は
ドレイン抵抗を下げ、増幅器の利得を低下させる。
そこで、アナログ回路に用いるトランジスタのみハロー注入を行わない方法を用いた。
Halo注入が無いとき
Halo注入
M. Boulemnakher, E. Andre, J. Roux, F. Paillardet,
”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a
65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech.
Papers, pp.250-251, Feb. 2008.
2008.0805
A_Matsuzawa_Titech
93
アナログ特性の改善
この技術はスイッチのオン抵抗を下げることにも有効である。
M. Boulemnakher, E. Andre, J. Roux, F. Paillardet,
”A 1.2V 4.5mW 10b, 100MS/s Pipeline ADC in a
65nm CMOS,” IEEE ISSCC 2008, Dig. of Tech.
Papers, pp.250-251, Feb. 2008.
Lmin (HPA)=0.14um
w=cste
Ron HPA
Ron LVT
200
Vt versus length ( L)
0,75
150
Vt [V]
Ron [Ohms]
Ron versus input (Vin)
250
0,65
HPA
0,55
LVT
0,45
0,35
100
0,25
50
0,15
0,3
0,5
0,7
0,9
0
Vin [V]
2008.0805
0,2
0,4
0,6
0,8
1
L [ µ m]
A_Matsuzawa_Titech
94
性能比較
この結果、SA ADC並の62fJ/Conv. stepの低いFoMを達成した。
Resolution
Sampling speed
Input range
Power Consumption
SNDR
DNL
INL
Active area
Technology
10 bit
100MS/s
1.0Vppd
4.5mW
59dB
+/-0.1 LSB
+/-0.2 LSB
0.07mm^2
ST CMOS 65nm
FoM= 62fJ/conv.-step
Tech VDD Fs
Power SNDR FOM
References
(nm) (V)
(MHz) (mW) (dB)
(pj/step)
130 1.2 120
90
57.1
1.25
B.Hemes
ISSCC-2004
90
1.2 12
3.3
52.6
0.76
R.Wang
ISSCC-2005
90
1.2 100
35
56.9
0.6
G.Geelen
ISSCC-2006
90
1.0 100
33
55.3
0.69
K.Honda
JSSCC-2007
90
0.8 80
6.5
55
0.17
M.Yoshioka
ISSCC-2007
65
1.2 100
4.5
59
0.062
This work
2008.0805
A_Matsuzawa_Titech
95
SA型ADCとパイプライン型ADCの比較
FoMの比較と比較器の重要性
2008.0805
A_Matsuzawa_Titech
96
OpampベースADCとコンパレータベースADC
パイプライン型 ADC
1st stage
2nd stage
Cf
Opamp base
OPアンプが性能、
電力を決定
Cf
Cs
- +
- +
Op amp
Op amp
+ -
+ -
Cs Amplify
Sample
DAC
DAC
CMP
CMP
2nd stage
1st stage
SA ADC
Binary weighted Capacitor array
Comparator
Comparator base
+
比較器が性能、
電力を決定
C
C
2
C
8
C
4
Vin
2008.0805
C
16
C
16
_
Vref
A_Matsuzawa_Titech
97
SA ADC
SA ADCの回路自体は貫通電流が無く、低電力だが、高速動作が必要である。
Capacitor
Comparator
Switches
Vref
Vin
Tbc
Tc 
1
 N  2Tbc
fc
Logics
Pd  f c N  2Eb
Eb : Energy /conv
Tbc : Bit cycle time
Tset :Switch settling time
Tcmp :Comparator decision time
Tbc  Tset  Tcmp  Tdig
2008.0805
A_Matsuzawa_Titech
Tdig : Logic delay time
98
比較器回路
比較器はダイナミック回路で構成され、定常電流が流れないようにすることができる。
VDD
Comp
INn
INp
Dynamic comparators use the fast voltage fall
depended on input voltage difference
Fast voltage fall
OUTn
Vb
OUTp
FP
FN
CLK
FN
INP
FP
INN
V. Giannini, P. Nuzzo, V. Chironi, A.
Baschirotto, G. van der Plas, and J. Craninckx,
“An 820uW 9b 40MS/s Noise Tolerant
Dynamic-SAR ADC in 90nm Digital CMOS,”
IEEE ISSCC 2008, Dig. of Tech. Papers,
pp.238-239, Feb. 2008.
voltage
GND
0
Vb
SP
0
SN
CLK
SN
CLK
2008.0805
SP
CLK
M. van Elzakker, Ed van Tujil, P. Geraedts, D.
Schinkel, E. Klumperink, B.Nauta, “A 1.9uW
4.4fJ/Conversion-step 10b 1MS/s ChargeRedistribution ADC,” IEEE ISSCC 2008, Dig.
of Tech. Papers, pp.244-245, Feb. 2008.
A_Matsuzawa_Titech
0
1
2
99
SA ADCにおける比較器の問題
比較器はあるノイズ分布を有し、SA-ADCの誤動作を引き起こす。
b0
b0
5b Charge Redistribution (CR) SAR ADC
b1
b1
b2
b2
b3
b3
b4
b4
INp
INp
Vref
OK!
OK!
0/1
INp
INn
Vin
27
SAR
CLK
INn 11
INn
11
00
b0
b1
b2
1
1
Vref
V. Giannini, P. Nuzzo, V. Chironi, A.
Baschirotto, G. van der Plas, and J.
Craninckx, “An 820uW 9b 40MS/s Noise
Tolerant Dynamic-SAR ADC in 90nm
Digital CMOS,” IEEE ISSCC 2008, Dig.
of Tech. Papers, pp.238-239, Feb. 2008.
INp
Noise Distribution
b4
R!
O
ERR
28
 3
 1
 1
 3
Comparator Threshold
2008.0805
b3
A_Matsuzawa_Titech
INn
1
1
1
0
0
100
比較器のノイズと ENOB
SA ADCにおいては0.1LSB程度の低ノイズが要求される。
VDD
f s, P
INp
Vd~LSB
V  0.25LSB :  1bit deg rade
OUT
V  0.15LSB :  0.5bit deg rade
INn
9
1
Ideal
 =LSB/3
1
 /LSB=0.24
1
Binary Output
2
8.75
1
ENOB
 >
0.5
ENOB=8.09
8.5
8.25
0
-1
-0.5
0
Vd/LSB
0.5
1
8
0
V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto,
G. van der Plas, and J. Craninckx, “An 820uW 9b
40MS/s Noise Tolerant Dynamic-SAR ADC in
90nm Digital CMOS,” IEEE ISSCC 2008, Dig. of
Tech. Papers, pp.238-239, Feb. 2008.
2008.0805
A_Matsuzawa_Titech
0.05
0.1
0.15
0.2
0.25
/LSB
101
冗長構成
比較器のノイズによる誤動作を抑制するため、高速（高ノイズ）比較器と
低ノイズ（低速）比較器を組み合わせる。
低ノイズ→低速動作
σLN
INp
Monte Carlo on 9b CS-SAR
compL
OUTp
9
ENOB+0.75
Valid
σHN
8.75
OUTn
ENOB+0.3
Noise
•
V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto,
G. van der Plas, and J. Craninckx, “An 820uW 9b
40MS/s Noise Tolerant Dynamic-SAR ADC in
90nm Digital CMOS,” IEEE ISSCC 2008, Dig. of
Tech. Papers, pp.238-239, Feb. 2008.
Comparators are sized so that
σHN ~1/6 LSB and σLN ~1/12 LSB
•
ENOB
Comp
compH
8.5
INn
8.25
8
7.75
0
ENOB=8.1
Standard
Redundant
NoiseTolerant
 /LSB=0.17
0.05
0.1
0.15
0.2
0.25
/LSB
Good ENOB improvement with Noise Tolerant correction
2008.0805
A_Matsuzawa_Titech
102
セグメントDACと増幅器を用いた逐次比較型ADC
高精度化のために比較器の前に増幅器を配した
セグメント型容量アレーにより単調性を確保
analog
input
sample
C1
AAF
PRE
AMP
C2
Cn
+
増幅器
REF
容量を用いたセグメント型DAC
M. Hesener, A. Hanneberg, D. Herbison, F.
Kuttner, and H. Wenske, “A 14b 40MS/s
Redundant DAR ADC with 480MHz Clock in
0.13um,” IEEE ISSCC 20007, Dig. of Tech.
Papers, pp.248-249, Feb. 2007.
2008.0805
Logic
DECODER
thermo.
binary
A_Matsuzawa_Titech
digital
output
103
利得と帯域を可変にした増幅器
スイッチ電圧を制御することで利得と帯域を可変にできる。
→変換の初期フェーズでは利得を小さくして高速性を追求。
変換が進むに従い利得を大きくして変換精度を高めている。
sample
SW
C-array
SW
SW
SW
+
-
+
-
+
-
+
-
IN
OUT
IN
OUT
IN
OUT
IN
OUT
-
+
-
+
-
+
-
+
Stage 1
Stage 3
to latch
Stage 4
SW
OUT IN +
2008.0805
OUT +
P1
IN -
A_Matsuzawa_Titech
104
評価結果
変換周波数40MHzにて実効分解能13.5bitを66mWで達成。
（非常に完成度が高い発表である）
FoM=140fJ/step
0.13um CMOS
Supply voltage
Input range
Sample
frequency
Internal clock
frequency
Analog power
Digital power
Total power
2008.0805
1.5V
±0.9V diff.
40MHz
480MHz
49mW
17mW
66mW
A_Matsuzawa_Titech
105
FoMの理論値
パイプライン型ADCとSA ADCの理論FoMを算出した。
現状は理論値にかなり近づいている。
パイプライン型ADC
Resolution
10
12
14
Co(pF)
0.37
6.0
95
Idd(mA)
1.75
33.6
628
Pd (mW)
1.75
33.6
628
FoM(fJ)
24
116
542
FoM=63fJ/Conv. step
M. Boulemnakher, E. Andre, J.
Roux, F. Paillardet, ”A 1.2V
4.5mW 10b, 100MS/s Pipeline
ADC in a 65nm CMOS,” IEEE
ISSCC 2008, Dig. of Tech.
Papers, pp.250-251, Feb. 2008.
SA型ADC
Resolution
10
12
14
CL(fF)
42
670
11000
Pd(mW)
0.1
1.9
34
FoM(fJ)
1.4
6.5
30
2008.0805
A_Matsuzawa_Titech
FoM=4.4fJ/Conv. step
M. van Elzakker, Ed van Tujil, P. Geraedts,
D. Schinkel, E. Klumperink, B.Nauta, “A
1.9uW 4.4fJ/Conversion-step 10b 1MS/s
Charge-Redistribution ADC,” IEEE ISSCC
2008, Dig. of Tech. Papers, pp.244-245,
Feb. 2008.
106
ADCの技術動向
SA ADCが主流になりつつあるが、増幅器を用いない限界もあるのではないか。
Architecture
Flash
Two-step parallel
Pipeline
SA
Period
78---88---
88 --- 95--
95-- 1x--
06--
Technology
Bipolar/CMOS
Bi-CMOS, CMOS
CMOS
CMOS
Parallel/Serial
Parallel
Two-step, Semi-parallel
Serial (Pipeline)
Serial
Base
Comparator
Comparator
Amplifier
Comparator
Gain
No
No (Yes Interpolation)
Yes
No
Sampling
No
Yes
Yes
Yes
Transistor mismatch
Comparator mismatch
Capacitor mismatch
Capacitor mismatch
Comparator noise
Amplifier gain
Comparator noise
Settling
OpAmp noise
Accuracy
Settling
Speed
Design technique
Device fT
Reference+Switch
OpAmp GBW
Comparator+Logic
Comparator+Logic
Switch
Switch
Interpolation
Redundancy
Redundancy (1.5b)
Serial Capacitor
Averaging
Interpolation
Gain boost
Dynamic comparator
Folding
Averaging
OpAmp sharing
Interleaving
Dynamic comparator
Gain boost
Calibration
Calibration
Dynamic comparator
2008.0805
A_Matsuzawa_Titech
107
ΔΣ型A/D変換器
2008.0805
A_Matsuzawa_Titech
108
ΔΣ変調器
ΔΣ変調器は量子化器の前にフィルターを配し、
量子化出力を入力側に戻して負帰還をかけたものである。
量子化ノイズは帯域外に拡散するようになり、帯域内ノイズは減少する。
フィルタ
Input signal
X(z)
+
量子化器
H(z)
Output
signal
Y(z)
Qn:量子化ノイズ
z 1
H (z )
1
Y (z ) 
X (z ) 
Qn (z )
1
1
1  H (z )z
1  H (z )z
STF (Signal Transfer)
Ex.
H( z ) 
1
1  z 1
STF( z )  1,
No filter
2008.0805
NTF (Noise transfer)
NTF ( z )  1  z 1
High pass filter
A_Matsuzawa_Titech
109
ΔΣ変調器の周波数特性
量子化分解能、フィルター次数、オーバーサンプリング比率が高いほど
量子化ノイズが抑圧され、SNRが上がる。


Nq 
L
Y ( z )  X ( z )  1  z 1 Q( z )
h q2 (
f)
2

12 f s
1st
Dynamic Range (dB)
-40
dBFS
 fb
z e j 2 f

 fb
2
 fb
12 f s

j 2 f
fs
2L
/fs
2
1

  
df   


 2  3 2 L  1  OSR 
2 L 1
SNDR = 99.5dB
-20 SNR = 100.1dB
-20
-80
2L
h q2 ( f ) 1  z 1
0
0
-60
 fb
order
20dB/dec
-100
-120
2nd order
-140
40dB/dec
-160
-80
4
10
5
10
6
10
5th order, 1bit
100dB/dec
-100
-120
-140
In-band
OSR=64
200kHz
Thermal noise
-180
fs=26MHz
Frequency (Hz)
2008.0805
-60
-160
-180
-200 3
10
-40
7
10
-200 3
10
10
4
10
5
6
10
7
10
Frequecy (Hz)
A_Matsuzawa_Titech
110
回路の高速化とSNR
ΔΣ変調技術を用いると、回路を高速動作させることで、高いSNRを得ることができる。
微細・低電圧回路に向いている。
2
3 N
 OSR 
SNR 
2  1 2L  1

2




Dynamic Range (dB)

2L 1
OSR=動作周波数/(信号帯域 x 2)
5th
200
180
160
140
120
100
80
60
40
20
0
4th
3rd
n=1bit
2nd
1st
1
10
100
1000
OSR
2008.0805
A_Matsuzawa_Titech
111
CT型複素バンドパスΔΣ型ADC
CT型ΔΣ型ADC, 20MHz の信号帯域で77dBのSNRを実現した
Y1i
Vpi
Vmi
C2i
+R1i
-+
R5i
4b
ADC1i
C1i
C3i
DAC3i
C4i
+R2i
C5i
4b
C6i
+R3i
-+
R6i
R5q
Y2i
DAC2i
-+
R7i
R6q
ADC2i
DAC1i
+R4i
-+
R8i
R7q
L. J. Breems, et., al.
“A 56mW CT Quadrature Cascaded SD Modulator
with 77dB in a Near aero-IF 20MHz Band.
ISSCC 2007, pp. 238-239.
A
B
R8q
A
-+
C1q
+R2q
C2q
+R3q
-+
C3q
-+
C4q
R4q
C5q
2008.0805
D7
R6
D6
R5
D5
R4
D4
Rf
B
+-+
R1
D1
R2
D2
R3
D3
4b
DAC2q
Y1q
R7
D0
C6q
4b
DAC1q
D8
R0
ADC2q
Vmq
+R1q
ADC1q
Vpq
Rc
R8
DAC3q
Y2q
A_Matsuzawa_Titech
112
ゼロIFとNear IF
ΣΔ型ADCはフィルター特性により様々な機能を付加することができる。
Image
ゼロ IF
Amplitude
Desired
channel
Image
rejection
-10MHz
DC
1/fノイズの影響が大きく、
かつイメージ除去が困難
+10MHz
BW 20MHz
Near IF
Amplitude
Desired
channel
Image
rejection
1/fノイズの影響が少なく、
かつイメージ除去が容易
→複素バンドパスフィルタが必要
DC
10.5MHz
BW 20MHz
2008.0805
A_Matsuzawa_Titech
113
性能
90nm CMOS、帯域 20MHz, DR(=SNR)=77dB, 50mmW, FoM=200fJ/conv.
90nmCMOSを用いて高いSNRを実現している。
Technology
90nm CMOS, 1P6M
Supply voltage
1.2V
Architecture
CT quadrature cascaded  modulator (2-2, 4b)
Sampling frequency
340MHz
Bandwidth
20MHz @ 10.5MHz IF
Max. input voltage
1Vp (differential)
Dynamic range*
77dB (97dB @ 200kHz, 115dB @ 3kHz)
Peak SNR / SNDR*
71dB / 69dB
Image rejection
>55dB (for -1MHz input tone)
Active chip area
0.5mm2
Power consumption
50mW (analog), 6mW (digital)
Figure-of-merit (FOM)
0.2pJ/conv. (FOM=P/(2^enob*2*BW))
(*1MHz input signal, signal bandwidth is 20MHz)
2008.0805
A_Matsuzawa_Titech
114
ΔΣ型ADCの性能
ΔΣ型ADCは高い有効ビット(SNR)を維持しながら広帯域化が進展している
18
Flash
Subranging
pipelined
16
SAR
folding
有効ビット
14
Sigma-Delta
12
10
8
6
4
0.01
0.1
1
10
100
1000
バンド幅 [MHz]
2008.0805
A_Matsuzawa_Titech
115
まとめ
•
現在の主流であるパイプライン型ADCは微細化に対し大きな課題
– OPアンプの利得が低下
– 低電圧化によりSN比が劣化、消費電力が増大
•
SA ADCが微細化に適したA/D変換方式として注目されている
– 微細化に伴うOPアンプの課題の影響を受けない
– 容量、スイッチ、比較器しか用いないのでシンプルで低FoM、微細化に適する
•
しかしながらパイプライン型ADCもデバイスの最適化などにより性能が向上
– ２段階の増幅
– ハロー注入を行わないことにより利得やスイッチ特性を向上
– SA ADCと同等のFoM
•
SA-ADCの方が限界FoMは低いがパイプラインと比べ差は案外小さい
– OPアンプの問題は無いが、比較器感度への要求は厳しい
– 増幅器無しで高感度化できるかどうか？
– 変換エネルギーは低いが、変換速度は限界か？
2008.0805
A_Matsuzawa_Titech
116
まとめ：何が変わるのか？
• 微細化・低電圧化
– 高速・高周波だが低SNR→高速化技術を活かす
– 低利得化→OPアンプが困難に
• アナログ回路
– スイッチ、容量、比較器の簡単な構成→OPアンプレス
– 定常電流が流れない構成→超低電力化
– デジタル補償技術が重要に
–
• 信号処理
– ΔΣ変調技術が多用
– 離散時間処理がRFに適用
– フィルター処理の大半はデジタル化に
2008.0805
A_Matsuzawa_Titech
117

Download Report