2016 年 5 月 1 日発行版正誤表 2016.04.18

FPGA 電子工作スーパーキット（基板編）2016 年 5 月 1 日発行版　正誤表　2016.04.18
訂正日
頁
章
場所
誤
正
2016
04.18
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図 10
エトキ
EQFP-144 ピン版には DCLK0 と DCLK1 はない。
EQFP-144 ピン版には DPCLK0 と DPCLK1 はない。
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04.18
42
2
本文
●グローバル・クロック・ネットワーク
図 10 に MAX 10（10M08）のグローバル・クロック・
ネットワークを示します。GCLK がチップ全体に行き渡ってい
るグローバル・クロック・ネットワークです。GCLK ライン
は,外部端子 CLKxx から供給されるクロックをチップ全体に供
給したり、外部端子 DCLKn から供給されるクロック・イネー
ブルやリセット信号のようなファンアウト数が多い制御信号
の伝搬にも使えます。
さらに、内部論理が生成したクロック信号や非同期リセッ
ト信号、クロック・イネーブル信号などの制御信号のファン
アウト数が多い場合は GCLK ラインに入力してチップ全体に
供給することができます。
●グローバル・クロック・ネットワーク
図 10 に MAX 10（10M08）のグローバル・クロック・
ネットワークを示します．GCLK がチップ全体に行き渡って
いるグローバル・クロック・ネットワークです．GCLK ライ
ンは、クロック信号だけでなく、クロック・イネーブルやリ
セット信号など、ファンアウト数が多い制御信号の伝搬にも
使え、外部端子 CLKxx(専用端子)や DPCLKxx(兼用端子)か
ら駆動できます。
さらに，内部論理が生成したクロック信号や非同期リセッ
ト信号，クロック・イネーブル信号などの制御信号のファン
アウト数が多い場合は GCLK ラインに入力してチップ全体に
供給することができます．
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写真 2
CN1、CN2 がピン・ソケットになっていた。本書の想定では CN1、CN2 はピン・ヘッダである。
U2
48MHz発振器
備　考
CN1, CN2
ピン・ソケット 20ピン×1列
(2.54mmピッチ)
SG8002DC-PCB-48MHz
(EPSON TOYOCOM)
CN3, CN4
ピン・ソケット
2ピン×2列
(2.54mmピッチ)
誤
CN7
ピン・ヘッダ
5ピン×2列
(2.54mmピッチ)
J1
ジャンパ・ピン
CN5, CN6
ピン・ソケット 5ピン×2列
(2.54mmピッチ)
J1
ピン・ヘッダ 2ピン×1列
(2.54mmピッチ)
U3 SDRAM （オプション）
256Mbit (16Mword×16bit) ：AS4C16M16SA-6TCN (Alliance Memory)
または
512Mbit (32Mword x 16bit) ：AS4C32M16SA-7TCN (Alliance Memory)
CN1、CN2 をピン・ヘッダに訂正する。
U2
48MHz発振器
SG8002DC-PCB-48MHz
(EPSON TOYOCOM)
正
CN1, CN2
ピン・ヘッダ 20ピン×1列
(2.54mmピッチ)
CN3, CN4
ピン・ソケット
2ピン×2列
(2.54mmピッチ)
CN7
ピン・ヘッダ
5ピン×2列
(2.54mmピッチ)
CN5, CN6
ピン・ソケット 5ピン×2列
(2.54mmピッチ)
J1
ジャンパ・ピン
J1
ピン・ヘッダ 2ピン×1列
(2.54mmピッチ)
U3 SDRAM （オプション）
256Mbit (16Mword×16bit)：AS4C16M16SA-6TCN (Alliance Memory)
または
512Mbit (32Mword x 16bit)：AS4C32M16SA-7TCN (Alliance Memory)
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写真 3(b)
CN1、CN2 の引き出し説明がピン・ソケットになっていた。
本書の想定では CN1、CN2 はピン・ヘッダである。
1
CN1、CN2 の引き出し説明を「ピン・ヘッダ 20 ピン×1
列」に訂正する。

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