Tagungsablauf 2015

Nutzertreffen 2015 – ITG Fachgruppe 8.5.6
fWLR / Wafer Level Reliability, Zuverlässigkeits-Simulation & Qualifikation
Programm
Dienstag, 12. Mai 2015
8.00 Uhr
Eintreffen und Registrierung
8.30 Uhr
V1:
Begrüßung zur ITG-Fachtagung, Zielsetzung der Fachtagung
ITG 8.5.6-Vorsitzender & Roland Jancke | Fraunhofer IIS/EAS
8.45 Uhr
Vorstellung des Fraunhofer IIS/EAS
V2:
Michael Galetzka, Leiter Geschäftsfeldentwicklung | Fraunhofer IIS/EAS
Sitzung 1: Detaillierte Anforderungen an Halbleiterprodukte aus
Automobilherstellersicht
Chair: Andreas Aal
9.00 Uhr D1: Diskussion mit Vertretern der Automobilhersteller
D2: Diskussions-Einleitung: Detaillierte Automobile Anforderungen an Halbleiterprodukte aus Automobilherstellersicht
BMW, Daimler, VW AG
11.00 Uhr
Kaffeepause
11.25 Uhr Fortsetzung der Diskussion
13.00 Uhr
Gemeinsames Gruppenfoto und anschließend Mittagessen
Sitzung 2: FEoL-Reliability
Chair: Alexander Narr
14.00 Uhr V3: On the influence of measurement techniques on estimated NBTI lifetimes – The new
JEDEC NBTI measurement guideline
Christian Schlünder | Infineon
14.40 Uhr V4: Quantitative NBTI Degradation Assessment Method for fWLR
Heike Isemann | Infineon
15.10 Uhr V5: Mischung von Hot-Carrier Degradation und Negative Bias Temperature Instability in PMOSFETs einer 130nm Technologie
Gunnar Rott | Infineon
15.40 Uhr V6: From measurements to NBTI compact models beyond t^n
Kay-Uwe Giering | Fraunhofer IIS/EAS
16.10 Uhr
Kaffeepause
Sitzung 3: BEoL- und Package-level Reliability
Chair: Alexander Narr
16.40 Uhr V7: Large-Scale Statistical Analysis of Electromigration Current Density Exponent and
Activation Energy Values
Oliver Aubel | GlobalFoundries
17.10 Uhr V8: Mechanical Properties and Topology of New Ultra Low-k Dielectrics for On-Chip
Interconnect Stacks of ICs
André Clausner | Fraunhofer IKTS-MD
17.40 Uhr V9: Chip Package Interaction: Bewertung der mechanischen Stabilität unter Bumps mit Finite Element Analyse
Jens Paul | GlobalFoundries
18.15 Uhr
Abfahrt des Busses zur Abendveranstaltung in der VW Manufaktur
Nutzertreffen 2015 – ITG Fachgruppe 8.5.6
fWLR / Wafer Level Reliability, Zuverlässigkeits-Simulation & Qualifikation
Programm
Mittwoch, 13. Mai 2015
8.00 Uhr
Eintreffen
8.30 Uhr
Begrüßung, Vorstellung der Agenda des zweiten Tages
ITG 8.5.6-Vorsitzender
Sitzung 4: PID und Latch-Up
Chair: Andreas Aal
8.40 Uhr TUT1 - Eingeladenes Tutorium: Review on plasma induced damage (PID), influence of layout, protection against PID, stress measurements
Andreas Martin | Infineon
9.50 Uhr V10: Latchup in Silicon Germanium BICMOS Technology with Deep Trench
Philipp Menz | Texas Instruments
10.20 Uhr V11: Threshold voltage recovery after stress of plasma induced damaged MOS transistors
10.50 Uhr
Andreas Martin, Daniel Beckmeier | Infineon
Kaffeepause
Sitzung 5: Soft Errors, Neuwahl Fachgruppenleitung
Chair: Kirsten Weide-Zaage
11.10 Uhr V12: Wafer-Level Soft Error Messungen – Abhängigkeit der SRAM Soft Error Rate von der
Sequenz der Metallisierungsebenen
Frank Schlaphof | GlobalFoundries
11.40 Uhr V13: Etablierung einer Methode zur Identifikation strahlenrobuster COTS
Kirsten Weide-Zaage, Aymen Moujbani | Universität Hannover
12.10 Uhr
Verabschiedung von Mitgliedern der Fachgruppe und Neuwahl von Leitungsmitgliedern
ITG 8.5.6-Vorsitzender
12.30 Uhr
Mittagessen
Sitzung 6: Zuverlässigkeit im Entwurfsprozess
Chair: Roland Jancke
13.30 Uhr V14: From technology characterization to design of reliable circuits
Christoph Sohrmann | Fraunhofer IIS/EAS
14.00 Uhr V15: Ergebnisse des Projekts RESCAR 2.0
Göran Jerke | Robert Bosch
14.30 Uhr V16: Physical Verification of Hierarchical Analog Design Constraints for Automotive ICs
15.05 Uhr
Hartmut Marquardt | Mentor Graphics
Kaffeepause
Sitzung 7: Allgemeine Zuverlässigkeit und JEDEC-Aktivitäten
Chair: Andreas Aal
15.30 Uhr V17: Zuverlässigkeit von Hochtemperaturprozessen – Besonderheiten und Herausforderungen am Beispiel eines 0,35 μm SOI-CMOS-Prozesses
Katharina Grella | Fraunhofer IMS
16.00 Uhr V18: Die letzte(n) Meile(n) zu 0 ppm – Erfahrungen zu 5 Jahren kontinuierliche Verbesserung einer ASIC-Familie
Jörg Dreybrodt | EM Microelectronic
16.40 Uhr V19: Durch ITG856 veranlasste JP001 Revision – Status, Aktivitäten, Mitarbeit (Non-JEDEC)
ITG 8.5.6-Vorsitzender
17.00 Uhr
Zusammenfassung der ITG- Fachtagung, offizieller Abschluss der Tagung, Ausblick
ITG 8.5.6-Vorsitzender
17.15 Uhr
Kaffeepause und Veranstaltungsende

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