　平成 26 年技術賞受賞講演　技術賞半導体プロセスを応用した高信頼性微細配線技術の開発神吉　剛司 *，池田　淳也 *，中田　義弘 *，谷　元昭 *，中村　友二 * Development of Highly Reliable Cu Wiring Technology for 2.1/2.5D-IC by Applying Semiconductor Manufacturing Process Tsuyoshi KANKI*, Junya IKEDA*, Yoshihiro NAKATA*, Motoaki TANI*, and Tomoji NAKAMURA* * 株式会社富士通研究所（〒 243-0197 神奈川県厚木市森の里若宮 10-1） * FUJITSU LABORATORIES LTD. (10-1 Morinosato-Wakamiya, Atsugi, Kanagawa 243-0197) 概要 2.1D/2.5D 実装向けのチップ間を接続する微細配線について，高信頼性を目的としたわれわれの開発技術を紹介する。われわれは今までに，有機絶縁膜上にセミアディティブ法を用いて L/S = 1/1 μ m までの微細な Cu 配線を形成し，その高信頼性について検証してきた。今回，半導体プロセスを応用し，高温高湿下においても Cu の腐食や拡散を防止し高信頼性を実現できるメタルキャップバリア配線構造を見出すことで，L/S = 1/1 μ m 配線の信頼性要求を満たす事に成功した。このキャップバリアは自身が酸化することで不動態膜を形成し，Cu 配線の腐食を防止するメカニズムであり，CoWP を用いる事で，より高い信頼性を実現することが可能である。 Abstract In this paper, we describe technologies to produce fine-pitch Cu wiring that provides high reliability and connects between chips for 2.1D/2.5D packaging. We have developed a semi-additive process to fabricate L/S = 1/1 μ m wiring on an organic dielectric layer. The wiring uses Metal Cap barrier applied to LSI technology in order to suppress Cu diffusion and corrosion. This cap barrier oxidizes to form a passivation layer which prevents corrosion of the Cu wiring. The reliability of this wiring has been verified under HAST (Highly Accelerated temperature and humidity Stress Test) conditions, with a CoWP barrier in particular realizing higher reliability. Key Words: 2.1D/2.5D-IC, Chip-to-Chip Wiring, Organic Insulation Layer, High Reliability, Metal-Cap Barrier 1. コストの観点から，このチップ間接続配線の形成には，はじめにビルドアップ基板などに適用されているセミアディティブ現在，複数のデバイスを組み合わせる事でシステムの性法が有効である 15),16)。しかしながら，この方法で形成する能向上，低消費電力化，高機能化を実現するなど，従来の Cu 配線は外周部を有機絶縁膜で覆うのみであり，LSI 配線スケーリングトレンドである Moore 則を逸脱した More than のような Cu の酸化や拡散を防止できるバリア層を有さな Moore の技術の開発が進められている 1)。代表的なものに，い。加えて，有機絶縁膜は耐湿性に乏しく，また，加熱環 LSI を 3 次元に積層する 3D-IC 技術や，平面で高密度集積境下では吸湿した水分に起因する加水分解により有機酸を。2.1D/2.5D-IC では，生成する。このため，長期運用において，Cu 配線は腐食環 Si，ガラス，有機材料などから成るインターポーザ上で複境下に晒されることになり，信頼性が著しく損なわれる。数の LSI を接続する技術 8)，複数の個片にした LSI を樹脂この問題に対し，われわれは今まで，セミアディティブ法する 2.1D/2.5D-IC 技術がある 2)∼7) で再構築して接続する擬似 SoC (System on Chip) 技術 9),10) ，マルチチップの FO-WLP (Fan out-Wafer Level Package) 技術などが報告されている 11)∼13)。これら 2.1D/2.5D-IC 技術で䝏䝑䝥㛫᥋⥆㓄⥺ 䝖䝷䞁䝆䝇䝍は，チップ間を近接距離で接続する微細配線技術が重要で ୗᒙ㓄⥺ ある（図 1）。上述したニーズに対応するため，チップ間接 ୖᒙ㓄⥺ 㽀㻌䝞䞁䝥続配線も微細化が進んでいる。現在要求されているルールは L/S (Line width and Spacing) = 5/5 μ m 程度であるが，䜲䞁䝍䞊䝫䞊䝄チップサイズの小型化や I/O 数の増加もあり，ITRS (International Technology Roadmap for Semiconductors) の予測では 2019 年には LSI のグローバル配線と同じレベルの L/S = 1/1 μ m までの微細配線が必要とされている 14)。䝟䝑䜿䞊䝆ᇶᯈ 図 1.　インタポーザ技術とチップ間接続配線エレクトロニクス実装学会誌 Vol. 18 No. 6 (2015) 435