MAX 10 高速 LVDS I/O のユーザー・ガイ ド 更新情報 フィードバック UG-M10LVDS 2015.05.04 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次-2 目次 MAX 10 高速 LVDS I/O デザインの概要......................................................... 1-1 アルテラのソフト LVDS の実装の概要.............................................................................................. 1-2 MAX 10 高速 LVDS のアーキテクチャと機能................................................ 2-1 MAX 10 の LVDS チャネルのサポート................................................................................................2-1 MAX 10 LVDS SERDES の I/O 規格サポート......................................................................................2-7 MAX 10 高速 LVDS 回路........................................................................................................................ 2-11 MAX 10 高速 LVDS I/O の場所............................................................................................................ 2-12 低速領域の差動 I/O ピン.......................................................................................................................2-14 MAX 10 LVDS トランスミッタのデザイン..................................................... 3-1 高速 I/O トランスミッタ回路................................................................................................................3-1 LVDS トランスミッタのプログラマブル I/O 機能..........................................................................3-1 プログラマブル・プリエンファシス...................................................................................... 3-1 プログラマブル差動出力電圧................................................................................................... 3-2 LVDS トランスミッタの I/O 終端方式................................................................................................3-3 Emulated LVDS の外部終端.........................................................................................................3-3 Sub-LVDS トランスミッタの外部終端....................................................................................3-4 SLVS トランスミッタの外部終端............................................................................................. 3-4 Emulated RSDS、Emulated Mini-LVDS、および Emulated PPDS トランスミッタの 外部終端..................................................................................................................................... 3-5 LVDS トランスミッタの FPGA デザイン実装.................................................................................. 3-6 トランスミッタ・モードの アルテラのソフト LVDS IP コア......................................... 3-6 高速 I/O タイミング・バジェット......................................................................................... 3-12 ガイドライン：LVDS トランスミッタのチャネル配置.................................................. 3-12 ガイドライン：LVDS チャネルの PLL 配置........................................................................ 3-12 ガイドライン：LVDS トランスミッタのロジック配置.................................................. 3-13 LVDS トランスミッタのデバッグとトラブルシューティング................................................. 3-13 ハードウェア・デバッグ前の RTL シミュレーションの実行....................................... 3-14 ジオメトリベースと物理ベースの I/O ルール...................................................................3-14 MAX 10 LVDS レシーバのデザイン................................................................. 4-1 高速 I/O レシーバ回路............................................................................................................................. 4-1 ソフト・デシリアライザ............................................................................................................ 4-1 データ再アライメント・ブロック (ビット・スリップ)................................................... 4-2 LVDS レシーバの I/O 終端方式.............................................................................................................4-3 LVDS、mini-LVDS、RSDS レシーバの外部終端..................................................................4-3 SLVS レシーバの外部終端.......................................................................................................... 4-3 Sub-LVDS レシーバの外部終端................................................................................................. 4-4 Altera Corporation 目次-3 TMDS レシーバの外部終端........................................................................................................ 4-5 HiSpi レシーバの外部終端..........................................................................................................4-5 LVPECL の外部終端......................................................................................................................4-5 LVDS レシーバの FPGA デザイン実装............................................................................................... 4-7 レシーバ・モードの アルテラのソフト LVDS IP コア...................................................... 4-7 高速 I/O タイミング・バジェット......................................................................................... 4-12 ガイドライン：フローティング LVDS 入力ピン...............................................................4-14 ガイドライン：LVDS レシーバのチャネル配置................................................................4-14 ガイドライン：LVDS チャネルの PLL 配置........................................................................ 4-15 ガイドライン：LVDS レシーバのロジック配置................................................................4-15 ガイドライン：LVDS レシーバのタイミング制約........................................................... 4-15 LVDS レシーバのデバッグとトラブルシューティング.............................................................. 4-16 ハードウェア・デバッグ前の RTL シミュレーションの実行....................................... 4-16 ジオメトリベースと物理ベースの I/O ルール...................................................................4-16 MAX 10 LVDS トランスミッタとレシーバのデザイン................................. 5-1 トランスミッタとレシーバのインタフェース.................................................................................5-1 LVDS トランスミッタおよびレシーバの FPGA デザイン実装....................................................5-2 LVDS トランスミッタおよびレシーバの PLL 共有実装.................................................... 5-2 アルテラのソフト LVDS IP コアの初期化............................................................................. 5-3 LVDS トランスミッタおよびレシーバのデバッグとトラブルシューティング.....................5-3 ハードウェア・デバッグ前の RTL シミュレーションの実行......................................... 5-3 ジオメトリベースと物理ベースの I/O ルール..................................................................... 5-3 MAX 10 高速 LVDS ボード・デザインで考慮すべき事項.............................6-1 ガイドライン：信号品質の向上........................................................................................................... 6-1 ガイドライン：チャネル間スキューのコントロール................................................................... 6-2 レシーバ入力スキュー・マージン...........................................................................................6-2 LVDS レシーバの RSKM レポート............................................................................................6-3 ガイドライン：ボード・デザイン制約の決定.................................................................................6-4 ガイドライン：ボードレベルのシミュレーションの実行...........................................................6-4 アルテラのソフト LVDS IP コア・リファレンス.......................................... 7-1 アルテラのソフト LVDS のパラメータ設定 .................................................................................... 7-1 アルテラのソフト LVDS インタフェース信号................................................................................. 7-6 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の追加情報...........................A-1 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の改版履歴...........................................................A-2 Altera Corporation MAX 10 高速 LVDS I/O デザインの概要 2014.12.15 UG-M10LVDS 更新情報 1 フィードバック MAX® 10 デバイス・ファミリは、LVDS I/O バンクと アルテラのソフト LVDS IP コアにより、高 速 LVDS プロトコルをサポートしています。 表 1-1: I/O バンクの LVDS I/O バッファ・サポートの要約 MAX 10 I/O バッファのタイプ I/O バンクのサポート True LVDS 入力バッファ すべての I/O バンク True LVDS 出力バッファ ボトム I/O バンクのみ Emulated LVDS 出力バッファ すべての I/O バンク LVDS I/O 規格のサポートは、 MAX 10 D と S で異なります。詳細については、関連情報を参照 してください。 関連情報 • 2-1 ページの MAX 10 高速 LVDS のアーキテクチャと機能 高速 LVDS アーキテクチャおよびデバイスでサポートされている機能に関する情報を提供し ます。 • 3-1 ページの MAX 10 LVDS トランスミッタのデザイン アルテラのソフト LVDS IP コアを使用して MAX 10 デバイスに LVDS トランスミッタを実装 するための情報および ガイドラインを提供します。 • 4-1 ページの MAX 10 LVDS レシーバのデザイン アルテラのソフト LVDS IP コアを使用して MAX 10 デバイスに LVDS トランスミッタを実装 するための情報および ガイドラインを提供します。 • 5-1 ページの MAX 10 LVDS トランスミッタとレシーバのデザイン アルテラのソフト LVDS IP コアを使用して MAX 10 デバイスに LVDS トランスミッタを実装 するための情報および ガイドラインを提供します。 • 7-1 ページの アルテラのソフト LVDS IP コア・リファレンス MAX 10 デバイスのアルテラのソフト LVDS IP コアのパラメータおよび信号を示します。 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 1-2 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS の実装の概要 アルテラのソフト LVDS の実装の概要 MAX 10 デバイスでは、LVDS アプリケーションをトランスミッタのみ、レシーバのみ、または トランスミッタとレシーバの組み合わせとして実装できます。 図 1-1: MAX 10 の実装の概要 Altera Soft LVDS LVDS Transmitter Implementation Altera Corporation LVDS Receiver Implementation LVDS Transmitter and Receiver Implementation MAX 10 高速 LVDS I/O デザインの概要 フィードバック MAX 10 高速 LVDS のアーキテクチャと機能 2014.12.15 UG-M10LVDS 更新情報 2 フィードバック MAX 10 デバイスは、コア・ファブリックのレジスタとロジックを使用して、LVDS の入出力イ ンタフェースを実装します。 • LVDS トランスミッタとレシーバの場合、 MAX 10 デバイスは I/O エレメント (IOE) 内のダブ ル・データ・レート I/O (DDIO) レジスタを使用します。このアーキテクチャにより、レシー バ入力スキュー・マージン (RSKM) またはトランスミッタのチャネル間スキュー (TCCS) の面 で性能を改善できます。 • LVDS シリアライザ／デシリアライザ (SERDES) の場合、 MAX 10 デバイスはロジック・エレ メント (LE) レジスタを使用します。 関連情報 • 1-1 ページの MAX 10 高速 LVDS I/O デザインの概要 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 MAX 10 の LVDS チャネルのサポート 利用可能な LVDS チャネルは、 MAX 10 デバイスによって異なります。 MAX 10 デバイスのすべ ての I/O バンクは、True LVDS 入力バッファと Emulated LVDS 出力バッファをサポートしていま す。ただし、True LVDS 出力バッファはボトム I/O バンクのみでサポートされます。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 2-2 UG-M10LVDS 2014.12.15 MAX 10 の LVDS チャネルのサポート 表 2-1: MAX 10 デバイスの LVDS バッファ この表は、デバイスの上下左右にある I/O バンクでの LVDS バッファのサポートの一覧を示しています。 製品ライン パッケージ V36 M153 10M02 U169 U324 E144 Altera Corporation サイド 実の LVDS ペア Emulated LVDS ペア TX RX トップ 0 1 1 ライト 0 3 3 レフト 0 3 3 ボトム 3 3 3 トップ 0 12 12 ライト 0 12 12 レフト 0 12 12 ボトム 9 49 13 トップ 0 12 12 ライト 0 17 17 レフト 0 15 15 ボトム 9 14 14 トップ 0 13 13 ライト 0 24 24 レフト 0 20 20 ボトム 9 16 16 トップ 0 10 10 ライト 0 12 12 レフト 0 11 11 ボトム 7 12 12 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 MAX 10 の LVDS チャネルのサポート 製品ライン パッケージ M153 U169 10M04 U324 F256 E144 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック サイド 実の LVDS ペア 2-3 Emulated LVDS ペア TX RX トップ 0 12 12 ライト 0 12 12 レフト 0 12 12 ボトム 9 13 13 トップ 0 12 12 ライト 0 17 17 レフト 0 15 15 ボトム 9 14 14 トップ 0 27 27 ライト 0 31 31 レフト 0 28 28 ボトム 15 28 28 トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 8 8 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 Altera Corporation 2-4 UG-M10LVDS 2014.12.15 MAX 10 の LVDS チャネルのサポート 製品ライン パッケージ V81 M153 U169 10M08 U324 F256 E144 F484 Altera Corporation サイド 実の LVDS ペア Emulated LVDS ペア TX RX トップ 0 5 5 ライト 0 7 7 レフト 0 6 6 ボトム 7 7 7 トップ 0 12 12 ライト 0 12 12 レフト 0 12 12 ボトム 9 13 13 トップ 0 12 12 ライト 0 17 17 レフト 0 15 15 ボトム 9 14 14 トップ 0 27 27 ライト 0 31 31 レフト 0 28 28 ボトム 15 28 28 トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 8 8 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 トップ 0 27 27 ライト 0 33 33 レフト 0 28 28 ボトム 15 28 28 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 MAX 10 の LVDS チャネルのサポート 製品ライン パッケージ U169 U324 10M16 F256 E144 F484 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック サイド 実の LVDS ペア 2-5 Emulated LVDS ペア TX RX トップ 0 12 12 ライト 0 17 17 レフト 0 15 15 ボトム 9 14 14 トップ 0 27 27 ライト 0 31 31 レフト 0 28 28 ボトム 15 28 28 トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 8 8 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 トップ 0 39 39 ライト 0 38 38 レフト 0 32 32 ボトム 22 42 42 Altera Corporation 2-6 UG-M10LVDS 2014.12.15 MAX 10 の LVDS チャネルのサポート 製品ライン パッケージ F256 10M25 E144 F484 F256 E144 10M40 F484 F672 Altera Corporation サイド 実の LVDS ペア Emulated LVDS ペア TX RX トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 8 8 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 トップ 0 41 41 ライト 0 48 48 レフト 0 36 36 ボトム 24 46 46 トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 9 9 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 トップ 0 41 41 ライト 0 48 48 レフト 0 36 36 ボトム 24 46 46 トップ 0 53 53 ライト 0 70 70 レフト 0 60 60 ボトム 30 58 58 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 MAX 10 LVDS SERDES の I/O 規格サポート 製品ライン パッケージ F256 E144 10M50 F484 F672 サイド 実の LVDS ペア 2-7 Emulated LVDS ペア TX RX トップ 0 19 19 ライト 0 22 22 レフト 0 19 19 ボトム 13 20 20 トップ 0 9 9 ライト 0 12 12 レフト 0 11 11 ボトム 10 10 10 トップ 0 41 41 ライト 0 48 48 レフト 0 36 36 ボトム 24 46 46 トップ 0 53 53 ライト 0 70 70 レフト 0 60 60 ボトム 30 58 58 MAX 10 LVDS SERDES の I/O 規格サポート MAX 10 D および S デバイス製品は、異なる LVDS I/O 規格をサポートしています。 MAX 10 デバ イスのすべての I/O バンクは、True LVDS 入力バッファと Emulated LVDS 出力バッファをサポー トしています。ただし、True LVDS 出力バッファはボトム I/O バンクのみでサポートされます。 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック Altera Corporation 2-8 UG-M10LVDS 2014.12.15 MAX 10 LVDS SERDES の I/O 規格サポート 表 2-2: MAX 10 LVDS の I/O 規格のサポート シングルおよびデュアル電源 MAX 10 デバイスは、異なる I/O 規格をサポートしています。シングルお よびデュアル電源デバイスについての詳細は、デバイスの概要を参照してください。 I/O 規格 I/O バン ク True LVDS Emulated LVDS (3 抵抗) MAX 10 デバイスの サポート 備考 TX RX デュアル 電源デバ イス シングル 電源デバ イス すべて ボトム・ バンク のみ 可能 可能 可能 • すべての I/O バンクは、 True LVDS 入力バッフ ァをサポートしていま す。 • True LVDS 出力バッフ ァは、ボトム I/O バンク でのみサポートされま す。 すべて 可能 — 可能 可能 すべての I/O バンクは、 Emulated LVDS 出力バッフ ァをサポートします。 下 可能 — 可能 — Emulated RSDS (1 抵抗) すべて 可能 — 可能 — すべての I/O バンクは、 Emulated RSDS 出力バッフ ァをサポートします。 Emulated RSDS (3 抵抗) すべて 可能 — 可能 — すべての I/O バンクは、 Emulated RSDS 出力バッフ ァをサポートします。 True Mini-LVDS 下 可能 — 可能 — Emulated MiniLVDS (3 抵抗) すべて 可能 — 可能 — 下 可能 — 可能 — — すべて 可能 — 可能 — — True RSDS PPDS Emulated PPDS (3 抵抗) Altera Corporation — — すべての I/O バンクは、 Mini-LVDS 出力バッファ をサポートします。 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 MAX 10 LVDS SERDES の I/O 規格サポート 2-9 MAX 10 デバイスの サポート I/O バン ク TX RX デュアル 電源デバ イス シングル 電源デバ イス Bus LVDS すべて 可能 可能 可能 可能 • Bus LVDS (BLVDS) 出力 では、2 つのシングル・ エンド出力を使用しま す。2 番目の出力は反 転するようにプログラ ムされています。 • BLVDS 入力では、LVDS 入力バッファを使用し ます。 • BLVDS 出力はトライス テートにすることがで きます。 LVPECL すべて — 可能 可能 可能 デュアル・ファンクショ ン・クロック入力ピンでの みサポートされます。 TMDS すべて — 可能 可能 — • 外部終端は必要ですが、 VREF は必要ありませ ん。 • 3.3 V TMDS 入力をサポ ートするには、外部レベ ル・シフタが必要です。 このレベル・シフタは、 TMDS 信号を MAX 10 入力バッファに接続す る前に、AC 結合から DC 結合に TMDS 信号 を変換します。 • TMDS レシーバのサポ ートでは、専用の 2.5 V LVDS 入力バッファが 使用されます。 I/O 規格 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック 備考 Altera Corporation 2-10 UG-M10LVDS 2014.12.15 MAX 10 LVDS SERDES の I/O 規格サポート MAX 10 デバイスの サポート I/O 規格 I/O バン ク TX RX デュアル 電源デバ イス シングル 電源デバ イス Sub-LVDS すべて 可能 可能 可能 — • トランスミッタは、エミ ュレートした 1.8 V 差 動信号を出力として使 用する Emulated SubLVDS のみをサポート します。 • 外部出力終端が必要で す。 • VREF は必要ありませ ん。 • Sub-LVDS レシーバの サポートでは、専用の 2.5 V LVDS 入力バッフ ァが使用されます。 SLVS すべて 可能 可能 可能 — • SLVS トランスミッタの サポートでは、Emulated LVDS 出力が使用され ます。 • 外部終端は必要ですが、 VREF は必要ありませ ん。 • SLVS レシーバのサポー トでは、専用の 2.5 V LVDS 入力バッファが 使用されます。 HiSpi すべて — 可能 可能 — • HiSpi は単一方向の I/O 規格なので、入力のみが サポートされます。 • 外部終端は必要ですが、 VREF は必要ありませ ん。 • HiSpi レシーバのサポ ートでは、専用の 2.5 V LVDS 入力バッファが 使用されます。 備考 関連情報 • MAX 10 FPGA Device Overview Altera Corporation MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 2-11 MAX 10 高速 LVDS 回路 • 3-3 ページの Emulated LVDS の外部終端 • 3-5 ページの Emulated RSDS、Emulated Mini-LVDS、および Emulated PPDS トランスミッ タの外部終端 • 4-5 ページの TMDS レシーバの外部終端 • 3-4 ページの Sub-LVDS トランスミッタの外部終端 • 4-4 ページの Sub-LVDS レシーバの外部終端 • 3-4 ページの SLVS トランスミッタの外部終端 • 4-3 ページの SLVS レシーバの外部終端 • 4-5 ページの HiSpi レシーバの外部終端 MAX 10 高速 LVDS 回路 LVDS ソリューションは、 MAX 10 デバイスで I/O エレメントとレジスタを使用します。アルテ ラのソフト LVDS IP コアは、コア・ロジックのソフト SERDES ブロックとしてシリアライザとデ シリアライザを実装します。 MAX 10 デバイスには、専用のシリアル化または非シリアル化回路は含まれていません。 • I/O ピンとコア・ファブリックを使用して、デバイスに高速差動インタフェースを実装できま す。 • MAX 10 ソリューションでは、シフト・レジスタ、内部 PLL、および I/O エレメントを使用し て、入力および出力データのシリアル-パラレルおよびパラレル-シリアル変換を行います。 • Quartus® II ソフトウェアは、アルテラのソフト LVDS IP コアのパラメータ設定を使用して、 コア・ファブリック内に差動 SERDES を自動的に構築します。 図 2-1: ソフト LVDS SERDES これは、トランスミッタおよびレシーバのデータパスのインタフェース信号を含む、ソフト LVDS SERDES 回路のトランスミッタとレシーバのブロック図です。 tx_in 10 bits maximum data width 10 ALTERA_SOFT_LVDS tx_in inclock rx_out C0 C1 tx_coreclock FPGA Fabric + – tx_out LVDS Transmitter LVDS Receiver ALTERA_SOFT_LVDS 10 rx_out + – rx_in C0 inclock rx_outclock C0 tx_out rx_in C1 inclock rx_inclock / tx_inclock areset pll_areset ALTPLL C1 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック Altera Corporation 2-12 UG-M10LVDS 2014.12.15 MAX 10 高速 LVDS I/O の場所 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 MAX 10 高速 LVDS I/O の場所 MAX 10 デバイスの I/O バンクは、すべての I/O バンクで True LVDS 入力と Emulated LVDS 出力 をサポートしています。True LVDS 出力は、ボトム I/O バンクでのみサポートされます。 図 2-2: 10M02 デバイスの I/O バンクにおける LVDS のサポート この図は、シリコン・ダイの上面図を示しています。各バンクには実際のバンク番号がラベル付 けされています。LVPECL はバンク 2 とバンク 6 でのみサポートされています。 8 1 6 TX 5 2 3 Altera Corporation RX LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック UG-M10LVDS 2014.12.15 2-13 MAX 10 高速 LVDS I/O の場所 図 2-3: 10M04 および 10M08 デバイスの I/O バンクにおける LVDS のサポート この図は、シリコン・ダイの上面図を示しています。各バンクには実際のバンク番号がラベル付 けされています。LVPECL はバンク 2 とバンク 6 でのみサポートされています。 8 7 1A 6 TX 1B 5 2 3 MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック 4 RX LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi Altera Corporation 2-14 UG-M10LVDS 2014.12.15 低速領域の差動 I/O ピン 図 2-4: 10M16、10M25、10M40、および 10M50 デバイスの I/O バンクにおける LVDS のサポート この図は、シリコン・ダイの上面図を示しています。各バンクには実際のバンク番号がラベル付 けされています。LVPECL はバンク 2、バンク 3、バンク 6、バンク 8 でのみサポートされていま す。 8 7 1A 6 TX 1B 5 2 OCT 3 4 RX LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi 低速領域の差動 I/O ピン 差動 I/O ピンの一部は、 MAX 10 デバイスの低速領域にあります。 • Quartus II ソフトウェアは、低速領域に配置されている各ユーザー I/O ピン (コンフィギュレ ーション・ピンを除く) に対して、情報的警告メッセージを生成します。 • 低速 I/O ピンを把握するには、デバイス・ピンアウトを参照してください。 • これらの I/O ピンの性能情報については、デバイス・データシートを参照してください。 関連情報 • MAX 10 Device Pin-Out Files 各 MAX 10 のデバイスのピンアウト・ファイルを提供します。 • MAX 10 Device Datasheet Altera Corporation MAX 10 高速 LVDS のアーキテクチャと機能 フィードバック MAX 10 LVDS トランスミッタのデザイン 2014.12.15 UG-M10LVDS 更新情報 3 フィードバック MAX 10 LVDS ソリューションを使用してトランスミッタのみのアプリケーションを実装できま す。 アルテラのソフト LVDS IP コアを使用すると、ソフト SERDES 回路をインスタンス化でき ます。ソフト SERDES 回路はクロックおよび差動 I/O ピンと連動し、高速差動トランスミッタ回 路を形成します。 関連情報 • 1-1 ページの MAX 10 高速 LVDS I/O デザインの概要 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 高速 I/O トランスミッタ回路 LVDS トランスミッタ回路は、 MAX 10 デバイスの I/O エレメントとレジスタを使用します。ア ルテラのソフト LVDS IP コアは、コア・ロジックのソフト SERDES ブロックとしてシリアライザ を実装します。 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 LVDS トランスミッタのプログラマブル I/O 機能 MAX 10 デバイスの I/O バッファとピンの一部の機能は、目的とするデザインの要件に従ってプ ログラムすることができます。 高速 LVDS トランスミッタ・アプリケーションでは、プリエン ファシス設定をプログラムできます。 プログラマブル・プリエンファシス 高速伝送信号の出力電流は、ドライバの差動出力電圧 (VOD) 設定と出力インピーダンスとによっ て制限されます。 高い周波数では、スルー・レートの速度が十分でないために次のエッジの前 に VOD のフルレベルに到達できず、パターンに依存するジッタが発生する場合があります。 プ リエンファシスはスイッチング時に出力電流を瞬間的に上げ、出力スルー・レートを増加させま す。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 3-2 UG-M10LVDS 2014.12.15 プログラマブル差動出力電圧 プリエンファシスは、出力信号の高周波数成分の振幅を増加させます。 この増加により、伝送 線路上の周波数に依存する減衰が補正されます。 余剰電流によるオーバーシュートは、状態スイッチングの変化中にのみ発生します。 このオー バーシュートにより出力スルー・レートは増加しますが、信号反射によるオーバーシュートとは 異なり、リンギングは発生しません。 プリエンファシスの必要量は、伝送線路上の高周波数成 分の減衰によって左右されます。 図 3-1: プログラマブル・プリエンファシスを含む LVDS 出力 Voltage boost from pre-emphasis VP OUT V OD OUT VP Differential output voltage (peak–peak) 表 3-1: プログラマブル・プリエンファシスのための Quartus II ソフトウェア割り当て フィールド 割り当て値 To tx_out Assignment name Programmable Pre-emphasis Allowed values 0（無効）、1（有効）。デフォルトは 1 です。 プログラマブル差動出力電圧 プログラマブル VOD 設定で、トレース長と消費電力を最適化するように出力アイの高さを調整 できます。より小さい VOD 振幅は消費電力を低減しますが、より高い VOD 振幅はレシーバ端に おける電圧マージンを向上させます。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 LVDS トランスミッタの I/O 終端方式 3-3 図 3-2: 差動 VOD 次の図は、差動 LVDS 出力の VOD を表しています。 Single-Ended Waveform Positive Channel (p) V OD Negative Channel (n) V CM Ground Differential Waveform V OD (diff peak - peak) = 2 x V V OD OD (single-ended) p-n=0V V OD 静的に Quartus II ソフトウェア・アサインメント・エディタでの VOD 設定を変更することによ り、差動信号の VOD を調整することができます。 表 3-2: Quartus II ソフトウェアのアサインメント・エディタ—プログラマブル VOD フィールド 割り当て値 To tx_out Assignment name プログラマブル差動出力電圧（VOD） Allowed values 0（低）、1（中）、2（高）。デフォールトは 2 です。 LVDS トランスミッタの I/O 終端方式 MAX 10 デバイスのトランスミッタ・アプリケーションでは、I/O 規格によっては外部終端を実 装する必要があります。 Emulated LVDS の外部終端 Emulated LVDS トランスミッタでは、3 抵抗外部終端方式が必要です。 MAX 10 LVDS トランスミッタのデザイン フィードバック Altera Corporation 3-4 UG-M10LVDS 2014.12.15 Sub-LVDS トランスミッタの外部終端 図 3-3: Emulated LVDS トランスミッタの外部終端 この図では、RS = 120 Ω、RP = 170 Ω です。 RS 50 Ω RP 100 Ω 50 Ω RS Emulated LVDS on FPGA LVDS peer Sub-LVDS トランスミッタの外部終端 Sub-LVDS トランスミッタでは、3 抵抗外部終端方式が必要です。 図 3-4: Sub-LVDS トランスミッタの外部終端 1.8 V Z0 = 50 Ω TX 267 Ω 121 Ω 100 Ω RX Z0 = 50 Ω 267 Ω Sub-LVDS on FPGA Sub-LVDS peer SLVS トランスミッタの外部終端 SLVS トランスミッタでは、3 抵抗外部終端方式が必要です。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 Emulated RSDS、Emulated Mini-LVDS、および Emulated PPDS トランスミッタの外 部終端 3-5 図 3-5: SLVS トランスミッタの外部終端 2.5 V 2.5 V 221 Ω 15 Ω Z0 = 50 Ω 48.7 Ω TX 100 Ω Z0 = 50 Ω 48.7 Ω 15 Ω 221 Ω SLVS on FPGA RX SLVS peer 2.5 V Emulated RSDS、Emulated Mini-LVDS、および Emulated PPDS トランスミッタの 外部終端 Emulated RSDS、Emulated mini-LVDS、または Emulated PPDS トランスミッタでは、3 抵抗外部終 端方式が必要です。Emulated RSDS トランスミッタには、1 抵抗外部終端も使用できます。 図 3-6: Emulated RSDS、Mini-LVDS、または PPDS トランスミッタの外部終端 この図では、RS が 120 Ω、RP が 170 Ω です。 RS 50 Ω RP 100 Ω 50 Ω RS Emulated RSDS, Mini-LVDS, or PPDS on FPGA MAX 10 LVDS トランスミッタのデザイン フィードバック RSDS, Mini-LVDS, or PPDS peer Altera Corporation 3-6 UG-M10LVDS 2014.12.15 LVDS トランスミッタの FPGA デザイン実装 図 3-7: Emulated RSDS トランスミッタの 1 抵抗外部終端 50 Ω 100 Ω 100 Ω 50 Ω Emulated RSDS on FPGA RSDS peer LVDS トランスミッタの FPGA デザイン実装 MAX 10 デバイスは、ソフト SERDES アーキテクチャを使用して高速 I/O インタフェースをサポ ートします。Quartus II ソフトウェアは、アルテラのソフト LVDS IP コアを使用してコア・ファ ブリックに SERDES 回路を構築します。タイミング性能を向上させて SERDES をサポートする ために、MAX 10 デバイスはコア・ファブリックの I/O レジスタと LE レジスタを使用します。 トランスミッタ・モードの アルテラのソフト LVDS IP コア Quartus II ソフトウェアでは、アルテラのソフト LVDS IP コアを使用して高速トランスミッタ・ インタフェースを設計できます。この IP コアは MAX 10 デバイスのリソースを最適な形で使用 して、高速 I/O インタフェースを構築します。 • アルテラのソフト LVDS パラメータ・エディタを使用して、目的とするデザインの要件を基 にシリアライザをカスタマイズできます。 • アルテラのソフト LVDS IP コアを使用して構築した高速 I/O インタフェースは、常にパラレ ル・データの最上位ビット (MSB) を最初に送信します。 関連情報 7-1 ページの アルテラのソフト LVDS のパラメータ設定 IP コアのパラメータとオプションの指定 パラメータ・エディタを使用すれば、カスタム IP バリエーションを簡単に設定することができ ます。パラメータ・エディタで IP コアのオプションやパラメータを指定するには、以下の手順 を実行します。レガシー・パラメータ・エディタを使用した IP コアのコンフィギュレーション については Specifying IP Core Parameters and Options (Legacy Parameter Editors)を参照してくださ い。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 IP コアのパラメータとオプションの指定 3-7 1. IP カタログ（Tools > IP Catalog）で、カスタマイズする IP コアの名前を探し、ダブル・クリ ックします。パラメータ・エディタが表示されます。 2. カスタム IP バリエーションのトップレベルの名称を決定します。パラメータ・エディタは、 <your_ip> .qsys という名称のファイルに IP バリエーションの設定を保存します。OK をクリ ックします。 3. パラメータ・エディタで、IP バリエーションに対してパラメータと 1 つあるいは複数のオプ ションを以下から選択し指定します。特定の IP コア・パラメータの詳細については、IP コア のユーザー・ガイドを参照してください。 4. 5. 6. 7. 8. 9. • 使用する IP コアにパラメータ値のプリセットが提供されている場合は、必要に応じてそれ らを選択します。プリセットは、それぞれのアプリケーションの初期パラメータ値を指定 します。 • IP コアの機能、ポートの構成、およびデバイス固有の機能を定義するパラメータを指定し ます。 • 他の EDA ツールで IP コア・ファイルを処理するオプションを指定します。 Generate HDL をクリックして、Generation ダイアログ・ボックスボックスを表示します。 出力ファイルの生成オプションを指定し、Generate をクリックします。 IP バリエーション・ ファイルが仕様に応じて生成されます。 シミュレーション・テストベンチを生成するには、 Generate > Generate Testbench System の 順でクリックします。 テキスト･エディタにコピー・アンド・ペーストが可能な HDL インスタンス化のテンプレー トを生成するには、Generate > HDL Example をクリックします。 Finish をクリックします。Parameter Editor が現在のプロジェクトにトップレベルの.qsys ファ イルを自動で追加します。.qsys ファイルをプロジェクトに手動で追加するには、Project > Add/Remove Files in Project の順でクリックします。 IP バリエーションの生成とインスタンス化の完了後は、適切にピンを割り当て、ポートを接 続します。 MAX 10 LVDS トランスミッタのデザイン フィードバック Altera Corporation 3-8 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS IP コアのための PLL ソースの選択 図 3-8: IP パラメータ・エディタ View IP port and parameter details Specify your IP variation name and target device Apply preset parameters for specific applications 関連情報 7-1 ページの アルテラのソフト LVDS のパラメータ設定 アルテラのソフト LVDS IP コアのための PLL ソースの選択 内部または外部 PLL で アルテラのソフト LVDS IP コアをインスタンス化することにより、LVDS インタフェース・コンポーネントを構築できます。 内部 PLL を使用した アルテラのソフト LVDS IP コアのインスタンス化 アルテラのソフト LVDS IP コアは、SERDES コンポーネントを構築し、PLL を内部でインスタン ス化するように設定することができます。 • この方法を使用するには、PLL Settings タブの Use external PLL オプションをオフにし、PLL Settings および Transmitter Settings タブで必要な設定を行います。 • アルテラのソフト LVDS IP コアは、PLL を LVDS ブロックに統合します。 • この方法の欠点は、特定の LVDS インスタンスにしか PLL を使用できないことです。 外部 PLL を使用した アルテラのソフト LVDS IP コアのインスタンス化 アルテラのソフト LVDS IP コアは、SERDES コンポーネントだけを構築するが外部 PLL ソースを 使用するように設定することができます。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 ガイドライン:外部 PLL を使用した LVDS TX インタフェース • • • • 3-9 この方法を使用するには、PLL Settings タブで Use external PLL オプションをオンにします。 通知パネルに示されている入力ポートに必要なクロック設定に従います。 ALTPLL IP コアを使用して独自のクロッキング・ソースを作成できます。 この方法を使用して、コア内の他の機能で PLL の使用を最適化してください。 関連情報 • MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 • MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 ガイドライン:外部 PLL を使用した LVDS TX インタフェース Use External PLL オプションでアルテラのソフト LVDS IP コアをインスタンス化することがで きます。 外部 PLL を使用して、PLL 設定を制御することができます。 たとえば、動的に異なる データ・レートとダイナミック位相シフトをサポートするために、PLL を再構成することができ ます。 このオプションを使用するには、各種クロック信号を生成するために、ALTPLL IP コア をインスタンス化する必要があります。 アルテラのソフト LVDS トランスミッタに対して Use External PLL オプションをオンにする場 合は、ALTPLL IP コアからの以下の信号が必要です。 • .アルテラのソフト LVDS トランスミッタの tx_inclock ポートにシリアル・クロック入力。 • トランスミッタの FPGA ファブリック・ロジックのクロッキングに使用し、tx_syncclock ポ ートに接続するパラレル・クロック。 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 アルテラのソフト LVDS トランスミッタを備えた ALTPLL 信号インタフェース VDS インタフェースのクロックを生成する PLL 出力クロックポートのいずれかを選択すること ができます。 アルテラのソフト LVDS トランスミッタの外部 PLL ソースとして ALTPLL IP コアを使用する場 合は、ソース・シンクロナス補償モードを使用します。 表 3-3: Example: ALTPLL 信号インタフェースおよびアルテラのソフト LVDS トランスミッタ ALTPLL IP コアから 高速クロック出力（c0） アルテラのソフト LVDS トランスミッタへ tx_inclock 高速クロック出力（c0）は、アルテ ラのソフト LVDS トランスミッタ上 の tx_inclock のみ駆動できます。 低速クロック出力（c1） MAX 10 LVDS トランスミッタのデザイン フィードバック tx_syncclock Altera Corporation 3-10 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS トランスミッタ用の外部 PLL クロック・パラメータの判別 アルテラのソフト LVDS トランスミッタ用の外部 PLL クロック・パラメータの判別 :アルテラのソフト LVDSIP コアのトランスミッタ用の ALTPLL IP コア・クロック・パラメータ を決定するために、デザインで次の手順を実行します。 1. 内部 PLL を使用してアルテラのソフト LVDS IP コアのトランスミッタをインスタンス化しま す。 2. TimeQuest タイミング解析のデザインまでをコンパイルします。 3. Compilation Report ウィンドウの Table of Contents セクションの表では、TimeQuest Timing Analyzer > Clocks に移動します。 4. アルテラのソフト LVDS IP コアのトランスミッタ用の内部 PLL で使用されるクロック・パラ メータに注意してください。 ロックのリストでは、clk0 は高速クロックです。 図 3-9: アルテラのソフト LVDS トランスミッタ用クロック・パラメータ例 この手順で述べたパラメータを使用して出力クロックを設定し、正しいアルテラのソフト LVDS クロック入力ポートに ALTPLL クロック出力をコンフィギュレーションします。 アルテラ IP コア向けに生成されるファイル（レガシー・パラメータ・エディタ） Quartus II ソフトウェアのバージョンは、レガシー･パラメータ・エディタを使用する IP コアに 対し以下の出力ファイルを生成します。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS IP コアの初期化 3-11 図 3-10: IP コアで生成されるファイル <Project Directory> <your_ip>.qip - Quartus II IP integration file <your_ip>.v, .sv. or .vhd - Top-level IP synthesis file <your_ip> - IP core synthesis files <your_ip>.sv, .v, or .vhd - HDL synthesis files <your_ip>.sdc - Timing constraints file <your_ip>.bsf - Block symbol schematic file <your_ip>.cmp - VHDL component declaration file <your_ip>_syn.v or .vhd - Timing & resource estimation netlist 1 <your_ip>.sip - Lists files for simulation <your_ip>.ppf - XML I/O pin information file <your_ip>.spd - Combines individual simulation scripts 1 <your_ip>_sim.f - Refers to simulation models and scripts 1 <your_ip>_sim 1 <AlteraIP_name>_instance <Altera IP>_instance.vo - IPFS model 2 <simulator_vendor> <simulator setup scripts> <your_ip>_testbench or _example - Testbench or example 1 注: 1. IP変動にサポートとイネーブルされる場合 2. 機能シミュレーション・モデルが生成される場合 アルテラのソフト LVDS IP コアの初期化 PLL は、アルテラのソフト LVDS IP コアがデータ転送のために SERDES ブロックを実装する前に リファレンス・クロックにロックされます。 デバイスの初期化中、PLL はリファレンス・クロックへのロックを開始し、ユーザー・モードで ロックすると動作状態になります。クロック・リファレンスが適切でない場合は、PLL 出力クロ ックの位相シフトが乱れます。この位相シフトの乱れは、高速 LVDS ドメインと低速パラレル・ ドメイン間で障害とデータ転送失敗の原因となる場合があります。 データ破壊を避けるには、アルテラのソフト LVDS IP コアの初期化時に以下の手順を実行して ください。 1. pll_areset 信号を 10 ns 以上アサートします。 2. 10 ns 以上経過してから、pll_areset 信号をデアサートします。 3. PLL ロックが安定するまで待ちます。 PLL ロック・ポートがアサートを実行して安定すると、SERDES ブロックの動作準備が整いま す。 MAX 10 LVDS トランスミッタのデザイン フィードバック Altera Corporation 3-12 高速 I/O タイミング・バジェット UG-M10LVDS 2014.12.15 高速 I/O タイミング・バジェット LVDS I/O 規格にはデータを高速で伝送することが可能で、結果としてシステム性能全体を改善 できます。 高速なシステム性能を活用するには、高速信号のタイミングを解析する必要があり ます。 差動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。 クロックから出力までのセットアップ時間ではなく、データ信号とクロック信号間のスキュー が、ソース同期タイミング解析の基本となります。 高速差動データ伝送では IC ベンダが提供するタイミング・パラメータを使用する必要があり、この高速差動 トランスミッタのチャネル間スキュー RSKM (Receiver Input Skew Margin) の計算では、ソース同期差動インタフェースのトランスミッ タに基づき重要なパラメータであるトランスミッタのチャネル間スキュー (TCCS) を使用しま す。 MAX 10 • LVDS トランスミッタの場合、TimeQuest Timing Analyzer がコンパイル・レポートで TCCS レ ポートの TCCS 値 (report_TCCS) を提供します。 Quartus II このレポートは、シリアル出力ポ ートの TCCS 値を示します。 • TCCS 値は、デバイス・データシートからも入手できます。 関連情報 MAX 10 Device Datasheet ガイドライン：LVDS トランスミッタのチャネル配置 V CCIO 電源で許容できるノイズのレベルを維持するために、差動パッドに関するシングル・エン ド I/O ピンの配置制限を遵守してください。 アルテラは、Quartus II デザインを作成し、デバイスの I/O 割り当てを指定し、デザインをコン パイルしてピン配置の妥当性を確認することを推奨しています。 Quartus II ソフトウェアは、デ バイスの正常動作を確保するために、I/O 割り当ておよび配置ルールを基準にピン接続を検証し ます。 Quartus II の Pin Planner Package ビューを使用すると、差動 I/O 割り当ての計画が簡単になりま す。 • View メニューで Show Differential Pin Pair Connections をクリックし、差動ピン・ペアをハイ ライト表示します。 差動ピン・ペアが赤い線で接続されます。 • 差動ピンについては、ポジティブ・ピンに信号を割り当てるだけでかまいません。ポジティ ブ・ピンに差動 I/O 規格が割り当てられている場合、Quartus II ソフトウェアが自動的にネガ ティブ・ピンを割り当てます。 MAX 10 デバイスでは、各差動ピンペアのルーティングが一致しています。その結果、正と負の ピン間のスキューが最小です。差動ペアの両方のピンの内部ルーティングは、ピンが隣接してい ない場合であっても一致しています。 MAX 10 は、x18 バンドル・モードをサポートしています。スキューを制御するには、すべての LVDS に並んで同じバンドル側のチャネルを配置し、チャネルは I / O バンクを横断してはなり ません。あなたの PCB デザインでは、スキューを最小化してパフォーマンスを最大にするため に、パッケージ・スキュー補償することを推奨します。 ガイドライン：LVDS チャネルの PLL 配置 MAX 10 デバイスの各 PLL は、PLL と同じエッジ上の I/ O バンクでのみ LVDS チャネルを駆動す ることができます。 Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック UG-M10LVDS 2014.12.15 ガイドライン：LVDS トランスミッタのロジック配置 3-13 表 3-4: MAX 10 デバイスで I/ O バンクを駆動する使用可能な PLL の例 I/O バンク・エッジｂ 入力ｎ refclk GCLK mux 使用可能な PLL レフト レフト レフト トップ・レフトまたはボトム・レフト ボトム ボトム ボトム ボトム・レフトまたはボトム・ライト ライト ライト ライト トップ・ライトまたはボトム・ライト トップ トップ トップ トップ・レフトまたはトップ・ライト ガイドライン：LVDS トランスミッタのロジック配置 Quartus II ソフトウェアは、SERDES ロジック配置を自動的に最適化し、タイミング要件を満た します。 このため、アルテラのソフト LVDS IP コア・ロジックで配置を制約する必要はありま せん。 Quartus II Fitter の性能を改善するために、デバイスのフロアプランで LogicLock™ 領域を作成し、 トランスミッタの SERDES ロジック配置を制限することができます。 • TCCS パラメータは、同じサイドにある差動 I/O のバンク全体に対しデータシート仕様ごとに 保証されます。 この保証は、トランスミッタの SERDES ロジックが出力ピンの隣の LAB 内に ある場合に適用されます。 • TCCS 性能を向上させるには、データ出力ピンとクロック出力ピンに隣接する LAB にトラン スミッタの SERDES ロジックを制限します。 関連情報 Quartus II Incremental Compilation for Hierarchical and Team-Based Design chapter, Volume 1: Design and Synthesis, Quartus II Handbook LogicLock のロケーション・アサインメントによるデザイン・フロアプランの作成についての操 作手順を提供します。 LVDS トランスミッタのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により、LVDS インタフェース性能に関して 役立つ情報を入手することができます。 ボードレベルの検証の重点はエンド・システムで FPGA の機能を検証することですが、追加手順 を実行してマージンを点検することができます。オシロスコープを使用してマージンを点検し、 データ有効ウィンドウの予測サイズと I/O インタフェースのセットアップおよびホールド・マー ジンを検証することが可能です。 Altera SignalTap® II Logic Analyzer を使用してシステムレベルの検証を実行し、システムをデザイ ン・ターゲットに関連付けることもできます。 関連情報 In-System Debugging Using External Logic Analyzers chapter, Volume 3: Verification, Quartus II Handbook MAX 10 LVDS トランスミッタのデザイン フィードバック Altera Corporation 3-14 UG-M10LVDS 2014.12.15 ハードウェア・デバッグ前の RTL シミュレーションの実行 ハードウェア・デバッグ前の RTL シミュレーションの実行 アルテラは、ハードウェアをデバッグする前に RTL シミュレーションを実行することを推奨し ます。RTL シミュレーションを使用すると、実際のハードウェアでテストする前にコードの機能 性を確認できます。 たとえば、RTL シミュレーションを使用して、リモート・トランスミッタからトレーニング・パ ターンを送信したときに、ビット・スリップの仕組みが LVDS レシーバで機能することを検証す ることなどが可能です。 ジオメトリベースと物理ベースの I/O ルール LVDS に関連する I/O の配置ルールを考慮する必要があります。 I/O の配置規則に違反した場合 は、 Quartus II ソフトウェアは、重大な警告やエラー・メッセージを生成します。 詳細については、関連情報を参照してください。 関連情報 MAX 10 General Purpose I/O User Guide Altera Corporation MAX 10 LVDS トランスミッタのデザイン フィードバック MAX 10 LVDS レシーバのデザイン 2014.12.15 UG-M10LVDS 更新情報 4 フィードバック MAX 10 LVDS ソリューションを使用してレシーバのみのアプリケーションを実装できます。 アルテラのソフト LVDS IP コアを使用すると、ソフト SERDES 回路をインスタンス化できます。 ソフト SERDES 回路はクロックおよび差動 I/O ピンと連動し、高速差動レシーバ回路を形成しま す。 関連情報 • 1-1 ページの MAX 10 高速 LVDS I/O デザインの概要 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 高速 I/O レシーバ回路 LVDS レシーバ回路は、 MAX 10 デバイスの I/O エレメントとレジスタを使用します。デシリア ライザは、ソフト SERDES ブロックとしてコア・ロジックに実装します。 レシーバ・モードでは、差動レシーバのデータパスで以下のブロックを利用できます。 • デシリアライザ • データ再アライメント・ブロック (ビット・スリップ ) 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 ソフト・デシリアライザ ソフト・デシリアライザは、非シリアル化係数を基に 1 ビットのシリアル・データ・ストリーム をパラレル・データ・ストリームに変換します。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 4-2 UG-M10LVDS 2014.12.15 データ再アライメント・ブロック (ビット・スリップ) 図 4-1: LVDS x8 デシリアライザの波形 RX_IN 7 6 5 4 3 2 1 0 a b c d e f g h A B C D E F G H X X X X X X X X FCLK RX_OUT[9:0] XXXXXXXX 76543210 信号 abcdefgh ABCDEFGH 説明 アルテラのソフト LVDS チャネルに入力される LVDS データ・ストリー ム。 rx_in fclk レシーバに使用されるクロック。 loaden アルテラのソフト LVDS IP コアによって生成される非シリアル化用信 号を有効にします。 rx_out[9:0] 非シリアル化されたデータ。 データ再アライメント・ブロック (ビット・スリップ) 送信されたデータ内のスキューと送信リンクによって追加されたスキューにより、受信されたシ リアル・データ・ストリームでチャネル間スキューが発生します。 チャネル間スキューを補正 し、各チャネルで正しい受信ワード境界を確立するため、各レシーバ・チャネルにはデータ再ア ライメント回路が含まれています。 データ再アライメント回路は、シリアル・ストリームにビ ット・レイテンシを挿入することにより、データの再アライメントを行います。 データを手動でアラインするには、データ再アライメント回路を使用し、RxFCLK サイクルのレ イテンシを挿入します。データ再アライメント回路は、RX_DATA_ALIGN パルスごとにデータ 1 ビ ットをスリップします。データがアラインされているかどうかは、2 コア・クロック・サイクル 以上待ってから確認してください。 この待ち時間が必要な理由は、壊れたデータの消去に最低 限 2 コア・クロック・サイクルを必要とするからです。 オプションの RX_CHANNEL_DATA_ALIGN ポートは、内部ロジックから独立して各レシーバのビット 挿入をコントロールします。 データは、RX_CHANNEL_DATA_ALIGN の立ち上がりエッジで 1 ビット をスリップします。 RX_CHANNEL_DATA_ALIGN 信号には以下のような要件があります。 • • • • Altera Corporation 最小パルス幅は、ロジック・アレイのパラレル・クロックの 1 周期です。 パルス間の最小ロー時間は、パラレル・クロックの 1 周期です。 信号はエッジでトリガされます。 有効データは、RX_CHANNEL_DATA_ALIGN の立ち上がりエッジの 2 パラレル・クロック・サイク ル後に使用できます。 MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 LVDS レシーバの I/O 終端方式 4-3 図 4-2: データ再アライメントのタイミング この図は、非シリアル化係数を 4 に設定した 1 ビット・スリップ・パルス後のレシーバ出力 (RX_OUT) を示しています。 rx_inclock rx_in 3 2 1 0 3 2 1 0 3 2 1 0 rx_outclock rx_channel_data_align rx_out 3210 321x xx21 0321 LVDS レシーバの I/O 終端方式 すべての LVDS レシーバ・チャネルでは、信号品質を改善し、伝送線路およびドライバとのイン ピーダンス・マッチングを確保するために終端が必要です。 LVDS、mini-LVDS、RSDS レシーバの外部終端 LVDS、mini-LVDS、または RSDS レシーバでは、1 抵抗外部終端法が必要です。 図 4-3: LVDS I/O 規格の外部終端 50 Ω TX 100 Ω RX 50 Ω Differential Outputs Differential Inputs SLVS レシーバの外部終端 SLVS レシーバでは、1 抵抗外部終端方式が必要です。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-4 UG-M10LVDS 2014.12.15 Sub-LVDS レシーバの外部終端 図 4-4: SLVS レシーバの外部終端 2.5 V Z0 = 50 Ω TX 100 Ω RX Z0 = 50 Ω SLVS peer SLVS on FPGA Sub-LVDS レシーバの外部終端 Sub-LVDS レシーバでは、1 抵抗外部終端方式が必要です。 図 4-5: Sub-LVDS レシーバの外部終端 2.5 V Z0 = 50 Ω TX 100 Ω RX Z0 = 50 Ω Sub-LVDS peer Altera Corporation Sub-LVDS on FPGA MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 TMDS レシーバの外部終端 4-5 TMDS レシーバの外部終端 図 4-6: TMDS レシーバの外部終端 この図は、 MAX 10 デバイスで TMDS 入力規格をサポートするために必要な外部レベル・シフ タを示しています。 1.8 V 50 Ω 2.5 V 50 Ω 0.1 µF Z0 = 50 Ω TX RX 0.1 µF Z0 = 50 Ω TMDS peer TMDS on FPGA HiSpi レシーバの外部終端 HiSpi レシーバでは、1 抵抗外部終端方式が必要です。 図 4-7: HiSpi レシーバの外部終端 2.5 V Z0 = 50 Ω TX 100 Ω RX Z0 = 50 Ω HiSpi peer HiSpi on FPGA LVPECL の外部終端 MAX 10 デバイスは、入力クロック・ピンのみで LVPECL I/O 規格をサポートしています。 • LVDS 入力バッファは、LVPECL 入力動作をサポートします。 • LVPECL 出力動作はサポートされていません。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-6 UG-M10LVDS 2014.12.15 LVPECL の外部終端 出力バッファの LVPECL コモン・モード電圧が LVPECL 入力コモン・モード電圧に一致しない 場合は、AC 結合を使用してください。 注: アルテラは、IBIS モデルを使用して LVPECL AC/DC 結合の終端を検証することを推奨しま す。 図 4-8: LVPECL AC 結合終端 0.1 µF Z0 = 50 Ω Z0 = 50 Ω 0.1 µF VICM 50 Ω 50 Ω LVPECL Output Buffer LVPECL Input Buffer DC 結合 LVPECL は、LVPECL 出力コモン・モード電圧が MAX 10 LVPECL 入力バッファ仕様を 満たす場合のみサポートされます。 図 4-9: LVPECL DC 結合終端 Z0 = 50 Ω 100 Ω Z0 = 50 Ω LVPECL Output Buffer LVPECL Input Buffer VICM 仕様の詳細については、 デバイス・データシートを参照してください。 関連情報 MAX 10 Device Datasheet Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 LVDS レシーバの FPGA デザイン実装 4-7 LVDS レシーバの FPGA デザイン実装 MAX 10 デバイスは、ソフト SERDES アーキテクチャを使用して高速 I/O インタフェースをサポ ートします。Quartus II ソフトウェアは、アルテラのソフト LVDS IP コアを使用してコア・ファ ブリックに SERDES 回路を構築します。タイミング性能を向上させて SERDES をサポートする ために、MAX 10 デバイスはコア・ファブリックの I/O レジスタと LE レジスタを使用します。 レシーバ・モードの アルテラのソフト LVDS IP コア Quartus II ソフトウェアでは、アルテラのソフト LVDS IP コアを使用して高速レシーバのインタ フェースを設計できます。この IP コアは MAX 10 デバイスのリソースを最適な形で使用して、 高速 I/O インタフェースを構築します。 • アルテラのソフト LVDS パラメータ・エディタを使用して、デザイン要件を基にデシリアラ イザをカスタマイズできます。 • アルテラのソフト LVDS IP コアは、コア・ファブリックに高速デシリアライザを実装します。 関連情報 7-1 ページの アルテラのソフト LVDS のパラメータ設定 IP コアのパラメータとオプションの指定 パラメータ・エディタを使用すれば、カスタム IP バリエーションを簡単に設定することができ ます。パラメータ・エディタで IP コアのオプションやパラメータを指定するには、以下の手順 を実行します。レガシー・パラメータ・エディタを使用した IP コアのコンフィギュレーション については Specifying IP Core Parameters and Options (Legacy Parameter Editors)を参照してくださ い。 1. IP カタログ（Tools > IP Catalog）で、カスタマイズする IP コアの名前を探し、ダブル・クリ ックします。パラメータ・エディタが表示されます。 2. カスタム IP バリエーションのトップレベルの名称を決定します。パラメータ・エディタは、 <your_ip> .qsys という名称のファイルに IP バリエーションの設定を保存します。OK をクリ ックします。 3. パラメータ・エディタで、IP バリエーションに対してパラメータと 1 つあるいは複数のオプ ションを以下から選択し指定します。特定の IP コア・パラメータの詳細については、IP コア のユーザー・ガイドを参照してください。 • 使用する IP コアにパラメータ値のプリセットが提供されている場合は、必要に応じてそれ らを選択します。プリセットは、それぞれのアプリケーションの初期パラメータ値を指定 します。 • IP コアの機能、ポートの構成、およびデバイス固有の機能を定義するパラメータを指定し ます。 • 他の EDA ツールで IP コア・ファイルを処理するオプションを指定します。 4. Generate HDL をクリックして、Generation ダイアログ・ボックスボックスを表示します。 5. 出力ファイルの生成オプションを指定し、Generate をクリックします。 IP バリエーション・ ファイルが仕様に応じて生成されます。 6. シミュレーション・テストベンチを生成するには、 Generate > Generate Testbench System の 順でクリックします。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-8 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS IP コアのための PLL ソースの選択 7. テキスト･エディタにコピー・アンド・ペーストが可能な HDL インスタンス化のテンプレー トを生成するには、Generate > HDL Example をクリックします。 8. Finish をクリックします。Parameter Editor が現在のプロジェクトにトップレベルの.qsys ファ イルを自動で追加します。.qsys ファイルをプロジェクトに手動で追加するには、Project > Add/Remove Files in Project の順でクリックします。 9. IP バリエーションの生成とインスタンス化の完了後は、適切にピンを割り当て、ポートを接 続します。 図 4-10: IP パラメータ・エディタ View IP port and parameter details Specify your IP variation name and target device Apply preset parameters for specific applications 関連情報 7-1 ページの アルテラのソフト LVDS のパラメータ設定 アルテラのソフト LVDS IP コアのための PLL ソースの選択 内部または外部 PLL で アルテラのソフト LVDS IP コアをインスタンス化することにより、LVDS インタフェース・コンポーネントを構築できます。 内部 PLL を使用した アルテラのソフト LVDS IP コアのインスタンス化 アルテラのソフト LVDS IP コアは、SERDES コンポーネントを構築し、PLL を内部でインスタン ス化するように設定することができます。 • この方法を使用するには、PLL Settings タブで Use external PLL オプションをオフにします。 • アルテラのソフト LVDS IP コアは、PLL を LVDS ブロックに統合します。 • この方法の欠点は、特定の LVDS インスタンスにしか PLL を使用できないことです。 Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 外部 PLL を使用した アルテラのソフト LVDS IP コアのインスタンス化 4-9 外部 PLL を使用した アルテラのソフト LVDS IP コアのインスタンス化 アルテラのソフト LVDS IP コアは、SERDES コンポーネントだけを構築するが外部 PLL ソースを 使用するように設定することができます。 • • • • この方法を使用するには、PLL Settings タブで Use external PLL オプションをオンにします。 通知パネルに示されている入力ポートに必要なクロック設定に従います。 ALTPLL IP コアを使用して独自のクロッキング・ソースを作成できます。 この方法を使用して、コア内の他の機能で PLL の使用を最適化してください。 関連情報 • MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 • MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 ガイドライン: 外部 PLL を使用した LVDS RX インタフェース Use External PLL オプションでアルテラのソフト LVDS IP コアをインスタンス化することがで きます。 外部 PLL を使用して、PLL 設定を制御することができます。 たとえば、動的に異なる データ・レートとダイナミック位相シフトをサポートするために、PLL を再構成することができ ます。 このオプションを使用するには、各種クロック信号を生成するために、ALTPLL IP コア をインスタンス化する必要があります。 アルテラのソフト LVDS レシーバに対して Use External PLL オプションをオンにする場合は、 ALTPLL IP コアからの以下の信号が必要です。 • アルテラのソフト LVDS トランスミッタの rx_inclock ポートへのシリアル・クロック入力。 • トランスミッタの FPGA ファブリック・ロジックのクロッキングに使用するパラレル・クロ ック。 • アルテラのソフト LVDS PLL リセット・ポートに対する locked 信号。 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタの詳細情報を提供します。 アルテラのソフト LVDS レシーバを備えた ALTPLL 信号インタフェース どの PLL 出力クロック・ポートを選択しても、 LVDS インタフェース・クロックを生成すること ができます。 アルテラのソフト LVDS トランスミッタの外部 PLL ソースとして ALTPLL IP コアを使用する場 合、ソース・シンクロナス補償モードを使用します。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-10 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS レシーバ用の外部 PLL クロック・パラメータの判別 表 4-1: 例：ALTPLL 間の信号のインタフェースおよび偶数のデシリアライゼーション係数とのアルテラ のソフト LVDS レシーバ ALTPLL IP コアから 高速クロック出力（c0） アルテラのソフト LVDS レシーバへ rx_inclock シリアル・クロック出力（c0）は、 アルテラのソフト LVDS レシーバに rx_inclock のみを駆動することがで きます。 低速クロック出力（c1） rx_syncclock 表 4-2: 例：ALTPLL 間の信号のインタフェースおよび奇数のデシリアライゼーション係数とのアルテラ のソフト LVDS レシーバ ALTPLL IP コアから 高速クロック出力（c0） アルテラのソフト LVDS レシーバへ rx_inclock 高速クロック出力（c0） 低速クロック出力（c1） rx_syncclock PLL からのリード・クロック（c2）の rx_readclock 出力 （RAM バッファとリード・カウンタからの書きもむ操作の ためのクロック入力ポート） アルテラのソフト LVDS レシーバ用の外部 PLL クロック・パラメータの判別 デザインには、次の手順を実行し、アルテラのソフト LVDS IP コア・レシーバの ALTPLL IP コ ア・クロック・パラメータを決定するには： 1. 内部 PLL を使用してアルテラのソフト LVDS IP コア・レシーバをインスタンス化します。 2. TimeQuest タイミング解析のデザインまでをコンパイルします。 3. Compilation Report ウィンドウの Table of Contents セクションの表では、TimeQuest Timing Analyzer > Clocks に移動します。 4. アルテラのソフト LVDS IP コア・レシーバのために内部の PLL で使用されるクロック・パラ メータに注意してください。 クロックのリストでは、clk0 は高速クロックです。 Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 アルテラ IP コア向けに生成されるファイル（レガシー・パラメータ・エディタ） 4-11 図 4-11: アルテラのソフト LVDS レシーバ用クロック・パラメータ例。 .この手順で述べたパラメータを使用して出力クロックを設定し、正しいアルテラのソフト LVDS クロック入力ポートに ALTPLL 出力クロックを接続します。 アルテラ IP コア向けに生成されるファイル（レガシー・パラメータ・エディタ） Quartus II ソフトウェアのバージョンは、レガシー･パラメータ・エディタを使用する IP コアに 対し以下の出力ファイルを生成します。 図 4-12: IP コアで生成されるファイル <Project Directory> <your_ip>.qip - Quartus II IP integration file <your_ip>.v, .sv. or .vhd - Top-level IP synthesis file <your_ip> - IP core synthesis files <your_ip>.sv, .v, or .vhd - HDL synthesis files <your_ip>.sdc - Timing constraints file <your_ip>.bsf - Block symbol schematic file <your_ip>.cmp - VHDL component declaration file <your_ip>_syn.v or .vhd - Timing & resource estimation netlist 1 <your_ip>.sip - Lists files for simulation <your_ip>.ppf - XML I/O pin information file <your_ip>.spd - Combines individual simulation scripts 1 <your_ip>_sim.f - Refers to simulation models and scripts 1 <your_ip>_sim 1 <AlteraIP_name>_instance <Altera IP>_instance.vo - IPFS model 2 <simulator_vendor> <simulator setup scripts> <your_ip>_testbench or _example - Testbench or example 1 注: 1. IP変動にサポートとイネーブルされる場合 2. 機能シミュレーション・モデルが生成される場合 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-12 アルテラのソフト LVDS IP コアの初期化 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS IP コアの初期化 PLL は、アルテラのソフト LVDS IP コアがデータ転送のために SERDES ブロックを実装する前に リファレンス・クロックにロックされます。 デバイスの初期化中、PLL はリファレンス・クロックへのロックを開始し、ユーザー・モードで ロックすると動作状態になります。クロック・リファレンスが適切でない場合は、PLL 出力クロ ックの位相シフトが乱れます。この位相シフトの乱れは、高速 LVDS ドメインと低速パラレル・ ドメイン間で障害とデータ転送失敗の原因となる場合があります。 データ破壊を避けるには、アルテラのソフト LVDS IP コアの初期化時に以下の手順を実行して ください。 1. pll_areset 信号を 10 ns 以上アサートします。 2. 10 ns 以上経過してから、pll_areset 信号をデアサートします。 3. PLL ロックが安定するまで待ちます。 PLL ロック・ポートがアサートを実行して安定すると、SERDES ブロックの動作準備が整いま す。 高速 I/O タイミング・バジェット LVDS I/O 規格にはデータを高速で伝送することが可能で、結果としてシステム性能全体を改善 できます。 高速なシステム性能を活用するには、高速信号のタイミングを解析する必要があり ます。 差動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。 クロックから出力までのセットアップ時間ではなく、データ信号とクロック信号間のスキュー が、ソース同期タイミング解析の基本となります。 高速差動データ伝送では IC ベンダが提供するタイミング・パラメータを使用する必要があり、この高速差動 レシーバ入力スキュー・マージン レシーバのデータパスの高速ソース同期差動信号には、RSKM、TCCS、サンプリング・ウィン ドウ (SW) 仕様を使用します。 図 4-13: RSKM 式 この式の用語の意味は以下の通りです。 • RSKM—は、レシーバのクロック入力およびデータ入力サンプリング・ウィンドウのタイミン グ・マージン、またコア・ノイズおよび I/O のスイッチング・ノイズのから誘導されたジッ タです。 • 時間単位間隔 (TUI)—シリアル・データの時間。 • SW—LVDS レシーバがデータを正常にサンプリングするために入力データが安定していなけ ればならない時間。 SW はデバイスのプロパティであり、デバイスのスピード・グレードに よって異なります。 • TCCS—同じ PLL によって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタ イミングの差。 この測定には tCO のばらつき、クロック、クロック・スキューが含まれます。 データ・レートとデバイスを基に RSKM 値を計算し、以下の説明に従って LVDS レシーバがデー タをサンプリングできるかどうかを判断する必要があります。 Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 LVDS レシーバの RSKM レポート 4-13 • トランスミッタ・ジッタを控除した後の LVDS レシーバがデータを正しくサンプリングする ことことを示す正の RSKM 値です。 • トランスミッタ・ジッタを控除した後の正しくデータをサンプリングすることができないこ とを示す負の RSKM です。 図 4-14: 差動高速タイミング図とタイミング・バジェット Timing Diagram External Input Clock Time Unit Interval (TUI) Internal Clock TCCS Receiver Input Data TCCS RSKM SW tSW (min) Bit n Timing Budget External Clock Internal Clock Falling Edge TUI RSKM tSW (max) Bit n Clock Placement Internal Clock Synchronization Transmitter Output Data TCCS RSKM RSKM TCCS 2 Receiver Input Data SW LVDS レシーバの RSKM レポート LVDS レシーバの場合は、 Quartus II ソフトウェアが SW、TUI、RSKM 値を示す RSKM レポート を提供します。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-14 UG-M10LVDS 2014.12.15 例：RSKM の計算 • RSKM レポートを生成するには、TimeQuest Timing Analyzer で report_RSKM コマンドを実行 します。RSKM レポートは、 Quartus II コンパイル・レポートの TimeQuest Timing Analyzer セ クションにあります。 • より現実的な RSKM 値を得るには、TimeQuest Timing Analyzer の制約メニューで LVDS レシ ーバに入力遅延を割り当てます。 入力遅延は、リファレンス・クロックに対する LVDS レシ ーバのポートへのデータ到着時間に従って決定されます。 • Set Input Delay オプションの設定パラメータで入力遅延を設定する場合は、LVDS レシーバに フィードするソース同期クロックを参照するクロックにクロック名を設定します。 • TimeQuest Timing Analyzer で入力遅延を設定しない場合、レシーバのチャネル間スキューは デフォルトの 0 になります。 • 入力遅延は、 set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することもできます。 例：RSKM の計算 この例では、ボードのチャネル間スキューとデータ・レートで FPGA デバイス用の RSKM の計 算を示しています。 • • • • • TCCS = 100 ps SW = 300 ps TUI = 1000 ps 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps RSKM は 0 ps より大きいトランスミッタ・ジッタを控除した後の場合、レシーバは正常に動作し ます。 ガイドライン：フローティング LVDS 入力ピン MAX 10 デバイスでは、フローティング LVDS 入力ピンを実装することができます。 フローティング LVDS 入力ピンの場合は、LVDS レシーバの P レッグと N レッグに 100 Ω 差動抵 抗を付加してください。外部終端を使用できます。 フローティング LVDS 入力ピンを使用する場合は、ノイズ混入と消費電流を削減するために外部 バイアス方式の使用を推奨します。 ガイドライン：LVDS レシーバのチャネル配置 V CCIO 電源で許容できるノイズのレベルを維持するために、差動パッドに関するシングル・エン ド I/O ピンの配置制限を遵守してください。 アルテラは、Quartus II デザインを作成し、デバイスの I/O 割り当てを指定し、デザインをコン パイルしてピン配置の妥当性を確認することを推奨しています。 Quartus II ソフトウェアは、デ バイスの正常動作を確保するために、I/O 割り当ておよび配置ルールを基準にピン接続を検証し ます。 Quartus II の Pin Planner Package ビューを使用すると、差動 I/O 割り当ての計画が簡単になりま す。 Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 ガイドライン：LVDS チャネルの PLL 配置 4-15 • View メニューで Show Differential Pin Pair Connections をクリックし、差動ピン・ペアをハイ ライト表示します。 差動ピン・ペアが赤い線で接続されます。 • 差動ピンについては、ポジティブ・ピンに信号を割り当てるだけでかまいません。ポジティ ブ・ピンに差動 I/O 規格が割り当てられている場合、Quartus II ソフトウェアが自動的にネガ ティブ・ピンを割り当てます。 MAX 10 デバイスでは、各差動ピンペアのルーティングが一致しています。その結果、正と負の ピン間のスキューが最小です。差動ペアの両方のピンの内部ルーティングは、ピンが隣接してい ない場合であっても一致しています。 MAX 10 は、x18 バンドル・モードをサポートしています。スキューを制御するには、すべての LVDS に並んで同じバンドル側のチャネルを配置し、チャネルは I / O バンクを横断してはなり ません。あなたの PCB デザインでは、スキューを最小化してパフォーマンスを最大にするため に、パッケージ・スキュー補償することを推奨します。 ガイドライン：LVDS チャネルの PLL 配置 MAX 10 デバイスの各 PLL は、PLL と同じエッジ上の I/ O バンクでのみ LVDS チャネルを駆動す ることができます。 表 4-3: MAX 10 デバイスで I/ O バンクを駆動する使用可能な PLL の例 I/O バンク・エッジｂ 入力ｎ refclk GCLK mux 使用可能な PLL レフト レフト レフト トップ・レフトまたはボトム・レフト ボトム ボトム ボトム ボトム・レフトまたはボトム・ライト ライト ライト ライト トップ・ライトまたはボトム・ライト トップ トップ トップ トップ・レフトまたはトップ・ライト ガイドライン：LVDS レシーバのロジック配置 Quartus II ソフトウェアは、SERDES ロジック配置を自動的に最適化し、タイミング要件を満た します。 このため、アルテラのソフト LVDS IP コア・ロジックで配置を制約する必要はありま せん。 Quartus II Fitter の性能を改善するために、デバイスのフロアプランで LogicLock 領域を作成し、 トランスミッタの SERDES ロジック配置を制限することができます。 • TCCS パラメータは、同じサイドにある差動 I/O のバンク全体に対しデータシート仕様ごとに 保証されます。 この保証は、トランスミッタの SERDES ロジックが出力ピンの隣の LAB 内に ある場合に適用されます。 • TCCS 性能を向上させるには、データ出力ピンとクロック出力ピンに隣接する LAB にトラン スミッタの SERDES ロジックを制限します。 ガイドライン：LVDS レシーバのタイミング制約 コア・ロジックを使用して SERDES 回路を実装するレシーバ・デザインでは、適切なタイミング 制約を設定する必要があります。 PLL 動作がソース同期補正モードである LVDS レシーバのデータパスでは、 Quartus II 関連する 遅延チェーンの設定をコンパイラが自動的に正しく行います。 MAX 10 LVDS レシーバのデザイン フィードバック Altera Corporation 4-16 UG-M10LVDS 2014.12.15 LVDS レシーバのデバッグとトラブルシューティング ただし、レシーバの入力クロックとデータがエッジまたは中心でアラインされていない場合は、 Quartus II TimeQuest Timing Analyzer でタイミング制約を設定する必要がある場合もあります。 タイミング制約は、データを確実にキャプチャするために必要なタイミング要件を指定します。 LVDS レシーバのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により、LVDS インタフェース性能に関して 役立つ情報を入手することができます。 ボードレベルの検証の重点はエンド・システムで FPGA の機能を検証することですが、追加手順 を実行してマージンを点検することができます。オシロスコープを使用してマージンを点検し、 データ有効ウィンドウの予測サイズと I/O インタフェースのセットアップおよびホールド・マー ジンを検証することが可能です。 Altera SignalTap II Logic Analyzer を使用してシステムレベルの検証を実行し、システムをデザイ ン・ターゲットに関連付けることもできます。 ハードウェア・デバッグ前の RTL シミュレーションの実行 アルテラは、ハードウェアをデバッグする前に RTL シミュレーションを実行することを推奨し ます。RTL シミュレーションを使用すると、実際のハードウェアでテストする前にコードの機能 性を確認できます。 たとえば、RTL シミュレーションを使用して、リモート・トランスミッタからトレーニング・パ ターンを送信したときに、ビット・スリップの仕組みが LVDS レシーバで機能することを検証す ることなどが可能です。 ジオメトリベースと物理ベースの I/O ルール LVDS に関連する I/O の配置ルールを考慮する必要があります。 I/O の配置規則に違反した場合 は、 Quartus II ソフトウェアは、重大な警告やエラー・メッセージを生成します。 詳細については、関連情報を参照してください。 関連情報 MAX 10 General Purpose I/O User Guide Altera Corporation MAX 10 LVDS レシーバのデザイン フィードバック MAX 10 LVDS トランスミッタとレシーバのデ ザイン 2014.12.15 UG-M10LVDS 更新情報 5 フィードバック MAX 10 LVDS ソリューションを使用してトランスミッタとレシーバの混合アプリケーションを 実装できます。 アルテラのソフト LVDS IP コアを使用すると、ソフト SERDES 回路をインスタ ンス化できます。ソフト SERDES 回路はクロックおよび差動 I/O ピンと連動し、高速差動トラン スミッタおよびレシーバ回路を形成します。 トランスミッタとレシーバの混合実装では、トランスミッタとレシーバが一部の FPGA リソース を共有する場合があります。 関連情報 • 1-1 ページの MAX 10 高速 LVDS I/O デザインの概要 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 トランスミッタとレシーバのインタフェース アルテラのソフト LVDS インタフェースのコンポーネントは、内部または外部 PLL を使用してイ ンスタンス化することができます。 図 5-1: 内部 PLL を使用する一般的な アルテラのソフト LVDS インタフェース FPGA Device LVDS Source Device CLOCK and DATA LVDS Receiver IP Core SERDES logic and DDIO PLL LVDS Transmitter IP Core PLL SERDES logic and DDIO CLOCK and DATA LVDS Destination Device © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 5-2 UG-M10LVDS 2014.12.15 LVDS トランスミッタおよびレシーバの FPGA デザイン実装 図 5-2: 外部 PLL を使用する一般的な アルテラのソフト LVDS インタフェース FPGA Device LVDS Source Device LVDS Receiver IP Core DATA CLOCK PLL IP Core SERDES logic and DDIO LVDS Transmitter IP Core PLL IP Core SERDES logic and DDIO DATA LVDS Destination Device CLOCK 関連情報 • 3-1 ページの MAX 10 LVDS トランスミッタのデザイン LVDS トランスミッタの特定の特徴およびサポートの詳細情報を提供します。 • 4-1 ページの MAX 10 LVDS レシーバのデザイン LVDS トランスミッタの特定の特徴およびサポートの詳細情報を提供します。 LVDS トランスミッタおよびレシーバの FPGA デザイン実装 MAX 10 デバイスは、ソフト SERDES アーキテクチャを使用して高速 I/O インタフェースをサポ ートします。Quartus II ソフトウェアは、アルテラのソフト LVDS IP コアを使用してコア・ファ ブリックに SERDES 回路を構築します。タイミング性能を向上させて SERDES をサポートする ために、MAX 10 デバイスはコア・ファブリックの I/O レジスタと LE レジスタを使用します。 LVDS トランスミッタおよびレシーバの PLL 共有実装 LVDS トランスミッタと LVDS レシーバを必要とするアプリケーションでは、通常、インタフェ ースごとに 1 つ、合計 2 つの PLL が必要です。 IP コアを使用すると、トランスミッタとレシー バ間で 1 つの PLL を共有し、PLL の使用数を減らすことができます。アルテラのソフト LVDS • 同じ PLL を共有するようにコンパイラを可能にするために Use common PLL(s) for receivers and transmitters のオプションをオンにします。 • PLL を共有するには、 PLL フィードバック・モード、クロック周波数、位相設定などの PLL 設定が複数の PLL で同一でなければなりません。 LVDS トランスミッタと LVDS レシーバ は、同一の入力クロック周波数とリセット入力を使用する必要があります。 • PLL を共有している場合は、より多くのカウンタを使用して、トランスミッタとレシーバで 異なる非シリアル化係数とデータ・レートを実現することができます。 ただし、より多くの PLL カウンタを使用しているので、PLL 入力クロック周波数と PLL カウンタの分解能によっ て、トランスミッタとレシーバのクロッキングが制限されます。 Altera Corporation MAX 10 LVDS トランスミッタとレシーバのデザイン フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS IP コアの初期化 5-3 注: 使用できる PLL の数は、 MAX 10 パッケージによって異なります。デザインに十分な数の PLL クロックアウトを提供する MAX 10 デバイス・パッケージを選択することをお勧めしま す。 アルテラのソフト LVDS IP コアの初期化 PLL は、アルテラのソフト LVDS IP コアがデータ転送のために SERDES ブロックを実装する前に リファレンス・クロックにロックされます。 デバイスの初期化中、PLL はリファレンス・クロックへのロックを開始し、ユーザー・モードで ロックすると動作状態になります。クロック・リファレンスが適切でない場合は、PLL 出力クロ ックの位相シフトが乱れます。この位相シフトの乱れは、高速 LVDS ドメインと低速パラレル・ ドメイン間で障害とデータ転送失敗の原因となる場合があります。 データ破壊を避けるには、アルテラのソフト LVDS IP コアの初期化時に以下の手順を実行して ください。 1. pll_areset 信号を 10 ns 以上アサートします。 2. 10 ns 以上経過してから、pll_areset 信号をデアサートします。 3. PLL ロックが安定するまで待ちます。 PLL ロック・ポートがアサートを実行して安定すると、SERDES ブロックの動作準備が整いま す。 LVDS トランスミッタおよびレシーバのデバッグとトラブルシューテ ィング FPGA プロトタイプを使用したボードレベルの検証により、LVDS インタフェース性能に関して 役立つ情報を入手することができます。 ボードレベルの検証の重点はエンド・システムで FPGA の機能を検証することですが、追加手順 を実行してマージンを点検することができます。オシロスコープを使用してマージンを点検し、 データ有効ウィンドウの予測サイズと I/O インタフェースのセットアップおよびホールド・マー ジンを検証することが可能です。 Altera SignalTap II Logic Analyzer を使用してシステムレベルの検証を実行し、システムをデザイ ン・ターゲットに関連付けることもできます。 ハードウェア・デバッグ前の RTL シミュレーションの実行 アルテラは、ハードウェアをデバッグする前に RTL シミュレーションを実行することを推奨し ます。RTL シミュレーションを使用すると、実際のハードウェアでテストする前にコードの機能 性を確認できます。 たとえば、RTL シミュレーションを使用して、リモート・トランスミッタからトレーニング・パ ターンを送信したときに、ビット・スリップの仕組みが LVDS レシーバで機能することを検証す ることなどが可能です。 ジオメトリベースと物理ベースの I/O ルール LVDS に関連する I/O の配置ルールを考慮する必要があります。 I/O の配置規則に違反した場合 は、 Quartus II ソフトウェアは、重大な警告やエラー・メッセージを生成します。 詳細については、関連情報を参照してください。 MAX 10 LVDS トランスミッタとレシーバのデザイン フィードバック Altera Corporation 5-4 ジオメトリベースと物理ベースの I/O ルール UG-M10LVDS 2014.12.15 関連情報 MAX 10 General Purpose I/O User Guide Altera Corporation MAX 10 LVDS トランスミッタとレシーバのデザイン フィードバック MAX 10 高速 LVDS ボード・デザインで考慮す べき事項 2014.12.15 UG-M10LVDS 更新情報 6 フィードバック MAX 10 デバイスで最高性能を実現するには、トレースとコネクタのインピーダンス、差動ルー ティング、終端技術などの重要な問題を検討する必要があります。 ガイドライン：信号品質の向上 信号品質を向上させるには、ボード・デザインに関する以下のガイドラインに従ってください。 • コントロール対象の差動インピーダンスに基づいたボード・デザインを作成します。トレー ス幅、トレース厚、2 つの差動トレース間の距離などのすべてのパラメータを計算および比較 します。 • 差動 I/O 規格ペアのトレース間の距離は可能な限り等しく保ちます。 トレース・ペアを互い に近付けてルーティングすると、コモン・モード・リジェクション比 (CMRR) が最大化され ます。 • シグナル･インテグリティの問題を限定するために、トレースはできるだけ短く保ちます。ト レースが長くなればなるほど、インダクタンスとキャパシタンスが増加します。 • 終端抵抗はできるだけレシーバ入力ピンの近くに配置します。 • 表面実装部品を使用します。 • ボード・トレースが直角にならないようにします。 • 高性能コネクタを使用します。 • トレース・インピーダンスがコネクタと終端のインピーダンスに一致するように、バックプ レーンとカード・トレースを設計します。 • 両方の信号トレースのビア数を等しく保ちます。 • 信号間のスキューを避けるため、等しいトレース長を作成します。トレース長が等しくない 場合、トランスミッタのチャネル間スキュー (TCCS) 値が増加するので、クロス・ポイントが 誤った場所に置かれ、システム・マージンが減少します。 • 不連続性の原因となるので、ビアを制限します。 • ノイズ・カップリングの可能性を排除するために、トグルするシングル・エンド I/O 信号は 差動信号から離しておきます。 • シングル・エンド I/O クロック信号を差動信号に隣接するレイヤにルーティングしないよう にします。 • システムレベル信号を解析します。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 6-2 UG-M10LVDS 2014.12.15 ガイドライン：チャネル間スキューのコントロール ガイドライン：チャネル間スキューのコントロール MAX 10 デバイスの場合は、PCB トレース補正を実行して各 LVDS チャネルのトレース長を調整 します。 トレース長を調整すると、レシーバとのインタフェース接続時のチャネル間スキュー を改善することができます。 Quartus II ソフトウェアの Fitter Report パネルには、 MAX 10 デバ イスの各トレースに追加する必要がある遅延の量が表示されます。 LVDS Transmitter/Receiver Package Skew Compensation パネルに表示されている推奨トレース遅延 数を使用することも、PCB ボード・トレースでスキューを手動で補正することもできます。 こ のスキュー補正によりチャネル間スキューが減るので、LVDS チャネル間のタイミング・バジェ ットを満たすことができます。 パッケージレベルでは、各 I/O バンクとデバイスのそれぞれの面について LVDS I/O スキューを コントロールする必要があります。同じボード・デザインを使用してあるデバイスから別のデバ イスへのバーティカル・マイグレーションを予定している場合は、移行可能な LVDS I/O ピンご とにパッケージ・マイグレーション・スキューをコントロールする必要があります。 レシーバ入力スキュー・マージン レシーバのデータパスの高速ソース同期差動信号には、RSKM、TCCS、サンプリング・ウィン ドウ (SW) 仕様を使用します。 図 6-1: RSKM 式 この式の用語の意味は以下の通りです。 • RSKM—は、レシーバのクロック入力およびデータ入力サンプリング・ウィンドウのタイミン グ・マージン、またコア・ノイズおよび I/O のスイッチング・ノイズのから誘導されたジッ タです。 • 時間単位間隔 (TUI)—シリアル・データの時間。 • SW—LVDS レシーバがデータを正常にサンプリングするために入力データが安定していなけ ればならない時間。 SW はデバイスのプロパティであり、デバイスのスピード・グレードに よって異なります。 • TCCS—同じ PLL によって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタ イミングの差。 この測定には tCO のばらつき、クロック、クロック・スキューが含まれます。 データ・レートとデバイスを基に RSKM 値を計算し、以下の説明に従って LVDS レシーバがデー タをサンプリングできるかどうかを判断する必要があります。 • トランスミッタ・ジッタを控除した後の LVDS レシーバがデータを正しくサンプリングする ことことを示す正の RSKM 値です。 • トランスミッタ・ジッタを控除した後の正しくデータをサンプリングすることができないこ とを示す負の RSKM です。 Altera Corporation MAX 10 高速 LVDS ボード・デザインで考慮すべき事項 フィードバック UG-M10LVDS 2014.12.15 LVDS レシーバの RSKM レポート 6-3 図 6-2: 差動高速タイミング図とタイミング・バジェット Timing Diagram External Input Clock Time Unit Interval (TUI) Internal Clock TCCS Receiver Input Data TCCS RSKM SW tSW (min) Bit n Timing Budget External Clock Internal Clock Falling Edge TUI RSKM tSW (max) Bit n Clock Placement Internal Clock Synchronization Transmitter Output Data TCCS RSKM RSKM TCCS 2 Receiver Input Data SW LVDS レシーバの RSKM レポート LVDS レシーバの場合は、 Quartus II ソフトウェアが SW、TUI、RSKM 値を示す RSKM レポート を提供します。 • RSKM レポートを生成するには、TimeQuest Timing Analyzer で report_RSKM コマンドを実行 します。RSKM レポートは、 Quartus II コンパイル・レポートの TimeQuest Timing Analyzer セ クションにあります。 • より現実的な RSKM 値を得るには、TimeQuest Timing Analyzer の制約メニューで LVDS レシ ーバに入力遅延を割り当てます。 入力遅延は、リファレンス・クロックに対する LVDS レシ ーバのポートへのデータ到着時間に従って決定されます。 • Set Input Delay オプションの設定パラメータで入力遅延を設定する場合は、LVDS レシーバに フィードするソース同期クロックを参照するクロックにクロック名を設定します。 • TimeQuest Timing Analyzer で入力遅延を設定しない場合、レシーバのチャネル間スキューは デフォルトの 0 になります。 • 入力遅延は、 set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することもできます。 MAX 10 高速 LVDS ボード・デザインで考慮すべき事項 フィードバック Altera Corporation 6-4 UG-M10LVDS 2014.12.15 例：RSKM の計算 例：RSKM の計算 この例では、ボードのチャネル間スキューとデータ・レートで FPGA デバイス用の RSKM の計 算を示しています。 • • • • • TCCS = 100 ps SW = 300 ps TUI = 1000 ps 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps RSKM は 0 ps より大きいトランスミッタ・ジッタを控除した後の場合、レシーバは正常に動作し ます。 ガイドライン：ボード・デザイン制約の決定 FPGA デザインのタイミングを収束した後、ボード・デザインを点検して、シグナル･インテグ リティに影響を与える可能性があるさまざまな要因を特定します。これらの要因は、LVDS イン タフェースの受信デバイスでタイミング全体に影響を及ぼします。 (RSKM 値によって示される) LVDS レシーバの時間マージンは、以下のようなボードレベルの影 響に対するタイミング・バジェットの割り当てです。 • スキュー—ボードレベルのスキューは、以下の要因により発生します。 • ボード・トレース長 • コネクタの使用 • 寄生回路の変化 • ジッタ—ジッタ効果はクロストークなどの要因から発生します。 • ノイズ—電源とリファレンス面が不完全なオンボード・リソースでは、ノイズが発生する場 合もあります。 アルテラのソフト LVDS IP コア・レシーバの正常な動作を確保するために、タイミング・バジ ェットを超過しないでください。 関連情報 Board Design Guidelines Solution Center アルテラ・デバイスのボード・デザインを関連するリソースを提供します。 ガイドライン：ボードレベルのシミュレーションの実行 システム要件を決定してボード・デザイン制約を終了した後は、EDA (Electronic Design Automation) シミュレーション・ツールを使用してボードレベルのシミュレーションを実行しま す。シミュレーションには FPGA の IBIS または HSPICE モデルとターゲット LVDS デバイスを 使用します。 ボードレベルのシミュレーションにより、データ・ウィンドウが LVDS レシーバの (電気とタイ ミングに関する) 入力仕様に準拠しているかどうかを判断できる最適なボード・セットアップを 確実に行うことができます。 Altera Corporation MAX 10 高速 LVDS ボード・デザインで考慮すべき事項 フィードバック UG-M10LVDS 2014.12.15 ガイドライン：ボードレベルのシミュレーションの実行 6-5 True LVDS 出力バッファのプログラマブル・プリエンファシス機能を使用すると、周波数に依存 する伝送線路の減衰を補正できます。この機能により、特に長い伝送線路の最も遠いレシーバで データ・アイの開口量を最大化することができます。 関連情報 • Altera IBIS Models ダウンロード用のアルテラ・デバイスの IBIS モデルを提供します。 • Altera HSPICE Models ダウンロード用のアルテラ・デバイスの SPICE モデルを提供します。 MAX 10 高速 LVDS ボード・デザインで考慮すべき事項 フィードバック Altera Corporation 7 アルテラのソフト LVDS IP コア・リファレンス 2014.12.15 UG-M10LVDS フィードバック 更新情報 アルテラのソフト LVDS IP コアの各種パラメータ設定により、動作、ポート、信号をカスタマ イズすることができます。 Quartus II ソフトウェアは、パラメータ・エディタで設定したパラメータ・オプションに従って カスタマイズした アルテラのソフト LVDS IP コアを生成します。 関連情報 • 1-1 ページの MAX 10 高速 LVDS I/O デザインの概要 • 2-7 ページの MAX 10 LVDS SERDES の I/O 規格サポート サポートされている LVDS I/ O 規格と異なる MAX 10 デバイスの変種でのサポートを一覧表 示します。 アルテラのソフト LVDS のパラメータ設定 General 、 PLL Settings 、 Receiver Settings 、 Transmitter Settings の 4 つのオプション・グループ があります。 表 7-1: アルテラのソフト LVDS のパラメータ - General パラメータ 条件 Functional mode — 許容値 • RX • TX 説明 以下のように アルテラのソフト LVDS IP コアの機能モードを指定します。 • RX—IP が LVDS レシーバであること を指定します。 • TX—IP が LVDS トランスミッタであ ることを指定します。 Number of channels — 1–18 SERDES factor — 1, 2, 4, 7, 8, 10 1 チャネルあたりのビット数を指定し ます。 LVDS チャネル数を指定します。 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 7-2 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS のパラメータ設定 表 7-2: アルテラのソフト LVDS のパラメータ - PLL Settings パラメータ 条件 許容値 説明 Use external PLL — • On • Off アルテラのソフト LVDS IP コアが PLL を生成するのか、ユーザーが指定した PLL に接続するのかを指定します。 Data rate — 制限なし PLL からの出力データ・レートを指定し ます。PLL の乗算値は、 OUTPUT_ DATA_RATE を INCLOCK_ PERIOD で 割った値です。 Inclock frequency — Data rate に よって異な ります。 PLL への入力クロック周波数を MHz 単 位で指定します。 Enable rx_locked port • General Functional • On mode = RX • Off • Use external PLL = Off オンの場合、 rx_locked ポートが有効に なります。 Enable tx_locked port • General Functional • On mode = TX • Off • Use external PLL = Off オンの場合、 tx_locked ポートが有効に なります。 Enable pll_areset port 常時オン オンにした場合、内部 PLL モードで pll_areset ポートをイネーブルします。 • On • Off 外部 PLL モードでは、pll_areset ポー トは常にオンです。 Enable tx_data_ reset port • General Functional • On mode = TX • Off • Use external PLL = Off オンの場合、 tx_data_reset ポートが有 効になります。 Enable rx_data_ reset port • General Functional • On mode = RX • Off • Use external PLL = Off オンの場合、 rx_data_reset ポートが有 効になります。 Altera Corporation アルテラのソフト LVDS IP コア・リファレンス フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS のパラメータ設定 パラメータ 条件 Use common Use external PLL = PLL(s) for receivers Off and transmitters 許容値 • On • Off 7-3 説明 • On—コンパイラが LVDS レシーバと トランスミッタに同じ PLL を使用す ることを指定します。 • Off—コンパイラが LVDS レシーバと トランスミッタに異なる PLL を使用 することを指定します。 同じ入力クロック・ソース、非シリアル 化係数、pll_ areset ソース、およびデ ータ・レートを使用する場合は、共通の PLL を使用できます。 Enable self-reset on Use external PLL = loss lock in PLL Off • On • Off オンの場合、ロックを解除すると、PLL がリセットされます。 Desired transmitter • General Functional Data rate に inclock phase shift よって異な mode = TX • Use external PLL = ります。 Off PLL がトランスミッタに対して使用す る位相シフト・パラメータを指定しま す。 • General Functional Data rate に よって異な mode = RX • Use external PLL = ります。 Off PLL がレシーバに対して使用する位相 シフト・パラメータを指定します。 Desired receiver inclock phase shift 表 7-3: アルテラのソフト LVDS のパラメータ - Receiver Settings パラメータ Enable bitslip mode 条件 許容値 説明 General Functional mode = RX • On • Off オンの場合、 rx_data_align ポートが有 効になります。 Enable General Functional independent bitslip mode = RX controls for each channel • On • Off オンの場合、 rx_channel_data_align ポ ートが有効になります。 rx_channel_data_align は、以下のよう にエッジによって異なるビット・ストリ ップ・コントロール信号です。 • データ再アライメント回路は、この 信号の立ち上がりエッジごとに、ワ ード境界を 1 ビット分シフトしま す。 • 最小パルス幅要件は、1 パラレル・ク ロック・サイクルです。 アルテラのソフト LVDS IP コア・リファレンス フィードバック Altera Corporation 7-4 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS のパラメータ設定 パラメータ 条件 許容値 説明 Enable rx_data_ align_reset port • General Functional • On mode = RX • Off • Enable bitslip mode = On • Enable independent bitslip controls for each channel = Off オンの場合、 rx_data_align_reset ポー トが有効になります。 Add extra register for rx_data_align port • General Functional • On mode = RX • Off • Enable bitslip mode = On オンの場合、rx_data_align ポートを登 録します。 Bitslip rollover value • General Functional 1–11 mode = RX • Enable bitslip mode = On 回路がシリアル・データのレイテンシを 0 に戻すまでのパルス数を指定します。 Use RAM buffer — • On • Off このオプションをオフにした場合は、レ シーバを供給するロジックに rx_data_align[]ポートを事前にレジス タする必要があります。 オンの場合、アルテラのソフト LVDS IP コアはエンベデッド・メモリ・ブロック に出力同期バッファを実装します。 この実装オプションは Use a multiplexer and synchronization register オプション より多くのロジックを使用しますが、正 確なワード・アライメントを実現できま す。 Use a multiplexer and synchronization register — • On • Off オンの場合、アルテラのソフト LVDS IP コアは出力同期用バッファの代わりに マルチプレクサを実装します。 Use logic element based RAM — • On • Off オンの場合、アルテラのソフト LVDS IP コアはロジック・エレメントに出力同期 バッファを実装します。 この実装オプションは Use a multiplexer and synchronization register オプション より多くのロジックを使用しますが、正 確なワード・アライメントを実現できま す。 Altera Corporation アルテラのソフト LVDS IP コア・リファレンス フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS のパラメータ設定 パラメータ Register outputs 条件 General Functional mode = RX 許容値 • On • Off 7-5 説明 オンの場合、rx_out[] ポートを登録しま す。 このオプションをオフにした場合は、レ シーバを供給するロジックに rx_out[] ポートを事前にレジスタする必要があ ります。 表 7-4: アルテラのソフト LVDS のパラメータ - Transmitter Settings パラメータ Enable 'tx_ outclock' output port 条件 許容値 • General Functional • On mode = TX • Off • PLL Settings Use external PLL = Off 説明 オンの場合、 tx_outclock ポートが有効 になります。 以下のパラメータ・コンフィギュレーシ ョンの場合を除き、すべての tx_ outclock 信号はシフト・レジスタ・ロジ ックを通過します。 • outclock_divide_by 信号が 1 の場合 • outclock_divide_by 信号が deserialization_factor 信号と等し く (奇数の係数のみ )、outclock_ duty_cycle 信号が 50 の場合 Tx_outclock division factor Outclock duty cycle • General Functional • 1 mode = TX • 2 • PLL Settings Use • General external PLL = Off SERDES • Enable 'tx_ factor outclock' output port = On — — Desired transmitter • General Functional Data rate に outclock phase よって異な mode = TX shift ります。 • PLL Settings Use external PLL = Off • Enable 'tx_ outclock' output port = On アルテラのソフト LVDS IP コア・リファレンス フィードバック tx_outclock 信号の周波数がトランスミ ッタの出力データ・レートを選択した分 周係数で割った値と等しいことを指定 します。 外部クロック・タイミング制約を指定し ます。 入力クロックを基準に出力クロックの 位相シフトを指定します。 Altera Corporation 7-6 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS インタフェース信号 パラメータ Register 'tx_in' input port 条件 General Functional mode = TX 許容値 説明 オンの場合、tx_in[] ポートを登録しま す。 • On • Off このオプションをオフにする場合は、ト ランスミッタにフィードするロジック に tx_in[] ポートを事前登録する必要 があります。 Clock resource • General Functional • tx_inclock mode = TX • tx_ • Register 'tx_in' coreclock input port = On Enable 'tx_ coreclock' output port General Functional mode = TX Clock source for 'tx_coreclock' • General Functional • 自動選択 tx_coreclock 出力ポートを駆動するク mode = TX • グローバ ロック・リソースを指定します。 • Enable 'tx_ ル・クロッ coreclock' output ク port = On • 領域クロ ック • デュアル 領域クロ ック tx_in 入力ポートを登録するクロック・ リソースを指定します。 オンの場合、 tx_coreclock 出力ポート が有効になります。 • On • Off 関連情報 • 3-6 ページの トランスミッタ・モードの アルテラのソフト LVDS IP コア • 3-6 ページの IP コアのパラメータとオプションの指定 • 4-7 ページの レシーバ・モードの アルテラのソフト LVDS IP コア アルテラのソフト LVDS インタフェース信号 アルテラのソフト LVDS IP コアでは、指定するパラメータ設定によって異なる信号を利用する ことができます。 表 7-5: トランスミッタ・インタフェース信号 信号名 pll_areset Altera Corporation 方向 幅 (ビット) 入力 1 説明 すべてのカウンタを非同期で初期値に リセットします。 アルテラのソフト LVDS IP コア・リファレンス フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS インタフェース信号 信号名 方向 幅 (ビット) 入力 <n> 入力 • この信号は、Use external PLL パラメ ータ設定がオンの場合に使用されま す。 • データ再アライメント・ブロックや PLL にこの信号が影響を及ぼすこと はありません。 この信号は、アルテラのソフト LVDS IP コアがシリアルに送信するパラレル・デ ータです。 tx_in[] <m> 入力データは tx_coreclock 信号に同期 します。1 チャネルあたりのデータ・バ ス幅は、シリアル化係数 (SF) と同じで す。 トランスミッタ PLL のリファレンス・ク ロック入力。 tx_inclock 入力 1 パラメータ・エディタが、データおよび リファレンス・クロック周波数を基に適 切な PLL 乗算係数を自動的に選択しま す。 ペリフェラル以外のロジックにフィー ドする出力クロック。 tx_coreclock 出力 1 FPGA ファブリック–トランスミッタ・ インタフェース・クロック—FPGA ファ ブリックで生成されたパラレル・トラン スミッタ・データは、このクロックでク ロックキングされます。 以下の LVDS PLL ステータスを提供し ます。 tx_locked 出力 フィードバック 説明 すべてのチャネルのシフト・レジスタ、 キャプチャ・レジスタ、および同期レジ スタの非同期リセット。 tx_data_reset アルテラのソフト LVDS IP コア・リファレンス 7-7 1 • PLL が入力リファレンス・クロックに ロックされている場合、ハイのまま となります。 • PLL がロックできない場合、ローのま まとなります。 Altera Corporation 7-8 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS インタフェース信号 信号名 方向 幅 (ビット) 説明 <n> チャネルのシリアル化された LVDS データ出力信号。 tx_out[] tx_out[(<n>-1)..0] は tx_in[(<J> × 出力 <n> <n>)-1 ..0] からパラレル・データを駆 動します。ここで、<J> はシリアル化係 数、 <n> はチャネル数です。 tx_out[0] は tx_in[(<J>-1)..0] からデータを駆 動します。 tx_out[1] は、 tx_in の次の <J> ビットからデータを駆動します。 外部リファレンス・クロック。 tx_outclock 出力 1 このクロックの周波数は、データ・レー トと一致するようにプログラムできま す。 表 7-6: レシーバ・インタフェース信号 信号名 方向 幅 (ビット) rx_data_reset 入力 <n> 説明 PLL 以外のすべてのチャネルの非同期 リセット。 この信号は、Use external PLL パラメー タ設定がオンの場合に使用できます。 rx_in[] 入力 <n> <n> チャネルの LVDS シリアル・データ 入力信号。 rx_in[(<n>-1)..0] は非シリアル化され ており、 rx_out[(<J> × <n>)-1 ..0] で 駆動されます。ここで、<J> は非シリア ル化係数、 <n> はチャネル数です。 rx_ in[0] は rx_out[(<J>-1)..0] にデータ を駆動します。 rx_in[1] は、 rx_out の 次の <J> ビットにデータを駆動します。 rx_inclock 入力 1 LVDS リファレンス入力クロック。 パラメータ・エディタが、データ・レー トおよびリファレンス・クロック周波数 の選択を基に適切な PLL 倍率係数を自 動的に選択します。 Altera Corporation アルテラのソフト LVDS IP コア・リファレンス フィードバック UG-M10LVDS 2014.12.15 アルテラのソフト LVDS インタフェース信号 信号名 rx_coreclk 方向 幅 (ビット) 入力 <n> 7-9 説明 LVDS リファレンス入力クロック。 • ペリフェラル以外のクロックを PLL から置き換えます。 • チャネルごとに 1 クロックです。 rx_locked 出力 1 以下の LVDS PLL ステータスを提供し ます。 • PLL が入力リファレンス・クロックに ロックされている場合、ハイのまま となります。 • PLL がロックできない場合、ローのま まとなります。 rx_out 出力 <m> レシーバのパラレル・データ出力。 1 チャネルあたりのデータ・バス幅は、 非シリアル化係数 (DF) と同じです。 rx_outclock 出力 1 レシーバ PLL からのパラレル出力クロ ック。 • この信号は、Use external PLL パラメ ータ設定がオンの場合には使用でき ません。 • FPGA ファブリック–レシーバ間のイ ンタフェース・クロックは、ALTPLL パラメータ・エディタでインスタン ス化される PLL によって駆動される 必要があります。 rx_data_align 入力 1 バイト・アライメント回路をコントロー ルします。 この信号は、 rx_outclock 信号を使用し て登録できます。 rx_data_align_reset 入力 1 バイト・アライメント回路をリセットし ます。 rx_data_align_reset 入力信号は、以下 の場合に使用します。 • デバイス動作中に PLL をリセットす る必要がある場合。 • ワード・アライメントを再確立する 必要がある場合。 アルテラのソフト LVDS IP コア・リファレンス フィードバック Altera Corporation 7-10 UG-M10LVDS 2014.12.15 アルテラのソフト LVDS インタフェース信号 信号名 方向 幅 (ビット) 説明 rx_channel_data_align 入力 <n> バイト・アライメント回路をコントロー ルします。 rx_cda_reset 入力 <n> データ再アライメント回路の非同期リ セット。この信号は、データ再アライメ ント・ブロックをリセットします。 このリセットの最小パルス幅要件は、1 パラレル・クロック・サイクルです。 Altera Corporation アルテラのソフト LVDS IP コア・リファレンス フィードバック 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の 追加情報 2014.12.15 © 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 A ISO 9001:2008 登録済 A-2 UG-M10LVDS 2014.12.15 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の改版履歴 UG-M10LVDS 更新情報 フィードバック 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の改版履歴 日付 2015 年 5 月 バージョン 2015.05.04 変更内容 • 10M25 デバイスから F672 パッケージ .を削除。 • 49 から 13 への 10M02 デバイスの M153 パッケージのボトム の真のレシーバ・チャネルの数を更新。 • 単一電源の MAX 10 デバイスで追加を追加。以前は、単電源 デバイスのための BLVDS のサポートは入力のみでした。 • コア・ノイズおよび I/O のスイッチング・ノイズから誘導さ れたジッタを含むようにレシーバ入力スキュー・マージンに 関するトピックに RSKM の定義を更新。 • 外部 PLL モードでのアルテラのソフト LVDS IP コア（トラン スミッタまたはレシーバ）を使用するトピックを更新。 • rx_readclock, rx_syncclock、および tx_synclock ポートを 追加。 • pll_areset ポートを削除。 • 奇数と偶数のシリアル化の要因の例を追加。 • 外部 PLL クロック・パラメータを取得する手順を追加。 • トランスミッタとレシーバのデザインのための章での同 様のガイドラインを削除。唯一のレシーバ専用とトラン スミッタ専用のデザインの更新されたガイドラインは、ト ランスミッタとレシーバの両方を使用するデザインに適 用することができます。 • アルテラのソフト LVDS IP コアのパラメータ設定を更新。: • SERDES factor パラメータから許容値「6」および「9」を 削除。 • Enable pll_areset port パラメータに許容値の「オフ」を追 加。 • パラメータ・ラベルの Add extra register for rx_data_align port から Register_rx_bitslip_ctrl port を更新し、それをオ ンにした場合、ポートを事前にレジスタする必要があるこ とを特定。 . Altera Corporation 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の追加情報 フィードバック UG-M10LVDS 2014.12.15 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の改版履歴 A-3 日付 バージョン 変更内容 2014 年 12 月 2014.12.15 • 各デバイス・パッケージの LVDS チャネル数を含むように LVDS チャネルをリストするテーブルを更新。 • MAX10 デバイスが x18 バンドル・モードをサポートするチャ ネルの配置に関するトピックの情報を追加。 • より詳細な情報を提供するためにチャネルの PLL の配置に関 するトピックの例を更新。 • ソフト SERDES クロックに使用する PLL と PLL 出力カウン タの詳細情報を提供する MAX 10 クロックおよび PLL のユ ーザー・ガイドへのリンクを追加。 2014 年 9 月 2014.09.22 初版。 『MAX 10 高速 LVDS I/O ユーザー・ガイド』の追加情報 フィードバック Altera Corporation
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