OKI IDS
2015年10月27日
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 Ｖｉｖａｄｏ-ＨＬＳによるアルゴリズムのＨＷ実装
 Ｖｉｖａｄｏ-ＨＬＳによるＣアルゴリズムの高速化手法
 Ｈａｒｄｗａｒｅ Ａｃｃｅｌｅｒａｔｉｏｎによる性能結果／実装結果

Ｖｉｖａｄｏ-ＨＬＳ Ｓｕｍｍａｒｙ
 ＳＤＳｏＣによるアルゴリズムのＨＷ実装

Ｖｉｖａｄｏ-ＨＬＳでのＣアルゴリズムのハードウェア化問題点

Ｖｉｖａｄｏ-ＨＬＳでのＣアルゴリズムのハードウェア化（課題発生実例）

Ｃアルゴリズムのハードウェア化（課題対策手法）

ＳＤＳｏＣ Ｓｕｍｍａｒｙ
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 アルゴリズム概要：
Ｊａｖａ Ｓｃｒｉｐｔにおけるオブジェクト表記法を応用したデータ形式であるＪＳＯＮ（Ｊａｖａ Ｓｃｒｉｐｔ Ｏｂｊｅｃｔ
Ｎｏｔａｔｉｏｎ）の構造体内に含まれているキーワード探索を高速に行う探索アルゴリズムを
Ｖｉｖａｄｏ-ＨＬＳを用いて ＦＰＧＡにハードウェアとして実装。
 アルゴリズム要求Ｓｐｅｃ：
1文字４Ｂｙｔｅの１４０文字（５６０Ｂｙｔｅ）で構成される１ｔｅｘｔを、8192個のキーワードからなる１Ｍｂｙｔｅ
のキーワードテーブルと参照制御を行い、１秒間に８０００ ｔｅｘｔ以上のキーワード探索処理を行う。
●アプリケーションは、探索したいTextを、PCI Expressを介してキーワード探索部
に転送する。
●キーワード探索部は、Textとキーワードのマッチング処理を行い、その結果を
PCI Expressを介してアプリケーションに転送する。
このマッチング処理をＶｉｖａｄｏ ＨＬＳによりＨａｒｄｗａｒｅ Ａｃｃｅｌａｒａｔｅ.
PCI Express全二重転送によるリアルタアイム・サーチエンジンを構築
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課題：
●アルゴリズムは単純だが、処理を並列化して高速に行おうとすると、１クロックで大量の比較演算を
同時に行う必要があり、且つ、入力データ種別も多岐に渡る為、ＨＤＬ記述の場合、ターゲット回
路やテストベンチの記述が煩雑になる可能性がある。
● 単純に１文字４Ｂｙｔｅの１４０文字（５６０Ｂｙｔｅ）で構成される１ｔｅｘｔを１Ｍｂｙｔｅのキーワード
テーブルと、１秒間に８０００ｔｅｘｔ以上のキーワード 探索処理を行うには、２９３．６ＧＨｚの
ＣＬＫ性能が必要。
【１Ｍｂｙｔｅテーブルデータと１４０文字／１ｔｅｘｔのサーチ演算ＣＬＫ試算】
●１０２４ＫＢｙｔｅ／キーワードテーブル ÷ ４Ｂｙｔｅ／文字 ＝ ２６２，１４４ ＣＬＫ／文字サーチ
●２６２，１４４ ＣＬＫ ＊ １４０文字／ｔｅｘｔ ＝ ３６，７００，１６０ＣＬＫ／ｔｅｘｔサーチ
●８０００ｔｅｘｔ／ｓ ＊ ３６，７００，１６０ＣＬＫ／ｔｅｘｔサーチ ＝ ２９３，６０１，２８０，０００ＣＬＫ
＝ ２９３．６ＧＨｚ
対応方策：
●Ｃ言語でアルゴリズムを簡潔に記述し、 “Ｖｉｖａｄｏ-ＨＬＳ”にてハードウェア化を行う。
●“Ｄｉｒｅｃｔｉｖｅ(指示子)”を指定して、簡潔な記述を崩すことなく並列化を行う。
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【Ｃ言語でアルゴリズムを記述し、Ｖｉｖａｄｏ-ＨＬＳで実施する事によるメリット】
 ターゲット回路とテストベンチの両方を、抽象度の高いＣ言語で記述/デバッグできる。
 ＥｃｌｉｐｓｅのＵＩを用いた、各種デバッグが可能
 Ｃ言語文のハードウェア変換は、 “Ｄｉｒｅｃｔｉｖｅ”（指示子）を用いて、簡潔に指定できる。
 UNROLL
 ARRAY_PARTITION
 ARRAY_RESHAPE
 etc…
 メモリアクセスや、リセット等のインターフェースは、関数の引数の型と指定した
Ｄｉｒｅｃｔｉｖｅに応じて自動的に生成してくれる。
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VIVADO HLSによる高速化の基本は、Ｄｉｒｅｃｔｉｖｅを用いて、
ループ処理やデータアクセスを並列化することにある
●並列化の代表例
１） ループ処理の並列化
 UNROLL
２） データアクセスの並列化
 ARRAY_PARTITION
 ARRAY_RESHAPE
３） 関数の並列化
 DATAFLOW
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 TEXTの1文字と、16個のキーワードの全ての文字を比較するサブ関数
• textBuf変数：TEXTの一文字
• keywordBuf配列：キーワード16個
• resultBuf配列:比較結果
• textBufと、keywordBufの全ての要素
のXORを取り、resultBufに代入する
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 ＵＮＲＯＬＬ Ｄｉｒｅｃｔｉｖｅ＝ループを展開し、ループ処理を並列化する
複数のループ処理を同じクロックで行うようにする
ループ
一回目
ループ
二回目
ループ
三回目
ループ
四回目

複数のループにそれぞれ
UNROLLを指定すると、ルー
プが展開され、 自動的に
•
キーワード2文字を1ク
ロックでリードするよう、
メモリインターフェース
がデュアルポートRAM
のインターフェースに
置き換わる。
•
キーワード2文字分の
XORと結果のライトを1
クロックでライトするよ
う、回路内部とメモリイ
ンターフェースが置き
換わる。
ループ
一回目
ループ
二回目
ループ
三回目
ループ
四回目
LOOP UNROLL
ため、UNROLLを指定しな
い場合と比べて、レイテン
シが1/4になる。
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 ARRAY_PARTITION Directive＝配列の要素を分割し、各要素を並列に
アクセスできるようにする
ポートの数（ＢＲＡＭ）を増やし、複数のデータアクセスを同じクロックで行うようにする
配列[0]
リード
配列[1]
リード
配列[2]
リード
配列[3]
リード
配列[0]
リード
配列[1]
リード
ARRAY_PARTITION

keywordBuf配列とresultBuf配列に
ARRAY_PARTITIONを指定し、ポート数を
増やす事で、
•
Text1文字のリード
•
キーワード16×32文字のリード
•
TEXT1文字と、キーワード
16×32文字のXOR
•
16×32個の結果のライト
配列[2]
リード
が、１クロック全て行われるようになり、
レイテンシを０とすることが可能
配列[3]
リード
（組み合わせ論理回路になる）
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 ARRAY_RESHAPE Directive＝配列の要素を結合し、複数の要素を
並列にアクセスできるようにする
ポートのデータ幅を増やし、複数のデータアクセスを同じクロックで行うようにする
配列[0]
リード
配列[1]
リード
配列[2]
リード
配列[3]
リード
ARRAY_RESHAPE
配列[0]＆
配列[1]＆
配列[2]＆
配列[3]
リード

•

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ARRAY_PARTITONの指定により組み合わ
せ回路に変換されたが、入力ポートと出力
ポートが512個もある回路になる
外部回路との接続が複雑になる
場合がある
ARRAY_RESHAPE Directiveにより、ポート
数を増やさずに並列化することもできる
•
ARRAY_RESHAPEで並列化することにより、
1個の入力ポートと出力ポートに変換される
•
•
データ幅はどちらも8192ビットに
なる
外部の回路のインターフェースと接続しやす
くなるように、ARRAY_PARTITIONと
ARRAY_RESHAPEを使い分ける必要がある。
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 DATAFLOW Directiveにより、関数（回路）を並列化することができる
 個々の関数のデータ依存性を自動的に解析し、依存性がなければ
並列化される
subDetector_1(a,b)
detector(a,b,c,d,e,f,g,h)
{
subDetector_1(a,b);
subDetector_2(c,d);
subDetector_3(e,f);
subDetector_4(g,h);
}
subDetector_1(a,b)
subDetector_2(c,d)
subDetector_3(e,f)
subDetector_4(g,h)
DATAFLOW
subDetector_2(c,d)
subDetector_3(e,f)
subDetector_4(g,h)
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PCIe
Gen2
4Lane
【回路全体のCLK周波数125MHz（8ns）設定時
Timing Summary】
FPGA
PCIe
Endpoint
iDMAC
target_cnt
PIO制御
検出処理部
設定／キーワードレジスタ
転送完了
割込み
起動
DMA
Ch1
結果
受信用
DMA
起動レジスタ
転送起動
（検出終了
）/面情報
検出処理
BlockRAM
結果
面
検出回路
結果
BlockRAM
結果
Ｂ面
DMA
Ch0
テキスト
送信用
Constrain Spec：１２５MHｚ（8.0ns）
Summary Spec： 126.7MHｚ（7.89ns）
検出回路
検出回路
検出回路
【回路全体のリソース使用量】
XC7V690Tの１５％使用率
検出回路
転送完了
（検出開始
）/面情報
検出回路
BlockRAM
Text
Ａ面
検出回路
Text
BlockRAM
Text
Ｂ面
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要求Ｓｐｅｃ ８０００／ｓ ｔｅｘｔ以上のキーワード探索処理に対し
Ｓｕｍｍａｒｙ Ｓｐｅｃ ８６２５／ｓ ｔｅｘｔ のキーワード探索処理の性能確保
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アルゴリズムのＨａｒｄｗａｒｅ Ａｃｃｅｌｅｒａｔｅｒ開発に最適
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実は・・・
Ｖｉｖａｄｏ-ＨＬＳでアルゴリズムをハードウェア
化する際には設計的な課題があります。
 アルゴリズム全体をＨＬＳ化すると、
回路が膨大になり合成が終わらない。
 Ｃ言語プログラム中の一部のアルゴリズ
ムをＨＬＳ化する場合、ハードウェア化し
たアルゴリズムを制御するソフトウェア
（Ｄｒｉｖｅｒ）は？⇒新規で作成要。
 ソフトウェアから制御する為のデータパス
（ＤＭＡ等）は？⇒新規で作成要。
どうする？
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お客様からの依頼：
ARM CPU上で動作しているアルゴリズム含むソフトウェアの性能を向上させたい為、
ＺＹＮＱ ＰＬ部にアルゴリズムを移植したい。（既存ソフトウェア全てをＺＹＮＱに移植）
ARM CPU上で動作済ソフトウェア
ARM CPU動作soft構成
・ＶＩＤＥＯ IN/OUT
Ｇｓｔｒｅａｍｅｒ Ｌｉｂ
・ＡＬＧＯ
ＯｐｅｎＣＶ Ｌｉｂ
ＯＲＧ ＡＬＧＯ Ｌｉｂ
ＡＲＭ ＣＰＵからＺＹＮＱへのソフトウェア移植および
アルゴリズムのアクセラレート開発
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Open CV LibのHarris ConnerのHLS化（Xilinx
Conner Harris）は出来た。
だが、ＰＬ部に搭載したConner Harrisを制御する
Ｄｒｉｖｅｒ(ソフトウェア)が作れない。
・Ｏｐｅｖ ＣＶ ｌｉｂとＨＬＳ Ｌｉｂでは、関数に与える引
数が違い、従来のＤｒｖは使えない。
・ＰＬ部のＣｏｎｎｅｒ Ｈａｒｒｉｓにデータを転送する
データパス／ＭｅｍＭＡＰも新規で作らなければ
ならない。
※ソフトウェアシステム全体の解析が要。
ＨＬＳは新規アルゴリズムのＡｃｃには向いてる
ただ、既存ソフトウェアのＡｃｃには・・・・
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問題点
解析アルゴリズム部のHard化
Step6：Harris Conner LIBのHLS LIB化
※Driver組込難。断念
解決策（新手法）
ソフトウェア全体の制御フローより抽出すべき
アクセラレーション対象をツール上で指定し、
アクセラレーションライブラリと既存ソフトウェア間
の制御パス（Ｄｒｉｖｅｒ／Ｄａｔａ Ｐａｓｓ）を自動生成
Open CV LibのHarris ConnerのHLS化（Xilinx
Conner Harris）は出来た。
だが、ＰＬ部に搭載したConner Harrisを制御する
Ｄｒｉｖｅｒ(ソフトウェア)が作れない。
・Ｏｐｅｖ ＣＶ ｌｉｂとＨＬＳ Ｌｉｂでは、関数に与える引
数が違い、従来のＤｒｖは使えない。
・ＰＬ部のＣｏｎｎｅｒ Ｈａｒｒｉｓにデータを転送する
データパス／ＭｅｍＭＡＰも新規で作らなければ
ならない。
※ソフトウェアシステム全体の解析が要。
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ＨａｒｒｉｓＣｏｎｎｅｒ Ｌｉｂ
読み込まれたソフト
ウェア内部の
全関数に対し、
ＨＷ／ＳＷのＳｗｉｔ
ｃｈが設定でき、
Ａｃｃしたい関数を
ＧＵＩで指定可能。
指定されたＡｃｃ対象のソースコードを表示
※Ｏｐｅｎ ＣＶ Ｈａｒｒｉｓ Ｃｏｎｎｅｒ Ｌｉｂ Ｓｏｕｒｃｅ
ＧＵＩでのＡｃｃ指定が可能
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ＡＲＭ（ＰＳ）上のソフトウェア
とＣｏｎｎｅｒ Ｈａｒｒｉｓを
結ぶＤａｔａ Ｐａｓｓ
（ＤＭＡ Ｄａｔａ Ｍｏｖｅｒ）
をＳＤＳＯＣが自動生成
ＡＲＭ（ＰＳ）上のソフトウェア
よりＣｏｎｎｅｒ Ｈａｒｒｉｓを
制御するＤｒｉｖｅｒも
ＳＤＳＯＣが自動生成
Ｘｉｌｉｎｘ Ｃｏｎｎｅｒ Ｈａｒｒｉｓ Ｌｉｂ
断念したＣｏｎｎｅｒ Ｈａｒｒｉｓの
Ｈａｒｄｗａｒｅ Ａｃｃｅｌａｔａｒｉｏｎ実現！
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ＨＬＳ
Ｖｉｖａｄｏ
・開発サイクルの短縮
・流用設計の容易化
・設計資産の蓄積
・ＳＷ設計リソースによるＦＰＧＡ開発
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ご清聴ありがとうございました
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レポート

Report

カメラのフィルタの役割について

レポート

ネズミチェックシート - アイディーサービス

政策研究大学院大学における平成 18 年度教員業績評価の実施結果

第3章（前半） 「リスト」

役員の異動について