最近の集積回路

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プロセス微細化に伴う諸問題
プロセス技術が進むに従い、より小さなトランジスタ、よ
り大規模なLSIが製造できるようになったが…
集積回路工学
 製造コスト増
 ばらつき
 リーク電流
 消費電力の増大
 ソフトエラー
 ムーアの法則の崩壊
これらの問題について説明……
15.最近の集積回路
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製造コスト増
ばらつき
 設計期間の長期化
 製品の複雑化、大規模化
 微細化に伴いマスク価格が高騰
 右図参照
 同じ設計データを用いて製造したトランジスタなの
に特性が異なってしまう
 グローバルばらつき
現在はもう少し安い？
指数関数的に増加する
 ロット毎のばらつき(L2L; Lot-to-Lot)
 ウェハ毎のばらつき(W2W; Wafer-to-Wafer)
 チップ毎のばらつき(D2D; Die-to-Die)
微細化に伴うマスク価格の変化
 製品の複雑化、
大規模化に伴いテストに
かかる期間が長期化
価格（億円）
 テスト/検証コスト
 市場変化
 少量多品種
20
18
16
14
12
10
8
6
4
2
0
 ローカルばらつき
 チップ内の局所のばらつき(WID: Within-Die)
⇒個々のトランジスタ特性がランダムにばらつく
180nm 130nm
90nm
65nm
45nm
32nm
微細化に伴い顕著化！
プロセス
NEC, システムLSIワークショップ2006
3
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4
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ローカルばらつきの要因
 隣接するトランジスタの特性（Vth）がばらつく
Stolkの空乏電荷ゆらぎモデル式
ローカルなVthばらつき
 プロセス毎の閾値電圧のばらつき
 4 4q 3   kT
T  4 N sub
1
st
 
 ox 
 q 4q  N
 ox  Weff Leff
3
st
 SUB


Pel

( Pel : Pelgrom係数)
LW
Vth  
L(nm)
250
180
130
90
65
45
Vt(mV)
450
400
330
300
280
200
21
23
27
28
30
32
4.7
5.8
8.2
σVt(mV)
σVt/Vt(%)
9.3 10.7 16.0
ITRS Roadmap 2002
界面準位ゆらぎ
微細化に伴いローカルなVthばらつきが増大
ドーパントゆらぎ
6
7
1
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ばらつきの影響(SRAMの例）
リーク電流
 6TrのSRAM
 短チャネル効果
安定性(Static Noise
 チャネル長が短くなることにより、トランジスタがOFFの
ときでもD-S間に電流が流れる
Margin)
 トンネル効果
 ゲート酸化膜が薄くなることで、トンネル効果により
ゲートの電流が基板に流れてしまう
～メモ～
90nm以降では、静的消費電力
（≒リーク電流）が動的消費電力
を上回る。
メモリセル内のVthがランダムに
ばらつくと、対象性が保てなくなる
⇒最悪の場合、正常読み出しできない
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9
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消費電力の増大
ムーアの法則の崩壊
 LSIの消費電力は増加し続けている
 微細化の限界
 Pentium4（3.20E GHz）で200W以上！
 2016年にはCPU単体で800W（22um）
 原子一個の大きさよりも小さくすることはできない
 電力・熱の問題
 発熱
 チップあたりの消費電力が200Wを超える！
 これ以上は放熱の問題から難しい
 原子炉と同じくらいの発熱密度
 10年後には太陽の表面と同じレベルに…
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17
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従来のトランジスタ（プレーナ型）
 プレーナ型トランジスタ
最近の傾向
 現在、主流の方式
 シリコン基板の上に平面
的にトランジスタを形成
 ゲート長が短くなるにつ
れ、短チャネル効果によ
りリーク電流が増加
High-k, Low-k
次世代トランジスタ
単一プロセッサの限界
逐次処理から並列処理へ
(C)Intel
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2
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3次元トランジスタ (1/2)
 FinFET
3次元トランジスタ (2/2)
 FinFETの拡大写真
 ゲートが3次元構造
 プレーナ型とほぼ同じ
プロセス技術で製造可
 プレーナ型との比較
ソース
ゲート
ドレイン
 リーク電流が少ない
 高速動作可
 類似のものに
 ダブル・ゲート・トランジスタ、
 トライ・ゲート・トランジスタ
(C)Intel
(C)AMD
がある
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SiP (System in Package)
 1パッケージ内に複数チップを多段積層する
TSV(Through Silicon Via)
 シリコン基板にビアを貫通させて、積載した
チップを縦方向に直接接続！
従来機の基板
利点
• モジュール（層）間の接
続を最短にできる
• 小面積
• 省電力
問題点
• 技術的（面積、電力）
• コスト（設計・検証期間、
CADツール）
• 熱問題
SiP利用の基板
上記改良版
1.
2.
3.
4.
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SoC(CPU+ASIC)
SDRAM
SDRAM
フラッシュメモリ
•実装面積の低減
•配線遅延の減少
•配線による電力の減少
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