FR-Vのご紹介 （株）富士通研究所 システムＬＳＩ開発研究所 プロセッサソリューション開発部 須賀敦浩 目 次 FR-Vコアアーキテクチャ 8命令同時実行可能な VLIWプロセッサ-FR550シリーズ FR-Vチップマルチプロセッサ 並列性アーキテクチャの低消費電力性 まとめ 2 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. 目 次 FR-Vコアアーキテクチャ 8命令同時実行可能な VLIWプロセッサ-FR550シリーズ FR-Vチップマルチプロセッサ 並列性アーキテクチャの低消費電力性 まとめ 3 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. メディアプロセッサとマルチメディアアプリケーション デジタルHDTV MPEG2HD 10 デジタルSDTV 1 MPEG2-SD QXGA デジタルカメラ 高画質 XGA QXGA H.264-QVGA VGA XGA 0.1 MPEG2-QVGA VGA 4 (MPEG2,H.264) 動画 （JPEG2000、30fps） 携帯用 静止画 （JPEG、30fps） 0.01 静止画 低画質 オーディオ 所要性能 [GOPS] H.264HD メディアプロセッサの ターゲット領域 100 メディアプロセッサは、 低価格・低消費電力・高性能 が重要 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. 処理能力 FR-Vアーキテクチャと並列性 細粒度 並列性 粗粒度 並列性 マルチコア アーキテクチャ シングルコア アーキテクチャ 1チップマルチ プロセッサ化 ＶＬＩＷ化 ＳＩＭＤ化 並列度 データレベル並列 命令レベル並列 5 スレッドレベル並列 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR-V命令セットの構成 命令セットの構成 汎用ﾌﾟﾛｾｯｻ機能の実現 RISC型 基本命令 ﾒﾃﾞｨｱ処理機能の実現 拡張命令 セット ＋ コンパイラ 支援命令 浮動小数点演算命令 Media処理命令 （16ビット固定小数点演算） 基本命令セット 6 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR-V 分岐命令系と条件命令系 条件付き命令系 条件分岐命令系 Branch instruction T: True F:False U:Undefined 8 x 2 bit Predicate Registers Integer execution RISC based Condition Code Condition code check instruction N: Negatic Z:Zero 4 x 4bit for Integer V:Overflow 4 x 4bit for Floating C:Carry Logical operation Conditonal Integer have a guard bit (True or False) 7 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. 条件コード用論理演算命令 1s t arg Andcc 2nd arg T F U T T F U F U U U U U U U 1st arg Andncc 2 nd arg T F U T U U U F T F U U U U U if cc1 T if cc2 F T add gr1 sub gr2 cc1=T & cc2 = T cc1=T & cc2 = F T F if cc3 mul gr3 cc1 =F & cc3 = T F div gr4 cc1 =F & cc3 = F CC1の条件が不成立の場合CC3の条件は 自動的に不成立になる。 8 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. Media命令の構造 基本：4並列（16bit x 4)のSIMD処理 0 A 1516 B 3132 C E 0 4748 D F 63 16bit x 4 reg. G H ＊ ＊ ＊ ＊ + + + + W X Y Z 39 0 39 0 39 0 39 16bit x 4 reg. 40bit x 4 ACC reg. Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR550 ブロック図 128 Bus interface GR 64w x 32b 10R/6W 64 64 64 I Dynamic branch prediction I I I F/M F/M F/M F/M Integer 0 slot Bypass I-cache 32 KB 4-way 1RW Bus-unit Pipeline control Instruction fetch Integer 1 slot Integer 2 slot Integer 3 slot 64 Integer-unit D-cache 32 KB 4-way 2RW FR 64w x 32b 10R/6W FP/Media 0 slot Bypass 64 System bus I/F 64 SDRAM I/F Debug support unit FP/Media 1 slot FP/Media 2 slot FP/Media 3 slot CLK gen. Cache-unit Floating-point/media-unit 10 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. 8-way VLIW アーキテクチャ 8-way VLIW I I I I F/M F/M F/M F/M I0-slot GR I1-slot I2-slot I3-slot Integer : 2132 MIPS 32 bit integer X 4 F0/M0-slot F1/M1-slot Floating-point : 2.1 GFLOPS FR 32 bit single-precision X 4 F2/M2-slot Media : 12.8 GOPS (16 bit 4-SIMD MAC X 2) + (16 bit 4-SIMD integer X 2) F3/M3-slot FR550 11 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. 目 次 FR-Vコアアーキテクチャ 8命令同時実行可能な VLIWプロセッサ-FR550シリーズ FR-Vチップマルチプロセッサ 並列性アーキテクチャの低消費電力性 まとめ 12 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FRV マルチコアアーキテクチャ 命令及びデータ並列性に優れたVLIWコアと そのコア並列性を考慮したアーキテクチャ Application Task Service Call OS及びプロセッサ間通信 コア コア VLIW VLIW SIMD Local Memory SIMD Local Memory コア間通信機構 13 タスク並列 様々な粒度の並列性 ILP＋DLP＋CMP Task アプリケーション層 Task Task Task Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR-Vプロセッサの並列性 SIMD・VLIW方式とプロセッサ・コア並列化併用による並列性 マルチコアFR-V FR1000 コア#1 命令0 コア#2 命令0 （112演算）コア#３ 命令0 命令1 命令2 命令3 命令4 命令5 命令6 命令7 命令1 命令2 命令3 命令4 命令5 命令6 命令7 命令1 命令2 命令3 命令4 命令5 命令6 命令7 コア#４ 命令0 命令1 命令2 命令3 命令4 命令5 命令6 命令7 FR577 コア#1 （56演算） コア#2 FR550コア （28演算） FR450コア （16演算） 整数演算命令 浮動小数点演算命令 または メディア処理命令 命令0 命令1 命令2 命令3 命令4 命令5 命令6 命令7 命令0 命令1 命令2 命令3 命令4 命令5 命令6 命令7 FR-V コア 最大8命令/サイクル 命令0 命令1 命令2 命令3 命令4 命令5 命令6 命令7 最大2命令/サイクル 演算１ 演算２ 演算３ 演算４ データ並列処理 命令0 命令1 14 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR-V Dual-Core （FR577) コストパフォーマンスに優れた DualCoreタイプ（FR577) 方式 1チップ・マルチプロセッサ （2プロセッサコア内蔵) プロセッサ コア 8並列VLIW方式 32KB 命令＆データ分離 キャッシュ方式 システム バス 64bit 110MHz/ 32bit 55MHz PCIバス 32bit 66MHz/33MHz ピーク性能 3520MIPS / 3.52GFLOPS / 21.22GOPS プロセス 90nm CMOSテクノロジ クロック 周波数 440MHz 消費電力 1W パッケージ TEPBGA 480pin IRC FR550 コア Memory Controller (64bit w/ECC) DMAC (8ch) SRAM DSU Timer SRAM FR577 Timer FR550 コア IRC High Speed 64bit X-bar Bus Bridge Bus Bridge Clock Reset Peripheral Bus Power Cntl GPIO UART DMAC (16ch) 32bit High Speed Bus Local Bus IF (64bit/32bit) ROM/ASIC… I2C PCI PCI Device 15 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR577ブロック図 DDR SDRAM 64 bit DDRメモリ コントローラ FR550コア FR550コア 内部DMAC ローカルメモリバス (32/64 bit) プロセッサ間通信バス (64 bit) バスブリッジ システム バスI/F 64 bit 外部 DMAC 周辺I/F 16 PCI DMAC PCIバス I/F 32 bit Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR577 DMA 性能 コア0 コア1 SRAM 外部用 DMAC 外部用 DMAC 500MB/s SRAM メモリ コントローラ 内部用 DMAC 1GB/s 内部用DMAC PCI バス システム バス 外部デバイス 外部デバイス 17 PCI用 DMAC PCI用 DMAC 170MB/s Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. FR577 の動作事例 MPEG2 SDサイズｘ3面＋MPEG4 QVGAｘ2面同時デコード 動作周波数 消費電力 320MHz 0.7W 440MHz 1.0W 周波数を下げることにより 700mWで動作 Core0 18 Core1 FR577 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. タスク型並列プログラミング タスクベースのマルチプロセッサ環境（Multi-Task on Multi-Processor) Multi-Task on Single processorとほぼ同じAPIで使用可能 ユーザ・プログラム コア０ :TASK1 RMP_sig_sem(PE#１, コア１ 2); :TASK1 (SEM2待ち) マルチ・プロセッサ向けμITRON マルチプロセッサ用拡張部（独自開発部分） μITRON µITRON コア0 コア１ 19 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. OS非依存並列実行ライブラリ OSに依存しない 並列処理システム 既存システム 並列実行するだけなら、プログラムの再設計が不要 ユーザー ユーザー 関数 プログラム プログラム OS OS 手続呼出Lib コア0 プロセッサ コア1 従来のOSを引き継ぐことが可能 20 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. OSに依存しない並列処理の実現方法 通常の手続(関数)呼出 手続呼出を利用して並列化 プロセッサ プロセッサ func_A(x) func_A(x)の 起動 func_B(x) func_A() プロセッサ func_A() func_A()の 終了待ち func_B(x) func_Aとfunc_Bを同時に実行する ことで高速化する (func_Aとfunc_B間でデータを共 有していないことが前提) 処理の流れ 21 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved. まとめ FR-Vシングルコアアーキテクチャのご紹介 FR-Vマルチコアプロセッサのご紹介 -Dual-FR577のご紹介 タスク型並列及び関数型並列プログラミングモデルの ご紹介 22 Copyright 2006 FUJITSU LABORATORIES LTD. All rights reserved.
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