System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite 
ユーザーガイド
System Generator を使用した
モデルベースの DSP デザイン
UG897 (v2015.1) 2015 年 4 月 1 日
本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資
料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情
報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、この文書の改訂履歴を示します。
日付
バージョン
改訂内容
2015 年 4 月 1 日
2015.1
新しいタイミング解析機能について説明した「System Generator でのタイミング解析」の章
を追加
Vivado IP インテグレーターで開発されたプラットフォームフレームワークの一部である
System Generator でアクセラレータを開発する方法について説明する「System Generator での
プラットフォームベースのアクセラレータの調整」セクションを新規に追加
System Generator で複数の AXI4-Lite インターフェイスを含めて IP を作成できる新機能を説
明する「複数の AXI4-Lite インターフェイスの管理」セクションを追加
ハードウェア協調シミュレーションにクロックを供給するための新しいフリーランニング
クロックオプションについて説明する「フリーランニングクロック」セクションを追加
バーストデータ転送を使用してポイントツーポイントイーサネットのハードウェア協調
シミュレーションの速度を上げることのできる新機能について説明する「ポイントツーポ
イントイーサネットのハードウェア協調シミュレーションのバーストデータ転送」セク
ションを追加
「IP カタログフロー」の IP カタログコンパイルフローについての説明に 2 つの設定、 [Use
common repository directory] と [Use Plug-in project] の説明を追加
「波形ビューアーとモデル間のクロスプローブ」に、 System Generator モデルから信号を
波形ビューアーにクロスプローブできる新しい波形ビューアー機能についての説明を
追加
Vivado : System Generator を使用したデザイン
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目次
第 1 章 : 概要
ザイリンクス DSP ブロックセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FIR フィルターの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MATLAB のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェア協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
システム統合プラットフォーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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9
第 2 章 : インストール
ダウンロード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
ザイリンクスインストーラーの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
インストール後の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
第 3 章 : ISE から Vivado IDE へのデザインの移行
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
アップグレード手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
第 4 章 : System Generator を使用したハードウェア設計
System Generator を使用したデザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
System Generator でのシステムレベルのモデリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
自動コード生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
MATLAB の FPGA へのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
System Generator デザインの大型システムへのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
コンフィギャラブルサブシステムと System Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
ハイパフォーマンス FPGA デザインに関する注記 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
FDATool を使用したデジタルフィルターアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
複数の独立クロックのハードウェアデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
AXI インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
AXI4-Lite インターフェイス生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
System Generator でのプラットフォームベースのアクセラレータの調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
第 5 章 : System Generator でのタイミング解析
タイミング解析の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
タイミング解析結果からモデルへのクロスプローブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
既存のタイミング解析結果へのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
タイミング違反のトラブルシュートに関する推奨事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 6 章 : ハードウェア協調シミュレーションの使用
ハードウェアボードのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェア協調シミュレーション用のモデルのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェア協調シミュレーションブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェア協調シミュレーションのクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
ポイントツーポイントイーサネットハードウェア協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための KC705 ボードのインストー
ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための VC705 ボードのインストー
ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
第 7 章 : HDL モジュールのインポート
ブラックボックスの HDL の要件と制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスコンフィギュレーションウィザード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスのコンフィギュレーション M 関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ブラックボックスでの複数の独立クロックサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HDL 協調シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 8 章 : System Generator のコンパイルタイプ
HDL ネットリストコンパイルタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハードウェア協調シミュレーションコンパイルタイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IP カタログのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
合成済みチェックポイントのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
カスタムコンパイルターゲットの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 9 章 : カスタムコンパイルターゲットの作成
xilinx_compilation ベースクラス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
新規コンパイルターゲットの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ベースクラスのプロパティおよび API . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
カスタムコンパイルターゲットの作成例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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付録 A : System Generator の GUI ユーティリティ
[Xilinx BlockAdd] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
[Xilinx Tools] → [Save as blockAdd default] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
[Xilinx BlockConnect] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
[Xilinx Tools] → [Terminate] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
[Xilinx View Signal]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
付録 B : その他のソースおよび法的通知
ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1 章
概要
System Generator は、 FPGA デザイン用に MathWorks モデルベースの Simulink® デザイン環境を使用できるようにす
るザイリンクスの DSP デザインツールです。 System Generator を使用するのに、ザイリンクス FPGA または RTL デ
ザイン手法の使用経験は必要ありません。デザインは、ザイリンクスのブロックセットを使用して、DSP 用の Simulink
モデリング環境に取り込まれます。この後、 IP カタログを使用して、 System Generator デザインを Vivado IDE プロ
ジェクトにインポートすることができます。
注記 : System Generator for DSP モデルを作成して Vivado IDE プロジェクトにインポートする具体的な手順について
は、『Vivado Design Suite チュートリアル : System Generator を使用したモデルベースの DSP デザイン』 (UG948) を参照
してください。
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第 1 章 : 概要
ザイリンクス DSP ブロックセット
Simulink 用ザイリンクス DSP ブロックセットには、 90 以上の DSP 構築ブロックが含まれています。これらのブロッ
クには、加算器、乗算器、レジスタなどのよく使用される DSP 構築ブロックが含まれるほか、フォワードエラー訂
正ブロック、 FFT、フィルター、メモリなどの複雑な DSP 構築ブロックのセットも含まれます。これらのブロックを
使用することで、ザイリンクス IP 用 CORE Generator で選択したデバイスに最適な結果が得られるようになります。
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第 1 章 : 概要
FIR フィルターの生成
System Generator には、 7 シリーズおよび UltraScale デバイスの、最適なインプリメンテーションを作成するための専
用 DSP48E1 および DSP48E2 ハードウェアリソースをターゲットにする FIR Compiler ブロックが含まれています。コ
ンフィギュレーションオプションを利用すると、シングルレート、補間、間引き、ヒルベルトのインプリメンテー
ションを設定することができます。 fir2 のような標準 MATLAB 関数、または MathWorks FDA ツールを使用すると、
ザイリンクス FIR Compiler の係数が作成できます。
FIR Compiler
FDA ツール
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第 1 章 : 概要
MATLAB のサポート
System Generator には、アルゴリズムを利用しない MATLAB を使用可能にする M コードブロックが含まれており、
これを単純な制御操作のモデリングおよびインプリメンテーションに使用します。
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第 1 章 : 概要
ハードウェア協調シミュレーション
System Generator では、ハードウェア協調シミュレーションを使用してシミュレーションをスピードアップさせるこ
とができます。 System Generator は、ザイリンクス DSP ブロックセットに取り込まれたデザインに対し、ハードウェ
アシミュレーショントークンを自動的に作成し、サポートされるハードウェアプラットフォームで実行します。こ
のハードウェアが残りの Simulink システムと一緒に協調シミュレーションされると、最大で 1000 倍シミュレーショ
ンパフォーマンスが向上します。
システム統合プラットフォーム
System Generator では、DSP FPGA デザインに対するシステム統合プラットフォームが提供され、DSP システムの RTL、
Simulink、MATLAB および C/C++ コンポーネントが 1 つのシミュレーションおよびインプリメンテーション環境で統
合できるようになっています。また、 RTL を Simulink にインポートし、 ModelSim またはザイリンクス Vivado シミュ
レータを使用して協調シミュレートできるブラックボックスブロックがサポートされるほか、 C/C++ ソースを統合
してシミュレーションできる Vivado HLS ブロックが提供されています。
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第 2 章
インストール
ダウンロード
System Generator は、 Vivado® Design Suite の一部であり、ザイリンクスウェブページからダウンロードできます。ザ
イリンクスウェブサイトの System Generator for DSP ページから、 System Generator ソフトウェアを購入、登録、ダウ
ンロードすることができます。
注記 : 特殊な環境下であれば、 System Generator の CD を送付することもできます。ウェブからソフトウェアをダウン
ロードできないような環境にある場合は、ザイリンクスの販売代理店までご連絡ください。
ハードウェア協調シミュレーションのサポート
FPGA 開発ボードをお持ちの場合は、 Simulink シミュレーションを使用して System Generator の FPGA ハードウェア
の協調シミュレーション機能を利用できます。 System Generator ソフトウェアには、 Artex®-7 AC701 開発ボード、
Kintex®-7 KC705 開発ボード、 Virtex®-7 VC707 開発ボード、 Zynq®-7000 シリーズ ZC702 および ZC706 開発ボードの
サポートが含まれます。 System Generator ボードサポートパッケージは、ザイリンクスウェブサイトのボードおよ
びキットページからダウンロードできます。
サポートされない UNC パス
System Generator では、 UNC (Universal Naming Convention) のパスはサポートされていません。たとえば、 System
Generator では、最初にそのドライブにマップしておかないと、共有ネットワークドライブにあるデザインで作業す
ることはできません。
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第 2 章 : インストール
ザイリンクスインストーラーの使用
System Generator for DSP は、 Vivado® Design Suite の一部で、ザイリンクスデザインツールのインストーラーを使用
してインストールする必要があります。
ザイリンクスデザインツールのインストーラーを開始する前に、 MATLAB のインスタンスがすべて閉じていること
を確認してください。 MATLAB のすべてのインスタンスを閉じたら、インストーラーを開始して、画面の指示に従っ
てください。
System Generator 用の MATLAB の選択
Windows でのインストール
このダイアログボックスでは、サポートされる MATLAB インストールをこのバージョンの System Generator と関連
付けることができます。
このバージョンの System Generator と関連付けたい MATLAB インストールのチェックボックスをオンにし、関連付
けたいザイリンクスデザインツールを選択したら、 [Apply] をクリックします。 [Apply] をクリックすると、 [Status]
列が [Not Configured] から [Configured] に変わります。
使用可能なすべての MATLAB インストールがリストされます。 [Status] 列には、次のいずれかの値が表示されます。
[Unsupported] : このバージョンの MATLAB はこのバージョンの System Generator ではサポートされません。
[Not Configured] : このバージョンの MATLAB はまだこのバージョンの System Generator に関連付けられていません。
このバージョンの MATLAB を System Generator と関連付けるには、チェックボックスをオンにして [Apply] をクリッ
クします。
[Configured] : System Generator はこのバージョンの MATLAB と一緒に使用できるようになっています。
MATLAB のバージョンがリストされていない場合は、 [Find MATLAB] をクリックして有効なバージョンを検索して
ください。
MATLAB コンフィギュレーションを変更する場合は、 Windows メニューから次をクリックしてください。
[ スタート ] → [ すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2015.1] → [System Generator] → [System
Generator MATLAB Configurator]
MATLAB が ISE Design Suite などのデザインツール用にコンフィギュレーションされていて、Vivado などの別のデザ
インツール用にコンフィギュレーションし直したい場合は、 [Configured] になっている MATLAB バージョンのボッ
クスをクリックし、 [Remove] をクリックしてから、 Vivado 用にコンフィギュレーションし直します。
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第 2 章 : インストール
Linux でのインストール
Linux で System Generator を起動する場合は、 <Vivado install dir>/bin にある sysgen というシェルスクリプトで処理さ
れます。このスクリプトを起動する前に、PATH 環境変数に MATLAB 実行ファイルが指定されていることを確認して
ください。 MATLAB 実行ファイルが指定されていれば、 sysgen を実行すると、 PATH で最初に検出された MATLAB
実行ファイルが起動され、 System Generator がその MATLAB のセッションに関連付けられます。また、 sysgen シェル
スクリプトは MATLAB でサポートされるオプションをすべてサポートしており、これらをコマンドライン引数とし
て sysgen スクリプトに指定することができます。
インストール後の操作
Linux でのインストール後の操作
ザイリンクスインストールウィザードの指示に従った後、「sysgen」と入力すると、 System Generator が起動できるよ
うになります。
これで、MATLAB が起動し、その MATLAB セッションに System Generator がダイナミックに追加されます。MATLAB
のコマンドウィンドウの一番上には、次のメッセージが表示されます。
Type xlDoc to open the Xilinx System Generator help documentation.
Type demo blockset xilinx to view the demos available for Xilinx System Generator.
>>
ザイリンクス HDL ライブラリのコンパイル
ModelSim SE で使用するライブラリをコンパイルするためのザイリンクスツールは、 compile_simlib といいます。
ザイリンクス HDL ライブラリをコンパイルするには、 Vivado Design Suite を起動し、 Vivado Tcl コンソールに
「compile_simlib」と入力します。
注記 : Vivado Tcl コンソールに「compile_simlib -help」と入力すると、この Tcl コマンドの実行に関する詳細が
表示されます。
このユーザーガイドで使用するサンプルデザイン
本書で説明するサンプルデザインは、ウェブからダウンロードできる ZIP ファイルに含まれています。この ZIP ファ
イルの名前は ug897-example-files.zip で、このユーザーガイドと同じ箇所にあります。ここでは、このサンプルデザ
インが C:/ug897-example-files ディレクトリにダウンロードされているものとして説明します。
System Generator キャッシュの管理
System Generator では、デザインプロセスを繰り返し実行する場合に時間を短縮するため、ディスクキャッシュが使
用されます。シミュレーションおよび生成に関連するファイルにタグを付けて保存し、シミュレーションまたは生成
を次に実行するときに、これらのファイルを再生成するのではなく、キャッシュにあるファイルを呼び出すことによ
り、処理時間を短縮します。
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第 3 章
ISE から Vivado IDE へのデザインの移行
概要
System Generator for DSP には、前に ISE System Generator 環境で作成したデザインを Vivado 統合設計環境 (IDE) と互
換性のあるデザインに移行するためのアップグレードモデル機能が含まれます。
移行要件は次のとおりです。
•
ISE Design Suite デザインブロックに含まれるデザインは、 ISE 版の System Generator for DSP の最新バージョン
にアップグレードする必要あり
•
Vivado IDE と互換性のない ISE Design Suite デザインブロックは削除するか、置換する必要あり
アップグレード手法
推奨される移行手法は、 (1) ISE 環境を使用して移行するモデルを準備、 (2) Vivado 統合設計環境 (IDE) を使用して移
行を完了、です。
ISE 環境からのアップグレードフロー
ISE 環境でモデルを準備する手順は、次のとおりです。
1.
すべてのブロックを最新版の ISE の System Generator に含まれる最新バージョンにアップグレードします。たと
えば、 De-interleaver 7.0 を De-interleaver 7.1 にアップグレードします。
2.
非 AXI ブロックを手動で AXI ブロックに置換します。たとえば、 CIC Compiler 2.0 (AXI インターフェイスでは
ない) を CIC Compiler 3.0 (AXI インターフェイス) に手動で置き換えます。
3.
Vivado IDE と互換性のない残りのブロックをすべて削除します。たとえば、 ChipScope ブロックを削除します。
Vivado : System Generator を使用したデザイン
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第 3 章 : ISE から Vivado IDE へのデザインの移行
手順 1 : ISE System Generator に含まれる最新バージョンにブロッ
クをアップグレード
1.
最新の ISE System Generator リリースで System Generator モデルを開きます。
次の表は、複数のバージョンがある最新のブロックをリストしています。
ブロック名
ISE の最新バージョン
DSP48 Macro
DSP48 Macro 2.1
FIR Compiler 6.2
FIR Compiler 6.3
Interleaver/De-Interleaver 7.0
Interleaver/De-Interleaver 7.1
2.
System Generator トークンをダブルクリックし、次の図に示す [Model upgrade] ボタンをクリックします。
3.
次の図に示すような生成されたステータスレポートの情報を確認します。
•
この場合、このモデルに含まれる 2 つのブロックがアップグレード可能です。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
•
Interleaver/De-interleaver 7.0 ブロックには、完全な置換サポートが含まれます。 [Perform Upgrade] 列で [Upgrade]
をクリックすると、そのブロックがアップグレードされます。
•
この場合、 Complex Multiplier 3.1 ブロックには完全な置換サポートがありません。これは、 AXI 3.1 以外のブロッ
クから AXI 5.0 ブロックへの移行には、手作業が必要となるからです。 [Upgrade] をクリックすると、サブシステ
ムのワークスペースが作成され、ここで入力/出力信号を新しい AXI ポートに手動で接続し直すことができます。
手順 2 : ISE 環境で非 AXI ブロックを AXI ブロックに手動で置換
前述のように、非 AXI ブロックは手動で AXI ブロックにアップグレードする必要があります。アップグレードス
テータスレポートで [Upgrade] をクリックすると、サブシステムワークスペースが作成され、ここで入力/出力信号
を新しい AXI ポートに手動で接続し直すことができます。次の図に示すように、サブシステムワークスペースには、
接続された古いブロックと最新の (接続されていない) AXI ブロックが含まれています。
アップグレードされた AXI ブロックのパラメーター設定は、古い非 AXI ブロックのものと同等ですが、手動で AXI
ブロックを非 AXI ブロックと接続してから、この非 AXI ブロックを削除してデザインをシミュレートし、デザイン
の動作が変わっていないかどうかを確認する必要があります。
アップグレードステータスレポートからモデルをアップグレードしたら、アップグレードステータスレポートの
[Details] リンクが利用できるようになります。
注記 : このリンクは、このレポートからアップグレードを実行した場合にのみ使用できるようになります。モデルか
ら直接アップグレードした場合は、使用できません。
非 AXI ブロックをアップグレードする手順
1.
古いブロックで 1 つまたは複数のパラメーターが MATLAB 関数または変数を使用して定義されている場合、
MATLAB 変数をアップグレード前に MATLAB コンソールで初期化しておく必要があります。
2.
非 AXI ブロックから AXI ブロックにアップグレードすると、レイテンシが変わる可能性があります。詳細は、
関連する LogiCORE IP 製品ガイドを参照してください。システム設計者の方には、制御信号を使用してデータ信
号を有効にすることをお勧めします。
3.
古いブロックのポート名とアップグレードしたブロックのポート名が違う場合は、「Port Mismatch」の警告メッ
セージが表示され、ポート名に変更があったことと、アップデートされたポート名に関する情報が示されます。
4.
かなり古いブロックの場合、 [Model upgrade] ボタンが表示されないことがまれにあります。この場合、手動で最
新 AXI ブロックをコンフィギュレーションして接続することをお勧めします。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
非 AXI ブロックから AXI ブロックへのアップグレードする際の推奨事項
このセクションでは、次の非 AXI ブロックを AXI ブロックにアップグレードする際の推奨事項について説明します。
互換性のないブロックを次にリストします。
非 AXI ブロック 
(ISE System Generator)
最新の AXI ブロック 
(ISE System Generator)
関連する LogiCORE 製品ガイド
CIC Compiler 2.0
CIC Compiler 3.0
LogiCORE IP CIC Compiler 3.0
CORDIC4.0
CORDIC5.0
LogiCORE IP CORDIC v5.0
Complex
Multiplier 3.0,3.1, 4.0
Complex 
Multiplier 5.0
LogiCORE IP Complex Multiplier v5.0
Convolution
Encoder 6.1, 7.0
Convolution 
Encoder 8.0
LogiCORE IP Convolution Encoder 8.0
DDS
Compiler 4.0
DDS 
Compiler 5.0
LogiCORE IP DDS Compiler v5.0
Divider
Generator 3.0
Divider 
Generator 4.0
LogiCORE IP Divider Generator 4.0
FIR Compiler 5.0, 6.0, 6.1, FIR Compiler 6.3
6.2
LogiCORE IP FIR Compiler v6.3
Fast Fourier
Transform 7.1
Fast Fourier 
Transform 8.0
LogiCORE IP Fast Fourier Transform v8.0
Interleaver/
De-Interleaver 6.0, 7.0
Interleaver/
De-Interleaver 7.1
LogiCORE IP Interleaver/De-interleaver v7.1
Reed-Soloman
Decoder 7.0, 7.1
Reed-Soloman 
Decoder 8.0
LogiCORE IP Reed-Solomon Decoder v8.0
Reed-Soloman
Encoder 7.0, 7.1
Reed-Soloman 
Encoder 8.0
LogiCORE IP Reed-Solomon Encoder v8.0
Viterbi
Decoder 6.1, 6.2, 7.0
Viterbi 
Decoder 8.0
LogiCORE IP Viterbi Decoder v8.0
CIC Compiler
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
なポートも追加で含まれます。
1.
s_axis_data_tlast : このポートは、マルチチャネルの CIC Compiler にのみ使用でき、定数 0 で駆動できます。こ
れは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成する場合以外、 CIC Compiler で使用されません。
2.
event_tlast_missing および event_tlast_unexpected : これらのポートは、 s_axis_data_tlast ポートが使用されず、定
数値で駆動される場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
CORDIC
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
なポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
次に示すように、 AXI インターフェイスのコンフィギュレーションの一部でサポートされない非 AXI ブロックの出
力ポートもいくつかあります。これらのポートは次のとおりです。
1.
x_out : このポートは、 arc_tan および arc_tanh 関数ではサポートされません。このコンフィギュレーションでサ
ポートされるのは、 phase_output ポートのみです。
2.
y_out : このポートは、 arc_tan、 arc_tanh および square_root 関数ではサポートされません。
3.
phase_output : このポートは、square_root、sin_and_cos、sinh_and_cosh、および rotate 関数ではサポートされません。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Complex Multiplier
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
なポートも追加で含まれます。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
2.
dout_tvalid : このポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
出力幅は、古いブロックとアップグレードされたブロック間で違うことがあります。詳細レポートを使用してパラ
メーター値を同じにしておくことをお勧めします。非 AXI ブロックの output_lsb 値が 0 より大きい場合、AXI Complex
Multiplier は LSB から MSB までの範囲ではなく、 output_width のみをサポートするので、 dout 信号でスライスブロッ
クを使用して必要な結果を得ます。
Convolution Encoder
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
な追加ポートもあります。
1.
入力 tvalid ポート : nd が非 AXI ブロックでイネーブルになっていない場合、このポートは定数 1 で駆動できま
す。
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
AXI インターフェイスのコンフィギュレーションの一部でサポートされない非 AXI 出力ポートもいくつかあります。
これらのポートは次のようになっています。
1.
fd_in : このポートはサポートされていません。 AXI インターフェイスは、各ブロックの開始時にパルスを必要
としません。これを自動的に検出するには、 s_axis_tvalid が使用されます。
2.
rffd : このポートはサポートされていません。 AXI インターフェイスの入力データストリームは、
s_axis_data_tready がアサートされるとサンプリングされます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
DDS Compiler
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
な追加ポートもあります。
1.
入力 tvalid ポート : 定数 1 で駆動できます。
2.
出力 tvalid ポート : これらのポートは、情報がダウンストリームブロックで使用されない場合は無視できます。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
3.
入力 tlast ポート : 定数 0 で駆動できます。これは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成す
る場合以外、 DDS Compiler で使用されません。
4.
出力 event 信号 : これらのポートは、入力 tlast ポートが使用されず、定数値で駆動される場合は無視できます。
AXI インターフェイスのコンフィギュレーションの一部でサポートされない、非 AXI オプション出力ポートもいく
つかあります。これらのポートは次のようになっています。
1.
addr : このピンは AXI インターフェイスではサポートされていません。同等のピンはありませんが、インクリメ
ントカウンターにより、内部で置き換えられます。
2.
reg_select : PINC と POFF の両方が 1 つの転送で書き込むことができるので、このピンは AXI インターフェイス
には不要になっています。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
非 AXI の DDS Compiler にチャネルピンが使用される場合、同じ機能を AXI インターフェイスの data_tuser_chanid
ポートを使用して実現することができます。このポートをイネーブルにするには、 AXI DDS Compiler の GUI を開い
て、 [TUSER Options] の下の [DATA Output] の値を [Chan_ID_Field] に変更します。
Divider Generator
非 AXI Divider Generator のポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次
のような追加ポートもあります。
•
入力 tvalid ポート : 定数 1 で駆動できます。
•
dout_tvalid : このポートは、この情報がダウンストリームブロックで使用されない場合は無視できます。
•
quotient : このポートは tdata_quotient にマップできます。
•
remainder : このポートは tdata_remainder にマップできます。
•
fractional : このポートは tdata_fractional にマップできます。
•
rfd : このポートは dividend_tready か divisor_tready のいずれかにマップできます。これらのポートは、 AXI
Divider Generator ブロックのブロッキングコンフィギュレーションで使用できます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
FIR Compiler
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。 AXI インターフェイスには、次のよう
な追加ポートもあります。
•
s_axis_config_tvalid : 定数 1 で駆動できます。間引きフィルターの場合、このポートは出力レートで駆動される
必要があります。
•
s_axis_config_tlast : このポートは、マルチチャネルのFIR Compiler にのみ使用でき、定数 0 で駆動できます。こ
れは、 event_tlast_missing 信号と even_tlast_unexpected 信号を生成する場合以外は、 FIR Compiler で使用されませ
ん。
•
出力 event 信号 : これらの信号は、 tlast が使用されず、定数値で駆動される場合は無視できます。
AXI インターフェイスのコンフィギュレーションの一部でサポートされない、非 AXI オプション出力ポートもいく
つかあります。これらのポートは次のようになっています。
•
chan_in : このポートはサポートされていません。
•
coef_filter_sel : リロードチャネルのフォーマットは、 coef_filter_sel が s_axis_reload_tdata のリロードパケットの
先頭に付けられるように変更されました。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
coeff_id のビヘイビアーは変更になっています。 coeff_id は s_reload_tlast にマップできますが、リロードパケットの
終わりでアサートされるようになっています。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
非 AXI の FIR Compiler に chan_out ポートが使用される場合、同じ機能を AXI インターフェイスの data_tuser_chanid
ポートを利用して実現できます。このポートをイネーブルにするには、 AXI FIR Compiler の GUI を開いて、 [TUSER]
の下の [Output] の値を [Chan_ID_Field] に変更します。
[Coefficient Vector] パラメーターは非 AXI フローから AXI フローに変更され、すべての式が評価されて、実際のベク
ターデータが戻されます。これにより、 FDATool、ワークスペースまたはマスクパラメーターを移動したり、間違っ
て表記したりすることなく、階層サブシステムのアップグレードを検証してインプリメントできるようになります。
検証して接続を変更したら、この変数は手動で前の値に変換することができます (アップグレードステータスレポー
トの [Details] ページを参照)。
Fast Fourier Transform
非 AXI ブロックのポートの中には、 AXI ポートに直接マップできるものがあります。次は、サポートされなくなっ
た非 AXI ポートのリストです。
1.
start : AXI FFT は、 s_axis_data_tvalid High でサンプルデータがデータ入力チャネルに提供されると自動的に開始
します。
2.
xn_index : このポートは AXI インターフェイスではされポートされなくなりました。
3.
busy : このポートは AXI インターフェイスではされポートされなくなりました。
4.
edone : このポートは AXI インターフェイスではされポートされなくなりました。
5.
done : このポートは AXI インターフェイスではされポートされなくなりました。
6.
unload : AXI FFT は、 m_axis_data_tready がアサートされると、処理済みサンプルデータがあればそれを自動的
にアンロードし始めます。
AXI インターフェイスには、次のような追加ポートもあります。
1.
s_axis_data_tlast : このポートは、マルチチャネル FFT にのみ使用でき、定数 0 で駆動できます。これは、
event_tlast_missing 信号と event_tlast_unexpected 信号を生成する場合以外、 FFT で使用されません。
2.
event_tlast_missing および event_tlast_unexpected : これらのポートは、 s_axis_data_tlast ポートが使用されず、定
数値で駆動される場合は無視できます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
s_axis_data_tvalid は 1 に接続する必要があります。これにより、リクエストがあれば常にデータを供給できる状態に
あることがコアに伝えられます。ただし、 FFT は連続クロックサイクルでデータを常に使用できるわけではないの
で、データが FFT に供給されるまでのフローを制御するために s_axis_data_tready を使用する必要があります。
Interleaver/De‐Interleaver
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、サポートされなくなった非 AXI
ポートのリストです。
•
FD : FD は使用できなくなっています。コアは、次の場合にブロックを開始します。
°
最初のシンボルがリセット後に見られる場合
°
最初にシンボルが Rectangular モードのブロックの終わりの後に見られる場合
°
最初にシンボルが Forney モードのブロックの終わりの後に見られる場合。これは、s_axis_data_tlast がアサー
トされた後、コミュニケーターが分岐 0 に到達したときのことです。
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第 3 章 : ISE から Vivado IDE へのデザインの移行
•
FD abort : 使用できなくなっています。ブロックを自然に終了させるには、十分なシンボルデータが供給されて
いる必要があります。または、 aresetn を使用してコアをリセットする必要があります。 Forney モードでは、これ
はブロックが、使用されている分岐数の整数倍でなければならなくなったことを意味します。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Reed‐Solomon Decoder
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、サポートされなくなった非 AXI
ポートです。
sync : AXI バージョンではなくなっています。これを自動的に検出するには、 s_axis_tvalid が使用されます。デザイン
は、適宜手動でアップデートする必要があります。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Reed‐Solomon Encoder
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。次は、サポートされなくなった非 AXI
ポートです。
start : AXI インターフェイスではサポートされなくなりました。これを自動的に検出するには、 s_axis_tvalid が使用
されます。デザインは、適宜手動でアップデートする必要があります。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
Viterbi Decoder
非 AXI ブロックのポートのほとんどは、 AXI ポートに直接マップできます。
rst ( リセット ) 信号のビヘイビアーは、非 AXI インターフェイスから AXI インターフェイスに変わります。 AXI イン
ターフェイスの場合、最低 2 サイクル間は aresetn がアクティブ Low になっている必要があります。
手順 3 : Vivado IDE と互換性のない残りのブロックを削除
Vivado IDE と完全に互換性のないブロックは、モデルから削除する必要があります。互換性のないブロックを次にリ
ストします。
Vivado IDE と互換性のないブロック
対処法
ChipScope
System Generator 14.7 を使用し続けるか、
直接 Vivado IDE をデバッグに使用する
Configurable Subsystem Manager
Multiple Subsystem Generator
複数クロックドメインを使用するための
Convert モデルについては、「複数の独立ク
ロックのハードウェアデザイン」を参照
Resource Estimator
置換機能が今後のリリースに含まれるよう
になるまで、このブロックは削除する
EDK Processor
この機能が今後のリリースに含まれるよう
になるまで、System Generator 14.7 を使用し
続ける
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第 3 章 : ISE から Vivado IDE へのデザインの移行
Vivado IDE と互換性のないブロック
対処法
From FIFO、 To FIFO、 From Register、 To 置換機能が今後のリリースに含まれるよう
Register、 Shared Memory、 Shared Memory になるまで、System Generator 14.7 を使用し
Read、 Shared Memory Write
続ける
PicoBlaze Instruction Display
PicoBlaze Microcontroller
System Generator 14.7 を使用し続ける
VDMA Interface 5.3
置換機能が今後のリリースに含まれるよう
になるまで、System Generator 14.7 を使用し
続ける
WaveScope
Waveform Viewer を使用する
手順 4 : ISE から Vivado IDE への移行フローの完了
1.
ISE-System Generator モデルに最新の 14.7 ブロックのみが含まれ、 Vivado 環境と互換性のないブロック (非 AXI
ブロックなど) が削除されたかどうかを確認します。
2.
準備した System Generator デザインを Vivado IDE で開きます。
3.
モデルシートの空白部分を右クリックし、 [Tools] → [Upgrade model] をクリックします。
重要 : モデルをアップグレードする前に、モデルのコンパイル変数がすべて設定されていることを確認してください。
変数設定を InitFcn モデルに依存している場合は、モデルアップグレードを実行するために、 System Generator ではこ
のモデルをコンパイルしないため、アップグレードはできません。
4.
[File] → [Save] をクリックします。
5.
MATLAB でデザインをシミュレーションし直して、正しく機能するかどうかを確認します。
6.
デザインを閉じます。
これで ISE 環境から Vivado IDE への移行は終了です。
複数クロックの ISE デザインの Vivado IDE への移行
複数クロックの ISE デザインを Vivado 環境に移行するには、手動の操作が必要になります。次の手順に従います。
1.
前述の [Model upgrade] の手順に従ったら、 Vivado バージョンの System Generator で準備したモデルファイルを
開きます。ソースデザインは、読み出しインターフェイスおよび書き込みインターフェイス用にクロック別のサ
ブシステムに分割されるはずです。
2.
Xilinx Shared-Memory ブロックが削除され、入力ポートと出力ポートが Simulink の outport と inport 接続に置き換
わっているかどうかを確認します。これにより、クロックドメインをまたがるポートインターフェイスが最上
位サブシステムから使用でき、接続できるようになります。
3.
Vivado System Generator for DSP 非同期ロジックを手動で挿入して、データを複数の独立したクロックドメイン
をまたがって転送されるようにします。この方法については、「複数の独立クロックのハードウェアデザイン」
を参照してください。
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第 4 章
System Generator を使用したハードウェア
設計
System Generator は、 FPGA ハードウェアを設計するためのシステムレベルのモデリングツールです。 Simulink がさ
まざまな面で拡張されており、ハードウェア設計に適したモデリング環境を提供します。デザインは高位記述され、
ボタンをクリックするだけで FPGA にコンパイルされます。また、低位で基本 FPGA リソースにもアクセスできるの
で、効率的な FPGA デザインを構築できます。
System Generator を使用したデザイ
ンフロー
System Generator を使用したデザインフローを説明しま
す。
System Generator でのシステムレベ
ルのモデリング
柔軟かつ高位のシステムモデリング環境から、デバイ
スを特定したハードウェアデザインを直接インプリメ
ントする System Generator の機能を説明します。
自動コード生成
System Generator デザインの自動コード生成について説
明します。
MATLAB の FPGA へのコンパイル
MATLAB プログラム言語のサブセットを使用した、ス
テートマシンおよび演算ファンクションの記述方法を
説明します。記述したファンクションは、 System
Generator のブロックに含め、等価の HDL に自動的にコ
ンパイルできます。
System Generator デザインの大型シ
ステムへのインポート
System Generator から VHDL ネットリストを取り出して
合成し、大型デザインに組み込む方法を説明します。
また、 System Generator で作成した VHDL をシステム全
体のシミュレーションモデルに組み込む方法も説明し
ます。
コンフィギャラブルサブシステム
と System Generator
System Generator でのコンフィギャラブルサブシステム
の使用方法を説明します。コンフィギャラブルサブシ
ステムの定義、ブロックの削除と追加、コンフィギャ
ラブルサブシステムを使用したコンパイル結果の
System Generator デザインへのインポートといったタス
クを説明します。
ハイパフォーマンス FPGA デザイ
ンに関する注記
FPGA に効率的でハイパフォーマンスのデザインをイ
ンプリメントするための、 System Generator での設計手
法を提案します。
FDATool を使用したデジタルフィ
ルターアプリケーション
FDAToolブロックを使用して、 FIR フィルターを指定、
インプリメント、およびシミュレートする例を説明し
ます。
複数の独立クロックのハードウェ
アデザイン
デザインはサブシステムブロックのグループにパー
ティションでき、各サブシステムには、ほかのサブシ
ステムのサイクル周期からは独立した、共通サイクル
周期が使用されます。
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第 4 章 : System Generator を使用したハードウェア設計
AXI インターフェイス
AMBA AXI4 の概要と、System Generator で AMBA AXI4
を使用したケースを説明します。
AXI4-Lite インターフェイス生成
System Generator モジュール用に標準 AXI4-Lite イン
ターフェイスを作成し、 IP インテグレーターを使用し
て大型デザインに含めるためにそのモジュールを
Vivado IP カタログにエクスポートする機能を説明しま
す。
System Generator でのプラット
フォームベースのアクセラレータ
の調整
Vivado IP インテグレーターで開発されるプラット
フォームフレームワークの一部である、アクセラレー
タを System Generator で開発する方法を説明します。
System Generator を使用したデザインフロー
System Generator はさまざまなケースで便利さを発揮します。デザインをハードウェアに変換せずにアルゴリズムを
検討する場合、 System Generator デザインを大型デザインの一部として使用する場合、あるいは、大型デザインの一
部としてではなく、 System Generator デザインそのものを FPGA ハードウェアで使用する場合が考えられます。ここ
ではこれら 3 つのケースについて説明します。
アルゴリズムの検討
System Generator は、特に、アルゴリズムの検討、デザインのプロトタイプ作成、モデル解析において便利なツール
です。こうした目的の場合は、デザインで発生する可能性のある問題を調査したり、ハードウェアへのインプリメン
テーションにおけるコストやパフォーマンスを見積もるため、 System Generator を使用してアルゴリズムを具体化さ
せていくことができます。こうした作業は準備作業で、デザインをハードウェアに変換する必要はほとんどありませ
ん。
この時点では、細かい点やインプリメンテーションの詳細は後回しにして、まずデザインの主な部分を組み立てます。
Simulink ブロックと MATLAB の M コードを使用して、シミュレーションおよび結果の解析用にスティミュラスを供
給します。リソース予測により、ハードウェアにインプリメントしたデザインのコストを概算できます。ハードウェ
ア生成を使用したテストをもとに、可能なハードウェアスピードが提案されます。
うまくいきそうなアプローチを見極めることができたら、今度はデザインの詳細を固めていきます。 System Generator
では、調整を段階的に行うことができるので、デザインの一部はハードウェアにインプリメントする準備ができてい
ても、ほかの部分を高位記述のままにしておくことができます。特に、 System Generator のハードウェア協調シミュ
レーション機能は、デザインを部分ごとに調整していく場合に特に便利です。
大型デザインの一部としてのインプリメント
System Generator は、大型デザインの一部をインプリメントするのによく使用されます。たとえば、 System Generator
はデータパスおよび制御をインプリメントするのには適していますが、厳しいタイミング要件を持つ、高度な外部イ
ンターフェイスにはあまり適していません。この場合は、 System Generator を使用してデザインの一部をインプリメ
ントし、ほかの部分を別のツールでインプリメントして、これらを組み合わせて 1 つの大型デザインを構築するのが
よいでしょう。
このフローでは、デザイン全体を表す HDL ラッパーを作成し、 System Generator の部分をコンポーネントとして使用
するのが一般的なアプローチです。別のツールで作成した部分も、コンポーネントとしてラッパーに含めるか、ラッ
パーに直接インスタンシエートできます。
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第 4 章 : System Generator を使用したハードウェア設計
デザイン全体のインプリメント
デザインに必要なものがすべて System Generator だけで構築できるケースもよくあります。この場合は、 System
Generator ブロックのパラメーターダイアログボックスで [Generate] ボタンをクリックするだけで、デザインを HDL
に変換し、ダウンストリームツールを使用して HDL の処理に必要なファイルを生成できます。生成されるファイル
は、次のとおりです。
•
デザインをインプリメントする HDL ファイル。
•
HDL テストベンチ。このテストベンチを使用すると、 Simulink シミュレーションの結果をロジックシミュレー
タの結果と比較できます。
•
System Generator HDL を Vivado IDE プロジェクトとして使用できるようにするファイル。
System Generator で生成されるファイルの詳細は、「コンパイル結果」を参照してください。
DSP 設計に関する注意事項
System Generator は、 Simulink を拡張してハードウェア設計を可能にしたもので、高位記述により FPGA にデザイン
を自動的にコンパイルすることができます。演算の高位記述は Simulink のほうが適していますが (離散時間/空間ダイ
ナミックシステムシミュレーション)、 System Generator ならば基本的な FPGA 機能にもアクセスできます。
並列処理やパイプライン処理などに関して、ハードウェアでの実現方法について理解が深まれば、インプリメンテー
ションのほうもうまくいきます。 IP コアを使用することにより、 FFT などの複雑なファンクションを含んだ効率的な
FPGA デザインを作成できます。また、より正確にアプリケーションにフィットしたモデルを調整することも可能に
なります。
システムパラメーターを使用してハードウェア機能を利用する方法に関しては、 System Generator の資料全体を通し
て説明されています。
ハードウェア設計に関する注意事項
System Generator は、ハードウェア記述言語 (HDL) ベースのデザインを置き換えるものではなく、デザインの重要な
部分だけに集中する場合に使用します。たとえば、ほとんどの DSP プログラミングツールは、アセンブラだけでプ
ログラムするのではなく、 C 言語のような高位言語でプログラムを始め、パフォーマンス要件を満たすのに必要な箇
所だけアセンブリコードを記述します。
一般的には、内部ハードウェアクロックを制御する必要のある部分 (DDR や位相クロックを使用するなど) は、 HDL
を使用してインプリメントするのが適切です。比較的重要度の低い部分は System Generator でインプリメントし、そ
の後 HDL 部分と System Generator 部分を接続します。通常、外部インターフェイスを除き、信号処理システムにはこ
のレベルの制御は不要です。 System Generator には、 HDL コード部分をデザインにインポートする機能 ( 「HDL モ
ジュールのインポート」を参照) が含まれています。
また、 System Generator の機能に、テストベクターを含む HDL テストベンチの自動生成があります。この機能につい
ては、「HDL テストベンチ」を参照してください。
「ハードウェア協調シミュレーションの使用」で説明されているハードウェア協調シミュレーションインターフェイ
スを使用すると、 Simulink の制御下でデザインをハードウェアで実行でき、 MATLAB と Simulink のデータ解析およ
び可視化の機能を最大限に活用できるようになります。
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第 4 章 : System Generator を使用したハードウェア設計
System Generator でのシステムレベルのモデリング
System Generator では、柔軟かつ高位のシステムモデリング環境でデバイスを特定したハードウェアデザインを構築
できます。 System Generator デザインでは、信号は単なるビットではなく、符号付きまたは符号なしの固定小数点値
にすることができ、デザインに変更を加えると、信号型も自動的に適切な型に変換されます。ブロックは単にハード
ウェアの代わりではなく、その周辺に何が配置されているのかに応じて、ブロック自体が自己調整します。
System Generator では、さまざまな要素からデザインを構築できます。データフローモデル、ハードウェア設計言語
(VHDL、 Verilog)、および MATLAB プログラム言語による関数を併用し、一緒にシミュレートしたり、ハードウェア
に合成できます。 System Generator のシミュレーション結果は、ビット精度およびサイクル精度であり、ハードウェ
アでの結果と厳密に一致します。 System Generator のシミュレーションは、従来の HDL シミュレータでのシミュレー
ションよりも非常に高速で、結果も解析しやすくなっています。
System Generator ブロックセット
System Generator ブロックのライブラリでの分類、ブロッ
クのパラメーター設定方法および使用方法を説明しま
す。
すばやくモデルを作成し解析を実
行するザイリンクスコマンド
Simulink ポップアップメニューに追加されたザイリン
クスコマンドを使用して、 System Generator モデルを簡
単に作成および解析します。
信号型
System Generator で使用されるデータ型と、ツールで自
動的にデータ型を割り当てる方法を説明します。
ビット精度およびサイクル精度の
モデリング
System Generator モデルの Simulink ベースのシミュレー
ションと、ハードウェアでの動作との関係を説明しま
す。
タイミングとクロック
クロックのハードウェアへのインプリメント方法、およ
び System Generator でのクロックインプリメンテーショ
ン制御方法を説明します。System Generator でマルチレー
ト Simulink モデルがどのようにクロック同期ハード
ウェアに変換されるかを説明します。
同期化のメカニズム
高位 System Generator デザインでデータパスエレメン
ト間のデータフローを同期化する方法と、制御パス
ファンクションをインプリメントする方法を説明しま
す。
ブロックマスクとパラメーターの
伝搬
Simulink でパラメーター指定システムおよびサブシス
テムを作成する方法を説明します。
System Generator ブロックセット
Simulink ブロックセットは、Simulink ブロックエディターで接続でき、ダイナミックなシステムのファンクションモ
デルを作成するためのブロックのライブラリです。システムモデリング用に、 System Generator ブロックセットをほ
かの Simulink ブロックセットと同様に使用できます。ブロックは、数値演算、ロジック、メモリ、 DSP ファンクショ
ンなどを表したものであり、高度な信号処理システムなどのシステムを構築するために使用できます。また、 System
Generator コード生成ソフトウェアだけでなく、 FDATool、 ModelSim などのソフトウェアツールへのインターフェイ
スを提供するブロックもあります。
System Generator ブロックは、ビット精度およびサイクル精度です。ビット精度ブロックは、ハードウェアで生成さ
れる対応値に一致した値を Simulink で生成し、サイクル精度ブロックは対応する時間に対応する値を生成します。
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第 4 章 : System Generator を使用したハードウェア設計
ザイリンクスブロックセット
ザイリンクスブロックセット (Xilinx Blockset) は、基本的な System Generator ブロックを含むライブラリを集めたも
のです。デバイス別のハードウェアにアクセスする低位ブロックと、信号処理や高度な通信アルゴリズムなどをイン
プリメントする高位ブロックがあります。 Gateway In/Gateway Out ブロックなど幅広く応用可能なブロックは、複数
のライブラリに含まれています。 Index ライブラリには、すべてのブロックが含まれています。次に、これらのライ
ブラリについて説明します。
注記 : デザインの名前はザイリンクスブロックと同じにならないように注意してください。たとえば、デザインの名
前を black box.mdl にすると、 System Generator でエラーメッセージが表示されることがあります。
ライブラリ
説明
AXI4
AXI™4 仕様に準拠するインターフェイスを使用したブロック
Basic Elements
デジタルロジックの標準基本ブロック
Communication
デジタル通信システムでよく使用される前方誤り訂正ブロックおよび
モジュレータブロック
Control Logic
制御回路およびステートマシン用のブロック
Data Types
データ型を変換するブロック (Gateway ブロックを含む)
DSP
DSP (デジタル信号処理) ブロック
Floating-Point
浮動小数点データ型をサポートするブロック
Index
ザイリンクスブロックセットのすべてのブロック
Math
数値演算ファンクションをインプリメントするブロック
Memory
メモリをインプリメントするブロックおよびメモリにアクセスするブ
ロック
Tools
コード生成 (System Generator トークン)、リソース予測、 HDL 協調シ
ミュレーションなどを実行するユーティリティブロック
ザイリンクスリファレンスブロックセット
ザイリンクスリファレンスブロックセット (Xilinx Reference Blockset) には、さまざまなファンクションをインプリメ
ントする複合 System Generator ブロックが含まれます。このブロックセットのブロックは、ファンクション別にライ
ブラリに分類されています。次に、これらのライブラリについて説明します。
ライブラリ
説明
Communication
デジタル通信システムでよく使用されるブロック
Control Logic
制御回路およびステートマシン用のブロック
DSP
DSP (デジタル信号処理) ブロック
Imaging
イメージ処理ブロック
Math
数値演算ファンクションをインプリメントするブロック
このブロックセットの各ブロックは複合ブロックで、たとえば、ブロックをコンフィギュレーションするパラメー
ターを使用して、マスクサブシステムとしてインプリメントされます。
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第 4 章 : System Generator を使用したハードウェア設計
リファレンスブロックセットライブラリに含まれるブロックはそのまま使用することもできますし、同じような特
性を持ったデザインを構築するときにまず手始めに使用して、手を加えていくことも可能です。各リファレンスブ
ロックには、インプリメンテーションの説明およびハードウェアリソース要件があります。
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第 4 章 : System Generator を使用したハードウェア設計
すばやくモデルを作成し解析を実行するザイリンクスコマンド
すばやく System Generator デザインを作成して解析するための Simulink ポップアップメニューにグラフィックコマ
ンドが追加されています。次のように、これらのコマンドには、 Simulink モデルのキャンバスで右クリックして、適
切なザイリンクスコマンドを選択するとアクセスできます。
これらの追加のザイリンクスコマンドの使用方法の詳細は、「System Generator の GUI ユーティリティ」を参照して
ください。
信号型
ハードウェアのビット精度シミュレーションを実行するには、 System Generator ブロックがブール値、浮動少数点値、
および任意の精度の固定小数点値で動作する必要がありますが、 Simulink の基本的なスカラー信号型は、倍精度浮動
小数点です。ザイリンクスブロックとザイリンクス以外のブロックの間の接続には、 Gateway ブロックを使用しま
す。 Gateway In ブロックは倍精度の信号をザイリンクス信号に変換し、 Gateway Out ブロックはザイリンクス信号を
倍精度の信号に変換します。 Simulink の連続時間信号は、 Gateway In ブロックでサンプリングします。
ほとんどのザイリンクスブロックは多型で、入力型に応じて適切な出力型を推測できます。ブロックのパラメーター
ダイアログボックスで完全精度が指定されている場合は、精度が失われないように出力型が選択されます。符号拡張
および 0 の追加は、必要に応じて自動的に行われます。ユーザー指定の精度も使用できます。この設定では、ブロッ
クの出力型と、量子化およびオーバーフローの処理方法を指定できます。量子化の処理方法としては、正または負の
無限大への不偏丸め (符号によって異なる ) または切り捨てがあります。オーバーフローの処理方法には、正または負
の最大値を使用するか、切り捨てるか、オーバーフローをエラーとしてレポートするかのオプションがあります。
注記 : System Generator のデータ型は、 Simulink で [Display] → [Signals & Ports] → [Port Data Types] をクリックすると
表示されます。データ型を表示すると、モデルの精度を簡単に判断できます。たとえば、ポートのデータ型が Fix_11_9
の場合は、信号は小数点以下のビットが 9 桁の 2 の補数符号付き 11 ビット値であり、 Ufix_5_3 の場合は小数点以下
のビットが 3 桁の符号なし 5 ビット値です。
Simulink モデルの System Generator 部分では、すべての信号をサンプリングする必要があります。サンプリング時間
は、 Simulink の伝搬ルールにより自動的に設定されるようにするか、ブロックのパラメーターダイアログボックス
で設定できます。フィードバックループがあると、 System Generator でサンプリング周期および信号型を推論できな
い場合もあり、その場合はエラーメッセージが表示されます。フィードバックループには Assert ブロックを挿入し
て、この問題を回避する必要があります。ループ内のすべてのポイントに Assert ブロックを追加する必要はありませ
ん。通常、ループの 1 箇所に追加するだけで十分です。
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第 4 章 : System Generator を使用したハードウェア設計
注記 : Simulink では、ブロックと信号を実行レート別に色分けして表示できます (Simulink メニューから [Display] →
[Sample Time] → [Colors] をクリック )。これは、マルチレートデザインを解析するのに便利です。
浮動小数点データ型
Floating-Point ライブラリの System Generator ブロックでは、浮動小数点データ型がサポートされます。
System Generator では、 Floating-Point Operator v6.0 IP を使用して、加算/減算、乗算、比較、データ型変換などの演算
がインプリメントされます。
浮動小数点データ型のサポートは、浮動小数点演算用の IEEE-754 規格に準拠します。サポートされる System Generator
では、デザイン入力、データ型表示、データレート、データ型伝搬 (RTP) に対して単精度、倍精度、カスタム精度の
浮動小数点データ型がサポートされます。
浮動小数点型の IEEE‐754 規格
次に示すように、浮動小数点型は 1 つの符号ビット (S)、 X 指数部ビット、 Y 仮数部ビットを使用して記述できます。
符号ビットは、常に最上位ビット (MSB) です。
S
X ??????
E0 ? Ex-1
Y ??????
F0 ? FY-1
IEEE-754 規格に従い、浮動小数点値は正規化された形で記述および格納されます。この形式では、指数値 E がバイ
アス/正規化された値です。正規化された指数 E は実際の指数部の値とバイアスの合計と同じになります。また、こ
の形式では、仮数部の値を格納するには Y-1 ビットが使用されます。 F0 仮数部ビットは、常に隠しビットで、値は 1
であるとみなされます。
S はその数値の符号値を表します。 S が 0 の場合、値は正の浮動小数点になり、それ以外は負の符号小数点になりま
す。その後の X ビットは、正規化された指数部の値 E を格納するのに使用され、最後の Y-1 ビットは正規化された形
式で仮数部の値を格納するのに使用されます。
指数部のビット幅 (桁数) が決まっている場合は、指数部バイアスは次の演算式を使用して計算されます。
Exponent_bias = 2(X - 1) - 1 (X は指数部のビット幅)
IEEE 規格では、単精度浮動小数点データは 32 ビットを使用して記述されます。正規化された指数部および仮数部は、
それぞれ 8 ビットと 24 ビットになります。単精度の指数部バイアスは 127 です。同様に、倍精度浮動小数点データ
は合計 64 ビットを使用して記述され、指数部のビット幅は 11、仮数部のビット幅は 53 になります。倍精度の指数部
バイアスは 1023 です。
正規化された浮動小数点の値は次のように記述されます。
正規化された浮動小数点 = (-1)S x F0.F1F2 ….FY-2FY-1 x (2)E
実際の指数部の値 (E_actual) = E - Exponent_bias.隠しビット F0 の値と E_actual 値を 1 とした場合、浮動小数点の数値
は次のように計算できます。
FP_Value = (-1)S x 1.F1F2 ….FY-2FY-1 x (2)(E_actual)
System Generator での浮動小数点データ表記
System Generator の Gateway In ブロックでは、以前はブール方および固定小数点データ型のみがサポートされていま
したが、次に示すように、 Gateway In ブロックの GUI と基本となるマスクパラメーターでも浮動小数点データ型が
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第 4 章 : System Generator を使用したハードウェア設計
サポートされるようになりました。浮動小数点データ型を指定した後、 [Single]、 [Double]、または [Custom] のいずれ
かの精度を選択できます。
たとえば、指数部の幅 9、仮数部の幅 31 が指定される場合、浮動小数点のデータ値は合計で 40 ビットで、 MSB が符
号表記に、その後の 9 ビットがバイアス指数部に、残りの 30 ビットが仮数部を格納するために使用されます。
IEEE-754 規格に準拠するので、 [Single] 精度を選択すると、ビット幅は合計 32 ビット (指数部 8 ビット、仮数 24 ビッ
ト ) に仮定されます。 [Double] 精度を選択すると、ビット幅は合計 64 ビット (指数部 11 ビット、仮数部 53 ビット ) に
仮定されます。 [Custom] 精度を選択すると、 [Exponent width] および [Fraction width] フィールドが指定できるように
なり、ユーザーが値を指定できます (デフォルトは 8 ビットと 24 ビット )。 [Custom] 精度のデータのビット幅合計は、
指数部ビットと仮数部ビットの総数になります。 [Single] および [Double] 精度データ型の仮数部のビット幅と同様、
[Custom] 精度データ型の仮数部のビット幅にも隠しビット F0 を含める必要があります。
出力信号のデータ型の表示
次に示すように、レートおよびデータ型が問題なく伝搬されると、各 System Generator ブロックの出力に浮動小数点
型が表示されます。次の図のように信号のデータ型を表示するには、 [Display] → [Signals & Ports] → [Port Data Types]
をクリックします。
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第 4 章 : System Generator を使用したハードウェア設計
浮動小数点データ型のフォーマットは、「XFloat_<exponent_bit_width>_<fraction_bit_width>」のように表示されます。
単精度 (Single) データ型は XFloat_8_24、倍精度 (Double) データ型は XFloat_11_53 という文字列を使用して表示され
ます。
カスタム精度 (Custom) データ型で指数部のビット幅を 9、仮数部のビット幅を 31 に指定した場合は、 XFloat_9_31 の
ように表示されます。浮動小数点データ値を格納するためには、 40 ビットが使用されます。浮動小数点データは基本
形式で格納されるので、仮数部の値は 30 ビットに格納されます。
System Generator では、固定小数点型は XFix_<total_data_width>_<binary_point_width> という形式で表
示されます。たとえば、データ幅 40 および 2 進小数点の幅 31 の固定小数点データ型は、XFix_40_31 と表示されます。
固定小数点データ型で仮数部の値を格納するのに使用された実際のビット数は、浮動小数点データ型で使用されるも
のとは異なります。上記の例では、固定小数点データ型の仮数部ビットを格納するために 31 ビットすべてが使用さ
れます。
System Generator では、指数部のビット幅と仮数部のビット幅を使用して、Floating-Point Operator コアのインスタンス
をコンフィギュレーションおよび生成します。
レートおよびデータ型の伝搬
浮動小数点データをサポートする System Generator でのデータレートおよびデータ型の伝搬中は、次のデザインルー
ルが検証されます。次の違反のいずれかが検出されると、該当するエラーメッセージが表示されます。
1.
浮動小数点データを運ぶ信号が浮動小数点データ型をサポートしない System Generator ブロックのポートに接続
されている場合。
2.
System Generator ブロックのデータ入力 (ある場合は A および B の両方のデータ入力) とデータ出力が、浮動小数
点データ型とは同じではない場合。ブロックの 2 つの入力間と、ブロックの入力と出力間で、 DRC チェックが
実行されます。
[Custom] 精度の浮動小数点データ型を指定した場合、 2 つのポートの指数部のビット幅および仮数部のビット幅
が比較され、同じデータ型であるかどうかが決定されます。
注記 : Convert および Relational ブロックは、このチェックの対象外です。 Convert ブロックでは、 2 つの異なる浮
動小数点データ型間の float-to-float データ型変換がサポートされます。 Relational ブロック出力は、常に比較演算
に対して true か false の結果を出力するので、常にブール型です。
3.
データ入力が固定小数点型で、データ出力が浮動小数点の場合、またはその逆の場合。
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第 4 章 : System Generator を使用したハードウェア設計
注記 : Convert および Relational ブロックは、このチェックの対象外です。 Convert ブロックでは、 fixed-to-float と
float-to-fixed がサポートされます。 Relational ブロック出力は、常に比較演算に対して true か false の結果を出力
するので、常にブール型です。
4.
浮動小数点データ型をサポートするブロックの出力タイプにユーザー定義 (User Defined) の精度が選択された場
合。たとえば、 AddSub、 Mult、 CMult、および MUX のようなブロックの場合に、データ入力が浮動小数点デー
タ型であれば、サポートされる出力精度は Full だけです。
5.
浮動小数点データ型の演算を指定して、 Carry In ポートまたは Carry Out ポートが AddSub ブロックに使用される
場合。
6.
Floating-Point Operator IP コアで、その IP 用に定義した DRC ルールに対するエラーメッセージが表示された場合。
AXI 信号グループ
AXI4 ライブラリに含まれる System Generator ブロックには、AXI™ 4 仕様に準拠するインターフェイスが含まれます。
AXI インターフェイスを含むブロックが描画され、特定の AXI インターフェイスに関するポートがまとめられ、同
じ色で表示されます。これで、同じインターフェイスに属するデータおよび制御信号が見分けやすくなります。同様
の AXI ポートを一緒にまとめても、Simulink Bus Creator および Simulink Bus Selector ブロックを使用して、信号グルー
プを接続できます。 AXI に関する詳細は、「AXI インターフェイス」を参照してください。 AMBA AXI4 仕様の詳細
は、ザイリンクスウェブサイトの [AMBA AXI4 インターフェイスプロトコル」ページにあるザイリンクス AMBA
AXI4 の資料を参照してください。
ビット精度およびサイクル精度のモデリング
System Generator でのシミュレーションは、ビット精度またはサイクル精度で実行されます。ビット精度のシミュレー
ションとは、 System Generator ブロックと System Generator 以外のブロックの境界で、シミュレーションで生成された
値がハードウェアで生成された対応値とビット単位で同一であるということです。サイクル精度のシミュレーション
とは、 System Generator ブロックと System Generator 以外のブロックの境界で、対応する値が対応する時間に生成され
るということです。デザインの境界は、 System Generator の Gateway ブロックが配置されている箇所です。デザイン
がハードウェアに変換されると、 Gateway In ブロックは最上位入力ポート、 Gateway Out ブロックは最上位出力ポー
トになります。
タイミングとクロック
離散時間型システム
System Generator のデザインは離散時間型システムなので、信号とその信号を生成するブロックにはサンプリング
レートがあります。ブロックのサンプリングレートは、ブロックのステートがアップデートされる頻度を決定しま
す。 System Generator では、ほとんどのサンプリングレートが自動的に設定されますが、サンプリングレートを明示
的または黙示的に設定する必要のあるブロックもあります。
注記 : Simulink の離散時間システムとサンプリング時間の詳細は、 MathWorks 社の資料『Using Simulink』を参照して
ください。
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第 4 章 : System Generator を使用したハードウェア設計
簡単な System Generator モデルで、離散時間システムの動作を示します。次の図に示すモデルがあるとします。Simulink
ソース (Sine Wave) により Gateway In ブロックが駆動され、 Gateway Out ブロックで Simulink シンク (Scope) が駆動さ
れています。
Gateway In ブロックは、サンプリング周期 1 秒でコンフィギュレーションされています。 Gateway Out ブロックは、ザ
イリンクス固定小数点信号を Simulink の Scope で解析できるように倍精度に変換しますが、サンプリングレートは
変更しません。 Scope の出力は、サンプリングレートが変更されていない、サンプリングされたサイン波となります。
マルチレートモデル
System Generator では、信号が複数のサンプリングレートで動作するマルチレートデザインがサポートされています。
マルチレートモデルは、System Generator で自動的にハードウェアにコンパイルされます。マルチレートデザインは、
Simulink に適した直接的な方法でインプリメントされます。
レート変換ブロック
System Generator には、サンプリングレートを変換するブロックが含まれています。最も基本的なレート変換ブロッ
クは、 Up Sample と Down Sample ブロックです。これらのブロックは、次の図に示すようにパラメーターダイアログ
ボックスで指定した固定の値を乗算することにより、レートを変換します。
Parallel To Serial や Serial To Parallel などのその他のブロックは、ブロックのパラメーター指定で決められた方法でレー
トを変換します。
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第 4 章 : System Generator を使用したハードウェア設計
次のような単純なマルチレートシステムがあるとします。このモデルでは、 SP1 と SP2 の 2 つのサンプリング周期が
使用されます。サンプリング周期 SP1 は、Gateway In のパラメーターダイアログボックスで指定します。Down Sample
ブロックによりモデルのレートが変更され、 SP1 の 1/2 である新しいレート SP2 が作成されます。
ハードウェアオーバーサンプリング
一部の System Generator ブロックはオーバーサンプリングされます。たとえば、ブロックのデータレートより高速の
レートで内部処理が行われたりします。ハードウェアでは、これはデータサンプルを処理するのに複数のクロック
サイクルが必要であることを意味します。 Simulink では、こうしたブロックのサンプリングレートに計測可能な変化
はありません。
Simulink ではオーバーサンプリングされるブロックでサンプリングレートが変化することはありませんが、 System
Generator では、ハードウェアインプリメンテーション用のクロックロジックを生成する際に、サンプリングレート
と共に内部ブロックレートも考慮されます。ですから、 System Generator トークンのパラメーターダイアログボック
スで Simulink のシステム周期を指定する際に、オーバーサンプリングされるブロックの内部処理レートを考慮する必
要があります。
非同期クロック
System Generator は、 1 つのクロックに同期するハードウェアの設計に適していますが、場合によっては、複数のク
ロックを使用するシステムの設計にも使用できます。この場合、デザインをクロックドメインに分割し、ドメイン間
での情報転送をデュアルポートメモリおよび FIFO で制御します。このセクションでは、 System Generator のクロッ
ク同期について説明します。この内容は、 1 つのクロックのデザインおよび複数クロックのデザインの両方に関係し
ます。
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第 4 章 : System Generator を使用したハードウェア設計
同期クロック
次の図に示すように、 System Generator トークンを使用してデザインをハードウェアにコンパイルする場合、 [Clock
Enables] (デフォルト ) オプションがあります。
クロックイネーブル
System Generator で [Clock Enables] オプションをオンにしてモデルをハードウェアにコンパイルすると、ハードウェ
アの対応する部分が適切なレートで動作するようにデザインのサンプリングレート情報が保持されます。 System
Generator は、クロックとクロックイネーブル (1 つのレートに 1 つのイネーブル) を組み合わせて、関連するレート
をハードウェアに生成します。各クロックイネーブルの周期は、システムクロックの周期の整数倍です。
Simulink 内では、 System Generator デザインの信号としてクロックおよびクロックイネーブルは必要ありません。
System Generator でデザインをハードウェアにコンパイルする際、デザインのサンプルレートから必要なクロックイ
ネーブルが推論されます。具体的には、 System Generator トークンの 2 つのユーザー指定値である Simulink システム
周期と FPGA クロック周期が使用されます。これらの値は、 Simulink シミュレーションの時間、および実際のハード
ウェアインプリメンテーションでの時間のスケーリング係数を定義します。 Simulink システム周期は、モデルに含ま
れるサンプリング周期の最大公約数 (gcd) にする必要があり、 FPGA のクロック周期 (ns) はシステムクロックの周期
です。 Simulink システム周期を p、 FPGA システムクロック周期を c とすると、 Simulink で kp かかる処理は、ハード
ウェアではシステムクロックの k サイクル分 (kc ナノ秒) になります。
たとえば、 3 つの Simulink サンプリング周期 2、 3、 4 を含むモデルがあるとします。これらのサンプリング周期の gcd
は 1 で、そのモデルの [Simulink System Period] フィールドで指定する必要があります。 FPGA クロック周期は 10ns に
設定されているとします。これらの情報から、ハードウェアでの対応するクロックイネーブルの周期を決定できます。
Simulink のサンプリング周期 2、 3、 4 に対応するハードウェアでのクロックイネーブルを CE2、 CE3、 CE4 とします。
各クロックイネーブルの周期とシステムクロック周期の関係は、対応する Simulink サンプリング周期を Simulink シ
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第 4 章 : System Generator を使用したハードウェア設計
ステム周期で割ることにより求められます。この結果、 CE2、 CE3、 CE4 の周期はそれぞれ 2、 3、 4 システムクロッ
ク周期になります。次の図に、これらのクロックイネーブル信号のタイミングを示します。
同期化のメカニズム
System Generator では、同期化のメカニズムは自動的には作成されません。設計者が明示的に作成する必要がありま
す。
有効なポート
System Generator には、同期化に使用できるブロック (特に FIFO) が複数含まれています。複数のブロックでオプショ
ンの AXI 信号インターフェイスが提供されており、サンプルが有効なとき (TValid)、およびインターフェイスがデー
タ準備完了になったとき (TReady) を示します。 IP のコンフィギュレーションによっては、 tvalid/tready ポートが確認
できない場合場合があります。次の図に示すように、ブロックの各インターフェイスのポート群は色分けされていま
す。インターフェイスのあるブロックはチェーン接続可能で、これで簡単にフロー制御することができます。 AXI イ
ンターフェイスのあるブロックには、 FFT、 FIR、 DDS などがあります。
不定データ
多くのハードウェアシミュレーション環境では、不定値があるのが一般的です。これらは、「ドントケア」または
「X」と示されます。 System Generator シミュレーションでの値は、不定値である可能性があります。たとえば、デュ
アルポートメモリブロックでは、メモリの両方のポートで同じアドレスに同時にアクセスしようとすると、値が不
定になります。ハードウェアでの実際の動作は、どちらのポートのクロックエッジが先に到着するかなどを決定する
インプリメンテーションの詳細によって異なります。値が不定になると、システム設計では柔軟性が増します。先ほ
どの例で、メモリで値が不定になっても、その後の処理がその値に依存していなければ、問題ありません。
HDL 協調シミュレーションによりシミュレーションに含まれる HDL モジュールは、一般的にデータサンプルが不定
になる原因となります。 System Generator で HDL 協調シミュレーションモジュールの入力に入力される不定値は、標
準ロジックベクター XXX . . . XX で表されます。
Gateway Out を駆動する不定値は、 NaN (Not a Nnumber) という値になります。 Simulink の Scope では、 NaN 値は表さ
れません。 Gateway In を駆動する NaN も不定値になります。 System Generator には、不定値を検出する Indeterminate
Probe ブロックが含まれています。このブロックは、ハードウェアには変換されません。
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第 4 章 : System Generator を使用したハードウェア設計
System Generator では、演算信号が不定値になってもかまいませんが、ブール信号を不定値にすることはできません。
シミュレーションでブール信号が不定値になる状況が発生した場合は、シミュレーションは中断され、エラーメッ
セージが表示されます。ザイリンクスブロックには、ブール信号のみを入力として使用可能な制御ポートが含まれて
いるものが多数あります。これらのブロックでは、制御ポートのブール信号を不定値にすることはできません。
UFix_1_0 は、ブール信号と同等のデータ型ですが、不定値に関する上記の制限はありません。
ブロックマスクとパラメーターの伝搬
通常の Simulink ブロックに適用されるスコーピングルールとパラメーター伝搬ルールは、 System Generator ブロック
にも適用されます。つまり、ザイリンクスブロックセット内のブロックは、 MATLAB の変数および論理式を使用し
てパラメーター指定できます。この機能により、MATLAB 言語の表現能力および計算能力を活用した高度なパラメー
ター指定デザインを作成できます。
ブロックマスク
Simulink では、マスクと呼ばれるメカニズムでブロックのパラメーターを指定します。実際には、ブロックにマスク
変数を割り当て、この変数の値をダイアログボックスで指定するか、マスク初期化コマンドで算出します。この変数
は、マスクワークスペースに保存されます。マスクワークスペースは、マスクが適用されるブロックでのみ使用さ
れ、外部ブロックからアクセスすることはできません。
注記 : マスクでグローバル変数および基本ワークスペースの変数にアクセスすることは可能です。基本ワークスペー
スの変数にアクセスするには、 MATLAB の evalin 関数を使用します。 MATLAB と Simulink のスコーピングルールの
詳細は、 MathWorks 社の資料『Using MATLAB』および『Using Simulink』を参照してください。
パラメーターの伝搬
マスクサブシステム内のブロックに変数を渡す必要があることがよくあります。変数を渡すことにより、サブシステ
ムを囲むパラメーターによりブロックのコンフィギュレーションを決めることができます。この手法は、ザイリンク
スブロックセット内のブロックのパラメーターにも適用されます。たとえば、 Mult ブロックと Accumulator ブロック
で構成されるサブシステムを構築する場合、結果を切り捨てるか丸めるかを指定するパラメーターをサブシステム内
に作成できます。次の図では、このパラメーターに trunc_round という名前が付けられています。
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第 4 章 : System Generator を使用したハードウェア設計
Mult ブロックと Accumulator ブロックのパラメーターダイアログボックスには、[Truncate] (切り捨て) または [Round]
(丸め) を選択するラジオボタンがあります。
ラジオボタンではなくパラメーターを使用して選択する場合は、ラジオボタンを右クリックして [Define With
Expression] をクリックすると、 MATLAB の論理式をパラメーターの設定に使用できます。次の例では、サブシステ
ムマスクからの trunc_round パラメーターを Mult ブロックと Accumulator ブロックの両方で使用し、サブシステムの
マスク変数からの同じ設定が適用されるようにしています。
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第 4 章 : System Generator を使用したハードウェア設計
自動コード生成
System Generator は、デザインを自動的に低位表現にコンパイルします。モデルのコンパイル方法は、System Generator
トークンの設定によって異なります。ハードウェアの HDL 記述に加え、補助ファイルも生成されます。プロジェク
トファイルや制約ファイルなどのファイルはダウンストリームツールで使用され、 VHDL テストベンチなどのファ
イルはデザインの検証に使用されます。
System Generator トークンを使用し
たコンパイルとシミュレーション
System Generator トークンを使用してデザインを低位
HDL にコンパイルする方法を説明します。
コンパイル結果
System Generator トークンで [HDL Netlist] を選択して
[Generate] ボタンをクリックしたときに生成される低位
ファイルについて説明します。
Vivado プロジェクト
System Generator トークンで [HDL Netlist] または [IP
Catalog] を選択して [Generate] ボタンをクリックしたと
きに生成されるサンプルプロジェクトについて説明し
ます。
HDL テストベンチ
System Generator で生成される VHDL テストベンチにつ
いて説明します。
System Generator トークンを使用したコンパイルとシミュレー
ション
System Generator は、デザインを自動的に低位表現にコンパイルします。デザインをコンパイルまたはシミュレーショ
ンするには、 System Generator トークンを使用します。このセクションでは、このトークンの使用法を説明します。
System Generator デザインをシミュレーションまたはハードウェアに変換するには、デザインに System Generator トー
クンを含める必要があります。新しいデザインを作成する際には、 System Generator トークンをすぐに追加するよう
にすることをお勧めします。 System Generator トークンは、 Xilinx Blockset の Basic Element および Tools ライブラリに
含まれています。 System Generator トークンは、その他のザイリンクスブロックと同様、 Index ライブラリにも含まれ
ています。
デザインには、 System Generator トークンを 1 つ以上含める必要があり、複数の System Generator トークンを異なるレ
ベルに含めることが可能です (レベルごとに 1 つ)。上位にほかの System Generator トークンがあるものはスレーブ、
上位にほかの System Generator ブロックがないものはマスターとなります。1 つの System Generator トークンの適用範
囲は、ブロックが挿入されているレベルと、そのレベルの下にあるすべてのサブシステムです。[Simulink system period]
などの一部のパラメーターは、マスターでしか指定できません。
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第 4 章 : System Generator を使用したハードウェア設計
System Generator トークンを追加したら、コードの生成および合成の処理方法を指定できます。次の図に、 System
Generator トークンのパラメーターダイアログボックスを示します。
コンパイルタイプと [Generate] ボタン
[Generate] ボタンをクリックすると、 System Generator でデザインの一部がコンパイルされ、等価の低位のものに生成
されます。コンパイルされる部分は、ブロックを含むサブシステムがルートとなっている部分です。デザイン全体を
コンパイルするには、System Generator トークンをデザインの最上位に配置します。コンパイルタイプ ([Compilation])
は、生成する結果のタイプを指定します。次のオプションがあります。
•
[HDL Netlist] : HDL ネットリスト
•
[Various varieties of hardware co-simulation] : さまざまなタイプのハードウェア協調シミュレーション
•
[IP Catalog] : デザインを Vivado IP カタログに追加して別のデザインで使用できる IP コアとしてパッケージしま
す。
•
[Synthesized Checkpoint] : Vivado IDE プロジェクトで使用できる合成済みチェックポイントファイル
(synth_1.dcp) を作成します。
GUI
説明
Part
使用する FPGA デバイスを指定します。
Target directory
コンパイル結果を保存するディレクトリを指定します。 System Generator お
よび FPGA インプリメンテーションツールでは多数のファイルが生成され
るので、個別のディレクトリ (Simulink モデルファイルが含まれるディレク
トリとは別のディレクトリ ) を作成することをお勧めします。ディレクトリ
は、絶対パス (c:\netlist など) またはモデルを含むディレクトリを基準とした
相対パス (netlist など) で指定できます。
Hardware description
language
デザインの HDL ネットリストで使用する言語を指定します。 [VHDL] また
は [Verilog] を選択できます。
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第 4 章 : System Generator を使用したハードウェア設計
GUI
説明
Create testbench
HDL テストベンチを作成するよう指定します。 HDL シミュレータでテスト
ベンチをシミュレーションし、コンパイルされたデザインのシミュレーショ
ン結果を Simulink シミュレーション結果と比較します。 System Generator で
は、デザインを Simulink でシミュレーションし、 Gateway ブロックで検出さ
れる値を保存することにより、テストベクターを作成します。テストベン
チの最上位 HDL ファイルの名前は、<name>_tb.vhd/.v となります (name はテ
ストするデザインの部分から導出された名前、拡張子はハードウェア記述言
語により異なる )。
Create interface document
オンにして [Generate] ボタンをクリックすると、System Generator でネットリ
スト記述されるデザインを示す HTM ファイルが作成されます。このファイ
ルは、ネットリストフォルダーの documentation フォルダーに含まれます。
FPGA clock period
システムクロックの周期を ns で指定します。値は整数である必要はありま
せん。ここで指定した周期は、制約ファイルでグローバル PERIOD 制約とし
て設定され、ザイリンクスインプリメンテーションツールに渡されます。
複数サイクルパスは、この値の整数倍に制約されます。
Clock pin location
ハードウェアクロックのピンロケーションを指定します。この情報は、制
約ファイルを介してザイリンクスインプリメンテーションツールに渡され
ます。
DCM input clock
period(ns)
DCM 入力クロック周期が [FPGA clock period(ns)] オプション (システムク
ロック ) と異なる場合に指定します。これで FPGA クロック周期 (システム
クロック ) がこのハードウェア定義の入力から派生するようになります。
Simulink システム周期
System Generator ブロックのパラメーターダイアログボックスで、Simulink システム周期 ([Simulink system period]) を
指定する必要があります。この値は、デザインのシミュレーションを実行する基準レートを秒で指定します。Simulink
システム周期は、デザインで使用されるすべてのサンプリング周期の公約数にする必要があります。たとえば、サン
プリング周期 2、 6、 8 を使用するブロックを含むデザインでは、使用可能な最大の Simulink システム周期は 2 です
が、 1 および 0.5 も使用可能です。サンプリング周期は、明示的に指定するか、自動的に算出されるか、内部レート
が変わるブロック内で黙示的に決まります。システム周期のハードウェアクロックへの影響については、タイミング
とクロックを参照してください。
デザインをシミュレーションまたはコンパイルする前に、 System Generator でシステム周期がデザインのすべてのサ
ンプリング周期の公約数になっているかが検証されます。問題が検出された場合は、適切な値を推奨するダイアログ
ボックスが表示されます。 [Update] ボタンをクリックすると、推奨された値が使用されます。システム周期競合のサ
マリを表示するには、[View Conflict Summary] ボタンをクリックします。 [Update] をクリックした場合は、シミュレー
ションまたはコンパイルを再実行する必要があります。
周期を調整できないために、一貫性がない System Generator モデルになってしまう可能性もあります。たとえば、シ
ステムレートで動作する必要のあるブロックでUp Sample ブロックを駆動すると、一貫性のないモデルになります。
システム周期をアップデートしても競合が起きる場合は、モデルに一貫性がないということであり、修正が必要です。
周期は階層で制御されます。詳細は、「階層制御」を参照してください。
ブロックアイコンの表示
モデルに表示するブロックのアイコンの表示を制御します。モデルをコンパイルした後 (生成またはシミュレーショ
ンを実行、あるいは Ctrl + D を押す)、ブロックの情報がこのオプションでの選択に応じて表示されます。
•
[Default] : ポートの方向に関する基本的な情報が表示されます。
•
[Sample rates] : 各ポートのサンプリングレートが表示されます。
•
[Pipeline stages] : パイプライン段数が表示されます。
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第 4 章 : System Generator を使用したハードウェア設計
•
[HDL port names] : ポート名が表示されます。
•
[Input data types] : 各ポートの入力データ型が表示されます。
•
[Output data types] : 各ポートの出力データ型が表示されます。
階層制御
System Generator トークンの [Simulink system period] オプション (Simulink システム周期を参照) は、階層で制御され
ます。設定は、 System Generator トークンが適用される範囲にのみ適用され、下位にある System Generator トークンで
変更されます。たとえば、デザインの最上位にある System Generator トークンで [Simulink system period] が設定され
ており、サブシステムに配置されている System Generator トークンでは別の値が設定されているとします。この場合、
サブシステムでは 2 番目のシステム周期が使用されますが、デザインのその他の部分では最上位の System Generator
トークンで設定されたシステム周期が使用されます。
コンパイル結果
このセクションでは、 System Generator トークンで [HDL Netlist] を選択して [Generate] ボタンをクリックしたときに
生成される低位ファイルについて説明します。このファイルには、デザインをインプリメンテトする HDL が含まれ
ます。また、 System Generator では、 1 つの Vivado IDE プロジェクトで HDL ファイルとその他のハードウェアファイ
ルが分けられています。すべてのファイルは、 System Generator トークンで指定したディレクトリに生成されます。テ
ストベンチを作成するよう指定していない場合 ([Create testbench] をオフ)、生成されるファイルは次のとおりです。
ファイル名/ タイプ
説明
<design_name>.vhd/.v
このファイルには、クロック / クロックイネーブル制御と
一緒に階層構造ネットリストが含まれます。
<design_name_entity_declarations>.vhd/.
v
このファイルには、デザインの System Generator ブロック
のモジュール定義のエンティティが含まれます。
<design_name>.xpr
Vivado IDE デザインの属性をすべて記述した Vivado IDE
プロジェクトファイル。
テストベンチを作成するよう指定している場合は ([Create testbench] をオン)、上記のファイルに加え、シミュレーショ
ン結果を比較するためのファイルが生成されます。 Simulink シミュレーション結果と ModelSim のシミュレーション
結果が比較されます。生成される追加ファイルは、次のとおりです。
ファイル名/ タイプ
説明
DAT ファイル
Simulink でのシミュレーション結果が含まれます。
<design_name>_tb.vhd/.v
デザインをラップするテストベンチ。シミュレーションを実行す
ると、このテストベンチによりデジタルシミュレータのシミュ
レーション結果と Simulink のシミュレーション結果が比較され
ます。
Sysmte Generator 制約ファイルの使用
デザインをコンパイルすると、ダウンストリームツールでのデザインの処理方法を指示する制約が生成されます。こ
の制約ファイルにより、より質の高いインプリメンテーションが短時間で生成されます。制約は、次の情報を供給し
ます。
•
システムクロックの周期
•
システムクロックに対するデザインのさまざまな部分のスピード要件
•
ポートを配置する必要のあるピンロケーション
•
ポートの動作スピード
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第 4 章 : System Generator を使用したハードウェア設計
システムクロック周期 (デザインで最速のハードウェアクロックの周期) は、System Generator トークンで指定できま
す。 System Generator で指定した周期は、制約ファイルに記述されます。ダウンストリームツールでデザインがイン
プリメントされる際、この周期が目標として使用されます。
複数サイクルパス制約
多くのデザインは、異なるクロックレートで動作する複数の部分から構成されています。最速の部分ではシステム
クロックが使用され、その他の部分のクロック周期は、システムクロック周期の整数倍になります。ダウンストリー
ムツールに、デザインの各部分で達成する必要のあるスピードを伝達する必要があります。この情報により、ツール
の効率および効果が大幅に向上し、短いコンパイル時間でより改善されたハードウェアを実現できます。デザインの
分割、それぞれの部分のスピードは、制約ファイルでマルチサイクルパス制約を使用して指定されます。
IOB タイミング制約と配置制約
System Generator の Gateway In と Gateway Out ブロックは、ハードウェアに変換されると入力ポートと出力ポートに
なります。これらのポートの位置とスピードは、 Gateway In および Gateway Out ブロックのパラメーターダイアログ
ボックスで入力します。ポートのロケーションとスピードは、制約ファイルで IOB タイミングごとに指定されます。
このセクションでは、System Generator で生成される HDL でハードウェアクロックがどのように処理されるかを説明
します。 <design> という名前のデザインがあり、この名前は HDL 識別子として有効であるとします。 System
Generator でデザインをコンパイルすると、複数の HDL エンティティまたはモジュールが記述され、最上位のものに
<design> という名前が付けられ、 <design>.vhd/.v というファイルに保存されます。
[Clock Enables] マルチレートインプリメンテーション
クロックとクロックイネーブルは対にして、 HDL 全体に配置されます。典型的なクロック名は clk_1、 clk_2、 clk_3
で、その対になるクロックイネーブルの名前はそれぞれ ce_1、 ce_2、および ce_3 です。名前からクロック / クロック
イネーブルのペアの動作レートがわかります。 clk_1 および ce_1 で駆動されるロジックはシステムレート (最速) で
動作し、 clk_2 および ce_2 で駆動されるロジックはシステムレートの 1/2 で動作します。クロックおよびクロックイ
ネーブルは、 <design> エンティティまたはモジュール内では駆動されず、最上位入力ポートとなります。
System Generator で生成された HDL に含まれるクロックとクロックイネーブルの名前から、クロック供給はまったく
一般的であるように見えますが、そうではありません。これを説明するため、たとえば、デザインに clk_1 と clk_2
というクロックが含まれており、対応するクロックイネーブルが ce_1 および ce_2 であるとします。この場合、ハー
ドウェアで ce_1 および ce_2 信号を High にし、clk_2 を clk_1 の 1/2 のレートであるクロック信号で駆動すればよさそ
うにみえますが、ほとんどの System Generator デザインではこれではうまくいきません。その代わり、 clk_1 と clk_2
を同じクロックで駆動し、 ce_1 を High に接続して、 ce_2 を clk_1 と clk_2 の 1/2 のレートにします。
Vivado プロジェクト
[HDL Netlist] および [IP Calalog] をコンパイルターゲットに選択すると、サンプルの Vivado プロジェクトも生成され
ます。これはコード生成の結果を統合させたものです。
[HDL Netlist] を選択した場合は、 System Generator でデザインされたモジュールが、 Vivado プロジェクトで最上位に
設定され、 IP のインスタンスも含まれます。また、 [Create testbench] を System Generator トークンで選択した場合は、
テストベンチおよびスティミュラスファイル (*.dat) もプロジェクトに追加されます。
[IP Catalog] を選択した場合は、サンプルプロジェクトが次の機能を含めた状態で作成されます。
•
System Generator から生成された IP が既にプロジェクトに関連付けられた IP カタログに追加されており、RTL フ
ローおよび IP インテグレーターベースフローで使用できるようになっています。
•
デザインには、 RTL フローでの IP のインスタンシエート方法を示す <design>_stub の下に、 <ip>_0 という名前の
RTL でインスタンシエートされた IP が含まれます。
•
デザインには、同じ IP を RTL フローにインスタンシエートする <design>_tb というテストベンチが含まれます。
注記 : AXI4-Lite インターフェイス生成が Gateway In または Gateway Out ブロックで選択されている場合は、テス
トベンチは作成されません。
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第 4 章 : System Generator を使用したハードウェア設計
•
このサンプルプロジェクトで選択されているパーツが Zynq-7000 AP SoC の場合は、 Zynq-7000 サブシステムの
あるサンプル IP インテグレーター図もプロジェクトに含まれます。その他すべてのパーツには、MicroBlaze ベー
スのサブシステムが作成されます。
HDL テストベンチ
通常、System Generator デザインはビット精度およびサイクル精度であり、Simulink でのシミュレーション結果はハー
ドウェアでの動作と完全に一致します。しかし、場合によっては、 Simulink シミュレーションの結果と HDL シミュ
レータでのシミュレーション結果を比較しておいたほうがよいことがあります。デザインにブラックボックスが含ま
れている場合は、特にそうです。 System Generator トークンのパラメーターダイアログボックスで [Create testbench]
をオンにすると、これが可能です。
デザインの名前が design で、最上位に System Generator トークンが配置されているとします。このトークンのパラ
メーターダイアログボックスでは、 [Compilation] が [HDL Netlist] に設定されており、 [Create testbench] がオンになっ
ています。 [Generate] をクリックすると、通常デザインに対して生成されるファイルに加え、次のファイルが生成さ
れます。
1.
テストベンチ HDL エンティティを含む <design>_tb.vhd/.v
2.
HDL テストベンチシミュレーションで使用するベストベクターを含む DAT ファイル
3.
Vivado Integrated Design Environment (IDE) を使用すると RTL シミュレーションが実行できます。詳細は、『Vivado
Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) を参照してください。
DAT ファイルには、 Gateway ブロックを通過する値が保存されます。 HDL シミュレーションでは、 DAT ファイルか
らの入力値がスティミュラス、出力値が予測結果となります。テストベンチは、デザインの HDL にスティミュラス
を供給し、 HDL の結果と予測結果を比較するためのラッパーです。
MATLAB の FPGA へのコンパイル
System Generator では、 MCode ブロックにより MATLAB が直接的にサポートされています。 MCode ブロックは、入
力値を M 関数に適用し、ザイリンクスの固定小数点データ型を評価します。評価は、サンプリング周期ごとに行わ
れます。 MCode ブロックでは、持続型変数を使用することにより、内部ステートを保持できます。入力ポートは指定
の M 関数の入力引数、出力ポートは M 関数の出力引数により決定されます。 MCode ブロックは、有限ステートマシ
ン、制御ロジック、演算処理の多いシステムを構築するのに便利です。
MCode ブロックを使用するには、 M 関数を記述する必要があります。 M ファイルは、 M ファイルを使用するモデル
のディレクトリまたは MATLAB パスに配置します。
次に、 MCode ブロックを使用する例を示します。
•
例 1 : 単純なセレクター - 入力の最大値を返すファンクションをインプリメントする方法を示します。
•
例 2 : 単純な数値演算 - 単純な演算処理をインプリメントする方法を示します。
•
例 3 : レイテンシのある複素乗算器 - レイテンシを持つ複素乗算器を構築する方法を示します。
•
例 4 : シフト操作 - シフト操作をインプリメントする方法を示します。
•
例 5 : MCode ブロックへパラメーターを渡す - MCode ブロックにパラメーターを渡す方法を示します。
•
例 6 : オプションの入力ポート - MCode ブロックにオプションの入力ポートをインプリメントする方法を示しま
す。
•
例 7 : 有限ステートマシン - 有限ステートマシンのインプリメント方法を示します。
•
例 8 : パラメーター指定可能なアキュムレータ - パラメーター指定可能なアキュムレータを構築する方法を示し
ます。
•
例 9 : FIR とシステム検証 - FIR ブロックをモデリングし、システム検証を実行する方法を示します。
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第 4 章 : System Generator を使用したハードウェア設計
•
例 10 : RPN カリキュレーター - RPN カリキュレーター (スタックマシン) をモデリングする方法を示します。
•
例 11 : disp 関数 - disp 関数を使用して変数値をプリントする方法を示します。
例 1 と 2 は、 System Generator のインストールディレクトリの examples/mcode_block ディレクトリにある
mcode_block_tutorial.mdl ファイルに、例 3 と 4 は mcode_block_tutorial2.mdl ファイルに、例 5 と 6 は
mcode_block_tutorial3.mdl ファイルに、例 7 と 8 は mcode_block_tutorial4.mdl ファイルに、例 9 は
mcode_block_verify_fir.mdl ファイルに、例 10 は mcode_block_rpn_calculator.mdl ファイルに含まれます。
単純なセレクター
この例では、 2 つの入力の最大値を出力に割り当てる、単純なデータパスコントローラーを示します。 M 関数は次
のように定義され、 xlmax.m という M ファイルに保存されます。
function z = xlmax(x, y)
if x > y
z = x;
else
z = y;
end
xlmax.m ファイルは、モデルファイルと同じディレクトリまたは MATLAB パスに保存する必要があります。 xlmax.m
を適切な場所に保存したら、 MCode ブロックをモデルにドラッグしてパラメーターダイアログボックスを開き、
[MATLAB Function] に「xlmax」と入力します。 [OK] をクリックすると、ブロックに入力ポート x と y、出力ポート z
が表示されます。
次の図に、モデルをコンパイルした後のブロックを示します。ブロックで計算が実行され、出力ポートに必要な固定
小数点データ型が設定されます。
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第 4 章 : System Generator を使用したハードウェア設計
単純な数値演算
この例では、単純な数値演算と型変換を示します。 xlSimpleArith という M 関数を定義する xlSimpleArith.m ファイル
の内容は、次のとおりです。
function [z1, z2, z3, z4] = xlSimpleArith(a, b)
% xlSimpleArith demonstrates some of the arithmetic operations
% supported by the Xilinx MCode block.The function uses xfix()
% to create Xilinx fixed-point numbers with appropriate
% container types.%
% You must use a xfix() to specify type, number of bits, and
% binary point position to convert floating point values to
% Xilinx fixed-point constants or variables.
% By default, the xfix call uses xlTruncate
% and xlWrap for quantization and overflow modes.
% const1 is Ufix_8_3
const1 = xfix({xlUnsigned, 8, 3}, 1.53);
% const2 is Fix_10_4
const2 = xfix({xlSigned, 10, 4, xlRound, xlWrap}, 5.687);
z1 = a + const1;
z2 = -b - const2;
z3 = z1 - z2;
% convert z3 to Fix_12_8 with saturation for overflow
z3 = xfix({xlSigned, 12, 8, xlTruncate, xlSaturate}, z3);
% z4 is true if both inputs are positive
z4 = a>const1 & b>-1;
この M 関数では、加算および減算演算子を使用しています。 MCode ブロックは、これらの演算子を完全精度で計算
します。つまり、出力の精度は、情報を失わずにこれらの演算を実行するのに十分であるということです。
ここで、 xfix という関数の呼び出しに注目してください。この関数では、固定小数点データ型の精度と値の 2 つの引
数が必要です。精度は、セル配列で指定します。精度のセル配列の最初の要素はデータ型で、 xlUnsigned、 xlSigned、
xlBoolean のいずれかの型になります。 2 番目の要素は固定小数点値のビット数、 3 番目の要素は 2 進小数点の位置を
指定します。データ型が xlBoolean である場合は、ビット数および 2 進小数点の位置を指定する必要はありません。
ビット数と 2 進小数点の位置は、対にして指定する必要があります。 4 番目の要素は量子化モード、 5 番目の要素は
オーバーフローモードを指定します。量子化モードは、 xlTruncate、 xlRound、または xlRoundBanker のいずれかに指
定します。オーバーフローモードは、 xlWrap、 xlSaturate、または xlThrowOverflow のいずれかに指定します。量子化
モードとオーバーフローモードは、対にして指定する必要があります。量子化モードとオーバーフローモードを指
定しない場合は、符号付きおよび符号なしの値に対して xlTruncate と xlWrap が使用されます。 xfix 関数の 2 番目の引
数は、倍精度またはザイリンクス固定小数点値で指定します。定数が整数値である場合は、 xfix 関数を使用する必要
はありません。 MCode ブロックで、自動的に適切な固定小数点値に変換されます。
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第 4 章 : System Generator を使用したハードウェア設計
MCode ブロックのパラメーターダイアログボックスで [MATLAB Function] に「xlSimpleArith」を入力した場合は、
ブロックに 2 つの入力ポート a および b と、 4 つの出力ポート z1、 z2、 z3、および z4 が表示されます。
ザイリンクスのデータ型および関数を使用する M 関数は、 MATLAB の [Command Window] でテストできますたとえ
ば、 MATLAB の [Command Window] に「[z1, z2, z3, z4] = xlSimpleArith(2, 3)」と入力すると、次の行が表示されます。
UFix(9, 3):3.500000
Fix(12, 4):-8.687500
Fix(12, 8):7.996094
Bool: true
2 つの引数 2 および 3 は、自動的に固定小数点値に変換されています。引数として浮動小数点値を使用する場合は、
xfix 関数呼び出しが必要です。
レイテンシのある複素乗算器
この例では、複素乗算器の作成方法を示します。 xlcpxmult 関数を定義する xlcpxmult.m ファイルの内容は、次のとお
りです。
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第 4 章 : System Generator を使用したハードウェア設計
function [xr, xi] = xlcpxmult(ar, ai, br, bi)
xr = ar * br - ai * bi;
xi = ar * bi + ai * br;
次の図に、サブシステムを示します。
MCode ブロックの後に、 2 つの Delay ブロックが追加されています。 Delay ブロックのパラメーターダイアログボッ
クスの [Implementation] タブで [Implement using behavioral HDL] をオンにすると、ダウンストリームのロジック合成
ツールで、ハイパフォーマンスを達成するために適切な最適化を実行できます。
シフト操作
この例では、 MCode ブロックを使用したビットシフト操作のインプリメント方法を示します。シフト操作は、 2 のべ
き乗での乗算および除算で達成されます。たとえば、 4 で乗算することは 2 ビットの左シフトと同じであり、 8 で割
ることは 3 ビットの右シフトと同じです。シフト操作は、 2 進小数点の位置の移動および必要に応じてビット幅の拡
張によりインプリメントされます。 Fix_8_4 値を 4 で乗算すると Fix_8_2 値になり、 Fix_8_4 を 64 で乗算すると
Fix_10_0 値になります。
次に、 1 左シフトと 1 右シフトを定義する xlsimpleshift.m ファイルの内容を示します。
function [lsh3, rsh2] = xlsimpleshift(din)
% [lsh3, rsh2] = xlsimpleshift(din) does a left shift
% 3 bits and a right shift 2 bits.
% The shift operation is accomplished by
% multiplication and division of power
% of two constant.
lsh3 = din * 8;
rsh2 = din / 4;
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第 4 章 : System Generator を使用したハードウェア設計
次の図に、コンパイル後のサブシステムを示します。
MCode ブロックへパラメーターを渡す
この例では、 MCode ブロックにパラメーターを渡す方法を示します。 M 関数への入力引数は、 MCode ブロックの入
力ポートとして、またはブロックの内部パラメーターとして解釈されます。
次の M コードは、 xl_sconvert.m に含まれる M 関数 xl_sconvert を定義します。
function dout = xl_sconvert(din, nbits, binpt)
proto = {xlSigned, nbits, binpt};
dout = xfix(proto, din);
次の図に、 M 関数 xl_sconvert を使用する 2 つの MCode ブロックを含むサブシステムを示します。 M 関数の引数 nbits
と binpt には、各 MCode ブロックに異なるパラメーターを渡すことにより、異なる値が指定されます。 signed convert1
という MCode ブロックでは、渡されるパラメーターにより入力データが Fix_16_8 から Fix_10_5 に変換されます。
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第 4 章 : System Generator を使用したハードウェア設計
signed convert2 という MCode ブロックでは、渡されるパラメーターにより入力データが Fix_16_8 から Fix_8_4 に変換
されます。
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第 4 章 : System Generator を使用したハードウェア設計
各 MCode ブロックにパラメーターを渡すには、 MCode ブロックのパラメーターダイアログボックスで [Interface] タ
ブをクリックし、 M 関数の引数を設定します。次に、 MCode ブロック signed convert 1 の設定を示します。
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第 4 章 : System Generator を使用したハードウェア設計
上図の [Iinterface] タブでは、 M 関数の引数 nbits を 10 に、 binpt を 5 に設定しています。次に、 MCode ブロック signed
convert 2 の設定を示します。
上図の [Iinterface] タブでは、 M 関数の引数 nbits を 8 に、 binpt を 
4 に設定しています。
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第 4 章 : System Generator を使用したハードウェア設計
オプションの入力ポート
この例では、 MCode ブロックにパラメーターを渡す機能を使用して、 MCode ブロックでオプションの入力ポートを
使用するかどうかを指定する方法を示します。
次の M コードは、 xl_m_addsub.m に含まれる M 関数 xl_m_addsub を定義します。
function s = xl_m_addsub(a, b, sub)
if sub
s = a - b;
else
s = a + b;
end
次の図に、 M 関数 xl_m_addsub を使用する 2 つの MCode ブロックを含むサブシステムを示します。
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第 4 章 : System Generator を使用したハードウェア設計
次に、 add という名前の MCode ブロックのパラメーターダイアログボックスを示します。
この設定により、入力ポート a と b が使用され、完全精度の加算が実行されます。 addsub という MCode ブロックで
は、入力パラメーター sub の [Bind to value] に何も指定されていないので、 addsub ブロックでは入力ポート a、 b、お
よび sub が使用され、入力ポート sub の値に応じて完全精度の加算または減算が実行されます。
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第 4 章 : System Generator を使用したハードウェア設計
有限ステートマシン
この例では、 MCode ブロックと内部ステート変数を使用して有限ステートマシンを作成する方法を示します。次の
図に示すステートマシンは、入力データの 1011 というパターンを検出します。
MCode ブロックで使用される M 関数には、現在の入力のステートに基づいて次のステートを算出する遷移関数が含
まれています。例 3 とは異なり、この例の M 関数では持続型ステート変数を定義して、MCode ブロックに有限ステー
トマシンのステートを保存します。次の M コードは、 detect1011_w_state.m に含まれる M 関数 detect1011_w_state を
定義します。
function matched = detect1011_w_state(din)
% This is the detect1011 function with states for detecting a
% pattern of 1011.
seen_none = 0; %
seen_1 = 1;
%
%
seen_10 = 2;
%
%
seen_101 = 3; %
%
initial state, if input is 1, switch to seen_1
first 1 has been seen, if input is 0, switch
seen_10
10 has been detected, if input is 1, switch to
seen_1011
now 101 is detected, is input is 1, 1011 is
detected and the FSM switches to seen_1
% the state is a 2-bit register
persistent state, state = xl_state(seen_none, {xlUnsigned, 2, 0});
% the default value of matched is false
matched = false;
switch state
case seen_none
if din==1
state = seen_1;
else
state = seen_none;
end
case seen_1 % seen first 1
if din==1
state = seen_1;
else
state = seen_10;
end
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第 4 章 : System Generator を使用したハードウェア設計
case seen_10 % seen 10
if din==1
state = seen_101;
else
% no part of sequence seen, go to seen_none
state = seen_none;
end
case seen_101
if din==1
state = seen_1;
matched = true;
else
state = seen_10;
matched = false;
end
end
次の図に、 M 関数 detect1101_w_state を使用する MCode ブロックを含むステートマシンサブシステムを示します。
パラメーター指定可能なアキュムレータ
この例では、 MCode ブロックを使用して、柔軟なインプリメンテーションを可能にするため持続性ステート変数とパ
ラメーターを定義したアキュムレータを作成する方法を示します。次の M コードは、 xl_accum.m に含まれる M 関数
xl_accum を定義します。
function q = xl_accum(b, rst, load, en, nbits, ov, op, feed_back_down_scale)
% q = xl_accum(b, rst, nbits, ov, op, feed_back_down_scale) is
% equivalent to our Accumulator block.
binpt = xl_binpt(b);
init = 0;
precision = {xlSigned, nbits, binpt, xlTruncate, ov};
persistent s, s = xl_state(init, precision);
q = s;
if rst
if load
% reset from the input port
s = b;
else
% reset from zero
s = init;
end
else
if ~en
else
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第 4 章 : System Generator を使用したハードウェア設計
% if enabled, update the state
if op==0
s = s/feed_back_down_scale + b;
else
s = s/feed_back_down_scale - b;
end
end
end
次の図に、 M 関数 xl_accum を使用するアキュムレータ MCode ブロックを含むサブシステムを示します。 MCode ブ
ロックには、 MCode Accumulator という名前が付いています。サブシステムには、比較のため、 Accumulator という名
前のザイリンクスアキュムレータブロックも含まれています。 MCode ブロックは、ザイリンクスアキュムレータブ
ロックと同じ機能を持ちますが、 MCode ブロックのパラメーターをマスクインターフェイス (パラメーターダイア
ログボックスの [Interface] タブ) で指定している点が異なります。
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第 4 章 : System Generator を使用したハードウェア設計
MCode Accumlator のオプションの入力 rst および load は、 [Interface] タブでディスエーブルに設定されています。次
に、 MCode Accumulator ブロックのパラメーターダイアログボックスを示します。
この例には、同じ M 関数を使用した MCode ブロックのアキュムレータサブシステムがさらに 2 つ含まれています
が、異なるパラメーター設定を使用して、異なるアキュムレータを作成しています。
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第 4 章 : System Generator を使用したハードウェア設計
FIR とシステム検証
この例では、 MCode ブロックを使用して FIR をモデリングする方法と、 MCode ブロックでシステム検証を実行する
方法を示します。
この例には、 FIR ブロックが 2 つ含まれています。これらのブロックは MCode ブロックで定義されており、どちら
も合成可能です。次のコードは、これら 2 つのブロックを定義する 2 つの関数です。
function y = simple_fir(x, lat, coefs, len, c_nbits, c_binpt, o_nbits, o_binpt)
coef_prec = {xlSigned, c_nbits, c_binpt, xlRound, xlWrap};
out_prec = {xlSigned, o_nbits, o_binpt};
coefs_xfix = xfix(coef_prec, coefs);
persistent coef_vec, coef_vec = xl_state(coefs_xfix, coef_prec);
persistent x_line, x_line = xl_state(zeros(1, len-1), x);
persistent p, p = xl_state(zeros(1, lat), out_prec, lat);
sum = x * coef_vec(0);
for idx = 1:len-1
sum = sum + x_line(idx-1) * coef_vec(idx);
sum = xfix(out_prec, sum);
end
y = p.back;
p.push_front_pop_back(sum);
x_line.push_front_pop_back(x);
function y = fir_transpose(x, lat, coefs, len, c_nbits, c_binpt, o_nbits, o_binpt)
coef_prec = {xlSigned, c_nbits, c_binpt, xlRound, xlWrap};
out_prec = {xlSigned, o_nbits, o_binpt};
coefs_xfix = xfix(coef_prec, coefs);
persistent coef_vec, coef_vec = xl_state(coefs_xfix, coef_prec);
persistent reg_line, reg_line = xl_state(zeros(1, len), out_prec);
if lat <= 0
error('latency must be at least 1');
end
lat = lat - 1;
persistent dly,
if lat <= 0
y = reg_line.back;
else
dly = xl_state(zeros(1, lat), out_prec, lat);
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第 4 章 : System Generator を使用したハードウェア設計
y = dly.back;
dly.push_front_pop_back(reg_line.back);
end
for idx = len-1:-1:1
reg_line(idx) = reg_line(idx - 1) + coef_vec(len - idx - 1) * x;
end
reg_line(0) = coef_vec(len - 1) * x;
パラメーターは、次のように設定されます。
2 つのブロックの機能が同一であることを検証するため、 MCode ブロックをもう 1 つ使用して 2 つのブロックの出力
を比較します。 2 つの出力が等しくない場合は、エラーチェックブロックによりエラーがレポートされます。エラー
チェックは、次の関数により行われます。
function eq = error_ne(a, b, report, mod)
persistent cnt, cnt = xl_state(0, {xlUnsigned, 16, 0});
switch mod
case 1
eq = a==b;
case 2
eq = isnan(a) || isnan(b) || a == b;
case 3
eq = ~isnan(a) && ~isnan(b) && a == b;
otherwise
eq = false;
error(['wrong value of mode ', num2str(mod)]);
end
if report
if ~eq
error(['two inputs are not equal at time ', num2str(cnt)]);
end
end
cnt = cnt + 1;
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第 4 章 : System Generator を使用したハードウェア設計
このブロックは、次のように設定されます。
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第 4 章 : System Generator を使用したハードウェア設計
RPN カリキュレーター
この例では、MCode ブロックを使用して、スタックマシンである RPN カリキュレーターを構築する方法を示します。
このブロックは、合成可能です。
次の関数は、 RPN カリキュレーターを定義します。
function [q, active] = rpn_calc(d, rst, en)
d_nbits = xl_nbits(d);
% the first bit indicates whether it's a data or operator
is_oper = xl_slice(d, d_nbits-1, d_nbits-1)==1;
din = xl_force(xl_slice(d, d_nbits-2, 0), xlSigned, 0);
% the lower 3 bits are operator
op = xl_slice(d, 2, 0);
% acc the the A register
persistent acc, acc = xl_state(0, din);
% the stack is implemented with a RAM and
% an up-down counter
persistent mem, mem = xl_state(zeros(1, 64), din);
persistent acc_active, acc_active = xl_state(false, {xlBoolean});
persistent stack_active, stack_active = xl_state(false, ...
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第 4 章 : System Generator を使用したハードウェア設計
{xlBoolean});
stack_pt_prec = {xlUnsigned, 5, 0};
persistent stack_pt, stack_pt = xl_state(0, {xlUnsigned, 5, 0});
% when en is true, it's action
OP_ADD = 2;
OP_SUB = 3;
OP_MULT = 4;
OP_NEG = 5;
OP_DROP = 6;
q = acc;
active = acc_active;
if rst
acc = 0;
acc_active = false;
stack_pt = 0;
elseif en
if ~is_oper
% enter data, push
if acc_active
stack_pt = xfix(stack_pt_prec, stack_pt + 1);
mem(stack_pt) = acc;
stack_active = true;
else
acc_active = true;
end
acc = din;
else
if op == OP_NEG
% unary op, no stack op
acc = -acc;
elseif stack_active
b = mem(stack_pt);
switch double(op)
case OP_ADD
acc = acc + b;
case OP_SUB
acc = b - acc ;
case OP_MULT
acc = acc * b;
case OP_DROP
acc = b;
end
stack_pt = stack_pt - 1;
elseif acc_active
acc_active = false;
acc = 0;
end
end
end
stack_active = stack_pt ~= 0;
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第 4 章 : System Generator を使用したハードウェア設計
disp 関数
次の MCode 関数は、 disp 関数を使用して変数値を指定する方法を示します。
function x = testdisp(a, b)
persistent dly, dly = xl_state(zeros(1, 8), a);
persistent rom, rom = xl_state([3, 2, 1, 0], a);
disp('Hello World!');
disp(['num2str(dly) is ', num2str(dly)]);
disp('disp(dly) is ');
disp(dly);
disp('disp(rom) is ');
disp(rom);
a2 = dly.back;
dly.push_front_pop_back(a);
x = a + b;
disp(['a = ', num2str(a), ', ', ...
'b = ', num2str(b), ', ', ...
'x = ', num2str(x)]);
disp(num2str(true));
disp('disp(10) is');
disp(10);
disp('disp(-10) is');
disp(-10);
disp('disp(a) is ');
disp(a);
disp('disp(a == b)');
disp(a==b);
MCode ブロックのパラメーターダイアログボックスの [Advanced] タブで、 [Enable printing with disp] をオンにする必
要があります。
次に、最初のシミュレーションステップで MATLAB の [Command Window] に表示される行を示します。
mcode_block_disp/MCode (Simulink time:0.000000, FPGA clock:0)
Hello World!
num2str(dly) is [0.000000, 0.000000, 0.000000, 0.000000, 0.000000, 0.000000,
0.000000, 0.000000]
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第 4 章 : System Generator を使用したハードウェア設計
disp(dly) is
type:Fix_11_7,
maxlen:8,
length:8,
0: binary 0000.0000000, double 0.000000,
1: binary 0000.0000000, double 0.000000,
2: binary 0000.0000000, double 0.000000,
3: binary 0000.0000000, double 0.000000,
4: binary 0000.0000000, double 0.000000,
5: binary 0000.0000000, double 0.000000,
6: binary 0000.0000000, double 0.000000,
7: binary 0000.0000000, double 0.000000,
disp(rom) is
type:Fix_11_7,
maxlen:4,
length:4,
0: binary 0011.0000000, double 3.0,
1: binary 0010.0000000, double 2.0,
2: binary 0001.0000000, double 1.0,
3: binary 0000.0000000, double 0.0,
a = 0.000000, b = 0.000000, x = 0.000000
1
disp(10) is
type:UFix_4_0, binary:1010, double:10.0
disp(-10) is
type:Fix_5_0, binary:10110, double:-10.0
disp(a) is
type:Fix_11_7, binary:0000.0000000, double:0.000000
disp(a == b)
type:Bool, binary:1, double:1
System Generator デザインの大型システムへのイン
ポート
System Generator デザインは、大型 HDL デザインに組み込まれることがよくあります。このセクションでは、 2 つの
System Generator デザインを大型デザインに組み込む方法、 System Generator で作成した VHDL をシステム全体のシ
ミュレーションモデルに組み込む方法を説明します。
HDL ネットリストコンパイル
[System Generator] ダイアログボックスでコンパイルタイプに [HDL Netlist] を選択すると、デザインをインプリメン
トするための HDL とその他の関連ファイルが生成されます。また、Vivado シミュレータを使用したデザインのシミュ
レーションや Vivado 合成を使用した論理合成などのダウンストリーム処理を簡略化する補助ファイルも生成されま
す。詳細は、「System Generator のコンパイルタイプ」を参照してください。
デザインルールの統合
System Generator モデルを大型デザインに組み込む場合、次の 2 つのデザインルールに従う必要があります。
ルール 1 : Gateway ブロックまたは System Generator トークンで IOB/CLK ロケーション制約を指定しないでください。
また、 IOB タイミング制約は none に設定する必要があります。
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第 4 章 : System Generator を使用したハードウェア設計
ルール 2 : 最上位デザインまで上げる必要のある System Generator デザインからの I/O ポートがある場合、適切なバッ
ファーを最上位の HDL コードにインスタンシエートする必要があります。
コンフィギャラブルサブシステムと System Generator
コンフィギャラブルサブシステムは、 Simulink の標準パーツとして使用可能なブロックであり、基本ブロックを複数
指定できるブロックです。各ブロックはそれぞれ可能なインプリメンテーションであり、どのインプリメンテーショ
ンを使用するかを自由に選択できます。たとえば、 System Generator で汎用 FIR フィルターをコンフィギャラブルサ
ブシステムとして指定し、そのサブシステムの基になるブロックとして特定の FIR フィルターを複数指定します。高
速だがハードウェアリソースを多く必要とするフィルター、比較的低速だがハードウェアリソースをあまり必要と
しないフィルターなどを指定できます。フィルターの選択を切り替えることにより、ハードウェアコストまたはス
ピードを優先した場合の動作を調べることができます。
コンフィギャラブルサブシステムの定義
コンフィギャラブルサブシステムを定義するには、 Simulink ライブラリを作成します。コンフィギャラブルサブシ
ステムの基になるブロックは、このライブラリで管理されます。ライブラリを作成するには、次の手順に従います。
•
空のライブラリを作成します。
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第 4 章 : System Generator を使用したハードウェア設計
•
作成したライブラリに基になるブロックを追加します。
•
テンプレートブロックをライブラリにドラッグします([Simulink] ライブラリ → [Ports & Subsystems] にある
Configurable Subsystem テンプレートをライブラリに追加します)。
•
必要に応じて、テンプレートブロックの名前を変更します。
•
ライブラリを保存します。
•
テンプレートをダブルクリックして開きます。
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第 4 章 : System Generator を使用したハードウェア設計
•
[設定ダイアログ] ダイアログボックスで、必要なブロックのチェックボックスをオンにします。
•
[OK] をクリックし、その後ライブラリを保存します。
コンフィギャラブルサブシステムの使用
デザインでコンフィギャラブルサブシステムを使用するには、次の手順に従います。
•
コンフィギャラブルサブシステムを定義するライブラリを作成します。
•
ライブラリを開きます。
•
ライブラリからテンプレートをデザインの適切な位置にドラッグします。
•
ドラッグしたテンプレートが、コンフィギャラブルサブシステムのインスタンスになります。
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第 4 章 : System Generator を使用したハードウェア設計
•
インスタンスを右クリックし、 [Block choice] をクリックして、使用するブロックを選択します。
コンフィギャラブルサブシステムからのブロックの削除
コンフィギャラブルサブシステムからブロックを削除するには、次の手順に従います。
•
コンフィギャラブルサブシステムのライブラリを開き、ライブラリのロックを解除します。
•
テンプレートをダブルクリックし、削除するブロックのチェックボックスをオフにします。
•
[OK] をクリックし、その後ブロックを削除します。
•
ライブラリを保存します。
•
Ctrl + D を押し、デザインをコンパイルします。
•
必要に応じて、コンフィギャラブルサブシステムの各インスタンスの選択をアップデートします。
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第 4 章 : System Generator を使用したハードウェア設計
コンフィギャラブルサブシステムへのブロックの追加
コンフィギャラブルサブシステムにブロックを追加するには、次の手順に従います。
•
コンフィギャラブルサブシステムのライブラリを開き、ライブラリのロックを解除します。
•
ブロックをライブラリにドラッグします。
•
テンプレートをダブルクリックし、追加したブロックのチェックボックスをオンにします。
•
[OK] をクリックし、その後ライブラリを保存します。
•
Ctrl + D を押し、デザインをコンパイルします。
•
必要に応じて、コンフィギャラブルサブシステムの各インスタンスの選択をアップデートします。
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第 4 章 : System Generator を使用したハードウェア設計
ハイパフォーマンス FPGA デザインに関する注記
バックエンドインプリメンテーションツールを使用して最適化エフォートに重点を置いた場合、次の理由からタイ
ミングクロージャが達成できないことがあります。
•
System Generator デザインに含まれる FIR Compiler および FFT のようなより複雑な IP ブロックが生成され、これ
らは合成ツールおよびインプリメンテーションツールに高度に最適化されたネットリストとして提供されるの
で、さらに詳細な最適化ができないことがあります。
•
System Generator ネットリストで多くのインスタンシエート済みプリミティブ (レジスタ、 BRAM、 DSP48E1 など
) を含めて HDL コードが生成されます。これらのエレメントを最適化できる合成ツールはあまりありません。
次のヒントは、インプリメンテーションプロセスを開始する前にデザインパフォーマンスを上げるために、 System
Generator でできることを示しています。
•
各ブロックのパラメーターダイアログボックスに含まれている「Hardware Notes」を読む
•
デザインの入力と出力にレジスタを付ける
•
パイプラインレジスタを挿入する
•
[Saturate] および [Round] オプションは必要な場合以外は使用しない
•
すべての Gateway ブロックでデータレートオプションを設定する
•
その他の方法を試してみる
各ブロックのパラメーターダイアログボックスに含まれている
「Hardware Notes」を読む
ブロックのパラメーターダイアログボックスに含まれている「Hardware Notes」を読むようにしてください。ザイリ
ンクスブロックセットライブラリの多くのブロックでは、最も効率の良いハードウェアインプリメンテーションを
達成する方法が記載されています。たとえば、 Scale ブロックにはこのブロックにハードウェアコストがかからない
ことが記述されていますが、同じ目的で使用することのある Shift ブロックでは場合によってハードウェアが使用さ
れることが記述されています。
デザインの入力と出力にレジスタを付ける
デザインの入力と出力にレジスタを付けます。次の図に示すように、レジスタを付けるには、 Gateway In ブロックの
後および Gateway Out ブロックの前に、レイテンシ 1 の Delay ブロックまたは Register ブロックを 1 つまたは複数配
置します。 Register ブロックの機能のいずれかを追加すると、追加のハードウェアリソースが必要になります。
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71
第 4 章 : System Generator を使用したハードウェア設計
I/O に 2 つのレジスタを付けると、有益な場合があります。この場合、 Register ブロックを 2 つインスタンシエートす
るか、レイテンシが 1 の Delay ブロックを 2 つインスタンシエートします。このようにすると、1 つのレジスタが IOB
内に配置され、もう 1 つのレジスタが FPGA のロジックの横に配置されます。 Delay ブロックのレイテンシを 2 にし
ても、レイテンシ 2 のブロックが SRL16 を使用してインプリメントされ、 IOB 内に配置されないので、同じ結果に
はなりません。
パイプラインレジスタを挿入する
可能な限り、パイプラインレジスタを挿入してください。パイプラインは、 Delay ブロックを使用して効率的にイン
プリメントできます (SRL16 プリミティブが使用される )。レジスタに初期値を指定する必要がある場合は、 Register
ブロックを使用してください。また、 SRL16 の入力パスがタイミングを満たさない場合は、関連する Delay ブロック
の前に Register ブロックを配置し、 Delay ブロックのレイテンシを 1 に削減します。これにより、配線ツールの柔軟
性がさらに増し、 Register および Delay ブロック (SRL + Register) を離して配置して、このパスの配線遅延のマージン
を最大にできます。
次に示すように、 Convert ブロックをエンベデッドレジスタ段とパイプライン接続すると、最大パフォーマンスを達
成できます。
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第 4 章 : System Generator を使用したハードウェア設計
ザイリンクスブロックでより効率的なインプリメンテーションを達成するには、 [Implement using behavioral HDL] オ
プションをオンにします。次に示すように、 Delay ブロックの遅延が 32 以上の場合、ザイリンクス合成により 1 つの
LUT にマップされる SRLC32E (32 ビットのシフトレジスタ ) が推論されます。
BRAM (ブロック RAM) には、内部出力レジスタを使用してください。これはレイテンシを 1 (デフォルト ) から 2 に
設定すると使用できます。これにより、 BRAM 出力レジスタがイネーブルになります。
DSP48E1 を使用する場合は、入力、出力、および内部レジスタを、 FIFO を使用する場合は、エンベデッドレジスタ
オプションを使用します。また、すべての高位 IP ブロックのパイプラインオプションを確認します。
[Saturate] および [Round] オプションは必要な場合以外は使用しな
い
これらのオプションを使用すると、リソースが多く使用され、パフォーマンスが低下します。必要な場合にのみ使用
してください。たとえば、 Reinterpret ブロックの場合、どのロジックも失われることはありません。 Convert (cast) ブ
ロックの場合、量子化 (Quantization) が切り捨て (Truncate) でオーバーフロー (Overflow) が折り返し (Wrap) に設定さ
れていれば、どのロジックも失うことはありません。データ型に丸め (Rounding) および飽和 (Saturation) オプション
を使用する必要がある場合は、 Convert ブロックをエンベデッドレジスタ段とパイプライン接続します。 DSP48E1 を
使用する場合、丸めは DSP48E1 内で実行できます。
すべての Gateway ブロックでデータレートオプションを設定す
る
Gateway In ブロックと Gateway Out ブロックのパラメーターダイアログボックスで、 [IOB timing constraint] に [Data
rate] を選択します。このオプションを選択すると、 IOB が動作するデータレートで制約されます。このレートは、
System Generator トークンの [Simulink system period(sec)] の値、およびデザイン内のその他のサンプリング周期に対す
る Gateway ブロックのサンプリングレートによって決定されます。
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第 4 章 : System Generator を使用したハードウェア設計
その他の方法を試してみる
•
ソースデザインを変更する
°
パイプラインを追加で使用する
BRAM および DSP48 内の出力レジスタおよびパイプラインレジスタを使用する
°
パラレルで関数を実行する
遅いクロックレートでパラレルに関数を実行する
°
リタイミング手法を使用する
組み合わせロジックを使用して既存レジスタを移動する
°
ハードコアを可能な箇所で使用する
分散 RAM の代わりにブロック RAM を使用する
°
•
関数に対してさまざまなデザインアプローチを使用する
デザインに制約を付けすぎない
デザインに制約を付けすぎないで、適宜、アップ/ダウンサンプルブロックを使用する
•
クリティカルなデザインモジュールの周波数を削減する
•
インプリメンテーションツールで調整する
°
さまざまな合成オプションを試してみる
°
クリティカルモジュールをフロアプランする
FDATool を使用したデジタルフィルターアプリケー
ション
次の例では、 FDATool ブロックを使用して FIR フィルターを指定、インプリメント、シミュレーションする 1 つの方
法を示します。 FDATool ブロックをフィルターの次数および係数を定義するために使用し、ザイリンクスブロック
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第 4 章 : System Generator を使用したハードウェア設計
セットを使用して MAC ベースの FIR フィルターを 1 つの MAC エンジンでインプリメントします。その後、周波数
応答の質を倍精度の Simulink フィルターモデルと比較することにより検証します。
この例では 1 つの MAC エンジンの FIR フィルターが使用されていますが、ザイリンクスリファレンスブロックセッ
トの一部として提供されている DSP ライブラリのブロックを見てみることをお勧めします。DSP ライブラリには、複
数の MACを含む例や、メモリのタイプが異なるマルチチャネルインプリメンテーションの例が含まれています。
System Generator デモライブラリにも、MAC ベースの補間フィルターを効率的にインプリメントする例が示されてい
ます。このデモを参照するには、 MATLAB の [Command Window] に次のように入力します。
>> demo blockset xilinx
表示されたウィンドウで、デモデザインのリストから [Polyphase 1:8 filter using SRL16Es] をクリックします。
デザインの概要
このデザインでは、 [Signal Processing Blockset] → [Signal Processing Source] にある Random Source ブロックを使用し、
FIR フィルターの 2 つのインプリメンテーションを駆動します。
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第 4 章 : System Generator を使用したハードウェア設計
•
最初のフィルターは、ザイリンクスデバイスにインプリメントします。このフィルターは、デュアルポートブ
ロックメモリと MAC を使用してインプリメントされた、固定小数点 FIR フィルターです。
•
2 つ目のフィルターは Reference Filter で、倍精度の直接型 II 転置フィルターです。
各フィルターの周波数応答は、伝達関数スコープで表示されます。
FIR フィルターの係数の生成
1.
MATLAB の [Command Window] で、 cd コマンドを使用して C:/ug897-example-files/mac_df2t ディレク
トリに移動します。
2.
「mac_df2t」と入力し、デザインモデルを開きます。
この演習のため、変数 coef、 coef_width、 coef_binpt、 data_width、 data_binpt、および Fs は定義されていません。これ
らの変数は、 MAC Based FIR ブロックのマスクパラメーターとして使用し、 FDATool を使用してフィルターを設計
し、割り当てます。完全に機能するモデルが、同じディレクトリに mac_df2t_soln.mdl という名前で含まれています。
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第 4 章 : System Generator を使用したハードウェア設計
MAC Based FIR ブロックのパラメーター指定
1.
MAC Based FIR ブロックを右クリックし、 [Edit Mask] をクリックします。
2.
[Parameters] タブをダブルクリックし、 coef、 data_width および data_binpt パラメーターを追加します。
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第 4 章 : System Generator を使用したハードウェア設計
FIR フィルターの係数の生成と割り当て
1.
[Xilinx Blockset] → [DSP] にある FDATool ブロックをドラッグしてモデルに追加します。
2.
FDATool ブロックをダブルクリックし、オーディオシステムで高周波数ノイズを除去するローパスフィルタの
次の仕様を入力します。
°
[Response Type] : Lowpass
°
[Filter Order] : Minimum order
°
[Frequency Specifications] :
°
3.
-
[Units] : Hz
-
[Fs] : 44100
-
[Fpass] : 6000
-
[Fstop] : 7725
[Magnitude Specifications] :
-
[Units] : dB
-
[Apass] : 1
-
[Astop] : 48
[Design Filter] をクリックし、フィルタ次数と振幅応答を確認します。
ツールバーボタンをクリックして、位相応答、インパルス応答、フィルタ係数なども表示できます。上記の仕様
を満たすには、 43 タップ FIR フィルター (順番 0-42) が必要であることが示されます。
フィルター係数を表示するには、 MATLAB の [Command Window] で次のように入力します。
>> xlfda_numerator('FDATool')
次のコマンドを使用すると、係数幅と 2 進小数点を正しく指定するための最大係数値および最小係数値を知るこ
とができます。
>> max(xlfda_numerator('FDATool'))
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第 4 章 : System Generator を使用したハードウェア設計
>> min(xlfda_numerator('FDATool'))
この演習では、係数タイプは Fix_12_12 (2 進小数点が 12 番目のビットの左側にある 12 ビット値) に設定されて
います。 max() 関数の結果、最大係数は 0.3022 であり、 2 進小数点を最上位ビットの左側に配置できます。これ
は、 Fix_12_12 の値の範囲が -0.5 ～ 0.4998 であり、 2 進小数点を最上位ビットの左側に配置することで、ダイナ
ミック範囲を最大限にできるからです。 2 進小数点を右に移動すると (Fix_12_11 値を使用)、 Fix_12_11 値の範囲
が -1 ～ 0.9995 で係数を表現するのに必要以上あるため、ダイナミック範囲が 1 ビット失われます。
4.
Reference Filter ブロックおよび MAC Based FIR ブロックをクリックし、 coef、 coef_width、 coef_binpt、 data_width、
data_binpt および Fs パラメーターの値が次のようになっているかどうかか確認します。
各ダイアログボックスの [OK] をクリックします。
ザイリンクスフィルターブロックの理解
次に、この演習の MAC Based FIR をインプリメントしたブロック図を示します。
この時点では、 MAC Based FIR は 10 ビットの符号付き入力データ (Fix_10_8)、12 ビットの符号付き係数 (Fix_12_12)、
43 タップに設定されています。これらのパラメーターは、 MAC Based FIR ブロックのパラメーターダイアログボッ
クスで直接変更できます。係数とデータは、メモリシステムに保存する必要があります。この演習では、データと係
数の保存にデュアルポートメモリを使用します。データのキャプチャおよび読み出しには、循環 RAM バッファを使
用します。 RAM は混合モードコンフィギュレーションで使用され、ポート A で値の書き込みおよび読み出しが行わ
れ (RAM モード )、ポート B で係数の読み出しのみが行われます (ROM モード )。
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第 4 章 : System Generator を使用したハードウェア設計
乗算器は、最速のパフォーマンスを達成するため、ザイリンクス 7 シリーズデバイスに含まれているエンベデッド乗
算器リソースを使用し、レイテンシが 3 になるよう設定されています。乗算器およびアキュムレータに必要な精度は、
フィルタータップ (係数) とタップ数の関数です。これらの数値は設計時に固定されるので、フィルター仕様を満た
すようハードウェアリソースを調整できます。アキュムレータの精度は、フィルタータップに対して最大入力を累
積するのに十分であればよく、次の式で算出されます。
acc_nbits = ceil(log2(sum(abs(coef*2^coef_width_bp)))) + data_width+ 1;
アキュムレータをリセットすると、0 ではなく現在の入力値に初期化されるので、MAC エンジンでデータを停止する
ことなく送信し続けることができます。 MAC エンジンは、出力サンプルの最後の部分積を算出した後アキュムレー
タに入力サンプルを読み込むので、ストリーミング操作ではキャプチャレジスタが必要です。
最後に、 Down Sample ブロックでキャプチャレジスタのサンプリング周期を出力サンプリング周期に変換します。効
率的なハードウェアインプリメンテーションを達成するため、このブロックはレイテンシを持つようコンフィギュ
レーションされます。サンプリングレートは、係数アレイの長さと同じです。
シミュレーションの実行
1.
シミュレーション時間を 0.05 に変更してシミュレーションを実行します。
次のようなメッセージが表示されるはずです。
System Generator では、 din という Gateway In ブロックから入力サンプリング周期を取得しますが、この周期は
1/Fs に設定されています。 MAC Based FIR フィルタは、タップ数に応じてオーバーサンプリングされるので、シ
ステムクロック周期は常に 1 (フィルタータップ数 X Fs) です。
2.
System Generator トークンをダブルクリックし、 Simulink システム周期を変更して、システムクロック周期を
5.273427e-007 = 1/(43 * 44100) に指定してください。
3.
シミュレーションを実行し直すと、MAC Based FIR フィルタのザイリンクスインプリメンテーションは元のフィ
ルタの仕様を満たし、周波数応答は倍精度の Simulink モデルとほぼ同一になります。
フィルターのパスバンド応答と 0 が明確に示されます。次の図と同じような周波数応答になるはずです。
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第 4 章 : System Generator を使用したハードウェア設計
フィルターの精度を上げたり下げたりすることにより、デザインの仕様に必要な範囲、パフォーマンス、質のバラン
スを取ることができます。
シミュレーションを停止し、ブロックのパラメーターダイアログボックスで係数幅を FIX_10_10、データ幅を
FIX_8_6 に変更します。 Ctrl + D を押してモデルをアップデートし、 MAC engine ブロックの階層を表示します。デー
タパスが、乗算器の出力では 18 ビットに、アキュムレータでは 20 ビットにアップデートされています。
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第 4 章 : System Generator を使用したハードウェア設計
シミュレーションを再開し、周波数応答がどのように変化したかを観察します。固定ワード長により、減衰が悪化し
ています (40dB 未満)。
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第 4 章 : System Generator を使用したハードウェア設計
複数の独立クロックのハードウェアデザイン
概要
System Generator for DSP は、サイクル精度の高度なハードウェアモデリングを使用するインプリメンテーションツー
ルで、そのサイクルの概念はハードウェアのクロックの概念と類似しています。デザインはサブシステムブロックの
グループにパーティションでき、各サブシステムではその他のサブシステムのサイクル周期とは独立した共通のサイ
クル周期が使用されます。このセクションでは、グループを 1 つのサイクルまたはクロックドメインにまとめる方法
と、これらのサイクルドメイン間のデータの転送方法について説明します。また、このセクションでは、「サイクル」
と「クロック」が同じ意味で使用されます。
クロックドメイン内のブロックのグループ分け
ブロックは、「サブシステム」を使用して System Generator と一緒にまとめられます。 1 つのクロックドメイン内でブ
ロックをグループ分けする場合は、 System Generator トークンをクロックドメインとしてマークするサブシステム内
に配置する必要がある点が異なります。これを次の図に示します。
この図では、 src_domain というクロックドメインのサブシステムが作成されて、 System Generator トークンが追加さ
れており、 System Generator トークンの [Clocking] タブが選択された状態です。このタブでは、 FPGA クロック周期が
(1000/368) ns (368 MHz) に、 Simulink システム周期が 1 に設定されており、 1 Simulink 秒の前進が FPGA クロックの
(1000/368) ns に該当することを意味します。
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第 4 章 : System Generator を使用したハードウェア設計
同様に、次の図に示すように、別のクロックドメインを示す別のブロックグループが dest_domain というサブシステ
ムに含まれます。
このデザインでは、dest_domain サブシステムは 1000/245 ns(245MHz) の FPGA クロック周期で実行されるようにコン
フィギュレーションされます。 Simulink システム周期は 368/245 に設定されます。これは、 src_domain サブシステム
の Simulink システム周期が 1 に設定されているためです。このため、より速い src_domain からのシステム周期で標
準化します。
非同期クロックドメインを作成するために使用する System Generator ブロック
src_domain ? dest_domain ????????????????????????????????????
1.
FIFO ブロック
2.
Dual Port RAM ブロック
3.
Register ブロック
4.
Black Box ブロック (既存の VHDL、Verilog、および EDIF をデザインに追加できます)。Black Box ユーティリティ
の詳細は、第 6 章を参照してください。
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第 4 章 : System Generator を使用したハードウェア設計
これらのブロックは、デザインコンテキストに基づいて Synchronous シングルクロックブロックか Multiple クロッ
クブロックのいずれかに自動的にコンフィギュレーションされます。このデザインの場合、次の図に示すように、ク
ロックドメインをまたぐために FIFO ブロックが使用されています。
デザインを完了するには、デザインの最上位の FIFO ブロックと追加の System Generator ブロックを含めて、コード
生成をイネーブルにします。
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最上位 System Generator トークンのコンフィギュレーション
最上位 System Generator トークンは、マルチクロックデザインの場合はコード生成を開始する必要があることを示す
ようにコンフィギュレーションする必要があります。これには、最上位 System Generator トークンで [Enable multiple
clocks] チェックボックスをオンにします。これにより、 src_domain および dest_domain サブシステムのクロック情報
をこれらのサブシステムに含まれる System Generator トークンから取得する必要があることがコード生成エンジンに
伝わります。このチェックボックスがオフの場合、デザインは Single Clock デザインとして扱われ、すべてのクロッ
ク情報が最上位 System Generator ブロックから引き継がれます。
クロック伝搬アルゴリズム
ここでは、クロック伝搬アルゴリズムについて簡単に説明します。 src_domain 内のすべての System Generator ブロッ
クでは、クロッキングが src_domain サブシステムの System Generator トークンで管理されます。 dest_domain サブシス
テムも同様です。 FIFO ブロックの場合、クロックはデザインのそのコンテキストから派生されます。 we と din ポー
トは、 src_domain サブシステムから出る信号で駆動されるので、 FIFO の wr_clk は src_domain クロックに接続されま
す。 dout、 %full および re ポートは、 dest_domain からの信号を駆動するか読み込むので、 FIFO の rd_clk は dest_domain
クロックに接続されます。クロックドメインを横切ってこれらの信号を混ぜたり、一致させたり、またはクロック
ドメインを超えてその他のブロックを使用すると、 DRC エラーになります。
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クロック伝搬のデバッグ
最上位 System Generator トークンを使用すると、 [General] タブの [Block icon display] を使用してすべての System
Generator ブロックアイコンの表示が制御できます。このタブから、 [Normalized sample periods] または [Sample
frequencies] のいずれかを選択すると、クロックがデザインでどのように伝搬されるかが理解しやすくできまます。
マルチクロックデザインの場合、[Normalized sample periods] のビヘイビアーでは、一番小さい [Simulink system period]
がすべてのサンプル周期を標準化するために使用されます。
上記の表示を有効にするには、最上位 System Generator トークンの [Block icon display] を [Normalized Sample Periods]
に設定し、 [Apply] をクリックします。
[Sample Frequencies] の場合、ポートアイコンのテキスト表示が次の計算結果になります。
(1e6/FPGA クロック周期) * Simulink システム周期/ポートサンプル周期
説明 :
[FPGA clock period] : ドメインの System Generator トークンでナノ秒 (ns) で指定した FPGA ク
ロック周期
[Simulink system period] : ドメインの System Generator トークンで秒単位で指定した FPGA ク
ロック周期
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第 4 章 : System Generator を使用したハードウェア設計
正しいクロック伝搬を承認するには、次の図に示すように [Sample frequencies] を使用することもできます。
シミュレーションでハードウェアビヘイビアーがクロックに関してモデリングされるようにするには、各ドメインの
Simulink システム周期対 FPGA クロック周期の比率が同じである必要があります。この関係が正しい比率でコンパイ
ルされないと、次の図のような警告メッセージが表示されます。
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シミュレーション
シミュレーションを実行すると、 dest_domain スコープと同じく、次のような結果になります。
上記に示すように、シミュレーション結果には取得したデータが予測したデータであることが示されます。
注記 : このクロスクロックドメインのシミュレーションビヘイビアーのサイクル精度は高くありません。
複数クロックドメイン信号のデバッグ
System Generator では、ポップアップメニューの [Xilinx View Signal] オプションで複数のさまざまなクロックドメイ
ンからの信号の表示がサポートされます。これにより、さまざまなサブシステムからの信号を 1 つのビューで表示す
るタスクが簡単になります。また、波形ビューアーと Simulink ダイアグラム間のクロスプローブ機能により、デバッ
グプロセスも簡単になっています。
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第 4 章 : System Generator を使用したハードウェア設計
波形ビューアーに信号を追加するには、モデルで信号を右クリックして、 [Xilinx Add To Viewer] をクリックします。
デザインをシミュレーションすると、次の図のように波形ビューアーが起動されます。
同じクロックドメインの信号すべてが同様に色分けされます。上記の図では、 src_domain/Slice/Out1 および
dest_domain/Relational/Out1 が異なるクロックドメインにあります。
コード生成
マルチクロックデザインのコード生成では、次のコンパイルターゲットがサポートされます。
•
HDL ネットリスト
•
IP カタログ
•
合成済みチェックポイント
次は、最上位ハードウェアのスクリーンショットです。
クロックドメインと同じ数のクロックポートが最上位で使用でき、 MMCM や PLL などのさまざまなザイリンクス
クロッキング構造で駆動できます。これらのクロックは完全に非同期で、次の PERIOD 制約が作成されるとします。
IP に追加のクロックドメイン制約が埋め込まれている FIFO または Dual Port RAM だけが使用できるので、必要な制
約はこれだけです。
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第 4 章 : System Generator を使用したハードウェア設計
複数クロックの ISE デザインの Vivado IDE への移行
複数の非同期クロックを含む ISE デザインを Vivado 環境に移行する方法については、「複数クロックの ISE デザイン
の Vivado IDE への移行」を参照してください。
既知の問題
次は、既知の問題の一部です。
•
HWCosim コンパイルターゲットはマルチクロックデザインではサポートされません。
•
複数クロックを使用する場合、 FIFO および Dual Port RAM ブロックのみを最上位にできます。
•
複数クロックドメインのクロッシングを支援するブロックのビヘイビアーのサイクル精度は高くありません。
•
未接続または終端の出力ポートは波形ビューアーで表示できません。
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AXI インターフェイス
概要
AMBA® AXI™4 (Advanced eXtensible Interface 4) は、 ARM® で定義され制御される 4 世代目の AMBA インターフェ
イスで、ザイリンクスでは FPGA デザインの次世代のインターコネクトとして採用されています。ザイリンクスおよ
び ARM は密接に連携し、 AXI4 仕様が FPGA のニーズを満たすようにしています。
AXI はオープンインターフェイス規格で、公開されていて、使用料無料、業界標準であるため、多くのサードパー
ティ IP ベンダーで広く使用されています。
AMBA AXI4 インターフェイスの接続はポイントツーポイントで、 AXI4、 AXI4-Lite、 AXI4-Stream の 3 種類です。
•
AXI4 はバーストトランザクションをサポートするメモリマップのインターフェイスです。
•
AXI4-Lite は AXI4 の簡易バージョンで、インターフェイスはバースト対応ではありません。
•
AXI4-Stream は一方向のデータ転送 (マスターからスレーブ) のハイパフォーマンスのストリーミングインター
フェイスで、 AXI4 に比べると信号要件が少なくなっています。 AXI4-Stream では、同じワイヤセットの複数チャ
ネルのデータがサポートされます。
次の資料では、 AXI4 は AXI4 メモリマップインターフェイスを、 AXI4-Lite および AXI4-Stream はそれぞれ AMBA
AXI4 インターフェイスの該当タイプを示します。インターフェイスのコレクションを示す場合は、「AMBA AXI4」
が使用されます。
このセクションでは、AMBA AXI4 の概要を示し、System Generator に関する AMBA AXI4 の詳細を説明します。AMBA
AXI4 仕様の詳細は、ザイリンクスウェブサイトの [AMBA AXI4 インターフェイスプロトコル」ページにあるザイ
リンクス AMBA AXI4 の資料を参照してください。
System Generator での AXI4‐Stream のサポート
最もよく使用される AXI4-Stream 信号は、 TVALID、 TREADY、 TDATA の 3 つです。 AXI4-Stream 信号すべての中で
必須なのは TVALID だけで、それ以外はオプションです。情報を伝達する信号はすべて TVALID と同じ方向に伝搬さ
れますが、 TREADY だけは反対方向に伝搬されます。
AXI4-Steam はポイントツーポイントインターフェイスなので、マスターおよびスレーブインターフェイスの概念
はデータフローの方向性を示す上で重要です。マスターがデータを生成し、スレーブがデータを消費します。
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命名規則
AXI4-Stream 信号は、次のように命名されます。
<Role>_<ClassName>[_<BusName>]_[<ChannelName>]<SignalName>
次は、その例です。
m_axis_tvalid
この場合、 m は Role (マスター )、 axis は ClassName (AXI4-Stream)、 tvalid は SignalName です。
s_axis_control_tdata
この場合、 s は Role (スレーブ)、 axis は ClassName、 control は特定 IP の同じクラスの複数インスタンス間を区別
する BusName、 tdata は SignalName です。
TREADY/TVALID ハンドシェイクに関する注意事項
TREADY/TVALID ハンドシェイクは AXI の基本的概念で、双方向フローが制御できるように、マスターおよびスレー
ブ間でのデータの交換を制御します。 TDATA およびその他すべての AXI-Streaming 信号 (TSTRB、 TUSER、 TLAST、
TID、 TDEST) はすべて TREADY/TVALID ハンドシェイクで認証されます。マスターは TVALID がアサートされると
データの有効なビートを示し、 TREADY がアサートされるまでデータビートを維持する必要があります。 TVALID
は、アサートされると、 TREADY がアサートされるまでディアサートできません。 AXI では、 TREADY を TVALID
に依存させても TVALID のアサートが TREADY に依存しないようにする規則も追加されます。この規則により、タ
イミングループが循環されなくなります。次のタイミング図は、 TREADY/TVALID ハンドシェイクの例です。
ハンドシェイクの例
•
TREADY および TVALID の両方が同じサイクルで High になると、指定したチャネルで転送が発生します。
•
TVALID がアサートされた場合、転送が終了した後にのみディアサートできます (TREADY は High にサンプリン
グされます)。転送は取り消したり、中止したりできない可能性があります。
•
TVALID がアサートされると、同じチャネルのそれ以外の信号 (TREADY 以外) の値は転送が終了する (TREADY
のアサート後のサイクル) まで変化しません。
•
TREADY は TVALID のアサート前、アサート中またはアサート後のサイクルでアサートできます。
•
TVALID のアサートは、 TREADY の値には依存しませんが、 TREADY のアサートは、 TVALID の値には依存する
ことがあります。
•
マスターおよびスレーブインターフェイスの両方で入力および出力信号間に組み合わせパスがないようにする
必要があります。
°
°
AXI4-Stream IP に適用されます。つまり、 TREADY スレーブ出力は TVALID スレーブ入力から組み合わせて
生成できません。 TVALID で認証されたデータを即座に受信可能なスレーブは、データを受信するまでその
TREADY 信号をプレアサートする必要があります。または、 TREADY にレジスタを付けて、 TVALID アサー
トの次のサイクルを駆動することもできます。
デフォルトのデザイン規則では、スレーブは TREADY を独立して駆動するか、 TREADY をプレアサートし
て、レイテンシを最小限に抑える必要があります。
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第 4 章 : System Generator を使用したハードウェア設計
°
入力信号と出力信号間の組み合わせパスは別々の AXI4-Stream チャネル間で使用できますが、同じインター
フェイス (一緒に動作するチャネルの関連グループ) に属する複数チャネルには、入力信号および出力信号間
に組み合わせパスを使用するべきではありません。
•
該当するチャネルでは、 TREADY を除いてすべての信号がソース (通常はマスター ) からデスティネーション (
通常はスレーブ) まで伝搬されます。それ以外の反対方向へ伝搬する必要のある情報伝達信号または制御信号は、
すべて別のチャネルの一部 (別の TREADY/TVALID ハンドシェイクを使用したバックチャネル) であるか、アウ
トオブバンド信号 (ハンドシェイク以外) のいずれかである必要があります。スレーブからマスターへの反対方
向への情報の転送には、 TREADY を使用するべきではありません。
•
AXI4-Stream では、 TREADY が削除できます (デフォルトの値は 1)。これにより、 TREADY を生成する IP での
相互運用に制限が出ることがあります。 AXI4-Stream マスターは前方向のフロー制御 (TVALID) にのみ接続でき
ます。
System Generator での AXI4‐Stream ブロック
AXI4-Stream インターフェイスを含む System Generator ブロックは、AXI4 という名前の付いたザイリンクスブロック
セットライブラリにあります。このライブラリのブロックは、通常の (AXI4-Stream 以外の) ブロックとは、記述がわ
ずかに違っています。
ポートグループ
AXI4-Stream インターフェイスを提供するブロックでは、AXI4-Stream チャネルがまとめられ色分けされています。た
とえば、上記の DDS Compiler 5.0 ブロックでは、一番上の入力ポートの data_tready と 2 出力ポートの data_tvalid およ
び data_tdata が同じ AXI4-Stream チャネルにあります。 phase_tready、 phase_tvalid、 phase_tdata も同じチャネルにあり
ます。
AXI4-Stream チャネルには含まれない信号は、ブロックと同じ背景色で表示されます。 rst はその例です。
ポート名の省略
次の例では、 AXI4-Stream 信号の名前が省略され、ブロックで読みやすくなっています。名前の省略はあくまで表記
上のもので、ネットリストでは完全な AXI4-Stream 名が使用されます。名前の省略はデフォルトでオンになりますが、
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第 4 章 : System Generator を使用したハードウェア設計
ブロックのパラメーターダイアログボックスの [Display shortened port names] をオフにしてその完全名を表示させる
ようにすることもできます。
マルチチャネル TDATA の分割
AXI4-Stream では、 TDATA に複数チャネルのデータを含めることができます。 System Generator では、 TDATA のチャ
ネルが分割されます。たとえば、次の dout ポートの TDATA には、現実と仮想のコンポーネントの両方が含まれます。
マルチチャネル TDATA を分割してもデザインにロジックは追加されません。これはユーザーの都合を考えて System
Generator で分割されます。分割された TDATA ポートのデータも正しくバイトアライメントされます。
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第 4 章 : System Generator を使用したハードウェア設計
AXI4‐Lite インターフェイス生成
概要
System Generator を使用して開発したデザインモジュールは、通常より大きな DSP または Vivado システムのサブシ
ステムを形成します。これらの System Generator モジュールは演算およびデータパスが多く、通常 MATLAB/Simulink
のような資格化が優れた環境で作成するのがベストです。より大きなシステムは、通常 Vivado IP カタログの IP から
アセンブルされます。これらの IP は、標準ストリームを使用し、 AXI4-Lite のようなインターフェイスを制御します。
より大きなシステムでは、 Vivado IP インテグレーターのようなツールを使用してアセンブルされます。
ここでは、 System Generator モジュール用に標準 AXI4-Lite インターフェイスを作成し、後で IP インテグレーターを
使用して大型デザインに含めるためにそのモジュールを Vivado IP カタログにエクスポートする機能について説明し
ます。System Generator は、複数のクロックドメインで複数の AXI4-Lite インターフェイスを作成することもできます。
System Generator での AXI4‐Lite インターフェイス合成
デザイン作成および検証は、 AXI4-Lite インターフェイスを含まない System Generator デザインとまったく同じです。
次の example_dds デザインについて説明します。
このデザインには DDS Compiler が含まれ、出力周波数を制御するために 2 つの入力、 phase_valid および phase_data
が使用されます。
このデザインのシミュレーション結果は次のようになり、出力周波数が徐々に増加しているのがわかります。
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第 4 章 : System Generator を使用したハードウェア設計
AXI4‐Lite インターフェイス用デザインのコンフィギュレーション
example_dds デザインでは、 Gateway In および Gateway Out ブロックにより、 Simulink デザインのサイクルおよびビッ
ト精度の正確な FPGA 部分のバウンダリがマークされます。 DDS Compiler の周波数は、 Gateway In の出力ポート
(phase_valid および phase_data) に接続された信号に正しい値を挿入することで制御できます。これには、次の
phase_valid ブロックの例で示すように [Interface] オプションを変更します。
System Generator for デザインでは [Interface] がスレーブ AXI4-Lite インターフェイスに指定されているので、最上位
インターフェイスに変換されます。
次のオプションを使用することもできます。
[Auto assign address offset] (オン) : 各 Gateway が AXI4-Lite インターフェイス内のレジスタに接続され、AXI4-Lite イン
ターフェイスにマップされた異なる Gateway In の番号に基づいて、アドレスオフセットの自動割り当てが実行され
るように指定します。アドレスは、 32 ビットデータ幅にバイトでアライメントされます。
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第 4 章 : System Generator を使用したハードウェア設計
[Address offset] (オフ) : このオプションは、 [Auto assign address offset] がオフの場合にのみオンにできるようになりま
す。これにより、ユーザーがアドレスオフセットを手動で上書きできるようになります。
[Interface Name] : インターフェイスに名前を付けます。デザインに複数の AXI4-Lite インターフェイスがある場合は、
この名前でそれぞれのインターフェイスが識別されます。
重要 : ここで指定する名前には、英数文字 (アルファベットは小文字)、またはアンダースコア (_) のみが使用できま
す。また、名前は小文字のアルファベットから始めてください。たとえば、「axi4_lite1」という名前は使用できます
が、「1Axi4-Lite」は使用できません。
[Description] : ここに入力した情報は、デザインが Vivado IP カタログにエクスポートされると自動的に作成されるイ
ンターフェイスの資料に含まれます。
その他の Gateways も同じ方法でコンフィギュレーションされます。
Vivado IP インテグレーターで使用するためのデザインのパッケージ
System Generator での検証が終了したので、デザインを IP インテグレーターで使用できるようにパッケージします。
まず、 [Compilation] を [IP Catalog] に設定します (デフォルトの生成ターゲット )。これにより、 System Generator から
作成されたすべてのハードウェアソース (RTL + IP + 制約) が IP にまとめられます。
選択されるパーツは、ザイリンクス Zynq-7000 ZC702 評価ボードで使用可能なパーツと同じです。また、 System
Generator トークンの [Settings] ボタンを使用しても IP に含まれる情報を変更できます。この場合、次に示すデフォル
ト値が使用されます。
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第 4 章 : System Generator を使用したハードウェア設計
System Generator トークンの GUI で [Generate] ボタンをクリックすると、 RTL + IP + 制約がまとめられて、パッケー
ジが作成されます。
生成結果の詳細前述の System Generator 設定に基づいて、次のフォルダーおよびファイルが作成されます。
1.
<target directory>/ip : このディレクトリには、 IP 関連のハードウェアファイルおよびソフトウェアドライバー
が含まれます。 IP カタログに追加する必要があるのはこのディレクトリです。
2.
<target directory>/ip_catalog : このディレクトリには example_dds.xpr という Vivado IDE プロジェクトのサンプル
が含まれます。
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第 4 章 : System Generator を使用したハードウェア設計
AXI4‐Lite インターフェイスへのマップ
AXI4-Lite レジスタとしてタグ付けされた Gateway Ins および Gateway Outs は、次の回路図に示すように、メモリマッ
プ内の異なる 32 ビットレジスタにマップされます。
注記 : 次の回路図は、1 つの AXI4-Lite インターフェイスへのマップ例で、すべてのゲートウェイに同じインターフェ
イス名が指定されているものとします。複数の AXI4-Lite インターフェイスがある回路図では、同じインターフェイ
ス名のあるゲートウェイのグループごとに、それぞれ AXI4-Lite インターフェイスがあります。
図に示すとおり、 axi_lite_interface_example_dds というモジュールが RTL デザインに挿入され、 System Generator デザ
インの phase_valid および phase_data ポートを駆動します。最上位では、スレーブ AXI4-Lite インターフェイスが使用
されます。アドレスデコードが実行され、 phase_valid または phase_data ポートがプロセッサから取得されたアドレス
に基づいて駆動されるのは、このモジュール内です。
アドレス指定 (s_axi_araddr および s_axi_awaddr) に必要なビット数は、AXI4-Lite インターフェイスレジスタの数と各
AXI4-Lite レジスタのオフセット仕様によって決定されます。モジュール生成中には各レジスタを別々にデコードす
るのに十分なビットが提供されます。この例の場合、 phase_data と phase_valid という 2 つのゲートウェイがあり、各
ポートがアドレスオフセット 0x0000 および 0x0004 を割り当てます。この結果、 3 つのアドレスビットがアロケート
されます。
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第 4 章 : System Generator を使用したハードウェア設計
複数の AXI4‐Lite インターフェイスの管理
System Generator 2015.1 リリースより、 System Generator は、複数の AXI4-Lite インターフェイスを使用した IP 生成を
サポートしています。 Gateway In および Gateway Out ブロックを、異なる AXI4-Lite インターフェイスにまとめるこ
とができます。この機能はマルチクロックデザインでも使用できます。ソフトウェアドライバーも提供されます。
AXI4-Lite インターフェイスに名前を付けるには、インターフェイスに関連付けられている Gateway In および Gateway
Out ブロックに対し、 [Interface Name] で名前を設定します。
同じインターフェイス名を持つ Gateway In および Gateway Out ブロックは 1 つの AXI4-Lite インターフェイスにまと
められます。インターフェイス名は、小文字のアルファベットで始める必要があり、英数字 (アルファベットは小文
字) またはアンダースコア ( _ ) のみで指定します。複数のクロックドメインで同じインターフェイス名を使用するこ
とはサポートされていません。
ネットリストを生成するには、 [IP Catalog] または [HDL Netlist] をコンパイルターゲットに選択します。
System Generator で [HDL Netlist] を選択する場合は、 Vivado でデザインをエラボレートすると、 AXI Lite デコーダー
が 2 つ作成されます。
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第 4 章 : System Generator を使用したハードウェア設計
[IP Catalog] を選択する場合は、複数の AXI4-Lite インターフェイスと aresetn 信号のあるサンプル BD も生成されます。
インターフェイスの命名規則は次のようになっています。
<clock domain name/design name>_<interface name>_s_axi
AXI4-Lite インターフェイスごとに
パッケージされる
同じクロックドメインのすべての
AXI4-Lite インターフェイスに対し 1
つの aresetn 信号
IP を説明するファイルを生成するには、コンパイルを実行する前に、 System Generator トークンの [Compilation] タブ
で [Create interface document] オプションを選択します。
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第 4 章 : System Generator を使用したハードウェア設計
このファイルには、ほかの Vivado IP ファイルと同じ方法でアクセスできます。 Vivado 回路図で IP をダブルクリック
し、 [Documentation] → [Product Guide] をクリックします。
次のようなファイル (HTML) が開きます。
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第 4 章 : System Generator を使用したハードウェア設計
X-Ref Target - Figure 4-1
この資料には、 IP のメモリマップについてのセクションが含まれています。 AXI4-Lite インターフェイスの Gateway
In または Gateway Out ポートで [Auto assign address offset] を選択した場合は、インターフェイスがマップされている
アドレスを検索できます。
X-Ref Target - Figure 4-2
ソフトウェアドライバーは自動的に生成され、 SDK にパッケージされます。ソフトウェアドライバーの資料は SDK
にあります。
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第 4 章 : System Generator を使用したハードウェア設計
X-Ref Target - Figure 4-3
アドレス生成
自動アドレス生成プロセスでは、次が前提となります。
1.
各 AXI4-Lite はそれぞれ独自のアドレスオフセットに関連付けられ、それが 32 ビットワードバウンダリ (たと
えば 4 の倍数) にアライメントされます。
2.
アドレスは 0 から始まります。
3.
アドレスは、ゲートウェイの辞書順にインクリメンタルに割り当てられます。 2 つのゲートウェイに同じ名前が
付いている場合、任意の名前が付きます。
4.
すべての AXI4-Lite のゲートウェイの幅は 32 ビット未満にしておかないと、エラーが発生します。
5.
AXI4-Lite のゲートウェイの幅が 32 ビット未満であれば、内部レジスタから LSB が DUT (Design Under Test) 内に
割り当てられます。
6.
次は、ユーザーの指定したオフセットアドレスを管理するために使用される条件です。
a.
すべてのユーザー指定のアドレスは、自動アロケーションの前に AXI4-Lite のゲートウェイにアロケートさ
れます。
b.
ユーザー指定のアドレスの 2 つが同じ場合、生成中にのみエラーが発生します (それ以外の場合は無視され
ます)。
c.
残りの
AXI4-Lite
のゲートウェイでアドレスが自動的にアロケートされるように設定されている場合、
System Generator はユーザー指定のアドレスによって残された穴を埋めようとします。
Vivado IDE サンプルプロジェクトの特徴
Vivado IDE サンプルプロジェクト (example_dds.xpr) を使用すると、System Generator から作成された IP を使用する方
法を簡単に理解できるようになっています。このプロジェクトは次のようになっています。
1.
System Generator から生成された IP が既にプロジェクトに関連付けられた IP カタログに追加されており、RTL フ
ローおよび IP インテグレーターベースフローで使用できるようになっています。
2.
デザインには、 example_dds_0 という RTL でインスタンシエーションされた IP のほか、そのような IP を RTL フ
ローでどのようにインスタンシエートするかを示した example_dds_stub が含まれます。
3.
デザインには、同じ IP を RTL フローにインスタンシエートするために、 example_dds_tb というテストベンチが
含まれます。
4.
このサンプルプロジェクトで選択されているパーツは Zynq-7000 AP SoC なので、デザインには Zynq-7000 サブ
システムのあるサンプル IP インテグレーター図が含まれます。その他すべてのパーツには、 MicroBlaze ベース
のサブシステムが作成されます。
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第 4 章 : System Generator を使用したハードウェア設計
5.
選択されたパーツがサポートされるボードの 1 つと同じであれば、プロジェクトは同じパーツ設定の最初のボー
ドに設定されます。
6.
ブロックデザインをインスタンシエートするラッパーが作成され、 Top として設定されます。
ヒント : IP に関連付けられているインターフェイスの資料には各ブロックの GUI からアクセスできます。資料にアク
セスするには、 GUI で System Generator IP をダブルクリックし、ダイアログボックスで [Documentation] をクリック
します。
ソフトウェアドライバー
ベアメタルソフトウェアドライバーは、ゲートウェイに割り当てられたアドレスオフセットに基づいて作成されま
す。これらのドライバーは、 <target_directory>/ip/drivers というフォルダーに保存されます。これらのドライバーを使
用するには、 SDK 検索パスに <target_directory>/ip を追加する必要があります。
AXI4-Lite インターフェイスにマップされた Gateway In それぞれに対して、次の 2 つの API が作成されます。
/**
* Write to <Gateway In id> of <design name>.Assignments are LSB-justified.
*
* @paramInstancePtr is the <Gateway In id> instance to operate on.
* @paramData is value to be written to gateway <Gateway In id>.
*
* @returnNone.
*
* @note
<Text from Description control of the Gateway In GUI>
*
*/
void <Gateway In id>_write(example_dds *InstancePtr, u32 Data);
/**
* Read from <Gateway In id> of <design name>.Assignments are LSB-justified.
*
* @paramInstancePtr is the phase_valid instance to operate on.
*
* @returnu32
*
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第 4 章 : System Generator を使用したハードウェア設計
* @note
Phase Valid Port That Must Be Asserted.
*
*/
u32 <Gateway In id>_read(example_dds *InstancePtr);
<Gateway In id> :<design_name>_<gateway_name> の <design_name> はデザインの VHDL/Verilog 最上位名で
<gateway_name> はゲートウェイの省略名になります。
Gateway Outs では同じようなドライバーが生成されますが、読み出し専用になります。
AXI4‐Lite インターフェイス生成での既知の問題
ゲートウェイ (Gateway In または Gateway Out) が AXI4-Lite インターフェイスとして設定されているデザインに対し
ては、テストベンチ生成はサポートされません。
System Generator でのプラットフォームベースのア
クセラレータの調整
プラットフォームベースのアクセラレータは、大型システムを開発しやすくするため、ボトムアップの設計手法を使
用します。ボードレベルのインターフェイスをプロセッシングシステムに接続するプラットフォームと、 SoC 内部の
データパスで、プラットフォームデザインによって制御され信号を供給されるアクセラレータの 2 つのセクション
が作成されます。 DSP データパスまたはアクセラレータは、プラットフォームベースシステムと、外部デバイスへ
のインターフェイスの自動接続機能を利用することができます。
Vivado IP インテグレーターでのデザインの作成をスピードアップさせるには (デザインのアクセラレータ部分が
System Generator で開発されるようにするには)、次の手順に従ってください。
1.
Vivado IP インテグレーターでデザインのブロック図 (BD) を作成します。これがプラットフォームフレームワー
クになります。
2.
System Generator にこのプラットフォームフレームワークをインポートします。
3.
System Generator で、デザインのアクセラレータ部分を入力します。
4.
System Generator で、IP カタログフローを使用してアクセラレータモデルをコンパイルし、元のデザイン (Vivado
BD ファイルから ) および System Generator モデルの回路を含む Vivado プロジェクトを作成します。
手順 1 : IP インテグレーターブロック図 (.bd) として Vivado でプ
ラットフォームフレームワークを作成
まず、 Vivado IP インテグレーターでプラットフォームデザインを含むブロック図を作成する必要があります。デザ
インのアクセラレータ部分を含むプラットフォームベースシステムとして、コンフィギャララブルサンプルデザイ
ン、リファレンスデザイン、またはカスタムデザインを使用することが可能です。
次の例では、プラットフォームデザインには Zynq-7000 プロセッシングシステムおよび AXI DMA が含まれていま
す。このプラットフォームデザインは、 DMA を使用して DDR メモリとデータを送受信し、 DDR から受信したデー
タでの DES 暗号化を実行し、そして暗号化されたデータを DDR に戻すことを目的としています。 AXI Stream ポート
である M_AXIS_MM2S および S_AXIS_S2MM (データパス) は、ブロック図 (BD) の外部にあります。System Generator
BD のインポート時に、これらのインターフェイスを System Generator が使用できるようになっています。 AXI4-Lite
インターフェイスである M00_AXI も外部インターフェイスになっていて、アクセラレータ IP の制御インターフェイ
スになることを示しています。
IP インテグレーターでのデザインの要件は次のとおりです。
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第 4 章 : System Generator を使用したハードウェア設計
•
このシステムは特定ボートまたはパーツに対してビルドする必要があります。これでポートおよびインターフェ
イスの一部にロケーション属性が割り当てられるようになります。
•
デザインのアクセラレータ部分に設定したい AXI インターフェイスは外部インターフェイスになっている必要
があります。
X-Ref Target - Figure 4-4
現時点では、プラットフォームフレームワークに関しては、次のインターフェイスがサポートされています。
インターフェイス
マスター
スレーブ
AXI4
サポートあり
サポートなし
AXI4-Lite
サポートあり
サポートなし
AXI4-Stream
サポートあり
サポートあり
手順 2 : BD ファイルを処理し、ロケーションが割り当てられてい
ないポートおよびインターフェイスを System Generator にイン
ポート
Vivado IP インテグレーターで作成された BD
xilinx.utilities.importBD ユーティリティを使用します。
ファイルをインポートするため、 System
Generator
で
System Generator のコマンドラインで次のコマンドを入力します。
xilinx.utilities.importBD(vivado_project,matlab_file)
このユーティリティはプラットフォームフレームワークの Vivado プロジェクトおよび System Generator で作成され
る新しいモデルの名前を読み込みます。System Generator のポートおよび外部インターフェイス (ボードコネクティビ
ティおよび自動化に基づいて、ポートにロケーション属性が設定されていないインターフェイス) のために、プラッ
トフォームデザインを処理し、デザインのアクセラレータ部分となるサンプルスタブを System Generator で作成しま
す。
コマンドの使用方法
xilinx.utilities.importBD('<path_to_vivado_project_directory>/<project_name>.xpr',
'mynewmodel')
xilinx.utilities.importBD('C:\test_importBD\platform.xpr', 'mynewmodel')
System Generator で作成されたモデルは次のようになります。
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第 4 章 : System Generator を使用したハードウェア設計
X-Ref Target - Figure 4-5
System Generator でのモデルには次のような機能があります。
•
それぞれの AXI4-Lite インターフェイスに対し、 Gateway In および Gateway Out ブロックが表示されます。この
後、 AXI4-Lite ゲートウェイをデザインに必要な数だけ複製し追加することができます。
•
AXI4-Stream インターフェイスに対しては、 TDATA、 TVALID、 TREADY、などの AXI4-Stream ポートが表示さ
れます。
•
モデルの System Generator トークンは、コンパイルターゲットに [IP Catalog] が設定され、 [Part] は Vivado プロ
ジェクトと同じザイリンクスデバイスが設定されます。
手順 3 : System Generator でロジックを BD ソケットに接続
この段階で、 System Generator でアクセラレータを作成できます。次の例では、ほかのロジックに接続されていて、
ゲートウェイの名前を変更してあります。
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第 4 章 : System Generator を使用したハードウェア設計
X-Ref Target - Figure 4-6
手順 4 : アクセラレータモデル (IP カタログフロー ) をコンパイル
して、デザインを作成
IP カタログコンパイルフローを使用して、デザインを作成します。 System Generator トークンをダブルクリックし、
[Settins] ボタンをクリックし、 [Use Plug-in project] に Vivado IP インテグレーターがデザインをインポートしたディレ
クトリを指定します (次を参照)。 [Generate] をクリックすると、元の Vivado プラットフォームフレームワーク /シス
テムと、System Generator で作成されたアクセラレータ IP を含んだ Vivado プロジェクトが、ソフトウェアドライバー
と一緒に作成されます。このプロジェクトは、 System Generator トークンの [Target directory] で設定したディレクトリ
の下にある ip_catalog というディレクトリに保存され、また、共通 IP リポジトリにも保存されます。
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第 4 章 : System Generator を使用したハードウェア設計
X-Ref Target - Figure 4-7
この新しいプロジェクトを Vivado で開き、例にあるようにデザインをインプリメントします。 System Generator シン
ボルのついたブロックは、 System Generator で作成されたブロックであることを示しています。
X-Ref Target - Figure 4-8
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第 5 章
System Generator でのタイミング解析
System Generator はビット精度およびサイクル精度のモデリングツールです。 Simulink でデザインをシミュレーショ
ンすることにより、その機能を検証することができます。しかし、生成された HDL ファイルがハードウェアで正し
く機能することを確認するには、タイミングクロージャを達成しておく必要があります。このプロセスを迅速に行う
ため、 System Generator にはタイミング解析が統合されています。
これにより、合成後またはインプリメンテーション後に System Generator から生成された HDL ファイルでスタティッ
クタイミング解析を実行できます。また、合成後ネットリストまたはインプリメンテーション後ネットリストに
Vivado タイミングエンジンを実行した結果と、 Simulink での System Generator モデルを比較するメカニズムも提供さ
れています。つまり、 Simulink IDE 環境内で、デザインの DSP サブモジュールのタイミングクロージャを達成させ
ることができます。
コンパイルターゲット (HDL ネットリストなど) でタイミング解析を実行すると、パスが表に表示され、表の列には
タイミングスラックやパス遅延などの情報が表示されます。この表は Timing Analyzer GUI と呼ばれます。この表の
内容は、スラックなど列の情報を使用して分類できます。また、表のエントリと Simulink モデルとの間をクロスプ
ローブできるようになっており、モデルのタイミングエラーを検出および修正しやすくなっています。 Timing
Analyzer GUI と Simulink モデル間のクロスプローブは、表の行を選択/ クリックして行います。モデル内の対応パス
はハイライトされます。パスにタイミング違反があれば、赤くハイライトされ、違反がなければ緑色にハイライトさ
れます。
タイミング解析の実行
モデルでのタイミング解析実行方法を説明します。
タイミング解析結果からモデルへ
のクロスプローブ
Timing Analyzer の表の行から Simulink モデルにクロス
プローブする方法を説明します。パス内の System
Generator ブロックがハイライトされます。
既存のタイミング解析結果へのア
クセス
既存の Timing Analyzer 結果に対し、Timing Analyzer GUI
を再度起動する方法を説明します。
タイミング違反のトラブルシュー
トに関する推奨事項
デザインに発生したタイミング違反の原因を追究する
方法を説明します。
タイミング解析の実行
次のコンパイルターゲットのいずれかを生成するたびに、タイミング解析を実行することができます。
•
HDL ネットリスト
•
ハードウェア協調シミュレーション
•
IP カタログ
•
合成済みチェックポイント
System Generator でタイミング解析を実行するには、次の手順に従ってください。
1.
Simulink モデルで System Generator トークンをダブルクリックします。
2.
System Generator トークンのダイアログボックスで次のように設定します。
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第 5 章 : System Generator でのタイミング解析
°
[Compilation] タブで [Target Directory] を指定します。
°
[Clocking] タブで、ランタイムを重視するか、正確さを重視するかによって、[Perform Timing Analysis] フィー
ルドを [Post Synthesis] または [Post Implementation] に設定します。
X-Ref Target - Figure 5-1
3.
System Generator トークンのダイアログボックスで [Generate] をクリックします。
生成を実行すると、次のことが行われます。
a.
System Generator が選択されているコンパイルターゲットに必要なファイルを生成します。タイミング解析
のため、 System Generator がデザインプロジェクトに対し、 Vivado をバックグランドで起動し、 Vivado にデ
ザインタイミング制約を渡します。
b.
[Perform Timing Analysis] で [Post Synthesis] を選択したか、 [Post Implementation] を選択したかによりますが、
デザインは Vivado で合成またはインプリメンテーションまで実行されます。
c.
Vivado ツールの実行が完了すると、タイミングパス情報が収集され、 Vivado タイミングデータベースの指
定ファイルフォーマットで保存されます。タイミングパスデータが収集されると、 Vivado プロジェクトは
閉じ、 MATLAB/System Generator プロセスに戻ります。
d.
System Generator はタイミング情報を処理し、 Timing Analyzer の表にタイミングパス情報を表示します (次
を参照)。
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第 5 章 : System Generator でのタイミング解析
X-Ref Target - Figure 5-2
Timing Analyzer の表には次のように表示されます。
•
Simulink モデルからのパス (重複しない) がレポートされます。
•
スタック値が最も低いパスから 50 個表示されます。ワーストスラックが 1 番最初に表示され、スラック値が低
いものから順に表示されます。
•
表示順序は、列見出しをクリックすると列の値順に分類することができます。
•
タイミング違反が発生しているパスのスラック値は負の値になっていて、赤で表示されます。
•
表の中でパスを選択すると、この表から Simulink モデルへとクロスプローブできます。 Simulink モデル内の対応
する System Generator ブロックがハイライトされます。「タイミング解析結果からモデルへのクロスプローブ」を
参照してください。
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第 5 章 : System Generator でのタイミング解析
タイミング解析結果からモデルへのクロスプローブ
Timing Analyzer の表の中でパス (行) をクリックすると、この表から Simulink モデルへとクロスプローブできます。モ
デル内の対応 System Generator ブロックがハイライトされます。これで、タイミング違反が発生しているパスを解析
し、トラブルシュートすることができます。
X-Ref Target - Figure 5-3
クロスプローブするとき、モデルでは次のように表示されます。
•
タイミング違反が起きているパスのブロックはモデルでは赤くハイライトされます。
•
タイミング違反が起きているパスのブロックがサブシステム内にある場合は、そのサブシステムが赤くハイライ
トされ、サブシステムを展開し、その中にあるブロックを調査することができます。
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第 5 章 : System Generator でのタイミング解析
X-Ref Target - Figure 5-4
•
パスにタイミング違反が発生していない場合 (つまり、タイミング制約に違反が起きていない)、対応するブロッ
クは緑色にハイライトされます。
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第 5 章 : System Generator でのタイミング解析
既存のタイミング解析結果へのアクセス
System Generator トークンのダイアログボックスの [Clocking] タブには [Launch Analyzer] ボタンがあり、これをクリッ
クすると、モデルの既存のタイミング解析結果が含まれた Timing Analyzer の表が開きます。[Target directory] に Timing
Analyzer で読み出し可能なディレクトリが指定されていることを確認してください。 Simulink モデルでタイミング解
析を既に実行していて、 Simulink モデルを前回の実行から変更していない場合にのみ、この操作が可能です。
X-Ref Target - Figure 5-5
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第 5 章 : System Generator でのタイミング解析
タイミング違反のトラブルシュートに関する推奨事項
タイミング違反のトラブルシュートには次の点が推奨されます。
•
タイミング解析を手早く実行するには、インプリメンテーション後の解析よりも、合成後の解析が適しています。
•
Vivado 合成プロセス中のロジック最適化の後は、Vivado データベースでマージされたロジックについての情報は
ツールでは保存されません。マージされたロジックおよび共有ロジックを、Vivado タイミングパスから Simulink
モデルに正確にクロスプローブするのは難しい場合があります。そこで、デフォルトの Vivado 合成ストラテジ
に次の変更を加えて、 Vivado でカスタムの合成ストラテジを作成することを推奨します。
1.
Vivado で次の作業を行います。
-
合成オプションに -keep_equivalent_registers を選択します。
-
合成オプションで -resource_sharing を off に設定します。
2.
新しい合成ストラテジを保存して Vivado を終了します。
3.
System Generator で、デザインを生成する前に、新しく保存したカスタムの合成ストラテジを System Generator
トークンのダイアログボックスで選択します。
X-Ref Target - Figure 5-6
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第 6 章
ハードウェア協調シミュレーションの使用
概要
System Generator には、ハードウェア協調シミュレーションの機能が含まれ、 FPGA で実行されるデザインを直接
Simulink シミュレーションに読み込むことができます。[Hardware Co-Simulation] コンパイルオプションを選択してコ
ンパイルすると、ビットストリームが自動的に作成され、ブロックに関連付けられます。デザインが Simulink でシ
ミュレートされると、そのコンパイルされた部分の結果はハードウェアで計算されます。これにより、コンパイルさ
れた部分が実際のハードウェアでテストできるようになり、シミュレーション時間を大幅に短縮させることができま
す。 System Generator では現在のところ次のボードがサポートされています。
表 6‐1 : System Generator ハードウェア協調シミュレーションのボードサポート
デバイスファミリ
ボード
サポート
Artix-7
AC701
JTAG
Kintex-7
KC705
• JTAG
• ポイントツーポイントイーサネット
Virtex-7
VC707
• JTAG
• ポイントツーポイントイーサネット
Zynq-7000
ZC702
ZC706
• JTAG
• JTAG
ハードウェア協調シミュレーションへの M コードアクセス
MATLAB M コード (M-Hwcosim) を使用すると、 System Generator ハードウェア協調シミュレーションフローで作成
されたハードウェアをプログラム制御できます。 M-Hwcosim インターフェイスでは、 Simulink のフレームワークとは
別に、ハードウェアに対応する MATLAB オブジェクトを純粋な M コードで作成できます。そうすると、これらのオ
ブジェクトを使用して、ハードウェアへ読み出しおよび書き込みができるようになります。この機能を使用して、ハー
ドウェア協調シミュレーションにスクリプトインターフェイスを含めることができ、ハードウェアをスクリプト記述
されたテストベンチで使用したり、 M コードでのハードウェアアクセラレーションとして利用することができるよ
うになります。
この詳細は、『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』
(UG958)の「ハードウェア協調シミュレーションへの M コードアクセス」を参照してください。
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第 6 章 : ハードウェア協調シミュレーションの使用
ハードウェアボードのインストール
ハードウェア協調シミュレーションを実行するには、まずハードウェアボードをインストールして設定する必要があ
ります。次のセクションでは、ザイリンクスのサポートするボードのインストールおよび設定方法について説明しま
す。
JTAG ベースのハードウェア協調シミュレーション
JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール
ポイントツーポイントイーサネットハードウェア協調シミュ
レーション
PC でのローカルエリアネットワークの設定
Linux でのポイントツーポイントイーサネットハードウェア協調シミュレーション
ポイントツーポイントイーサネットハードウェア協調シミュレーション
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための KC705 ボードのインストール
ポイントツーポイントイーサネットハードウェア協調シミュレーションのための VC705 ボードのインストール
ハードウェア協調シミュレーション用のモデルのコ
ンパイル
ハードウェア協調シミュレーションは、ハードウェアで実行する System Generator モデルまたはサブシステムから始
めます。基本的なハードウェアボードの要件を満たしているモデルであれば、どのモデルでも協調シミュレーション
が可能です。このモデルには System Generator トークンを含める必要があります。このブロックはモデルのハードウェ
アへのコンパイル方法を定義します。フローの始めにまず [System Generator] ダイアログボックスを開いて、
[Compilation] からコンパイルタイプを選択します。
System Generator トークンの使用方法については、 System Generator トークンを使用したコンパイルとシミュレーショ
ンを参照してください。
コンパイルターゲットの選択
[System Generator] ダイアログボックスで適切なコンパイルタイプを選択すると、ハードウェア協調シミュレーショ
ンボードを選択できます。ハードウェア協調シミュレーションターゲットは、ダイアログボックスの [Compilation]
フィールドの [Hardware Co-Simulation] メニューの下に分類されます。
コンパイルターゲットを選択すると、 [System Generator] ダイアログボックスのフィールドがそのターゲットに合わ
せて自動的に設定されます。 System Generator は各コンパイルターゲットのダイアログボックスの設定を記録してい
ます。新しいターゲットを選択したときにこれらの設定は保存され、そのターゲットをもう 1 度開くとその設定が復
元されます。
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第 6 章 : ハードウェア協調シミュレーションの使用
コードジェネレーターの起動コードジェネレーターは、 [System Generator] ダイアログボックスの [Generate] ボタンをクリックすると起動します。
コードジェネレーターは、ハードウェア協調シミュレーションに合ったデザインの FPGA コンフィギュレーション
ビットストリームを生成します。 System Generator は、コンパイルプロセス中にモデルの HDL およびネットリスト
ファイルを生成するだけでなく、 FPGA コンフィギュレーションファイルを生成するのに必要なダウンストリーム
ツールも実行します。
注記 : [Generate] ボタンをクリックすると、ステータスを示すダイアログボックスが表示されます。コンパイル中は、
[Cancel] および [Show Details] ボタンが表示されます。 [Cancel] ボタンをクリックすると、コンパイルが停止します。
[Show Details] ボタンをクリックすると、実行中にコンパイルの各段階に関する詳細が表示されます。ダイアログボッ
クスの [Hide Details] ボタンをクリックすると、コンパイルの詳細は非表示になります。
コンフィギュレーションビットストリームには、モデルに関連したハードウェアが含まれるほか、ボードと PC 間の
物理的インターフェイスを使用して、 System Generator がデザインが通信できるようにする追加インターフェイスロ
ジックも含まれます。このロジックにはメモリマップインターフェイスが含まれ、これを介して、 System Generator
はデザインの入力ポートおよび出力ポートに値を読み出したり、書き込んだりできます。また、ターゲットの FPGA
ボードが正しく機能するのに必要なボードに特化した回路も含まれます。
ハードウェア協調シミュレーションブロック
デザインを FPGA ビットストリームにコンパイルした後、 System Generator は新しいハードウェア協調シミュレー
ションブロックを自動的に作成します。ハードウェア協調シミュレーションブロックを格納するための Simulink ラ
イブラリも作成されます。この段階では、ライブラリからブロックをコピーして、ほかの Simulink および System
Generator ブロックと同様に、 System Generator デザインで使用できます。
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第 6 章 : ハードウェア協調シミュレーションの使用
ハードウェア協調シミュレーションブロックは、元になっているモデルまたはサブシステムの外部インターフェイス
があるものと想定します。ハードウェア協調シミュレーションブロックのポート名は元のサブシステムのポート名と
同じになります。ポートタイプおよびレートも元のデザインと同じになります。
ハードウェア協調シミュレーションブロックは、ほかのブロックと同じように Simulink デザインで使用されます。シ
ミュレーション中、ハードウェア協調シミュレーションブロックは FPGA ボードと通信して、デバイスコンフィギュ
レーション、データ転送、クロック供給などのタスクを自動化します。ハードウェア協調シミュレーションブロック
は、ほかの System Generator ブロックが使用するのと同じ型の信号を使用および生成します。値がブロックの入力ポー
トの 1 つに書き込まれると、ブロックは対応するデータをハードウェアの該当箇所に送信します。同様に、出力ポー
トにイベントがあると、ブロックはハードウェアからデータを取り出します。
ハードウェア協調シミュレーションブロックは、ザイリンクスの固定小数点型、 Simulink の固定小数点型、または
Simulink の倍精度 (double) 型の信号で駆動可能です。出力ポートは、信号型が駆動するブロックに適したものである
とみなします。出力ポートが System Generator ブロックに接続すると、出力ポートはザイリンクス固定小数点型の信
号を出力します。あるいは、ポートが Simulink ブロックを直接駆動する場合は、 Simulink データ型の信号を出力しま
す。
注記 : Simulink データ型がブロック信号型として使用されると、入力データの量子化は丸めによって処理され、オー
バーフローは飽和によって処理されます。
ハードウェア協調シミュレーションブロックには、その他の System Generator ブロックと同様、パラメーターダイア
ログボックスがあり、さまざまな設定でコンフィギュレーションできるようになっています。ハードウェア協調シ
ミュレーションブロックのパラメーターは、ブロックがインプリメントされる FPGA ボードによって異なります
(FPGA ボードごとにそれぞれカスタマイズされたハードウェア協調シミュレーションブロックが提供されています
)。
ハードウェア協調シミュレーションのクロック
クロックモード
System Generator ハードウェア協調シミュレーションブロックを関連づけられている FPGA ハードウェアと同期させ
る方法は複数あります。シングルステップクロックモードでは、FPGA に Simulink からクロックが供給され、フリー
ランニングクロックモードの場合は、内部クロックが使用され、 Simulink がハードウェア協調シミュレーションブ
ロックを起動すると非同期にサンプリングされます。
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第 6 章 : ハードウェア協調シミュレーションの使用
シングルステップクロック
シングルステップクロックモードでは、ハードウェアがソフトウェアシミュレーションと足並みを揃えた状態にな
ります。これは、各シミュレーションサイクルでハードウェアに 1 つのクロックパルスを供給する方法です ( FPGA
が入力/出力レートよりも速くクロック供給を受けている場合は複数クロックパルスを供給)。このモードの場合、
ハードウェア協調シミュレーションブロックは元のモデルに対してビットごとまたはサイクルごとに比較されます。
ハードウェア協調シミュレーションブロックは、Simulink が起動する場合にのみ FPGA ハードウェアのクロック信号
を生成するので、 Simulink モデルのシミュレーションのほかの部分からのオーバーヘッドや、 Simulink と FPGA ボー
ド間の通信オーバーヘッド (バスレイテンシなど) により、ハードウェアで達成されるパフォーマンスが著しく制限
されます。通信オーバーヘッドに関していえば、 FPGA 内の計算能力が大きければ ( ロジック数が多かったり、ハー
ドウェアがかなりのオーバークロック状態であるなど)、ハードウェアにより、シミュレーションをかなりスピード
アップさせることができます。
フリーランニングクロック
フリーランニングクロックモードでは、ハードウェアはソフトウェアシミュレーションに対して非同期に実行しま
す。実質的には Simulink が FPGA クロックを生成するシングルステップクロックモードとは違って、フリーランニ
ングモードでは、ハードウェアクロックは FPGA 内で継続的に実行します。このモードでは、 Simulink がハードウェ
ア協調シミュレーションブロックを起動するときに、ハードウェアの内部ステートを Simulnk がサンプリングするだ
けなので、シミュレーションは元のモデルとビットごと、サイクルごとには比較されません。 FPGA ポート I/O は
Simulink のイベントとは同期しなくなります。 Simulink ポートでイベントが発生すると、その時点で値がハードウェ
アの対応ポートから読み出されるか、そのポートに書き込まれます。しかし、ポートイベント間のハードウェアでの
経過クロックサイクル数はわからないので、ハードウェアの現在のステートを元の System Generator モデルと照合す
ることはできません。 Simulink とは一定期間を置いてしか同期しないため、 FPGA はフルスピードで動作可能となる
ので、ストリーミングアプリケーションにとって、これは非常に好ましい状況です。
フリーランニングクロックモードでは、ユーザーが明示的な同期メカニズムを System Generator モデルに構築してお
く必要があります。簡単な例をあげると、ハードウェア協調シミュレーションブロックの出力ポートとしてのステー
タスレジスタで、これは条件が満たされていればハードウェアで設定されます。 System Generator モデルのほかの部
分は、ステータスレジスタをポーリングして、ハードウェアのステートを判断できます。
クロックモードの選択
すべてのハードウェアボードでフリーランニングクロックがサポートされるわけではありません。しかし、サポー
トされる場合は、ハードウェア協調シミュレーションブロックのパラメーターダイアログボックスでクロックモー
ドが選択できるようになっています。協調シミュレーションのクロックモードは、シミュレーションの開始前に、パ
ラメーターダイアログボックスの [Clock Source] で [Single stepped] または [Free running] をオンにすると変更できま
す。
注記 : ハードウェア協調シミュレーションブロックで使用可能なクロックオプションは、使用する FPGA ボードに
よって異なります (フリーランニングクロックソースがサポートされないボードの場合は、ダイアログボックスに
オプションは表示されません)。
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第 6 章 : ハードウェア協調シミュレーションの使用
M-Hwcosim をを使用してフリーランニングクロックのオン/オフをプログラミングで切り替える方法については、
『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG958) の
「M-Hwcosim MATLAB クラス」を参照してください。
JTAG ハードウェア協調シミュレーション用の KC705 ボードのインストール
次のセクションでは、 K705 ボードで JTAG ハードウェア協調シミュレーションを実行するのに必要なハードウェア
およびソフトウェアのインストールおよび設定方法を説明します。
必要なハードウェア
1.
ザイリンクス Kintex®-7 KC705 ボードには、次のものが含まれています。
a.
Kintex-7 KC705 ボード
b.
KC705 キットに含まれる 12V 電源
c.
Micro USB-JTAG ケーブル
ホスト PC への Vivado Design Suite のインストール
次の資料で説明されているように、ホスト PC へザイリンクス Vivado® Design Suite をインストールします。
『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)
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第 6 章 : ハードウェア協調シミュレーションの使用
KC705 ボードの設定
次の図は、この JTAG 設定に必要な KC705 コンポーネントを示しています。
JTAG コネクタ
電源スイッチ
LED
電源コネクタ
1.
KC705 ボードを図のように配置します。
2.
ボードの右上の電源スイッチが OFF になっていることを確認します。
3.
Micro USB-JTAG ケーブルの小さいほう端を JTAG ソケットに接続します。
4.
Micro USB-JTAG ケーブルの大きいほうの端を PC の USB ソケットに接続します。
5.
AC 電源コードを電源に接続します。電源アダプターケーブルを KC705 ボードに差し込みます。電源ケーブルを
AC 電源に差し込みます。
6.
KC705 ボードの電源スイッチを OFF にします。
7.
Simulink の GUI で [Run] ボタンをクリックして、ハードウェア協調シミュレーションを開始します。
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第 6 章 : ハードウェア協調シミュレーションの使用
ポイントツーポイントイーサネットハードウェア
協調シミュレーション
PC でのローカルエリアネットワークの設定
イーサネットのポイントツーポイントハードウェア協調シミュレーションの場合、 PC に 10/100 高速イーサネット
またはギガビットイーサネットアダプターが必要です。設定するには、次の手順に従ってください。
[スタート ] メニューから [ コントロールパネル] を開いて、[ネットワークおよびインターネット ] → [ネットワークス
テータスおよびタスクを表示] をクリックします。左側にある [アダプターの設定の変更] をクリックします。
[ ローカルエリア接続] を右クリックして [プロパティ ] をクリックします。
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第 6 章 : ハードウェア協調シミュレーションの使用
次の図のように [ インターネットプロトコルバージョン 4 (TCP/IPv4)] をオンにします。それ以外はすべてオフにし
ます。
次に [ インターネットプロトコルバージョン 4 (TCP/IPv4)] を選択します。[プロパティ ] をクリックして [IP アドレス
] を 192.168.1.11 に、 [サブネットマスク ] を 255.255.255.0 に設定し、 [OK] をクリックします。
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第 6 章 : ハードウェア協調シミュレーションの使用
[構成] をクリックします。 [はい] をクリックします。 [詳細設定] タブをクリックします。 [Flow Control] をクリックし
ます。値を [Rx and Tx Enabled] に設定します。
最後に[Speed and Duplex] をクリックして値を [Auto Negotiation] に設定し、 [OK] ボタンをクリックします。
Linux でのポイントツーポイントイーサネットハードウェア協
調シミュレーション
Linux でポイントツーポイントイーサネットハードウェア協調シミュレーションを実行するには、Linux コンピュー
タの sudo アクセスが必要です。 sudo ユーザーとして System Generator を起動する必要があります。複数のネットワー
クインターフェイスカードがコンピューターにない場合は、ネットワークスイッチを使用できます。
ポイントツーポイントイーサネットのハードウェア協調シミュ
レーションのバーストデータ転送
ハードウェア協調シミュレーション (HWCosim) は、モデルの中でももっとも計算が激しく行われる箇所の一部また
はすべてを、実際のターゲット FPGA プラットフォームに行わせる手法です。ホストシステムは、協調シミュレー
ションインターフェイス (通常は JTAG またはポイントツーポイントイーサネット ) を介して、モデルへスティミュ
ラスを供給し、その応答を処理します。この手法は、生成されたハードウェアデザインをターゲットプラットフォー
ムで検証し、またハードウェア協調検証でモデルを検証している間のシミュレーション時間をスピードアップさせる
のに便利です。
System Generator for DSP を併用した MATLAB/Simulink では、現在、GUI ベースおよび MATLAB の M スクリプトベー
スの 2 タイプの HWCosim がサポートされています。 1 つ目は、 Simulink スケジューラーを利用して実行され、モデ
ルにフィードバックループがある可能性があるため、 1 度に 1 クロックサイクルずつ処理されます。
2 つ目は、 System Generator (M-HWCosim) を利用した MATLAB M スクリプトベースのシミュレーションで、 System
Generator トークンからのビットストリーム生成中に生成されたテストベンチで使用されるのが一般的です。これらの
テストベンチには通常フィードバックがなく、既知の入力を利用して、もっと大きな単位でデバイスに転送できます。
古いバージョンの System Generator for DSP (Vivado) では、基本的なタイプのポイントツーポイントイーサネット
ハードウェア協調シミュレーションしかインプリメントされず、イーサネットインターフェイスのパフォーマンスを
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第 6 章 : ハードウェア協調シミュレーションの使用
最大限に生かすことができませんでした。コマンドおよび応答のパケットは、 1 サイクルごとに送信され、 9014 バイ
トのイーサネットジャンボフレームサイズのほんの一部しか利用できていませんでした。最新版の System Generator
for DSP では、こうしたこれまで利用できていなかったパフォーマンスをうまく活用できるようになっています。
ポイントツーポイントイーサネットハードウェア協調シミュレーションの概要
ポイントツーポイントイーサネットハードウェア協調シミュレーション (HWCosim) の概要を次の図に示します。中
央にあるのは、デバイスアンダーテスト (DUT) です。この DUT は一般的に、 Simulink テストフレームワーク内で開
発およびテストされる IP で、スティミュラスを供給し、応答を受信 (可能であれば評価) します。 Simulink が DUT と
通信できるようにするには、それを次のコンポーネントから成る HWCosim ラッパーに埋め込む必要があります。
X-Ref Target - Figure 6-1
•
イーサネットインターフェイス : コマンドメッセージを受信し、応答を送信するホスト PC と通信するのに使用
されます。
•
コマンドプロセッサ : コマンドメッセージが処理および実行されます。
•
メモリマップされた AXI4-Lite レジスタバンク : DUT への入力を駆動するレジスタマップのスティミュラス
データを設定するために、書き込みコマンドが使用されます。同様に、読み出しコマンドは、メモリマップされ
た DUT 出力のクエリーに使用されます。そして、メモリマップされたクロック制御レジスタへの run(x) コマン
ドにより、 DUT のクロック入力で正確に x 数のクロックパルスがトリガーされます。また、 run(inf) コマンドは
フリーランニングクロックモードを開始し、 run(0) はそのクロックをオフにします。
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第 6 章 : ハードウェア協調シミュレーションの使用
バーストデータ転送モード
System Generator トークンでバーストデータ転送モードをイネーブルにすると ([Compilation] → [Settings] → [Burst
mode])、非クロック入力および出力レジスタが n 個の -entry FIFO に置き換えられます。 [FIFO depth] でこの数を選択
することができます ( この値により、パフォーマンスと FPGA の BRAM リソースの使用率のトレードオフを調整でき
ます)。
X-Ref Target - Figure 6-2
[Burst mode] を有効にすると、 M-HWCosim スケジューラーがタイムシーケンス値 (n) 分、各入力 FIFO にバースト書
き込みを実行し、入力/出力ポートのレートおよび FIFO の深さで決められるサイクル間クロックを実行し、出力 FIFO
で出力結果値を取り込むことができます。この後、スケジューラーは、出力 FIFO の内容を MATLAB アレイにバース
ト読み出しを実行します。ここで予期データと比較してチェックが行われます。
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第 6 章 : ハードウェア協調シミュレーションの使用
X-Ref Target - Figure 6-3
タイムサンプルのこのバッチ処理により、最大ジャンボフレームサイズまでポイントツーポイントイーサネット
フレームにデータをまとめることができるので、オーバーヘッドを著しく削減できます。
バーストデータ転送モードの使用方法
バーストデータ転送モードを開始するのに一番簡単な方法は、自動生成されたテストベンチスクリプトを使用する
方法です。上級ユーザーの場合は、 System Generator for DSP に含まれている MATLAB xlHwcosim オブジェクトを使
用した HWCosim API を利用することができます。
自動テストベンチ生成
テストベンチ生成は、 HWCosim コンパイルフローで行われます。 Simulink モデル図で System Generator トークンを
開き、ダイアログボックスが開くのを待ちます。最初に表示されるタブではコンパイルオプションを設定できます。
ドロップダウンリストには使用可能なコンパイルターゲットが表示されます。バーストモードの場合、ターゲット
はポインツーポイントイーサネット HWCosim フローの 1 つである、KC705 ボードか VC707 ボードである必要があ
ります。いずれかのターゲットフローを選択した後、設定ボタンが利用可能になります。それを選択すると、別のダ
イアログボックスが開き、そこでバーストモードおよび FIFO の深さを選択できます。バーストモードをオンにし
たら、 [Compilation] タブの下にある [Create testbench] チェックボックスをオンにして、 M-HWCosim テストベンチス
クリプトを自動生成することがきるようになります。
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第 6 章 : ハードウェア協調シミュレーションの使用
X-Ref Target - Figure 6-4
テストジェネレーターは次のターゲットディレクトリに M スクリプトを生成します。
<design_name>_<sub_system>_hwcosim_test.m
MATLAB コンソールでこのスクリプトを実行できます。また、このスクリプトは、ザイリンクス Gateway In ブロッ
ク (ほかの Simulink ソースブロックまたは MATLAB のものから ) へ駆動されるスティミュラスデータを決めるため
に Simulink モデルも実行しながら、ザイリンクスブロックデザイン (BD) により生成された予期出力を取り込み、別
のデータファイルとしてターゲットディレクトリにデータをエクスポートします。
<design_name>_<sub_system>_<port_name>.dat.
テストベンチを実行するには、 MATLAB のコンソールを開き、ディレクトリをターゲットディレクトリに移動して、
スクリプトの名前を指定して実行します。テストにエラーが発生すると、コンソールにエラーが出力され、次のファ
イルにエラーが発生した箇所が比較されて出力されます。
<design_name>_<sub_system>_hwcosim_test.result.
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第 6 章 : ハードウェア協調シミュレーションの使用
バーストモードのテストベンチスクリプト
次は、コンパイルフローの一部としてサンプルデザイン用に生成されたテストベンチです。
ヒント : ボードに複数のイーサネットアダプターが接続されている場合、 M-Hwcosim を使用して、ポイントツーポ
イントイーサネットハードウェア協調シミュレーション用のイーサネットインターフェイスを選択することができ
ます。インターフェイスの選択方法については、『Vivado Design Suite リファレンスガイド : System Generator を使用し
たモデルベースの DSP デザイン』 (UG958) の「M-Hwcosim を使用したポイントツーポイントイーサネットハード
ウェア強調シミュレーションのアダプターの選択」を参照してください。
function eta = sysgenColorConverter_hwcosim_test
eta = 0;
ncycles = 4110;
xlHwcosimTestbench('.','sysgenColorConverter');
testdata_blue = getfield(load('sysgenColorConverter_blue_hwcosim_test.dat', '-mat'), 'values');
testdata_green = getfield(load('sysgenColorConverter_green_hwcosim_test.dat','-mat'),'values');
testdata_red = getfield(load('sysgenColorConverter_red_hwcosim_test.dat', '-mat'), 'values');
testdata_pb = getfield(load('sysgenColorConverter_pb_hwcosim_test.dat', '-mat'), 'values');
testdata_pr = getfield(load('sysgenColorConverter_pr_hwcosim_test.dat', '-mat'), 'values');
testdata_y = getfield(load('sysgenColorConverter_y_hwcosim_test.dat', '-mat'), 'values');
result_pb = zeros(size(testdata_pb));
result_pr = zeros(size(testdata_pr));
result_y = zeros(size(testdata_y));
project = 'sysgenColorConverter.hwc';
h = Hwcosim(project);% create M-HWcosim instance and return handle
try
open(h); % open instance, initialize and reset FPGA
tic;
h('blue') = testdata_blue;
% burst write contents of testdata_* to DUT ports
h('green') = testdata_green;
h('red')
= testdata_red;
run(h, ncycles);
% run DUT for ncycles clocks
result_pb = h('pb', ncycles);
% burst read results back to host
result_pr = h('pr', ncycles);
result_y = h('y', ncycles);
eta = toc;
release(h);
catch
release(h);
error('Error running hardware co-simulation testbench. Please refer to hwcosim.log for
details.');
end
logfile = 'sysgenColorConverter_hwcosim_test.results';
logfd = fopen(logfile, 'w');
sim_ok = true;
sim_ok = sim_ok & xlHwcosimCheckResult(logfd, 'pb', testdata_pb, result_pb);
sim_ok = sim_ok & xlHwcosimCheckResult(logfd, 'pr', testdata_pr, result_pr);
sim_ok = sim_ok & xlHwcosimCheckResult(logfd, 'y', testdata_y, result_y);
fclose(logfd);
if ~sim_ok
error('Found errors in the simulation results. Please refer to
sysgenColorConverter_hwcosim_test.results for details.');
end
disp('Simulation successful: sysgenColorConverter.');
このスクリプトはまず、シミュレーションで実行するサイクル数 (ncycles) を定義し、テストベンチを準備し、ス
ティミュラスデータおよび予期出力を MATLAB アレイに読み込みます。その後、 HWCosim API 共有ライブラリを読
み込むハンドル (h) を使用して、 xlHwcosim オブジェクトインスタンスを作成します。 try-catch ブロック内で、イン
スタンスを開き、 FPGA を初期化して、 FPGA へのポイントツーポイントイーサネットの接続を開きます。
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第 6 章 : ハードウェア協調シミュレーションの使用
セットアップが完了したら、tic と toc のタイミングコマンド間のコードが書き込み/実行/読み出しのコマンドを実
行します。古いバージョンの HWCosim とは異なり、このテストベンチには、各クロックサイクルを通しで実行する
for-loop は不要です。これは、 (run(h, ncycles) コマンドの実行中に) 細かいサイクルで書き込み/実行/読み出しの
バッチコマンドをハードウェアに実行する前に、ホストメモリにほぼ任意サイズの書き込みコマンドを格納してお
くことができる、新しいスマートキャッシュレイヤーがあるからです。
実行フェーズの最後で、 HWCosim インスタンスは開放され、テストベンチは実際の出力と予期出力と比較します。
ポイントツーポイントイーサネットハードウェア
協調シミュレーションのための KC705 ボードのイン
ストール
次は、 KC705 ボードのポイントツーポイントのイーサネットハードウェア協調シミュレーションを実行するのに必
要なハードウェアをインストールおよびコンフィギュレーションする方法について説明します。
必要なハードウェア
•
•
•
•
•
ザイリンクス KC705 ボード
ボードの電源
ホスト PC 用のイーサネットネットワークインターフェイスカード (NIC)
イーサネット RJ45 Male/Male ケーブル(ネットワークまたはクロスオーバーケーブルなど)
ビットストリームをダウンロードする Digilent USB ケーブルまたはプラットフォーム USB ケーブル
KC705 ボードの設定
上記の図に示すように、次を実行します。
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第 6 章 : ハードウェア協調シミュレーションの使用
1.
電力ケーブルを右に接続します。電源ケーブルを AC 電源に差し込みます。
2.
Digilent USB ケーブルを左上に、もう一方の先をホスト PC に接続します。
3.
イーサネットケーブルを KC705 ボードの左下へ、もう一方の先をホスト PC に接続します。
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第 6 章 : ハードウェア協調シミュレーションの使用
ポイントツーポイントイーサネットハードウェア
協調シミュレーションのための VC705 ボードのイン
ストール
次は、 VC705 ボードのポイントツーポイントのイーサネットハードウェア協調シミュレーションを実行するのに必
要なハードウェアをインストールおよびコンフィギュレーションする方法について説明します。
必要なハードウェア
•
•
•
•
•
ザイリンクス VC705 ボード
ボードの電源
ホスト PC 用のイーサネットネットワークインターフェイスカード (NIC)
イーサネット RJ45 Male/Male ケーブル(ネットワークまたはクロスオーバーケーブルなど)
ビットストリームをダウンロードする Digilent USB ケーブルまたはプラットフォーム USB ケーブル
VC705 ボードの設定
上記の図に示すように、次を実行します。
1.
電力ケーブルを右に接続します。電源ケーブルを AC 電源に差し込みます。
2.
Digilent USB ケーブルを左上に、もう一方の先をホスト PC に接続します。
3.
イーサネットケーブルを VC705 ボードの左下へ、もう一方の先をホスト PC に接続します。
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第 7 章
HDL モジュールのインポート
System Generator デザインに既存の HDL モジュールを追加することが重要な場合があります。 System Generator Black
Box ブロックを使用すると、 VHDL、 Verilog、および EDIF をデザインに追加できます。 Black Box ブロックは、ほか
のブロックと同様に、デザインに接続し、シミュレーションに含め、ハードウェアにコンパイルします。 System
Generator で Black Box ブロックをコンパイルすると、インポートされたモジュールと関連のファイルが周囲のネット
リストに接続されます。ブラックボックスは、 System Generator トークンの設定に基づいて、同期クロックデザイン
か複数ハードウェアクロックデザインのいずれかをサポートするようにコンフィギュレーションできます。
表 7‐1 : Black Box インターフェイス
ブラックボックスの HDL の要件
と制限
ブラックボックスに関連する VHDL、 Verilog、 EDIF に
対する要件と制限を説明します。
ブラックボックスコンフィギュ
レーションウィザード
ブラックボックスコンフィギュレーションウィザード
の使用法を説明します。
ブラックボックスのコンフィギュ
レーション M 関数
ブラックボックスコンフィギュレーション M 関数の作
成方法を説明します。
HDL 協調シミュレーション
HDL シミュレータの設定
Black Box ブロックの HDL に対して協調シミュレーショ
ンを実行するために、 Vivado® シミュレータまたは
ModelSim を設定する方法を説明します。
複数ブラックボックスの協調シ
ミュレーション
1 つの HDL シミュレータセッションで複数の Black Box
ブロックに対して協調シミュレーションを実行する方
法を説明します。
ブラックボックスの HDL の要件と制限
ブラックボックスに関連する HDL コンポーネントは、次の System Generator の要件および制限をすべて満たしてい
る必要があります。
•
デザインのほかのエンティティ名とは異なる名前を付けます。
•
双方向ポートは HDL ブラックボックスでサポートされますが、 System Generator ではポートとして表示されず、
ネットリスト生成後の HDL でのみ表示されます。
•
Verilog のブラックボックスでは、モジュール名およびポート名は標準的な VHDL の命名規則に従うようにしま
す。
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第 7 章 : HDL モジュールのインポート
•
クロックポートまたはクロックイネーブルポートは必ず std_logic 型にします。 Verilog のブラックボックスで
は、ポートはベクターではない入力にします (input clk など)。
•
ブラックボックス HDL のクロックポートおよびクロックイネーブルポートは、次のように記述します。クロッ
クとクロックイネーブルはペアで記述する必要があります。つまり、各クロックに対応するクロックイネーブ
ルが必要です。ブラックボックスには、複数のクロックポートを含めることができ、そのビヘイビアーはデザ
インのコンテキストに基づいて変わります。
°
同期シングルクロックデザインのコンテキストでは、各クロックポートを駆動するのに 1 つのクロック
ソースが使用されます。異なるのは、クロックイネーブルのレートのみです。
°
複数の独立ハードウェアクロックデザインのコンテキストでは、クロックピンおよびクロックイネーブル
ピンを駆動するのに 2 つの異なるクロックソースが使用されます。
•
クロック名には clk (my_clk_1 など)、クロックイネーブル名には ce (my_ce_1 など) を含めます。
•
クロックイネーブルの名前は、クロックと同じにする必要がありますが、 clk の部分は ce にします。たとえば、
クロック名が src_clk_1 の場合、クロックイネーブル名は src_ce_1 にする必要があります。
•
立ち下がりエッジでトリガーされる出力データは使用できません。
ブラックボックスコンフィギュレーションウィ
ザード
System Generator には、 VHDL または Verilog モジュールを Black Box ブロックに関連付けるためのコンフィギュレー
ションウィザードが含まれています。このウィザードは、インポートする VHDL または Verilog モジュールを解析し
てコンフィギュレーション M 関数を作成し、この M 関数をモデルの Black Box ブロックに関連付けます。コンフィ
ギュレーション M 関数を使用できるかどうかは、インポートする HDL の複雑度によって決まります。ウィザードで
検出されなかった詳細を設定するため、コンフィギュレーション M 関数を手動でカスタマイズする必要がある場合
もあります。コンフィギュレーション M 関数の詳細は、「ブラックボックスのコンフィギュレーション M 関数」
を参照してください。
ブラックボックスコンフィギュレーションウィザードの使用
Black Box ブロックをモデルに追加すると、ブラックボックスコンフィギュレーションウィザードが起動します。
注記 : ブラックボックスコンフィギュレーションウィザードを起動する前に、インポートする VHDL または Verilog
が「ブラックボックスの HDL の要件と制限」を満たしていることを確認してください。
ウィザードでモジュールが検索されるようにするには、インポートするモジュールと同じディレクトリにモデルが保
存されている必要があります。
注記 : ウィザードは、 .mdl ファイルと同じディレクトリでのみ .vhd および .v ファイルを検索します。ファイルが
見つからない場合は、警告メッセージが表示され、ブラックボックスは自動的にはコンフィギュレーションされませ
ん。次のような警告メッセージが表示されます。
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第 7 章 : HDL モジュールのインポート
ウィザードによりモデルのディレクトリで .vhd および .v ファイルが検索され、インポート可能なファイルがダイ
アログボックスに表示されます。このダイアログボックスの例を、次に示します。
このダイアログボックスでインポートするファイルを選択し、[開く ] をクリックします。コンフィギュレーション M
関数が作成され、 Black Box ブロックに関連付けられます。
注記 : コンフィギュレーション M 関数は、モデルのディレクトリに <module>_config.m (<module> はインポート
するモジュールの名前) という名前で保存されます。
ブラックボックスコンフィギュレーションウィザードの詳細
ブラックボックスコンフィギュレーションウィザードを実行すると、一部の情報はインポートされるモジュールか
ら抽出されますが、手動で設定する必要のある情報もあります。これらの情報は、次のとおりです。
注記 : コンフィギュレーション M 関数には、変更が必要な箇所を示すコメントが追加されています。
•
モデルに組み合わせパスがある場合、ブロックの SysgenBlockDescriptor オブジェクトの tagAsCombinational メ
ソッドを呼び出す必要があります。複数の独立ハードウェアクロックデザインでは、組み合わせパスがサポー
トされません。
•
ウィザードでは、インポートする最上位エンティティの情報しか抽出されせん。通常エンティティにはその他の
ファイルも付随していますが、これらの各ファイルに対して addFile メソッドを起動してコンフィギュレーショ
ン M 関数に追加する必要があります。
•
コンフィギュレーションウィザードでは、同期の単一クロックブラックボックス記述子または非同期の複数ク
ロックブラックボックス記述子のいずれかが自動的に作成されます。
°
シングルレートのブラックボックスの場合、ブラックボックスのすべてのポートが同じレートで実行され
ます。ほとんどの場合これで問題ありませんが、ポートレートを明示的に設定すると、シミュレーション時
間が短縮されることがあります。
°
複数クロックのブラックボックスの場合、入力ポートレートはソースクロックサブシステムから派生させ
る必要があり、出力ポートレートはデスティネーションクロックサブシステムに基づいて設定する必要が
あります。場合によっては、必要なコンフィギュレーションにポートレートを明確に設定する必要があるこ
ともあります。
ブラックボックスのコンフィギュレーション M 関数
インポートしたモジュールは、 System Generator で Black Box ブロックとして表されます。インポートしたモジュール
の情報は、コンフィギュレーション M 関数によって Black Box ブロックに適用されます。このコンフィギュレーショ
ン M 関数は、ブラックボックスのインターフェイス、インプリメンテーション、シミュレーション動作を定義しま
す。具体的には、コンフィギュレーション M 関数は次の情報を定義します。
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第 7 章 : HDL モジュールのインポート
•
モジュールの最上位エンティティの名前
•
VHDL または Verilog の言語選択
•
ポート記述
•
モジュールで必要なジェネリック
•
同期の単一クロックまたは非同期の複数独立クロックコンフィギュレーション
•
クロックレートおよびサンプリングレート
•
モジュールに関連したファイル
•
モジュールに組み合わせパスが含まれるかどうか
ブラックボックスに関連付けられるコンフィギュレーション M 関数の名前は、Black Box ブロックのパラメーターダ
イアログボックスでパラメーターとして指定されます。次の例では、 parity_block_config.m という名前になり
ます。
コンフィギュレーション M 関数は、オブジェクトベースのインターフェイスを使用してブラックボックスの情報を
指定します。このインターフェイスは、 SysgenBlockDescriptor および SysgenPortDescriptor という 2 つのオブジェクト
を定義します。 System Generator でコンフィギュレーション M 関数が起動されると、 function にブロックディスクリ
プターが渡されます。
function sample_block_config(this_block)
SysgenBlockDescriptor オブジェクトには、ブラックボックスに関する情報を指定するメソッドが含まれています。ブ
ロックディスクリプターのポートは、ポートディスクリプターを使用して別に定義されます。
言語の選択
ブラックボックスには、 VHDL および Verilog モジュールをインポートできます。 SysgenBlockDescriptor には、イン
ポートするモジュールのタイプを指定する setTopLevelLanguage というメソッドが含まれています。コンフィギュレー
ション M 関数内で、このメソッドを一度起動する必要があります。次に、 VHDL または Verilog 言語を選択するコー
ドを示します。
VHDL モジュール :
this_block.setTopLevelLanguage('VHDL');
Verilog モジュール :
this_block.setTopLevelLanguage('Verilog');
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
適切な言語が自動的に選択されます。
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第 7 章 : HDL モジュールのインポート
最上位エンティティの指定
ブラックボックスに関連付ける最上位エンティティの名前を指定する必要があります。 SysgenBlockDescriptor には、
最上位エンティティの名前を指定する setEntityName メソッドが含まれています。
注記 : エンティティ名は、小文字を使用して指定します。
たとえば次のコードでは、 foo という最上位エンティティを指定しています。
this_block.setEntityName('foo');
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
最上位エンティティの名前が自動的に設定されます。
ブロックポートの定義
ブラックボックスのポートインターフェイスは、ブロックのコンフィギュレーション M 関数で定義されます。ブ
ラックボックスのポートは、ポートディスクリプターを使用して定義されます。ポートディスクリプターを使用す
ると、ポート幅、データ型、 2 進小数点、サンプリングレートなど、ポートのさまざまな属性を設定できます。
新規ポートの追加
ブラックボックスのポートインターフェイスを定義する際、ブロックディスクリプターに入力ポートと出力ポート
を追加する必要があります。これらのポートは、インポートするモジュール上のポートに対応します。モデルでは、
Black Box ブロックのポートインターフェイスはブロックディスクリプターオブジェクトで宣言されたポート名で
決まります。 SysgenBlockDescriptor には、入力ポートおよび出力ポートを追加するメソッドが含まれています。
入力ポートの追加 :
this_block.addSimulinkInport('din');
出力ポートの追加 :
this_block.addSimulinkOutport('dout');
addSimulinkInport および addSimulinkOutport メソッドに渡される文字列パラメーターにより、ポート名が指定さ
れます。これらの名前は、インポートしたモジュールのポート名と一致している必要があります。
注記 : ポート名は、小文字を使用して指定します。
双方向ポートの追加 :
config_phase = this_block.getConfigPhaseString;
if (strcmpi(config_phase,'config_netlist_interface'))
this_block.addInoutport('bidi');
% Rate and type info should be added here as well
end
双方向ポートは、デザインのネットリスト生成中にのみサポートされ、 System Generator のダイアグラムには表
示されず、生成された HDL でのみ表示されます。そのため、双方向ポートは System Generator で HDL を生成す
る場合にのみ追加するようにすることが重要です。上記の例では、 if-end 条件文を使用して双方向ポートを追加
するコードの実行を制限しています。
1 つのメソッド呼び出しで入力ポートと出力ポートの両方を定義することも可能です。setSimulinkPorts メソッドでは、
2 つのパラメーターを指定します。 1 つ目のパラメーターはブロックの入力ポート名を定義する文字列のセル配列、 2
つ目のパラメーターはブロックの出力ポート名を定義する文字列のセル配列です。
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
ポート名が自動的に設定されます。
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第 7 章 : HDL モジュールのインポート
ポートオブジェクトの取得
ブロックディスクリプターにポートを追加したら、ポートの属性を設定する必要があります。ポートをコンフィギュ
レーションする前に、ポートのディスクリプターを取得する必要があります。 SysgenBlockDescriptor には、ポートオ
ブジェクトにアクセスするメソッドが含まれています。たとえば次のメソッドでは、 this_block ディスクリプター
上の din というポートを取得します。
SysgenPortDescriptor オブジェクトにアクセス :
din = this_block.port('din');
上記のコードでは、オブジェクト din が作成され、 port 関数呼び出しで戻されたディスクリプタに割り当てられま
す。
SysgenBlockDescriptor には、ポートインデックスを戻す inport および outport というメソッドも含まれています。
ポートインデックスは、ブロックインターフェイスに示された順にポートに付けられたインデックス番号で、 1 から
ブロック上の入力/出力の数までのいずれかです。これらのメソッドは、エラーチェックなどでブロックのポートを
確認する際に便利です。
ポートタイプの設定
SysgenPortDescriptor には、個々のポートを設定するメソッドが含まれています。たとえば、 dout ポートが符号なし
の 12 ビットで、 2 進小数点の位置が 8 であるとすると、このポートタイプを定義するには次のコードを使用します。
dout = this_block.port('dout');
dout.setWidth(12);
dout.setBinPt(8);
dout.makeUnsigned();
次のコードも可能です。
dout = this_block.port('dout');
dout.setType('Ufix_12_8');
最初のコードでは個々のメソッド呼び出しを使用してポート属性を設定しており、 2 番目のコードでは信号タイプを
文字列として定義しています。どちらのコードも、機能的には同じです。
ブラックボックスでは、 1 ビットポート (std_logic など) またはベクター (std_logic_vector(0 downto 0) など) を使用し
て宣言した 1 ビットポートを含む HDL モジュールがサポートされます。 System Generator では、デフォルトでポート
がベクターで宣言されていると想定されます。ディスクリプターの useHDLVector を使用すると、このデフォルトを
変更できます。このメソッドを true に設定すると System Generator でポートがベクターと解釈され、 false に設定
するとポートが 1 ビットであると解釈されます。
dout.useHDLVector(true); % std_logic_vector
dout.useHDLVector(false); % std_logic
注記 : ブラックボックスコンフィギュレーションウィザードでは、コンフィギュレーション M 関数を生成する際に
ポートタイプが自動的に設定されます。
シミュレーション用の双方向ポートの設定
双方向ポート (inout ポート ) は HDL ネットリストの生成でのみサポートされ、 System Generator のダイアグラムには
表示されません。デフォルトでは、シミュレーションでは双方向ポートは X で駆動されます。ポートにデータファ
イルを関連付けることにより、この動作を変更できます。双方向ポートは config_netlist_interface フェーズでのみブ
ロックに追加可能なので、このコードの実行が制限されるようにしてください。
if (strcmpi(this_block.getConfigPhaseString,'config_netlist_interface'))
bidi_port = this_block.port('bidi');
bidi_port.setGatewayFileName('bidi.dat');
end
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第 7 章 : HDL モジュールのインポート
上記の例では、シミュレーション中、テキストファイル bidi.dat がポートへのスティミュラスとして使用されます。
データファイルはテキスト形式で作成し、各行に各シミュレーションサイクルでポートに駆動する信号を記述しま
す。たとえば、 3 ビットの双方向ポートを駆動する 4 サイクル分の信号を指定する場合は、データファイルに次のよ
うに記述します。
ZZZ
110
011
XXX
指定したデータファイルが存在しない場合は、エラーが返されます。
ポートのサンプリングレートの設定
Black Box ブロックでは、ポートに異なるサンプリングレートを設定できます。デフォルトでは、出力ポートのサン
プリングレートは入力ポート (同じサンプリングレートで動作している場合は複数の入力ポート ) のサンプリング
レートになります。出力ポートのサンプリングレートが入力ポートのサンプリングレートと異なる場合など、ポー
トのサンプリングレートを明示的に設定する必要がある場合があります。
注記 : ブラックボックスの複数の入力で異なるサンプリングレートが使用されている場合は、各出力ポートのサンプ
リングレートを指定する必要があります。
SysgenPortDescriptor には、ポートのサンプリングレートを設定する setRate メソッドが含まれています。
注記 : setRate メソッドに渡されるサンプリングレートパラメーターは、そのポートが動作する Simulink のサンプリ
ングレートではなく、必要なポートのサンプリング周期と Simulink システムクロック周期 (System Generator ブロッ
クのパラメーターダイアログボックスで指定) との比を指定する正の整数です。
Simulink のシステム周期が 2s と定義されたモデルがあり、次のように setRate メソッドを使用して dout ポートに
レート 3 を設定するとします。
dout.setRate(3);
このレート 3 は、 Simulink の 3 システム周期ごとに dout ポートにサンプルが生成されることを意味します。 Simulink
のシステム周期は 2s なので、ポートのサンプリングレートは 3 x 2 = 6s となります。
注記 : ポートがサンプリングされない定数である場合は、コンフィギュレーション M 関数で SysgenPortDescriptor の
setConstant を使用して定義できます。 setRate メソッドに Inf を渡すことにより定数を定義することも可能です。
ダイナミック出力ポート
ブラックボックスでは、動的に出力ポートのタイプおよびレートを変更できます。たとえば、入力ポートの幅に応じ
て出力ポートの幅を設定する必要のあることがあります。 SysgenPortDescriptor には、ポート設定を判断できるメン
バー変数が含まれています。出力ポートのタイプまたはレートを、ブロックの入力ポートのメンバー変数を調べるこ
とにより設定できます。
たとえば次の例のように、ポート din の幅とレートを取得できます。
input_width = this_block.port('din').width;
input_rate = this_block.port('din').rate;
注記 : ブラックボックスのコンフィギュレーション M 関数は、モデルがコンパイルされるときに複数回実行されま
す。データ型およびレートがブラックボックスに伝搬される前に実行されることがあります。
SysgenBlockDescriptor には、ポートタイプおよびレートがブロックに伝搬されたかどうかを調べる
inputTypesKnown および inputRatesKnown というブールメンバー変数が含まれています。入力ポートに応じて
ダイナミック出力ポートタイプまたはレートを設定する場合は、 inputTypesKnown と inputRatesKnown の値を
チェックする条件文内にコンフィギュレーション呼び出しをネストする必要があります。
次のコードは、ダイナミック出力ポート dout の幅を入力ポート din の幅と同じに設定しています。
if (this_block.inputTypesKnown)
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第 7 章 : HDL モジュールのインポート
dout.setWidth(this_block.port('din').width);
end
ダイナミックレートも、同様に設定できます。次のコードは、出力ポート dout のサンプリングレートを入力ポー
ト din のサンプリングレートの 2 倍に設定しています。
if (this_block.inputRatesKnown)
dout.setRate(this_block.port('din').rate*2);
end
ブラックボックスのクロック
マルチレートモジュールをインポートするには、コンフィギュレーション M 関数でモジュールのクロックに関する
情報を指定する必要があります。 System Generator では、クロックとクロックイネーブルはほかのタイプのポートと
は異なる方法で処理されます。インポートしたモジュールのクロックポートには、クロックイネーブルポートが必
要です。つまり、クロックとクロックイネーブルはペアとして定義し、インポートしたモジュール内でペアとして存
在する必要があります。これは、シングルレートデザインおよびマルチレートデザインの両方に適用されます。
注記 : クロックおよびクロックイネーブルはペアで存在する必要がありますが、 System Generator ではインポートし
たモジュールのすべてのクロックポートが FPGA システムクロックで駆動され、クロックイネーブルポートは
FPGA システムクロックから生成されたクロックイネーブル信号で駆動されます。
SysgenBlockDescriptor には、ブラックボックスのクロックおよびクロックイネーブルの情報を定義する
addClkCEPair メソッドが含まれています。このメソッドでは、 3 つのパラメーターを指定します。 1 つ目のパラ
メーターはクロックポートの名前 (モジュールで使用される名前)、2 つ目のパラメーターはクロックイネーブルポー
トの名前 (モジュールで使用される名前) を定義します。
クロックとクロックイネーブルのペアのポート名は、次の命名規則に従って付ける必要があります。
•
クロックポート名には、 clk を含めます。
•
クロックイネーブルポート名には、 ce を含めます。
•
文字列の clk および ce 以外の部分を同じにします (my_clk_1 と my_ce_1 など)。
3 つ目のパラメーターは、クロックとクロックイネーブルのレート関係を定義します。このレートパラメーターで
は、 Simulink のサンプリングレートではなく、クロックのサンプル周期と必要なクロックイネーブルのサンプル周
期間の関係を System Generator に伝えます。レートパラメーターは整数値で、クロックレートとそれに対応するク
ロックイネーブルレート間の比率が定義されます。
たとえば、 ce_3 というクロックイネーブルポートのサンプリング周期をシステムクロック周期の 3 倍に設定する
場合、次のコードを使用します。
addClkCEPair('clk_3','ce_3',3);
System Generator でブラックボックスをハードウェアにコンパイルすると、モジュールに適切なクロックイネーブル
信号が生成され、適切なクロックイネーブルポートに配線されます。
組み合わせパス
インポートするモジュールに組み合わせパスがある場合 (入力の変化がクロックイベントなしで出力ポートに影響す
る )、コンフィギュレーション M 関数で指定する必要があります。 SysgenBlockDescriptor オブジェクトには、モジュー
ルに組み合わせパスがあることを示す tagAsCombinational メソッドが含まれています。コンフィギュレーショ
ン M 関数内で、このメソッドを次のように起動する必要があります。
this_block.tagAsCombinational;
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第 7 章 : HDL モジュールのインポート
VHDL ジェネリックおよび Verilog パラメーターの指定
System Generator でモデルを HDL にコンパイルする際に、モジュールに渡すジェネリックのリストを指定できます。
これらのジェネリックに割り当てる値は、マスクパラメーターおよび伝搬されたポート情報 (ポート幅、タイプ、レー
トなど) から抽出できます。このように柔軟にジェネリックを割り当てることができるので、ブラックボックス周囲
の Simulink 環境に基づいてカスタマイズされるモジュールがサポートされます。
addGeneric メソッドを使用すると、デザインをハードウェアにコンパイルしたときにモジュールに渡す必要のある
ジェネリックを定義できます。次のコードでは、VHDL の Integer ジェネリック dout_width を 12 に設定しています。
addGeneric('dout_width','Integer','12');
ジェネリック値は、伝搬された入力ポートの情報 (ダイナミック出力ポートの幅を指定するジェネリックなど) に基づ
いて設定することも可能です。
ブラックボックスのコンフィギュレーション M 関数はモデルがコンパイルされる際に複数回起動されますが、デー
タ型 (またはレート ) がブラックボックスに伝搬される前に起動されることがあります。入力ポートのタイプまたは
レートに基づいてジェネリック値を設定する場合は、 inputTypesKnown または inputRatesKnown 変数の値を
チェックする条件文内に addGeneric 呼び出しをネストする必要があります。たとえば次のように、 dout ポートの
幅を din の値に基づいて設定できます。
if (this_block.inputTypesKnown)
% set generics that depend on input port types
this_block.addGeneric('dout_width', ...
this_block.port('din').width);
end
ジェネリック値は、ブラックボックスに関連付けられたマスクパラメーターに基づいて設定できます。
SysgenBlockDescriptor には、 Simulink でのブラックボックス名を表す文字列である blockName メンバー変数が含ま
れます。この変数を使用して、特定のコンフィギュレーション M 関数に関連付けられたブラックボックスにアクセ
スできます。たとえば、ブラックボックスで init_value というパラメーターを定義する場合、次のコードを使用
できます。
simulink_block = this_block.blockName;
init_value = get_param(simulink_block,'init_value');
this_block.addGeneric('init_value', 'String', init_value);
注記 : ブラックボックスに独自のパラメーターを追加するには (ジェネリック値を指定する値など)、次の手順に従い
ます。
•
Black Box ブロックを Simulink ライブラリまたはモデルにコピーします。
•
Black Box ブロックのリンクを解除します。
•
Black Box ブロックのダイアログボックスにパラメーターを追加します。
ブラックボックスの VHDL ライブラリサポート
このブラックボックス機能を使用すると、定義済みライブラリの依存関係を記述した VHDL モジュールをインポー
トできます。次に、このインポート方法の例を示します。
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145
第 7 章 : HDL モジュールのインポート
次の VHDL モジュールは、非同期クリアを持つ 4 ビットのアップカウンターです (async_counter.vhd)。これは
async_counter_lib という名前のライブラリにコンパイルされます。
次の VHDL モジュールは、同期クリアを持つ 4 ビットのアップカウンターです (sync_counter.vhd)。これは
sync_counter_lib という名前のライブラリにコンパイルされます。
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146
第 7 章 : HDL モジュールのインポート
次の VHDL モジュールは、上記のモジュールをインスタンシエートする最上位モジュールです。 System Generator モ
デルにブラックボックスを追加する際、このモジュールを指定する必要があります。
VHDL のインポートでは、まずブラックボックスを使用して最上位エンティティ top_level をインポートします。
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第 7 章 : HDL モジュールのインポート
ファイルがインポートされたら、ブラックボックスコンフィギュレーション M ファイルを次のように変更します。
インターフェイス関数 addFileToLibrary を使用して、 work 以外のライブラリ名を指定し、関連の HDL ソースが指定
のライブラリにコンパイルされるよう指定します。
System Generator モデルは、次の図のようになります。
次に、 System Generator トークンをダブルクリックし、 [Generate] ボタンをクリックして HDL ネットリストを生成し
ます。
生成プロセス中、 Vivado IDE プロジェクト (.xpr) が作成され、 netlist フォルダーの hdl_netlist フォルダーに配置されま
す。 Vivado IDE プロジェクトをダブルクリックし、 [Sources] ビューの [Libraries] タブをクリックすると、 work ライ
ブラリ以外に async_counter_lib ライブラリと sync_counter_lib ライブラリもあります。
エラーのチェック
通常、ブラックボックスのポートタイプ、レート、マスクパラメーターに対してエラーチェックを実行する必要が
あります。 SysgenBlockDescriptor には、表示されるエラーメッセージを指定する setError メソッドが含まれています。
setError に渡される文字列パラメーターが、ユーザーに表示されるエラーメッセージです。
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第 7 章 : HDL モジュールのインポート
ブラックボックス API
SysgenBlockDescriptor メンバー変数
タイプ
メンバー
説明
文字列
entityName
エンティティまたはモジュールの名前
文字列
blockName
Black Box ブロックの名前
整数
numSimulinkInports
ブラックボックス上の入力ポート数
整数
numSimulinkOutports
ブラックボックス上の出力ポート数
ブール値
inputTypesKnown
すべての入力タイプが定義されている場
合は true、されていない場合は false
ブール値
inputRatesKnown
すべての入力レートが定義されている場
合は true、されていない場合は false
倍精度値の配列
inputRates
入力ポート (inport(indx) としてインデッ
クス) のサンプリング周期の配列。サンプ
リング周期は、 System Generator ブロック
のパラメーターダイアログボックスで指
定された Simulink のシステム周期の倍数
を整数で指定します。
ブール値
error
エラーが検出された場合は true、されな
かった場合は false
文字列のセル配列
errorMessages
ブロックのすべてのエラーメッセージ
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第 7 章 : HDL モジュールのインポート
SysgenBlockDescriptor のメソッド
メソッド
説明
setTopLevelLanguage(language)
ブラックボックスの最上位エンティティ ( またはモ
ジュール) の言語を指定します。 VHDL または Verilog
を指定できます。
setEntityName(name)
エンティティまたはモジュールの名前を設定します。
addSimulinkInport(pname)
ブラックボックスに入力ポートを追加します。 pname
はポートの名前です。
addSimulinkOutport(pname)
ブラックボックスに出力ポートを追加します。 pname
はポート名を指定します。
setSimulinkPorts(in,out)
ブラックボックスに入力ポートと出力ポートを追加し
ます。 in は入力ポート名を、 out は出力ポート名をセル
配列で指定します。
addInoutport(pname)
ブラックボックスに双方向ポートを追加します。
pname はポート名を指定します。双方向ポートは、コ
ンフィギュレーションの config_netlist_interface フェー
ズでのみ追加可能です。
tagAsCombinational()
ブロックに、入力ポートから出力ポートまでの組み合
わせパス (直接フィードスルー ) があることを示しま
す。
addClkCEPair(clkPname, cePname, rate)
ブロックのクロックポートとクロックイネーブル
ポートのペアを定義します。 clkPname はクロック名、
cePname はクロックイネーブル名、 rate (倍精度値) は
ポートペアの動作レートを指定します。 rate は正の整
数で指定する必要があります。クロック名には clk を、
クロックイネーブル名には ce を含める必要がありま
す。クロックイネーブルの名前は、対応するクロック
と同じにする必要がありますが、 clk の部分は ce にし
ます。
port(name)
指定した名前に一致する SysgenPortDescriptor を返しま
す。
inport(indx)
指定の入力ポートを説明する SysgenPortDescriptor を返
します。 index はポートのインデックス (1 ～
numInputPorts) を指定します。
outport(indx)
指定の出力ポートを説明する SysgenPortDescriptor を返
します。 index はポートのインデックス (1 ～
numOutputPorts) を指定します。
addGeneric(identifier, value)
ブロックのジェネリック (Verilog の場合はパラメー
ター ) を指定します。 identifier はジェネリック名を指
定し、 value はジェネリックの値を倍精度値または文字
列で指定します。ジェネリックのデータ型は、 value の
データ型から判断されます。 value が倍精度の整数 (40
など) の場合は integer に、倍精度の非整数の場合は real
に設定されます。 value が 0 と 1 のみを含む文字列
('0101' など) の場合は bit_vector に、その他の文字列の
場合は string に設定されます。
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第 7 章 : HDL モジュールのインポート
メソッド
説明
addGeneric(identifier, type, value)
ブロックのジェネリック (Verilog の場合はパラメー
ター ) の名前、データ型、値を指定します。 3 つの引数
はすべて文字列で、 identifier は名前、 type はデータ型、
value は値を指定します。
addFile(fn)
ブラックボックスに関連付けるファイルリストに
ファイルを追加します。fn はファイル名を指定します。
通常ブラックボックスには HDL ファイルが関連付け
られますが、どんなファイルでも追加できます。VHDL
ファイルの拡張子は .vhd、 Verilog ファイルの拡張子は
.v である必要があります。ファイルの追加順は保持さ
れ、この順序で HDL ファイルがコンパイルされます。
相対パス名または絶対パス名のどちらでも使用できま
す。相対パス名は、デザインの .mdl ファイルまたはラ
イブラリ .mdl ファイルの場所を基準に解釈されます。
getDeviceFamilyName()
ブラックボックスに対応する FPGA デバイスの名前を
取得します。
getConfigPhaseString
現在のコンフィギュレーションフェーズを文字列とし
て返します。有効な戻り値は、 config_interface、
config_rate_and_type、 config_post_rate_and_type、
config_simulation、 config_netlist_interface、および
config_netlist です。
setSimulatorCompilationScript (script)
ブラックボックスで生成されたデフォルトの HDL 協
調シミュレーションコンパイルスクリプトの代わり
に、 script で指定したスクリプトを使用します。このメ
ソッドを使用すると、たとえばブラックボックスの
HDL が変更されていない場合に、シミュレーションの
再実行でコンパイルをスキップできます。
setError(message)
エラーが発生したときに表示するエラーメッセージを
設定します。 message は表示するエラーメッセージを
指定します。
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第 7 章 : HDL モジュールのインポート
SysgenPortDescriptor メンバー変数
タイプ
メンバー
説明
文字列
name
ポート名
整数
simulinkPortNumber
Simulink でのポートのインデックス。イ
ンデックスは 1 から開始します。
ブール値
typeKnown
ポートのデータ型がわかっている場合は
true、わかっていない場合は false
文字列
type
ポートの型 (UFix_<n>_<b>、
Fix_<n>_<b>、または Bool)
ブール値
isBool
ポートのデータ型が Bool の場合は true、
Bool でない場合は false
ブール値
isSigned
ポートのデータ型が signed の場合は true、
signed でない場合は false
ブール値
isConstant
ポートのデータ型が constant の場合は
true、 constant でない場合は false
整数
width
ポート幅
整数
binpt
2 進小数点の位置 (0 ～ width の整数値)
ブール値
rateKnown
レートがわかっている場合は true、わ
かっていない場合は false
倍精度
rate
ポートのサンプリングレート。 MATLAB
倍精度値で表現した正の整数です。 Inf の
場合は、ポート出力が定数であることを
示します。
SysgenPortDescriptor のメソッド
メソッド
説明
setName(name)
ポートの HDL 名を指定します。
setSimulinkPortNumber(num)
Simulink でポートに関連付けるインデックスを設定し
ます。 num はインデックスを指定します。インデック
スは 1 から開始します。
setType(typeName)
ポートのデータ型を設定します。Bool、UFix_<n>_<b>、
Fix_<n>_<b>、 signed、または unsigned のいずれかに設
定します。 signed および unsigned では、幅と 2 進小数
点位置は変更されません。
XFloat_<exponent_bit_width>_fraction_bit_width> もサ
ポートされます。次に例を示します。
ap_return_port = this_block.port('ap_return');
ap_return_port.setType('XFloat_30_2');
setWidth(w)
ポート幅を w に設定します。
setBinpt(bp)
ポートの 2 進小数点位置を bp に設定します。
makeBool()
ポートのデータ型を Bool にします。
makeSigned()
ポートのデータ型を signed にします。
makeUnsigned()
ポートのデータ型を unsinged にします。
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第 7 章 : HDL モジュールのインポート
メソッド
説明
setConstant()
ポートのデータ型を constant にします。
setGatewayFileName(filename)
ポートのシミュレーションおよびテストベンチ生成で
使用するデータファイルの名前を指定します。双方向
ポートに対してシミュレーションで使用する信号を指
定したファイルを指定するために使用します。このパ
ラメーターを入力ポートまたは出力ポートに設定する
のは無効であり、無視されます。
setRate(rate)
ポートのレートを設定します。 rate は MATLAB 倍精度
の正の整数で指定するか、定数の場合は Inf にします。
useHDLVector(s)
1 ビットポートが 1 ビット (std_logic など) で表されて
いるか、ベクター (std_logic_vector(0 downto 0) など) で
表されているかを示します。
HDLTypeIsVector()
1 ビットポートの表現を std_logic_vector(0 downto 0) に
設定します。
ブラックボックスでの複数の独立クロックサポート
ポート接続の DRC
ブラックボックスが複数の独立ハードウェアクロックデザインのコンテキストで使用される場合、そのポート接続
の DRC をコンフィギュレーション M 関数に追加する必要があります。これにより、さまざまなクロックソースを使
用した無効なポート接続や不正なポート接続を避けることができます。すべてのポート信号が適切なクロックが供給
されるサブシステムインターフェイスに接続されるようにしてください。
特定のクロックドメインからのポートのリストを指定して、一緒にまとめるには、 checkPortsOfSameClockDomain()
ユーティリティを使用する必要があります。この API への入力引数は SysgenBlockDescriptor オブジェクトで、特定の
クロックドメインに関連したポート名のリストを後に続けて指定します。
例 : checkPortsOfSameClockDomain (<block_descriptor>, '<port_name_1>', ‘<port_name_2>’,
'<port_name_3>', '<port_name_4>');
上記の例の場合、 API でエラーチェックが実行され、 4 つのポートが同じサブシステムクロックドメインに接続さ
れていることが検証されます。
ポートのサンプリングレートの設定
複数クロックハードウェアデザインの場合、ポートインターフェイスのクロック周期は接続されたクロック付きサ
ブシステムドメインを使用して計算される必要があります。デフォルトでは、同期システムクロックソースがすべ
てのポートで使用されますが、非同期クロックハードウェアデザインの場合は、すべてのポートのクロックソース
を明示的に指定する必要があります (出力ポートクロックはブロックの入力ポートクロックと異なる場合など)。
注記 : サンプルレートは 1.0 に、複数の独立クロックのブラックボックスデザインの出力ポートすべてに対して設定
する必要があります。自動的に出力ポートはデスティネーションクロックのサブシステム周期に設定されます。
SysgenPortDescriptor には、ポートのサンプリングレートを設定する setRate メソッドが含まれています。
例 :port('<port_name>').setRate(1.0)
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第 7 章 : HDL モジュールのインポート
ブラックボックスのクロッキング
同期または非同期ブラックボックスモジュールをインポートするには、コンフィギュレーション M 関数でモジュー
ルのクロックに関する情報を指定する必要があります。 System Generator では、クロックとクロックイネーブルはほ
かのタイプのポートとは異なる方法で処理されます。インポートしたモジュールのクロックポートには、クロック
イネーブルポートが必要です。つまり、クロックとクロックイネーブルはペアとして定義し、インポートしたモ
ジュール内でペアとして存在する必要があります。これは、単一の同期クロックと複数の独立クロックデザインの両
方に適用されます。
SysgenBlockDescriptor には、 addClkCEPair メソッドが含まれ、クロックサブシステムドメインを使用してクロック、
クロックイネーブル、およびそれに関連するクロック周期を定義できるようになっています。クロックドメイン情
報は、同期の単一クロックのデザインには必要ありません。
1 つ目のパラメーターはクロックポートの名前 (モジュールで使用される名前)、 2 つ目のパラメーターはクロックイ
ネーブルポートの名前 (モジュールで使用される名前) を定義します。
クロックとクロックイネーブルのペアのポート名は、次の命名規則に従って付ける必要があります。
•
クロックポート名には、 clk を含めます。
•
クロックイネーブルポート名には、 ce を含めます。
•
文字列の clk および ce 以外の部分を同じにします (my_clk_1 と my_ce_1 など)。
3 つ目のパラメーターは、クロックとクロックイネーブルのレート関係を定義します。このレートパラメーターで
は、 Simulink のサンプリングレートではなく、クロックのサンプル周期と必要なクロックイネーブルのサンプル周
期間の関係を System Generator に伝えます。レートパラメーターは整数値で、クロックレートとそれに対応するク
ロックイネーブルレート間の比率が定義されます。
複数の独立クロックデザインの場合、 4 つ目および 5 つ目のパラメーターが必須です。
4 つ目のパラメーターには、ブール値が維持され、クロックおよびクロックイネーブルのペアがグランドに接続され
るかどうかが定義されます。どちらも true に設定すると、クロックとクロックイネーブルがシミュレーション中に
グランド接続されます。 false に設定すると、クロックおよびクロックイネーブルレートのトランザクションがアク
ティベートされます。
5 つ目のパラメーターでは、該当するクロックとクロックイネーブルのペアのクロック周期を定義します。複数の独
立クロックデザインでクロック周期を設定するには、 SysgenPortDescriptor ブラックボックスの clockDomain プロパ
ティを使用する必要があります。
例:
rate_data = this_block.port('<port_name>').rate;
clkDomain_data = this_block.port(<port_name>).clockDomain;
this_block.addClkCEPair('clk',ce',rate_data, false, clkDomain_data);
HDL 協調シミュレーション
概要
このセクションでは、ザイリンクスブロック、 HDL モジュール、 Simulink ブロックデザインを含む混合言語/混合フ
ローデザイン全体をシミュレーションする方法を説明します。
System Generator は、ブラックボックスをシミュレーションする際、自動的に HDL シミュレータを起動して必要な追
加の HDL (HDL テストベンチ) を生成し、 HDL をコンパイルし、シミュレーションイベントをスケジュールし、
Simulink と HDL シミュレータの間のデータ交換を制御します。これを HDL 協調シミュレーションと呼びます。
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第 7 章 : HDL モジュールのインポート
HDL シミュレータの設定ブラックボックスの HDL は、 Simulink で System Generator インターフェイスを使用して Vivado シミュレータまたは
ModelSim にアクセスすることにより、協調シミュレーションできます。
ザイリンクスシミュレータ
ブラックボックスに関連付けられている HDL をザイリンクスシミュレータで協調シミュレーションするには、Black
Box ブロックのパラメーターダイアログボックスで [Simulation mode] を [Vivado Simulator] に設定します。これで、
モデルに対して HDL 協調シミュレーションを実行する準備ができました。 HDL 協調シミュレーションは、自動的に
実行されます。
ModelSim シミュレータ
ModelSim シミュレータを使用するには、 [Xilinx Blockset] → [Tools] ライブラリにある ModelSim ブロックを Simulink
ダイアグラムに追加する必要があります。
ModelSim シミュレータで協調シミュレーションを実行する各 Black Box ブロックのパラメーターダイアログボック
スで、追加したブラックボックスで表される ModelSim セッションを使用するよう設定します。これには、次の 2 つ
のパラメーターを設定します。
1.[Simulation mode] を [External co-simulator] に設定します。
2.[HDL Co-Simulator to use] に ModelSim ブロックの名前 (ModelSim など) を入力します。
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第 7 章 : HDL モジュールのインポート
ModelSim ブロックのパラメータダイアログボックスには、 ModelSim でのシミュレーションセッションを制御する
オプションが含まれています。詳細は、ブロックのヘルプページを参照してください。これで、これらのオプション
でモデルがシミュレーションできるようになったので、 HDL 協調シミュレーションが自動的に実行されるようにな
ります。
複数ブラックボックスの協調シミュレーション System Generator では、多くのブラックボックスで同じ ModelSim 協調シミュレーションセッションが共有できます。
たとえば、同じ ModelSim ブロックを使用するように多くのブラックボックスを設定できます。この場合、 System
Generator では、自動的にすべてのブラックボックス HDL コンポーネントが 1 つの共有の最上位協調シミュレーショ
ンコンポーネントにまとめらます。これはユーザーには見えません。 Simulink シミュレーションで複数のブラック
ボックスを協調シミュレーションするためには、 ModelSim シミュレーションライセンスが 1 つだけ必要です。
また、複数のブラックボックスは、各ブラックボックスの [Simulation mode] に [Vivado Simulator] オプションを選択
するだけで、 Vivado シミュレータで協調シミュレーションすることもできます。
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第 8 章
System Generator のコンパイルタイプ
System Generator では、複数の方法でデザインを同等の、下位レベルの表記にコンパイルできます。デザインのコン
パイル方法は、[System Generator] ダイアログボックスの設定によって異なります。異なるコンパイルタイプがサポー
トされているので、デザイン環境に合った記述を選択できます。たとえば、そのデザインが大規模システムのコン
ポーネントとして使用される場合は、 HDL ネットリストまたは IP カタログをターゲットにするのが適しています。
HDL ネットリストコンパイルタ
イプ
デザインをインプリメントする HDL ファイルの生成方
法を説明します。
ハードウェア協調シミュレーショ
ンコンパイルタイプ
Simulink および ModelSim で使用可能な FPGA ハード
ウェアにデザインをコンパイルするための、 System
Generator 設定方法を説明します。
IP カタログのコンパイル
System Generator デザインを Vivado IP カタログに追加可
能な IP コアとしてパッケージする方法を説明します。
System Generator はデフォルトの生成ターゲットとして
IP カタログのコンパイルタイプを使用します。
合成済みチェックポイントのコン
パイル
Vivado IDE プロジェクトで使用できる合成済みチェッ
クポイントファイル (synth_1.dcp) の生成方法を説明し
ます。
HDL ネットリストコンパイルタイプ
HDL ネットリストコンパイルタイプは、デザインをインプリメントする HDL ファイルを生成します。 HDL ネット
リストコンパイルフローに関する詳細は、「コンパイル結果」を参照してください。
次に示すように、 System Generator トークンダイアログボックスの [Compilation] フィールドをクリックして [HDL
Netlist] を選択します。
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第 8 章 : System Generator のコンパイルタイプ
ハードウェア協調シミュレーションコンパイルタ
イプ
System Generator では、 Simulink シミュレーションとのループで使用可能な FPGA ハードウェアにデザインをコンパ
イルできます。この機能については、ハードウェア協調シミュレーションの使用を参照してください。
次に示すように、System Generator トークンダイアログボックスの [Compilation] フィールドをクリックして [Hardware
Co-Simulation] をクリックし、必要なハードウェア協調シミュレーションプラットフォームを選択します。リストさ
れる使用可能な協調シミュレーションプラットフォームは、システムにインストールされているハードウェア協調シ
ミュレーションプラグインによって異なります。
IP カタログのコンパイル
System Generator はデフォルトの生成ターゲットに IP カタログのコンパイルタイプを使用します。
IP カタログコンパイルターゲットを選択すると、 System Generator デザインを Vivado IP カタログに含めることがで
きる IP モジュールにパッケージすることができます。生成された IP は別の Vivado ユーザーデザインにサブモジュー
ルとして追加できるようになります。
System Generator は、まずブロックデザインに基づいて HDL ネットリストを生成します。デザインに Vivado IP モ
ジュールが含まれる場合は、必要な IP ファイルがすべて「IP」という名前のサブフォルダーにコピーされます。最後
に、 RTL デザインファイルと Vivado IP デザインファイルがすべて ZIP ファイルに圧縮され、 ip_catalog という名前
のサブフォルダーに保存されます。
IP カタログフロー
System Generator デザインで System Generator トークンをダブルクリックします。
[Compilation] フィールドの > ボタンをクリックし、 [IP Catalog] を選択します。
[Target directory] フィールドでは生成ファイルのディレクトリを指定します。
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第 8 章 : System Generator のコンパイルタイプ
[Settings] ボタンがオンになります。これをクリックすると、次のようなダイアログボックスが表示され、モジュー
ルに関する情報が入力できます。これが Vivado IP カタログに表示されるようになります。
[Use common repository directory] フィールドには、共通リポジトリと呼ばれるディレクトリを指定します。 IP カタロ
グコンパイルでは、作成された IP がこのリポジトリにコピーされます。Vivado ユーザーが Vivado プロジェクトの IP
設定でユーザーリポジトリにこのパスを追加すると、 System Generator ユーザーがこの共通リポジトリに保存した IP
はすべて、 Vivado により自動的に読み込まれるので、 IP インテグレーターまたは RTL フローで使用することができ
ます。
[Use Plug-in project] フィールドには、System Generator にインポートされた IP インテグレーターのブロック図 (BD) を
含んだ Vivado プロジェクトを指定します。このフィールドで指定した Vivado プロジェクトを使用した手順について
は、 System Generator でのプラットフォームベースのアクセラレータの調整を参照してください。
[Generate] ボタンをクリックすると、 IP カタログフローが開始します。次のような [Compilation status] ウィンドウが
表示され、フローの進捗状況が示されます。 IP カタログフローが終了すると、「Generation Completed」と表示されま
す。 [Show Details] をクリックすると、詳細な情報が表示されます。
指定したターゲットディレクトリには、 ip_catalog という名前のフォルダーが作成されます。このフォルダーには、
System Generator デザインから IP を作成するのに必要なファイルがすべて含まれています。丸で囲んだ ZIP ファイル
には、 System Generator デザインを IP として Vivado IP カタログに含めるために必要なファイルがすべて含まれていま
す。
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第 8 章 : System Generator のコンパイルタイプ
AXI4 インターフェイスの使用
IP カタログの設定で [Auto Infer Interface] オプションを選択すると、 AXI4 インターフェイスが Gateway In および
Gateway Out ポートから自動推論されます。 [Auto Infer Interface] オプションでは、信号がポート名に基づいて
AXI4-Stream、 AXI4-Lite、 AXI4 インターフェイスにまとめられます。
[Auto Infer Interface] オプションでは、次の条件に基づいてインターフェイスが推論されます。
•
Gateway In および Gateway Out ポート名の接尾語は AXI4 インターフェイス規格の信号名とまったく同じである
必要があります。
•
デザインには、有効な AXI4 インターフェイスとなるのに必要な、最低限の数の信号が含まれている必要があり
ます。
たとえば、デザインに PortName_tdata および PortName_tvalid という名前の 2 つの Gateway In ポートと、
PortName_tready という名前の Gateway Out ポートがある場合、 [Auto Infer Interface] オプションでこれらの 3 つのポー
トが自動推論され、 PortName という名前の AXI4-Stream ポートにまとめられます。この例の場合、次のようになりま
す。
•
ポート名の接尾語は AXI4-Stream インターフェイスの信号のもの (TDATA、 TREADY および TVALID) と同じで
す。
•
これらの 3 つの信号は AXI4-Stream インターフェイスに必要な最低限の信号です。
オプションの AXI4 サイドバンド信号があり (たとえば TUSER 信号は AXI4-Stream 規格でオプション)、その名前が同
じ命名規則に沿って付けられている場合は、同じ AXI4 インターフェイスにまとめられます。
AXI4 インターフェイスの信号名や、 AXI4 インターフェイスに最低限必要な信号など、 AXI4 インターフェイスの詳
細については、『Vivado Design Suite : AXI リファレンスガイド』 (UG1037) を参照してください。
IP モジュールにテストベンチを含める
新しく生成した IP の機能を検証するには、テストベンチを含める必要があります。次のように、 [Create testbench] を
オンにしておくと、 [Generate] ボタンをクリックしたときにテストベンチが自動的に含まれるようになります。
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第 8 章 : System Generator のコンパイルタイプ
テストベンチを含めた場合、次の 3 つの手順をフローに追加すると、 IP の機能を検証できます。
手順 1 : Vivado IP カタログへ新しい IP を追加します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した
設計』 (UG896) を参照してください。
手順 2 : Vivado IDE プロジェクトを新規作成し、その IP を最上位ソースとして追加します。
手順 3 : シミュレーション、合成、インプリメンテーションを実行し、生成した IP の機能を検証
次の図は、新規作成した IP を最上位ソースとして追加した Vivado IDE プロジェクトを示しています。
IP モジュールへのインターフェイスに関する資料の追加
[Create interface document] をオンにして [Generate] ボタンをクリックすると、 System Generator で IP のインターフェ
イスに関する資料が HTML 形式で生成され、その HTML ファイルが IP と一緒にパッケージされます。
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第 8 章 : System Generator のコンパイルタイプ
netlist フォルダーの下には documentation フォルダーが新しく作成されます。この新規 IP を Vivado で右クリックして
[Data sheet] をクリックすると、 IP のインターフェイス情報を含む HTML ファイルが開きます。
Vivado IP カタログへの生成された IP の追加
System Generator から生成した IP を使用するには、プロジェクトを新規作成するか、 IP を作成するときに System
Generator で指定したのと同じデバイスをターゲットにする既存プロジェクトを開きます。
注記 : IP にはこのプロジェクトからしかアクセスできません。この IP を使用する新規プロジェクトを作成するたび
に、同じ作業を行う必要があります。
次に Project Manager の [IP Catalog] をクリックし、 [IP Catalog] ビューの空のエリアで右クリックします。 [Update IP
Catalog] をクリックし、新規 IP を含むディレクトリを追加します。
IP が IP カタログに追加されたら、 IP カタログのその他の IP と同様、大きなデザインに含めることができるようにな
ります。
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第 8 章 : System Generator のコンパイルタイプ
合成済みチェックポイントのコンパイル
Vivado ツールでは、デザインフローの主要な段階でデザインを保存および復元するためのメカニズムとして、デザ
インチェックポイントファイル (.dcp) が使用されます。チェックポイントは、フローの特定の地点におけるデザイ
ンのスナップショットです。合成済みチェックポイントとは、デザインが合成されてから、アウトオブコンテキス
ト (OOC) モードで作成されたチェックポイントファイルです。
次の図に示すように、 [Synthesized Checkpoint] コンパイルターゲットを選択すると、 synth_1.dcp という名前の合成済
みチェックポイントターゲットファイルが作成され、ターゲットディレクトリに保存されます。
この synth_1.dcp ファイルは、この後 Vivado IDE プロジェクトで使用できます。
カスタムコンパイルターゲットの作成
System Generator には、ユーザーが独自のコンパイルターゲットを作成できるカスタムコンパイルインフラストラク
チャが含まれています。 System Generator デザインから HDL を生成できるだけでなく、 HDL 生成前後両方の段階を
自動化するコンパイルターゲットプラグインを作成できます。カスタムコンパイルターゲットの作成に関する詳細
は、「カスタムコンパイルターゲットの作成」を参照してください。
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第 9 章
カスタムコンパイルターゲットの作成
System Generator には、ユーザーが独自のコンパイルターゲットを作成できるカスタムコンパイル基盤が含まれてい
ます。 System Generator デザインから HDL を生成できるだけでなく、 Vivado IDE プロジェクト生成前後どちらの段階
も自動化するコンパイルターゲットプラグインを作成できます。カスタムコンパイルターゲットを作成するには、
MATLAB 環境でオブジェクト指向プログラムの概念について知っておく必要があります。
xilinx_compilation ベースクラス
カスタムコンパイル基盤には、 xilinx_compilation というベースクラスが提供されています。このベースクラスから
は、サブクラスを作成してそのプロパティを使用し、メンバー関数を上書きしてユーザーの機能をインプリメントで
きます。
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第 9 章 : カスタムコンパイルターゲットの作成
新規コンパイルターゲットの作成
次は、新しいコンパイルターゲットを作成する一般的な手順です。特定のターゲットを作成する例については、次の
説明を参照してください。
ヘルパー関数の実行
次のヘルパー関数を実行して新しいコンパイルターゲットを作成します。
xilinx.environment.addCompilationTarget(target_name, directory_name)
たとえば、次のようなコマンドを実行するとします。
xilinx.environment.addCompilationTarget('Impl', 'U:\demo')
MATLAB コマンドウィンドウにこのコマンドを入力すると、次のようになります。
1.
U:\demo に Impl/@Impl という名前のフォルダーが作成されます。
2. フォルダー内には xilinx_compilation ベースクラスから Impl テンプレートクラスファイル (Impl.m) が作成され
ます。この段階でファイルに変更がない場合は、新しく作成された Impl コンパイルターゲットが HDL Netlist コンパ
イルターゲットと同じように動作します。次は Impl.m ファイルの内容を示しています。
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第 9 章 : カスタムコンパイルターゲットの作成
3. ヘルパー関数により MATLAB パスに U:\demo\Impl が追加されるので、新しいクラスの Impl が MATLAB に表示
されるようになります。
注記 : target_name にはスペースを含めることができません。クラスが作成されたら、クラスの target_name プロパティ
にスペースを追加できます。
新規ボードターゲットの作成
このインターフェイスを使用すると、 System Generator で新しい開発ボードをサポートできます。
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第 9 章 : カスタムコンパイルターゲットの作成
これには、ボード情報が Vivado IDE データセクションに含まれ、 Vivado IDE でサポートされている必要があります。
次の addBoard コマンドの構文を使用してください。
xilinx.environment.addBoard(target_name, directory_name, board_xml_dir)
次の特定コマンドを実行すると、その後に示す項目が実行されます。
xilinx.environment.addBoard('Zedboard', './', 'C:\Xilinx\Vivado\2015.1\data\boards\board_parts\zynq\zed\1.2')
1.
現在のディレクトリに Zedboard/@Zedboard が作成されます。Zedboard クラスが xilinx_board クラスから派生しま
す。 xilinx_board は xilinx_compilation から派生したものです。
2.
Zedboard クラスではほとんどの XML
hwcosim ブロックが作成されます。
解析が実行されし、ハードウェア協調シミュレーションが実行され、
この関数で作成されるクラスは、すぐに使用できる状態になっています (XML があって、正しいと仮定した場合)。
コンパイルターゲットの変更
コンパイルターゲットのクラスファイルに変更を加えた場合は、次のヘルパー関数を呼び出す必要があります。次
のヘルパー関数を実行すると、 System Generator で新しいクラスの定義が検出されるようになります。
>> xilinx.environment.rehashCompilationTarget
既存コンパイルターゲットの追加
カスタムコンパイルターゲットを含むフォルダーのパスを追加する必要があります。これは、次に示すように、
MATLAB で提供される addpath を使用すると実行できます。
>>addpath(‘U:\demo\Impl’);
addpath を使用する場合は、相対パスではなく、絶対パスを指定する必要があります。
カスタムコンパイルターゲットの保存
MATLAB で savepath を使用すると、カスタムコンパイルターゲットを保存できます。保存するには、 MATLAB イン
ストールディレクトリへの書き込み権が必要なことがあります。
カスタムコンパイルターゲットの削除
カスタムコンパイルターゲットは、 MATLAB 検索パスからターゲットへのパスを削除すると削除できます。
ベースクラスのプロパティおよび API
xilinx_compilation ベースクラスは、次のディレクトリにあります。
<Vivado Install Path>/scripts/sysgen/matlab/@xilinx_compilation
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第 9 章 : カスタムコンパイルターゲットの作成
System Generator トークン関連のプロパティおよび API
setup_sysgen_token()
この関数は、カスタムコンパイル基盤による System Generator トークン情報を生成するために呼び出されます。System
Generator トークンに関する次の関数のいずれかを使用すると、カスタムターゲットが選択されたときにデフォルト
でトークンがどのようになるかを設定できます。デフォルト値のフィールドとイネーブル/ディスエーブルのフィール
ドは、次の System Generator トークンの API 関数で設定できます。
add_part( family, device, speed, package, temperature)
具体的なコマンドは add_part( ‘Kintex7’, ‘ xc7k325t’, ‘-1’ , ‘fbg676’, ‘’) のようになります。パーツ関連の API が使用さ
れない場合、エンドユーザーはリストからどのデバイスでも選択できます。
string target_name
これは、 setup_sysgen_token() 関数で設定する必要のある必須フィールドです。
string hdl
デフォルト値は空のストリングです。値のオプションは、 Verilog か VHDL です。このフィールドに値を 1 度設定し
たら、ユーザーが選択できないようにディスエーブルになります。
string synth_strategy
デフォルト値は空のストリングです。このフィールドに値を 1 度設定したら、ユーザーが選択できないようにディス
エーブルになります。この API を使用する場合は、指定したストラテジが存在するかどうか必ず確認してください。
存在しない場合は、エラーになります。
string impl_strategy
デフォルト値は空のストリングです。このフィールドに値を 1 度設定したら、ユーザーが選択できないようにディス
エーブルになります。この API を使用する場合は、指定したストラテジが存在するかどうか必ず確認してください。
存在しない場合は、エラーになります。
string create_tb
デフォルト値は空のストリングです。有効なオプションは、 on か off です。このフィールドに値を 1 度設定したら、
ユーザーが選択できないようにディスエーブルになります。
string create_iface_doc
デフォルト値は空のストリングです。有効なオプションは、 on か off です。このフィールドに値を 1 度設定したら、
ユーザーが選択できないようにディスエーブルになります。
Vivado プロジェクト関連のプロパティ
top_level_module
このプロパティは、ユーザーの選択した最上位名を設定するために使用できます。このパラメーターには、 MATLAB
ストリングを使用できます。
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第 9 章 : カスタムコンパイルターゲットの作成
Vivado IDE プロジェクト生成関連の関数
pre_project_creation(design_info)
この関数は、 Vivado IDE プロジェクトが作成される前に呼び出す必要があります。 System Generator 基盤によりプロ
ジェクトを作成する前に、どのファイルを Vivado IDE プロジェクトに追加する必要があるのか、どの Tcl コマンドを
追加で実行する必要があるのかを理解しておく必要があります。場合によっては、 System Generator デザインの最上
位ポートのインターフェイス基づいて、プロジェクトに追加するファイルがある可能性もあります。このために、ポー
トインターフェイスを記述した構造が design_info という関数に渡されます。 design_info については後のセクション
で説明します。
post_project_creation(design_info)
この関数は、 Vivado IDE プロジェクトの作成の終わりで呼び出す必要があります。これは、プロジェクト生成スクリ
プトが実行された後に呼び出される最後の関数で、エラーを解析し、レポートを生成し、 Vivado IDE プロジェクトを
開く場合などに便利です。ポートインターフェイスを記述した構造は design_info という関数に渡されます。
design_info については後のセクションで説明します。
add_tcl_command(string)
この関数は、追加の Tcl コマンドをストリングとして追加します。これらの Tcl コマンドは、 Vivado IDE プロジェク
トが作成されてから実行されます。このコマンドは、プロジェクト作成後にビットストリームを作成するために使用
でき、特定の Tcl ファイルを読み込むためにも使用できます。コマンドは、受信された順に実行されます。
add_file(string)
この関数は、 Vivado IDE プロジェクトにユーザー定義のファイルを追加します。この API 関数は、 Vivado IDE プロ
ジェクトに XDC 制約ファイルを追加するためにも使用できます。 add_file が呼び出される順序は階層的にします。最
上位モジュールファイルは最後に追加する必要があります。
run_synthesis()
この関数は、 Vivado IDE プロジェクトで合成を実行します。
run_implementation()
この関数は、 Vivado IDE プロジェクトでインプリメンテーションを実行します。
generate_bitstream()
この関数は、 Vivado IDE プロジェクトでビットストリームを生成します。
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第 9 章 : カスタムコンパイルターゲットの作成
design_info
design_info は MATLAB struct で、次の内容を含みます。
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第 9 章 : カスタムコンパイルターゲットの作成
カスタムコンパイルターゲットの作成例
次の例は、さまざまなカスタマイズ済みターゲットを作成する方法の詳細を示しています。
例 1 : インプリメンテーションターゲットの作成
1.
System Generator モデルを開いて、 System Generator トークンを開きます。これにより、すべての使用可能なコン
パイルターゲットを含むトークンが生成されます。
2.
MATLAB のコマンドウィンドウでパスをユーザーの要件に合わせて変更したら、次のコマンドを入力します。
xilinx.environment.addCompilationTarget('Impl', 'U:\demo')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。次のようにコンパイルターゲットの [Impl] がトークンに表示さ
れるようになります。
5.
この段階では、 [Impl] を選択しても System Generator トークンでは何のカスタマイズも実行されず、 [HDL Netlist]
コンパイルターゲットと同じになります。
6.
MATLAB Editor で U:\demo\Impl\@Impl\Impl.m を開きます。
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第 9 章 : カスタムコンパイルターゲットの作成
7.
必要に応じて setup_sysgen_token() 関数を入力します。この方法を使用すると、ユーザー定義のカスタムコンパ
イルが選択された場合に、イネーブル/ディスエーブルのフィールドも含め、 System Generator トークンがどのよ
うに表示されるかをユーザーが制御できます。
8.
MATLAB のコマンドウィンドウに、次のコマンドを入力する必要があります。
xilinx.environment.rehashCompilationTarget
これにより、 [Impl] のアップデートされたクラス定義が使用されるようになります。
9.
System Generator を一旦閉じて、開き直します。 [Compilation] ターゲットリストから [Impl] を選択します。
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第 9 章 : カスタムコンパイルターゲットの作成
10. System Generator トークンは次のように表示されます。
11. [Hardware description language] フィールドが Impl クラスで設定したのと同じになるように変更し、[Implementation
strategy] フィールドがユーザーが修正できないようになっていることを確認します。
12. すべてのユーザー指定のファイルおよび実行するその他の Tcl コマンドは、 Vivado IDE プロジェクトの作成前に
知っておく必要があります。次は、 pre_project_creation() 関数を実行します。
13. MATLAB のコマンドウィンドウに、次のように入力します。
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第 9 章 : カスタムコンパイルターゲットの作成
xilinx.environment.rehashCompilationTarget
これにより、 [Impl] のアップデートされたクラス定義が使用されるようになります。
14. System Generator を一旦閉じて、開き直します。 [Compilation] ターゲットリストから [Impl] を選択します。
15. [Generate] をクリックします。プロセスが終了したら、 Vivado IDE プロジェクトを開いてインプリメンテーショ
ン結果を確認できます。
例 2 : Zedboard ターゲットの作成
1.
System Generator デザインを開きます。
2.
MATLAB のコマンドウィンドウでユーザーのマシン/ インストールに合わせてパスを変更します。
次のコマンドを入力します。
xilinx.environment. addBoard (‘Zedboard’, 'U:\demo', 'C:\Xilinx\Vivado\2013.4\data\boards\zynq\ZED\revD')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。最後のフィールドは、
board.xml ファイルを含むディレクトリに対応します。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。
5.
次のようにコンパイルターゲットの [Zedboard] が System Generator トークンに表示されるようになります。
6.
[Zedboard] を選択します。
[Part] には、使用可能なデバイスのみがデフォルトで選択されます。
7.
[Generate] をクリックします。
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第 9 章 : カスタムコンパイルターゲットの作成
Hardware co-Simulation ブロックが生成されます。
これで、この Hardware co-Simulation ブロックは、 Zedboard を含むどの System Generator デザインででも使用できるよ
うになりました。
例 3 : ビットストリームターゲットの作成
1.
System Generator デザインを開きます。
2.
最初の例のように、 MATLAB のコマンドウィンドウでパスをユーザーの要件に合わせて変更したら、次のコマ
ンドを入力します。
xilinx.environment.addCompilationTarget(‘Bitstream’, '.')
これにより、ユーザーが編集可能なテンプレートから派生したクラスが提供されます。最後のフィールドは、
board.xml ファイルを含むディレクトリに対応します。
3.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
4.
System Generator を一旦閉じて、開き直します。
5.
次のようにコンパイルターゲットの [Bitstream] が System Generator トークンに表示されるようになります。
6.
./Bitstream/@Bitstream/Bitstream.m から作成された Bitstream.m を開きます。
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第 9 章 : カスタムコンパイルターゲットの作成
7.
次の 2 つのファイルをダウンロードします。
8.
pre_project_creation() 関数内に次を実行する行を追加します。
a.
ボードを KC705 として設定します。
b.
新しい最上位ファイル (top.v) を追加して KC705 の差動クロックポートを使用します。
c.
新しい XDC ファイルを追加して、 clock、 dip、 led ポートにロケーション制約を指定します。
d.
新しく追加されたモジュール top を最上位として設定します。
e.
合成を実行します。
f.
インプリメンテーションを実行します。
g.
ビットストリームを生成します。
ファイルをユーザーマシンのディレクトリに保存したら、 add_file API でそのファイルへの完全パスを指定する必要
があります。
add_tcl_command(obj, 'set_property board xilinx.com:kintex7:kc705:1.1
[current_project]');
add_file(obj,
'/group/dspusers-xsj/umangp/rel/2013.4/cust_comp_test/bitstream_example.xdc');
add_file(obj, '/group/dspusers-xsj/umangp/rel/2013.4/cust_comp_test/top.v');
obj.top_level_module = 'top';
run_synthesis(obj);
run_implementation(obj);
generate_bitstream(obj);
8.
MATLAB のコマンドウィンドウに、次のように入力します。
xilinx.environment.rehashCompilationTarget
これにより、新しいコンパイルターゲットが System Generator トークンで認識されるようになります。
9.
System Generator を一旦閉じて、開き直します。
10. [Bitstream] コンパイルターゲットを選択します。
11. [Generate] ボタンをクリックします。
12. 生成が終了したら、次のディレクトリから .bit ファイルを見つけることができます。
./<Target directory>/ Bitstream/bitstream_example.runs/impl_1/top.bit
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付録 A System Generator の GUI ユーティリティ
すばやく System Generator デザインを作成して解析するための Simulink モデルのポップアップメニューにグラ
フィックコマンドを追加しました。次のように、これらのコマンドには、 Simulink モデルのキャンバスで右クリック
してアクセスできます。
追加されたザイリンクスコマンドについては以下に詳しく説明されています。
[Xilinx BlockAdd]
ザイリンクスブロックを Simulink モデルにすばやく追加できる機能です。
[Xilinx Tools] → [Save as blockAdd ブロックをあらかじめコンフィギュレーションしておき、そのブロックの複
default]
数のコピーを BlockAdd 機能を使用して追加する機能です。
[Xilinx BlockConnect]
Simulink モデル内でブロックをすばやく接続する機能です。
[Xilinx Tools] → [Terminate]
オープンの出力ポートに Simulink 終端ブロックをすばやく追加したり、オー
プンの入力ポートにザイリンクス Constant ブロックをすばやく追加する機
能です。
[Xilinx View Signal]
Simulink シミュレーションの実行後に選択した信号の波形図を生成できる
ようにする機能です。
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付録 A : System Generator の GUI ユーティリティ
[Xilinx BlockAdd]
ザイリンクスブロックを Simulink モデルにすばやく追加できる機能です。
起動方法
方法 1 :
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
方法 2 :
ショートカット、 Ctrl + 1 キーを押します。
方法 3 :
Simulink モデルのプルダウンメニューから次をクリックします。
[Tools] → [Xilinx] → [BlockAdd Ctrl 1]
使用方法
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
1. 右クリック
2. 選択
Simulink キャンバスを右クリックして [Xilinx BlockAdd] を選択します。
1. ブロックまでスクロー
2. ダブルクリック
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付録 A : System Generator の GUI ユーティリティ
次の図に示すように、ブロックまですばやくスクロールするには、そのブロック名の最初の何文字かを一番上のテキ
ストボックスに入力します。複数のブロックを追加するには、 Shift キーを押しながらブロックをクリックしていき、
Enter キーを押します。
3.Enter を押す
1. 文字を入力
2.Shift + クリック
同じブロックのコピーを複数追加するには、ブロックを追加してから、そのブロックを選択して Ctrl + C キーを押し
てから、 Ctrl + V キーを押していきます。
[Add block] ウィンドウを消すには、 Esc キーを押します。
[Xilinx Tools] → [Save as blockAdd default]
ブロックをあらかじめコンフィギュレーションしておき、そのブロックの複数のコピーを
BlockAdd 機能を使用して追加する機能です。
使用方法
ブール型の Gateway In ブロックを複数、モデルに追加する必要があるとします。
1.
Gateway In ブロック 1 つをモデルに追加します。
2.
Gateway In ブロックをダブルクリックして、出力タイプを [Boolean] に変更して [OK] をクリックします。
3.
変更した Gateway In ブロックを選択して右クリックし、 [Xilinx Tools] → [Save as blockAdd default] をクリックし
ます。
4.
これにより、次からは BlockAdd 機能を使用してモデルに Gateway In ブロックを追加すると、ブロックの出力型
が常にブール型になります。
ブロックデフォルトの復元方法
1.
デフォルトを変更したブロックを選択します。
2.
右クリックして [Xilinx Tools] → [Clear blockAdd defaults] をクリックします。 .
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付録 A : System Generator の GUI ユーティリティ
[Xilinx BlockConnect]
Simulink モデル内でブロックをすばやく接続する機能です。
単純な接続
1.
次の図に示すように、ブロックのオープンポートを選択して右クリックし、 [Xilinx BlockConnect] をクリックし
ます。
1. 右クリック
2.
2. 選択
BlockConnect が最も近い接続を緑の線で提案します。それを承諾するには、表内で接続をダブルクリックします。
接続されると、線の色が黒に変わります。承諾しない場合は、表内で別の接続をクリックして、新しく提案され
た緑の接続線に問題ないかどうか確認します。
2. ダブルクリック
1. 接続を確認
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付録 A : System Generator の GUI ユーティリティ
スマート接続
次の図に示すような稲妻アイコンは、スマート接続を意味します。スマート接続には、接続を管理しやすくしたイン
テリジェンスがビルトインされています。たとえば、 AXI インターフェイスを含むブロックを右クリックすると、
(1) AXI 信号からバスまでの接続をまとめたり、分けることができ、 (2) 同じ数の AXI 接続を持つほかのポートへ接続
できます。
「スマート」接続を示す
ポートのデータ型のチェックは実行されず、ポートの数が同じの AXI ポートであれば、どれにでも接続できます。
次の別のスマート接続の例では、 Accumulator ブロック出力を右クリックし、 BlockConnect を選択し、 Scope をダブル
クリックして Scope ブロックへのスマート接続を作成しています。 Gateway Out ブロックは自動的に追加されます。
この Scope ブロックへ 2 つ目の接続が行われると、 2 つ目のポートが Scope ブロックに自動的に追加されます。その
駆動信号名が Scope を駆動する信号の名前にも使用されます。
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付録 A : System Generator の GUI ユーティリティ
[Xilinx Tools] → [Terminate]
オープンの出力ポートに Simulink 終端ブロックをすばやく追加したり、オープンの入力ポート
にザイリンクス Constant ブロックをすばやく追加する機能です。
使用方法
オープンになっている出力の終端
オープンの入力および出力ポートがある次のモデルを例にとって説明します。
この例の場合、 DDS Compiler 5.0 ブロックを右クリックして、次のように順にクリックします。
[Xilinx Tools] → [Terminate] → [Output]
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付録 A : System Generator の GUI ユーティリティ
次の図は、このコマンドを実行した後の終端処理された出力を示しています。
オープンになっている入力の終端
オープンの入力ポートがある次のモデルを例にとって説明します。
DDS Compiler 5.0 ブロックを右クリックして、次のように順にクリックします。
[Xilinx Tools] → [Terminate] → [Input]
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付録 A : System Generator の GUI ユーティリティ
次の図は、このコマンドを実行した後の終端処理された入力を示しています。
入力ポートデータ型要件の確認
System Generator では、オープンになっている入力ポートそれぞれがザイリンクス Constant ブロックに接続されます。
新しい Constant ブロックは、次のデフォルト値に設定されます。
[Type] : Signed (2 の補数)
[Constant value] : 0
[Number of bits] : 16
[Binary point] : 14
この終端ツールでは、入力ポートのデータ型チェックが実行されません。オープンポートに、たとえばブール型な
ど、別のデータ型が必要な場合、 Constant ブロックをダブルクリックして [Output Type] を [Boolean] に変更する必要
があります。
データタイプの不一致がないかチェックするには、Simulink モデルキャンバスをクリックして、Ctrll + D キーを押し
ます。データタイプの不一致があれば、 System Generator によりすべてレポートされます。
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付録 A : System Generator の GUI ユーティリティ
[Xilinx View Signal]
Simulink シミュレーションの実行後に選択した信号の波形図を生成できるようにする機能です。
使用方法
1 つの信号選択
1.
次の図に示すように、表示する信号を選択して右クリックします。
2.
[Xilinx View Signal] をクリックします。
2. 選択
1. 右クリック
複数の信号選択
1.
デザイン内の空白部分を右クリックします。
1. 右クリック
2.
2. 選択
[Xilinx View Signals] をクリックして信号を選択するダイアログボックスを表示します。このダイアログボック
スの左側には選択可能な信号がすべてリストされ、右側に選択した信号が入力されます。
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付録 A : System Generator の GUI ユーティリティ
3.
信号をダブルクリックすると、リストに信号が追加されるか、リストから信号が削除されます。
ダブルクリック
4.
[OK] をクリックして選択を確認すると、選択した信号がハイライトされます。
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付録 A : System Generator の GUI ユーティリティ
波形ビューアーでの信号の表示
追加した信号を波形ビューアーで表示するには、シミュレーションを実行してシミュレーションデータを生成する必
要があります。
シミュレーションボタンをクリックしてシミュレーションを実行します。
シミュレーションが終了したら、生成された波形データが波形ビューアーに表示されます。
System Generator セッション中は、共通波形ビューアーは閉じる必要はありません。共通波形ビューアーには、最新
のシミュレーション信号が表示されます。これは、 System Generator を終了すると閉じます。
波形ビューアーとモデル間のクロスプローブ
波形ビューアーから System Generator モデルへ信号をクロスプローブするには、波形ビューアーで信号名を選択しま
す。同じ信号が System Generator モデルでオレンジ色にハイライトされます。このハイライト機能により、波形とモ
デル内のワイヤを確認しやすくなっています。
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付録 A : System Generator の GUI ユーティリティ
System Generator モデルから波形ビューアーへ信号をクロスプローブするには、次の作業を行います。
1.
波形ビューアーを開いた状態で、 System Generator モデルで信号を選択します。
Ctrl+Shift キーを押しながら、複数の信号を選択することもできます。
2.
System Generator モデルで選択した信号の 1 つを右クリックし、右クリックメニューの中から [Xilinx Highlight in
Viewer] を選択します。
波形ビューアーに現在表示されていない信号を選択する場合は、 [Xilinx Highlight in Viewer] は右クリックメ
ニューには表示されません。
X-Ref Target - Figure A-1
3.
Wavform Editor で選択した信号の信号名が青色でハイライトされていることを確認します。
波形ビューアーを閉じる
波形ビューアーは、次の手順で閉じることができます。
1.
デザイン内の空白部分を右クリックします。
2.
[Xilinx View Signals] をクリックして信号を選択するダイアログボックスを表示します。
3.
[Close Waveform] をクリックします。
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付録 A : System Generator の GUI ユーティリティ
前に生成した波形データの表示方法
1.
波形ビューアーのインスタンスが現在の System Generator セッションで開いていることを確認します。
2.
開きたい波形データファイル (model_name.wdb) が保存されている場所を確認します。
注記 : 注記 : 波形データは wavedata ディレクトリに保存されています。
3.
MATLAB コンソールに「xlOpenWaveFormData(‘c:/waveData/model_name.wdb’)」と入力します。波形データ
ファイルの絶対パスを入力してください。
4.
波形ビューアーで波形データを確認します。
サポートされなくなった WaveScope ブロックの信号名のアップグ
レード方法
サポートされなくなった WaveScope ブロックがデザインに含まれている場合、このブロックの既存のモニター信号名
を、アップグレードしたブロックのものに移行する必要があります。
1.
次の図に示すように、 WaveScope ブロックを右クリックします。
2.
[Xilinx Tools] → [Upgrade block] をクリックします。
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付録 A : System Generator の GUI ユーティリティ
•
アップグレードが実行されます。
•
アップグレードが実行されたら、次の図のように、サポートされなくなった WaveScope ブロックがモデルから削
除され、 MATLAB コンソールにサマリが記述されます。
•
最後にシミュレーションボタンをクリックしてシミュレーションを実行します。
•
シミュレーションが終了したら、サポートされなくなった WaveScope ブロックの信号名が波形ビューアーに表示
されるようになります。
Vivado : System Generator を使用したデザイン
UG897 (v2015.1) 2015 年 4 月 1 日
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付録 B その他のソースおよび法的通知
ザイリンクスリソース
アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して
ください。
ソリューションセンター
デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ
クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。
参考資料
次の資料は、本書を補足するためのものです。
1.
『Vivado Design Suite リファレンスガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG958)
2.
『Vivado Design Suite チュートリアル : System Generator を使用したモデルベースの DSP デザイン』 (UG948)
3.
『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)
4.
『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)
5.
『Vivado Design Suite 移行手法ガイド』 (UG911)
6.
『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)
7.
『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)
8.
『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)
9.
『Vivado Design Suite チュートリアル :デザインフローの概要』 (UG888)
10. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)
11. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)
12. Vivado Design Suite ビデオチュートリアル
13. Vivado Design Suite チュートリアル
14. Vivado Design Suite ユーザーガイド
15. Vivado Design Suite リファレンスガイド
16. Vivado Design Suite 手法ガイド
17. 『UltraFast™ 設計手法 (Vivado Design Suite 用)』 (UG949)
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付録 B : その他のソースおよび法的通知
18. Vivado Design Suite の資料
19. ザイリンクスウェブサイトのダウンロードセンター
トレーニングリソース
ザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびオンラインビデオを
提供しています。次のリンクから関連するトレーニングリソースを参照してください。
1.
System Generator を使用した DSP デザイン
2.
Vivado Design Suite ビデオチュートリアル : System Generator for DSP で使用する Vivado HLS ブロックを生成
3.
Vivado Design Suite ビデオチュートリアル : System Generator で Vivado HLS C/C++/System C を使用
4.
Vivado Design Suite ビデオチュートリアル : Vivado System Generator for DSP を使用するハードウェア協調シミュ
レーション
5.
Vivado Design Suite ビデオチュートリアル : 複数クロックドメインを含む System Generator デザイン
6.
Vivado Design Suite ビデオチュートリアル : Vivado System Generator デザインの AXI4-Lite インターフェイスを指
定
Vivado : System Generator を使用したデザイン
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付録 B : その他のソースおよび法的通知
法的通知
The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent
permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND
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with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage
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damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any
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please refer to Xilinx’s Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and support
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requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx’s
Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.
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