NEWS RELEASE 2015 年 1 月 21 日 報道関係各位 日本ケイデンス・デザイン・システムズ社 UMC とケイデンス、ARM Cortex-A7 MPCore ベースの SoC 向け 28nm 設計リファレンスフロー実現で協業 要旨: フローでは、ケイデンスの Encounter Digital Implementation System、Tempus Timing Signoff Solution、Voltus IC Power Integrity Solution、Quantus QRC Extraction Solution、 Physical Verification System、Litho Physical Analyzer、CMP Predictor を使用 UMC は、ARM Cortex-A7で1.7GHz の性能指標と200mW 未満というダイナミック・パワ ー指標を達成 電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社： 米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、1月20日（米国現地時間）、半導体 ファウンドリーのグローバルなリーダー、United Microelectronics Corporation（以下、UMC） が、ケイデンスの物理実装およびサインオフ・ツールを使用して、エントリーレベルのスマート フォン、タブレット、ハイエンドのウェアラブル端末、およびその他の先端モバイル機器向けに、 直ちにシリコン化可能な28nm ARM® Cortex®-A7 MPCore ベース SoC（system on chip）を 製造したことを発表しました。 UMC はケイデンスのソリューションを使用することにより、以前のソリューションと比べて、 テープアウトまでの時間を33%削減しつつ、1.7GHz の性能を達成し、さらにダイナミック・ パワーも20%削減し、200mW 未満とすることができました。 GigaOpt の配線を考慮したタイミング最適化機能と、CCOpt のクロック・データパス同時最 適化機能を統合したマルチスレッドの Encounter® Digital Implementation System の使用に より、性能、ダイサイズ、ダイナミック・パワーを大幅に向上し、TAT の高速化を実現するこ とができました。さらに、ケイデンスの Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Quantus™ QRC Extraction Solution、Physical Verification System、 Litho Physical Analyzer、CMP Predictor とのシームレスな統合によって、UMC はサインオフ のチェックをプロセス早期に実行することができ、設計完成時の所定動作を確実なものとするこ とができました。 1 NEWS RELEASE UMC 社コメント： Shih Chin Lin 氏（Senior Division Director of IP Development and Design Support division）： 「ケイデンスの大規模並列アーキテクチャーにより、サインオフの解析、実装、クロージャーに 要する時間を大幅に削減することができたため、期待を上回る PPA（power, performance and area）性能を持つ高品質リファレンスデザインを短期間でマーケットに提供することができま した。モバイル分野のカスタマーは非常に明確な機器への要件をお持ちですので、UMC は新し いチップで十分なテストを実施して、信頼性の高い28nm のシリコン化可能なリファレンスデ ザインを提供しています。」 Cadence および Cadence ロゴは Cadence Design Systems, Inc.の登録商標です。 その他記載されている製品名および会社名は各社の商標または登録商標です。 2
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