KURENAI : Kyoto University Research Information Repository Title Author(s) Citation Issue Date URL 高性能LSIのレイアウト設計自動化に関する研究( Abstract_要旨 ) 三橋, 隆 Kyoto University (京都大学) 1999-03-23 http://hdl.handle.net/2433/181838 Right Type Textversion Thesis or Dissertation none Kyoto University みつ 氏 名 & F ' i L 学位 ( 専攻分野) 博 士 ( 工 学) 学 位 記 番 号 論 工 博 第 3 41 5号 学 位 授 与 の 日付 平 成 11年 3 月 23 日 学 位 授 与 の要 件 学 位 規 則 第 4条 第 2項 該 当 学 位 論 文 題 目 高性能 LSI の レイ ア ウ ト設 計 自動化 に関す る研 究 論 文調 査 委員 教 授 田 丸 啓 吉 ( 主査) 論 文 教 授 中 村 行 宏 内 容 の 要 教 授 奥 村 浩 士 旨 半導体集積回路の歴史は高性能化 と大規模化 の歴史である｡ この様 な発展 をもた らした原動力の一つは,集積回路の製造 技術の進歩 に裏打 ちされた微細化である｡ しか し,微細化 によって もた らされ る可能性 を,実際のLSIとして実現す るため には多 くの設計技術上の問題 を解決 しなければな らない｡ 本論文は,集積回路設計上の諸問題 に電子計算機 を用いて対処す る手段 を提供 し,設計期間の短縮,設計確度の向上,高 性能LSI の設計法の確立を 目的 とした研究成果 をま とめた もので,全体は 9章か ら構成 されている｡ 第 1章は序論であ り,本研究の 目的お よび立場 を明 らかにす る｡本研究の基本的 目的 として,LSI の設計生産性 の危機 , 素子微細化 に ともなって出現 してきた設計技術上の諸問題 を計算機 を使用 して解決す ることについて述べている｡ 第 2章では本研究の背景を明 らかにす るために,集積回路設計の技術上の問題 を分析 し,解決すべき問題 を議論 している｡ 第 3章では レイア ウ ト設計検証CAD研 究の歴史について述べ,次に レイア ウ ト設計 にお けるデザイ ンルール を説 明 して, 開発 したデザイ ンルール検証プログラムの概要について述べてい る｡ 第 4章では レイアウ ト設計結果 をもとに,設計 した集積回路の機能や性能 を計算機 を用いて検証す る総合的な レイア ウ ト 設計検証システムの開発 について述べている｡ このシステムの特徴 は,デバイスやプ ロセスにかかわ らず回路 を抽 出できる よ うに したプロセス ･デバイス独立性である｡ この性質によ り広い範囲のデバイスやプ ロセスに適用できるレイア ウ ト検証 システム とす ることができた｡ 第 5章では回路抽出の中でも特に複雑な抵抗の抽出 と抵抗値の推定について述べてい る｡抵抗値の推定の問題点は,電流 の流入流出位置や電流経路によって抵抗値が変わるため幾何学的な形状か ら単純 に抵抗値 を推定できない点にある｡そ こで 新たな抵抗 のモデル を提案 し,有限要素法を用いた厳密 な解 を求める方法 を提案 した｡ 第 6章では微細化 の進むLS I の レイア ウ ト設計 に必要 とされ るCAD技術 と大規模化LSI を設計す る有効な手法である階層 設計の考え方 を用いた レイア ウ ト設計システムについて述べている｡ 第 7章では集積回路の微細化がLS I の性能 に与 える影響 をスケー リング理論 を用いて予測分析 し,配線遅延 の問題,消費 電力の増加 な どについて議論 してい る｡ さらにクロックスキューを極限まで小 さくす るクロック配線合成法,配線 に基づ く 遅延 を考慮 したタイ ミング ドリブンレイア ウ ト,配置後にタイ ミング最適化 のための回路最適化 を行 う手法な どについて述 べている｡ 第 8章では電源 ･グラン ド系の配線問題 について論 じてい る｡エ レク トロマイグレーシ ョンによる電源 ･グラン ド配線 の 経時的劣化や電源電圧 の変動,電源 ･グラン ド系を介 してのノイズの伝搬 な どの問題 に対 して電源 ･グラン ド配線 の構造 を 最適化す ることが重要であるとの立場か ら新たな問題 の定式化 を行 った｡ 第 9章は結論で,本論文の成果 をま とめるとともに,残 された課題 とその解決への展望 を述べてい る｡ -1 625- 論 文 審 査 の 結 果 の 要 旨 集積 回路の製造技術の進歩 によ り微細化,大規模化 のすすむLSI に対 して,設計期間の短縮,設計確度 の向上,高性能 LS I の設計法の確立な ど設計技術上の問題解決が要求 されてい る｡ 本論文は集積 回路の回路設計お よび レイア ウ ト設計上の諸 問題 に計算機 を用いて対処す る手法 についての研究成果 をま と めた もので,得 られた主な成果 は以下の とお りである｡ 1. レイア ウ ト設計の検証 を高速 に行 うため,多量の図形データを効率良 く処理す る手法 として ワー ク リス ト法を開発 した｡ この方法は集積 回路設計のCADにおいて計算幾何学的アプ ローチを用いる端緒 となった｡ 2. レイア ウ ト設計結果 か ら回路接続情報 を取 り出 し,電気的パ ラメータを推定 して性能 を検証す る総合的な レイア ウ ト設 計検証 システムを開発 した｡ このシステムでは新 しい素子 の認識手法や回路の抽 出手順 を開発 して,プ ロセス ･デバイ スの独立性 を実現 した｡ また複雑 な形状の抵抗値 を計算す るモデル と厳密 な解 を求める方法 を考案 した｡ 3.集積 回路の微細化 とともに問題 になる配線遅延 について検討 し, クロックスキュー を大幅に小 さくす るクロック配線合 成法 を開発 した｡ さらに レイア ウ ト設計後 にタイ ミング最適化のための回路最適化 を行 う手法 を開発 した｡ 4.電源 ･グラン ド配線 の電圧変動, ノイズ,経時劣化 な どの問題 を検討 し,従来の配線幅最適化 と異な り,新 しく電源 ･ グラン ド配線 の トポ ロジー最適化が重要であることを見出 し,問題 の定式化 と解決法 を示 した｡ 以上要す るに本論文は集積 回路の製造プロセスの微細化 に対応 して発生す る回路設計 とレイア ウ ト設計上の諸問題 に対 し, レイア ウ ト設計検証 の高速化,プ ロセス ･デバイス独立の総合的 レイア ウ ト検証 システ ム,配線遅延 を縮小す るクロック配 線合成法,電源 ･グラン ド配線 の最適化 な どの研究開発成果 をま とめた もので,得 られた結果 は学術上,実際上寄与す る と ころが少 な くない｡ よって本論文は博士 ( 工学)の学位論文 として価値 あるもの と認 める｡ また平成 1 1 年 1月 8日,論文 と それ に関連 した事項 について試 問を行 った結果,合格 と認 めた｡ -1 626-
© Copyright 2024 ExpyDoc
