(4Mbit 低消費電力SRAM (256-kword × 16-bit))

RMLV0414E シリーズ
4Mbit 低消費電力 SRAM (256-kword × 16-bit)
R10DS0216JJ0100
Rev.1.00
2014.2.27
概要
RMLV0414E シリーズは、262,144 ワード × 16 ビット構成の 4M ビットスタティック RAM です。
Advanced LPSRAM 技術を採用し、高密度、高性能、低消費電力を実現しております。したがって RMLV0414E
シリーズは、バッテリバックアップシステムに最適です。パッケージの種類は、高密度実装可能な 44 ピン
TSOP (II) が用意されています。
特長
 3V 単一電源：2.7V ～ 3.6V
 アクセス時間：45ns (max.)
 消費電流
─ スタンバイ時：0.4µA (typ.)
 アクセスとサイクル時間が同じです。
 データ入力と出力が共通端子です。
─ スリーステート出力
 すべての入出力が、TTL コンパチブルです。
 バッテリバックアップ動作が可能です。
製品ラインアップ
Part name
Access
time
Temperature
range
Package
RMLV0414EGSB-4S2#AA0
45 ns
RMLV0414EGSB-4S2#HA0
R10DS0216JJ0100 Rev.1.00
2014.2.27
-40 ~ +85°C
400-mil 44pin
plastic TSOP (II)
Shipping container
Tray
Max. 135pcs/Tray
Max. 1080pcs/Inner box
Embossed tape
1000pcs/Reel
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RMLV0414E シリーズ
ピン配置
44pin TSOP (II)
A4
1
44
A5
A3
2
43
A6
A2
3
42
A7
A1
4
41
OE#
A0
5
40
UB#
CS#
6
39
LB#
I/O0
7
38
I/O15
I/O1
8
37
I/O14
I/O2
9
36
I/O13
I/O3
10
35
I/O12
Vcc
11
34
Vss
Vss
12
33
Vcc
I/O4
13
32
I/O11
I/O5
14
31
I/O10
I/O6
15
30
I/O9
I/O7
16
29
I/O8
WE#
17
28
NC
A17
18
27
A8
A16
19
26
A9
A15
20
25
A10
A14
21
24
A11
A13
22
23
A12
(Top view)
ピン説明
Pin name
VCC
VSS
A0 to A17
I/O0 to I/O15
CS#
OE#
WE#
LB#
UB#
NC
Function
Power supply
Ground
Address input
Data input/output
Chip select
Output enable
Write enable
Lower byte select
Upper byte select
No connection
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RMLV0414E シリーズ
ブロックダイアグラム
VCC
A1
A2
A3
A4
A6
A8
A13
A14
A15
A16
A17
VSS
Row
Decoder
I/O0
・
・
・
・
・
Memory Matrix
2,048 x 2,048
・
・
・
・
Column I/O
Column Decoder
Input
Data
Control
I/O15
A0
A5 A7 A9 A10 A11 A12
・
・
CS#
LB#
UB#
WE#
Control logic
OE#
動作表
CS#
WE#
OE#
UB#
LB#
I/O0 to I/O7
I/O8 to I/O15
Operation
H
X
X
X
X
High-Z
High-Z
Standby
X
X
X
H
H
High-Z
High-Z
Standby
L
H
L
L
L
Dout
Dout
Read
L
H
L
H
L
Dout
High-Z
Lower byte read
L
H
L
L
H
High-Z
Dout
Upper byte read
L
L
X
L
L
Din
Din
Write
L
L
X
H
L
Din
High-Z
Lower byte write
L
L
X
L
H
High-Z
Din
Upper byte write
L
H
H
X
X
High-Z
High-Z
Output disable
【注】1. H: VIH L:VIL
X: VIH or VIL
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絶対最大定格
Parameter
Symbol
Power supply voltage relative to VSS
VCC
Terminal voltage on any pin relative to VSS
VT
Power dissipation
PT
Operation temperature
Topr
Storage temperature range
Tstg
Storage temperature range under bias
Tbias
【注】2.
パルス半値幅 30ns 以下の場合、-3.0V (Min.)
3.
最大電圧 +4.6V
Value
-0.5 to +4.6
-0.5*2 to VCC+0.3*3
0.7
-40 to +85
-65 to +150
-40 to +85
unit
V
V
W
°C
°C
°C
DC 動作条件
Parameter
Symbol
Supply voltage
VCC
VSS
Input high voltage
VIH
Input low voltage
VIL
Ambient temperature range
Ta
【注】4. パルス半値幅 30ns 以下の場合、-3.0V (Min.)
Min.
2.7
0
2.2
-0.3
-40
Typ.
3.0
0
─
─
─
Max.
3.6
0
VCC+0.3
0.6
+85
Unit
V
V
V
V
°C
Note
4
DC 特性
Parameter
Input leakage current
Symbol
Min.
Typ.
Max.
Unit
| ILI |
─
─
1
A
Vin = VSS to VCC
Output leakage current
Operating current
| ILO |
─
─
1
A
CS# = VIH or OE# = VIH or WE# = VIL
or LB# = UB# = VIH, VI/O = VSS to VCC
ICC
─
─
10
mA
CS# = VIL, Others = VIH/VIL, II/O = 0mA
─
─
20
mA
─
─
25
mA
ICC2
─
─
2.5
mA
ISB
─
0.1*5
0.3
mA
─
0.4
2
A
~+25°C
─
─
3
A
~+40°C
─
─
5
A
~+70°C
─
─
7
A
~+85°C
VOH
2.4
─
─
V
IOH = -1mA
VOH2
VCC-0.2
─
─
V
IOH = -0.1mA
VOL
─
─
0.4
V
IOL = 2mA
VOL2
─
─
0.2
V
IOL = 0.1mA
Average operating current
ICC1
Standby current
Standby current
ISB1
Output high voltage
Output low voltage
Test conditions
*5
Cycle = 55ns, duty =100%, II/O = 0mA,
CS# = VIL, Others = VIH/VIL
Cycle = 45ns, duty =100%, II/O = 0mA,
CS# = VIL, Others = VIH/VIL
Cycle =1s, duty =100%, II/O = 0mA
CS# ≤ 0.2V, VIH ≥ VCC-0.2V, VIL ≤ 0.2V
CS# = VIH, Others = VSS to VCC
Vin = VSS to VCC,
(1) CS# ≥ VCC-0.2V or
(2) LB# = UB# ≥ VCC-0.2V,
CS# ≤ 0.2V
【注】5. VCC = 3.0V、Ta = +25℃における参考値
容量
(VCC = 2.7V ~ 3.6V, f = 1MHz, Ta = -40 ~ +85°C)
Parameter
Symbol
Min.
Typ.
Max.
Input capacitance
C in
─
─
8
Input / output capacitance
C I/O
─
─
10
【注】6. このパラメータは全数測定されたものではなく、サンプル値です。
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Unit
pF
pF
Test conditions
Vin =0V
VI/O =0V
Note
6
6
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AC 特性
測定条件(VCC = 2.7V ~ 3.6V, Ta = -40 ~ +85°C)




1.4V
入力パルスレベル： VIL = 0.4V, VIH = 2.4V
入力上昇／下降時間：5ns
入出力タイミング参照レベル：1.4V
出力負荷：右図参照（スコープ、ジグ容量を含む）
RL = 500 ohm
I/O
CL = 30 pF
リードサイクル
Parameter
Symbol
Min.
Max.
Unit
Read cycle time
Address access time
Chip select access time
Output enable to output valid
Output hold from address change
LB#, UB# access time
tRC
tAA
tACS
tOE
tOH
tBA
45
─
─
─
10
─
─
45
45
22
─
45
ns
ns
ns
ns
ns
ns
Chip select to output in low-Z
tCLZ
10
─
ns
7,8
LB#, UB# enable to low-Z
Output enable to output in low-Z
tBLZ
tOLZ
5
5
─
─
ns
ns
7,8
7,8
Chip deselect to output in high-Z
tCHZ
0
18
ns
7,8,9
LB#, UB# disable to high-Z
Output disable to output in high-Z
tBHZ
tOHZ
0
0
18
18
ns
ns
7,8,9
7,8,9
【注】7.
8.
9.
Note
このパラメータは全数測定されたものではなくサンプル値です。
温度、電圧条件が同一の場合には、tCHZ max は tCLZ min より小さく、tBHZ max は tBLZ min より小さく、tOHZ
max は tOLZ min より小さくなります。
tCHZ、tBHZ 、tOHZ は、I/O 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の I/O
端子の電圧レベルには依りません。
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ライトサイクル
Parameter
Write cycle time
Address valid to write end
Chip select to write end
Write pulse width
LB#,UB# valid to write end
Address setup time to write start
Write recovery time from write end
Data to write time overlap
Data hold from write end
Output enable from write end
Output disable to output in high-Z
Write to output in high-Z
【注】10.
11.
12.
Symbol
Min.
Max.
Unit
tWC
tAW
tCW
tWP
tBW
tAS
tWR
tDW
tDH
tOW
tOHZ
tWHZ
45
35
35
35
35
0
0
25
0
5
0
0
─
─
─
─
─
─
─
─
─
─
18
18
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Note
10
11
11,12
11,12
tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のすべてが活性(アサート)とな
った時点で規定され、(CS#)、(WE#)、(LB#と UB#の両方またはどちらか一方)が各々Low の状態がすべてオ
ーバーラップする期間に書込みが行われます。
書込み終了は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のうちどれか一つでも非活性（ネ
ゲート）になった時点で規定されます。
このパラメータは全数測定されたものではなくサンプル値です。
tOHZ、tWHZ は、I/O 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の I/O 端子の
電圧レベルには依りません。
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タイミング波形
リードサイクル
tRC
Valid address
A0~17
tAA
tACS
CS#
tCHZ*13,14,15
tCLZ *14,15
tBA
LB#,UB#
tBLZ *14,15
tBHZ*13,14,15
VIH
WE#
WE# = “H” level
tOHZ *13,14,15
tOE
OE#
tOLZ
I/O0~15
【注】13.
14.
15.
High impedance
tOH
*14,15
Valid Data
tCHZ、tOHZ、tBHZ は、I/O 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の I/O
端子の電圧レベルには依りません。
このパラメータは全数測定されたものではなくサンプル値です。
温度、電圧条件が同一の場合には、tCHZ max は tCLZ min より小さく、tBHZ max は tBLZ min より小さく、tOHZ
max は tOLZ min より小さくなります。
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ライトサイクル(1) (WE#クロック、ライト時 OE# = ”H”)
tWC
Valid address
A0~17
tCW
CS#
tBW
LB#,UB#
tAW
tWR
tWP *16
WE#
tAS
OE#
tWHZ *17,18
tOHZ *17,18
I/O0~15
*19
tDW
tDH
Valid Data
【注】16. tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のすべてが活性(アサート)とな
った時点で規定され、(CS#)、(WE#)、(LB#と UB#の両方またはどちらか一方)が各々Low の状態がすべてオ
ーバーラップする期間に書込みが行われます。
書込み終了は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のうちどれか一つでも非活性（ネ
ゲート）になった時点で規定されます。
17.
tOHZ、tWHZ は、I/O 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の I/O 端子
の電圧レベルには依りません。
18.
このパラメータは全数測定されたものではなくサンプル値です。
19.
この期間中、メモリ側の I/O 端子はロウ・インピーダンス(Low-Z)になっており、システム側から入力信号を
I/O 端子に印加してはなりません。
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ライトサイクル(2) (WE#クロック、OE# = ”L”)
tWC
Valid address
A0~17
tCW
CS#
tBW
LB#,UB#
tAW
tWR
tWP *20
WE#
OE#
OE# = “L” level
tAS
VIL
tWHZ *21,22
I/O0~15
*23
tOW
Valid Data
tDW
*23
tDH
【注】20. tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のすべてが活性(アサート)とな
った時点で規定され、(CS#)、(WE#)、(LB#と UB#の両方またはどちらか一方)が各々Low の状態がすべてオ
ーバーラップする期間に書込みが行われます。
書込み終了は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のうちどれか一つでも非活性（ネ
ゲート）になった時点で規定されます。
21.
tWHZ は、I/O 端子がハイ・インピーダンス(High-Z)状態に入る時間として規定され、その時の I/O 端子の電圧
レベルには依りません。
22.
このパラメータは全数測定されたものではなくサンプル値です。
23.
この期間中、メモリ側の I/O 端子はロウ・インピーダンス(Low-Z)になっており、システム側から入力信号を
I/O 端子に印加してはなりません。
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ライトサイクル(3) (CS#クロック)
tWC
Valid address
A0~17
tAW
tAS
tWR
tCW
CS#
tBW
LB#,UB#
tWP *24
WE#
OE#
VIH
OE# = “H” level
I/O0~15
tDW
tDH
Valid Data
【注】24. tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のすべてが活性(アサート)とな
った時点で規定され、(CS#)、(WE#)、(LB#と UB#の両方またはどちらか一方)が各々Low の状態がすべてオ
ーバーラップする期間に書込みが行われます。
書込み終了は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のうちどれか一つでも非活性（ネ
ゲート）になった時点で規定されます。
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ライトサイクル(4) (LB#,UB# クロック)
tWC
Valid address
A0~17
tAW
tCW
CS#
tAS
tWR
tBW
LB#,UB#
tWP *25
WE#
OE#
VIH
OE# = “H” level
I/O0~15
tDW
tDH
Valid Data
【注】25. tWP は書き込み開始から書き込み終了までの時間です。
書込み開始は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のすべてが活性(アサート)とな
った時点で規定され、(CS#)、(WE#)、(LB#と UB#の両方またはどちらか一方)が各々Low の状態がすべてオ
ーバーラップする期間に書込みが行われます。
書込み終了は、(CS#)、(WE#)、および(LB#と UB#の両方またはどちらか一方)のうちどれか一つでも非活性（ネ
ゲート）になった時点で規定されます。
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データ保持特性
Parameter
Symbol
VCC for data retention
Data retention current
VDR
ICCDR
Min.
Typ.
Max.
Unit
1.5
─
─
V
─
0.4*26
─
─
─
0
5
─
─
─
─
─
2
3
5
7
─
─
A
A
A
A
ns
ms
Test conditions*27
Vin ≥ 0V,
(1) CS# ≥ VCC-0.2V or
(2) LB# = UB# ≥ VCC-0.2V,
CS# ≤ 0.2V
~+25°C
VCC=3.0V, Vin ≥ 0V,
~+40°C
(1) CS# ≥ VCC-0.2V or
~+70°C
(2) LB# = UB# ≥ VCC-0.2V,
CS# ≤ 0.2V
~+85°C
Chip deselect time to data retention
tCDR
See retention waveform.
Operation recovery time
tR
【注】26. VCC = 3.0V、Ta = +25℃における参考値
27. CS#ピンは、アドレスバッファ、WE#バッファ、OE#バッファ、LB#、UB#バッファ、I/O バッファを制御し
ます。CS#がデータ保持モードを制御する場合、入力レベル（アドレス、WE#、OE#、LB#、UB#、I/O）は
High-Z 状態にしてもかまいません。
データ保持タイミング波形(1) (CS# Controlled)
CS# コントロール
VCC
tCDR
2.7V
2.7V
tR
VDR
2.2V
2.2V
CS# ≥ VCC - 0.2V
CS#
データ保持タイミング波形(2) (LB#,UB# Controlled)
LB#,UB# コントロール
VCC
tCDR
2.2V
2.7V
2.7V
VDR
tR
2.2V
LB#,UB# ≥ VCC - 0.2V
LB#,UB#
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RMLV0414E シリーズデータシート
改訂記録
Rev.
発行日
ページ
1.00
2014.2.27
─
改訂内容
ポイント
正式版
すべての商標および登録商標は，それぞれの所有者に帰属します。
C-1
ࡈὀព᭩ࡁ
1. ᮏ㈨ᩱ࡟グ㍕ࡉࢀࡓᅇ㊰ࠊࢯࣇࢺ࢙࢘࢔࠾ࡼࡧࡇࢀࡽ࡟㛵㐃ࡍࡿ᝟ሗࡣࠊ༙ᑟయ〇ရࡢືస౛ࠊᛂ⏝౛ࢆㄝ᫂ࡍࡿࡶࡢ࡛ࡍࠋ࠾ᐈᵝࡢᶵჾ࣭ࢩࢫࢸ࣒ࡢタィ࡟࠾࠸
࡚ࠊᅇ㊰ࠊࢯࣇࢺ࢙࢘࢔࠾ࡼࡧࡇࢀࡽ࡟㛵㐃ࡍࡿ᝟ሗࢆ౑⏝ࡍࡿሙྜ࡟ࡣࠊ࠾ᐈᵝࡢ㈐௵࡟࠾࠸࡚⾜ࡗ࡚ࡃࡔࡉ࠸ࠋࡇࢀࡽࡢ౑⏝࡟㉳ᅉࡋ࡚ࠊ࠾ᐈᵝࡲࡓࡣ➨୕
⪅࡟⏕ࡌࡓᦆᐖ࡟㛵ࡋࠊᙜ♫ࡣࠊ୍ษࡑࡢ㈐௵ࢆ㈇࠸ࡲࡏࢇࠋ
2. ᮏ㈨ᩱ࡟グ㍕ࡉࢀ࡚࠸ࡿ᝟ሗࡣࠊṇ☜ࢆᮇࡍࡓࡵៅ㔜࡟సᡂࡋࡓࡶࡢ࡛ࡍࡀࠊㄗࡾࡀ࡞࠸ࡇ࡜ࢆಖドࡍࡿࡶࡢ࡛ࡣ࠶ࡾࡲࡏࢇࠋ୓୍ࠊᮏ㈨ᩱ࡟グ㍕ࡉࢀ࡚࠸ࡿ᝟ሗ
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3. ᮏ㈨ᩱ࡟グ㍕ࡉࢀࡓ〇ရࢹ㸫ࢱࠊᅗࠊ⾲ࠊࣉࣟࢢ࣒ࣛࠊ࢔ࣝࢦࣜࢬ࣒ࠊᛂ⏝ᅇ㊰౛➼ࡢ᝟ሗࡢ౑⏝࡟㉳ᅉࡋ࡚Ⓨ⏕ࡋࡓ➨୕⪅ࡢ≉チᶒࠊⴭసᶒࡑࡢ௚ࡢ▱ⓗ㈈⏘ᶒ
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