Keysight Technologies Sパラメータ・モデルを使用した FPGAのパワー・インテグリティ・ シミュレーション Application Note 概要 シミュレーションによりPDN自身のインピーダンス・プロファイルを求める以前に、そのシミュレーションにより得られ た結果を読み解く力が重要です。そのためには、まず基礎的な項目を十分理解しておく必要があります。 – 直列共振回路とインピーダンス最小点 – 並列共振回路とインピーダンス最大点 – 信号の周波数構成 – デカップリング・キャパシタのSパラメータ・モデルと集中定数RLCモデル 電源分配ネットワーク （Power Distribution 直列共振回路とインピーダンス最小点 Network：PDN）の役割は、システム内の キャパシタ（C）とインダクタ（L）が直列に接続されると、直列共振回路になります。XC （容 電気的デバイスに電源を供給することで す。システム内の各デバイスは、自身の動 作のための電源仕様だけでなく、電源レー ルの電圧変動に対する要求仕様も存在し ま す。 ザ イ リ ン ク ス 社 のFPGAで あ る 量性リアクタンス）とXL （誘導性リアクタンス）が同じ大きさ（マグニチュード）、かつ、正 反対の位相となると、電流が最大になります。このような状態のとき、インピーダンス が最小になります。このような状態になる周波数は直列共振周波数と呼ばれ、式1で表さ れます。 1 ƒ ＝ ̶̶̶̶̶ 2π√‾‾‾ LC Kintex-7とVirtex-7で は、 ア ナ ロ グ 電 源 レールの入力電圧の電源変動が、10 kHz から80 MHzの周波数レンジで10 mVppを 越えないことが要求されています。デバイ 式1 代表的な直列共振回路として、プリント基板（Printed Circuit Board：PCB）に実装され ス自身が生成する電源レールの電圧変動 たキャパシタが、そのキャパシタンス成分（C）と寄生インダクタンス成分（L）により形成 は、周波数の関数としてオームの法則で表 されるものがあります。図1はその構造を回路図で表したもので、図2にこの回路の周波 現されます。 数ドメインでのインピーダンス・プロファイルを示しています。 電 圧（ 周 波 数 ）＝ 電 流（ 周 波 数 ） *自 己 イ ン ピーダンス（周波数） 従って、PDNの各周波数ごとの自己イン ピーダンスが既知で各周波数における電 流がわかれば、その周波数での電圧を求め ることができます。本アプリケーション・ ノートでは、このようなPDNの各周波数 ごとの自己インピーダンス・プロファイル が、周波数ドメインでのシミュレーション を行い求められることを示します。 直列共振回路 直列共振回路 1.6 R R3 R = R_PCB_Capacitance C C2 C=C_PCB_Capacitance L L2 L=L_PCB_Cap_Inductance 1.2 Series_Resonance P3 Num = 3 1.4 P4 Num = 4 図1. PCBに実装されたキャパシタの等価回路 1.0 0.8 インピーダンス 最小点 0.6 0.4 0.2 0.0 0.0 0.1 0.2 0.3 0.4 0.5 0.6 Freq, GHz 図2. 周波数ドメインでのインピーダンス・プロファイル 3 0.7 0.8 0.9 1.0 並列共振回路と インピーダンス最大点 並列共振回路 キャパシタ（C）とインダクタ（L）が並列に 接続され、並列反共振回路になります。 XC（容量性リアクタンス）とXL（ 誘導性リ P1 Num = 1 アクタンス）が同じ大きさ（マグニチュー R R1 R = R_Die_Capacitance R R2 R = R_Package_Inductance C C1 C = C_Die_Capacitance L L1 L = L_Package_Inductance ド）、かつ、正反対の位相となると、双方 に分流する電流もまた、同じ大きさ、かつ、 正反対の位相になります。このような状 態のとき電流が最小となり、よってイン ピーダンスが最大となります。このよう な状態になる周波数は並列反共振周波数 と呼ばれ、式2で表されます。 1 ƒ ＝ ̶̶̶̶̶ 2π√‾‾‾ LC P2 Num = 2 式2 図3. ダイとパッケージの特性を表した等価回路 並列共振回路 代表的な並列反共振回路として、ダイの ダクタンス成分により形成するものがあ 0.7 ります。図3はその構造を回路図で表した もので、図4にこの回路の周波数ドメイン でのインピーダンス・プロファイルを示 しています。 Parallel_Anti_Resonance キャパシタンス成分とパッケージのイン 0.8 インピーダンス 最大点 0.6 0.5 0.4 0.3 0.2 0.1 0.0 0.0 0.1 0.2 0.3 0.4 図4. 周波数ドメインでのインピーダンス・プロファイル 4 0.5 Freq, GHz 0.6 0.7 0.8 0.9 1.0 信号の周波数成分 周波数ドメインのVCCO電流プロファイル を図5に、FFG1761パッケージでのザイリ ン ク ス 社Virtex-7 XC7VX485T FPGAの、 電源BGAボールでのシミュレーションし た結果を図6に示します。 この例では、シミュレーションはデータ・ パターンはPRBS15、レート1.866 Gb/s で実行されています。VCCOのパワー・ス まで広帯域に広がっています。データ・ 1 kHz以下の自己インピーダンス・プロ パターンが変化すると、パワー・スペク フ ァ イ ル で は、 電 圧 レ ギ ュ レ ー タ・ モ トラム密度の周波数分布も変化すること ジ ュ ー ル（Voltage Regulator Module： がシミュレーションでわかります。この VRM）の特性が支配的です。また10 GHz 結果からPDNノイズは広帯域にわたる現 以上では、ダイ上のキャパシタンスが支 象であることを示しており、周波数ドメ 配的です。従って、ザイリンクス社では インにおけるPDNの自己インピーダンス・ 1 kHzか ら10 GHzの 範 囲 で シ ミ ュ レ ー プロファイルを得るためには、シミュレー ションすることを推奨しています。 ションを広帯域に行わなければならない ことがわかります。 ペクトラム密度は、10 MHzから10 GHz DDR3 Die Input 1,866 Mb/s mag(FS_Kintex_7_SSTL15), mV 1.5 1.0 0.5 0.0 -0.5 0.0 0.1 0.2 0.4 0.5 0.6 Time, nsec 0.7 0.8 0.9 1.0 1.1 SSTL15 HPIO VCCO Current 30 Kintex_7_SSTL15_Current, mA 0.3 25 20 15 10 5 0 -5 -10 0 01 20 30 40 50 60 Time, nsec 70 80 90 100 mag(FS_Kirtex_7_SSTL15_Current), mA DDR3_Die_Input_Eye_Diagram, Volts 2.0 Frequency Spectrum DDR3 Die Input 30 25 20 15 10 5 0 IE7 IE8 Freq, Hz IE9 IE10 Frequency Spectrum SSTL15 Current 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0.0 IE7 IE8 Freq, Hz IE9 IE10 図5. PRBS15でのメモリ・インタフェース・シミュレーション – + Power V_DC SRC1 V DC = 1.5V + + PRBS PU T PC O インピーダンス DDR3 40 Ω 3インチ・ パッケージ 寄生成分 トレース DDR3 Die Input Output GC PD VtPRBS VPRBS1 PRBS15 IBIS_O IBIS1 K7325TFF900 SSTL15 HP IO SLIN TL1 Subst = ”SSub1” W = 5.0 mil L = 3000.0 mil L L1 L = 1.38 nH R = 0.25656 C C1 C = 0.33 pF 図6. シミュレーション・セットアップ 5 Eye_Probe Eye_Probe1 PU V IN I/O DigO PC T GC L PD DDR3 1.866 Gb/s DQピン IBIS_IO IBIS4 + V_DC SRC2 – V DC = 1.5V デカップリング・キャパシタに おけるSパラメータ・モデルと 集中定数RLCモデル PDNシミュレーションにおいて、集中定 数RLC回路とSパラメータの比較をおこな う場合、まず始めにPDN回路のデカップ リング・キャパシタの部分を検討します。 ここでは、EIAが規定するサイズの0201、 0402、0603、0805、1206、1210の一般 的なX5RキャパシタのSパラメータ特性を シミュレーションによりカーブフィット し、等価回路化を行います。容量性リア クタンス成分の値を式1により与えらる直 列共振周波数に合わせた後、100 MHzに おける誘導性リアクタンス成分の違いを + Term セラミック・ コンデンサ + Term Term1 Num = 1 – Z = 50 Ω Term2 Num = 2 – Z = 50 Ω + Term + Term Term4 Num = 4 – Z = 50 Ω Term3 Num = 3 – Z = 50 Ω + Term + Term – Z = 50 Ω – Z = 50 Ω Term16 Num =16 Term15 Num = 15 + Term + Term Term14 Num = 14 – Z = 50 Ω Term13 Num = 13 – Z = 50 Ω S2P SNP1 L L2 L= 320 pH R= 10 m Ω 0201 1uF 4V X5R C C2 C = 0.69 uF セラミック・ コンデンサ S2P SNP4 L L3 L = 500 pH R = 8 mΩ 0402 4.7uF 4V X5R C C3 C = 3.7 uF 図7. デカップリング・キャパシタ・等価回路シミュレーション 1 パーセント（％ Error）で評価します。 シミュレーションは室温25 ℃で、DCバ イ ア ス な し で 行 い ま す。 図7か ら 図9は、 カーブフィットにより得られた等価回路 を示しています。図10から図11は、シミュ レーション結果を示しています。 + Term + Term – Z = 50 Ω – Z = 50 Ω Term12 Num = 12 Term11 Num = 11 + Term + Term Term10 Num = 10 – Z = 50 Ω Term9 Num = 9 – Z = 50 Ω + Term + Term – Z = 50 Ω – Z = 50 Ω Term17 Num = 17 Term18 Num = 18 + Term + Term Term19 Num = 19 – Z = 50 Ω Term20 Num = 20 – Z = 50 Ω セラミック・ コンデンサ S2P SNP3 L L4 L = 800 pH R = 4 mΩ 0603 22uF 4V X5R C C4 C = 14 uF セラミック・ コンデンサ S2P SNP5 L L6 L = 800 pH R = 3.5 m Ω 0805 22uF 4V X5R C C6 C = 14 uF 図8. デカップリング・キャパシタ・等価回路シミュレーション 2 + Term Term21 Num = 21 – Z = 50 Ω Term22 Num = 22 – Z = 50 Ω + Term + Term Term23 Num = 23 – Z = 50 Ω Term24 Num = 24 – Z = 50 Ω + Term + Term – Z = 50 Ω – Z = 50 Ω Term32 Num = 25 セラミック・ コンデンサ + Term Term31 Num = 26 + Term + Term Term30 Num = 27 – Z = 50 Ω Term29 Num = 28 – Z = 50 Ω S2P SNP6 L L5 L = 1,360 pH R = 2.75 mΩ C C5 C = 50 uF セラミック・ コンデンサ S2P SNP8 L L7 L = 1,200 pH R = 1.9 m Ω 図9. デカップリング・キャパシタ・等価回路シミュレーション 3 6 1206 100uF 4V X5R 1210 100uF 4V X5R C C7 C = 60 uF インピーダンス0201 1E-1 1E-2 1E7 1E8 1E9 6E9 1 1E-1 1E-2 1E-3 1E5 1E6 1E7 phase(Ceramic_0201_1uF_RLC), deg phase(Ceramic_0201_1uF_S), deg 位相0201 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E9 1E1 1 1E-1 1E-2 1E-3 6E9 1E5 1E6 1E7 Freq, Hz 1E7 1E8 1E9 phase(Ceramic_0603_1uF_RLC), deg phase(Ceramic_0603_1uF_S), deg Freq, Hz 1E8 位相0603 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E7 1E8 1E9 Freq, Hz Freq, Hz 1E8 1E9 6E9 Freq, Hz phase(Ceramic_1206_1uF_RLC), deg phase(Ceramic_1206_1uF_S), deg 1E6 1E1 mag(Ceramic_1206_1uF_RLC) mag(Ceramic_1206_1uF_S) mag(Ceramic_0603_1uF_RLC) mag(Ceramic_0603_1uF_S) mag(Ceramic_0201_1uF_RLC) mag(Ceramic_0201_1uF_S) 1 1E5 インピーダンス1206 インピーダンス0603 1E1 位相1206 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E7 1E8 1E9 Freq, Hz 図10. シミュレーション結果（EIAサイズ0201 / 0603 / 1206） インピーダンス0805 1 1E-1 1E-2 1E-3 1E6 1E7 1E8 1E9 6E9 1E1 1 1E-1 1E-2 1E-3 1E5 1E6 1E7 位相0402 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E7 1E9 6E9 1E1 1 1E-1 1E-2 1E-3 1E5 1E6 Freq, Hz 1E8 1E9 phase(Ceramic_0805_22uF_RLC), deg phase(Ceramic_0805_22uF_S), deg phase(Ceramic_0402_4_7uF_RLC), deg phase(Ceramic_0402_4_7uF_S), deg Freq, Hz 1E8 位相0805 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E7 Freq, Hz Freq, Hz 図11. シミュレーション結果（EIAサイズ0402 / 0805 / 1210） 7 1E7 1E8 1E9 6E9 Freq, Hz 1E8 1E9 phase(Ceramic_1210_100uF_RLC), deg phase(Ceramic_1210_100uF_S), deg 1E5 インピーダンス1210 mag(Ceramic_1210_100uF_RLC) mag(Ceramic_1210_100uF_S) mag(Ceramic_0805_22uF_RLC) mag(Ceramic_0805_22uF_S) mag(Ceramic_0402_4_7uF_RLC) mag(Ceramic_0402_4_7uF_RLC) インピーダンス0402 1E1 位相1210 95 80 65 50 35 20 0 -10 -25 -40 -55 -70 -85 -100 1E5 1E6 1E7 Freq, Hz 1E8 1E9 以下の表1が、結果をまとめたものです。 表1. デカップリング・キャパシタ・シミュレーション結果 サイズ EIAサイズ キャパシタ（μF） Sパラメータ 100 MHzにおけるインピーダンス データシート値 ％ Error Sパラメータ RLCモデル ％ Error 直列共振周波数 1210 60 100 66.7 0.209 0.751 259.3 600 KHz 1206 50 100 100.0 0.255 0.845 231.4 700 KHz 805 14 22 57.1 0.18 0.501 178.3 1.5 MHz 603 14 22 57.1 0.178 0.501 181.5 1.5 MHz 402 3.7 4.7 27.0 0.15 0.313 108.7 3.5 MHz 201 0.69 1 44.9 0.129 0.198 53.5 10 MHz 代表的なキャパシタ・ベンダはその容量 しかしながらこの方法によるインピーダン しかし幸いなことに、S11測定をS21測定 値 をDCバ イ ア ス な し の0.5 VrmsのAC電 ス測定は、ほとんど測定系の50 Ωの入力 に変更することで、PDNインピーダンス 圧で規定しており、一方、多くの場合Sパ インピーダンスに対し、PDNは非常に低い のより良い結果を得ることができます。 ラメータ・モデルは0 dBmのAC電圧で測 インピーダンス （ほとんどの場合、ミリオー この方法は、Zdut＝25* （S21）で得られま 定されています。 ム・レンジ）であることに起因する不確か す。この測定方法を使えば、デカップリ さがあります。この方法により得られた ング・キャパシタの半田部分も測定に含 デカップリング・キャパシタのSパラメー データは、おおよそS11 （この場合、反射係 めることができます。この方法を活用す タ・モデル生成については、様々な手法 数としてはほぼ1） として1 ％から2 ％の不 れば、インピーダンスの不確かさはミリ が試みられています。 確かさに起因するエラーを含んでいます。 オーム・レンジの10分の1に減少させるこ とができます。加えて、プローブの寄生 Sパラメータを用いた デカップリング・キャパシタの モデル 一見すると、キャパシタのPDNのインピー ダンス・プロファイル（インピーダンス対 周波数の特性）での測定は単純に思えるか もしれませんが、しかし精度の高い結果 を得るためには、ある程度の詳細な情報 が必要になります。 周波数ドメインでの測定は、多くの場合 ベ ク ト ル・ ネ ッ ト ワ ー ク・ ア ナ ラ イ ザ （Vector Network Analyzer：VNA）で行わ れます。よく用いられる測定方法として これはインピーダンスの不確かさとして 成分と直列となる50 ΩはDUTのインピー は、0.3 Ωから0.4 Ωのレンジに相当しま ダンスと直列にはならず、その影響を無 す。もしPDNのインピーダンスがミリオー 視できるレベルにまで軽減することがで ム・レンジの測定が行われた場合、この きます。このトピックについての詳細は、 測定の不確かさに埋没してしまい、所望 DesignCon 2010で発表された以下の資料 のインピーダンス測定は不明瞭なものと を参照してください。 なってしまいます。 Accuracy Improvements of PDN Impedance Measurements in the Low to Middle 二番目に考慮すべき点として、プロービ Frequency Range presented by Istvan ング方法の違いによる寄生インダクタン Novak of SUN Microsystems and Yasuhiro Mori and Mike Resso of Keysight Technologies*. スが、容易にDUTのインダクタンスを越 えてしまうということです。測定結果か らプローブの寄生成分を取り除くことは、 簡単なことではありません。 は、PDNにプローブを接続してS11測定 を行い、測定したSパラメータを式3の関 係式によりインピーダンスへ変換する方 法です。 1＋S11 Zdut＝50 ̶̶̶̶ 1−S11 * 式3 http://www.home.keysight.com/upload/cmc_upload/All/DC10_ID2696_Novak-Mori-Resso.pdf 8 RLCを用いたデカップリング・ キャパシタのモデル 多くの場合、ベンダが提示するデカップ リング・キャパシタの特性は、R（抵抗）、 L（ インダクタンス）、C（キャパシタンス） の3つのパラメータにより表されます。C はデカップリング・キャパシタが持つ容 量値であり、Lはそのインダクタンス値で す。さらにRはデカップリング・キャパシ タ の 等 価 直 列 抵 抗（Equivalent Series Resistance：ESR）です。この単純なRLC でのデカップリング・キャパシタのモデ ル が 精 度 の よ いPDNモ デ ル と と も に シ ミュレーションに使用されると、実装す ることによるインダクタンスとパッケー ジやPCBに起因するインダクタンスがデ カップリング・キャパシタの持つインダ クタンスとが合わさり、実効的なループ・ インダクタンスのモデルとなります。こ のパッケージのインダクタンスが加わっ たループ・インダクタンスがダイのキャ パシタンス並列反共振回路を形成するこ とで、固有のインピーダンス・プロファ イルとなります。 デカップリング・キャパシタの直列RLCモ デルを理解するのは容易で、ほとんどの場 合何も問題なく周波数ドメインとトラン ジェント （時間）シミュレーションを高速 に行うことができます。先に述べたとお り、モデルのRLCの値はベンダのデータ・ シートから得られます。もしくは、測定し たSパラメータをフィッティングし、単純 精度の良いPDNシミュレーションを実現 するために、この単純なRLCモデルでは 不十分である理由は大きく2つあります。 積層構造のデカップリング・キャパシタ の場合、実装面に対し垂直方向に分布定 数的なインダクタンスと抵抗が存在しま す。これは直列RLC回路のL、に周波数依 存性をもたらします。多くのシミュレー タでは、Lは周波数に依存しないものとし て扱われます。最初に、低周波と高周波 のどちらにおいても、十分に精度の良い 直列RLCモデルを構築することはできま せん。2番目に、精度よく周波数依存性を 表すために多くの素子を用いたモデルを 構築しても、そのようなモデルのデザイ ンや扱いは非常に困難になります。 従って、広い帯域において精度が劣るこ とが自明のこの単純なRLCモデルや、よ り複雑な多素子のモデルを構築し使用す るよりもPDNをシミュレーションする場 合は、ザイリンクス社の推奨するデカッ プリング・キャパシタを広帯域で測定し たモデルを使用することで、シミュレー ションを簡単かつ精度良く行うことがで きます。 注釈：セラミックのデカップリング・キャ パシタのモデルは、大きな電圧依存性を持 ちます。したがって、キャパシタ・ベンダ からSパラメータ・モデルを入手する場合、 使用が想定されるDCおよびACの電圧で測 定されたものでなければなりません。 な直列のRLC値に置き換えることで得るこ とができます。特に低周波では、この単純 な直列RLC回路で十分に機能します。しか し、PDNのインピーダンス・プロファイ ルをDCから数GHzにおよぶ広帯域で得た い場合、このような単純な手法では、ほと んどの場合うまくいきません。 9 キーサイトADSによるPDNシミュレーション ザイリンクス社は、周波数ドメインでの PDNのインピーダンス・プロファイルの シミュレーションでキーサイト社のADS ソフトウェアを推奨しています。このソ フトウェアは、高速デジタル・デザイン における最適なツールです。パワー・イ ンテグリティにまつわる各種問題を解決 PDNシミュレーション例 この例では、FFG1761パッケージを使用 したザイリンクス社 7シリーズ XC7VX485T FPGAのMGTAVCCと MGTAVTTアナログ電源レールのPDNシ 2つのケースでシミュレーションを行いま した。ケース1は表2に示すように、ザイ リンクス社Virtex-6で推奨されているも のに近いキャパシタを使用します。 ミュレーションを行います。 するためには、それに対応するテクニッ クが必要です。例えば、PDN解析では以 下が必要です。 表2. ケース1のキャパシタ 各電源レールのキャパシタ数 キャパシタ（μF） 1. PDNの並 列反共振と直 列 共振の た め の、堅牢なSパラメータ・ハンドリン グとPassivityとCausalityが保証された MGTAVCC MGTAVTT MGTVCCAUX 4 4 2 0.022 4 4 0 0.47 周波数ドメイン・シミュレーション 2 2 1 1 2 2 1 4.7 2. 周波数ドメイン・モデル（測定モデル、 電磁界解析）から時間ドメインの応答 （アイパターン、ビット・エラー・レート、 ジ ッ タ 分 離 ）を 実 現 す る、KramersKronigの 関 係 に 基 づ く コ ン ボ リ ュ ー ケース2は表3に示すようにPCBキャパシタを使用しません。 ション・エンジン （特許取得済み） 表3. ケース2のキャパシタ 3. DCからGHzレンジで精度の高い、モー メント法などの解析手法の使用 各電源レールのキャパシタ数 MGTAVCC キャパシタ （μF） MGTAVTT MGTVCCAUX 0 0 0 0.022 0 0 0 0.47 0 0 0 1 0 0 0 4.7 10 図12は前に示したMGTAVCCとMGTAVTT パッケージの キャパシタ 電源レールにおける回路です。ケース2 S2P SNP50 File=“GRM033C80G104KE19series(for_Fuji2_AVTT_AVCC).s2p” （PCBキャパシタなし）では、VRMモジュー ル・ベンダにより指定されたバルク・キャ パシタ1つだけです。 S2P SNP51 File=“GRM033C80G104KE19series(for_Fuji2_AVTT_AVCC).s2p” S2P SNP52 File=“GRM033C80G104KE19series(for_Fuji2_AVTT_AVCC).s2p” ダイのキャパシタ + – + Term Term13 Num=13 Z=50 Ohm – Term Term14 Num=14 Z=50 Ohm C C30 C=22.16 nF R R8 R=10 mOhm S2P SNP53 S6P File=“GRM033C80G104KE19series(for_Fuji2_AVTT_AVCC).s2p” SNP48 File=“fga2034_485t_ff1761_031411_Avcc_G10.s6p” S2P SNP105 File=“GRM155R61C223KA01_022uF_0402 S2P” VRM S2P SNP104 File=“GRM155R61C223KA01_022uF_0402.S2P” S20P SNP47 File=“VC7203_MGTAVCC_092611_175001_S.s20p” L L28 L=25 nH R=1 mOhm + – S2P SNP49 File=“T520V337M2R5ATE025.s2p” V_DC SRC7 Vdc=1.2 V S2P SNP112 File=“GRM188R60J475KE19_47uF_0603.S2P” S2P SNP113 File=“GRM188R60J475KE19_47uF_0603.S2P” S2P SNP105 File=“GRM155R61C223KA01_022uF_0402.S2P” S2P SNP111 File=“GRM152R60J474ME15_047_0402.S2P” S2P SNP110 File=“GRM188R61C105KA93_1uF_0603.S2P” S2P SNP105 File=“GRM155R61C223KA01_022uF_0402.S2P” S2P SNP108 File=“GRM152R60J474ME15_047_0402.S2P” S2P SNP107 File=“GRM152R60J474ME15_047_0402.S2P” S2P SNP106 File=“GRM152R60J474ME15_047_0402.S2P” S2P SNP109 File=“GRM188R61C105KA93_1uF_0603.S2P” 図12. 電源レール・シミュレーション回路 11 シミュレーション結果を図13に示します。 MGTAVCC - マグニチュード MGTAVCC - マグニチュード 1300 mag(Competitor_Tx_Rx_Supply_With_PCB_Caps) mag(MGTAVTT_Die_Without_PCB_Caps) mag(MGTAVTT_Die_With_PCB_Caps) mag(Competitor_PLL_Supply_With_PCB_Caps) mag(MGTAVCC_Die_Without_PCB_Caps) mag(MGTAVCC_Die_With_PCB_Caps) 1300 1200 1100 1000 900 800 Typical Competitor 700 600 500 400 300 200 100 0 1E3 1E4 1E5 1E6 1E7 1E8 1E9 1200 Typical Competitor 1100 1000 900 800 700 600 500 400 300 200 100 1E10 0 1E3 1E4 1E5 1E6 1E7 1E8 1E9 1E10 freq, Hz freq, Hz 図13. シミュレーション結果 図14は、Windows7 64ビットOSの稼動する代表的なノートPCでシミュレーションを 双方のケースで、周波数ドメインにおけ 行ったログを示していますが、わずか11.68秒しか要していないことがわかります。 るMGTAVCCとMGTAVTT電源レール自体 のインピーダンス・プロファイルはほと んど同じですが、これはMGTVCCAUX電 源レールはダイ内部に低ドロップ・レギュ レータが統合されており、そのため双方 で同等の性能が出ていることが予想され ます。単純な比較として、このような機 能のないデバイスを同じPCBキャパシタ を用いてシミュレーションした例を示し ます（図13のDevice_A）。このインピーダ ンス・プロファイルから、VRMのベンダ が指定する1つのバルク・キャパシタだけ で、その先のPCBにキャパシタのない場 合は、アナログ・レールのインピーダン ス が 優 に2 Ω（2000 mΩ ）を 越 え る イ ン ピーダンスのピークとなってしまうこと 図14. Windows7 64ビットOSでのシミュレーション時間 が容易に想像できます。 12 トランスミッタ測定 図15から図18は、PRBS15データ・パター 図15は、ケース1での6.25 Gb/s CPLLでのアイパターンとジッタ分離の結果を示してい ます。 ン を 用 い、QPLLで の10.3125 Gb/sと CPLLで の6.25 Gb/sの ア イ パ タ ー ン を、 キーサイト社Infiniium DCA-J広帯域オシ ロスコープで測定した一連の結果です。 以下に、本測定において、86108Aプレシ ジョン・ウェーブフォーム・アナライザ を搭載したキーサイト社の86100Cを選択 した理由を示します。 1. 広帯域、低ノイズ、超低残留ジッタ性能 2. トリガ入力の不要な、シンプルな接続 3. ループ帯域、ジッタ・トランスファを 含むPLL特性解析機能 図15. ケース1、6.25 Gb/sアイパターン 図16は、ケース2 （PCBキャパシタンスなし）での6.25 Gb/s CPLLでのアイパターンとジッ タ分離の結果を示しています。 4. ループ帯域やピーク特性を業界標準を 越えて設定可能な、統合されたハード ウェア・クロック・リカバリ機能 図15から図18のオシロスコープの画面が 示すとおり、双方のケースのトータル・ ジッタは許容範囲内にあることがわかり ます。従って、測定はトランスミッタの 正常動作には0個のPCBキャパシタンスで よい、というシミュレーション結果を裏 付けるものとなりました。 図16. ケース2、6.25 Gb/sアイパターン 図17は、ケース1での10.3125 Gb/s QPLLでのアイパターンとジッタ分離の結果を示し ています。 図17. ケース1、10.3125 Gb/sアイパターン 図18は、ケース2 （PCBキャパシタンスなし）での10.3125 Gb/s QPLLでのアイパターン とジッタ分離の結果を示しています。 図18. ケース2、10.3125 Gb/sアイパターン 13 レシーバ測定 Summary 表4は、eyescanループバック・テストで のどちらにおいても、電圧ノイズ振幅は 測定により裏づけされたPDNシミュレー のレシーバ測定の結果です。表4の値は、 すべてのPCBキャパシタを取り除いても ションで、ザイリンクス社のKintex-7お パッケージ内のすべてのトランシーバが ほぼ同じか低い値になっています。 よびVirtex-7デバイスの正常動作のために 非同期に動作したときの電圧ノイズの振 は、VRMベンダの指定するキャパシタ以 幅値です。値が示すとおり、CPLL、QPLL 降のPCBにおけるキャパシタは必要ない ことが示されました。 表4. デカップリング・キャパシタの有無による電圧ノイズ振幅の比較 PLL CPLL 一方、トランシーバの正常動作のために QPLL MGTAVTT All Caps No Caps All Caps No Caps PCBキャパシタが必要なくとも、パッケー ジのBGAボールにおける入力電圧のリップ ル・ノイズの仕様である10 mVpp （10 kHz から80 MHz） を満たすため、PCB上に適切 MGTVCCAUX All Caps No Caps All Caps No Caps なフィルタ回路が必要になることがあり ％フルスケール 3.6 ％ 3.3 ％ 5.0 ％ 4.5 ％ データレート 6.25 Gb/s 10.3125 Gb/s MGTAVCC All Caps No Caps All Caps No Caps ます。 現在、ザイリンクス社は7シリーズFPGA 図19は、ケース1と2においてパッケージ内のすべてのトランシーバが非同期に動作した のすべての電源（デジタルとアナログ）に ついてサポートする、いくつかのキーサ ときのレシーバのジッタ・トレランス（ジッタ耐性）を示しています。 イトADSパワー・インテグリティ・デザ イン・キットを用意しています。これら キーサイトADSデザイン・キットの入手 に関しては、お近くのザイリンクス社に 100.00 お問い合わせください。 SI, UI 10.00 1.00 0.100 0.01 0.10 1.00 10.00 100.00 Frequency, MHz キャパシタあり BER12 キャパシタなし BER12 図19. デカップリング・キャパシタの有無によるジッタ・トレランスの比較 値が示すとおり、ジッタ・トレランスは すべてのPCBキャパシタを取り除いても ほぼ同じか低い値になっています。ジッ タ・トレランス解析は、データレートが 10.3125 Gb/sでBERが10−12の点で行わ れています。 以下のアドレスから、キーサイトADSの30日間評価ライセンスの申し込みができます。 https://software.business.keysight.com/TrialLicense/TrialLicenseRequest.aspx?ProdNum=W2200F-1U1-TRL 14 15 | Keysight | Sパラメータ・モデルを使用したFPGAのパワー・インテグリティ・シミュレーション - Application Note myKeysight www.keysight.co.jp/find/mykeysight ご使用製品の管理に必要な情報を即座に手に入れることができます。 www.axiestandard.org AXIe（AdvancedTCA® Extensions for Instrumentation and Test）は、 AdvancedTCA®を汎用テストおよび半導体テスト向けに拡張したオープン規格 です。Keysightは、AXIeコンソーシアムの設立メンバです。 www.lxistandard.org LXIは、Webへのアクセスを可能にするイーサネットベースのテストシステム用 インタフェースです。Keysightは、LXIコンソーシアムの設立メンバです。 www.pxisa.org PXI（PCI eXtensions for Instrumentation）モジュラ測定システムは、PCベース の堅牢な高性能測定／自動化システムを実現します。 www.keysight.com/go/quality Keysight Technologies, Inc. DEKRA Certified ISO 9001:2008 Quality Management System 契約販売店 www.keysight.co.jp/find/channelpartners キーサイト契約販売店からもご購入頂けます。 お気軽にお問い合わせください。 www.keysight.co.jp/find/HSD © Keysight Technologies, 2012 - 2014 Published in Japan, December 12, 2014 5991-0169JAJP 0000-00DEP www.keysight.co.jp
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