USB3.0-PCIe 変換アダプタ基板[AB13-USB3PCIE] 取扱い説明書

USB3.0-PCIe 変換アダプタ基板[AB13-USB3PCIE]
取扱い説明書 [ Ver1.1J]
はじめに
この度は USB3.0-PCIe 変換アダプタ基板[型番：AB13-USB3PCIE] (以下、本変換基板と略します)をご採用頂
き誠にありがとうございます。
本変換基板は、USB3.0 規格 A タイプ・コネクタの SuperSpeed 信号を Altera/Xilinx 各評価ボードの PCIExpress 接続トランシーバと直結する変換アダプタ基板です。本変換基板を FPGA 評価ボードの PCIe カードエッ
ジ・コネクタと接続することにより、DesignGateway 社製 USB3.0-IP の外部 PHY 不要版(トランシーバ直結版)の実
機評価が可能となります。
本変換基板は 8lane 対応 PCI-Express ソケットコネクタと６個の USB3.0 A タイプコネクタが実装されており、最
大 6 チャネルの USB3.0 SuperSpeed 接続が可能となります。 6 チャネルのうち２チャネルは USB3.0 リドライバ・
チップ（TI 製 SN65LVPE502CP）が挿入されているため、USB3.0 規格特性に完全準拠した信号で外部デバイスと
通信することが可能です。残りの４チャネルは FPGA チップと直結となるため、接続する外部デバイスとはトランシ
ーバの特性そのもので通信を評価できます。
ただし各 FPGA ベンダーではトランシーバの USB3.0 SuperSpeed を正式には対応しておりません。従ってトラン
シーバ直結での USB3.0 SuperSpeed 実装は FPGA ベンダーでは動作保証できませんのでご注意ください。
本変換基板の特長を以下に示します。
z PCI-Express 8-lane(4-lane/1-lane ももちろん可)の FPGA 評価ボードと接続
z PCIe トランシーバと USB3.0 の SuperSpeed 信号を接続し PCIe と USB3.0 を変換
z 全 6 チャネルの USB3.0 I/F、うち 2 チャネルはリドライバ・チップ経由で 4 チャネルは直結
z ジャンパ・ソケットにより、リドライバ・チップの各特性パラメータを設定可能
z 14PIN フラットケーブル経由で FPGA 基板の LCD I/F と汎用 I/O を接続
z 4PIN ATX 仕様電源より Host モードでの 5V 供給機能
z Host モード時に汎用 I/O 経由で各 USB チャネル個別のバス電源(VBus)供給 ON/OFF 制御
z Device モード時に汎用 I/O 経由で各 USB チャネル個別のバス電源(VBus)検出信号を通知
z 各 USB チャネル個別 LED により VBus 供給状態を発光表示
z 125MHz LVDS の低ジッタ高品質 SuperSpeed 用リファレンスクロック供給
なお、本変換基板は DesignGateway 社製 USB3.0-IP 評価専用のため、SuperSpeed(5.0Gbps)以外の配線リソ
ースは全て省略されています。従って USB2.0/1.1 など Legacy USB 規格では使えません(各 USB コネクタの
DM/DP ピンは未接続となっておりどこにも接続されておりません)のでご注意ください。
また、USB3.0 SuperSpeed は 5Gbps の帯域を必要とするため、FPGA 側トランシーバが 5Gbps 未満の帯域しか
持たない場合は評価できないのでご注意ください。
パッケージ内容
本変換基板のパッケージ内容は下記のとおりです。
z AB13-USB3PCIE 変換基板：１枚
z 14 芯フラットケーブル(FPGA 基板の LCD コネクタと接続します)：１本
z VBus 設定およびリドライバ・チップ特性設定用ジャンパソケット：18 個
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基板外形
本変換基板サイズは幅 50mm 長さ 95mm です。基板外観写真を下図 1 に示します。
(付属品の 14 芯ﾌﾗｯﾄｹｰﾌﾞﾙで FPGA 基板 LCD コネクタと接続)
CN1 ﾘﾄﾞﾗｲﾊﾞ用ﾊﾟﾗﾒｰﾀ設定ｼﾞｬﾝﾊﾟ
CN3
14 ﾋﾟﾝ・ﾍｯﾀﾞｺﾈｸﾀ
CN4
(FPGA 基板の PCIe ｶｰﾄﾞｴｯｼﾞ・ｺﾈｸﾀと接続)
CN5
CN1
電源コネクタ
CN6
CN2
CN2 ﾘﾄﾞﾗｲﾊﾞ用ﾊﾟﾗﾒｰﾀ設定ｼﾞｬﾝﾊﾟ
125MHz ｵｼﾚｰﾀ
PCIe 8lane ソケットコネクタ
(外部 ATX 電源から 5V を供給)
半田面
部品面
図 1: 変換基板の外観写真
接続方法
[1] FPGA 評価基板との PCIe コネクタ接続
本変換基板は FPGA 評価基板の PCI-Express 8lane カードエッジ・コネクタと接続してください。 FPGA 基板の
PCI-Express は 4lane あるいは 1lane でも装着可能ですが、その場合評価できる USB チャネル数はそれぞれ最
大で 4 あるいは 1 チャネルとなります。
[2] ATX 電源との接続
本変換基板で USB3.0 SuperSpeed 実機動作を評価するためには、外部 ATX 電源より電源コネクタから 5V 電源
を供給する必要があります。 ATX 標準の 4PIN 電源ケーブルより 5V を供給してください。 (12V は使っていませ
ん。) 5V 電源が供給されない場合、125MHz オシレータ、リドライバチップ、パワースイッチが動作しないため本基
板は機能できません。
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[3] FPGA 基板の LCD コネクタとのフラット・ケーブル接続
FPGA の汎用 I/O により本変換基板の制御やステータス確認を行う必要があります。このため付属品の 14 芯フ
ラット・ケーブルを使い、FPGA 評価基板の LCD コネクタと本基板の 14 ピン・ヘッダコネクタを接続する必要があり
ます。
FPGA 基板の 14 ピン LCD コネクタと本変換基板の 14 ピン・ヘッダコネクタが正しい向きで接続されている場合、
FPGA 基板の電源を投入したときに本変換基板の DS7 が点灯します。 FPGA 基板の電源投入時に DS7 が点灯
しない場合、直ちに FPGA 基板の電源を切断しフラット・ケーブルの向きを確認してください。
FPGA 基板の LCD コネクタとのケーブル接続向きが正しい場合 DS7 が点灯します
FPGA 基板の LCD コネクタとの接続が正しい
と 1pin が+5V で 2pin が GND となり DS7 が
点灯します
14 ピン・ヘッダコネクタの 1PIN 位置
図 2: DS7 によるケーブル接続向きの確認方法
以下に説明しますが、Altera 製評価基板(StratixIV GX を例に挙げます)と Xilinx 製評価基板(KC-705 を例に
挙げます)で、フラット・ケーブルの接続向きは逆になりますのでご注意ください。
[3-1] Altera 製 StratixIV GX 評価基板の LCD コネクタとの接続方法
下図 3 に StratixIV GX 評価基板の LCD コネクタ回路図を示します。
図 3: StratixIV GX 評価基板の LCD コネクタ回路図
StratixIV GX 評価基板の LCD コネクタと本変換基板のフラット･ケーブルによる接続方法は、StratixIV GX 評
価基板の 1pin と本変換基板 14 ピン・ヘッダコネクタの 1pin 同士をそのままフラット･ケーブルで接続します。つま
り両基板で同じピン番号同士がフラット・ケーブルでストレートに接続される形となります。
正しく接続した場合の両基板の接続を下表 1 に示します。
本変換基板
StratixIV GX 評価基板
Pin 番号
信号
Pin 番号
信号名
1
1
5.0V
DS7 の High 側
2
2
GND
GND(DS7 の Low 側)
5
5
LCD_Wen
CN1 用の汎用 I/O
6
6
LCD_CSn
CN2 用の汎用 I/O
11
11
LCD_DATA4
CN3 用の汎用 I/O
12
12
LCD_DATA5
CN4 用の汎用 I/O
13
13
LCD_DATA6
CN5 用の汎用 I/O
14
14
LCD_DATA7
CN6 用の汎用 I/O
表 1: StratixIV GX 評価基板の LCD コネクタ接続表
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[3-2] Xilinx 製 KC-705 評価基板の LCD コネクタとの接続方法
下図 4 に KC-705 評価基板の LCD コネクタ回路図を示します。
図 4: KC-705 評価基板の LCD コネクタ回路図
KC-705 評価基板の LCD コネクタと本変換基板のフラット･ケーブルによる接続方法は、KC-705 評価基板の 1pin
と本変換基板 14 ピン・ヘッダコネクタの 14pin をクロスする形でフラット･ケーブルで接続します。つまり両基板で
1pin と 14pin、2pin と 13pin…14pin と 1pin 号同士がフラット・ケーブルでクロスに接続される形となります。
正しく接続した場合の両基板の接続を下表 2 に示します。
Pin 番号
1
2
5
6
11
12
13
14
本変換基板
StratixIV GX 評価基板
信号
Pin 番号
信号名
14
VCC5V0
DS7 の High 側
13
GND
GND(DS7 の Low 側)
10
LCD_RW
CN1 用の汎用 I/O
9
LCD_E
CN2 用の汎用 I/O
4
LCD_DB4
CN3 用の汎用 I/O
3
LCD_DB5
CN4 用の汎用 I/O
2
LCD_DB6
CN5 用の汎用 I/O
1
LCD_DB7
CN6 用の汎用 I/O
表 2: KC-705 評価基板の LCD コネクタ接続表
PCIe∼USB 間の接続
本変換基板の PCI-Express のレーンと USB3.0 コネクタ間の接続の関係を下表 3 に示します。
PCIe ﾚｰﾝ
接続先 USB コネクタ
備考
lane#0
CN1
リドライバ･ﾁｯﾌﾟ(U15)経由
lane#1
CN2
リドライバ･ﾁｯﾌﾟ(U16)経由
lane#2
CN3
PCIe∼USB3.0 間直結
lane#3
CN4
PCIe∼USB3.0 間直結
lane#4
なし
PCIe 内 TX-RX 間 loopback 接続
lane#5
なし
PCIe 内 TX-RX 間 loopback 接続
lane#6
CN5
PCIe∼USB3.0 間直結
lane#7
CN6
PCIe∼USB3.0 間直結
表 3： PCIe∼USB 接続
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ジャンパ設定
本変換基板は２種類８箇所のジャンパ・ヘッダがありユーザにより設定可能です。
ジャンパの設定は付属のソケットを使ってください。
[1] VBus 設定
全６個の USB コネクタそれぞれ独立して Host モード/Device モード別の VBus 設定が可能です。 CN1∼CN6
の USB コネクタに対してそれぞれ JP1∼JP6 が対応します。
USB を Host モードで使う場合はジャンパの[1-2]間にソケットを挿入することで Vbus ピンに 5V を供給できます。
この場合 FPGA からパワースイッチを ON/OFF することで Vbus 電源供給の制御が可能です。
Device モードで使う場合はジャンパの[2-3]間にソケットを挿入することで Vbus の電源供給状態を FPGA の I/O
からモニタできます。ジャンパピン近傍に[Host] [Dev]のラベルがあるのでそれに従ってソケットを挿入してくださ
い。
Device モード時は[2-3]
間にソケットを挿入
Host モード時は[1-2]
間にソケットを挿入
図 5: ジャンパによる Vbus の設定
[2] リドライバ・チップのパラメータ設定
CN1 ・ CN2 はそれぞれリドライバ・チップ U15 ・ U16 を経由して USB の SuperSpeed 信号と接続します。リドラ
イバ・チップではデエンファシス、イコライザ、出力振幅それぞれのパラメータを JP11/JP12 で設定可能です。
各パラメータの設定は、ジャンパソケットで中央ピンと[+](プラス)側ピンをショートすると High 設定、中央ピンと[-](マ
イナス)側ピンをショートすると Low 設定となり、ソケットを挿入しないとデフォルトのパラメータとなります。各パラメ
ータの詳細については TI 社より SN65LVPE502CP のデータシートを参照してください。
＋(プラス)側にセットすると High
ソケットをセットしな
いとデフォルト状態
−(ﾏｲﾅｽ)側にセットすると Low
図 6: ジャンパによるリドライバ・チップのパラメータ設定
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免責事項
本変換基板を誤って使用することにより生じた USB 接続先デバイスあるいは FPGA 評価基板の損傷については、
その一切を免責事項とさせていただきます。また、本変換基板はあくまで評価を目的としたものであり、USB3.0 の
正常動作自体を保証するものではありません。 FPGA 評価基板や接続先デバイスによっては動作しないことがあり
ますが基板の製造不良以外は免責となります。
[問い合わせ先]
URL : http://www.dgway.com
Email : [email protected]
改版履歴
リビジョン
1.0J
1.1J
日付
2013/04/28
2013/04/30
内容
日本語版の初版発行
図中の説明文字が潰れて読みにくいため修正
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1
IO_1
3
C4
C3
VCC33
R41
SCKN
R42
SCKP
R27
R28
C15
0.1u
120
10
12
14
120
J1
RX1+
RX1RX2+
RX2RX3+
RX3-
RX4+
RX4RX5+
RX5-
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
B12
B13
B14
B15
B16
B17
B18
B19
B20
B21
B22
B23
B24
B25
B26
B27
B28
B29
B30
B31
B32
B33
B34
B35
B36
B37
B38
B39
B40
B41
B42
B43
B44
B45
B46
B47
B48
B49
RESERVED
GND
PETp0
PETn0
GND
PRSNT#2
GND
PETp1
PETn1
GND
GND
PETp2
PETn2
GND
GND
PETp3
PETn3
GND
RESERVED
PRSNT#2
GND
PETp4
PETn4
GND
GND
PETp5
PETn5
GND
GND
PETp6
PETn6
GND
GND
PETp7
PETn7
GND
PRSNT#2
GND
GND
REFCLK+
REFCLKGND
PERp0
PERn0
GND
RESERVED
GND
PERp1
PERn1
GND
GND
PERp2
PERn2
GND
GND
PERp3
PERn3
GND
RESERVED
RESERVED
GND
PERp4
PERn4
GND
GND
PERp5
PERn5
GND
GND
PERp6
PERn6
GND
GND
PERp7
PERn7
GND
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
A24
A25
A26
A27
A28
A29
A30
A31
A32
A33
A34
A35
A36
A37
A38
A39
A40
A41
A42
A43
A44
A45
A46
A47
A48
A49
+
+
+
1
3
5
+
+
+
9
11
13
+
+
+
17
19
21
1
10
11
2
3
DM
DP
4
7
VCC33
VBUS0
SG0
G
JP1
USB3-A
EN0
1
IO_0
2
DET0
R1
3
220
HDR1X3
VL0
R21
120
3
DS1
C11
C12
C43
0.1u
0.1u
4.7u
R11
OMIT
GND D+
D-
TPD2EUSB30
TX3-
TPD2EUSB30
1 D+ GND
2 D-
1
2
U7
R13
OMIT
AP2411MP-13 U24
7 OUT IN 2
6 OUT IN 3
3
5
FLG
V5V
C19
0.1u
4
1
EN
GND
U8
CN4
TX3+
8
9
RX3RX3+
5
6
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
2
3
DM
DP
GND
GND
R34
560
1
10
11
4
7
VBUS3
SG3
JP4
USB3-A
SMDJP22
EN3
1
IO_3
2
DET3
R4
3
220
HDR1X3
VL3
R24
120
C
DS4
TPD2EUSB30
3
TX0+
TX0SN65LVPE502CP U16
8 RX1TX19 RX1+
TX1+
TX1+
TX1TX1+
TX1-
RX1+
RX1-
C8
C7
TX2+
TX2TX3+
TX3-
R1P
0.1u(1005)
R1N
0.1u(1005)
OS1B
4
OS2B 15
DE1B
3
DE2B 16
EQ1B
2
EQ2B 17
JP12
1
3
5
+
+
+
+
+
+
2
4
6
TX4+
TX4-
9
11
13
+
+
+
+
+
+
10
12
14
TX5+
TX5-
17
19
21
+
+
+
+
+
+
18
20
22
SMDJP22
TX6+
TX6-
11
12
TX2TX2+
VCC33
s
g
n
i
t
t
e
s
r
e
v
i
r
d
e
r
B
S
U
2
N
C
:
2
1
P
J
RX7+
RX7-
PRSNT#1
+12V
+12V
GND
JTAG2/TCK
JTAG3/TDI
JTAG4/TDO
JTAG5/TMS
+3.3V
+3.3V
PERST
+
+
+
+
+
+
5
6
GND
GND
R31
560
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
OS1
OS2
DE1
DE2
EQ1
EQ2
U3
TX1N
D- 2 TX1P
GND D+ 1
0.1u(1005)
C6
23
22
T1P
T1N
RX2RX2+
20
19
RX1P
RX1N
RSVD
EN_RXD
NC1
NC2
VCC
VCC
14
5
7
24
1
13
AP2411MP-13 U22
7 OUT IN 2
6 OUT IN 3
R14
OMIT
U4
2
1
DD+ GND
5
3
FLG
C17
3
CN2
VCC33
8
9
5
6
1
10
11
2
3
DM
DP
4
7
GND
GND
VBUS1
SG1
2
1
U9
1
2
3
R2
220
HDR1X3
VL1
R22
120
3
FLG
CN5
8
9
RX6RX6+
EN1
IO_1
DET1
DD+ GND
5
EN
GND
C14
C44
0.1u
0.1u
4.7u
C20
0.1u
4
1
5
6
1
10
11
2
3
DM
DP
4
7
GND
GND
R35
560
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
VBUS4
SG4
USB3-A
JP5
EN4
1
IO_4
2
DET4
R5
3
220
HDR1X3
VL4
R25
120
DS5
DS2
C13
V5V
TPD2EUSB30
TX6+
JP2
USB3-A
1
2
R32
560
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
GND D+
D-
TPD2EUSB30
TX6-
TPD2EUSB30
C5
0.1u(1005)
U10
0.1u
4
1
EN
GND
AP2411MP-13 U25
7 OUT IN 2
6 OUT IN 3
V5V
R12
OMIT
TPD2EUSB30
3
.
A
G
P
F
m
.
oA
r
G
f
P
eF
l
o
b
t
a
n
n
e
o
yi
t
lc
pe
pt
ue
sd
rr
ee
ww
oo
pp
BB
SS
UU
VV
::
e
d
seo
g
dm
n
io
tme
t c
eti
ssv
oe
6HD
P
J]]
-23
1-P12
J[[
RX6+
RX6-
+12V
+12V
+12V
GND
SMCLK
SMDAT
GND
+3.3V
JTAG1/TRST#
+3.3Vaux
WAKE#
18
20
22
+
+
+
C1
0.1u(1005)
D
DS3
CN1
8
9
s
g
n
i
t
t
e
s
r
e
v
i
r
d
e
r
B
S
U
1
N
C
:
1
1
P
J
RX0+
RX0-
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
JP11
2
4
6
14
5
7
24
1
13
GND
GND
USB3-A
EN2
1
IO_2
2
DET2
R3
3
220
HDR1X3
VL2
R23
120
PY1111C
CKN
82
CKP
82
RSVD
EN_RXD
NC1
NC2
VCC
VCC
DM
DP
JP3
EP
4
RX0P
RX0N
4
1
EN
GND
4
7
VBUS2
SG2
G
5
OUT
OS1
OS2
DE1
DE2
EQ1
EQ2
20
19
2
3
1
10
11
DGND D+
U11
2
1
AP2411MP-13 U26
7 OUT IN 2
6 OUT IN 3
U12
2
1
DD+ GND
5
3
B
R15
OMIT
PY1111C
OUT_B
OS1A
4
OS2A 15
DE1A
3
DE2A 16
EQ1A
2
EQ2A 17
RX2RX2+
GND
GND
GND
GND
GND
6
DIFFOSC 125MHz
C
TX2TX2+
0.1u
G
6
10
18
21
GND
11
12
GND
GND
GND
GND
GND
NC
3
R0P
0.1u(1005)
R0N
0.1u(1005)
FLG
5
6
PY1111C
RX0+
RX0-
[Vot=3.28V]
T0P
T0N
5
3
RX2RX2+
R33
560
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
TPD2EUSB30
0.1u(1005)
C2
23
22
DD+ GND
8
9
EP
SN65LVPE502CP U15
8 RX1TX19 RX1+
TX1+
TX0+
TX0-
X1
2
C18
0.1u
4
1
EN
GND
G
4.7u
VCC33
VCC
3
C34
100p 2KV
R61
47K
2
1
EP
3
6
U13
3
4.7u
OE
FLG
CN3
TX2+
C16
G
C42
C31
100p 2KV
330K
R51
U2
PY1111C
VFB3
U1
TX0N
D- 2 TX0P
GND D+ 1
EP
TPD2EUSB30
C41
VCC33
5
C33
100p 2KV
VCC33
V5V
G
5
ADJ
AP2411MP-13 U21
7 OUT IN 2
6 OUT IN 3
C32
100p 2KV
SHDN
DD+ GND
G
6
10
18
21
1
U6
2
1
TX2-
PY1111C
J3
U5
2
1
V5V
TPD2EUSB30
IO_3
IO_5
MCP1824T-ADJE/DC
2 VIN
VOUT 4
GND
TAB
V5V
DGND D+
EP
TPD2EUSB30
2
4
6
8
10
12
14
C35
100p 2KV
+
+
+
+
+
+
+
FLG
EN
GND
EP
+
+
+
+
+
+
+
CON14AP
1
AP2411MP-13 U23
7 OUT IN 2
6 OUT IN 3
V5V
C21
0.1u
4
1
TPD2EUSB30
TX7-
TX7+
TX7-
G
1
3
5
7
9
11
13
IO_2
IO_4
B
2
CN6
TX7+
8
9
RX7RX7+
5
6
1
10
11
2
3
DM
DP
4
7
GND
GND
VBUS5
SG5
USB3-A
PCIExpress
R36
560
SSTXN
SSTXP
VBUS
SSRXN S10
SSRXP S11
C36
100p 2KV
Y5V
350211-1
1 1
2 2
3 3
4 4
3
J2
IO_0
D
4
.
d
B
A
G
P
F
f
o
n
o
i
t
c
e
r
i
d
r
o
t
c
e
n
n
oG
cN
=
DF
CF
LO
/
:K
O
7=
SN
DO
5
YLAN
DS7
PY1111C
R37
560
JP6
EN5
1
IO_5
2
DET5
R6
3
220
HDR1X3
VL5
R26
120
A
TX4+
TX4-
RX5+
RX5-
TX5+
TX5-
PY1111C
DS6
RX4+
RX4-
TP1
SLC-2-G
TP2
SLC-2-G
TP3
SLC-2-G
TP4
SLC-2-G
R16
OMIT
A
Design Gateway Co., Ltd.
Title
USB3PCIE
Size
A3
Date:
5
4
3
2
Document Number
Rev
0.91
USB3PCIE Schematic
Monday, April 30, 2012
Sheet
1
1
of
1

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