Nios II 最も汎用性に優れたエンベデッド・プロセッサ October 2004 04_NiosII_broch_v1(J).indd1 04.12.6, 4:23 PM ア ル テ ラ 社 は、SOPC（system-on-a-programmablechip）ソリューションの世界的な先駆者です。プログラ マブ ル・ロジックおよ びストラ クチャードASIC デ バイ スや、統合されたデザイン開発ツール、IP（Intellectual Property）、エン ベ デッド・プ ロ セッサ、ペリフェラ ル、 およ び デ ザイン・サ ービス を用 意し、あ ら ゆ る デ ザイ ン・ニ ーズ に 対 応 す る 付 加 価 値 の 高 い プ ロ グ ラ マブ ル・ソリューションを提供します。コストおよび「Timeto-Market」の優位性、低リスク、および優れた柔軟性な ど、プログラマブル・ロジック固有の付加価値により、 アルテラ製品は従来の ASIC および ASSP のような、よ り高コストで高リスクなソリューションに代わる独自の 地位を確立しています。今日、アルテラのデバイスは従 来 のプ ロ グラマブ ル・ロジックのマー ケットだけでな く、さらに広範なマーケットに付加価値を提供します。 業 界 で 最 も 先 進 的 な プ ロ グ ラ マ ブ ル・ロ ジック・ソ リューションについて詳しくは、アルテラの Web サイト、 www.altera.co.jp を参照してください。 Altera Corporation 2 04_NiosII_broch_v1(J).indd2 04.12.6, 4:23 PM Nios II エンベデッド・プロセッサ・ ファミリ 今日のエンベデッド・デザイン・エンジニアの抱 える困難な課題の1つに、機能、 コスト、パフォー マンス、およびライフ・サイクルの管理に対する要求をすべて満たす プロセッサを用意できるか、という点があります。アルテラの Nios II プロセッサは、機能のカスタマイズと性能面の最適化が可能で、製造 コストと実装コストを低くでき、使いやすさと適応性を備え、デザイン の陳腐化を防止できるため、ユーザのニーズに容易に適合することが できます（図 1）。 カスタマイズ可能な機能 Nios II プロセッサを使用して、既製のプロセッサでは制限されるプロ セッサのカスタマイズが可能であり、仕様に合わせてユーザが必要と するペリフェラル、メモリ、およびインタフェース機能を選択すること ができます。さらに、ユーザの専用ファンクションの統合が容易で、デ ザインに他社にない競争力を与えることができます。 コンフィギュレーション可能なシステム性能 現在だけでなく将来のデザインも考えて、必要以上の機能、性能を備 えたプロセッサを求めがちですが、Nios II では複数の Nios II CPU の 32ビットRISC エンベデッド・プロセッサである Nios II ファミリは、 使用や、カスタム命令、またはハードウェア・アクセラレータを追加し 200 DMIP 以上のパフォーマンスを発揮し、FPGA へわずか 35 セン てデザインを簡単に変更し、新しい性能目標を達成することができま トで実装可能です。Nios II は柔軟性の高いソフト・コアなので、ユー す。Nios II プロセッサを使用することにより、高スループット・アプリ ザのパフォーマンス、機能、およびコスト・ターゲットに合わせて、シ ケーション向けのパラレル・データ・パスをサポートするアルテラの ステム・コンフィギュレーションを無限の組み合わせから選択できま 内部接続テクノロジ、AvalonTM スイッチ・ファブリックを通じて、目標 す。Nios II プロセッサを使用した設計により、製品を迅速に市場に投 とするシステム性能を得ることができます。 入し、製品のライフ・サイクルを延長して、プロセッサの陳腐化を回避 低コストCPU の実現 することができます。 図 1. 最も汎用性に優れたプロセッサ 機能 � 多様なペリフェラル・ オプション 性能 � CPUの選択 � 高性能FPGA � マルチ・プロセッサ・システム � カスタム命令 � 自動配線 � 高帯域スイッチ・ファブリック プロセッサを選択する際には、必要な機能を得るためにスペック過多 のプロセッサを購入したり、コスト目標のためにスペック・ダウンした プロセッサを購入しなければならない場合があります。低コストでカ スタマイズ可能な Nios II プロセッサを実装することにより、これらの 問題を回避することができます。Nios II プロセッサでは、十分に必要 な機能を搭載したり、 また必要な機能のみに限定した実装が可能です。 あるいはこれらの機能を、CycloneTM II FPGA などの低コストのアル テラ・デバイスに実装することで、わずか 35 セントで実現できます。 プロセッサ、ペリフェラル、 メモリ、および I/Oインタフェースを1 個の FPGA に実装することで、全体のシステム・コストも削減することがで きます。 コスト 製品寿命 � 低コストFPGA � 陳腐化を防止 � コンポーネントの削減 � 競争力の維持 � 在庫費用の削減 � フィールドでのアップグレード � ソフトウェア開発費の低減 製品寿命サイクルの管理 製品を成功させるには、いち早く市場に送り出し、機能セットを強化し ていくことで有効寿命を延長し、長期的にプロセッサの陳腐化を回避 していかねばなりません。Nios II エンベデッド・プロセッサでは、コン セプトを数分でシステムに取り込むことができます。Nios II プロセッ サは永久ライセンスで提供され、システムを設計および製造する際 は、ロイヤリティフリーなので、陳腐化を防止することができます。さ らに、FPGA にソフト・コア・プロセッサを実装することで、ソフトウェ ア・アップグレードと変わらないほどインフィールド・ハードウェア・ アップグレードが簡単になるので、製品を最新規格に適合させ、新機 能を取り入れていくことができます。 3 Altera Corporation 04_NiosII_broch_v1(J).indd3 04.12.6, 4:23 PM 比類のない柔軟性 表 1. Nios IIプロセッサ・ファミリ 完全にカスタマイズおよびリコンフィギュ 特長 レーション可能な機能を持つ Nios II は、今 説明 Nios II /f（高速） Nios II /s（標準） Nios II /e（エコノミー） 性能とロジックのバランス を重視 最 小 ロジック使 用 数 に 最適化 6段 5段 なし 乗算器 1 サイクル * 3 サイクル * ソフトウェアでエミュレート 分岐予測 ダイナミック スタティック なし 命令キャッシュ コンフィギュレーション可能 コンフィギュレーション可能 なし データ・キャッシュ コンフィギュレーション可能 なし なし 256（最大） 256（最大） 256（最大） 最高性能に最適化 日だけでなく将来における製品要求に柔軟 に対応することができます。 パイプライン 3 種類のプロセッサ・コア Nios II プロセッサ・ファミリは、高速（fast） （Nios II/f）、標準（standard） （Nios II/s）、お よびエコノミー（economy） （Nios II/e）の 3 種類のコアで構成されており、各コアは価 格および性能面が最適化されています。3 カスタム命令 * Stratix または Stratix II FPGA の DSP ブロックを使用。 種類のコアはすべて、共通の 32ビット命令 セット・アーキテクチャを共有し、100％バイナリ・コード互換です。 業界をリードするアルテラの Quartus II デザイン・ソフトウェアの SOPC Builder ツールを使用して、ユーザは Nios II プロセッサをシス テムに簡単に組み込むことができます。 Avalon スイッチ・ファブリック Avalonスイッチ・ファブリックは、複数の同時データ処理が可能で、 比類のないシステム・スループットを実現します。SOPC Builderでは、 ユーザ・システムのプロセッサおよびペリフェラルがそれぞれ持つ内 部接続要求に最適化された Avalonスイッチ・ファブリックを自動的に ペリフェラル 生成します。 Nios II 開発キットには、図 2 に示される一般的なペリフェラルおよ 従来のバス・アーキテクチャ（図 3）では、1 つのアービタがバス・ びインタフェースのライブラリが含まれています。SOPC Builder- マスタとスレーブとの間の通信を制御していました。各バス・マスタ Ready IP（Intellectual Property）および IPについて詳しくは、 はバスの制御を要求し、アービタは 1 つのマスタにバス・アクセスを www.altera.co.jp/SOPCBuilderReady を参照してください。 許可します。複数のマスタが同時にバスへのアクセスを試みた場合、 SOPC Builderソフトウェアの Interface to User Logic 機能を使用し アービタは決まったアービトレーション規則に基づいてマスタにバ て、カスタムのペリフェラルを作成し、Nios II プロセッサ・システムに ス・リソースを割り当てます。このようなアーキテクチャでは、システ 統合することもできます。SOPC Builder を介して、標準プロセッサに ム・バスとそのリソースに同時にアクセスできるマスタは 1 つに限ら はないエンベデッド・プロセッサ・コンフィギュレーション機能をアル れるため、帯域幅のボトルネックになることがあります。 テラの FPGA に組み込むことができます。 図 3. 従来のバス・アーキテクチャ 図 2. Nios II デザインで使用可能なペリフェラル タイマ／カウンタ 外部トライ・ステート・ブリッジ 外部SRAMインタフェース UART LCDインタフェース ユーザ・ロジックへのインタフェース JTAG UART パラレルI/O CS8900 10Base-Tインタフェース システムID EPCSシリアル・フラッシュ・コントローラ DMA（ダイレクト・メモリ・アクセス） オンチップROM SPI（シリアル・ペリフェラル・インタフェース） CFI（コンパクト・フラッシュ・インタフェース） オンチップRAM SDR SDRAM アクティブ・シリアル・メモリ・インタフェース LAN 91C111 10/100イーサネット・インタフェース PCI DDR SDRAM USB DDR2 SDRAM RSA SHA-1 10/100/1000イーサネットMAC CAN RNG DES 16550 UART I2C 浮動小数点ユニット マスタ マスタ マスタ アービタ ボトルネック システム・バス スレーブ UART PIO プログラム・ メモリ データ・ メモリ Nios II 開発キットに含む MegaCore または AMPPSM（Altera Megafunction Partners Program）IPとして個別に提供 Altera Corporation 4 04_NiosII_broch_v1(J).indd4 04.12.6, 4:23 PM Avalonスイッチ・ファブリックの同時マルチ・マスタ・アーキテク チャは、このボトルネックを解消して、システムの帯域幅を拡大します （図 4）。Avalonスイッチ・ファブリックの使用では、各バス・マスタは 図 4. Avalonスイッチ・ファブリックのアーキテクチャ マスタ 独自の専用内部接続バスを使用します。すなわち、バス・マスタはバ マスタ マスタ マスタ ス自体ではなく、共有スレーブに対してのみ競合します。コンポーネン Avalonスイッチ・ファブリック トの追加またはペリフェラルのアクセス優先度が変更されるごとに、 SOPC Builder は最小限の FPGAリソースを使用して、最適化された Avalonスイッチ・ファブリックを新たに生成します。 Avalonスイッチ・ファブリックは、シングルおよびマルチマスタ・シ アービタ アービタ ステムを含む広い範囲のシステム・アーキテクチャをサポートし、パ フォーマンスを最適化したデータ・パスを持つペリフェラル間のシー ムレスなデータ転送を可能にします。Avalonスイッチ・ファブリック スレーブ は、また、ユーザ・デザインのオフチップ・プロセッサやペリフェラル プログラム・ メモリ I/O データ・ メモリ カスタム・ アクセラレータ・ ペリフェラル データ・ メモリ プログラム・ メモリ I/O も十分にサポートします。 カスタム命令 図 5. Nios II カスタム命令 Nios II プロセッサではカスタム命令を使用することで、設計者は CPU の命令セットを拡張し、スピードが重視されるソフトウェアを高速化し て、システム性能の向上が可能になります。カスタム命令は、従来のプ dataa ロセッサでは不可能であった方法でシステム性能を最適化することが datab カスタム・ ロジック result できます。 Nios II プロセッサ・ファミリは、ロジックの高速化や、通常はソフトウェ A アで処理される数学的に複雑なアルゴリズムを高速化するために、最 Nios II ALU1 + - 大 256 のカスタム命令をサポートしています。例えば、64Kb のバッ << >> ファ上で CRC（Cyclic Redundancy Code）計算を実行するロジック・ ブロックは、カスタム命令としてソフトウェアで実行した場合よりも オプションのFIFO2、メモリ、 および他のロジック Nios IIエンベデッド・プロセッサ Out dataa 32 datab 32 組み合わせ回路 clk clk_en reset start マルチ・サイクル b 5 c 5 27 倍の速さで処理されます（図 5）。Nios II プロセッサは、固定および 可変サイクル演算のサポートや、ユーザ・ロジックをカスタム命令と してインポートするウィザードを搭載しています。さらにソフトウェア の開発に使用するヘッダ情報やドライバなどのソフトウェア・マクロ stall n 8 a 5 & B 32 result パラメータ化 注： 1 ALU ：算術論理ユニット 2 FIFO：First-In First-Out を自動的に作成します。 プロセッサ て機能する特定用途向けハードウェア・アクセラレータ（図 6）を追加 することにより、CPUとの同時処理が可能です。図 5 に示されている CRC の例を使って、64K バイトのバッファの処理にハードウェア・ア アクセラレータ DMA 大きなデータ・ブロックは、FPGA 内にカスタム・コプロセッサとし 図 6. Nios IIハードウェア・アクセラレータ DMA ハードウェア・アクセラレーション Avalonスイッチ・ファブリック クセラレータを使用した場合、ソフトウェアよりも 530 倍早く実行さ れます。SOPC Builder は、開発者がシステムに高速化ロジックおよ び DMA チャネルを追加するためのインポート・ウィザードを備えてい アービタ アービタ データ・ メモリ プログラム・ メモリ ます。 プログラム・ メモリ 5 Altera Corporation 04_NiosII_broch_v1(J).indd5 04.12.6, 4:23 PM サポートされるデバイス・ファミリ IPソリューション Nios II プロセッサは、アルテラの主流のデバイスに迅速かつ容易に実 アルテラおよびアルテラのパートナは、Nios II プロセッサで使用可能 装することができます。アルテラの高性能、高集積、かつ低コストのデ な以下の SOPC Builder-Ready IP を提供しています。 バイス・ファミリは、あらゆるエンベデッド・デザインに適した FPGA を提供します。量産向けアプリケーション用には、ロイヤリティなし または追加のライセンス費用が不要な HardCopy ストラクチャード ASIC に Nios II プロセッサを実装することができます。図 7 は、アルテ ラの主流のデバイス・ファミリに Nios II CPU を実装した場合の性能 およびコストの比較を示しています。 メモリ・インタフェース 通信ペリフェラル DSP ファンクション 外部デバイス・インタフェース アルテラの IP ポートフォリオは、アルテラおよび AMPP パートナから 提供される 200 以上のコアを含みます。ターゲットとしている FPGA 図 7. アルテラ・デバイス・ファミリの性能およびコストの比較 ��� アーキテクチャに最適化された IP を使用することにより、標準ファン クションを再設計する必要がなくなるため、設計者は多くの時間を製 Stratix II 品の差別化や完全化に注ぐことができます。 � ��� 性能（DMIP） HardCopy Stratix � � Cyclone II Cyclone ���������� ��� � � �� � � IP ツールおよび機能 Stratix � ��� アルテラは、IP Toolbench ツール・バー、MegaWizard Plug-In パ ラメータ設定ツール、および OpenCore 評価機能により、プラグ・ア � � ンド・プレイIP を実現しました。これらの機能により、システム内で IP � � � � ���� を短時間で統合、カスタマイズ、および評価することができます。 � ���� ���� ���� ���� ���� IP Toolbench IP Toolbench は、ユ ー ザ が 容 易 に 資 CPUロジックのコスト （$） 料を参照したり、パラメータを指定し 図 9. IP Toolbench たり、サードパーティ・ツールを設定 アプリケーション したり、デザインに IPコアを統合する Nios II プロセッサは、広範なアプリケーションで使用されています。 することができるツール・バーです。 図 8 は、アプリケーション例を示しています。また、www.altera.co.jp IP Toolbenchは、Quartus IIソフトウェ に顧客のケース・スタディも掲載されています。 アから起動することができます。図 9 ために必要なファイルをすべて生成 に、IP Toolbench を示します。 図 8. Nios IIプロセッサのアプリケーション 民生用機器 セットトップ・ボックス � プラズマ・ディスプレイ � HDTV � DVDプレーヤ 通信 ブロードバンド固定ワイヤレス機器 � ミッドレンジおよびローエンド・ルータ ワイヤレスLANアクセス・ポイント � � DSLルータ 車載用機器 ソフトウェア無線レシーバ � テレマティックス／エンターテイメント � ゲートウェイ・コントローラ コンピュータおよびストレージ機器 プリンタ � ストレージ・サーバ 工業用 ファクトリ・オートメーション � プロセス制御 � ネットワーク･テスト装置 Altera Corporation 6 04_NiosII_broch_v1(J).indd6 04.12.6, 4:23 PM MegaWizard Plug-In 図 10. MegaWizard Plug-In アルテラの MegaWizard Plug-In パラメータ設定ツー ル は、IP Toolbench か ら 単 独 に、ま た は Quartus II、 SOPC Builder や DSP Builder 開発ツールから起動す ることができます。MegaWizard Plug-In は、システム 要求に対し、直感的な GUI を介して的確に IPコアをカスタマイズしま す。図 10 に、MegaWizard Plug-In の例を示します。 OpenCore および OpenCore Plus IP 評価機能 OpenCore 評価機能は、IPコアをQuartus II 開発ソフト ウェア上において無償で評価することができる機能で す。ユーザは購入を決定する前に、機能、サイズ、および 速度など、IPコアのすべての機能をシステム上で評価することができ ます。 OpenCore Plus 評価機能は、OpenCore 評価機能をさ らに強化したものです。この機能は、アルテラ IPまたは AMPPコアを含むデザインにおいて、IP 機能シミュレー ション・モデルおよび期限付きの FPGA プログラミング・ファイルを 生成します。OpenCore Plus ハードウェア評価機能を使用して、購入 を決定する前にボード・レベル・デザイン検証を行うことができます。 すべてのアルテラの IPコアおよび特定の AMPPコアは、OpenCore Plus 機能をサポートしています。 IP のデザイン・フロー 図 11 は、アルテラの IP の入手から評価、購入までの推奨デザイン・ フ ロ ー で す。詳 しくは、ア ル テ ラ IP MegaStoreTM の Web サ イト、 www.altera.co.jp/ipmegastore を参照してください。 図 11. アルテラIPのデザイン・フロー CDからインストール またはWebからダウンロード コンフィギュレーション Quartus II ソフトウェアでの評価 ハードウェアでの 評価 購入 BUY ������������������ � ��������������� � �� � � ������������� �������������������� ����������� � ����� �� ��� ��� �� �� �� � �� � �� �� � �� �� �� �� �� ��� �� �� ��� ��� � �� ����� ����� 7 Altera Corporation 04_NiosII_broch_v1(J).indd7 04.12.6, 4:23 PM 完全な開発ツール・スィート 図 13. SOPC Builder GUI アルテラの包括的なハードウェアおよびソフトウェア開発ツールは、 強力な Nios II プロセッサ・システムを数分で作成するのに役立ちま す。図 12 に、Nios II エンベデッド・プロセッサの設計フローを示しま す。コンセプトからハードウェアおよびソフトウェアの実装を介してデ バッグまで、アルテラは製品の迅速な市場投入を実現するためのツー ルをすべて提供しています。 図 12. Nios IIエンベデッド・プロセッサ開発フロー SOPC Builder ハードウェア Quartus II FPGAデザイン の生成 ソフトウェア システムを定義 プロセッサ ペリフェラル メモリ インタフェース RTL 合成 配置配線 コンパイル ダウンロード Nios II IDE システム 情報 システム・ テスト・ベンチ 自動 ソフトウェア 生成 システム・ライブラリ ヘッダ・ファイル アプリケーション・ テンプレート Quartus II アルテラの Quartus II 開発ソフトウェアは、比類のな いパフォーマンス・レベルと使いやすさを提供しま す。Quartus IIソフトウェアを使用することで、アル ターゲット 論理シミュレーション ソフトウェア 開発 編集 コンパイル デバッグ 命令セット・ シミュレータ FPGAデータ ターゲット・ハードウェア テラ・デバイスにおける Nios II デザインの容易な設計、最適化、およ び検証を行うことができます。 デザインをシミュレーションする時には、SOPC Builder で VHDLと Verilog 両方のシミュレーション・モデルを生成が可能です。SOPC Builder および Nios II 統合開発環境（IDE）によって自動的に生成され JTAGデバッガ るシミュレーション環境を使用して、Nios II プロセッサ・ベース・シス テムを容易にシミュレーションすることができます。Quartus II 開発ソ フトウェアのサブスクリプションは、Nios II デザインのシミュレーショ ンにも使用可能な ModelSim-Alteraソフトウェアを含んでいます。 ハードウェア設計 SignalTap II ア ル テ ラ は、SOPC Builderシ ス テ ム 開 発 ツ ー ル、Quartus II 開 発 デザインにおけるアクティブなプロセスを確認するに ソフトウェア、論 理シミュレ ー タで あ る ModelSim -Altera およ び は、実際のシステム速度で実行させる必要があります。 SignalTap II エンベデッド・ロジック・アナライザを含む、ハードウェ このときの課題は、FPGA 内部のノードへどのようにア ア設計のための完全なツール・セットを提供します。 クセスするかです。SignalTap II エンベデッド・ロジッ ク・アナライザは、標準 JTAG（Joint Test Action Group）ポートを介 SOPC Builder して、FPGA デザインのノードにアクセスし、システム速度におけるシ Nios II プロセッサ・ベースのシステムのハードウェア設計では、SOPC ステム内のノードの状態を表示することによって、この問題を解決しま Builderシステム開発ツールを使用してシステム・コンポーネントを す。 指定し、コンフィギュレーションを行ったシステムの生成が可能です。 Quartus II デザイン・ソフトウェアから起動される SOPC Builder で は、グラフィカル・ユーザ・インタフェース（GUI）のウィザードによっ て、コンポーネントのコンフィギュレーションや生成、system-on-aprogrammable-chip（SOPC）デザインの作成を直感的な操作で簡単 に行うことができます。これにより、システムにコンポーネントを統合 する時間が短縮されます。図 13 に、SOPC Builder GUI を示します。 Altera Corporation 8 04_NiosII_broch_v1(J).indd8 04.12.6, 4:23 PM DSP Builder 図 14. DSPデザイン・フローの概要 アルテラの DSP Builder 開発ツールを使用して、Nios II プロセッサ テスト・ベクタの生成 のためのカスタム・コプロセッサを設計することができます。DSP Builder は、MathWorks 社 のシス テム・レ ベ ル・デ ザイン・ツ ー ル MATLABとSimulink の持つアルゴリズム開発、シミュレーション、検 証の機能とHDL（ハードウェア記述言語）合成、シミュレーション、お よびアルテラの開発ツールと組み合わせることで、DSP デザインの開 デザイン・ エントリ システム・ シミュレーション RTL の生成 論理合成 DSP Builder & MATLAB/Simulink DSP Builder & MATLAB/Simulink DSP Builder & MATLAB/Simulink DSP Builder, Quartus II & MATLAB/Simulink RTL シミュレーション 発期間を短縮します。 DSP Builder は、数値演算や記憶素子のような基本動作をカバーす るビットおよびサイクル単位で正確な Simulink ブロックを含んでいま す。DSP Builder-Ready MegaCore ファン クション をDSP Builder SignalTap II インシステム・デバッグ ボードへ ダウンロード システム・ インテグレーション DSP Builder & MATLAB/Simulink DSP Builder & MATLAB/Simulink SOPC Builder モデルにインポートすることにより、複雑な機能の統合が可能です。 DSP Builder で作 成 され た DSP デ ザイン は、コ プ ロ セッサとして SOPC Builder で容易にシステムに統合することができます。 図 15. Nios II IDE ソフトウェア設計 ソフトウェア開発フローの簡略化の面では、プログラムの編集、構築、 デバッグを含むすべてのソフトウェア開発作業をNios II IDE 内で行う ことが可能です。Nios II IDE では、オペレーティング・システムおよび ミドルウェア・プロバイダと協力し、さらに多くのソフトウェア開発ツー ルをサポートしています。 Nios II 統合開発環境（Nios II IDE） Nios II IDE は、オープン・ソースで拡張可能な Eclipse IDE プロジェ クトおよび Eclipse C/C++ 開発ツール・プロジェクトをベースにした Nios II エンベデッド・プロセッサ・ファミリ用の基本的な開発ツール です。編集、コンパイル、ダウンロード、デバッグやフラッシュ・プログ ラミングなど、すべてのソフトウェア開発作業をNios II IDE で行うこ とができます。図 15 に示す Nios II IDE は、すべての Nios II プロセッ サ・システムに対して一貫した開発プラットフォームを提供します。 図 16. Nios II JTAGデバッグ・モジュール Nios II プロセッサ・ベース・システムの開発とデバッグには、PC、ア ルテラ・デバイス、および JTAG ダウンロード・ケーブルが必要です。 Nios IIアーキテクチャは、機能を提供する JTAG デバッグ・モジュール をサポートし、プロセッサをホストPC から制御するオン・チップ・エ ミュレーションが可能です。Nios II IDE は、1 つまたは複数の Nios II プロセッサ上の JTAG デバッグ・モジュールと通信するため、ユーザ は以下のことが可能になります。 ホストPC デバッガ JTAGターミナル アルテラ・ ダウンロード・ ケーブル ビルトイン JTAGコントローラ JTAG デバッグ・モジュール JTAGデバッグ・ モジュール Avalonポート デバッグ・ データ JTAG ハブ データ・ コード メモリへのプログラムのダウンロード プログラムの実行の開始および停止 Nios IIプロセッサ Avalonスイッチ・ファブリック Avalonポート Avalonポート JTAG UART オン・チップ・ メモリ アルテラFPGA ブレークポイントおよびウォッチポイントの設定 レジスタおよびメモリの解析 リアルタイム実行トレース・データの収集 デバッグ・モジュールはすべてのアルテラ・デバイス内の JTAG 回路 と接続し、ダウンロード・ケーブルを介してホストPCと接続します （図 16）。さらに、数社の業界標準プロバイダが Nios II プロセッサの デバッグ環境を提供しています。 9 Altera Corporation 04_NiosII_broch_v1(J).indd9 04.12.6, 4:23 PM システム・ソフトウェア 命令セット・シミュレータ Nios II 命令セット・シミュレータ（ISS）を使うことで、ターゲットのハー システムを素早くカスタマイズできる Nios II IDE のソフトウェア・コ ドウェア・プラットフォームができる前に、プログラムの開発を開始す ンポーネントを使用することができます。システム・ソフトウェア（「ソ ることができます。実際のハードウェア・ターゲット上で実行するのと フトウェア・コンポーネント」とも呼ばれる）によって、特定のターゲッ 同様に、IDE から ISS を使用して簡単にプログラムを実行できます。 ト・ハードウェアに合わせたシステム・コンフィギュレーションを容易 に行うことができます。 Flash Programmer Nios II プロセッサを使用する多くのデザインではまた、ボード上にフ HAL ラッシュ・メモリを搭載しています。FPGA に接続された任意の CFI 準 HAL（Hardware Abstraction Layer）システム・ライブラリは、プロ 拠フラッシュ・デバイスは、Nios II の IDE Flash Programmer からプ グラムがハードウェアとの通信に使用するシンプルなドライバ・イン ログラムできます。Flash Programmer は、FPGA に接続された任意の タフェースを提供する軽量のランタイム環境です。SOPC Builderと アルテラのシリアル・コンフィギュレーション・デバイスをプログラム Nios II IDE は緊密に統合し、Nios II プロセッサ・ベース・デザイン用 することも可能です（図 17 参照）。Nios II IDE の Flash Programmer のボード・サポート・パッケージとして、カスタム HALシステム・ライ は、Nios II 開発キットで使用可能なすべてのボードに対して機能する ブラリを自動生成します。 ようあらかじめコンフィギュレーションされています。また、任意のカ MicroC/OS-II スタム・ハードウェアに対しても移植が簡単です。 すべての Nios II 開発キットには、移植とROM 化が可能でプリエンプ 図 17. コンテンツを Flashデバイスへ送信 ティブな、Micrium 社製のリアルタイム・カーネル（MicroC/OS-II）が 付属しており、このカーネルには、完全なソース・コード、リファレン コンテンツ ターゲット・ボード アルテラFPGA ホストPC アルテラ・ ダウンロード・ケーブル ス・マニュアル、および無償の開発用ライセンスが含まれています。デ ザインをユーザのボードに移植する時には、シッパーズ・ライセンス コンテンツ Flash Programmer により Flash メモリへデザイン CFI Flash デバイス の購入が必要です。シッパーズ・ライセンスでは、開発者（3 人まで）が MicroC/OS-II 上で 1 年間、無制限にデザインを作成するためのライ センスと、サブスクリプション期間中に作成（バグ・フィックスと多少 の変更） したデザインのサポート用に永続ライセンスが供与されます。 TCP/IP スタック ソフトウェア・テンプレート Nios II IDE は、プロジェクト・セットアップ・ウィザードに加えて、ソフ トウェア・コード例もプロジェクト・テンプレートの形で提供し、可能 な限り迅速な実働システムの立ち上げを支援します。 Nios II 開発キットは、MicroC/OS-IIアプリケーションと連携して動作 するように構築された標準 UNIX Sockets API を実装するオープン・ ソースの lwIP TCP/IPスタックも併せて出荷します。ソフトウェアは ソース・コードで提供され、アルテラからマニュアル、リファレンス・ デザイン、およびテクニカル・サポートが提供されます。 各テンプレートは、ソフトウェア・ファイルとプロジェクト設定で構成 されています。ユーザはプロジェクト・ディレクトリにコードを置くか、 Linux プロジェクトにファイルをインポートすることによって、プロジェクト ネットワーク・プロトコル・スタック、ファイル・システム、および他 に独自のソース・コードを追加することができます。図 18 に使用可能 の一般的なデバイス・ドライバを備えた本格的なオペレーティング・ なソフトウェア・プロジェクトのテンプレートの例を示します。 システムを必要とする Linux の設計者は、www.niosforum.org から Nios II プロセッサ・ファミリ用のオープン・ソース µCLinux をダウン 図 18. ソフトウェア・プロジェクト・テンプレート ロードすることができます。 Altera Corporation 10 04_NiosII_broch_v1(J).indd10 04.12.6, 4:23 PM 最も汎用性に優れたプロセッサを お試しください Nios II プロセッサについてさらに詳しく知りたい方は、アルテラ Web サイト（www.altera.co.jp/nios2）の Nios II ページから以下にアク セスしてください。 Nios II 開発キット アルテラとアルテラのパートナは、ユーザ・システムに対応した完 璧なプロセッサの設計を開始するのに必要な機能がすべて揃った開 発キットを提供します。Nios II 開発キットには、ドキュメントからダウ ンロード・ケーブル、ボードからデザイン・ソフトウェアまで、すぐに 設計を始めるのに必要なものがすべて付属しています。キットの一 オンライン・デモ 例を図 19 に示します。詳しくは、アルテラの開発キットWeb サイト 技術資料 www.altera.comp/devkits をご参照ください。 Nios II プロセッサおよび Nios II IDE の評価版のダウンロード 最新の Nios II 開発キット 図 19. Nios II 開発キット、Cyclone エディション 開発キットのご購入に興味のある方は、販売代理店にお問い合わせく ださい。アルテラの製品情報については、www.altera.co.jp をご覧く ださい。 11 Altera Corporation 04_NiosII_broch_v1(J).indd11 04.12.6, 4:23 PM 〒163-1332 東京都新宿区西新宿6-5-1 新宿アイランドタワー32F 私書箱1594号 TEL. 03-3340-9480 FAX. 03-3340-9487 http://www.altera.co.jp E-mail:[email protected] Altera Corporation 本社 101 Innovation Drive, San Jose, CA 95134 USA TEL : (408)544-7000 http: //www.altera.com Copyright © 2004 Altera Corporation. All rights reserved. Altera、The Programmable Solutions Company、スタイル化されたアルテラのロゴ、各製品名、商標またはサービス・マーク の表示がある他のすべての単語は、特に指定のない限り、Altera Corporationの米国および該当各国における商標またはサービス・マークです。他のすべてのブランド名、製品名は保有 各社の商標であり、特定の司法権の下で登録されていることがあります。Altera products are protected under numerous U.S. and foreign patents and pending applications, mask work rights, and copyrights. GB-NIOSII-1.0/JP 04_NiosII_broch_v1(J).indd12 04.12.6, 4:23 PM
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