Zuken SoC Solution 図 研S o Cデザインセンター オリジナルＩＰ PCI Rev.2.2 シリーズ IP & Design Z-coreは 、 図 研 デ ザ イ ン セ ン タ ー が 開 発 す る オ リ ジ ナ ルI P群 で す 。 図 研 デ ザ イ ン セ ン タ ー は IP を お 客 様 の シ ス テ ム 開 発 ・ ASICの 設 計 サ ー ビ ス の 一 環 と し て ト ー タ ル サ ポ ー ト す る 体 制 を 整 え て 提 供 し て お り ま す 。 ■ 概要： PCI Rev2.2 準 拠 M a s t e r / T a r g e t 機 能 当社PCIプロダクトは、PCI Rev2.2に準拠したPCI Bus Interface部（PCIコア）を核とし、さまざまなアプリケーションに対応する Backportインターフェース部、その他周辺ブロックから構成されており、お客様の仕様に合わせた形で敏速に製品に組込むことが 可能です。 ・ ハードウェア言語 Synthesisable Verilog HDL / VHDL（Option） ・ 豊富なPCI周辺マクロ −DMA Controller −FIFO Memory Controller −Timer −Interrupt Controller（MSIとリンク） −Serial EEPROM Controller(VPD対応) −Message Unit −Local Bus Controller(8/16/32bit , Mux/Non-Mux) −非同期インターフェース等 ・ お客様のビジネス形態に合わせたサポート／ライセンスモデル を構築 ■優 越 性 ： PCI2.2 準 拠 Master/Target 機 能 ■ 構成 I/O PAD部 ：ASICベンダー支給ライブラリ − Power Management機能 −Hot Swap Friendly機能 −MSI / VPD機能 PCIコア部 ：IPライセンスor組込み設計サービス Back Portインタフェース部 ：カスタマイズも承ります。（オプション） Card Busモ ー ド 対 応 − C a r d側 へ の 流 用 可 能 Dependency FF Process PCI Configuration Registers Process Dependency FF Address Decoder Address/Data Path Controller PCI New Capabilities VPD MSI PWM HSW PM State HotSwap Control PCI Behavior Control Backport TAG Cont. Target Backport Interface Dependency Process I/O PAD FF Dependency FF Process FF Parity Check & Generation FF Target機能： −Configuration, Memory, I/O転送系、全コマンド受信可 −Cache Lineレジスタの実装により最適なアクセス可 Master機能： −LTタイマによるバースト長の制御ON/OFF可 −Single/Burst, Burst-Wait転送サポート デ バ ッ グ 機 能 内 蔵 −コアとのインタフェース違反 −内部状態スコープ Miscellaneous Dependency FF Back Portイ ン タ フ ェ ー ス の 提 供 ／ カ ス タ マ イ ズ 高 速 バ ー ス ト 転 送 可 能( No_wait) PCI Core Block Diagram Process FF − CIS Pointer / Function Eventレジスタ実装可能 Dataバス：32/64bit Configuration Header Type 00Hを実装 Configurationレジスタ ユーザ設定可能 −BARレジスタのマッピング／タイプ／レンジ指定等 パリティ・エラー検出 システム・エラー(SERR#)送出可能 Lock Transactionサポート Fast Back to Back転送サポート Buffer Target State Machine Master Backport Interface Initiator State Machine Internal Arbitor PCI Core Unit Back Port Interface Unit Zuken SoC Solution オリジナル IP群 Z-Coreシリーズ ：ＰＣＩV.2.2 IP&Design ■ アプリケーション・インターフェース PCI バスの性能を最大限に引き出すためには、実際にPCIバスに接続されるアプリケーション・システムにあわせPCIバスの振 る舞いをチューニングする必要があります。当社は、PCI Behavior Control Registerを実装しPCIバスの振舞いをプログラマブ ルに制御する方法を推奨します。 PCI Behavior Control Register 実 装 例 Master機能 TARGET機能 Retryサイクルの処理 最大RETRY回数のLIMIT設定とアクション: 割込み(INTA# OR MSI)／SERR# Retryサイクルのインターバル・タイム指定 Retry待機中の他転送起動の許可指定 優先制御 Master LT Timerは、Softwareによって自動設定されるため、バースト長を制御すること は不可能です。そのため、ある優先したい要因が発生した場合は、LT Timerを強制的 にOFFしバスを占有し転送させます。 ターゲット空間のRemap 各PCIエージェントのアドレスはマッピングしたBARレジスタの情報からBIOSによって自 動的に割り振られてしまいます。 BIOSで設定された上位アドレスをレジスタ値に置きかえ、アプリケーション側は常に固 定の空間として捉えることが可能になります。 転送経路の選択 マッピングしたBARレジスタの空間毎にどのようにアプリケーション側と転送させるか指 定します。 RD系：Direct Read / Prefetch Read転送 WR系：Direct Write / Posted Write転送 TAG/バッファ制御 Back Portバッファの制御 − Prefetch Count数／転送終結時のアクション(Prefetch継続／破棄) − Byte Merging/ Combineの許可 − FIFO フラッシュの条件設定 転送制御 Read時 ： 低速アプリケーション（Target LT内の応答が不可）が接続されている場合、 初期アクセスで直ちにRetry応答(バス占有率の低減) し、その後の再アク セスで転送する（Delayed Read転送）手法を用います。 Write時 ： Posted WR転送時にデータ・バッファのフル状態で直ちにRetry応答するか、 レーテンシーの範囲内で待つかの指定 Master機 能 実 装 時 の 課 題 PCIバスは、システム上の都合(Master: プリエンプション)、アクセス先の都合(Target: Retry/Disconnect)により転送を中断 することが可能です。中断されたマスタは、そのアドレスから再アクセスを実行することが義務付けられているため、内部転 送手続きと、実際のPCIバス上の転送をトレースする２重の制御が必要になります。高速転送を実現させるためにデータ・パ スをパイプライン化したシステムではこの時間差が大きくなる傾向にあります。複数のマスタ・エージェント（アプリケーション、 DMA、MSI等）が存在するシステムにおいては、この時間差を内部的にどう扱うかがパフォーマンスに影響します。Fast back to back転送を実現するためには、内部転送とPCIのステータスを分離制御し、内部的な転送の終結でパスを開放する構成 にします。また、LOCK転送をサポートする場合は、あるマスタ・エージェントからLOCK要求を受信した場合、そのエージェン トから解除要求を受信するまで他のマスタからの要求を保留状態にする必要があります。マスタ機能を搭載する際は内部アー ビタの制御が大変重要になります。 Target機 能 実 装 時 の 課 題 PCI AgentがTargetとして動作する場合、PCIバスの占有率を抑えるためにTarget Latency(タイムアウト)が設けられています。 時間内に転送が終結しない場合、アクセスに対しRetry/Disconnect応答で転送を中断し、マスタからの再アクセスで転送を 終結させるDelayed Transactionという手法が用いられます。この際、予約されたDelayed Transactionが終結するまで、他マ スタからの要求に対しRetry応答を繰り返します。PCIの仕様上厄介なのは、Disconnect終了に対する再アクセスは必ずしも 再起動されないという点です。アクセスされないものを待ち続け、正常なアクセスを拒否し続けるといった状態に陥ります。 このような場合、Delayed Transaction用の格納チャネルを複数段インプリメントするようにし、PCI Behavior Control Register の設定により、同チャネルのクリア条件等を選択可能にしバスのデットロック状態を回避します。また、Delayed Transaction をサポートするためには、Back Port側のFIFO制御をキャッシュ的に扱う必要があり、Back Port TAG Controllerにより複雑 なキャッシュ操作を容易にインターフェースすることが出来ます。 Z-coreに関するお問い合わせは下記までお願いいたします。 株 式 会 社 図 研 SoC事 業 部 株式会社図研 〒222-8505 横浜市港北区新横浜3 -1-1 電 話:045-473-9131 FAX:045-473-8771 e-mail: [email protected]. jp http://www.zuken.co. jp/soc/
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