Architettura Cortex-M0

Elettronica dei Sistemi Programmabili
A.A. 2013-2014
Microcontrollori
Architettura degli ARM CORTEXTM-M0 (2a parte)
Sommario
Memory model
Eccezioni e interruzioni
Cenni sistema per il debug
Vettore eccezioni e startup
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Memory model
per i
Cortex-M0
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Memory system
Indirizzamento verso 4 GB (32 bit)
Le sezioni di memoria sono definite a livello di architettura
facilitare il passaggio ad altri micro
Il processore già contiene alcuni componenti allocati in una
sezione predefinita della memoria
NVIC
dispositivi per il debug
ok per chi sviluppa tool (valido anche per dispositivi
diversi, basati sempre su Cortex-M0)
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Mappa della memoria
Periferiche; NVIC e
comp. debug
Periferiche esterne
Memoria esterna
Periferiche
Data memory
RAM (dati + stack)
Memoria programma
Vettore eccezioni
flash
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Esempio: LPC81X
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Esempio: LPC81X
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Esempio: LPC81X
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Esempio: LPC81X
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Esempio: LPC81X
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Esempio: LPC81X
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Esempio: LPC81X
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Stack
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Funzione dello stack
Stack: memoria temporanea organizzata come LIFO
stack pointer
PUSH: iserimento
POP: estrazione
puntatore
0x00001234
0x11110000
x
PUSH
POP
0x10010000
x
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Funzione dello stack
Uso tipico:
nello stack salviamo il contenuto di registri che verranno
“sporcati” da una routine chiamata dal programma principale
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Gestione dello stack nel Cortex-M0
Stack pointer: R13 o SP
Full-descending
SP punta alla locazione piena dello stack
un nuovo dato riempie la locazione immediatamente
inferiore (di indirizzo inferiore)
tip. lo stack comincia dall'ultima locazione della RAM
dimensione minima di un dato: 32 bit => SP + 4...
0x3000 0000
256 MB
RAM
0x2000 0000
0x1000 0000
flash
0x0000 0000
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SP = 0x2000 0000
allo start-up SP punta
in cima alla RAM
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Gestione dello stack nel Cortex-M0
2 stack pointer
MSP (main)
PSP (process)
stack OS
stack Task C
PSP usato per OS
OS-kernel & exc-handler usano MSP
l'applicazione (task) usa PSP
OS, avendo il suo MSP, riesce
a controllare rapidamente la
commutazione verso un nuovo
task
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stack Task B
stack Task A
Dati
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Eccezioni
e
interruzioni
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Eccezioni
Durante l'esecuzione
normale di un programma,
il processore esegue le
istruzioni una dopo l'altra
(fetch-decode-execute)
Le eccezioni sono eventi
anomali che prevedono
reazioni particolari del
processore per gestire la
nuova situazione.
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Eccezioni
Il Cortex-M0 gestisce
Reset
Hard Fault
SVCall
OS
PendSV
SysTick
32 interrupt esterni (IRQ)
1 interrupt speciale (NMI)
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IRQ
M0 gestisce fino a 32 IRQ
priorità programmabile
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NMI
è possibile collegare più eventi all'unico NMI
in genere è preferibile averne uno solo
NMI
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NVIC
NVIC: Nested Vectored Interrupt Controller
priorità e gestione
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Nested Vectored Interrupt Controller
La gestione delle interruzioni è affidata al dispositivo NVIC
gestione flessibile
ogni IRQ può essere abilitata o meno
ingresso a livello o impulso
interruzioni annidate
l'ISR di un'interruzione di priorità più bassa può essere interrotta
dall'arrivo di una IRQ a priorità più alta
ingresso interruzione vettorizzata
allocazione ISR
risposta più rapida di una soluzione software
mascheratura
evitare che un processo possa essere interrotto
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System
Control
Block
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System Control Block
SCS: System Control Space
NVIC
SCB
registri di controllo per sleep mode
registri per la configurazione in risposta a eccezioni
codice identificativo del processore
(il debugger riesce a scoprire il tipo di processore)
Debug System
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Debug system
interfaccia JTAG o SWD (serial wire)
Halt mode
step
accesso a registri
fino a 4 breakpoint hw
fino a 2 watchpoint per i dati
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Tabella dei vettori
e
sequenza di startup
(cenni)
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Codice e tabella dei vettori
Il codice è normalmente allocato a partire dall'indirizzo
0x0000 0000
indirizzo
della routine
di gestione
del reset
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Sequenza di reset
Dopo che è stato riconosciuto il reset
la prima word si riferisce al valore di MSP
la seconda word determina il salto alla routine di gestione
iniziale (reset handler)
tempo
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Sequenza di reset
Esempio:
32 kB
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Esempio: LPC81X
startup_lpc8xx.c:
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Esempio: LPC81X
startup_lpc8xx.c (cont.):
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Esempio: LPC81X
startup_lpc8xx.c (cont.):
Vector Table
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Riferimenti
Joseph Yiu
“The definitive Guide to the ARM CORTEXTM-M0
pp. 32-41
Newnes, 2011
LPC81xM
32-bit ARM Cortex-M0+ microcontroller; up to 16 kB flash
and 4 kB SRAM (Product data sheet)
http://www.nxp.com/documents/data_sheet/LPC81XM.pdf
Elettronica dei Sistemi Programmabili – marzo 2014 – S. Salvatori
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Grazie per l'attenzione …
… domande?
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