Cyclone Vデバイスのトランシーバ・クロッキング

2. Cyclone V デバイスのトランシーバ・
クロッキング
June 2012
CV-53002-1.1
CV-53002-1.1
この章では、Cyclone® V のトランシーバ・クロッキング・アーキテクチャについて詳
しく説明します。この章では、トランシーバが FPGA ファブリックにインタフェース
する場合の動作、内部クロッキング・アーキテクチャ、およびクロッキング・オプ
ションに必要なクロックについて説明します。
図 2–1 に、クロッキング・アーキテクチャの概要を示します。
図 2‒1. トランシーバ・クロッキング・アーキテクチャの概要
Transceiver
Channels
Internal Clocks
Input Reference Clock
Channel PLL
(CMU PLL
or CDR)
Transceiver
Channels
FPGA Fabric-Transceiver
Interface Clocks
FPGA
Fabric
この章は、以下の項で構成されています。
■
「入力基準クロッキング」
■
「内部クロッキング」
■
「FPGA ファブリック - トランシーバ間インタフェースのクロッキング」
入力基準クロッキング
この項では、トランシーバ動作に必要なクロックを生成するために、チャネル PLL
用の基準クロックがどのように供給されるのか説明します。
トランシーバ・チャネルには 1 つのチャネル PLL が内蔵されており、以下のうち 1
つの手法でコンフィギュレーションできます。
■
トランスミッタ・クロック・マルチプライヤ・ユニット（CMU）PLL— 高速シリ
アル・トランシーバ・クロックを生成するための入力基準クロックを個別に合成
します。
■
レシーバ・クロック・データ・リカバリ（CDR）— 受信シリアル・データからク
ロックおよびデータを個別に復元します。
チャネル PLL が CMU PLL としてコンフィギュレーションされている場合、レシーバ
用の CDR 機能は使用不可能です。CDR を使用せずに、チャネルをトランスミッタ・
チャネルとしてのみ使用することができます。
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ISO
9001:2008
Registered
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
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2‒2
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
入力基準クロッキング
f チャネル PLL の CMU PLL または CDR としてのコンフィギュレーションについて詳しく
は、Transceiver Architecture in Cyclone V Devices の章を参照してください。
トランシーバ・チャネル PLL は、専用 refclk ピンまたは基準クロック・ネットワー
クから入力クロックを生成します。図 2–2 に、専用入力基準クロックからトラン
シーバ・チャネル PLL への入力の概要を示します。
図 2‒2. トランシーバ・チャネルへの入力基準クロック・ソース
Reference
Clock
Network
Dedicated
refclk pin
Channel PLL
(CMU PLL/CDR)
専用基準クロック・ピン
Cyclone V デバイスには、3 個のトランシーバ・チャネルの各グループ用として 1 本
の専用基準クロック（refclk）ピンが内蔵されています。専用基準クロック・ピン
は、デバイスのサイドにまたがる基準クロックネットワークをドライブします。
f refclk ピンによってサポートされている入力周波数の仕様について詳しくは、
Cyclone V Device Datasheet を参照してください。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒3
基準クロック・ネットワークを使用する専用 refclk
同じクロック周波数を持っている複数のチャネル PLL を使用するデザインでは、同
じ専用 refclk ピンを使用できます。各専用 refclk ピンは、基準クロック・ネット
ワークを通して任意のチャネル PLL（CMU PLL/CDR）をドライブすることができま
す。図 2–3 に、トランシーバ・バンク内の 6 つのチャネル PLL 用の入力基準クロッ
ク・ソースを示します。6 個のトランシーバ・チャネルでは、基準クロック・ネット
ワーク内のクロック・ライン数は全部で 2 本です（N = 6/3）。
図 2‒3. トランシーバ・チャネル用の入力基準クロック・ソース
Reference Clock
Network
Dedicated
refclk
Transmitter
Receiver
Transmitter
Receiver
Transmitter
Receiver
Transceiver
Channel
Channel PLL
Transceiver
Channel
Channel PLL
N
N
Transceiver
Channel
Channel PLL
N
N (1)
図 2–3 の注：
(1) N は専用 refclk ピンの本数で、サイドにあるトランシーバ・チャネルの個数を 3 で除算した数に等しくなります。
内部クロッキング
この項では、Cyclone V トランシーバの内部クロッキング・アーキテクチャについて
説明します。フィジカル・コーディング・サブレイヤ（PCS）コンフィギュレーショ
ンおよびチャネル結合オプションによって、トランシーバ・クロック・パスが異な
ります。
図 2–4 に示すように、以下のラベルはトランシーバ内部クロッキングのセクション
のマークです。
■
A— トランスミッタ・クロック・ネットワーク
■
B— トランスミッタ・クロッキング
■
C— レシーバ・クロッキング
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Volume 2：トランシーバ
2‒4
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
図 2‒4. 内部クロッキング
Transmitter
Clock
Network
Transceiver Channel
B
Transmitter
tx_serial_data
rx_serial_data
A
CDR
C
Receiver
Input
Reference Clock
CMU PLL
(Ch1, Ch4)
Transceiver Channel
tx_serial_data
rx_serial_data
Clock Lines
×6 ×1
Transmitter
CDR
Receiver
Input
Reference Clock
トランスミッタ・チャネルでは、入力基準クロックが CMU PLL に供給されます。
CMU PLL は、トランシーバ・チャネルに分配されるトランスミッタ・クロック・
ネットワークに対してシリアル・クロックを供給します。
1
この項では、トランスミッタへの内部のクロッキングについて説明します。
Quartus® II ソフトウェアは、ユーザーが選択しているトランシーバ・コンフィギュ
レーションに基づいて主にクロック配線を実行します。
トランスミッタ・クロック・ネットワーク
トランスミッタ・クロック・ネットワークは、図 2–4 に示すように、CMU PLL から
トランスミッタ・チャネルにクロックを配線します。クロック・ディバイダは、ト
ランスミッタ・チャネルに対して 2 つのクロックを供給します。
■
シリアル・クロック — シリアライザ用の高速クロック
■
パラレル・クロック — シリアライザおよび PCS 用の低速クロック
Cyclone V のトランシーバは、非結合および結合トランシーバ・クロッキング・コン
フィギュレーションをサポートしています。
■
非結合コンフィギュレーション —CMU PLL からのシリアルクロックのみトランス
ミッタ・チャネルに配線されます。各チャネルのクロック・ディバイダはローカ
ル・パラレル・クロックを生成します。x1 のクロック・ラインは非結合コンフィ
ギュレーションで使用されます。
■
結合コンフィギュレーション — シリアル・クロックおよびパラレル・クロックの
両方は、セントラル・クロック・ディバイダから配線されます。x6 のクロック・
ラインは結合コンフィギュレーションで使用されます。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
1
2‒5
Quartus II ソフトウェアは、ユーザーが選択しているトランシーバ・コンフィギュ
レーションに基づいてトランスミッタ・クロック・ネットワークに関連するクロッ
ク配線を実行します。
図 2–5 に、トランシーバ・バンク動作での x1 のクロック・ラインを示します。
図 2‒5. 非結合コンフィギュレーションで使用されるトランシーバ・バンク動作および
x1 のクロック・ライン
Ch5
x1 Clock Lines
CMU PLL
Local Clock
Divider
Ch4
CMU PLL
Serial Clock
Central Clock
Divider
Ch3
CMU PLL
Local Clock
Divider
Ch2
CMU PLL
Local Clock
Divider
Ch1
CMU PLL
Serial Clock
Central Clock
Divider
Ch0
CMU PLL
Local Clock
Divider
チャネル 1 およびチャネル 4 の CMU PLL は x1 のクロック・ラインをドライブできま
す。
x1 クロック・ラインは、トランシーバ・バンク内の任意のチャネルのローカル・ク
ロック・ディバイダおよびセントラル・クロック・ディバイダをドライブできます。
1
チャネル PLL を CMU PLL としてコンフィギュレーションしてローカル・クロック・
ディバイダをドライブする場合、またはチャネル自身のセントラル・クロック・
ディバイダをドライブする場合、チャネル PLL を CDR として使用することはできま
せん。CDR を使用せずに、チャネルをトランスミッタ・チャネルとしてのみ使用す
ることができます。
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2‒6
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
結合コンフィギュレーションでは x6 のクロック・ラインを使用します。これらのク
ロック・ラインは、シリアル・クロックおよびパラレル・クロックの両方をセント
ラル・クロック・ディバイダからトランシーバ・チャネルに配線します。
1
デザイン内の CMU PLL 数を節約するために、x6 のクロック・ラインを使用してシリ
アル・クロックを非結合コンフィギュレーション用にセントラル・クロック・ディ
バイダからトランシーバ・チャネルに配線することができます。
図 2–6 に、トランシーバ・バンク動作での x6 のクロック・ラインを示します。次の
条件は、クロック・ラインに適用されます。
■
トランシーバ・バンク内のチャネル 1 および 4 のセントラル・クロック・ディバイ
ダのみで x6 のクロック・ラインをドライブできます。
■
x6 のクロック・ラインは、トランシーバ・バンク内の任意のチャネルをドライブ
できます。
図 2‒6. 結合コンフィギュレーションで使用される x6 のライン
Transceiver Bank
x6
x6
Ch5
Local Clock
Divider
Ch4
Central Clock
Divider
Ch3
Local Clock
Divider
Ch2
Local Clock
Divider
Ch1
Central Clock
Divider
Ch0
Local Clock
Divider
表 2–1 に、Cyclone V デバイスでのクロック・ソースおよびクロック・ネットワーク
にサポートされているスパンとデータ・レートを示します。
表 2‒1. Cyclone V のクロック・ソースおよびクロック・ネットワークを使用してサポートされているデータ・
レートおよびスパン
クロック・
ネットワーク
x1
x6
クロック・ソース
最大データ・
レート
トランシーバ・バンク内のチャネル 1 またはチャ 3.125 Gbps
ネル 4 の CMU PLL
トランシーバ・バンク内のセントラル・クロッ
ク・ディバイダ
3.125 Gbps
結合
スパン
不可
トランシーバ・
バンク
可
トランシーバ・
バンク
（チャネル 1 またはチャネル 4 のみ）
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒7
トランスミッタのクロッキング
トランスミッタのクロッキングは、トランシーバのトランスミッタ・チャネルへの
内部のクロッキング・アーキテクチャを参照します。
図 2–7 に、Cyclone V デバイスのトランシーバでのトランスミッタ PCS および PMA 用
のクロッキングを示します。
図 2‒7. トランスミッタのクロッキング
TX Phase
Compensation
FIFO
Byte Serializer
8B/10B Encoder
Cyclone V
FPGA Fabric
TX Bit Slip
Transmitter PCS
Serializer
tx_serial_data
Transmitter PMA
/2
tx_parallel data
tx_coreclkin
tx_clkout
Central/Local Clock Divider
To the x6 Clock Lines (1)
Clock Divider
CMU PLL
Both Parallel and Serial Clocks
Serial Clock
From the x6 Clock Lines
From the x1
Clock Lines (2)
Parallel Clock
Datapath
Transmitter
図 2–7 の注：
(1) トランシーバ・バンクのチャネル 1 とチャネル 4 のセントラル・クロック・ディバイのみに使用可能です。
(2) チャネル 1 またはチャネル 4 の CMU PLL を持っている x1 のクロック・ラインをドライブできます。
図 2–7 に示しているように、クロック・ディバイダ・ブロックはシリアル・クロッ
クおよびパラレル・クロックをトランスミッタ PMA のシリアライザに供給し、パラ
レルクロックをトランスミッタ PCS に供給します。パラレル・クロックは、バイ
ト・シリアライザ・ブロックを使用しないすべてのコンフィギュレーションにおい
て、最大で TX フェーズ補正 FIFO のリード・サイドまでのすべてのブロックをク
ロックします。
バイト・シリアライザ・ブロックを使用するコンフィギュレーションでは、バイト・
シリアライザおよび TX フェーズ補正 FIFO のリード・サイド用にクロックが 2 の係
数によって分周されます。また、FPGA ファブリックをトランシーバに接続するため
に、TX フェーズ補正 FIFO のリード・サイドクロックは FPGA ファブリックに転送さ
れます。
f 異なるコンフィギュレーションで使用されるクロッキング方式について詳しくは、
Transceiver Protocol Configurations in Cyclone V Devices の章および Transceiver Custom
Configuration in Cyclone V Devices の章を参照してください。
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2‒8
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
非結合チャネル・コンフィギュレーション
非結合コンフィギュレーションでは、各チャネルのクロック・ディバイダはパラレ
ル・クロックを生成します。図 2–8 に、チャネル 1 の CMU PLL によってドライブさ
れる非結合コンフィギュレーションでの 3 個の送信のみのチャネルを示します
（チャネル 1 の CMU PLL は x1 のクロック・ラインをドライブしています）。各チャネ
ルのクロック・ディバイダ・ブロックは、x1 のクロック・ラインからシリアル・ク
ロックを分周することでそれぞれのパラレル・クロックを生成します。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒9
図 2‒8. 非結合コンフィギュレーションでの 3 個のトランスミッタ・チャネル
x1 Clock Lines
to Channels 3, 4, 5
Transmitter PCS Ch2
Serializer
tx_serial_data
Transmitter PMA Ch2
Local Clock Divider
Clock Divider
CMU PLL
From the x6 Clock Lines
Transmitter PCS Ch1
Serializer
tx_serial_data
Transmitter PMA Ch1
Central Clock Divider
To the x6 Clock Lines
Clock Divider
CMU PLL
From the x6 Clock Lines
Transmitter PCS Ch0
Serializer
tx_serial_data
Transmitter PMA Ch0
Local Clock Divider
Clock Divider
CMU PLL
From the x6 Clock Lines
x1 Clock Lines
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Both Parallel and Serial Clocks
Data Path
Serial Clock
Unused Resources
Parallel Clock
Transmitter
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2‒10
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
結合チャネル・コンフィギュレーション
結合コンフィギュレーションでは、パラレル・クロックおよびシリアル・クロック
の両方は x6 のクロック・ラインから供給されます。セントラル・クロック・ディバ
イダは、x1 のクロック・ラインを使用して CMU PLL から、または同じチャネル
（チャネル 1 またはチャネル 4）内の CMU PLL から直接シリアル・クロックを供給し
ます。セントラル・クロック・ディバイダはパラレル・クロックを生成して、シリ
アル・クロックおよびパラレル・クロックの両方を x6 のクロック・ライン上でドラ
イブします。
図 2–9 に、チャネル 4 の CMU PLL によってドライブされる結合コンフィギュレー
ションでコンフィギュレーションされた 6 個の送信のみのチャネルを示します。
チャネル 4 のセントラル・クロック・ディバイダはパラレル・クロックを生成して、
シリアル・クロックおよびパラレル・クロックの両方を x6 のクロック・ライン上で
ドライブします。すべての結合チャネルは、x6 のクロック・ラインからシリアル・
クロックおよびパラレル・クロックの両方を供給します。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒11
tx_serial_data
図 2‒9. 結合コンフィギュレーションでコンフィギュレーションされた 6 個の送信チャネル
Transmitter PMA Ch5
Transmitter PCS Ch5
Serializer
Local Clock Divider
Clock Divider
CMU PLL
tx_serial_data
(1)
Transmitter PMA Ch4
Transmitter PCS Ch4
Serializer
Central Clock Divider
Clock Divider
CMU PLL
tx_serial_data
(1)
Transmitter PMA Ch3
Transmitter PCS Ch3
Serializer
Local Clock Divider
Clock Divider
CMU PLL
tx_serial_data
(1)
Transmitter PMA Ch2
Transmitter PCS Ch2
Serializer
Local Clock Divider
Clock Divider
CMU PLL
tx_serial_data
(1)
Transmitter PMA Ch1
Transmitter PCS Ch1
Serializer
Central Clock Divider
Clock Divider
CMU PLL
tx_serial_data
(1)
Transmitter PMA Ch0
Transmitter PCS Ch0
Serializer
Local Clock Divider
Clock Divider
CMU PLL
(1)
x6 Clock Lines
Both Parallel and Serial Clocks
Unused resources
Serial Clock
Data Path
Parallel Clock
Transmitter
図 2–9 の注：
(1) x1 のクロック・ラインからです。
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2‒12
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
レシーバのクロッキング
レシーバのクロッキングは、トランシーバのレシーバ・チャネルへの内部のクロッ
キング・アーキテクチャを参照します。図 2–10 に、レシーバ PCS および PMA 用の
クロッキングを示します。
図 2‒10. レシーバ PCS クロッキング
Receiver PCS
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Deskew FIFO
Rate Match FIFO
Cyclone V
FPGA Fabric
Word Aligner
Deserializer
CDR
rx_serial_data
Receiver PMA
rx_parallel data
rx_coreclkin
Parallel Clock
(Recovered)
Parallel Clock (from the Clock Divider)
Input
Reference
Clock
/2
Local Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
Both Parallel and Serial Clocks
Data Path
Serial Clock
Unused Resources
Parallel Clock
Receiver
From the x1
Clock Lines
From the x6 Clock Lines
各チャネルの PMA の CDR は受信データからシリアル・クロックを復元し、その復元
されたシリアル・クロックを分周することで（復元された）パラレル・クロックを
生成します。デシリアライザは両方のクロックを使用します。レシーバ PCS は、レ
シーバ・チャネルのコンフィギュレーションに応じて以下のクロックを使用できま
す。
■
PMA の CDR からの（復元された）パラレル・クロック
■
チャネルのトランスミッタ PCS によって使用されるクロック・ディバイダからの
パラレル・クロック
表 2–2 に、レシーバ PCS の各ブロックで使用可能なクロック・ソースを示します。
表 2‒2. レシーバ PCS ブロックのクロック・ソース（その１）
ブロック
ワード・アライナ
レート・マッチ FIFO
8B/10B デコーダ
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サイド
—
クロック・ソース
（復元された）パラレル・クロック
書き込み（復元された）パラレル・クロック
読み出し
クロック・ディバイダからのパラレル・クロック
■
レート・マッチャが使用されない場合 —（復元された）パラ
レル・クロック
■
レート・マッチャが使用される場合 — クロック・ディバイダ
からのパラレル・クロック
—
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒13
表 2‒2. レシーバ PCS ブロックのクロック・ソース（その２）
ブロック
サイド
クロック・ソース
■
レート・マッチャが使用されない場合 —（復元された）パラ
レル・クロック
■
レート・マッチャが使用される場合 — クロック・ディバイダ
からのパラレル・クロック
書き込み
バイト・デシリアライザ
読み出し
バイト・オーダリング
レシーバ（RX）フェーズ補正
FIFO
—
書き込み
読み出し
（分周された）パラレル・クロックとも呼ばれる、1 および 2 の
デシリアライゼーション・ファクタに応じたライト・サイド・
クロックの分周バージョン
（分周された）パラレル・クロック
（分周された）パラレル・クロック。このクロックは FPGA ファ
ブリックにも転送されます。
FPGA ファブリックから供給されるクロック
非結合チャネル・コンフィギュレーション
非結合コンフィギュレーションでは、レシーバ PCS は（復元された）パラレル・ク
ロックを必要とします。また、使用しているコンフィギュレーションによっては、
トランスミッタで使用されるクロック・ディバイダからのパラレル・クロックを必
要とすることもあります。
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2‒14
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
図 2–11 に、レート・マッチャを使用しない場合の非結合コンフィギュレーションで
コンフィギュレーションされる 3 個のレシーバ・チャネルを示します。
図 2‒11. 非結合コンフィギュレーションでコンフィギュレーションされるレシーバ・チャネル
Receiver PCS Ch2
Deserializer
rx_serial_data
CDR
Receiver PMA Ch2
x1 Clock Lines
to Channels 3, 4, 5
Parallel Clock
(Recovered)
Input
Reference
Clock
Local Clock Divider
Parallel Clock
(from the
Clock Divider)
Clock Divider
CMU PLL
To Transmitter Channel
From the x6 Clock Lines
Receiver PCS Ch1
Deserializer
CDR
rx_serial_data
Receiver PMA Ch1
Parallel Clock
(Recovered)
Input
Reference
Clock
Central Clock Divider
Parallel Clock
(from the
Clock Divider)
Clock Divider
CMU PLL
To Transmitter Channel
From the x6 Clock Lines
Receiver PCS Ch0
Deserializer
CDR
rx_serial_data
Receiver PMA Ch0
Parallel Clock
(Recovered)
Input
Reference
Clock
Local Clock Divider
Parallel Clock
(from the
Clock Divider)
Clock Divider
CMU PLL
To Transmitter Channel
From the x6 Clock Lines
x1 Clock Lines
Both Parallel and Serial Clocks
Data Path
Serial Clock
Unused Resources
Parallel Clock
Receiver
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
2‒15
結合チャネル・コンフィギュレーション
結合コンフィギュレーションでは、レシーバ PCS は（復元された）パラレル・ク
ロックを必要とします。また、コンフィギュレーションによっては、チャネル 1 ま
たはチャネル 4 のセントラル・クロック・ディバイダからのパラレル・クロックを
必要とすることがあります。
図 2–12 に、結合コンフィギュレーションでコンフィギュレーションされるトラン
シーバ・バンク内の 5 個のチャネルを示します。チャネル 4 のチャネル PLL が CMU
PLL としてコンフィギュレーションされているため、レシーバ CDR を使用できませ
ん。したがって、チャネル 4 ではトランスミッタのみを使用できます。
f それぞれのコンフィギュレーションでのクロッキング方式について詳しくは、
Transceiver Protocol Configurations in Cyclone V Devices の章および Transceiver Custom
Configuration in Cyclone V Devices の章を参照してください。
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Volume 2：トランシーバ
2‒16
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
内部クロッキング
rx_serial_data
図 2‒12. 結合コンフィギュレーションでコンフィギュレーションされる 5 個のチャネル
Receiver PMA Ch5
CDR
Receiver PCS Ch5
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Local Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
rx_serial_data
From the x1
Clock Lines
Receiver PMA Ch4
CDR
Receiver PCS Ch4 (Channel 4 is Unavailable)
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Central Clock Divider
Clock Divider
From the x1
Clock Lines
rx_serial_data
To Transmitter Channel
Receiver PMA Ch3
CDR
CMU PLL
Receiver PCS Ch3
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Local Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
rx_serial_data
From the x1
Clock Lines
Receiver PMA Ch2
CDR
Receiver PCS Ch2
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Local Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
rx_serial_data
From the x1
Clock Lines
Receiver PMA Ch1
CDR
Receiver PCS Ch1
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Central Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
rx_serial_data
From the x1
Clock Lines
Receiver PMA Ch0
CDR
Receiver PCS Ch0
Deserializer
Parallel Clock
(Recovered)
Input
Reference
Clock
Parallel Clock
(from the
Clock Divider)
Local Clock Divider
Clock Divider
CMU PLL
To Transmitter Channel
From the x1
Clock Lines
x6 Clock Lines
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Both Parallel and Serial Clocks
Data Path
Serial Clock
Unused Resources
Parallel Clock
Receiver
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
2‒17
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロックは、FPGA ファブリッ
クからトランシーバ・ブロックへのクロック信号と、トランシーバ・ブロックから
FPGA ファブリックへのクロック信号からなります。これらのクロック・ソースは、
グローバル・クロック（GCLK）、リージョナル・クロック（RCLK）、およびペリフェ
ラル・クロック（PCLK）のネットワークを含む FPGA コアのクロック・ネットワー
クを使用します。
FPGA ファブリック - トランシーバ間インタフェースのクロックは、更に次の 3 種類
に分類できます。
■
入力基準クロック—FPGAファブリックのロジックをクロックするために入力基準
クロックが FPGA ファブリックに転送される場合、その入力基準クロックを FPGA
ファブリック - トランシーバ間インタフェースのクロックとして使用することが
できます。
■
トランシーバ・データパス・インタフェース・クロック — データ信号、制御信
号、およびステータス・信号を FPGA ファブリックとトランシーバ・チャネル間
で転送するために使用されます。トランシーバ・チャネルは、トランスミッタに
データ信号および制御信号をクロック入力するための tx_clkout 信号を FPGA
ファブリックに転送します。更に、トランシーバ・チャネルはレシーバからの
データ信号およびステータス信号を FPGA ファブリックにクロック入力するため
のリカバリ・クロック rx_clkout（レート・マッチャを使用しないコンフィギュ
レーションの場合）または tx_clkout（レート・マッチャを使用するコンフィ
ギュレーションの場合）を FPGA ファブリックに転送します。
■
他のトランシーバ・クロック — 次のトランシーバ・クロックも FPGA ファブリック
トランシーバ間インタフェース・クロックに含まれます。
■
mgmt_clk— トランシーバ、ダイナミック・コンフィギュレーション、および
キャリブレーションを制御するために使用される Avalon®-MM インタフェー
ス・クロック
■
fixed_clk—PCIe（PIPE）のレシーバ検出回路で使用される 125 MHz 固定レー
トのクロック
表 2–3 に、FPGA ファブリック - トランシーバ間インタフェースのクロックを示しま
す。
表 2‒3. FPGA ファブリック - トランシーバ間インタフェースのクロック
クロック名
クロックの説明
(1)（その１）
インタフェースの方向
FPGA ファブリッ
クのクロック・リ
ソース使用率
pll_ref_clk
FPGA ファブリックのロジックをクロックす
るために使用される入力基準クロック
トランシーバから
FPGA ファブリックへ
GCLK、RCLK、
PCLK
tx_clkout
トランシーバ・データパス・インタフェース
をクロックするためにトランシーバによって
転送されるクロック
トランシーバから
FPGA ファブリックへ
GCLK、RCLK、
PCLK
rx_clkout
レシーバ・データパス・インタフェースをク
ロックするためにレシーバによって転送され
るクロック
トランシーバから
FPGA ファブリックへ
GCLK、RCLK、
PCLK
tx_coreclkin
トランスミッタ・データパス・インタフェー
スをクロックするためのユーザー選択のク
ロック
FPGA ファブリックか
らトランシーバへ
GCLK、RCLK、
PCLK
2012 年 6 月 Altera Corporation
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2‒18
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
表 2‒3. FPGA ファブリック - トランシーバ間インタフェースのクロック
(1)（その２）
クロックの説明
インタフェースの方向
FPGA ファブリッ
クのクロック・リ
ソース使用率
rx_coreclkin
レシーバ・データパス・インタフェースをク
ロックするためのユーザー選択のクロック
FPGA ファブリックか
らトランシーバへ
GCLK、RCLK、
PCLK
fixed_clk
PCIe レシーバ検出クロック
FPGA ファブリックか
らトランシーバへ
GCLK、RCLK、
PCLK
Avalon-MM インタフェース管理クロック
FPGA ファブリックか
らトランシーバへ
GCLK、RCLK、
PCLK
クロック名
mgmt_clk
(2)
表 2–3 の注：
(1) 各デバイスで使用可能な GCLK、RCLK、および PCLK リソースについて詳しくは、Clock Networks and PLLs in Cyclone V Devices を
参照してください。
(2) mgmt_clk は、トランシーバ・ブロックから供給されないフリー・ランニング・クロックです。
トランスミッタ・データパス・インタフェースのクロッキング
TX フェーズ補正 FIFO のライト・サイドは、トランスミッタ・データパス・インタ
フェースを構成します。トランスミッタ・データパス・インタフェース・クロック
はこのインタフェースをクロックします。
図 2–13 に、トランスミッタ・データパス・インタフェースのクロッキングを示しま
す。トランスミッタ PCS は、以下のクロックを FPGA ファブリックに転送します。
■
tx_clkout— 非結合コンフィギュレーションでの各トランスミッタ・チャネル用
■
tx_clkout[0]— 結合コンフィギュレーションでの全トランスミッタ・チャネル用
図 2‒13. トランシーバのトランスミッタ・データパス・インタフェースのクロッキング
Transmitter PCS
Transmitter Data
FPGA Fabric
TX
Phase
Compensation
FIFO
tx_coreclkin
(User Selected Clock)
Transmitter Data
tx_clkout
(Quartus II Selected Clock)
Parallel Clock
tx_clkout
PCS チャネルを使用するすべてのコンフィギュレーションでは、トランスミッタ・
データパス・インタフェース・クロックおよび TX フェーズ補正 FIFO のリード・サ
イド・クロック間の差が 0 ppm である必要があります。
f 各コンフィギュレーションでのインタフェースのクロッキングについて詳しくは、
Transceiver Protocol Configurations in Cyclone V Devices の章および Transceiver Custom
Configuration in Cyclone V Devices の章を参照してください。
以下のオプションのうち 1 つを使用してトランスミッタ・データパス・インタ
フェースをクロックすることができます。
■
Quartus II 選択のトランスミッタ・データパス・インタフェース・クロック
■
ユーザー選択のトランスミッタ・データパス・インタフェース・クロック
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Volume 2：トランシーバ
2012 年 6 月
Altera Corporation
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
1
2‒19
デザイン内での GCLK、RCLK、および PCLK リソース使用率を低減するために、トラン
シーバ・データパス・インタフェース・クロックを共有するユーザー選択オプショ
ンを選択することができます。
Quartus II ソフトウェア選択のトランスミッタ・データパス・インタ
フェース・クロック
Quartus II ソフトウェアは、FPGA ファブリックから適切なクロックを自動的に選び、
トランスミッタ・データパス・インタフェースをクロックします。図 2–14 に、FPGA
ファブリックに転送される各トランスミッタ PCS クロックによってクロックされる
2 個のトランシーバ非結合チャネルのトランスミッタ・データパス・インタフェース
を示します。
図 2‒14. 非結合チャネルでのトランスミッタ・データパス・インタフェースのクロッキ
ング
Channel 1
FPGA Fabric
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 1 Transmitter
Data and Control Logic
tx_coreclkin[1]
tx_clkout[1]
Parallel Clock
Channel 0
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 0 Transmitter
Data and Control Logic
tx_coreclkin[0]
Parallel Clock
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tx_clkout[0]
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2‒20
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
図 2–15 に、tx_clkout[0] クロックによってクロックされる 3 個の結合チャネルのト
ランスミッタ・データパス・インタフェースを示します。tx_clkout[0] クロックは、
トランシーバ・バンクのチャネル 1 またはチャネル 4 のセントラル・クロック・
ディバイダから生成されます。
図 2‒15. 3 個の結合チャネルでのトランスミッタ・データパス・インタフェースのク
ロッキング
Channel 2
Transmitter Data
FPGA Fabric
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 2 Transmitter
Data and Control Logic
tx_coreclkin[2]
Parallel Clock
Channel 1
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 1 Transmitter
Data and Control Logic
tx_coreclkin[1]
tx_clkout[0]
Parallel Clock
Channel 0
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 0 Transmitter
Data and Control Logic
tx_coreclkin[0]
Parallel Clock
ユーザー選択のトランスミッタ・データパス・インタフェース・ク
ロック
非結合の複数のトランスミッタ・チャネルは、GCLK、RCLK、および PCLK リソース
を高い使用率で使用します（図 2–14 に示すように各チャネルにつき 1 個のクロッ
ク・リソース）。トランスミッタ・チャネルが同一であれば、トランスミッタ・デー
タパス・クロックでの GCLK、RCLK、および PCLK リソース使用を大幅に低減できま
す。
1
同一トランスミッタ・チャネルは、同じ入力基準クロック・ソース、同じ送信 PLL コ
ンフィギュレーション、同じトランスミッタ PMA および PCS コンフィギュレーショ
ンを持っているチャネルとして定義されます。同一トランスミッタ・チャネルは、
トランスミッタ差動出力電圧（VOD）、トランスミッタ・コモン・モード電圧（VCM）、
プリエンファシス設定などのアナログ設定が異なっていることがあります。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
2‒21
クロック・リソースの節約を達成するには、すべての同一トランスミッタ・チャネ
ルのトランスミッタ・データパス・インタフェース用にコモン・クロック・ドライ
バを選択します。図 2–16 に、単一のクロック（チャネル 4 の tx_clkout）によって
クロックされる 6 個の同一チャネルを示します。
図 2‒16. 単一のユーザー選択トランスミッタ・インタフェース・クロックを使用する 6
個の同一チャネル
Transceivers
FPGA Fabric
tx_coreclkin[7]
Channel 7
tx_coreclkin[6]
Channel 6
tx_coreclkin[5]
Channel 5
tx_coreclkin[4]
Channel 4
Channel [7:0] Transmitter
Data and Control Logic
tx_clkout[4]
tx_coreclkin[3]
Channel 3
tx_coreclkin[2]
Channel 2
tx_coreclkin[1]
Channel 1
tx_coreclkin[0]
Channel 0
単一のクロックで 6 個の同一チャネルをクロックするには、以下のステップを実行
します。
1. tx_coreclkin ポートをすべての同一トランスミッタ・チャネル用
（tx_coreclkin[5:0]）にインスタンス化します。
2. tx_clkout[4] を tx_coreclkin[5:0] ポートに接続します。
3. tx_clkout[4] を 6 個すべてのチャネル用のトランスミッタ・データおよび制御
ロジックに接続します。
1
チャネル 4 をリセットまたはパワーダウンすると、6 個すべてのチャネルのクロック
を失います。
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2‒22
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
コモン・クロックは、すべての同一チャネルの TX フェーズ補正 FIFO のリード・サ
イドの差が 0 ppm であることを必要とします。周波数に差があると、コモン・ク
ロックの方が遅いか速いかによって、FIFO がそれぞれアンダーランまたはオーバー
フローする原因となります。以下のソースのうち 1 つを使用して、0 ppm の差のコモ
ン・クロックをドライブできます。
■
非結合チャネル・コンフィギュレーションでの任意のチャネルの tx_clkout
■
結合チャネル・コンフィギュレーションでの tx_clkout[0]
■
専用 refclk ピン
1
Quartus II ソフトウェアでは、ゲート付きクロックまたは FPGA ロジックで生成された
クロックによる tx_coreclkin ポートの駆動が禁止されています。
1
0 ppm の差であることは、ユーザーが確認する必要があります。Quartus II ソフトウェ
アは専用 refclk ピンなどの外部ピンの使用を可能にするため、Quartus II ソフトウェ
アでは 0 ppm の差を確認できません。
レシーバ・データパス・インタフェース・クロック
RX フェーズ補正 FIFO のリード・サイドは、6 Gbps レシーバ・データパス・インタ
フェースを構成します。レシーバ・データパス・インタフェース・クロックはこの
インタフェースをクロックします。図 2–17 に、レシーバ・データパス・インタ
フェースのクロッキングを示します。レシーバ PCS は以下のクロックを FPGA ファ
ブリックに転送します。
■
rx_clkout— レート・マッチャを使用していない場合の非結合コンフィギュレー
ションでの各レシーバ・チャネル用
■
tx_clkout— レート・マッチャを使用している場合の非結合コンフィギュレー
ションでの各レシーバ・チャネル用
■
single tx_clkout[0]— 結合コンフィギュレーションでのすべてのレシーバ・チャ
ネル用
図 2‒17. レシーバ・データパス・インタフェースのクロッキング
FPGA Fabric
Receiver PCS
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
rx_coreclkin
(User Selected Clock)
rx_clkout/tx_clkout
(Quartus II Selected Clock)
Parallel Clock (Recovered Clock)
rx_clkout/tx_clkout (1)
PCS チャネルを使用するすべてのコンフィギュレーションでは、レシーバ・データ
パス・インタフェース・クロックおよび RX フェーズ補正 FIFO のリード・サイド・
クロック間の差が 0 ppm である必要があります。
f 各コンフィギュレーションでのインタフェースのクロッキングについて詳しくは、
Transceiver Protocol Configurations in Cyclone V Devices の章および Transceiver Custom
Configuration in Cyclone V Devices の章を参照してください。
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
2‒23
以下のオプションのうち 1 つを使用してレシーバ・データパス・インタフェースを
クロックすることができます。
1
■
Quartus II 選択のレシーバ・データパス・インタフェース・クロック
■
ユーザー選択のレシーバ・データパス・インタフェース・クロック
デザイン内での GCLK、RCLK、および PCLK リソース使用率を低減するために、トラン
シーバ・データパス・インタフェース・クロックを共有するユーザー選択オプショ
ンを選択することができます。
Quartus IIQuartus II ソフトウェア選択のレシーバ・データパス・イン
タフェース・クロック
Quartus II ソフトウェアは、FPGA ファブリックから適切なクロックを自動的に選び、
レシーバ・データパス・インタフェースをクロックします。図 2–18 に、FPGA ファ
ブリックに転送される各レシーバ PCS クロックによってクロックされる 2 個のトラ
ンシーバ非結合チャネルのレシーバ・データパス・インタフェースを示します。
図 2‒18. 非結合チャネルでのトランスミッタ・データパス・インタフェースのクロッキング
Channel 1
FPGA Fabric
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
Channel 1 Receiver
Data and Status Logic
rx_coreclkin[1]
Parallel Clock (Recovered Clock)
rx_clkout[1]/tx_clkout[1] (1)
Channel 0
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
Channel 0 Receiver
Data and Status Logic
rx_coreclkin[0]
Parallel Clock (Recovered Clock)
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rx_clkout[0]/tx_clkout[0] (1)
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Volume 2：トランシーバ
2‒24
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
図 2–19 に、tx_clkout[0] クロックによってクロックされる 3 個の結合チャネルのレ
シーバ・データパス・インタフェースを示します。tx_clkout[0] クロックは、トラ
ンシーバ・バンクのチャネル 1 またはチャネル 4 のセントラル・クロック・ディバ
イダから生成されます。
図 2‒19. 3 個の結合チャネルでのレシーバ・データパス・インタフェースのクロッキング
Channel 2
FPGA Fabric
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
Channel 2 Receiver
Data and Status Logic
rx_coreclkin[2]
Parallel Clock (Recovered Clock)
Channel 1
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
Channel 1 Receiver
Data and Status Logic
rx_coreclkin[1]
Parallel Clock (Recovered Clock)
tx_clkout[0]
Channel 0
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
Channel 0 Receiver
Data and Status Logic
rx_coreclkin[0]
Parallel Clock (Recovered Clock)
ユーザー選択のレシーバ・データパス・インタフェース・クロック
2–23 ページの図 2–18 に示すように各チャネルにつき 1 個のクロック・リソースを
使用するため、非結合の複数のレシーバ・チャネルは、GCLK、RCLK、および PCLK
リソースを高い使用率で使用します。レシーバ・チャネルが同一であれば、レシー
バ・データパス・クロックでの GCLK、RCLK、および PCLK リソース使用を大幅に低
減できます。
1
同一レシーバ・チャネルは、CDR 用の同じ入力基準クロック・ソース、同じレシーバ
PMA および PCS コンフィギュレーションを持っているチャネルとして定義されま
す。これらのチャネルは、レシーバ・コモン・モード電圧（VICM）、イコライゼー
ション、DC ゲイン設定などのアナログ設定が異なっていることがあります。
クロック・リソースの節約を達成するには、すべての同一レシーバ・チャネルのレ
シーバ・データパス・インタフェース用にコモン・クロック・ドライバを選択しま
す。コモン・クロック・ドライバを選択するには、次のステップを実行します。
1. rx_coreclkin ポートをすべての同一レシーバ・チャネル用にインスタンス化し
ます。
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Volume 2：トランシーバ
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第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
FPGA ファブリック - トランシーバ間インタフェースのクロッキング
2‒25
2. コモン・クロック・ドライバをレシーバ・データパス・インタフェース、レシー
バ・データおよび制御ロジックに接続します。
図 2–20 に、単一のクロック（rx_clkout[0]）によってクロックされる 6 個の同一
チャネルを示します。
図 2‒20. 単一のユーザー選択レシーバ・インタフェース・クロックを使用する 6 個の同
一チャネル
FPGA Fabric
Receiver Standard PCS
rx_coreclkin[7]
Channel 7
rx_coreclkin[6]
Channel 6
rx_coreclkin[5]
Channel 5
rx_coreclkin[4]
Channel 4
Channel [7:0] Receiver
Data and Control Logic
rx_clkout[4]
rx_coreclkin[3]
Channel 3
rx_coreclkin[2]
Channel 2
rx_coreclkin[1]
Channel 1
rx_coreclkin[0]
Channel 0
単一のクロックで 6 個の同一チャネルをクロックするには、以下のステップを実行
します。
1. rx_coreclkin ポートをすべての同一レシーバ・チャネル用
（rx_coreclkin[5:0]）にインスタンス化します。
2. rx_clkout[4] を rx_coreclkin[5:0] ポートに接続します。
3. rx_clkout[4] を 6 個すべてのチャネル用のレシーバ・データおよび制御ロジッ
クに接続します。
1
チャネル 4 をリセットまたはパワーダウンすると、6 個すべてのチャネルのクロック
を失います。
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Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2‒26
第 2 章： Cyclone V デバイスのトランシーバ・クロッキング
改訂履歴
コモン・クロックは、すべての同一チャネルの RX フェーズ補正 FIFO のライト・サ
イドの差が 0 ppm であることを必要とします。周波数に差があると、コモン・ク
ロックの方が遅いか速いかによって、FIFO がそれぞれアンダーランまたはオーバー
フローする原因となります。以下のソースのうち 1 つを使用して、0 ppm の差のコモ
ン・クロックをドライブできます。
■
レート・マッチャを使用する非結合レシーバ・チャネル・コンフィギュレーショ
ンでの任意のチャネルの tx_clkout
■
レート・マッチャを使用しない非結合レシーバ・チャネル・コンフィギュレー
ションでの任意のチャネルの rx_clkout
■
結合レシーバ・チャネル・コンフィギュレーションでの tx_clkout[0]
■
専用 refclk ピン
1
Quartus II ソフトウェアでは、ゲート付きクロックまたは FPGA ロジックで生成された
クロックによる rx_coreclkin ポートの駆動が禁止されています。
1
0 ppm の差であることは、ユーザーが確認する必要があります。Quartus II ソフトウェ
アは専用 refclk ピンなどの外部ピンの使用を可能にするため、Quartus II ソフトウェ
アでは 0 ppm の差を確認できません。
改訂履歴
表 2–4 に、本資料の改訂履歴を示します。
表 2‒4. 改訂履歴
日付
バー
ジョン
変更内容
2012 年 6 月
1.1
編集のマイナーな変更。
2011 年 10 月
1.0
初版。
Cyclone V デバイス・ハンドブック
Volume 2：トランシーバ
2012 年 6 月
Altera Corporation

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