ｽﾗｲﾄﾞﾀｲﾄﾙなし

言語
Verilog
ＶＨＤＬ
基本ブロック
module モジュール名 (ポートリスト );
library ieee;
定数宣言
use ieee.std_logic_1164.all;
入出力宣言
use ieee.std_logic_unsigned.all;
ローカル信号宣言
use ieee.std_logic_arith.all;
:
(数値演算を使うとき )
entity エンティティ名 is
:
定数宣言
endmodule
port(入出力信号宣言 );
:
end エンティティ名 ;
architecture アーキテクチャ名 of エンティティ名 is
定数宣言
コンポーネント宣言
ローカル信号宣言
begin
:
:
end アーキテクチャ名 ;
入出力信号宣言
入力
input ポート名 ;
ポート名 :in std_logic;
出力
output ポート名 ;
ポート名 :out std_logic;
双方向
inout ポート名 ;
ポート名 :inout std_logic;
バンドル表現
input [n-1:0] ポート名 ;
ポート名 :in std_logic_vector(n-1 downto 0);
output [n-1:0] ポート名 ;
ポート名 :out std_logic_vector(n-1 downto 0);
inout [n-1:0] ポート名 ;
ポート名 :inout std_logic_vector(n-1 downto 0);
wire 信号名 ;
signal 信号名 :std_logic;
ローカル信号宣言
reg 信号名 ;
Verilog/VHDL対応表
1
言語
Verilog
ＶＨＤＬ
コンポーネント宣言
component コンポーネント名
is なし
port (入出力信号宣言 );
end component;
コンポーネント
インスタンス名 :コンポーネント名 port map(ポートリスト );
インスタンス
モジュール
モジュール名インスタンス名 (ポートリス
インスタンス
ト );
信号代入文
assign 左辺 = 右辺 ;
左辺 <= 右辺 ;
条件付信号代入文
assign 左辺 = (条件式 ) ? (右辺 1) : (右
左辺 <= (右辺 1) when (条件式 ) else (右辺 2);
辺 2);
定数宣言
parameter n=8;
generic (n:integer :=8);
parameter reset=2'b00;
constant reset:std_logic_vector(1 downto 0) :="00"
ビット演算子
& | ~ ^
論理演算子
&& || !
and or not xor
関係演算子
== != >= <=
= /= >= <=
定数表現　１ビット
1'b1 1'b0 1'bz
'1' '0' 'Z'
定数表現　２進数
8'b1111_0000
B"1111_0000"
8'bzzzz_zzzz
B"ZZZZ_ZZZZ" （ B は省略可）
8'hf0
8'hF0
X"F0"
8'hzz
8'hZZ
X"ZZ"
定数表現 16 進数
コメント
//
１行のみのコメント
--
１行のみのコメント
/* 複数行にわたるコメント */
連接演算
{cout,s}
連接子
('0' & a)
集合体
(0=>cin,others=>'0')
Verilog/VHDL対応表
2
言語
Verilog
always 文
always@(信号名
process 文
or 信号名 ) begin
:
end
if 文
ＶＨＤＬ
process(信号名 ,信号名 ) begin
:
;なし
end process;
if(条件式 ) 式 1;
if(条件式 ) then 式 1;
else 式 2;
else 式 2;
end if;
多重 if 文
if(条件式 1) 式 1;
if(条件式 1) then 式 1;
else if(条件式 2) 式 2;
elsif(条件式 2)　then 式 2;
else 式 3;
else 式 3;
elseif ではない
end if;
case 文
case(信号名 )
case(信号名 ) is
ケース 1: 式 1;
when ケース 1 => 式 1;
ケース 2: 式 2;
when ケース 2 => 式 2;
:
:
default: 式 n;
endcase
クロック表現
when others => 式 n;
;なし
end case;
always@(posedge clk) begin
process(clk) begin
:
if(clk'event and clk='1') then
end
:
end if;
end process;
同期クリア
always@(posedge clk) begin
process(clk) begin
if(同期クリア信号 ) 式 1;
else 式 2;
if(clk'event and clk='1') then
if(同期クリア信号 ) then 式 1;
end
else 式 2;
end if;
end if;
end process;
非同期クリア
always@(posedge clk or negedge 非同期ク
リア信号 ) begin
if(非同期クリア信号 ) then 式 1;
if(~非同期クリア信号 ) 式 1;
else 式 2;
end
process(clk,非同期クリア信号 ) begin
elsif(clk'event and clk='1') then 式 2;
end if;
end process;
Verilog/VHDL対応表
3
言語
Ver i l og
ＶＨＤＬ
トライステート
as s i gn トライステート信号名 =
トライステート信号名 <=
制御信号名 ? 接続信号名 : 1' bZ;
特記事項
・ al ways ブロック内の信号代入文の
辺は r eg 宣言した信号名であること
・大文字、小文字の区別有り
接続信号名 when ( 制御信号条件式) el s e ' Z' ;
左
・ out 宣言した信号は、アーキテクチャ内部でその値を
信
号代入文の右辺には使えない（読出し参照できない）。
左辺には使用できるので、ローカル信号を宣言し、出力へは
<=で再代入すること。右辺にはローカル信号を使う。
・大文字・小文字の区別無し。
シミュレーション用
i ni t i al begi n
基本ブロック
pr oces s begi n
:
:
end
end pr oces s ;
入力信号
reg
signal
出力信号
wire
signal
遅延時間表現
`timescale 1ns/1ns
wait for 100 ns;
#100;
繰返し表現
for(i=1;i<=10;i=i+1) begin
for i in 1 to 10 loop
:
サブルーチン
:
end
end loop;
task タスク名;
procedure プロシージャ名（入力パラメータ;
input 入力パラメータ;
output 出力パラメータ;
出力パラメータ) is
begin
begin
:
:
end procedure;
end
endtask
標準出力
$display
report
シミュレーション時刻
$time
NOW
Verilog/VHDL対応表
4

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