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第８回
論理ゲートの中身と性質
論理ゲートについて，以下を理解する
内部構成
遅延時間，消費エネルギー
電圧・電流特性
瀬戸
1
論理ゲートは，トランジスタで実現される
論理ゲートの回路方式
CMOS方式
CMOS
MOSトランジスタ
低消費電力のため
よく用いられる
（構造も簡単）
NOTゲート
TTL
TTL方式
バイポーラトランジスタ
ダイオード
2
MOSトランジスタ - 電圧でon/off可能なスイッチ
MOSとは？
Metal （金属），Oxcide(酸化膜），Semiconductor (半導体）
NMOS, PMOSの２種類
ゲートと基板の間に電界（電圧）をかけると，ONになる
G (ゲート）
S (ソース)
金属
++ ++ ++++ ++
D （ドレイン）
酸化膜（ガラス）
3V
n型半導体 - - - - - - - - - - n型半導体
nMOS
p型半導体
B (基板)
3
MOSトランジスタのまとめ（重要）
NMOS
G
G = 1 (H)
( 3V )
G = 0 (L)
( 0V )
ON
OFF
OFF
ON
基板 0(0V)
PMOS
G
基板 1(3V)
NMOS, PMOSを両方使う回路方式を，CMOSと呼ぶ
(Complementary (相補的) MOS)
4
MOSトランジスタは，回路素子として表せる（重要）
MOSトランジスタは、スイッチであると同時に
抵抗そしてコンデンサである
それぞれオン抵抗、ゲート容量
と呼ぶ
G (ゲート）
S (ソース)
金属板
ガラス
n型
半導体
D （ドレイン）
n型
半導体
p型半導体
B (基板)
5
電源：ゲート回路で省略してきたが必要なもの
デジタル回路の動作には電池（直流電源）が必要
ゲートレベルの回路図では、電池の配線は省略
トランジスタレベルの回路図で出現
3V
x
0
x
入力
出力
1
ゲートレベルの
回路図
（ＮＯＴゲート）
トランジスタレベルの回路図
6
ディジタル回路に出てくる電圧(0, 1)（復習）
高い電圧(Hレベル)と低い電圧(Lレベル)の２つ
もちろん、変化の途中で、その中間の電圧になる
電圧
高い電圧って、何ボルト？
使用する電源電圧のこと
ICによって、異なる
H
L
H
L
L
時間
5V, 3.3V, …, 1.8V （だんだん低くなっている）
VDD , VCC などと書かれる
低い電圧って、何ボルト？
0 V
GND (グラウンド), VSS などと書かれる
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電源線、GND線の省略記法
VDD : 電源電圧(3V)
すべてのゲートに
書くのは大変！
水が上から下に
流れるイメージ
上に書く
VDD
3V
通常、省略する
（慣れて下さい）
GND
GND: 電位の基準(0V)
下に書く
8
CMOS NOTゲートの動作（１）
入力=1のとき，出力=0となることを確認しよう
電源電圧(3V)
VDD
電源電圧(3V)
3V
OFF
入力
3V(1)
電位の基準(0V)
ON
電源回路を
省略
出力
0V(0)
入力
3V(1)
OFF
出力
ON 0V(0)
GND
電位の基準(0V)
9
CMOS NOTゲートの動作（２）
入力=0のとき，出力=1となることを確認しよう
電源回路を
省略
電源電圧(3V)
3V
入力
0V(0)
ON 出力
3V
OFF
電位の基準(0V)
入力
0V(0)
電源電圧(3V)
VDD
ON 出力
3V
OFF
GND
電位の基準(0V)
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CMOSの特徴＝低消費エネルギー
常に一方のトランジスタ（スイッチ）がオフ
電流がゼロ ⇒ 低消費エネルギー(エコ）
VDD(3V)
VDD(3V)
入力
0V(0)
ON 出力
3V(1)
OFF
GND(0V)
入力
3V(1)
OFF 出力
0V(0)
ON
GND(0V)
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NOTゲート以外の論理ゲートのCMOSによる実
現
VDD(3V)
プルアップ(pull up)
出力をVDD(1)に引き上げる
PMOSを使用（電気的な理由）
…
プルアップ
接続
入力n
出力ｆ
…
入力１
プルダウン(pull down)
…
プルダウン
接続
出力をGND(0)に引き下げる
NMOSを使用（電気的な理由）
プルアップとプルダウンを同時に
出力と接続してはならない
出力が，3Vと0Vの間の中途
半端な電圧値になる
GND(0V)
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CMOS NANDゲートの実現方法
x
y
プルアップ VDD(3V)
接続
f
x
y
プルダウン
接続
GND(0V)
f
左図の回路の真理値表
x y プルアッププルダウン
0 0 ON
OFF
0 1 ON
OFF
1 0 ON
OFF
1 1 OFF
ON
f
1
1
1
0
トランジスタ数は 4 個
面積はNOTゲートの２倍
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現実のゲートでは，伝搬遅延
が発生する
ゲートGの入力xが変化してから，出力fが変化するまでに，
一瞬だけ，遅れること
ゲートG
x
入力x
出力f
f=x
H
入力x
L
H
出力f
L
理想 (伝搬遅延＝ 0)
H
L
H
L
現実 (伝搬遅延 ≠ 0)
なぜ？
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ゲートに伝搬遅延が発生する理由は？
答：過渡（
かと
）現象（ＲとCに起因）
ゲートG
x
f=x
オン抵抗R
x
f=x
ゲート容量Ｃ
（コンデンサ）
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出力fが0から，１に変化するときの遅延時間
f=0 ⇒ “ゲート容量が空 ” の状態
f=1 ⇒ “ゲート容量が満杯 ” の状態
ゲート容量を充電する時間がかかる
VDD(3V)
オン抵抗
ON
電流
0
OFF
GND(0V)
ff
ゲート容量
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出力が1から，0に変化するときの遅延時間
f=1 ⇒ “ゲート容量が満杯 ” の状態
f=0 ⇒ “ゲート容量が空 ” の状態
ゲート容量を放電する時間がかかる
VDD(3V)
OFF
1
電流
ON
GND(0V)
f
ゲート容量
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ファンアウト（fanout)
ゲートの出力に接続可能なゲート数のこと
現実には、ファンアウトが増えると遅延時間が増える
キャパシタンスが増えるため（ゲート容量）
ファンアウト 1
ファンアウト 4
扇(fan)状に
広がる
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ファンイン(fanin)
ゲートへ入ってくる入力の数
ファンイン 2
プルアップ VDD(3V)
接続
ファンイン 5
ファンインが増すとゲート面積増加
トランジスタ数が増加するため
プルダウン
接続
GND(0V)
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ジュール熱によるCMOSの消費電力
充放電時に、一瞬，わずかな電流が流れる
⇒ ジュール熱が発生
VDD(3V)
VDD(3V)
ON
0
OFF
電流( 充電）
OFF
GND(0V)
３億個の
トランジスタ
100W（ワット）
コンデンサＣ
（ゲート容量）
1
ON
コンデンサＣ
（ゲート容量）
電流( 放電）
GND(0V)
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TTL方式 (7404) のNOTゲート
詳細はここで理解不要 (教科書： P108-112)
CMOSと異なり，TTLでは，
常に入出力に電流が流れる
しかも，向きは逆転する
流出
入力A
吸い込み
流出
電流の向き
出力Y
出力Y
吸い込み
H：流出
L：吸い込み
入力A
H：吸い込み
L：流出
Texas Instrument 社データシートより
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TTLゲートの電流特性と，ファンアウトの計算
項目
電流値
備考
Hレベル入力電流 IIH
20μA
入力Hのとき吸い込む最大電流
Lレベル入力電流 IIL
-0.4mA
入力Lのとき流出する最大電流
Hレベル出力電流 IOH
-0.4mA
出力Hのとき流出できる最大電流
Lレベル出力電流 IOL
8mA
出力Lのとき吸い込める最大電流
1(H)のとき、最大
H
IOH
IIH =20μA
IOH =0.4mA
20μA
= 20個
0(H)のとき、最大
L
IOL=8mA
IIH
=
0.4mA
IOL
IIL=-0.4mA
IIL
=
8mA
0.4mA
= 20個
結局このTTLゲートは、ファンアウト20まで付けられる ( ドライブ（駆動）できる）
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論理ゲートの直流入出力電圧特性
Hレベル入力電圧 VIH
入力をHとして認識する場合の最小電圧
Lレベル入力電圧VIL
入力をLとして認識する場合の最大電圧
Hレベル出力電圧VOH
出力がHのときの、出力電圧の最小値
Lレベル出力電圧VOL
出力がLのときの、出力電圧の最大値
5V
入力
5
Vout
VOH
VOL
0
入力
出力
Vin
VIL Vt VIH 5
出力
VOH=4.9
VIH=3.5
VIH =2.0
VIL =0.8
0V
VOH=2.7
VIL=1.5
VOL=0.4
TTL
VOL=0.1
CMOS
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まとめ
論理ゲートの２種類の実現方式： CMOS, TTL
CMOSに重点を置いて説明
論理ゲートの電気的特徴
遅延時間，消費電力，電圧・電流特性
24

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